JP7468081B2 - 信号処理装置、信号処理方法、及び液晶表示装置 - Google Patents

Description

本発明は、液晶デバイスに入力される映像データを処理する信号処理装置、信号処理方法、及び液晶表示装置に関する。

液晶表示装置は、液晶デバイスと、液晶デバイスに入力される映像データを処理する信号処理装置とを備えている。信号処理装置は、映像データを階調補正して階調補正映像データを生成し、液晶デバイスへ出力する。液晶デバイスは、複数の画素が配置されている画素領域を有する。液晶表示装置は、画素ごとの階調データに基づいて液晶デバイスを駆動させることにより、映像を階調表示することができる。

特許文献１には、１水平ライン分の各画素の階調データとカウンタの出力とを比較し、両者が一致したタイミングでアナログランプ波形をサンプリングすることが記載されている。サンプリングされたアナログランプ波形のアナログ電圧が画素に供給されることにより、映像を階調表示することができる。

特開平６－１７８２３８号公報

特許文献１に記載されている液晶表示装置では、１水平走査期間内で画素の階調データとカウンタ出力とを比較してアナログランプ波形をサンプリングする。そのため、水平方向で同じ階調の画素が多い場合、その階調のサンプリングタイミングでオフされるアナログスイッチも多くなる。

同時にオフされるアナログスイッチが多いと、アナログランプ波形に対して大きな負荷変動が生じる場合がある。その結果、アナログランプ波形にはこのタイミングで大きなリンギングが発生する。アナログランプ波形のリンギングは、その近傍の階調の再現性を悪化させる要因となる。

本発明は、アナログランプ波形のリンギングの発生を抑制することにより、従来よりも液晶デバイスの階調再現性を向上させることができる信号処理装置、信号処理方法、及び液晶表示装置を提供することを目的とする。

本発明は、入力される映像データの各１水平走査期間中の表示階調ごとの画素数を示す階調ヒストグラムを生成する階調ヒストグラム生成部と、前記階調ヒストグラムに基づいて、前記映像データの各１水平走査期間中の表示階調の数を取得する表示階調数取得部と、各１水平走査期間の前記階調ヒストグラムにおける隣接する２つの表示階調の階調値差と、画素に印加される階調駆動電圧であるランプ波形信号の電圧スルーレートとに基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記階調値差を基準とした第１の表示階調保持期間値を生成する第１の表示階調保持期間値生成部と、前記ランプ波形信号の電圧値が前記表示階調の数に対応して変化するタイミングで発生する前記ランプ波形信号のリンギングが、前記映像データによる表示画像に影響を与えないレベルまで減衰するセトリング期間に基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記表示階調ごとの画素数を基準とした第２の表示階調保持期間値を生成する第２の表示階調保持期間値生成部と、前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とを比較し、前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とのうちの値が大きい方の表示階調保持期間値を選択して保持期間暫定値を生成する保持期間暫定値生成部と、各１水平走査期間における前記保持期間暫定値の総和値である保持期間総和値を生成する保持期間総和値生成部と、各１水平走査期間中の表示対象の階調数である表示対象階調数と、前記保持期間総和値とに基づいて、各表示階調の保持期間最適値を生成する保持期間最適値生成部と、前記保持期間最適値に基づいて、前記ランプ波形信号を生成するための、階調データを保持するランプ波形信号データを生成するランプ波形信号用データ生成部とを備える信号処理装置を提供する。

本発明は、前記映像データを前記保持期間最適値に基づいて１水平走査期間ごとに階調補正し、階調補正映像データを生成する表示階調変換用データ生成部をさらに備える上記の信号処理装置と、前記ランプ波形信号データをアナログ変換して前記ランプ波形信号を生成するランプ波形信号発生回路と、複数の画素を有し、前記階調補正映像データ及び前記ランプ波形信号に基づいて、前記画素ごとに階調駆動電圧を生成する液晶デバイスとを備える液晶表示装置を提供する。

本発明は、入力される映像データの各１水平走査期間中の表示階調ごとの画素数を示す階調ヒストグラムを生成し、前記階調ヒストグラムに基づいて、前記映像データの各１水平走査期間中の表示階調の数を取得し、各１水平走査期間の前記階調ヒストグラムにおける隣接する２つの表示階調の階調値差と、画素に印加される階調駆動電圧であるランプ波形信号の電圧スルーレートとに基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記階調値差を基準とした第１の表示階調保持期間値を生成し、前記ランプ波形信号の電圧値が前記表示階調の数に対応して変化するタイミングで発生する前記ランプ波形信号のリンギングが、前記映像データによる表示画像に影響を与えないレベルまで減衰するセトリング期間に基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記表示階調ごとの画素数を基準とした第２の表示階調保持期間値を生成し、前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とを比較し、前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とのうちの値が大きい方の表示階調保持期間値を選択して保持期間暫定値を生成し、各１水平走査期間における前記保持期間暫定値の総和値である保持期間総和値を生成し、各１水平走査期間中の表示対象の階調数である表示対象階調数と、前記保持期間総和値とに基づいて、各表示階調の保持期間最適値を生成し、前記保持期間最適値に基づいて、前記ランプ波形信号を生成するための、階調データを保持するランプ波形信号データを生成する信号処理方法を提供する。

本発明の信号処理装置、信号処理方法、及び液晶表示装置によれば、アナログランプ波形のリンギングの発生を抑制することにより、従来よりも液晶デバイスの階調再現性を向上させることができる。

一実施形態の液晶表示装置の一例を示す構成図である。 液晶表示装置における各信号の一例を示すタイムチャートである。 映像データを水平方向に階調補正しない場合を説明するための模式図である。 映像データを水平方向に階調補正しない場合を説明するための模式図である。 映像データを水平方向に階調補正しない場合を説明するための模式図である。 一実施形態の信号処理装置の一例を示す構成図である。 信号処理装置における各信号の一例を示すタイムチャートである。 信号処理装置における各信号の一例を示すタイムチャートである。 階調ヒストグラム生成部の一例を示す構成図である。 階調ヒストグラム生成部、表示階調数取得部、第１の表示階調保持期間値生成部、第２の表示階調保持期間値生成部、保持期間暫定値生成部、及び、保持期間総和値生成部における各信号の一例を示すタイムチャートである。 階調ヒストグラム生成部、表示階調数取得部、第１の表示階調保持期間値生成部、第２の表示階調保持期間値生成部、保持期間暫定値生成部、及び、保持期間総和値生成部における各信号の一例を示すタイムチャートである。 階調ヒストグラム生成部、表示階調数取得部、第１の表示階調保持期間値生成部、第２の表示階調保持期間値生成部、保持期間暫定値生成部、及び、保持期間総和値生成部における各信号の一例を示すタイムチャートである。 表示階調数取得部の一例を示す構成図である。 第１の表示階調保持期間値生成部の一例を示す構成図である。 表示階調値記憶部の一例を示す構成図である。 第２の表示階調保持期間値生成部、及び、保持期間暫定値生成部の一例を示す構成図である。 保持期間総和値生成部の一例を示す構成図である。 保持期間累積値記憶回路の一例を示す構成図である。 保持期間最適値生成部の一例を示す構成図である。 制御信号生成部の一例を示す構成図である。 保持期間累積値読み出し部の一例を示す構成図である。 保持期間累積最適値生成部の一例を示す構成図である。 保持期間累積最適値記憶部の一例を示す構成図である。 保持期間最適値生成部、及び、表示階調変換用データ生成部における各信号の一例を示すタイムチャートである。 保持期間最適値生成部、及び、表示階調変換用データ生成部における各信号の一例を示すタイムチャートである。 表示階調変換用データ生成部の一例を示す構成図である。 ランプ波形信号用データ生成部の一例を示す構成図である。 ランプ波形信号発生回路の一例を示す構成図である。 ランプ波形信号用データ生成部における各信号の一例を示すタイムチャートである。 制御信号生成部の一例を示す構成図である。 保持期間選択値記憶部の一例を示す構成図である。 表示階調値読み出し部の一例を示す構成図である。 液晶デバイスにおける各信号の一例を示すタイムチャートである。 映像データのフォーマットのイメージの一例を示す図である。 映像データの表示イメージの一例を示す図である。 表示対象階調ヒストグラムの一例を示す図である。 階調値の変化と第１の表示階調保持期間値との関係の一例を示す図である。 表示対象階調ヒストグラム値と第２の表示階調保持期間値との関係の一例を示す図である。 表示階調とサンプリングがオフになるタイミングとの関係の一例を示す図である。 ランプ波形信号発生回路３から出力されるランプ波形信号ＶＲＥＦの一例を示す図である。

図１を用いて、一実施形態の液晶表示装置の構成例を説明する。液晶表示装置１は、タイミング発生回路２と、ランプ波形信号発生回路３と、信号処理装置４と、液晶デバイス５とを備える。液晶デバイス５は、表示画素部５０と、水平走査回路５１と、垂直走査回路５２とを備える。表示画素部５０は、水平方向に配置された複数（ｘ）本の列データ線Ｄ（Ｄ１～Ｄｘ）と、垂直方向に配置された複数（ｙ）本の行走査線Ｇ（Ｇ１～Ｇｙ）との各交差部にマトリクス状に配置された複数（ｘ×ｙ）個の画素５３を有する。

図２は、液晶表示装置１における各信号の関係の一例をタイムチャートで示している。図２において、（ａ）は水平同期信号ＳＨＤ、（ｂ）は階調補正映像データＳＶＤＳ、（ｃ）はクロック信号ＣＬＫ、（ｄ）は階調データＤＬ、（ｅ）はカウンタクロック信号ＣＣＬＫを示している。（ｆ）は階調カウンタ値ＱＤ、（ｊ）は全画素リセット信号ＳＥＬＲＳＴ、（ｇ）は一致パルス信号ＡＰ、（ｈ）はランプ波形信号ＶＲＥＦ、（ｉ）はサンプリング期間、及び、ホールド期間を示している。

信号処理装置４には、デジタル信号である映像データＶＤＳと、映像データＶＤＳに同期する、水平同期信号ＳＨＤ及びクロック信号ＣＬＫとが入力される。信号処理装置４には、さらに垂直同期信号ＳＶＤが入力されてもよい。

信号処理装置４は、水平同期信号ＳＨＤとクロック信号ＣＬＫとに基づいて、映像データＶＤＳが水平方向に階調補正された階調補正映像データＳＶＤＳを生成し、液晶デバイス５の水平走査回路５１へ出力する。信号処理装置４は、水平同期信号ＳＨＤと垂直同期信号ＳＶＤとクロック信号ＣＬＫとに基づいて、映像データＶＤＳが水平方向及び垂直方向に階調補正された階調補正映像データＳＶＤＳを生成し、水平走査回路５１へ出力するようにしてもよい。

階調補正映像データＳＶＤＳは、映像データＶＤＳが１水平走査期間ごとに階調補正されることにより生成される。水平方向で同じ階調の画素が多い場合、映像データＶＤＳを１水平走査期間ごとに階調補正することにより、階調のサンプリングタイミングを画素５３ごとにずらすことができる。

信号処理装置４は、映像データＶＤＳ、水平同期信号ＳＨＤ、及びクロック信号ＣＬＫに基づいて、階調データを保持するためのランプ波形制御データＲＣＤを生成し、ランプ波形信号発生回路３へ出力する。なお、信号処理装置４の具体的な構成例、及び信号処理方法については後述する。

タイミング発生回路２には、クロック信号ＣＬＫと水平同期信号ＳＨＤと垂直同期信号ＳＶＤとが入力される。タイミング発生回路２は、クロック信号ＣＬＫと水平同期信号ＳＨＤとに基づいて、カウンタクロック信号ＣＣＬＫと、カウンタリセット信号ＣＲＳＴと、全画素リセット信号ＳＥＬＲＳＴとを生成し、水平走査回路５１へ出力する。

タイミング発生回路２は、階調カウンタクロック信号ＡＣＬＫをランプ波形信号発生回路３へ出力する。タイミング発生回路２は、クロック信号ＣＬＫと水平同期信号ＳＨＤと垂直同期信号ＳＶＤとに基づいて、行選択信号ＶＣＫと垂直リセット信号ＶＳＴとを生成し、垂直走査回路５２へ出力する。

ランプ波形信号発生回路３は、階調カウンタクロック信号ＡＣＬＫに基づいて、ランプ波形信号ＶＲＥＦ（アナログランプ波形信号）を生成し、水平走査回路５１へ出力する。ランプ波形信号ＶＲＥＦは、１水平走査期間の周期で画素５３における黒表示の電圧レベルから白表示の電圧レベルに電圧が上昇する方向に変化する周期的な掃引信号のアナログランプ波形で構成されている。

水平走査回路５１は、列データ線Ｄ１～Ｄｘを介して表示画素部５０の画素５３に接続されている。例えば列データ線Ｄ１は、表示画素部５０の１列目のｙ個の画素５３に接続されている。列データ線Ｄ２は、表示画素部５０の２列目のｙ個の画素５３に接続され、列データ線Ｄｘは、表示画素部５０のｘ列目のｙ個の画素５３に接続されている。

水平走査回路５１は、シフトレジスタ６１と、ラッチ回路６２と、カウンタ回路６３と、ｘ個のコンパレータ回路６４（６４１～６４ｘ）と、ｘ個の選択回路６５（６５１～６５ｘ）とを有する。

シフトレジスタ６１には、階調補正映像データＳＶＤＳとクロック信号ＣＬＫとが入力される。シフトレジスタ６１は、クロック信号ＣＬＫに基づいて、階調補正映像データＳＶＤＳを、１水平走査期間単位で、１本の行走査線Ｇのｘ個の画素５３に対応する階調データＤＬとして順次入力する。

階調データＤＬは、ｎビットの階調データを有している。例えばｎ＝１２ビットとすると、画素５３ごとに４０９６（２^ｎ）階調で階調表示させることができる。シフトレジスタ６１は、ｎビットの階調データを並列に順次入力してシフトする。例えば表示画素部５０が、フルハイビジョンに対応してｘ＝１９２０の場合には、シフトレジスタ６１は、１水平走査期間に１９２０個分の画素５３のそれぞれに対応したｎビットの階調データを入力してシフトする。

ラッチ回路６２には、１水平ブランキング期間内にラッチパルス信号ＳＬが入力される。ラッチ回路６２は、ラッチパルス信号ＳＬに基づいて、１水平走査期間内に、シフトレジスタ６１から１本の行走査線Ｇのｘ個の画素５３に対応する階調データＤＬを取り込む。ラッチ回路６２は、取り込んだｘ個の画素５３のそれぞれに対応したｎビットの階調データを次の１水平走査期間保持する。

カウンタ回路６３には、タイミング発生回路２からカウンタクロック信号ＣＣＬＫとカウンタリセット信号ＣＲＳＴとが入力される。カウンタ回路６３は、カウンタクロック信号ＣＣＬＫに基づいて、ｎビットの階調カウンタ値ＱＤを順次カウントアップする。これにより、カウンタ回路６３は、１水平走査期間ごとに２^ｎの階調カウンタ値ＱＤ（０～（２^ｎ－１））をコンパレータ回路６４（６４１～６４ｘ）へ出力する。従って、カウンタ回路６３は、階調データと同じ階調数の階調カウンタ値ＱＤを各コンパレータ回路６４へ出力する。

コンパレータ回路６４（６４１～６４ｘ）は、各列データ線Ｄ（Ｄ１～Ｄｘ）に対応している。各コンパレータ回路６４には、カウンタ回路６３から階調カウンタ値ＱＤが入力され、ラッチ回路６２から各画素５３に対応した階調データＤＬが入力される。コンパレータ回路６４は、階調データＤＬと階調カウンタ値ＱＤとをビットごとに比較し、両方が一致したときに一致パルス信号ＡＰを生成し、対応する選択回路６５へ出力する。

選択回路６５（６５１～６５ｘ）は、各コンパレータ回路６４（６４１～６４ｘ）に対応している。選択回路６５（６５１～６５ｘ）は、各列データ線Ｄ（Ｄ１～Ｄｘ）に接続されている。例えば選択回路６５１は、列データ線Ｄ１を介して表示画素部５０の１列目のｙ個の画素５３に接続されている。また、選択回路６５２は、列データ線Ｄ２を介して表示画素部５０の２列目のｙ個の画素５３に接続され、選択回路６５ｘは、列データ線Ｄｘを介して表示画素部５０のｘ列目のｙ個の画素５３に接続されている。

各選択回路６５には、対応するコンパレータ回路６４から一致パルス信号ＡＰが入力される。また、各選択回路６５には、ランプ波形信号発生回路３からランプ波形信号ＶＲＥＦが入力され、タイミング発生回路２から全画素リセット信号ＳＥＬＲＳＴが入力される。

選択回路６５は、サンプリングを開始し、終了するためのアナログスイッチを有する。各選択回路６５は、１水平ブランキング期間中に、タイミング発生回路２から全画素リセット信号ＳＥＬＲＳＴが入力されることにより、各アナログスイッチがオン状態になり、ランプ波形信号ＶＲＥＦのサンプリングを開始する。選択回路６５は、一致パルス信号ＡＰの立ち上がりのタイミングでアナログスイッチがオフ状態になり、サンプリングを終了する。

選択回路６５は、１水平走査期間単位で、全画素リセット信号ＳＥＬＲＳＴの入力から一致パルス信号ＡＰの立ち上がりまでの期間、サンプリングしたランプ波形信号ＶＲＥＦを、アナログ電圧である階調駆動電圧ＶＩＤとして対応する列データ線Ｄへ出力する。選択回路６５は、一致パルス信号ＡＰの立ち上がりのタイミングでサンプリングをオフすることにより、列データ線Ｄ１に出力する階調駆動電圧ＶＩＤを決定する。例えば、選択回路６５１は、コンパレータ回路６４１から出力された一致パルス信号ＡＰの立ち上がりのタイミングでサンプリングしたランプ波形信号ＶＲＥＦを階調駆動電圧ＶＩＤとして列データ線Ｄ１に出力する。

垂直走査回路５２は、行走査線Ｇ（Ｇ１～Ｇｙ）を介して、表示画素部５０の画素５３に接続されている。例えば行走査線Ｇ１は、表示画素部５０の１行目のｘ個の画素５３に接続されている。また、行走査線Ｇ２は、表示画素部５０の２行目のｘ個の画素５３に接続され、行走査線Ｇｙは、表示画素部５０のｙ行目のｘ個の画素５３に接続されている。

垂直走査回路５２には、タイミング発生回路２から行選択信号ＶＣＫと垂直リセット信号ＶＳＴとが入力される。垂直走査回路５２は、行走査線Ｇ（Ｇ１～Ｇｙ）を、１水平走査期間単位で１本ずつ順次選択する行選択信号ＶＣＫを、行走査線Ｇ１から行走査線Ｇｙへ順次出力する。

表示画素部５０の各画素５３は、画素選択トランジスタ６６と液晶駆動部６７とを有する。画素選択トランジスタ６６は、ゲートが行走査線Ｇに接続され、ドレインが列データ線Ｄに接続され、ソースが液晶駆動部６７に接続されている。画素選択トランジスタ６６として薄膜トランジスタを用いてもよい。

画素選択トランジスタ６６は、垂直走査回路５２から行走査線Ｇを介して入力される行選択信号ＶＣＫに基づいてスイッチング制御される。画素選択トランジスタ６６が行選択信号ＶＣＫに基づいてオン状態となることにより、階調駆動電圧ＶＩＤが液晶駆動部６７に印加される。

液晶駆動部６７は、階調駆動電圧ＶＩＤに基づいて駆動される。これにより、各画素５３は、印加される階調駆動電圧ＶＩＤの電圧値に応じて階調表示される。表示画素部５０の全ての画素５３が階調表示されることにより、１フレームの画像を階調表示させることができる。

図３～図５を用いて、映像データＶＤＳを信号処理装置４により水平方向に階調補正しない場合を比較例として説明する。図３～図５において、符号ＳＳは選択回路６５のアナログスイッチの切り替え信号を示している。

図３は、水平方向のｘ個の画素５３の内、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲の画素５３が０個の場合を示している。図４は、水平方向のｘ個の画素５３の内、１０番目の画素５３の階調カウンタ値ＱＤがｊであり、他の画素５３は階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲にない場合を示している。図５は、水平方向のｘ個の画素５３の内、１～１００番目の画素５３の階調カウンタ値ＱＤがｊであり、他の画素５３は階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲にない場合を示している。

図３に示すように、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲の画素５３が０個の場合、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲において、コンパレータ回路６４（６４１～６４ｘ）から一致パルス信号ＡＰが選択回路６５（６５１～６５ｘ）へ入力されない。従って、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲において、オン状態からオフ状態に切り替えられるアナログスイッチも０個であるため、ランプ波形信号ＶＲＥＦは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響を受けない。

図４に示すように、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲において、同一階調（ＱＤ＝ｊ）の画素５３が少ない（１０個）場合、コンパレータ回路６４（６４１～６４ｘ）から選択回路６５（６５１～６５ｘ）へ入力される一致パルス信号ＡＰも少ない（１０）。従って、オン状態からオフ状態に切り替えられるアナログスイッチも少ない（１０個）ため、ランプ波形信号ＶＲＥＦは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響が小さい。そのため、ランプ波形信号ＶＲＥＦのアナログランプ波形に生じるリンギングは１階調以下のレベルであり、リンギングが生じている１．６セトリング期間においても階調カウンタ値ＱＤの再現性は悪化していない。

図５に示すように、階調カウンタ値ＱＤがｊ－２～ｊ＋５の範囲において、同一階調（ＱＤ＝ｊ）の画素５３が多い（３００個）の場合、コンパレータ回路６４（６４１～６４ｘ）から選択回路６５（６５１～６５ｘ）へ入力される一致パルス信号ＡＰも多い（３００）。従って、オン状態からオフ状態に切り替えられるアナログスイッチも多い（３００個）ため、ランプ波形信号ＶＲＥＦは、アナログスイッチがオフ状態に切り替えられることにより発生する負荷変動の影響も大きい。そのため、ランプ波形信号ＶＲＥＦのアナログランプ波形に生じるリンギングは１階調以上のレベルとなり、リンギングが生じている５．３セトリング期間では階調カウンタ値ＱＤの再現性は悪化する。

図６を用いて、本実施形態の信号処理装置４の構成例について説明する。信号処理装置４は、階調ヒストグラム生成部４１と、表示階調数取得部４２と、第１の表示階調保持期間値生成部４３と、第２の表示階調保持期間値生成部４４とを備える。さらに信号処理装置４は、保持期間暫定値生成部４５と、保持期間総和値生成部４６と、保持期間最適値生成部４７と、表示階調変換用データ生成部４８と、ランプ波形信号用データ生成部４９とを備える。階調ヒストグラム生成部４１～保持期間総和値生成部４６における処理をステージ１の処理、保持期間最適値生成部４７及び表示階調変換用データ生成部４８における処理をステージ２の処理、ランプ波形信号用データ生成部４９における処理をステージ３の処理とする。

図７Ａ及び図７Ｂは、信号処理装置４における各信号の関係の一例をタイムチャートで示している。図７Ａにおいて、（ａ）～（ｇ）は、それぞれ、水平同期信号ＳＨＤ、データイネーブル信号ＤＥ、映像データＶＤＳ、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡ、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡ、タイミング信号ＴＲＡＮＳ＿ＥＮＡを示す。タイミング信号ＴＲＡＮＳ＿ＥＮＡは映像データＶＤＳを一括転送するタイミングを指示するタイミング信号である。

図７Ｂにおいて、（ａ）～（ｉ）は、それぞれ、クロック信号ＣＬＫ、水平同期信号ＳＨＤ、データイネーブル信号ＤＥ、映像データＶＤＳ、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡ、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡ、タイミング信号ＴＲＡＮＳ＿ＥＮＡを示す。図７Ｂの（ｃ）～（ｅ）は、後述する階調ヒストグラム値を生成して、メモリ４１３のＡポートＰＡに書き込むことを示している。

階調ヒストグラム生成部４１には、映像データＶＤＳ、水平同期信号ＳＨＤ、クロック信号ＣＬＫ、及び制御入力信号であるデータイネーブル信号ＤＥが入力される。階調ヒストグラム生成部４１は、１水平走査期間中に入力される映像データＶＤＳの表示階調ごとの表示画素数である表示対象階調ヒストグラムＮＤＰを生成し、表示階調数取得部４２へ出力する。以下、表示対象階調ヒストグラムＮＤＰを単に階調ヒストグラムＮＤＰとする。

図８は、階調ヒストグラム生成部４１の構成例を示している。図９Ａ～図９Ｃは、階調ヒストグラム生成部４１、表示階調数取得部４２、第１の表示階調保持期間値生成部４３、第２の表示階調保持期間値生成部４４、保持期間暫定値生成部４５、及び保持期間総和値生成部４６における各信号の関係の一例をタイムチャートで示している。

図９Ａにおいて、（ａ）はクロック信号ＣＬＫ、（ｂ）及び（ｃ）はそれぞれメモリ４１３のＢポートＰＢのＲＥ端子及びＲＡ端子への入力信号、（ｄ）はＲＤ端子からの出力信号、（ｅ）～（ｇ）はそれぞれＷＥ端子、ＷＡ端子、ＷＤ端子への入力信号を示す。図９Ａの（ｂ）～（ｄ）は、後述する階調ヒストグラム値をクロック信号ＣＬＫと非同期でメモリ４１３のＢポートＰＢから読み出すことを示している。図９Ａの（ｅ）～（ｇ）は、クロック信号ＣＬＫと非同期で、階調ヒストグラム値をクリアしてメモリ４１３のＢポートＰＢに０を書き込むことを示している。

図９Ｂにおいて、（ａ）～（ｉ）は、それぞれ、後述する、表示対象階調フラグＨＩＳＴ＿ＥＮＡ、階調値ＳＴＥＰＤＡＴ１、階調値ＳＴＥＰＤＡＴ２、階調値差ＳＴＥＰ＿ＤＩＦ、乗算値ＫＳＬＷ、階調値差ＳＴＥＰ＿ＤＩＦを基準とする第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷ、乗算値ＫＳＴＰ、画素数を基準とする第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰ、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬを示す。

表示対象階調フラグＨＩＳＴ＿ＥＮＡは、階調ヒストグラムが０でないときに値が１、それ以外で０とされる。階調値ＳＴＥＰＤＡＴ１では、表示対象階調フラグＨＩＳＴ＿ＥＮＡ＝１のときの階調値が得られている。階調値ＳＴＥＰＤＡＴ２では、階調値ＳＴＥＰＤＡＴ１が１クロック分遅延され、次の階調値が現れるまで保持されている。階調値差ＳＴＥＰ＿ＤＩＦでは、階調値ＳＴＥＰＤＡＴ１から階調値ＳＴＥＰＤＡＴ２を引いた差分が生成されている。最小値は０である。乗算値ＫＳＬＷは後述の計算によって、ここでは１に設定される。

第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷは、ランプ波形信号ＶＲＥＦの電圧スルーレートで決まるセトリング期間である。電圧スルーレートとは電圧の最大応答速度を示す。乗算値ＫＳＴＰは後述のように設定される。第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰは、ランプ波形信号ＶＲＥＦのアナログランプ波形に生じるリンギングで決まるセトリング期間である。保持期間暫定値ＷＴＤＡＴ＿ＳＥＬは、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰのうちの大きい方であり、確定した必要なセトリング期間である。

図９Ｃにおいて、（ａ）及び（ｅ）はイネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、（ｂ）はメモリ７２のＡポートＰＡのＷＥ端子への入力信号、（ｃ）はメモリ７２または４８１のＡポートＰＡのＷＡ端子への入力信号（カウント値ＨＭ２＿ＰＡ＿ＷＡまたはＨＭ３＿ＰＡ＿ＷＡ）を示す。（ｄ）は表示対象階調数ＳＴＥＰ＿ＳＵＭを示す。（ｆ）はメモリ７２または４８１のＡポートＰＡのＷＥ端子への入力信号（表示対象階調フラグＨＩＳＴ＿ＥＮＡ）を示す。

（ｇ）はメモリ７２または４８１のＡポートＰＡのＷＤ端子への入力信号（保持期間累積値ＷＴＤＡＴ＿ＡＣＣ）を示す。（ｈ）は保持期間総和値ＷＴＤＡＴ＿ＳＵＭを示す。（ｉ）メモリ４８１のＡポートＰＡのＷＥ端子への入力信号（表示対象階調フラグＨＩＳＴ＿ＥＮＡ）を示す。（ｊ）メモリ４８１のＡポートＰＡのＷＡ端子への入力信号（カウント値ＨＭ３＿ＰＡ＿ＷＡ）を示す。（ｋ）はメモリ４８１のＡポートＰＡのＷＤ端子への入力信号（階調値ＳＴＥＰＤＡＴ１）を示す。

図９Ｃの（ｃ）では、値が１ずつ加算されたカウント値が計算される。（ｄ）では、表示対象階調数ＳＴＥＰ＿ＳＵＭが確定される。（ｇ）では、クロック換算された必要なセトリング期間を加算して、総セトリング期間である保持期間累積値ＷＴＤＡＴ＿ＡＣＣが計算される。（ｈ）では、必要な総セトリング期間である保持期間総和値ＷＴＤＡＴ＿ＳＵＭが確定される。

図８に示すように、階調ヒストグラム生成部４１は、イネーブル信号生成回路４１１と、カウント値生成回路４１２と、メモリ４１３と、加算器４１４と、比較器４１５と、ＡＮＤ回路４１６とを有する。イネーブル信号生成回路４１１及びカウント値生成回路４１２はカウンタで構成される。イネーブル信号生成回路４１１には水平同期信号ＳＨＤ、及びクロック信号ＣＬＫが入力され、カウント値生成回路４１２にはクロック信号ＣＬＫが入力される。メモリ４１３には映像データＶＤＳ、クロック信号ＣＬＫ、及びデータイネーブル信号ＤＥが入力される。

イネーブル信号生成回路４１１は、水平同期信号ＳＨＤ、及びクロック信号ＣＬＫに基づいて、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡを生成し、カウント値生成回路４１２、メモリ４１３、ＡＮＤ回路４１６、及び後段の回路へ出力する。カウント値生成回路４１２は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがローレベルのときのカウント値を０とし、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルのときにクロック信号ＣＬＫの立ち上がりに同期して１ずつカウントアップさせたカウント値ＳＴＡＧＥ１＿ＣＮＴ（８ビット）をメモリ４１３へ出力する。

メモリ４１３は、映像データＶＤＳにおける表示対象の階調（表示階調）を保持する表示階調保持部を構成する。メモリ４１３は、１つのメモリに対して書き込みと読み出しが可能な制御を２系統有するデュアルポートメモリである。一方の系統をＡポートＰＡとし、他方の系統をＢポートＰＢとする。ＡポートＰＡは、映像データＶＤＳの階調ヒストグラム値ＨＶを生成する。ＢポートＰＢは、階調ヒストグラム値ＨＶを読み出したり消去したりする。

加算器４１４は、ＡポートＰＡのＲＤ端子から出力される階調ヒストグラム値ＨＶに固定値１を加算し、加算結果をＡポートＰＡのＷＤ端子へ出力する。ＡポートＰＡにおいて、ＲＡ端子及びＷＡ端子には映像データＶＤＳが入力され、ＷＥ端子にはデータイネーブル信号ＤＥが入力され、ＷＣＬＫ端子に入力されるクロック信号ＣＬＫに同期してメモリ４１３のメモリセルに書き込まれる。例えば、ＲＡ端子及びＷＡ端子のビット幅は８ビットであり、ＲＤ端子及びＷＤ端子のビット幅は水平方向の画素数１９２０に対応する１１ビットである。

ＢポートＰＢのＲＥ端子には、イネーブル信号生成回路４１１からイネーブル信号ＳＴＡＧＥ１＿ＥＮＡが入力され、ＲＡ端子には、カウント値生成回路４１２からカウント値ＳＴＡＧＥ１＿ＣＮＴが入力される。イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルの期間に表示階調レベルが０から２５５の順に各表示階調レベルに対する画素数の階調ヒストグラム値ＨＭ１＿ＰＢ＿ＲＤ（階調ヒストグラム値ＨＶと同一）がＲＤ端子から比較器４１５、後段の第１の表示階調保持期間値生成部４３及び第２の表示階調保持期間値生成部４４へ出力される。

ＢポートＰＢにおいて、ＷＥ端子にはイネーブル信号生成回路４１１からイネーブル信号ＳＴＡＧＥ１＿ＥＮＡが入力され、ＷＡ端子にはカウント値生成回路４１２からカウント値ＳＴＡＧＥ１＿ＣＮＴが入力され、ＷＤ端子には固定値０が入力され、ＷＣＬＫ端子に入力されるクロック信号ＣＬＫに同期してメモリ４１３のメモリセルに書き込まれる。

比較器４１５のＡ端子にはメモリ４１３から階調ヒストグラム値ＨＶが入力され、Ｂ端子には固定値０が入力される。比較器４１５は、階調ヒストグラム値ＨＶと固定値０とを比較し、ＨＶ＝０である場合には０、ＨＶ＝０ではない場合には１をＡＮＤ回路４１６へ出力する。

ＡＮＤ回路４１６には、イネーブル信号生成回路４１１からイネーブル信号ＳＴＡＧＥ１＿ＥＮＡが入力され、比較器４１５から比較結果（０または１）が入力される。ＡＮＤ回路４１６は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルの期間であり、かつ、ＨＶ＝０ではない場合にハイレベルとなり、それ以外ではローレベルとなる有効表示階調フラグである表示対象階調フラグＨＩＳＴ＿ＥＮＡを生成し、後段の表示階調数取得部４２及び第１の表示階調保持期間値生成部４３へ出力する。

階調ヒストグラム生成部４１は、メモリ４１３のＡポートＰＡにおいてデータイネーブル信号ＤＥがハイレベルの期間に各表示階調の画素数を累積加算する。さらに階調ヒストグラム生成部４１は、データイネーブル信号ＤＥがローレベルになった時点（水平同期信号ＳＨＤがハイレベルになった時点）から表示可能な階調数２５６（８ビット）に相当する２５６クロック期間に０から２５５の各表示階調に対する画素数（階調ヒストグラム値）を、ＢポートＰＢから順次読み出し、クロック信号ＣＬＫに同期してメモリセルに０を書き込む。これにより、階調ヒストグラム生成部４１は、次のラインのＡポートＰＡにおける累積加算の初期クリアを実行する。

表示階調数取得部４２には、クロック信号ＣＬＫ、表示対象階調フラグＨＩＳＴ＿ＥＮＡ、及びイネーブル信号ＳＴＡＧＥ１＿ＥＮＡが入力される。表示階調数取得部４２は、１水平走査期間中の表示階調の数を取得して保持期間最適値生成部４７へ出力する。

図１０は、表示階調数取得部４２の構成例を示している。表示階調数取得部４２は、ＡＮＤ回路４２１と、カウント値生成回路４２２と、ラッチ回路４２３とを有する。ラッチ回路４２３は例えば１クロック遅延素子である。カウント値生成回路４２２には、ＡＮＤ回路４２１に入力されたクロック信号ＣＬＫ、及び、表示対象階調フラグＨＩＳＴ＿ＥＮＡがクロックとして入力され、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがクリアとして入力される。

カウント値生成回路４２２は、カウント値ＨＭ２＿ＰＡ＿ＷＡを生成し、ラッチ回路４２３及び保持期間最適値生成部４７へ出力する。ラッチ回路４２３には、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、及び、カウント値ＨＭ２＿ＰＡ＿ＷＡが入力される。ラッチ回路４２３は、カウント値ＨＭ２＿ＰＡ＿ＷＡをイネーブル信号ＳＴＡＧＥ１＿ＥＮＡの立ち下りでラッチして表示対象階調数ＳＴＥＰ＿ＳＵＭとして保持期間最適値生成部４７へ出力する。

表示階調数取得部４２は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがローレベルになった時点から次のイネーブル信号ＳＴＡＧＥ１＿ＥＮＡがローレベルになる時点まで保持された１水平走査期間中の表示対象となる階調数である表示対象階調数ＳＴＥＰ＿ＳＵＭを取得することができる。表示階調数取得部４２は、表示対象階調数ＳＴＥＰ＿ＳＵＭを保持期間最適値生成部４７へ出力する。また、表示階調数取得部４２は、表示対象階調フラグＨＩＳＴ＿ＥＮＡがローレベルの場合に階調数を０にクリアし、ハイレベルとなるごとに階調数が更新されるカウント値ＨＭ２＿ＰＡ＿ＷＡをラッチ回路４２３及び保持期間最適値生成部４７へ出力する。

第１の表示階調保持期間値生成部４３には、表示対象階調フラグＨＩＳＴ＿ＥＮＡ、階調ヒストグラム値ＨＶ（ＨＭ１＿ＰＢ＿ＲＤ）、及びクロック信号ＣＬＫが入力される。第１の表示階調保持期間値生成部４３は、各表示階調と、この表示階調よりも低い（例えば黒レベル）または高い（例えば白レベル）階調方向の１つ前の表示階調との階調値差ＳＴＥＰ＿ＤＩＦ（即ち、隣接する２つの表示階調の階調値差）と、ランプ波形信号ＶＲＥＦの電圧スルーレートに基づいて定まる表示階調を保持する期間に対応する第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷを生成し、保持期間暫定値生成部４５へ出力する。

図１１は、第１の表示階調保持期間値生成部４３の構成例を示している。第１の表示階調保持期間値生成部４３は、ＡＮＤ回路４３１～４３３と、ラッチ回路４３４と、加算器４３５と、階調値差ＳＴＥＰ＿ＤＩＦを基準とする第１の表示階調保持期間値生成回路４３６とを有する。ラッチ回路４３４は例えば１クロック遅延素子である。ＡＮＤ回路４３１には、表示対象階調フラグＨＩＳＴ＿ＥＮＡ及び階調ヒストグラム値ＨＶ（ＨＭ１＿ＰＢ＿ＲＤ）が入力され、ＡＮＤ回路４３２には、表示対象階調フラグＨＩＳＴ＿ＥＮＡ及びクロック信号ＣＬＫが入力される。

ＡＮＤ回路４３１は、表示対象階調フラグＨＩＳＴ＿ＥＮＡがハイレベルの期間に階調ヒストグラム値ＨＶを、それ以外の期間では全ビット０を階調値ＳＴＥＰＤＡＴ１（１１ビット）として、加算器４３５、ラッチ回路４３４、及び後段の保持期間暫定値生成部４５へ出力する。ＡＮＤ回路４３２は、表示対象階調フラグＨＩＳＴ＿ＥＮＡとクロック信号ＣＬＫとの論理積ＬＡをラッチ回路４３４へ出力する。ラッチ回路４３４は、階調値ＳＴＥＰＤＡＴ１を論理積ＬＡでラッチし、階調値ＳＴＥＰＤＡＴ２（１１ビット）として、加算器４３５へ出力する。階調値ＳＴＥＰＤＡＴ２は、表示対象階調フラグＨＩＳＴ＿ＥＮＡが１つ前にハイレベルになった時点における階調値ＳＴＥＰＤＡＴ１に相当する。

加算器４３５は、階調値ＳＴＥＰＤＡＴ１と階調値ＳＴＥＰＤＡＴ２との差分ＤＦを算出し、ＡＮＤ回路４３３へ出力する。ＡＮＤ回路４３３には、表示対象階調フラグＨＩＳＴ＿ＥＮＡ及び差分ＤＦが入力される。ＡＮＤ回路４３３は、表示対象階調フラグＨＩＳＴ＿ＥＮＡと差分ＤＦとの論理積を生成することにより、表示階調間の階調値差ＳＴＥＰ＿ＤＩＦ（１１ｂｉｔ）を得る。ＡＮＤ回路４３３は、階調値差ＳＴＥＰ＿ＤＩＦを第１の表示階調保持期間値生成回路４３６へ出力する。

第１の表示階調保持期間値生成回路４３６は、乗算器４３７とレジスタ４３８とを有する。レジスタ４３８は、ＣＰＵバスＣＰＵＢＵＳを介して接続された、図示しない一般的なＣＰＵ（Central Processing Unit）によって設定されるレジスタであり、スルーレート特性に応じてＣＰＵからレジスタ値を変更可能である。レジスタ４３８のレジスタ値は、後段のランプ波形信号発生回路３の電圧及び電流能力、並びに、液晶デバイス５内の選択回路６５までの配線インピーダンス、さらに選択回路６５内部の図示しないアナログスイッチの入力インピーダンスによって定まる電圧スルーレート特性によって、その階調値差ＳＴＥＰ＿ＤＩＦに応じた電圧遷移期間に相当する階調カウンタクロック数を出力するための乗算値である。

乗算器４３７は、階調値差ＳＴＥＰ＿ＤＩＦを被乗算値、レジスタ４３８の乗算値ＫＳＬＷ（１１ビット）を乗算値（乗算係数）として第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷを算出し、保持期間暫定値生成部４５へ出力する。

ランプ波形信号発生回路３の最小出力電圧を０Ｖ、最大出力電圧を２．５５Ｖとし、ランプ波形信号発生回路３の電圧及び電流能力のみを考慮し、この電圧スルーレート特性を一般的な１．４８４Ｖ／μｓとした場合の乗算値ＫＳＬＷの設定方法の一例を説明する。階調カウンタクロック信号ＡＣＬＫの周波数を１４８．４ＭＨｚとする。

階調ヒストグラム値ＨＶにおいて表示階調は０から１２８であり、ランプ波形信号ＶＲＥＦが０Ｖから１．２８Ｖに変化し、その差分電圧は１．２８Ｖである。この場合のランプ波形信号ＶＲＥＦが目的の電圧となるまでの期間を階調カウンタクロック信号ＡＣＬＫのクロック数で表すと、関係式１．２８Ｖ／１．４８４Ｖ／μｓ×１４８．４ＭＨｚ＝１２８により、階調カウンタクロック信号ＡＣＬＫのクロック数は１２８となる。従って、レジスタ４３８は、階調カウンタクロック信号ＡＣＬＫのクロック数（１２８）を表示階調１２８で除算し、乗算値ＫＳＬＷを１に設定する。

第１の表示階調保持期間値生成回路４３６は、乗算器４３７に替えて、例えば、表示階調の差分をアドレス、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷをデータとするルックアップテーブルを有する構成としてもよい。表示階調の差分に対して第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷを非線形とすることにより、任意のスルーレート特性に対応可能となる。

図１２に示すように、メモリ４８１はデュアルポートメモリである。メモリ４８１は表示階調変換用データ生成部４８に設けられている。メモリ４８１のＡポートＰＡは表示階調値記憶部４８１１である。表示階調値記憶部４８１１は、表示対象階調フラグＨＩＳＴ＿ＥＮＡをイネーブル、カウント値ＨＭ３＿ＰＡ＿ＷＡ（カウント値ＨＭ２＿ＰＡ＿ＷＡと同一）をアドレスとして、階調値ＨＭ３＿ＰＡ＿ＷＤ（ＳＴＥＰＤＡＴ１）をメモリ４８１のメモリセルへ書き込む。

第２の表示階調保持期間値生成部４４には、階調ヒストグラム生成部４１から階調ヒストグラム値ＨＶが入力される。第２の表示階調保持期間値生成部４４は、各表示階調の数とこれら数により生じるランプ波形信号ＶＲＥＦのリンギングが表示画像に影響を与えないレベルまで減衰するセトリング期間で定まる表示階調を保持する時間に相当する第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを生成し、保持期間暫定値生成部４５へ出力する。

図１３は、第２の表示階調保持期間値生成部４４及び保持期間暫定値生成部４５の構成例を示している。第２の表示階調保持期間値生成部４４は、乗算器４４１とレジスタ４４２とを有する。レジスタ４４２は、ＣＰＵバスＣＰＵＢＵＳを介して接続されたＣＰＵによって設定されるレジスタである。ＣＰＵは、画素数によって生じるリンギングが減衰するまでのセトリング期間を算出し、階調カウンタクロック信号ＡＣＬＫのクロック数に基づくレジスタ値をレジスタ４４２に設定する。乗算器４４１は、階調ヒストグラム値ＨＶ（ＨＭ１＿ＰＢ＿ＲＤ）を被乗算値として、階調ヒストグラム値ＨＶにレジスタ４４２の乗算値（乗算係数）ＫＳＴＰ（１１ビット）を乗算して第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを生成し、保持期間暫定値生成部４５へ出力する。乗算器４４１及びレジスタ４４２は、画素数を基準とする第２の表示階調保持期間値生成回路を構成する。

第２の表示階調保持期間値生成部４４は、乗算器４４１に替えて、例えば、画素数をアドレス、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰをデータとするルックアップテーブルを有する構成としてもよい。各表示階調の表示画素数に対して第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを非線形とすることにより、任意のセトリング期間に対応可能となる。

保持期間暫定値生成部４５には、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷ、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰ、及び表示対象階調フラグＨＩＳＴ＿ＥＮＡが入力される。保持期間暫定値生成部４５は、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰとを比較し、値が大きい方の表示階調保持期間値を選択し、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬとして、保持期間総和値生成部４６へ出力する。

保持期間暫定値生成部４５は、比較器４５１と、選択回路４５２と、ＡＮＤ回路４５３とを有する。比較器４５１及び選択回路４５２には、それぞれ、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷ及び第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰが入力される。比較器４５１は、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰが第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷよりも大きい場合にハイレベルとなり、それ以外の場合にローレベルとなる出力信号を選択回路４５２の選択制御入力端子（ＳＥＬ）へ出力する。

選択回路４５２は、選択制御入力端子（ＳＥＬ）に入力された比較器４５１の出力信号がハイレベルである場合には第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを、ローレベルである場合には第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷをＱ端子からＡＮＤ回路４５３へ出力する。

ＡＮＤ回路４５３には、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰまたは第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと、表示対象階調フラグＨＩＳＴ＿ＥＮＡとが入力される。ＡＮＤ回路４５３は、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰまたは第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと、表示対象階調フラグＨＩＳＴ＿ＥＮＡとの論理積を算出し、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬとして、保持期間総和値生成部４６へ出力する。

即ち、保持期間暫定値生成部４５は、値の大きい方の表示階調保持期間値を選択して保持期間暫定値ＷＴＤＡＴ＿ＳＥＬを生成する。

保持期間総和値生成部４６には、クロック信号ＣＬＫ、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬ、及びイネーブル信号ＳＴＡＧＥ１＿ＥＮＡが入力される。保持期間総和値生成部４６は、１水平走査期間中における保持期間暫定値ＷＴＤＡＴ＿ＳＥＬの総和値である保持期間総和値ＷＴＤＡＴ＿ＳＵＭを生成し、保持期間最適値生成部４７へ出力する。

図１４は、保持期間総和値生成部４６の構成例を示している。保持期間総和値生成部４６は、加算器４６１と、ＡＮＤ回路４６２と、ラッチ回路４６３及び４６４とを有する。ラッチ回路４６３及び４６４は例えば１クロック遅延素子である。加算器４６１には、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬと、ラッチ回路４６３より出力された保持期間累積値ＷＴＤＡＴ＿ＡＣＣとが入力される。加算器４６１は、保持期間暫定値ＷＴＤＡＴ＿ＳＥＬと保持期間累積値ＷＴＤＡＴ＿ＡＣＣとを加算し、加算結果をＡＮＤ回路４６２へ出力する。ＡＮＤ回路４６２は、加算器４６１から出力された加算結果とイネーブル信号ＳＴＡＧＥ１＿ＥＮＡとの論理積をラッチ回路４６３のＤ端子へ出力する。

ラッチ回路４６３には、クロック信号ＣＬＫ、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、及びＡＮＤ回路４６２から出力された論理積が入力される。ラッチ回路４６３は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルの場合に保持期間累積値ＷＴＤＡＴ＿ＡＣＣを０クリアする。ラッチ回路４６３は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがローレベルの場合にＤ端子に入力された論理積を、ＣＬＫ端子に入力されたクロック信号ＣＬＫの立ち上がりの時点で、保持期間累積値ＷＴＤＡＴ＿ＡＣＣとして、加算器４６１、ラッチ回路４６４、及び、後段の保持期間最適値生成部４７へ出力する。即ち、ラッチ回路４６３は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルの期間における保持期間暫定値ＷＴＤＡＴ＿ＳＥＬの累積加算値を保持期間累積値ＷＴＤＡＴ＿ＡＣＣとして出力する。

ラッチ回路４６４には、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡ、及び、保持期間累積値ＷＴＤＡＴ＿ＡＣＣが入力される。ラッチ回路４６４は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡの立ち下がりの時点で、保持期間累積値ＷＴＤＡＴ＿ＡＣＣを保持期間総和値ＷＴＤＡＴ＿ＳＵＭとして、後段の保持期間最適値生成部４７へ出力する。

即ち、保持期間総和値生成部４６は、イネーブル信号ＳＴＡＧＥ１＿ＥＮＡがハイレベルの期間における保持期間暫定値ＷＴＤＡＴ＿ＳＥＬの累積加算値である保持期間累積値ＷＴＤＡＴ＿ＡＣＣ、及び、１水平走査期間中の保持期間暫定値ＷＴＤＡＴ＿ＳＥＬの累積加算値の総和値（保持期間総和値ＷＴＤＡＴ＿ＳＵＭ）を生成し、保持期間最適値生成部４７へ出力する。

保持期間最適値生成部４７は、図１５に示すメモリ７２を備える。メモリ７２はデュアルポートメモリである。メモリ７２のＡポートＰＡは保持期間累積値記憶回路７２１である。保持期間累積値記憶回路７２１は、表示対象階調フラグＨＩＳＴ＿ＥＮＡをイネーブル、カウント値ＨＭ２＿ＰＡ＿ＷＡをアドレスとして、保持期間累積値ＷＴＤＡＴ＿ＡＣＣをメモリ７２のメモリセルへ書き込む。

保持期間最適値生成部４７には、カウント値ＨＭ２＿ＰＡ＿ＷＡ、保持期間累積値ＷＴＤＡＴ＿ＡＣＣ、表示対象階調数ＳＴＥＰ＿ＳＵＭ、及び保持期間総和値ＷＴＤＡＴ＿ＳＵＭが入力される。保持期間最適値生成部４７は、１水平走査期間において表示可能な階調数と表示対象階調数と保持期間総和値ＷＴＤＡＴ＿ＳＵＭから各表示階調の保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳを生成する。

図１６～図２０は、保持期間最適値生成部４７の構成例を示している。図２１Ａ及び図２１Ｂは、保持期間最適値生成部４７及び表示階調変換用データ生成部４８における各信号の関係の一例をタイムチャートで示している。

図２１Ａにおいて、（ａ）はクロック信号ＣＬＫ、（ｂ）はイネーブル信号ＳＴＡＧＥ２＿ＥＮＡ、（ｃ）は表示対象階調数ＳＴＥＰ＿ＳＵＭを示す。（ｄ）はカウント値ＳＴＡＧＥ２＿ＣＮＴ、（ｅ）は後述する論理積ＨＭ２＿ＰＢ＿ＲＥ、（ｆ）は後述する論理積ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤ、（ｇ）は保持期間総和値ＷＴＤＡＴ＿ＳＵＭを示す。図２１Ａの（ａ）～（ｃ）及び（ｇ）は、ステージ１において生成されている。

図２１Ａの（ｄ）において、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡが１のときカウントアップされ、それ以外で０となるカウント値ＳＴＡＧＥ２＿ＣＮＴが生成される。図２１Ａの（ｅ）において、カウント値ＳＴＡＧＥ２＿ＣＮＴと表示対象階調数ＳＴＥＰ＿ＳＵＭとが一致したときに１、それ以外で０となる論理積ＨＭ２＿ＰＢ＿ＲＥが生成される。図２１Ａの（ｆ）において、論理積ＨＭ２＿ＰＢ＿ＲＥが０の場合は０、それ以外では、メモリ７２のＢポートＰＢのＲＤ端子から読み出したデータＨＭ２＿ＰＢ＿ＲＤである論理積ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤが生成される。

図２１Ｂにおいて、（ａ）は保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳ、（ｂ）は後述する保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣ、（ｃ）はメモリ４８１のＢポートＰＢのＲＥ端子への入力信号ＨＭ３＿ＰＢ＿ＲＥ、（ｄ）はメモリ４８１のＢポートＰＢのＲＡ端子への入力信号ＨＭ３＿ＰＢ＿ＲＡであるカウント値ＳＴＡＧＥ２＿ＣＮＴ、（ｅ）はメモリ４８１のＢポートＰＢのＲＤ端子からの出力信号である表示階調値ＨＭ３＿ＰＢ＿ＲＤ、（ｆ）はメモリ４８２のＡポートＰＡのＷＤ端子への入力信号ＨＭ４＿ＰＡ＿ＷＤを示す。

図２１Ｂの（ａ）に示す保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳは、ＨＭ２＿ＰＢ＿ＲＤ×［２５６－（ＳＴＥＰ＿ＳＵＭ＋１）／ＷＴＤＡＴ＿ＳＵＭで得られる。図２１Ｂの（ｂ）に示す保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣは、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡが０のときクリアされ、それ以外では保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳを累積加算することによって得られる。保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣは、図２０に示すメモリ４８０のＡポートＰＡのＷＤ端子への入力信号ＨＭ５＿ＰＡ＿ＷＤの累積加算値である。

図２１Ｂにおいて、（ｃ）～（ｆ）は、メモリ４８２に階調変換値が記憶されることを示している。入力信号ＨＭ４＿ＰＡ＿ＷＤは、保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣが０の場合は０、それ以外では保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣより１を減じた値となる。

図１６に示すように、保持期間最適値生成部４７は、加算器４７１及び４７２と、乗算器４７３と、除算器４７４とを有する。図１７～図１９に示すように、保持期間最適値生成部４７は、制御信号生成部７１と、メモリ７２及び４８０と、保持期間累積最適値生成部７３とを有する。

図１７は、制御信号生成部７１の構成例を示している。制御信号生成部７１には、クロック信号ＣＬＫ、水平同期信号ＳＨＤ、及び、表示対象階調数ＳＴＥＰ＿ＳＵＭが入力される。制御信号生成部７１は、イネーブル信号生成回路７１１と、カウント値生成回路７１２と、比較器７１３と、ＡＮＤ回路７１４とを有する。イネーブル信号生成回路７１１及びカウント値生成回路７１２はカウンタで構成される。

イネーブル信号生成回路７１１には、クロック信号ＣＬＫ、及び、水平同期信号ＳＨＤが入力される。イネーブル信号生成回路７１１は、クロック信号ＣＬＫ、及び、水平同期信号ＳＨＤに基づいて、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡを生成し、カウント値生成回路７１２及びＡＮＤ回路７１４へ出力する。

カウント値生成回路７１２には、クロック信号ＣＬＫ及びイネーブル信号ＳＴＡＧＥ２＿ＥＮＡが入力される。カウント値生成回路７１２は、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡがローレベルのときのカウント値を０とする。カウント値生成回路７１２は、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡがハイレベルのときにクロック信号ＣＬＫの立ち上がりに同期して１ずつカウントアップさせたカウント値ＳＴＡＧＥ２＿ＣＮＴ（８ビット）を生成して、比較器７１３、及び、後段の保持期間累積値読み出し部７２３へ出力する。

比較器７１３には、カウント値ＳＴＡＧＥ２＿ＣＮＴ、及び、表示対象階調数ＳＴＥＰ＿ＳＵＭが入力される。比較器７１３は、カウント値ＳＴＡＧＥ２＿ＣＮＴが表示対象階調数ＳＴＥＰ＿ＳＵＭ以下の場合にはハイレベル、それ以外の場合にはローレベルとなる出力信号をＡＮＤ回路７１４へ出力する。

ＡＮＤ回路７１４には、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡ及び比較器７１３からの出力信号が入力される。ＡＮＤ回路７１４は、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡと比較器７１３からの出力信号の論理積ＨＭ２＿ＰＢ＿ＲＥ（ＨＭ５＿ＰＡ＿ＷＥ）を算出し、後段の保持期間累積値読み出し部７２３及び保持期間累積最適値生成部７３へ出力する。

図１８に示すように、メモリ７２のＢポートＰＢ及びＡＮＤ回路７２２は、保持期間累積値読み出し部７２３を構成する。メモリ７２のＢポートＰＢには、論理積ＨＭ２＿ＰＢ＿ＲＥがイネーブル信号、カウント値ＳＴＡＧＥ２＿ＣＮＴがアドレスとして入力され、メモリセルに記憶されているデータＨＭ２＿ＰＢ＿ＲＤをＡＮＤ回路７２２へ出力する。

ＡＮＤ回路７２２には、データＨＭ２＿ＰＢ＿ＲＤ及び論理積ＨＭ２＿ＰＢ＿ＲＥが入力される。ＡＮＤ回路７２２は、データＨＭ２＿ＰＢ＿ＲＤと論理積ＨＭ２＿ＰＢ＿ＲＥとの論理積ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤを算出し、保持期間最適値生成部４７の乗算器４７３へ出力する。保持期間累積値読み出し部７２３は、ステージ１で記憶した保持期間累積値を、論理積ＨＭ２＿ＰＢ＿ＲＥがハイレベルの期間に順次カウントアップするカウント値ＳＴＡＧＥ２＿ＣＮＴに合わせて読み出す。

図１６に示すように、加算器４７１は、表示対象階調数ＳＴＥＰ＿ＳＵＭに固定値１を加算し、加算結果を加算器４７２へ出力する。加算器４７２は、この加算結果に固定値２５６を加算し、加算結果を乗算器４７３へ出力する。乗算器４７３は、この加算結果と論理積ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤとを乗算し、乗算結果を除算器４７４へ出力する。除算器４７４は、この乗算結果を保持期間総和値ＷＴＤＡＴ＿ＳＵＭで除算し、除算結果を、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳとして、後段の保持期間累積最適値生成部７３へ出力する。

保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳは、関係式ＷＴＤＡＴ＿ＣＭＰＲＳ＝（２５６－（ＳＴＥＰ＿ＳＵＭ＋１））×（ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤ／ＷＴＤＡＴ＿ＳＵＭ）により算出することができる。関係式における（ＳＴＥＰ＿ＳＵＭ＋１）は実際の表示階調数である。例えば、１から５９９ラインの１水平走査期間の映像データ（階調０）を用いると、表示階調は０のみであるから表示階調数は１となるが、表示対象階調数ＳＴＥＰ＿ＳＵＭとしては０である。このため、加算器４７２で表示対象階調数ＳＴＥＰ＿ＳＵＭに１を加算した加算結果（ＳＴＥＰ＿ＳＵＭ＋１）により、実際の表示階調数を取得している。

従って、上記の関係式における（２５６－（ＳＴＥＰ＿ＳＵＭ＋１））は、（２５６－実際の表示階調数）として表すことができる。上記の関係式は、映像データＶＤＳの階調数が２５６（８ビットで表現される０～２５５）である場合を示している。映像データＶＤＳの階調数は、液晶デバイス５の階調カウンタ値ＱＤと一致する。即ち、（２５６－実際の表示階調数）は、階調カウンタ値ＱＤのカウント数２５６から表示階調数を減算した値であり、階調保持期間として利用できる階調カウント数である。

上記の関係式の（ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤ／ＷＴＤＡＴ＿ＳＵＭ）における論理積ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤは表示階調ごとの表示階調保持期間値を１水平走査期間で順次累積した値であり、その総和値が保持期間総和値ＷＴＤＡＴ＿ＳＵＭである。即ち、（ＧＡＴＥＤ＿ＨＭ２＿ＰＢ＿ＲＤ／ＷＴＤＡＴ＿ＳＵＭ）は、表示階調ごとの表示階調保持期間値をその総和で正規化した値（０以上、かつ、１以下）である。

従って、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳは、正規化した表示階調ごとの表示階調保持期間値の割合に応じた階調保持期間として利用できる階調カウント数を算出したものである。また、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳは、１水平走査期間中の表示対象である階調を１カウントし、その残ったカウント数に表示階調保持期間を割り当てるカウント数である。

図１９は、保持期間累積最適値生成部７３の構成例を示している。保持期間累積最適値生成部７３には、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳ及び論理積ＨＭ２＿ＰＢ＿ＲＥが入力される。保持期間累積最適値生成部７３は、加算器７３１及び７３２と、ＡＮＤ回路７３３及び７３４と、ラッチ回路７３５とを有する。ラッチ回路７３５は例えば１クロック遅延素子である。

加算器７３１は、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳに固定値１を加算し、加算結果を加算器７３２へ出力する。加算器７３２は、この加算結果と、ラッチ回路７３５のＱ端子からの出力値とを加算し、加算結果をＡＮＤ回路７３３へ出力する。ＡＮＤ回路７３３は、この加算結果と論理積ＨＭ２＿ＰＢ＿ＲＥとの論理積をラッチ回路７３５へ出力する。ラッチ回路７３５には、Ｄ端子に上記の論理積が入力され、ＣＬＫ端子にクロック信号ＣＬＫが入力される。ラッチ回路７３５は、Ｄ端子に入力された論理積を、クロック信号ＣＬＫの立ち上がりでＱ端子から加算器７３２及びＡＮＤ回路７３４へ出力する。

ＡＮＤ回路７３４には、論理積ＨＭ２＿ＰＢ＿ＲＥ及びラッチ回路７３５のＱ端子からの出力値が入力される。ＡＮＤ回路７３４は、この出力値と論理積ＨＭ２＿ＰＢ＿ＲＥとの論理積を算出し、保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣとして、後段の表示階調変換用データ生成部４８へ出力する。

保持期間累積最適値生成部７３は、保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣを、論理積ＨＭ２＿ＰＢ＿ＲＥがローレベルの場合には０にクリアし、それ以外の場合には保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳとこれを表示すべき表示階調分の階調カウンタのカウント分に相当する１を加算した値を、１水平走査期間中分を累積加算した値とする。保持期間累積最適値生成部７３は、各表示階調における保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣを生成し、後段の表示階調変換用データ生成部４８へ出力する。

表示階調変換用データ生成部４８は、図２０に示すメモリ４８０を備える。メモリ４８０はデュアルポートメモリである。メモリ４８０のＡポートＰＡは、保持期間累積最適値記憶部４８０１である。メモリ４８０のＡポートＰＡには、データＨＭ５＿ＰＡ＿ＷＥ（論理積ＨＭ２＿ＰＢ＿ＲＥと同一）、カウント値ＳＴＡＧＥ２＿ＣＮＴ、及びデータＨＭ５＿ＰＡ＿ＷＤ（保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣ）が入力される。保持期間累積最適値記憶部４８０１は、データＨＭ５＿ＰＡ＿ＷＥをイネーブル、カウント値ＳＴＡＧＥ２＿ＣＮＴをアドレスとして、データＨＭ５＿ＰＡ＿ＷＤをメモリ４８０のメモリセルに書き込む。

表示階調変換用データ生成部４８には、保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣが入力される。表示階調変換用データ生成部４８は、映像データＶＤＳの階調値を保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣに変換し、階調補正映像データＳＶＤＳとして、液晶デバイス５の水平走査回路５１へ出力する。

図２２は、表示階調変換用データ生成部４８の構成例を示している。表示階調変換用データ生成部４８は、メモリ４８１～４８４と、比較器４８５と、加算器４８６と、ラッチ回路４８７と、ＡＮＤ回路４８８とを有する。メモリ４８１～４８３はデュアルポートメモリである。

メモリ４８１のＢポートＰＢは表示階調値読み出し部４８１２である。表示階調値読み出し部４８１２は、論理積ＨＭ２＿ＰＢ＿ＲＥをイネーブル、カウント値ＳＴＡＧＥ２＿ＣＮＴをアドレスとして表示階調値ＨＭ３＿ＰＢ＿ＲＤをメモリ４８１のメモリセルへ書き込む。表示階調値読み出し部４８１２は、メモリ４８１のメモリセルから表示階調値ＨＭ３＿ＰＢ＿ＲＤを読み出し、メモリ４８２のＡポートＰＡへ出力する。

比較器４８５のＡ端子にはデータＨＭ５＿ＰＡ＿ＷＤ（保持期間累積最適値ＷＴＤＡＴ＿ＣＭＰＲＳ＿ＡＣＣと同一）が入力され、Ｂ端子には固定値０が入力される。比較器４８５は、データＨＭ５＿ＰＡ＿ＷＤと固定値０とを比較し、ＨＭ５＿ＰＡ＿ＷＤ＝０である場合にはローレベルの出力信号、ＨＭ５＿ＰＡ＿ＷＤ＝０ではない場合にはハイレベルの出力信号を加算器４８６へ出力する。加算器４８６は、データＨＭ５＿ＰＡ＿ＷＤから上記の出力信号を減算し、減算結果をメモリ４８２のＡポートＰＡへ出力する。

メモリ４８２は１ライン前表示階調変換メモリである。メモリ４８２は、論理積ＨＭ２＿ＰＢ＿ＲＥをイネーブル、表示階調値ＨＭ３＿ＰＢ＿ＲＤをアドレスとして、加算器４８６から出力された減算結果をメモリセルへ書き込む。表示階調変換用データ生成部４８は、表示階調値ＨＭ３＿ＰＢ＿ＲＤに対する各表示階調の表示階調保持期間の終了時点の値をメモリ４８２のＡポートＰＡに記憶させたことになる。

表示階調変換用データ生成部４８は、１水平走査期間単位で映像データＶＤＳに対する階調変換データを更新し、映像データＶＤＳを階調変換データに基づいて変換する。しかしながら、上記の動作はイネーブル信号ＳＴＡＧＥ２＿ＥＮＡがハイレベルの期間に実施され、イネーブル信号ＳＴＡＧＥ２＿ＥＮＡがハイレベルからローレベルとなるタイミングは、データイネーブル信号ＤＥの立ち上りのタイミングとずれている。そこで、本実施形態では、データイネーブル信号ＤＥがローレベルの期間にハイレベルとなる水平同期信号ＳＨＤの立ち上りのタイミングで階調変換データの更新を実施している。この動作について説明する。

ラッチ回路４８７には、クロック信号ＣＬＫ及び水平同期信号ＳＨＤが入力される。ラッチ回路４８７は、例えば１クロック遅延素子である。ラッチ回路４８７は、水平同期信号ＳＨＤを１クロック遅延させ、さらにビット反転させた信号をＡＮＤ回路４８８へ出力する。

ＡＮＤ回路４８８は、ラッチ回路４８７から出力された信号と水平同期信号ＳＨＤの論理積ＨＳ＿ＰＯＳＥＤＧＥを算出し、メモリ４８３のＡポートＰＡへ出力する。論理積ＨＳ＿ＰＯＳＥＤＧＥは、水平同期信号ＳＨＤの立ち上りのタイミングで１クロック幅だけハイレベル、それ以外はローレベルとなる信号である。

メモリ４８２のＢポートＰＢのＲＡ端子には、１アドレスで全メモリセルのデータが一括リードできるよう固定値０が入力され、読み出しデータのビット幅はＡポートＰＡの８ビットデータ幅ではなく、８ビット×２５６アドレスによる２０４８ビットのデータ幅とされる。メモリ４８２は、リードデータＨＭ４＿ＰＢ＿ＲＤをメモリ４８３のＡポートＰＡへ出力する。

メモリ４８３及び４８４は表示階調変換メモリである。メモリ４８３のＡポートＰＡは、メモリ４８２のＢポートＰＢと同様に、２０４８ビットのデータ幅とされる。メモリ４８３は、論理積ＨＳ＿ＰＯＳＥＤＧＥをイネーブル、固定値０をアドレスとして、１クロックでリードデータＨＭ４＿ＰＢ＿ＲＤをメモリセルに書き込む。この書き込み動作はデータイネーブル信号ＤＥがローレベルの期間（ブランキング期間）において水平同期信号ＳＨＤの立ち上りのタイミングの１クロックで完了する。

メモリ４８４は例えば１ライン遅延メモリである。メモリ４８４には、クロック信号ＣＬＫ、映像データＶＤＳ、及びデータイネーブル信号ＤＥをビット反転させた信号が入力される。メモリ４８４は、ＲＳＴ端子に入力される信号の立ち上がりのタイミングでＤ端子に入力されるデータを１リセット周期だけ遅延させたデータを出力するラインメモリである。メモリ４８４のＲＳＴ端子にはデータイネーブル信号ＤＥをビット反転させた信号が入力されるため、メモリ４８４は、映像データＶＤＳが１水平走査期間だけ遅延した映像データＩＭＧＤＴ＿１ＨＬを生成し、メモリ４８３のＢポートＰＢへ出力する。メモリ４８３は、ＲＡ端子に入力された映像データＩＭＧＤＴ＿１ＨＬに基づいて階調補正映像データＳＶＤＳを生成し、後段の液晶デバイス５へ出力する。

ランプ波形信号用データ生成部４９は、低い（例えば黒レベル）または高い（例えば白レベル）階調方向の順に各階調データを出力すると共に保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳの期間に応じて階調データを保持するランプ波形信号データＶＲＥＦ＿ＤＡＴを生成し、後段のランプ波形信号発生回路３へ出力する。

図２３Ａ及び図２３Ｂは、ランプ波形信号用データ生成部４９、及び、ランプ波形信号発生回路３の構成例を示している。ランプ波形信号用データ生成部４９はメモリ４９１～４９３を有する。メモリ４９１～４９３はデュアルポートメモリである。具体的には、ランプ波形信号用データ生成部４９は、メモリ４９１と、メモリ４９２と、メモリ４９３のＡポートＰＡとを有する。メモリ４９１は、２ライン前のランプ波形信号ＶＲＥＦのデータを生成するＶＲＥＦ２ライン前データ生成回路である。メモリ４９２は、１ライン前のランプ波形信号ＶＲＥＦのデータを生成するＶＲＥＦ１ライン前データ生成回路である。メモリ４９３はアナログ信号生成回路である。図２４は、ランプ波形信号用データ生成部４９における各信号の関係の一例をタイムチャートで示している。

図２５～図２７に示すように、ランプ波形信号用データ生成部４９は、制御信号生成部４９４、メモリ４８３のＢポートＰＢ、及びメモリ４８１のＢポートＰＢを有する。メモリ４８１のＢポートＰＢは、表示階調変換用データ生成部４８とランプ波形信号用データ生成部４９とで共用されている。

図２５に示すように、制御信号生成部４９４には、クロック信号ＣＬＫ及び水平同期信号ＳＨＤが入力される。制御信号生成部４９４は、イネーブル信号生成回路４９４１と、カウント値生成回路４９４２及び４９４３と、比較器４９４４と、ＡＮＤ回路４９４５とを有する。イネーブル信号生成回路４９４１、及び、カウント値生成回路４９４２及び４９４３はカウンタである。

イネーブル信号生成回路４９４１には、クロック信号ＣＬＫ及び水平同期信号ＳＨＤが入力されるイネーブル信号生成回路４９４１は、クロック信号ＣＬＫ及び水平同期信号ＳＨＤに基づいて、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡを生成し、カウント値生成回路４９４２及び４９４３、ＡＮＤ回路４９４５、及び後段のメモリ４９１のＡポートＰＡへ出力する。

カウント値生成回路４９４２には、クロック信号ＣＬＫ及びイネーブル信号ＳＴＡＧＥ３＿ＥＮＡが入力される。カウント値生成回路４９４２は、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡがローレベルのときにカウント値を０とし（カウントクリア）、ハイレベルのときにクロック信号ＣＬＫの立ち上りに同期して１ずつカウントアップされたカウント値ＳＴＡＧＥ３＿ＣＮＴ（８ビット）を生成し、比較器４９４４及び後段のメモリ４９１のＡポートＰＡへ出力する。

図２６に示すように、メモリ４９５のＢポートＰＢは、保持期間選択値記憶部４９５１である。メモリ４８３は、カウント値ＨＭ５＿ＰＢ＿ＲＡをアドレスとして、メモリセルに記憶されている読み出しデータＨＭ５＿ＰＢ＿ＲＤを読み出し、比較器４９４４へ出力する。比較器４９４４のＡ端子にはカウント値ＳＴＡＧＥ３＿ＣＮＴが入力され、Ｂ端子には読み出しデータＨＭ５＿ＰＢ＿ＲＤが入力される。比較器４９４４は、カウント値ＳＴＡＧＥ３＿ＣＮＴと読み出しデータＨＭ５＿ＰＢ＿ＲＤとを比較し、カウント値ＳＴＡＧＥ３＿ＣＮＴと読み出しデータＨＭ５＿ＰＢ＿ＲＤとが一致したときにハイレベル、それ以外はローレベルの出力信号をＡＮＤ回路４９４５へ出力する。

ＡＮＤ回路４９４５は、比較器４９４４の出力信号とイネーブル信号ＳＴＡＧＥ３＿ＥＮＡとの論理積ＨＭ５＿ＣＯＭＰＦＬＡＧを算出し、カウント値生成回路４９４３へ出力する。カウント値生成回路４９４３には、論理積ＨＭ５＿ＣＯＭＰＦＬＡＧ及びイネーブル信号ＳＴＡＧＥ３＿ＥＮＡが入力される。

カウント値生成回路４９４３は、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡがローレベルの場合には０とし、それ以外の場合には論理積ＨＭ５＿ＣＯＭＰＦＬＡＧの立ち上りで１ずつカウントアップされたカウント値ＨＭ５＿ＰＢ＿ＲＡ及びＨＭ３＿ＰＢ＿ＲＡを、メモリ４８３のＢポートＰＢへ出力する。

図２７に示すように、メモリ４８１のＢポートＰＢには、カウント値ＨＭ３＿ＰＢ＿ＲＡが入力される。メモリ４８１は、カウント値ＨＭ３＿ＰＢ＿ＲＡをアドレスとして表示階調値ＨＭ３＿ＰＢ＿ＲＤをメモリ４８２へ出力する。

図２３Ａに示すように、メモリ４９１のＡポートＰＡには、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡ、カウント値ＳＴＡＧＥ３＿ＣＮＴ、及び書き込みデータＨＭ６＿ＰＡ＿ＷＤ（表示階調値ＨＭ３＿ＰＢ＿ＲＤと同一）が入力される。メモリ４９１は、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡをイネーブル、カウント値ＳＴＡＧＥ３＿ＣＮＴをアドレスとして、書き込みデータＨＭ６＿ＰＡ＿ＷＤをメモリセルに書き込む。

書き込みデータＨＭ６＿ＰＡ＿ＷＤは、イネーブル信号ＳＴＡＧＥ３＿ＥＮＡがハイレベルの期間にメモリ４９１のＡポートＰＡに書き込まれる。イネーブル信号ＳＴＡＧＥ３＿ＥＮＡがハイレベルからローレベルになるタイミングは、データイネーブル信号ＤＥの立ち上がりタイミングとずれる。ランプ波形信号用データ生成部４９は、データイネーブル信号ＤＥがローレベルの期間にハイレベルとなる水平同期信号ＳＨＤの立ち下りのタイミングでランプ波形信号ＶＲＥＦを更新する。この動作について説明する。

メモリ４９１のＢポートＰＢのＲＡ端子には、１アドレスで全メモリセルのデータが一括リードできるよう固定値０が入力され、読み出しデータのビット幅はＡポートＰＡの８ビットデータ幅ではなく、８ビット×２５６アドレスによる２０４８ビットのデータ幅とされる。メモリ４９１は、リードデータＨＭ６＿ＰＢ＿ＲＤをメモリ４９２のＡポートＰＡへ出力する。

メモリ４９２のＡポートＰＡは、メモリ４９１のＢポートＰＢと同様に、２０４８ビットのデータ幅とされる。メモリ４９２のＡポートＰＡは、論理積ＨＳ＿ＰＯＳＥＤＧＥをイネーブル、固定値０をアドレスとして、リードデータＨＭ６＿ＰＢ＿ＲＤを１クロックでメモリセルに書き込む。メモリ４９２のＢポートＰＢは、固定値０をアドレスとして、メモリ４９１のＢポートＰＢと同様に、１アドレスで全メモリセルデータが一括リード可能な２０４８ビットのリードデータＨＭ６＿ＰＢ＿ＲＤを読み出し、メモリ４９３のＡポートＰＡへ出力する。

メモリ４９３のＡポートＰＡは、論理積ＨＳ＿ＰＯＳＥＤＧＥをイネーブル、固定値０をアドレスとして、リードデータＨＭ６＿ＰＢ＿ＲＤを１クロックでメモリセルに書き込む。

図２３Ｂに示すように、ランプ波形信号発生回路３は、メモリ４９３のＢポートＰＢと、データアドレス発生回路３１と、ＤＡコンバータ３２とを有する。データアドレス発生回路３１には、階調カウンタクロック信号ＡＣＬＫ及び水平同期信号ＳＨＤが入力される。データアドレス発生回路３１は、水平同期信号ＳＨＤがハイレベルの場合にはカウント値を０とし（カウントクリア）、それ以外の場合には階調カウンタクロック信号ＡＣＬＫの立ち上がりに同期して１ずつカウントアップされたカウント値ＶＲＥＦＭＥＭ＿ＰＢ＿ＲＡを生成し、メモリ４９３のＢポートＰＢへ出力する。

メモリ４９３は、カウント値ＶＲＥＦＭＥＭ＿ＰＢ＿ＲＡをアドレスとして、ランプ波形信号データＶＲＥＦ＿ＤＡＴを生成し、ＤＡコンバータ３２へ出力する。具体的には、メモリ４９３は、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳの期間に応じて階調データを保持するランプ波形信号データＶＲＥＦ＿ＤＡＴを生成し、ＤＡコンバータ３２へ出力する。

ＤＡコンバータ３２には、階調カウンタクロック信号ＡＣＬＫ及びランプ波形信号データＶＲＥＦ＿ＤＡＴが入力される。ＤＡコンバータ３２は、階調カウンタクロック信号ＡＣＬＫに同期させて、デジタル信号であるランプ波形信号データＶＲＥＦ＿ＤＡＴを、アナログ信号であるランプ波形信号ＶＲＥＦにＤ／Ａ（デジタル・アナログ）変換し、液晶デバイス５の複数の選択回路６５（６５１～６５ｘ）へ出力する。ランプ波形信号ＶＲＥは、ランプ波形信号データＶＲＥＦ＿ＤＡＴの階調データが０の場合には０Ｖのアナログ電圧に変換され、２５５の場合には２．５５Ｖのアナログ電圧に変換される。

図１、及び、図２８～図３５を用いて、液晶デバイス５の動作について説明する。図２８は、液晶デバイス５における各信号の関係の一例をタイムチャートで示している。

液晶デバイス５は、信号処理装置４から順次入力される階調補正映像データＳＶＤＳを水平走査回路５１のシフトレジスタ６１に取り込む。ラッチ回路６２は、１水平走査期間に一度だけハイレベルとなるラッチパルス信号ＳＬの立ち上がりで１水平方向の画素５３分の階調数に相当する階調データＤＬを取り込む。カウンタ回路６３は、ラッチパルス信号ＳＬに同期したカウンタリセット信号ＣＲＳＴによりコンパレータ回路６４（６４１～６４ｘ）をクリアした後、カウンタクロック信号ＣＣＬＫをカウントして階調カウンタ値ＱＤを生成し、複数のコンパレータ回路６４（６４１～６４ｘ）へ出力する。

複数のコンパレータ回路６４（６４１～６４ｘ）は、それぞれ、階調データＤＬと階調カウンタ値ＱＤとを比較し、階調データＤＬと階調カウンタ値ＱＤとが一致したときに一致パルス信号ＡＰを生成し、対応する選択回路６５（６５１～６５ｘ）へ出力する。複数の選択回路６５（６５１～６５ｘ）には、タイミング発生回路２から全画素リセット信号ＳＥＬＲＳＴが入力され、対応するコンパレータ回路６４（６４１～６４ｘ）から一致パルス信号ＡＰが入力され、ランプ波形信号発生回路３からランプ波形信号ＶＲＥＦが入力される。

複数のコンパレータ回路６４（６４１～６４ｘ）は、全画素リセット信号ＳＥＬＲＳＴの立ち上がりのタイミングで、ランプ波形信号ＶＲＥＦを階調駆動電圧ＶＩＤにスイッチし、全画素リセット信号ＳＥＬＲＳＴの立ち下がりのタイミングで、スイッチオフすることにより、出力を停止する。

映像データＶＤＳが表示階調変換用データ生成部４８で保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳに変換された階調データと一致したときに生じる一致パルス信号ＡＰのタイミングと保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳに基づくランプ波形信号ＶＲＥＦのタイミングは一致している。本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、保持期間最適値ＷＴＤＡＴ＿ＣＭＰＲＳに基づいて保持されたランプ波形信号ＶＲＥＦのリンギングによるセトリング期間の終了、または電圧スルーレートによる電圧振幅が許容レベルに収束したタイミングで選択回路６５の選択が終了することにより、リンギングまたは電圧スルーレートによる表示階調エラーが抑制された画像表示が可能となる。

図２９は、クロック信号ＣＬＫに同期して信号処理装置４へ順次入力される映像データＶＤＳのフォーマットのイメージの一例を示している。図２９は、映像データＶＤＳのフォーマットにおける水平方向の総クロック数が２２００であり、垂直方向のライン数が１１２５であり、表示画素部５０において水平方向の画素数が１９２０であり、垂直方向のライン数が１０８０であり、表示画素部５０以外の領域がブランキング領域５４である状態を示している。即ち、表示画素部５０には、画素５３が１９２０列（ｘ＝１９２０）×１０８０行（ｙ＝１０８０）にマトリクス状に配置されている。

データイネーブル信号ＤＥは、表示画素部５０ではハイレベルであり、ブランキング領域５４ではローレベルである。水平同期信号ＳＨＤは、表示画素部５０（水平方向に１番目から１９２０番目までの画素５３の範囲）ではローレベル、ブランキング領域５４ではハイレベルとする。垂直同期信号ＳＶＤは、表示画素部５０（垂直方向に１番目から１０８０番目までのラインの範囲）ではローレベル、ブランキング領域５４ではハイレベルとする。水平同期信号ＳＨＤ、及び、垂直同期信号ＳＶＤがハイレベルの期間は、ブランキング期間である。また、表示階調を０～２５５階調（８ビット）とする。

図３０は、映像データＶＤＳの表示イメージの一例を示している。図３０は、表示画素部５０の第Ｊ行（１≦Ｊ≦ｙ）において、第１列～第１０列の１０列分の画素５３の階調数が１０であり、第１１列～第１０１０列の１０００列分の画素５３の階調数が０であり、第１０１１列～第１９２０列の９１０列分の画素５３の階調数が２５５である状態を示している。第Ｊ行はＪ番目のラインに相当する。

図３１は、信号処理装置４において、階調ヒストグラム生成部４１が映像データＶＤＳに基づいて生成した階調ヒストグラムＮＤＰの一例を示している。縦軸は画素数を示し、横軸は階調値を示している。図３１に示す階調ヒストグラムＮＤＰでは、階調値の数は３（０、１０、及び２５５）であるため、ランプ波形信号発生回路３は、３つのアナログ電圧（例えば０Ｖ、０．１Ｖ、及び２．５５Ｖ）のランプ波形信号ＶＲＥＦを生成する。

階調値が０から１０へ変化する場合、階調値の変化が小さいため、スルーレートが安定化するセトリング期間（クロック数に相当する）に対応する第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷは小さい。しかし、階調値が０の画素数（１０００）が、階調値が１０の画素数（１０）と比較して大きいため、階調値が０である画素５３のサンプリングがオフになるときに発生するリンギングは大きい。そのため、リンギングが安定するセトリング期間（クロック数に相当する）に対応する第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰは大きい。即ち、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰとは、ＷＴＤＡＴ＿ＳＬＷ＜ＷＴＤＡＴ＿ＳＴＰの関係を有する。

従って、階調値の変化が小さく、かつ、サンプリングがオフとなる階調の画素数が大きい場合には、信号処理装置４の保持期間暫定値生成部４５は、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを選択する。

階調値が１０から２５５へ変化する場合、階調値の変化が大きいため、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷは大きい。しかし、階調値が１０の画素数（１０）が、階調値が２５５の画素数（９１０）と比較して小さいため、階調値が１０である画素５３のサンプリングがオフになるときに発生するリンギングは小さい。そのため、第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰは小さい。即ち、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰとは、ＷＴＤＡＴ＿ＳＬＷ＞ＷＴＤＡＴ＿ＳＴＰの関係を有する。

従って、階調値の変化が大きく、かつ、サンプリングがオフとなる階調の画素数が小さい場合には、信号処理装置４の保持期間暫定値生成部４５は、第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷを選択する。

図３２は、階調値の変化（階調値差ＳＴＥＰ＿ＤＩＦ）と第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷとの関係の一例を示している。図３２の縦軸は第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷをセトリング期間（カウンタクロック信号ＣＣＬＫのクロック数（ＣＣＬＫ数））で示し、横軸は階調値差を示している。図３３は、階調ヒストグラム値ＨＶと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰとの関係の一例を示している。図３３の縦軸は第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰをセトリング期間（ＣＣＬＫ数）で示し、横軸は階調ヒストグラム値ＨＶを画素数で示している。

信号処理装置４は、図３２に示す表示階調の変化と第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷとの関係、及び、図３３に示す階調ヒストグラム値ＨＶと第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰとの関係をグラフ化またはデータテーブル化して、記憶部等に記憶させてもよい。保持期間暫定値生成部４５は、記憶部から上記のグラフまたはデータテーブルを読み出し、これに基づいて第１の表示階調保持期間値ＷＴＤＡＴ＿ＳＬＷまたは第２の表示階調保持期間値ＷＴＤＡＴ＿ＳＴＰを選択する。

保持期間総和値生成部４６は、１水平走査期間中における保持期間暫定値ＷＴＤＡＴ＿ＳＥＬの総和値である保持期間総和値ＷＴＤＡＴ＿ＳＵＭを生成する。保持期間総和値ＷＴＤＡＴ＿ＳＵＭはクロック数（２５６）と一致しないため、保持期間総和値生成部４６は、クロック数以下となるように保持期間総和値ＷＴＤＡＴ＿ＳＵＭを最適化する。例えば、保持期間総和値生成部４６は、保持期間総和値ＷＴＤＡＴ＿ＳＵＭとクロック数とを比較し、比較結果（比率）に基づいて、保持期間総和値ＷＴＤＡＴ＿ＳＵＭを調整する。

図３４は、表示階調とサンプリングがオフになるタイミングとの関係の一例を示している。図３４の縦軸はサンプリングがオフになるタイミングのクロック数を示し、縦軸は階調値を示している。階調値が０のサンプリングは２０番目のクロックでオフになる。階調値が１０のサンプリングは１５０番目のクロックでオフになる。階調値が２５５のサンプリングは２５５番目のクロックでオフになる。

信号処理装置４は、図３４に示す表示階調とサンプリングがオフになるタイミングとの関係をグラフ化またはデータテーブル化して、記憶部等に記憶させてもよい。保持期間総和値生成部４６は、記憶部から上記のグラフまたはデータテーブルを読み出し、これに基づいて保持期間総和値ＷＴＤＡＴ＿ＳＵＭを調整する。

図３５は、ランプ波形信号発生回路３がランプ波形信号データＶＲＥＦ＿ＤＡＴをアナログ変換することによって出力するランプ波形信号ＶＲＥＦの一例を示している。縦軸はランプ波形信号ＶＲＥＦの電圧値を示し、横軸は時間をクロック数で示している。なお、ランプ波形信号ＶＲＥＦの電圧値は、１表示階調ごとに０．０１Ｖずつ変化するものとする。

２０番目のクロックまでは、階調値０に対応してランプ波形信号ＶＲＥＦの電圧値は０Ｖである。２１番目のクロックで階調値０の１０００個の画素５３が一斉にオフになる。ランプ波形信号ＶＲＥＦは階調値１０に対応して０．１Ｖになる。しかし、１０００個の画素５３が一斉にオフになるため、リンギングが多くのクロック数で発生する。従って、図３５では、サンプリングがオフになるタイミングを１５０番目のクロックと設定し、安定した電圧０．１Ｖでサンプリングを行っている。

一方、次の階調値２５５では０．１Ｖから２．５５Ｖへ電圧が大きく変化するため、スルーレートのクロック数が多くなり、階調値１０でオフになるリンギングはすぐに収まる。１５０番目のクロック後の２５５番目のクロックでサンプリングがオフになるため、安定した電圧２．５５Ｖでサンプリングを行うことができる。

本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、ランプ波形信号ＶＲＥＦの電圧値とサンプリングをオフにするタイミングを動的に、かつ、行ごとに変化させることにより、アナログランプ波形のリンギングの発生を抑制し、従来よりも液晶デバイスの階調再現性を向上させることができる。

本実施形態の信号処理装置、信号処理方法、及び液晶表示装置では、１水平ライン上の各表示階調数である階調ヒストグラム値に基づくアナログスイッチのスイッチングノイズに基づくセトリング期間（スイッチングノイズセトリング期間）と、階調値差ＳＴＥＰ＿ＤＩＦによって階段状となるアナログランプ波形に生じるスルーレートに基づくセトリング期間（スルーレートセトリング期間）とを比較する。

本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、これらセトリング期間のうち、大きい方のセトリング期間を選択して各表示対象階調を保持する保持期間を設けたアナログランプ波形と、保持期間終了直前でアナログスイッチがオフされる階調カウンタ値に対する階調値に変換する表示階調変換とによって、階調劣化を抑制した高画質表示画像を表示することができる。

従って、本実施形態の信号処理装置、信号処理方法、及び液晶表示装置によれば、アナログランプ波形のリンギングの発生を抑制することにより、従来よりも液晶デバイスの階調再現性を向上させることができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。

１ 液晶表示装置
２ タイミング発生回路
３ ランプ波形信号発生回路
４ 信号処理装置
５ 液晶デバイス
４１ 階調ヒストグラム生成部
４２ 表示階調数取得部
４３ 第１の表示階調保持期間値生成部
４４ 第２の表示階調保持期間値生成部
４５ 保持期間暫定値生成部
４６ 保持期間総和値生成部
４７ 保持期間最適値生成部
４８ 表示階調変換用データ生成部
４９ ランプ波形信号用データ生成部
５３ 画素
ＮＤＰ 階調ヒストグラム
ＳＴＥＰ＿ＤＩＦ 階調値差
ＳＴＥＰ＿ＳＵＭ 表示対象階調数
ＳＶＤＳ 階調補正映像データ
ＶＤＳ 映像データ
ＶＩＤ 階調駆動電圧
ＶＲＥＦ ランプ波形信号
ＶＲＥＦ＿ＤＡＴ ランプ波形信号データ
ＷＴＤＡＴ＿ＣＭＰＲＳ 保持期間最適値
ＷＴＤＡＴ＿ＳＥＬ 保持期間暫定値
ＷＴＤＡＴ＿ＳＬＷ 第１の表示階調保持期間値
ＷＴＤＡＴ＿ＳＴＰ 第２の表示階調保持期間値
ＷＴＤＡＴ＿ＳＵＭ 保持期間総和値

Claims (4)

1. 入力される映像データの各１水平走査期間中の表示階調ごとの画素数を示す階調ヒストグラムを生成する階調ヒストグラム生成部と、
   前記階調ヒストグラムに基づいて、前記映像データの各１水平走査期間中の表示階調の数を取得する表示階調数取得部と、
   各１水平走査期間の前記階調ヒストグラムにおける隣接する２つの表示階調の階調値差と、画素に印加される階調駆動電圧であるランプ波形信号の電圧スルーレートとに基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記階調値差を基準とした第１の表示階調保持期間値を生成する第１の表示階調保持期間値生成部と、
   前記ランプ波形信号の電圧値が前記表示階調の数に対応して変化するタイミングで発生する前記ランプ波形信号のリンギングが、前記映像データによる表示画像に影響を与えないレベルまで減衰するセトリング期間に基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記表示階調ごとの画素数を基準とした第２の表示階調保持期間値を生成する第２の表示階調保持期間値生成部と、
   前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とを比較し、前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とのうちの値が大きい方の表示階調保持期間値を選択して保持期間暫定値を生成する保持期間暫定値生成部と、
   各１水平走査期間における前記保持期間暫定値の総和値である保持期間総和値を生成する保持期間総和値生成部と、
   各１水平走査期間中の表示対象の階調数である表示対象階調数と、前記保持期間総和値とに基づいて、各表示階調の保持期間最適値を生成する保持期間最適値生成部と、
   前記保持期間最適値に基づいて、前記ランプ波形信号を生成するための、階調データを保持するランプ波形信号データを生成するランプ波形信号用データ生成部と、
   を備える信号処理装置。
2. 前記映像データを前記保持期間最適値に基づいて１水平走査期間ごとに階調補正し、階調補正映像データを生成する表示階調変換用データ生成部をさらに備える請求項１に記載の信号処理装置。
3. 請求項２に記載の信号処理装置と、
   前記ランプ波形信号データをアナログ変換して前記ランプ波形信号を生成するランプ波形信号発生回路と、
   複数の画素を有し、前記階調補正映像データ及び前記ランプ波形信号に基づいて、前記画素ごとに階調駆動電圧を生成する液晶デバイスと、
   を備える液晶表示装置。
4. 入力される映像データの各１水平走査期間中の表示階調ごとの画素数を示す階調ヒストグラムを生成し、
   前記階調ヒストグラムに基づいて、前記映像データの各１水平走査期間中の表示階調の数を取得し、
   各１水平走査期間の前記階調ヒストグラムにおける隣接する２つの表示階調の階調値差と、画素に印加される階調駆動電圧であるランプ波形信号の電圧スルーレートとに基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記階調値差を基準とした第１の表示階調保持期間値を生成し、
   前記ランプ波形信号の電圧値が前記表示階調の数に対応して変化するタイミングで発生する前記ランプ波形信号のリンギングが、前記映像データによる表示画像に影響を与えないレベルまで減衰するセトリング期間に基づいて定まる、前記隣接する２つの表示階調における一方から他方への変化後の表示階調を保持する期間を示す表示階調保持期間値であって、前記表示階調ごとの画素数を基準とした第２の表示階調保持期間値を生成し、
   前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とを比較し、
   前記第１の表示階調保持期間値と前記第２の表示階調保持期間値とのうちの値が大きい方の表示階調保持期間値を選択して保持期間暫定値を生成し、
   各１水平走査期間における前記保持期間暫定値の総和値である保持期間総和値を生成し、
   各１水平走査期間中の表示対象の階調数である表示対象階調数と、前記保持期間総和値とに基づいて、各表示階調の保持期間最適値を生成し、
   前記保持期間最適値に基づいて、前記ランプ波形信号を生成するための、階調データを保持するランプ波形信号データを生成する
   信号処理方法。

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