WO2018061917A1 - 表示装置 - Google Patents

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gradation
video signal
circuit
display device
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幸二 長坂
佐々木　崇
達哉 中本
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シャープ株式会社
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Definitions

  • the present invention relates to a display device, and more particularly to an active matrix display device that performs gradation display.
  • a display device such as a liquid crystal display device generates a grayscale voltage based on a grayscale reference voltage, selects a voltage corresponding to the video signal from the generated grayscale voltage, and outputs a video signal line (analog video signal)
  • a video signal line drive circuit also referred to as “source driver”) applied to the “source line” and an analog video signal applied to the source line by sequentially activating the scanning signal lines (also referred to as “gate lines”).
  • a scanning signal line driving circuit also referred to as a “gate driver” for sequentially applying a high level scanning signal to the gate line is provided.
  • the source driver generates an analog video signal corresponding to a digital video signal input from the outside, from a gradation reference voltage by a ladder resistor circuit provided as a gradation voltage generation circuit.
  • a gradation voltage selected from the plurality of generated gradation voltages is applied as an analog video signal to a plurality of source lines formed on the display panel.
  • the gradation voltages having the same voltage value may be simultaneously selected in many source lines.
  • the current flowing through the resistance element of the ladder resistor circuit to which the gradation voltage is to be output increases.
  • the voltage value of the gradation voltage output from the ladder resistor circuit may become lower than the voltage value that should be output originally due to the voltage drop.
  • FIG. 9 is a diagram showing an image displayed on the display panel when the voltage value of the gradation voltage becomes lower than the voltage value that should be originally given due to the voltage drop.
  • a black area 101 is displayed on the upper left and upper right of the screen, and an area displayed in white spreads in an area 102 sandwiched between them.
  • a white area 103 is displayed in an expanded manner at the bottom of the screen. In such a screen, the horizontal line next to the horizontal line indicating the lower end of the black area 101 should be originally displayed in white, but a black line 104 may be displayed as shown in FIG.
  • FIG. 10 is a diagram showing a configuration of a conventional source driver 150 described in Patent Document 1.
  • the analog video signal output from the source driver 150 is a signal selected according to the input video signal among the gradation voltages output from the output terminals of the ladder resistor circuit 87 provided in the source driver 150. It is. For this reason, if the image displayed on one horizontal line changes from an image in which black and white images are mixed to an image in which only white images are present, the ladder resistor circuit 87 has a gradation voltage corresponding to the white image. Must be output in large numbers at the same time.
  • the gradation voltage corresponding to the white image is selected many times.
  • the current required to output the grayscale voltage is limited, thereby lowering the output voltage of the source driver 150 and applying a voltage having a voltage value lower than the voltage value to be originally applied to the source line. Is done.
  • the luminance of the horizontal line that should be displayed in white is reduced, and the horizontal line with the reduced luminance is visually recognized as a black line.
  • the number of gate lines increases to about 2000 and about 4000, respectively, so that the driving frequency of the source driver 150 becomes high. For this reason, the source driver 150 must output the gradation voltage of the next horizontal line before the gradation voltage output from the ladder resistor circuit 87 recovers from the reduced voltage value to the original voltage value. Black lines are more visible.
  • Patent Document 1 describes that level.
  • a source driver is provided that can return the grayscale voltage to the original voltage value at an early stage and output a stable grayscale voltage.
  • a display device is disclosed.
  • the charge replenishment circuit 58 described in Patent Document 1 is composed of two transistors and one capacitor. Providing one such charge replenishment circuit 58 for each output line of the ladder resistor circuit 87 increases the circuit scale of the source driver 150 and increases its manufacturing cost. Further, the recovery speed from the lowered voltage in the gradation voltage line 98 is determined by the response speed of the transistor. For this reason, when the circuit scale of the source driver 150 is increased, the response speed is decreased and the voltage recovery is also delayed. Thereby, the display quality of the video displayed on the display device is lowered.
  • FIG. 10 shows a control board 120, a source board 130, and circuits and devices mounted on them. However, since these descriptions are the same as those described later with reference to FIG. 4, they will be described in detail when FIG. 4 is described.
  • an object of the present invention is to provide a video signal line driving circuit capable of displaying a video with high display quality even when the same gradation voltage value is simultaneously selected as an analog video signal.
  • a first aspect of the present invention is an active matrix display device that displays a gradation of an image to be displayed, A plurality of scanning signal lines, a plurality of video signal lines intersecting with the scanning signal lines, and a plurality of display elements arranged in a matrix corresponding to the intersections of the scanning signal lines and the video signal lines, respectively.
  • a display panel A scanning signal line driving circuit for selectively activating the scanning signal lines;
  • a gradation reference voltage generating circuit for outputting a gradation reference voltage;
  • a gradation voltage generation unit that generates a gradation voltage based on the gradation reference voltage output from the gradation reference voltage generation circuit, and a gradation voltage based on a video signal supplied from the outside.
  • a video signal line driving circuit including a selector unit that generates an analog video signal by selecting any one and applies the analog video signal to the video signal line;
  • the gradation voltage generator includes a first voltage line extending from an output terminal that outputs the generated gradation voltage, and the first voltage line is connected to the outside of the video signal line driving circuit via a first capacitor. It is grounded.
  • the gradation voltage generating unit includes a ladder resistor circuit in which a plurality of resistance elements are connected in series.
  • the gradation voltage is generated by resistance of the voltage supplied from the gradation reference voltage generation circuit by the plurality of resistance elements.
  • the voltage is a divided voltage.
  • the first capacitor has a capacitance of 5 to 15 ⁇ F.
  • the number of the first capacitors is 6 to 13.
  • the reference voltage generation circuit is configured such that the gradation reference is connected to a terminal of a resistance element at both ends of the series-connected resistance elements constituting the ladder resistance circuit and a predetermined connection node among connection nodes of the resistance element, respectively. A voltage is applied.
  • a sixth aspect of the present invention is the fifth aspect of the present invention, A second voltage line for connecting the gradation reference voltage generating circuit and the connection node to apply the gradation reference voltage to the connection node of the ladder resistor circuit; and the second voltage line is the video signal line. It is characterized by being connected to a grounded second capacitor outside the drive circuit.
  • the gradation voltage generating unit of the video signal line driving circuit forms the first voltage line extending from the output terminal for outputting the generated gradation voltage to the outside of the video signal line driving circuit.
  • the first voltage line is grounded via the first capacitor outside the video signal line driving circuit. For this reason, even when the same gradation voltage value is simultaneously selected as the analog video signal, the current necessary for the gradation voltage generation unit is supplemented from the first capacitor, and the potential of the output terminal that outputs the gradation voltage is reduced. Is suppressed. As a result, the display device can display an image with high display quality. Further, since the first capacitor is provided outside the video signal line driving circuit, the circuit scale of the video signal line driving circuit can be prevented from becoming large.
  • the gradation voltage is obtained by dividing the voltage supplied from the reference voltage generation circuit by the resistance elements using the resistance elements in the ladder resistance circuit in which the resistance elements are connected in series. .
  • the gradation voltage can be obtained easily and reliably.
  • the capacitance of the first capacitor is 5 to 15 ⁇ F, even when the same gradation voltage value is simultaneously selected as the analog video signal, the gradation voltage is generated from the first capacitor.
  • the current required for the part can be supplemented. As a result, it is possible to suppress a decrease in the potential of the output terminal that outputs the gradation voltage.
  • the number of first capacitors connected to the first voltage line is 6 to 13, even when the same gradation voltage value is simultaneously selected as the analog video signal.
  • the current required for the gradation voltage generator from the first capacitor can be supplemented. As a result, it is possible to suppress a decrease in the potential of the output terminal that outputs the gradation voltage.
  • the gradation reference voltage is applied to both ends of the series-connected resistance elements constituting the ladder resistor circuit from the reference voltage circuit, but also the gradation is applied to a predetermined connection node. Apply a reference voltage. Thereby, the gradation voltage can be set more accurately.
  • the grounded second capacitor is connected to the second wiring that connects the reference voltage generating circuit and the connection node.
  • variation of the electric potential of a connection node is suppressed by the electric current supplemented from a 2nd capacitor.
  • the second capacitor is provided outside the video signal line driving circuit, the circuit scale of the video signal line driving circuit can be prevented from becoming large.
  • FIG. 2 is a block diagram illustrating a configuration of a source driver included in the liquid crystal display device illustrated in FIG. 1.
  • FIG. 4 is an equivalent circuit diagram of a gradation voltage generator included in the source driver shown in FIG. 3. It is a figure which shows the transmittance
  • FIG. 6 is a diagram showing a relationship between a gradation value and an input voltage obtained from the transmittance-voltage characteristic shown in FIG.
  • FIG. 4B is a diagram showing the waveform of the output voltage output from the source driver included in this embodiment for each horizontal line. It is a figure which shows the image
  • FIG. 10 is an equivalent circuit diagram of a gradation voltage generation unit included in a source driver of a conventional liquid crystal display device.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device 10 according to an embodiment of the present invention.
  • the liquid crystal display device 10 includes a broadcast wave processing circuit 15, a liquid crystal panel 20, a display control circuit 30, a gate driver 40 (also referred to as “scanning signal line driving circuit”), and a source driver 50 (“video signal”). And a gray scale reference voltage generation circuit 70.
  • the liquid crystal panel 20 includes n gate lines G1 to Gn (also referred to as “scanning signal lines”), m source lines S1 to Sm (also referred to as “video signal lines”), and (m ⁇ n) number of lines.
  • the pixel Pij is included (m and n: an integer of 2 or more, i: an integer of 1 to n, j: an integer of 1 to m).
  • the gate lines G1 to Gn are arranged in parallel to each other, and the source lines S1 to Sm are arranged in parallel to each other so as to intersect the gate lines G1 to Gn.
  • a pixel Pij (also referred to as “display element”) is arranged.
  • the (m ⁇ n) pixels Pij are arranged in a matrix, with m pixels in the row direction and n pixels in the column direction.
  • the gate line Gi is connected in common to the pixel Pij arranged in the i-th row
  • the source line Sj is connected in common to the pixel Pij arranged in the j-th column.
  • the broadcast wave DB received by the antenna is subjected to signal processing by the broadcast wave processing circuit 15 to generate a control signal such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC, and a video signal DAT.
  • the display control circuit 30 generates a control signal CS1, a control signal CS2, and a digital video signal DV based on the control signal and the video signal DAT generated by the broadcast wave processing circuit 15, and outputs the control signal CS1 to the gate driver 40.
  • the control signal CS2 and the digital video signal DV are output to the source driver 50.
  • the gate driver 40 supplies high-level output signals to the gate lines G1 to Gn one by one based on the control signal CS1. As a result, the gate lines G1 to Gn are sequentially selected one by one, and the pixels Pij for one row are collectively selected.
  • the source driver 50 generates an analog video signal that is an analog signal voltage corresponding to the digital video signal DV based on the control signal CS2 and the digital video signal DV, and supplies the analog video signal to the source lines S1 to Sm. As a result, an analog video signal corresponding to the digital video signal DV is written to the selected one row of pixels Pij. In this way, an image corresponding to the image signal is displayed on the liquid crystal panel 20 of the liquid crystal display device 10.
  • FIG. 2 is a diagram showing the liquid crystal panel 20 and the various substrates 110 to 140 constituting the liquid crystal display device 10 shown in FIG.
  • the liquid crystal display device 10 includes a liquid crystal panel 20, a main substrate 110, a control substrate 120, a source substrate 130, and a gate substrate 140 disposed around the liquid crystal panel 20.
  • a broadcast wave processing circuit 15 for performing signal processing of the broadcast wave DB is mounted on the main board 110.
  • the broadcast wave processing circuit 15 generates a control signal such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC and a video signal DAT by performing signal processing on the broadcast wave DB received by the antenna.
  • Control signals such as the generated video signal DAT, horizontal synchronization signal HSYNC, and vertical synchronization signal VSYNC are given to the display control circuit 30 mounted on the control board 120.
  • a display control circuit 30 and a gradation reference voltage generation circuit 70 are mounted on the control board 120.
  • Control signals such as the video signal DAT, the horizontal synchronization signal HSYNC, and the vertical synchronization signal VSYNC supplied from the main board 110 are supplied to the display control circuit 30.
  • the display control circuit 30 generates the control signal CS1 of the gate driver 40, the control signal CS2 of the source driver 50, and the digital video signal DV based on the video signal DAT and the control signals such as the horizontal synchronization signal HSYNC and the vertical synchronization signal VSYNC.
  • the control signal CS1 of the gate driver 40 is output to the gate driver 40 mounted on the gate substrate 140, and the control signal CS2 and the digital video signal DV of the source driver 50 are output to the source driver 50 mounted on the source substrate 130.
  • the gate driver 40 control signal CS1 includes a gate start pulse signal GSP and a gate clock signal GCK.
  • the source driver control signal CS2 includes a source start pulse signal SSP, a source clock signal SCK, and a latch strobe signal LS. included. A detailed description of the gradation reference voltage generation circuit 70 will be given later.
  • the output terminals of the plurality of gate drivers 40 mounted on the gate substrate 140 are connected to the plurality of gate lines G1 to Gn formed on the liquid crystal panel 20, respectively.
  • a high-level scanning signal is sequentially applied to the gate lines G1 to Gn, and the gate lines G1 to Gn are sequentially activated.
  • the gate lines G1 to Gn are connected to the gate lines G1 to Gn.
  • the same scanning signal is simultaneously applied from the left and right. This prevents the delay of the scanning signal applied to the gate lines G1 to Gn.
  • the output terminals of the plurality of source drivers 50 mounted on the source substrate 130 are connected to the plurality of source lines S1 to Sm formed on the liquid crystal panel 20, respectively.
  • the source driver 50 selects a gradation voltage corresponding to the video signal from a plurality of gradation voltages for each source line, and simultaneously outputs the selected gradation voltage to each source line as an analog video signal.
  • the analog video signals applied to the source lines S1 to Sm are written into the pixels Pij connected to the gate line Gi to which the high level voltage is applied.
  • a voltage complementing capacitor 90 that complements the current so that the gradation voltage does not decrease is also mounted on the source substrate. A detailed description thereof will be described later.
  • the numbers of the gate drivers 40 mounted on the gate substrate 140 and the source drivers 50 mounted on the source substrate 130 are only examples, and are not limited thereto.
  • FIG. 3 is a block diagram showing a configuration of the source driver 50.
  • the configuration of the source driver 50 will be described with reference to FIG.
  • the source driver 50 includes a shift register unit 51, a first latch unit 52, a second latch unit 53, a gradation voltage generation unit 54, and a selector unit 55.
  • the source start pulse signal SSP and the source clock signal SCK output from the display control circuit 30 are input to the shift register unit 51. Based on these signals SSP and SCK, the shift register unit 51 sequentially transfers each pulse included in the source start pulse signal SSP from the input end to the output end.
  • the first latch unit 52 samples and latches the digital video signal DV output from the display control circuit 30 according to the pulse input from the shift register unit 51, and the latched digital video signal DV is the second latch unit. 53.
  • a latch strobe signal LS is given from the display control circuit 30 to the second latch unit 53.
  • the second latch unit 53 outputs the digital video signal DV to the selector unit 55 during one horizontal scanning period. Meanwhile, the shift register unit 51 and the first latch unit 52 sequentially store the digital video signal DV of the next horizontal line.
  • the gradation voltage generator 54 generates 256 gradation voltages VH0 to VH255 respectively corresponding to 256 gradation levels that can be expressed by the 8-bit digital video signal DV output from the second latch part 53. Output.
  • the source driver 50 is described as a source driver capable of displaying gradations of 256 gradations, but this is an example, and for example, a source driver capable of displaying gradations of 1024 gradations may be used. .
  • the selector unit 55 selects one gradation voltage VHk corresponding to the 8-bit digital video signal DV from the gradation voltage generated by the gradation voltage generation unit 54, and outputs it to each source line Sk as an analog video signal. To do.
  • FIG. 4 is an equivalent circuit diagram of the gradation voltage generator 54.
  • the gradation voltage generation unit 54 includes a ladder resistor circuit 87.
  • the ladder resistor circuit 87 has a resistor between a terminal to which the gradation reference voltage Vr0 output from the gradation reference voltage generation circuit 70 mounted on the control board 120 is applied and a terminal to which the gradation reference voltage Vr7 is applied.
  • Vr7 ⁇ Vr0 is output as a voltage obtained by resistance division.
  • the gradation voltage VH100 at the connection node between the resistance element R99 and the resistance element R100 is obtained by the following equation (1).
  • VH100 Vr0 + (Vr7 ⁇ Vr0) ⁇ (R0 + R1 +... + R99) /(R0+R1+...+R254)...(1)
  • the gradation reference voltage Vr6 is connected to the connection node between the resistance element R250 and the resistance element R249
  • the gradation reference voltage Vr5 is connected to the connection node between the resistance element R246 and the resistance element R245, and the resistance element R192 and the resistance element.
  • the gradation reference voltage Vr4 is connected to the connection node with R191
  • the gradation reference voltage Vr3 is connected to the connection node between the resistance element R128 and the resistance element R127
  • the gradation reference voltage Vr2 is connected to the connection node between the resistance element R64 and the resistance element R63.
  • the gradation reference voltage Vr1 is applied to the connection node between the resistance element R32 and the resistance element R31.
  • the gradation reference voltage line 96 connecting the gradation reference voltage generating circuit 70 and each connection node is provided with the gradation reference. It is provided for each voltage.
  • Each gradation reference voltage line 96 is provided with a gradation reference voltage capacitor 95 having one end connected to the gradation reference voltage line 96 and the other end grounded.
  • Each gradation reference voltage capacitor 95 is charged by the gradation reference voltages Vr0 to Vr7 output from the gradation reference voltage generation circuit 70. Thereby, when the potential of the connection node to which the gradation reference voltage line 96 is connected fluctuates, a current is complemented from each gradation reference voltage capacitor 95 to the connection node, and the potential of the connection node is kept constant. Further, each output terminal connected to each connection node of the resistance elements R0 to R254 is connected to the selector section 55 via an operational amplifier (operational amplifier) 85 that functions as a buffer circuit.
  • a gradation voltage supplement line 91 drawn from a predetermined connection node to the source substrate 130 among the connection nodes between the resistance element R0 and the resistance element R255 is formed, and each gradation voltage complement line 91 is a source.
  • the substrate 130 is grounded via a voltage compensation capacitor 90.
  • a voltage complement capacitor 90 connected to each gradation voltage complement line 91 is mounted on the source substrate 130. Therefore, a ceramic capacitor having a large capacity of about 5 to 15 ⁇ F, more preferably about 8 to 12 ⁇ F can be used. Thereby, the voltage complementing capacitor 90 connected to the connection node is charged according to the potential of the connection node.
  • the selector 55 is connected to each gradation voltage complementary line 91. Then, the current is complemented from the charged voltage complementing capacitor 90. Thereby, a decrease in potential at the connection node can be suppressed.
  • about 6 to 13 voltage complementing capacitors 90 are preferably arranged on the source substrate 130, and more preferably about 8 to 12 are arranged. For this reason, it is preferable to form about 6 to 13 gradation voltage complement lines 91 connected to the voltage complement capacitor 90 on the source substrate 130, and more preferably about 8 to 12.
  • FIG. 5 is a diagram showing the transmittance-voltage characteristics of a normally black liquid crystal panel.
  • Tb is the transmittance at the 0th gradation of the normally black liquid crystal panel
  • Tw is the transmittance at the 255th gradation.
  • FIG. 6 is a diagram showing the relationship between the gradation value and the input voltage obtained from the transmittance-voltage characteristic shown in FIG. As shown in FIG. 6, the gradient with respect to the input voltage is large in the high transmittance region, that is, the high gradation region. For this reason, when the gradation voltage decreases in the high gradation region, there is a possibility that an image having a gradation greatly different from the gradation to be originally displayed may be displayed.
  • a connection node between the resistor element R3 and the resistor element R4 is connected to the node.
  • the gradation complementary voltage Vc1 the gradation complementary voltage Vc2 at the connection node between the resistor element R5 and the resistor element R6, the gradation complement voltage Vc3 at the connection node between the resistor element R8 and the resistor element R9, and the resistor element R95 and the resistor element.
  • the gradation complementary voltage Vc4 is connected to the connection node with R96
  • the gradation complementary voltage Vc5 is connected to the connection node between the resistance element R159 and the resistance element R160
  • the gradation complementary voltage Vc6 is connected to the connection node between the resistance element R215 and the resistance element R216.
  • the gradation complementary voltage Vc7 is applied to the connection node between the resistance element R227 and the resistance element R228, and the connection node between the resistance element R244 and the resistance element R245 is provided.
  • the tone complementary voltage Vc8 give gradation complementary voltages Vc9 to a connection node between the resistor R247 and the resistor R248, the connection node between the resistor R251 and the resistor R252 to the gradation complementary voltages Vc10, respectively.
  • most of the gradation voltage complementary lines 91 are given to the connection nodes of the resistance elements R215 to R252. These are merely examples, and the present invention is not limited to these.
  • the voltage complementing capacitor 90 is the “first capacitor”
  • the gradation voltage complementing line 91 is the “first voltage line”
  • the gradation reference voltage capacitor 95 is the “second capacitor”
  • the gradation reference voltage line 96 is “ It may be called “second voltage line”.
  • FIG. 7 is a diagram showing the waveform of the output voltage output from the source driver 50 for each horizontal line. More specifically, FIG. 7A shows the waveform of the output voltage output from the conventional source driver 50 in the horizontal direction.
  • FIG. 7B is a diagram showing the waveform of the output voltage output from the source driver 50 included in the present embodiment for each horizontal line.
  • the driving time for each horizontal line is shortened. For this reason, as shown in FIG. 7A, in the prior art, in the horizontal line where a large number of output voltages of the same gradation value must be output at the same time, the output voltage is greatly reduced and recovered to the original voltage value. It took time.
  • the influence remains in the next horizontal line, and the fluctuation of the output voltage becomes large.
  • the source driver 50 included in the present embodiment is used, even when the output voltage is output under the same conditions as in the conventional case, the output voltage varies little. It can be seen that there is almost no voltage drop due to the occurrence of, and that the voltage has been restored to the original voltage in a short time, and that the next horizontal line is hardly affected.
  • FIG. 8 is a diagram showing an image displayed on the liquid crystal panel 20 by using the source driver 50 in the present embodiment.
  • a black area 101 is displayed at the upper left and upper right of the screen, and an area displayed in white spreads in the area 102 sandwiched between them.
  • a white area 103 is displayed in an expanded manner at the bottom of the screen.
  • DESCRIPTION OF SYMBOLS 10 ... Liquid crystal display device 20 ... Liquid crystal panel 30 ... Display control circuit 40 ... Gate driver (scanning signal line drive circuit) 50 ... Source driver (video signal line drive circuit) 54 ... gradation voltage generating section 55 ... selector section 70 ... gradation reference voltage generating circuit 90 ... voltage complementing capacitor (first capacitor) 91 ... Gradation voltage complementary line (first voltage line) 95 ... gradation reference voltage capacitor (second voltage line) 96 ... gradation reference voltage line (second voltage line) 120 ... Control board 130 ... Source board

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Abstract

アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、表示品位の高い映像を表示することが可能な映像信号線駆動回路を提供する。 ソースドライバ（５０）のラダー抵抗回路（８７）は、生成した階調電圧を出力する出力端子からソースドライバ（５０）の外部に延びる階調電圧補完線（９１）が形成されている。この階調電圧補完線（９１）は、ソースドライバ（５０）の外部において、電圧補完用キャパシタ（９０）を介して接地されている。このため、アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、電圧補完用キャパシタ（９０）からラダー抵抗回路（８７）に必要な電流が補完され、階調電圧を出力する出力端子の電位の低下が抑制される。

Description

表示装置
　本発明は、表示装置に関し、特に、階調表示を行うアクティブマトリクス型表示装置に関する。
　液晶表示装置などの表示装置は、階調基準電圧に基づいて階調電圧を生成し、生成された階調電圧の中から映像信号に応じた電圧を選択し、アナログ映像信号として映像信号線（「ソースライン」とも呼ぶ）に印加する映像信号線駆動回路（「ソースドライバ」とも呼ぶ）と、走査信号線（「ゲートライン」とも呼ぶ）を順にアクティブにしてソースラインに印加されたアナログ映像信号を画素に書き込むために、ハイレベルの走査信号をゲートラインに順に印加する走査信号線駆動回路（「ゲートドライバ」とも呼ぶ）とを備える。
　このような表示装置では、ソースドライバは、外部から入力されるデジタル映像信号に対応してアナログ映像信号を生成するために、階調電圧生成回路として設けられたラダー抵抗回路によって階調基準電圧から生成された複数の階調電圧から選択された階調電圧をアナログ映像信号として、表示パネルに形成された複数のソースラインに印加する。このとき、多くのソースラインにおいて、同じ電圧値の階調電圧が同時に選択される場合がある。このように、多くのソースラインにおいて、同一の電圧値の階調電圧が同時に選択されれば、当該階調電圧を出力すべきラダー抵抗回路の抵抗素子に流れる電流が増加する。その結果、ラダー抵抗回路から出力される階調電圧の電圧値が電圧降下によって本来出力されるべき電圧値よりも低くなる場合がある。
　図９は、階調電圧の電圧値が電圧降下によって本来与えられるべき電圧値よりも低くなったときに、表示パネルに表示される映像を示す図である。図９に示すように、画面の左上および右上には黒い領域１０１が表示され、それらに挟まれた領域１０２には白く表示された領域が広がっている。また、画面の下部には、白い領域１０３が広がって表示されている。このような画面において、黒い領域１０１の下端を示す水平ラインの次の水平ラインは本来白く表示されるべきであるが、図９に示すように、黒い線１０４が表示されることがある。
　このような黒い線１０４が表示される理由について説明する。図１０は、特許文献１に記載された従来のソースドライバ１５０の構成を示す図である。ソースドライバ１５０から出力されるアナログ映像信号は、ソースドライバ１５０内に設けられたラダー抵抗回路８７の各出力端子から出力された階調電圧のうち、入力された映像信号に応じて選択された信号である。このため、１本の水平ラインに表示される映像が、黒と白の映像が混在した映像から白の映像のみの映像に変化すれば、ラダー抵抗回路８７は白の映像に対応する階調電圧だけを同時に多数出力しなければならない。この場合、ラダー抵抗回路８７から出力される階調電圧のうち、当該白の映像に対応する階調電圧が多数回選択される。これにより、当該階調電圧を出力するために必要な電流が制限されることによってソースドライバ１５０の出力電圧が低下し、ソースラインに本来印加されるべき電圧値よりも低い電圧値の電圧が印加される。その結果、表示パネルでは、本来白く表示されるべき水平ラインの輝度が低下し、輝度が低下した水平ラインが黒い線となって視認される。
　特に、「４Ｋ」や「８Ｋ」と呼ばれる高精細の表示パネルでは、ゲートラインの本数がそれぞれ約２０００本、約４０００本と非常に多くなるので、ソースドライバ１５０の駆動周波数が高くなる。このため、ラダー抵抗回路８７から出力される階調電圧が低下した電圧値から本来の電圧値に回復する前に、ソースドライバ１５０は次の水平ラインの階調電圧を出力しなければならないので、黒い線がより視認されやすくなる。
　図１０に示すように、特許文献１には、映像データの切替タイミングなどによって、ラダー抵抗回路８７で生成された階調電圧を出力する階調電圧線９８の電圧降下が生じても、当該階調電圧線９８毎に電荷を補充する電荷補充回路５８をそれぞれ設けることにより、階調電圧を早期に本来の電圧値に復帰させて安定した階調電圧を出力することが可能なソースドライバを備える表示装置が開示されている。
日本の特開２０１６－５７４３３号公報
　しかし、特許文献１に記載された電荷補充回路５８は２個のトランジスタと１個のキャパシタによって構成されている。このような電荷補充回路５８を、ラダー抵抗回路８７の出力線毎に１個ずつ設けると、ソースドライバ１５０の回路規模が大きくなり、その製造コストが増大する。また、階調電圧線９８における低下した電圧からの回復速度はトランジスタの応答速度によって決まる。このため、ソースドライバ１５０の回路規模が大きくなれば応答速度が遅くなり、電圧の回復も遅くなる。これにより、表示装置に表示される映像の表示品位が低下する。
　また、ラダー抵抗回路８７の階調電圧線９８毎にキャパシタを設けることも考えられる。しかし、キャパシタをソースドライバ１５０が形成された半導体チップ内に設ける場合、形成可能なキャパシタ１個あたりの容量をあまり大きくすることができず、最大でも約１ｐＦ程度である。このような小さな容量のキャパシタを階調電圧線９８毎に設けてもアナログ映像信号の電圧降下を抑制する効果はほとんど期待できない。なお、図１０には、コントロール基板１２０、ソース基板１３０、およびそれらに実装された回路やデバイスなどが記載されている。しかし、それらの記載は後述する図４の記載と同じであるので、図４の説明をする際に詳しく説明する。
　そこで、本発明は、アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、表示品位の高い映像を表示することが可能な映像信号線駆動回路を提供することを目的とする。
　本発明の第１の局面は、表示すべき映像を階調表示するアクティブマトリクス型の表示装置であって、
　複数の走査信号線と、前記走査信号線と交差する複数の映像信号線と、前記走査信号線および前記映像信号線の交差点にそれぞれ対応してマトリクス状に配置される複数の表示素子とを含む表示パネルと、
　前記走査信号線を選択的に活性化する走査信号線駆動回路と、
　階調基準電圧を出力する階調基準電圧発生回路と、
　前記階調基準電圧発生回路から出力された前記階調基準電圧に基づいて階調電圧を生成する階調電圧生成部と、外部から与えられた映像信号に基づいて、前記階調電圧の中からいずれか１つを選択することによってアナログ映像信号を生成し、前記アナログ映像信号を前記映像信号線に印加するセレクタ部とを含む映像信号線駆動回路とを備え、
　前記階調電圧生成部は、生成した前記階調電圧を出力する出力端子から延びる第１電圧線を含み、前記第１電圧線は前記映像信号線駆動回路の外部において、第１キャパシタを介して接地されていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記階調電圧生成部は複数個の抵抗素子が直列に接続されたラダー抵抗回路からなり、前記階調電圧は前記階調基準電圧発生回路から与えられた電圧を前記複数個の抵抗素子によって抵抗分割した電圧であることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１キャパシタの容量は５～１５μＦであることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第１キャパシタの個数は６～１３個であることを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　　前記基準電圧発生回路は、前記ラダー抵抗回路を構成する直列接続された前記抵抗素子のうち両端の抵抗素子の端子、および前記抵抗素子の接続ノードのうちの所定の接続ノードにそれぞれ前記階調基準電圧を与えることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記階調基準電圧を前記ラダー抵抗回路の前記接続ノードに印加するために前記階調基準電圧発生回路と前記接続ノードを接続する第２電圧線を含み、前記第２電圧線は前記映像信号線駆動回路の外部において、接地された第２キャパシタと接続されていることを特徴とする。
　本発明の第１の局面によれば、映像信号線駆動回路の階調電圧生成部は、生成した階調電圧を出力する出力端子から映像信号線駆動回路の外部に延びる第１電圧線が形成されている。この第１電圧線は、映像信号線駆動回路の外部において、第１キャパシタを介して接地されている。このため、アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、第１キャパシタから階調電圧生成部に必要な電流が補完され、階調電圧を出力する出力端子の電位の低下が抑制される。これにより、表示装置は表示品位の高い映像を表示することが可能になる。また、第１キャパシタは映像信号線駆動回路の外部に設けられるので、映像信号線駆動回路の回路規模が大きくならないようにすることができる。
　本発明の第２の局面によれば、階調電圧は複数個の抵抗素子を直列に接続したラダー抵抗回路において、基準電圧発生回路から与えられた電圧を複数個の抵抗素子によって抵抗分割により求める。これにより、階調電圧を容易かつ確実に求めることができる。
　本発明の第３の局面によれば、第１キャパシタの容量は５～１５μＦであるので、アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、第１キャパシタから階調電圧生成部に必要な電流を補完することができる。これによって、階調電圧を出力する出力端子の電位の低下を抑制することが可能になる。
　本発明の第４の局面によれば、第１電圧線に接続された第１キャパシタの個数は６～１３個であるので、アナログ映像信号として同一の階調電圧値が同時に選択された場合でも、第１キャパシタから階調電圧生成部に必要な電流を補完することができる。これによって、階調電圧を出力する出力端子の電位の低下を抑制することが可能になる。
　本発明の第５の局面によれば、基準電圧回路からラダー抵抗回路を構成する、直列接続された抵抗素子の両端に階調基準電圧を印加するだけでなく、所定の接続ノードにも階調基準電圧を印加する。これにより、階調電圧をより正確に設定することが可能になる。
　本発明の第６の局面によれば、基準電圧発生回路と接続ノードとを接続する第２配線には、接地された第２キャパシタが接続されている。これにより、第２キャパシタから補完される電流によって接続ノードの電位の変動が抑制される。また、第２キャパシタは映像信号線駆動回路の外部に設けられるので、映像信号線駆動回路の回路規模が大きくならないようにすることができる。
本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置を構成する液晶パネルおよび各種基板を示す図である。 図１に示す液晶表示装置に含まれるソースドライバの構成を示すブロック図である。 図３に示すソースドライバに含まれる階調電圧生成部の等価回路図である。 ノーマリブラック型液晶パネルの透過率－電圧特性を示す図である。 図５に示す透過率－電圧特性から求めた、階調値と入力電圧との関係を示す図である。 図３に示すソースドライバから出力される出力電圧の波形を水平ライン毎に示す図であり、より詳しくは、（Ａ）は従来のソースドライバから出力される出力電圧の波形を水平ライン毎に示す図であり、（Ｂ）は本実施形態に含まれるソースドライバから出力される出力電圧の波形を水平ライン毎に示す図である。 図３に示すソースドライバを使用することによって、液晶パネルに表示される映像を示す図である。 従来の液晶表示装置において、階調電圧の電圧値が電圧降下によって本来与えられるべき電圧値よりも低くなったときに表示パネルに表示される映像を示す図である。 従来の液晶表示装置のソースドライバに含まれる階調電圧生成部の等価回路図である。
＜１．実施形態＞
＜１．１　表示装置の構成と動作＞
　図１は、本発明の実施形態に係る液晶表示装置１０の構成を示すブロック図である。図１に示すように、液晶表示装置１０は、放送波処理回路１５、液晶パネル２０、表示制御回路３０、ゲートドライバ４０（「走査信号線駆動回路」とも呼ぶ）、ソースドライバ５０（「映像信号線駆動回路」とも呼ぶ）、および階調基準電圧発生回路７０を含む。
　液晶パネル２０は、ｎ本のゲートラインＧ１～Ｇｎ（「走査信号線」とも呼ぶ）、ｍ本のソースラインＳ１～Ｓｍ（「映像信号線」とも呼ぶ）、および、（ｍ×ｎ）個の画素Ｐｉｊを含んでいる（ｍおよびｎ：２以上の整数、ｉ：１以上ｎ以下の整数、ｊ：１以上ｍ以下の整数）。ゲートラインＧ１～Ｇｎは互いに平行に配置され、ソースラインＳ１～ＳｍはゲートラインＧ１～Ｇｎと交差するように互いに平行に配置されている。ｉ番目のゲートラインＧｉとｊ番目のソースラインＳｊの交差点の近傍には、画素Ｐｉｊ（「表示素子」とも呼ぶ）が配置されている。このように（ｍ×ｎ）個の画素Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、マトリクス状に配置されている。ゲートラインＧｉはｉ行目に配置された画素Ｐｉｊに共通して接続され、ソースラインＳｊはｊ列目に配置された画素Ｐｉｊに共通して接続されている。
　アンテナ（不図示）によって受信した放送波ＤＢは放送波処理回路１５で信号処理され、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と、映像信号ＤＡＴが生成される。表示制御回路３０は、放送波処理回路１５で生成された制御信号および映像信号ＤＡＴに基づき、制御信号ＣＳ１、制御信号ＣＳ２、デジタル映像信号ＤＶを生成し、制御信号ＣＳ１をゲートドライバ４０に出力し、制御信号ＣＳ２とデジタル映像信号ＤＶをソースドライバ５０に出力する。
　ゲートドライバ４０は、制御信号ＣＳ１に基づき、ハイレベルの出力信号を１つずつ順にゲートラインＧ１～Ｇｎに与える。これにより、ゲートラインＧ１～Ｇｎが１本ずつ順に選択され、１行分の画素Ｐｉｊが一括して選択される。ソースドライバ５０は、制御信号ＣＳ２とデジタル映像信号ＤＶに基づき、デジタル映像信号ＤＶに応じたアナログ信号電圧であるアナログ映像信号を生成し、各ソースラインＳ１～Ｓｍに与える。その結果、選択された１行分の画素Ｐｉｊにデジタル映像信号ＤＶに応じたアナログ映像信号が書き込まれる。このようにして、映像信号に応じた映像が液晶表示装置１０の液晶パネル２０に表示される。
＜１．２　液晶表示装置を構成する液晶パネルと各種基板＞
　図２は、図１に示す液晶表示装置１０を構成する液晶パネル２０および各種基板１１０～１４０を示す図である。図２に示すように、液晶表示装置１０は、液晶パネル２０と、液晶パネル２０の周囲に配置されたメイン基板１１０、コントロール基板１２０、ソース基板１３０、およびゲート基板１４０を含む。
　メイン基板１１０には、放送波ＤＢの信号処理を行う放送波処理回路１５が実装されている。放送波処理回路１５は、アンテナによって受信された放送波ＤＢを信号処理することによって、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と、映像信号ＤＡＴを生成する。生成された映像信号ＤＡＴ、および水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号は、コントロール基板１２０に実装された表示制御回路３０に与えられる。
　コントロール基板１２０には、表示制御回路３０と階調基準電圧発生回路７０が実装されている。メイン基板１１０から与えられた映像信号ＤＡＴ、および水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号は、表示制御回路３０に与えられる。表示制御回路３０は、映像信号ＤＡＴ、および水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号に基づき、ゲートドライバ４０の制御信号ＣＳ１、ソースドライバ５０の制御信号ＣＳ２、デジタル映像信号ＤＶを生成し、ゲートドライバ４０の制御信号ＣＳ１をゲート基板１４０に実装されたゲートドライバ４０に出力し、ソースドライバ５０の制御信号ＣＳ２およびデジタル映像信号ＤＶをソース基板１３０に実装されたソースドライバ５０に出力する。ゲートドライバ４０の制御信号ＣＳ１には、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫが含まれ、ソースドライバの制御信号ＣＳ２には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳが含まれる。なお、階調基準電圧発生回路７０についての詳しい説明は後述する。
　ゲート基板１４０に実装された複数個のゲートドライバ４０の出力端子は、液晶パネル２０に形成された複数本のゲートラインＧ１～Ｇｎにそれぞれ接続されている。これにより、ハイレベルの走査信号が各ゲートラインＧ１～Ｇｎに順に与えられ、ゲートラインＧ１～Ｇｎは順に活性化される。なお、図２に示すように、各ゲートラインＧ１～Ｇｎの左右の端子は、それらの近傍に配置されたゲートドライバ４０の出力端子とそれぞれ接続されているので、各ゲートラインＧ１～Ｇｎには同一の走査信号が左右から同時に印加される。これにより、ゲートラインＧ１～Ｇｎに印加される走査信号の遅延が防止される。
　ソース基板１３０に実装された複数個のソースドライバ５０の出力端子は、液晶パネル２０に形成された複数本のソースラインＳ１～Ｓｍにそれぞれ接続されている。ソースドライバ５０は、複数の階調電圧の中から映像信号に応じた階調電圧をソースライン毎に選択し、選択した階調電圧をアナログ映像信号として各ソースラインに同時に出力する。このようにして、ハイレベルの電圧が印加されたゲートラインＧｉに接続された画素Ｐｉｊに、ソースラインＳ１～Ｓｍに印加されたアナログ映像信号が書き込まれる。また、ソース基板には、階調電圧が低下しないように電流を補完する電圧補完用キャパシタ９０も実装されているが、その詳しい説明は後述する。
　なお、ゲート基板１４０に実装されたゲートドライバ４０、および、ソース基板１３０に実装されたソースドライバ５０の個数はそれぞれ一例であって、これに限定されるものではない。
＜４．２　ソースドライバの動作＞
　図３は、ソースドライバ５０の構成を示すブロック図である。図３を参照して、ソースドライバ５０の構成を説明する。ソースドライバ５０は、シフトレジスタ部５１と、第１ラッチ部５２と、第２ラッチ部５３と、階調電圧生成部５４と、セレクタ部５５とを含む。
　表示制御回路３０から出力されたソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとがシフトレジスタ部５１に入力される。シフトレジスタ部５１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれる各パルスを入力端から出力端に順次転送する。
　第１ラッチ部５２は、シフトレジスタ部５１から入力されるパルスに応じて、表示制御回路３０から出力されたデジタル映像信号ＤＶをサンプリングしてラッチし、ラッチしたデジタル映像信号ＤＶを第２ラッチ部５３に転送する。１水平ラインの画素のデジタル映像信号ＤＶが第２ラッチ部５３に記憶されると、表示制御回路３０から第２ラッチ部５３にラッチストローブ信号ＬＳが与えられる。第２ラッチ部５３は、ラッチストローブ信号ＬＳを受け取ると、１水平走査期間の間、デジタル映像信号ＤＶをセレクタ部５５に出力する。その間、シフトレジスタ部５１および第１ラッチ部５２は、次の水平ラインのデジタル映像信号ＤＶを順次記憶する。
　階調電圧生成部５４は、第２ラッチ部５３から出力された８ビットのデジタル映像信号ＤＶによって表現され得る２５６の階調レベルにそれぞれ対応する２５６個の階調電圧ＶＨ０～ＶＨ２５５を生成して出力する。以下の説明では、ソースドライバ５０は２５６階調の階調表示が可能なソースドライバとして説明するが、これは一例であり、例えば１０２４階調の階調表示が可能なソースドライバであっても良い。
　セレクタ部５５は、階調電圧生成部５４によって生成された階調電圧から、８ビットのデジタル映像信号ＤＶに対応する１つの階調電圧ＶＨｋを選択し、アナログ映像信号として各ソースラインＳｋに出力する。
＜４．３　階調電圧生成部５４の構成および動作＞
　図４は、階調電圧生成部５４の等価回路図である。図４に示すように、階調電圧生成部５４は、ラダー抵抗回路８７を含む。ラダー抵抗回路８７は、コントロール基板１２０に実装された階調基準電圧発生回路７０から出力される階調基準電圧Ｖｒ０を印加する端子と、階調基準電圧Ｖｒ７を印加する端子との間に、抵抗素子Ｒ０から抵抗素子Ｒ２５４までの２５５個の抵抗素子が直列に接続された回路であり、隣接ずる抵抗素子の接続ノードに接続された２５６本の階調電圧線９８から、両端の階調基準電圧の差である（Ｖｒ７－Ｖｒ０）を抵抗分割して得られる電圧として出力する。例えば、抵抗素子Ｒ９９と抵抗素子Ｒ１００との間の接続ノードの階調電圧ＶＨ１００は次式（１）によって求められる。
　ＶＨ１００＝Ｖｒ０＋（Ｖｒ７－Ｖｒ０）×（Ｒ０＋Ｒ１＋…＋Ｒ９９）
　　　　　　　　　　　　　　　　　　　　／（Ｒ０＋Ｒ１＋…＋Ｒ２５４）…（１）
　階調電圧をより正確に設定するために、抵抗素子Ｒ０と抵抗素子Ｒ２５４の間にも５～８個程度の階調基準電圧を与えることが好ましい。例えば、図４では、抵抗素子Ｒ２５０と抵抗素子Ｒ２４９との接続ノードに階調基準電圧Ｖｒ６を、抵抗素子Ｒ２４６と抵抗素子Ｒ２４５との接続ノードに階調基準電圧Ｖｒ５を、抵抗素子Ｒ１９２と抵抗素子Ｒ１９１との接続ノードに階調基準電圧Ｖｒ４を、抵抗素子Ｒ１２８と抵抗素子Ｒ１２７との接続ノードに階調基準電圧Ｖｒ３を、抵抗素子Ｒ６４と抵抗素子Ｒ６３との接続ノードに階調基準電圧Ｖｒ２を、抵抗素子Ｒ３２と抵抗素子Ｒ３１との接続ノードに階調基準電圧Ｖｒ１をそれぞれ与える。これらの接続ノードおよび階調基準電圧は一例であり、これに限定されるものではない。
　また、各階調基準電圧Ｖｒ０～Ｖｒ７をラダー抵抗回路８７のそれぞれの接続ノードに印加するために、階調基準電圧発生回路７０と各接続ノードとを接続する階調基準電圧線９６が階調基準電圧毎に設けられている。各階調基準電圧線９６には、一端が階調基準電圧線９６に接続され他端が接地された階調基準電圧用キャパシタ９５が、それぞれ設けられている。
　各階調基準電圧用キャパシタ９５は、階調基準電圧発生回路７０から出力される階調基準電圧Ｖｒ０～Ｖｒ７によって充電される。これにより、階調基準電圧線９６が接続された接続ノードの電位が変動した場合には、各階調基準電圧用キャパシタ９５から接続ノードに電流を補完し、接続ノードの電位を一定に保つ。さらに、抵抗素子Ｒ０～Ｒ２５４の各接続ノードにそれぞれ接続された各出力端子は、バッファ回路として機能するオペアンプ（operational amplifier）８５を介してセレクタ部５５に接続されている。
　本実施形態では、さらに抵抗素子Ｒ０と抵抗素子Ｒ２５５の間の接続ノードのうち所定の接続ノードからソース基板１３０に引き出された階調電圧補完線９１が形成され、各階調電圧補完線９１はソース基板１３０上で電圧補完用キャパシタ９０を介して接地されている。各階調電圧補完線９１に接続される電圧補完用キャパシタ９０は、ソース基板１３０に実装される。このため、その容量は５～１５μＦ程度、より好ましくは８～１２μＦ程度の大きな容量のセラミックキャパシタを用いることができる。これにより、接続ノードに接続された電圧補完用キャパシタ９０は、接続ノードの電位に応じて充電される。このため、セレクタ部５５で特定の階調電圧が同時に多数回選択されることによって、当該階調電圧を出力する接続ノードの電位が急激に降下した場合には、各階調電圧補完線９１に接続され、充電された電圧補完用キャパシタ９０から電流が補完される。これにより、接続ノードにおける電位の低下を抑制することができる。なお、電圧補完用キャパシタ９０はソース基板１３０に６～１３個程度配置することが好ましく、８～１２個程度配置することがより好ましい。このため、電圧補完用キャパシタ９０が接続された階調電圧補完線９１もソース基板１３０上に６～１３本程度形成することが好ましく、８～１２本程度形成することがより好ましい。
　図５は、ノーマリブラック型液晶パネルの透過率－電圧特性を示す図である。図５において、Ｔｂはノーマリブラック型液晶パネルの０階調のときの透過率であり、Ｔｗは２５５階調のときの透過率である。図６は、図５に示す透過率－電圧特性から求めた、階調値と入力電圧との関係を示す図である。図６に示すように、高透過率の領域すなわち高階調の領域では、入力電圧に対する傾きが大きくなっている。このため、高階調の領域で階調電圧が低下すると、本来表示すべき階調と大きく異なる階調の映像が表示される可能性がある。そこで、本実施形態では、階調電圧補完線９１を高階調の領域により多く設けることによって、同一の階調電圧が同時に多数回選択されたときに本来表示すべき階調よりも低い階調の映像として表示されやすい高階調の映像を本来の階調で表示するように補正することができる。
　そこで、同一の階調電圧が同時に選択されたときに大きな電流が流れることによってアナログ映像信号の電圧が低下することを抑制するために、例えば、抵抗素子Ｒ３と抵抗素子Ｒ４との接続ノードに階調補完電圧Ｖｃ１を、抵抗素子Ｒ５と抵抗素子Ｒ６との接続ノードに階調補完電圧Ｖｃ２を、抵抗素子Ｒ８と抵抗素子Ｒ９との接続ノードに階調補完電圧Ｖｃ３を、抵抗素子Ｒ９５と抵抗素子Ｒ９６との接続ノードに階調補完電圧Ｖｃ４を、抵抗素子Ｒ１５９と抵抗素子Ｒ１６０との接続ノードに階調補完電圧Ｖｃ５を、抵抗素子Ｒ２１５と抵抗素子Ｒ２１６との接続ノードに階調補完電圧Ｖｃ６を、抵抗素子Ｒ２２７と抵抗素子Ｒ２２８との接続ノードに階調補完電圧Ｖｃ７を、抵抗素子Ｒ２４４と抵抗素子Ｒ２４５との接続ノードに階調補完電圧Ｖｃ８を、抵抗素子Ｒ２４７と抵抗素子Ｒ２４８との接続ノードに階調補完電圧Ｖｃ９を、抵抗素子Ｒ２５１と抵抗素子Ｒ２５２との接続ノードに階調補完電圧Ｖｃ１０をそれぞれ与える。このように、階調電圧補完線９１の多くは、抵抗素子Ｒ２１５～Ｒ２５２の接続ノードに与えられる。なお、これらは一例であり、これに限定されるものではない。
　また、電圧補完用キャパシタ９０を「第１キャパシタ」、階調電圧補完線９１を「第１電圧線」、階調基準電圧用キャパシタ９５を「第２キャパシタ」、階調基準電圧線９６を「第２電圧線」と呼ぶ場合がある。
＜効果＞
　図７は、ソースドライバ５０から出力される出力電圧の波形を水平ライン毎に示す図であり、より詳しくは、図７（Ａ）は従来のソースドライバ５０から出力される出力電圧の波形を水平ライン毎に示す図であり、図７（Ｂ）は本実施形態に含まれるソースドライバ５０から出力される出力電圧の波形を水平ライン毎に示す図である。高解像度の映像を表示する液晶表示装置１０では水平ライン毎の駆動時間は短くなる。このため、図７（Ａ）に示すように、従来、同じ階調値の出力電圧を同時に多数出力しなければならない水平ラインにおいて、出力電圧が大きく低下し、元の電圧値まで回復するのに時間を要した。さらに、次の水平ラインにおいてもその影響が残り、出力電圧の変動が大きくなっている。しかし、図７（Ｂ）に示すように、本実施形態に含まれるソースドライバ５０を使用すれば、従来の場合と同じ条件で出力電圧を出力する場合であっても、出力電圧の変動がわずかに生じるだけで電圧降下はほとんど見られず、しかも短時間で元の電圧値に回復しており、また次の水平ラインにおいてもその影響をほとんど受けていないことがわかる。
　また、図８は、本実施形態におけるソースドライバ５０を使用することによって、液晶パネル２０に表示される映像を示す図である。図９に示す従来の場合と同様に、画面の左上および右上には黒い領域１０１が表示され、それらに挟まれた領域１０２には白く表示された領域が広がっている。また、画面の下部には、白い領域１０３が広がって表示されている。このような映像を表示する液晶表示装置にソースドライバ５０を使用することにより、１本の水平ラインに表示される映像が、黒と白の映像が混在した映像から白の映像のみの映像に変化しても、階調電圧の電圧降下を大幅に抑制することが可能になった。
　特に、４Ｋや８Ｋと呼ばれる高精細の液晶パネル２０を使用する場合、ゲートラインの本数も従来の２倍または４倍になるので、水平ライン当たりの駆動時間が短くなる。しかし、この場合でも電圧降下が大幅に抑制されるので、高い表示品位の映像を表示することが可能になる。
　本願は、２０１６年９月２７日に出願された「表示装置」という名称の日本の特願２０１６－１８７８４８号に基づく優先権を主張する出願であり、この出願の内容は引用することによって本願の中に含まれる。
　　１０　…　液晶表示装置
　　２０　…　液晶パネル
　　３０　…　表示制御回路
　　４０　…　ゲートドライバ（走査信号線駆動回路）
　　５０　…　ソースドライバ（映像信号線駆動回路）
　　５４　…　階調電圧生成部
　　５５　…　セレクタ部
　　７０　…　階調基準電圧発生回路
　　９０　…　電圧補完用キャパシタ（第１キャパシタ）
　　９１　…　階調電圧補完線（第１電圧線）
　　９５　…　階調基準電圧用キャパシタ（第２電圧線）
　　９６　…　階調基準電圧線（第２電圧線）
　　１２０　…　コントロール基板
　　１３０　…　ソース基板

Claims (6)

  1. 　表示すべき映像を階調表示するアクティブマトリクス型の表示装置であって、
    　複数の走査信号線と、前記走査信号線と交差する複数の映像信号線と、前記走査信号線および前記映像信号線の交差点にそれぞれ対応してマトリクス状に配置される複数の表示素子とを含む表示パネルと、
    　前記走査信号線を選択的に活性化する走査信号線駆動回路と、
    　階調基準電圧を出力する階調基準電圧発生回路と、
    　前記階調基準電圧発生回路から出力された前記階調基準電圧に基づいて階調電圧を生成する階調電圧生成部と、外部から与えられた映像信号に基づいて、前記階調電圧の中からいずれか１つを選択することによってアナログ映像信号を生成し、前記アナログ映像信号を前記映像信号線に印加するセレクタ部とを含む映像信号線駆動回路とを備え、
    　前記階調電圧生成部は、生成した前記階調電圧を出力する出力端子から延びる第１電圧線を含み、前記第１電圧線は前記映像信号線駆動回路の外部において、第１キャパシタを介して接地されていることを特徴とする、表示装置。
  2. 　前記階調電圧生成部は複数個の抵抗素子が直列に接続されたラダー抵抗回路からなり、前記階調電圧は前記階調基準電圧発生回路から与えられた電圧を前記複数個の抵抗素子によって抵抗分割した電圧であることを特徴とする、請求項１に記載された表示装置。
  3. 　前記第１キャパシタの容量は５～１５μＦであることを特徴とする、請求項１に記載の表示装置。
  4. 　前記第１キャパシタの個数は６～１３個であることを特徴とする、請求項３に記載の表示装置。
  5. 　前記階調基準電圧発生回路は、前記ラダー抵抗回路を構成する直列接続された前記抵抗素子のうち両端の抵抗素子の端子、および前記抵抗素子の接続ノードのうちの所定の接続ノードにそれぞれ前記階調基準電圧を与えることを特徴とする、請求項２に記載の表示装置。
  6. 　前記階調基準電圧を前記ラダー抵抗回路の前記接続ノードに印加するために前記階調基準電圧発生回路と前記接続ノードを接続する第２電圧線を含み、前記第２電圧線は前記映像信号線駆動回路の外部において、接地された第２キャパシタと接続されていることを特徴とする、請求項５に記載の表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022138372A1 (ja) * 2020-12-24 2022-06-30 ソニーセミコンダクタソリューションズ株式会社 駆動回路及び表示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7446800B2 (ja) * 2019-12-06 2024-03-11 ラピスセミコンダクタ株式会社 表示ドライバ及び表示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003216114A (ja) * 2002-01-18 2003-07-30 Toshiba Corp 平面表示装置
JP2006018148A (ja) * 2004-07-05 2006-01-19 Funai Electric Co Ltd 液晶駆動装置
US20070182683A1 (en) * 2006-02-08 2007-08-09 Samsung Electronics Co., Ltd. Gamma voltage generating apparatus for display device
JP2010122652A (ja) * 2008-11-18 2010-06-03 Samsung Electronics Co Ltd 階調電圧の提供装置およびこれを用いた表示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3464599B2 (ja) * 1997-10-06 2003-11-10 株式会社 日立ディスプレイズ 液晶表示装置
US6864873B2 (en) * 2000-04-06 2005-03-08 Fujitsu Limited Semiconductor integrated circuit for driving liquid crystal panel
WO2005111981A1 (en) * 2004-05-19 2005-11-24 Sharp Kabushiki Kaisha Liquid crystal display device, driving method thereof, liquid crystal television having the liquid crystal display device and liquid crystal monitor having the liquid crystal display device
KR100637437B1 (ko) * 2004-06-03 2006-10-20 삼성에스디아이 주식회사 액정 표시 장치
JP4623712B2 (ja) * 2004-07-02 2011-02-02 ルネサスエレクトロニクス株式会社 階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置
KR100700016B1 (ko) * 2004-11-27 2007-03-26 삼성에스디아이 주식회사 액정 표시 장치 및 그 구동방법
JP4936854B2 (ja) * 2006-10-25 2012-05-23 ルネサスエレクトロニクス株式会社 表示装置、及び表示パネルドライバ
JP5035835B2 (ja) * 2007-03-01 2012-09-26 ルネサスエレクトロニクス株式会社 表示パネルのデータ側駆動回路、及びそのテスト方法
JP5057868B2 (ja) * 2007-07-06 2012-10-24 ルネサスエレクトロニクス株式会社 表示装置、及び表示パネルドライバ
CN101675465B (zh) * 2007-07-18 2012-05-23 夏普株式会社 显示装置及其驱动方法
JP2009180765A (ja) * 2008-01-29 2009-08-13 Casio Comput Co Ltd 表示駆動装置、表示装置及びその駆動方法
JP6545443B2 (ja) * 2014-09-09 2019-07-17 ラピスセミコンダクタ株式会社 ドライバ回路
JP6543522B2 (ja) * 2015-07-06 2019-07-10 株式会社ジャパンディスプレイ 表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003216114A (ja) * 2002-01-18 2003-07-30 Toshiba Corp 平面表示装置
JP2006018148A (ja) * 2004-07-05 2006-01-19 Funai Electric Co Ltd 液晶駆動装置
US20070182683A1 (en) * 2006-02-08 2007-08-09 Samsung Electronics Co., Ltd. Gamma voltage generating apparatus for display device
JP2010122652A (ja) * 2008-11-18 2010-06-03 Samsung Electronics Co Ltd 階調電圧の提供装置およびこれを用いた表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022138372A1 (ja) * 2020-12-24 2022-06-30 ソニーセミコンダクタソリューションズ株式会社 駆動回路及び表示装置

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