KR100229616B1 - 다계조처리장치 - Google Patents

Abstract

일반적으로 액정표시장치는 외부 영상입력단자에서 입력된 영상신호의 계조를 소정의 비트값으로 변환하고, 상기 비트값을 드라이버IC에 인가하는 방법으로 화소의 계조를 표현한다.

그러나, 상기와 같은 액정표시장치에서 세분화된 계조를 표현하기 위해서는 비트값이 다양해야 한다. 그래서, 외부영상입력단자의 비트 수가 많아야 하고, 드라이버IC 사이의 인터페이스 수가 많아야 한다. 이것은 필연적으로 액정표시장치의 단가상승을 유발한다는 단점이 있다.

본 발명은 액정표시장치와 같은 평판형 표시장치에서 각 화소에 인가되는 계조를 구현하는 방법과 그 회로에 관한 것이다. 특히, 본 발명은 표시장치의 각 화소를 4개 또는, 그 이상으로 그룹화하고, L비트의 계조를 가진 영상신호를 인가받아 L보다 적은 수의 M비트를 상기 그룹화된 화소 각각에 인가함으로써 L비트의 계조를 가진 영상처럼 표현할 수 있다.

Description

다계조 처리장치.

본 발명은 액정표시장치와 같은 평판형 표시장치에서 화소에 인가하는 계조처리에 관한 것으로, 특히 적은 수의 처리 비트로써 더 많은 처리 비트 수로 세분화된 계조를 실시간으로 처리하는 다계조처리회로에 관한 것이다.

일반적인 표시장치로서 사용되는 CRT브라운관은 RGB 전자총에 의해 영상을 표시하는 방법을 사용한다. 그러나, CRT브라운관은 표시영역을 크게하려면 필연적으로 두께를 증가시켜야 한다는 단점이 있다. 그 이유는 전자총과 브라운관의 표면 사이의 거리가 충분히 확보되어야만 화면에 영상을 표시할 수 있기 때문이다. 따라서, 표시장치가 TV와 같은 가정용에서 빔프로젝터와 같은 공공용으로 발전하고, 대형표시장치로 발전해 갈수록 CRT브라운관을 사용하는 한 표시장치를 무한정 크게 할 수는 없다. 이러한 CRT브라운관을 대체하는 표시장치들이 개발 중에 있는데, 그 중 액정표시장치는 CRT브라운관을 대체하는 표시장치로서 가장 가까이 실용화단계에 접근해 있다.

이 액정표시장치는 도1에 나타낸 것과 같이 콘트롤러IC(13)와 주사선구동IC(11) 및 신호선구동IC(10)와 박막트랜지스터(16)(이하 TFT)로 구성되어 있다. 그리고, 상기 주사선구동IC의 출력선에는 복수개의 주사선(15)이 연결되고, 상기 신호선구동IC의 출력선에는 복수개의 신호선(14)이 연결되어 있으며, 상기 신호선과 주사선의 교차부에는 화소전극(17)이 형성된 TFT어레이가 있다. 상기 각각의 화소는 박막트랜지스터(이하 TFT라고 한다)에 연결되어 있는데, 상기 TFT는 게이트가 주사선에 연결되어 있고, 소스가 신호선에, 드레인이 화소전극에 연결되어 있다. 그래서, 상기 TFT의 게이트에 전압이 인가되면 상기 TFT의 소스와 드레인이 도통되고, 상기 TFT의 게이트에 전압이 인가되지 않으면 상기 TFT의 소스와 드레인이 단절된다.

상기 액정표시장치는 다음과 같이 동작한다. 콘트롤러IC(13)에서 영상신호가 신호선구동IC(10)로 인가된다. 상기 신호선구동IC에 영상신호는 신호전압으로 변환되어 소정의 주기신호에 따라 한 라인(line)씩 신호선(14)에 인가된다. 이 때, 주사선구동IC(11)는 소정의 주기신호에 따라 주사전압을 첫 번째 줄의 주사선(15)에 인가하여 첫 번째 줄의 주사선에 연결된 모든 TFT(16)를 도통시켜 신호전압이 첫 번째 줄의 화소전극(17)로 인가되도록 한다. 그리고, 신호선구동IC에서 다음 라인(line)의 신호전압을 신호선에 인가하면, 주사선구동IC는 두 번째 줄의 주사선에 주사전압을 인가하여 신호전압이 두 번째 줄의 화소전극으로 인가되도록 한다. 계속해서 신호선구동IC에서 다음 라인의 신호전압을 인가하면, 주사선구동IC는 신호전압이 인가되어야 할 화소전극과 연결된 주사선에 주사전압을 인가하여 TFT를 도통시킨다. 그러면, 신호선에 인가되었던 신호전압이 TFT의 소스와 드레인을 통하여 화소전극로 인가되어 상기 액정표시장치에 영상을 표시한다.

액정표시장치에 컬러를 구현하기 위해서는 상기 화소전극에 인가되는 전압을 빨강(이하 R), 초록(이하 G), 파랑(이하 B)에 해당하는 신호전압으로 나누어 인가해야 한다. 그래서, 이 RGB화소전극(도트:dot 라고도 한다) 3개를 하나로 묶어 하나의 화소(pixel)로 나타내는 기술이 수반된다. 이 기술은 현재 상당한 수준까지 발전되어 있어 컬러액정표시장치를 제작하는 데에는 별 문제가 없다.

종래의 액정표시장치는 컬러를 구현하기 위하여 다음과 같은 방법을 사용했다. 도2는 컬러를 구현하는 액정표시장치에서 사용된 종래의 콘트롤러IC의 구조이다. 이 콘트롤러IC는 클럭신호(CK)의 일정한 주기마다 입력되는 화소데이터를 ROM(21)의 어드레스로 보내는 래치회로(22)와; 수평동기신호(Hs) 및 수직동기신호(Vs)에 따라 화소데이터가 출력되도록 출력데이터를 저장하고 있는 ROM(21)과; 상기 ROM의 출력데이터가 인가될 도트의 위치와 페이지를 지정하는 신호를 보내는 FRC (20)가 함께 구성되어 있다.

상기 콘트롤러IC의 동작원리는 다음과 같다. 클럭신호의 주기마다 외부로부터 입력되는 화소정보가 L비트의 값을 가지고 래치회로(22)에 인가된다. 그러면, 상기 래치회로에 인가된 화소정보는 동기화된 비트값으로 변환되고, 그 비트값이 ROM(21)의 어드레스로 되어 ROM의 특정 주소를 지정하게 된다. 또한, 콘트롤러IC(도면미도시)는 FRC(Frame Rate Controller)(20)로부터 수평동기신호에 의해 화면에서 도트가 인가될 위치를 지정하고, 수직동기신호에 의해 도트가 인가될 영상의 페이지를 지정할 수 있도록 제어한다. 상기 ROM에는 그 용량에 따라 여러 페이지의 계조값이 저장되어 있어 외부신호에 의해 저장된 계조값을 출력한다. 즉, 본 콘트롤러IC는 외부에서 입력되는 화소정보를 해당하는 계조값이 저장된 ROM의 주소를 지정하는 어드레스 신호로 사용한다.

상기 ROM에서 출력된 계조값은 신호전압의 구동주기에 동기하여 신호선구동IC로 인가된다. 상기 계조값은 디지탈전압값으로서 상기 신호선구동IC에 의해 액정의 구동레벨이 결정된다. 그리고, 상기 액정의 구동레벨에 의해 액정표시장치의 화소의 계조가 표현되는 것이다.

이 때, 상기 화소정보의 비트수 L에 의해 액정표시장치에서 나타낼 컬러수가 결정된다. 다시말해, 만약 비트수 L이 3이면 R, G, B 각각 3비트가 되어 화소 하나당 컬러수는 29이므로, 액정표시장치의 각각의 화소(pixel)에서 나타낼 수 있는 컬러수는 최대 512색이다. 표시장치에서 트루컬러라 함은 빨강(R), 초록(G), 파랑(B)가 각각 8비트의 계조를 가져 총 24비트의 색상을 나타낼 수 있는 것을 말한다. 즉, 하나의 화소가 24비트(=224)의 색상을 가질 수 있다는 것이다. 다시 말해 트루컬러(16.7Mega) 표시장치라는 것은 하나의 화소에 인가되는 R, G, B가 각각 8비트의 계조를 가진 24비트, 즉 224개의 표현가능한 컬러수를 가진 표시장치를 말한다.

종래의 콘트롤러IC는 프레임메모리가 필요하므로 구조가 복잡해지고, 제조단가가 높아진다. 특히, 컬러수를 늘리기 위하여 입력과 처리시 계조비트수 L을 늘리게 되면 가격이 상당히 비싸진다. 실제로 현재 3비트, 6비트 드라이버IC의 샘플가격이 5∼9$ 내외인 반면, 8비트 드라이버IC의 샘플가격은 25∼40$로 가격차가 매우 심한 편이다.

그러나, 표시장치의 고급화에 따라 일반 사용자의 취향이 표현가능한 컬러수가 높은 쪽으로 흐르는 추세로 볼 때, 액정표시장치에서도 CRT브라운관과 동일한 성능의 트루컬러(16.7Mega 컬러)를 구현해야 한다.

그러나, 액정표시장치는 CRT브라운관과 달리 색상수를 증가시키는 데에는 상당한 어려움이 뒤따른다. 그런데, 상기 액정표시장치의 해상도는 TFT어레이의 집적화에 의해 문제의 해소점을 찾을 수 있으나, 색상수를 늘리려면 상기 신호선드라이버IC에 인가되는 신호전압의 레벨을 늘려야 한다. 즉, 콘트롤러IC에 인가되는 영상신호 처리 비트 수를 증가시켜야 한다는 문제가 있는 것이다. 앞에서도 설명했지만, 영상신호 처리 비트 수를 높이면 드라이버IC 가격이 상승하므로, 가격을 낮추면서도 트루컬러를 구현할 수 있는 액정표시장치를 개발할 수 있도록 해야 한다.

도1은 일반적인 액정표시장치의 박막트랜지스터어레이와 구동IC를 나타낸 것이다.

도2는 컬러액정표시장치에 설치된 종래의 콘트롤러IC의 구조의 일부분을 나타낸 것이다.

도3은 본 발명의 다계조처리장치의 구조를 나타낸 것이다.

도4는 본 발명의 실시예1의 구조를 나타낸 것이다.

도5는 본 실시예1에서 수평동기신호 및 수직동기신호에 의해 발생하는 보정비트의 파형을 나타낸 것이다.

도6은 본 실시예1의 비트가산수단에 인가되는 보정계조비트를 형성하는 논리회로를 나타낸 것이다.

도7은 본 실시예1을 이용하기 위하여 액정표시장치의 화소를 그룹화한 것을 나타낸 것이다.

도8은 본 실시예1을 통하여 그룹화한 도트에 계조가 인가된 모양을 나타낸 것이다.

도9는 본 실시예1을 이용하여 도트를 그룹화하지 않고 프레임을 그룹화하여 계조를 처리하는 것을 나타낸 것이다.

도10은 본 발명의 실시예2의 다계조처리장치의 구조를 나타낸 것이다.

도11은 본 실시예2의 보정비트발생수단의 구조를 나타낸 것이다.

도12는 본 실시예2의 비트제어수단의 계조보정비트출력수단의 구조를 나타낸 것이다.

도13은 본 실시예2의 프레임보정수단의 구조를 나타낸 것이다.

도14는 본 실시예2의 함수선택수단의 구조를 나타낸 것이다.

도15는 본 실시예2의 비트가산수단의 상세한 구조를 나타낸 것이다.

*도면의 주요부분에 대한 부호의 설명*

10 : 신호선구동IC11 : 주사선구동IC

13 : 콘트롤러IC14 : 신호선15 : 주사선

16 : 박막트랜지스터17 : 화소전극

20 : FRC(Frame Rate Controller)21 : 프레임메모리, ROM

22 : 래치회로30 : 비트래치수단31 : 함수선택수단

32 : 비트분리수단33 : 보정비트발생수단34 : 비트제어수단

35 : 비트가산수단40 : 비트래치수단41 : FRC

42 : 비트제어수단43 : 비트가산수단

100 : 비트분리수단110 : 보정비트발생수단120 : 비트제어수단

130 : 함수선택수단140 : 비트가산수단

CK, CLK : 클럭신호Hs : 수평동기신호Vs : 수직동기신호

F : 다계조설정신호dit1 : 제1보정비트dit2 : 제2보정비트

BP : 함수통과신호(Bypass)ST : 함수선택신호(Select)

본 발명은 영상신호 처리 비트 수를 높이지 않고도 트루컬러를 구현할 수 있는 액정표시장치의 콘트롤러IC에 관한 것으로서 특히 영상의 계조를 도트에 인가하기 위한 다계조처리회로이다. 본 발명의 다계조처리회로의 구조를 도3을 참조로 하여 설명하면 다음과 같다. 본 다계조처리회로는 L개의 화소입력단자와 1개의 제1클럭신호입력단자 및 L개의 화소출력단자로 구성되고, 상기 클럭신호입력단자에 인가되는 클럭신호에 동기하여 상기 화소입력단자로부터 인가되는 외부영상신호를 상기 L개의 화소계조비트로 변환하여 화소출력단자로 출력하는 비트래치수단(30)과; 상기 화소출력단자에 대응하는 비트입력단자와 M개의 상위비트출력단자와 L-M개의 하위비트출력단자 및 다계조방식설정신호를 인가받는 비트분리입력단자로 구성되고, 상기 다계조방식설정신호에 따라 상기 비트입력단자에 인가된 화소계조비트를 M개의 상위비트와 L-M개의 하위비트로 분리하여 상위비트는 상기 상위비트출력단자에 출력하고, 하위비트는 상기 하위비트출력단자에 출력하는 비트분리수단(32)과; 상기 다계조방식설정신호를 인가받는 입력단자와 다계조방식을 결정하는 신호를 출력하는 출력단자로 구성되어 다계조방식을 결정하는 함수선택수단(31)과; 상기 클럭신호를 인가받는 클럭신호입력단자와 수평동기신호를 인가받는 수평동기입력단자와 수직동기신호를 인가받는 수직동기입력단자 및 상기 함수선택수단의 출력단자에 대응하는 계조보정방식입력단자와 상기 하위비트출력단자와 동일한 개수의 보정제어비트출력단자로 구성된 보정비트발생수단(33)과; 상기 보정제어비트출력단자에 대응하는 제1입력단자와 상기 하위비트출력단자에 대응하는 제2입력단자 및 1개의 출력단자로 구성되고, 상기 보정제어비트의 개수의 2진값 즉, 2(L-M)개의 계조제어비트 중에서 소정의 2진값을 갖고, 그 2진값의 개수와 동수의 계조제어비트를 하나씩 순차적으로 상기 출력단자에 인가하는 비트제어수단(34)과; 상기 계조제어비트의 2진값과 상기 상위비트의 2진값을 더한 보정계조정보를 출력하는 비트가산수단(35)을 포함하여 구성된다. 상기 비트래치수단에 비트분리수단의 기능을 추가하거나, 상기 비트분리수단에 비트래치수단의 기능을 추가하는 방법으로 상기 비트래치수단과 상기 비트분리수단은 하나로 묶일 수도 있다.

본 발명의 다계조처리회로는 상기 비트래치수단(30)의 화소입력단자에 L비트의 계조를 가진 영상비트가 입력되면, 소정의 주기동안 상기 비트분리수단(32)으로 영상비트가 인가된다. 그리고, 상기 영상비트는 2진값의 가중치에 따라 M개의 상위비트와 L-M개의 하위비트로 분리되어 출력된다. 상기 비트분리수단에서 분리된 하위비트는 비트제어수단(34)으로 인가된다.

상기 비트제어수단은 상기 하위비트를 입력받는 제2입력단자 외에 보정제어비트를 입력받는 제1입력단자가 있다. 그리고 하위비트의 2진값에 따라 소정의 계조제어비트를 출력한다. 이 때, 출력되는 계조제어비트의 개수는 하위비트의 2진값 또는, 보정제어비트의 2진값만큼 출력된다. 예를 들어, 하위비트가 2개였다면, 계조제어비트는 22=4 개가 출력되고, 보정제어비트도 2개가 된다. 또, 하위비트가 3개였다면, 계조제어비트는 23=8 개가 출력되고, 보정제어비트도 3개가 된다.

상기 보정제어비트는 보정비트발생수단(33)에서 출력되는데, 상기 보정비트발생수단은 소정의 주기에 따라 수평동기신호(Hs)와 수직동기신호(Vs)를 인가받고, 함수선택수단으로부터 다계조방식을 결정하는 신호를 인가받아 소정의 보정제어비트를 출력한다. 이 때, 함수선택수단의 처리방식출력에 의해 FRC(Frame Rate Control)방식 또는, 도트그룹(dots group)방식의 다계조처리방식이 결정된다.

상기 함수선택수단(31)은 다계조설정신호(F)를 입력받아 처리방식출력신호를 보정비트발생수단(33)에 인가한다. 그리고, 상기 다계조설정신호(F)는 상기 비트분리수단에 인가되어 상위비트 M값을 결정하는 신호로 사용된다. 즉, 다계조설정신호에 의해 상위비트의 개수가 결정되고, 더불어 하위비트와 보정제어비트의 개수가 결정되는 것이다.

본 다계조처리회로의 처리원리를 순서대로 기술하면 다음과 같다. 먼저 비트래치수단(30)에 L비트의 계조를 가진 영상신호가 인가된다. 그리고, 상기 비트래치수단은 인가된 영상신호를 비트분리수단(32)에 인가한다. 동시에 다계조설정신호(F)가 비트분리수단(32)과 함수선택수단(31)에 함께 인가된다.

그러면, 상기 비트분리수단은 다계조설정신호에 의해 상기 영상신호를 M비트의 상위비트와 L-M비트의 하위비트로 분리한다. 그리고, 상기 함수선택수단은 다계조처리방식을 결정하는 처리방식출력신호를 보정비트발생수단(33)에 인가한다. 상기 처리방식출력신호에 따라 본 다계조처리회로의 계조처리방식이 결정된다. 상기 계조처리방식에는 FRC방식과 도트그룹방식이 있는데, FRC방식은 여러 페이지의 영상신호를 하나의 페이지처럼 계조를 나타내는 방식이고, 도트그룹방식은 여러개의 도트를 그룹화하여 하나의 도트처럼 계조를 나타내는 방식이다.

함수선택수단으로부터 처리방식출력신호를 인가받은 상기 보정비트발생수단은 수평동기신호와 수직동기신호 및 클럭신호에 의해 소정의 주기마다 상기 하위비트의 개수와 동일한 개수의 보정제어비트를 비트제어수단(34)으로 인가한다. 이 때, 동시에 상기 비트분리수단으로부터 분리된 하위비트가 함께 비트제어수단으로 인가된다. 상기 비트제어수단은 하위비트와 보정제어비트를 인가받아 1비트의 계조제어비트를 출력하는데, 상기 계조제어비트는 보정제어비트의 2진값의 개수만큼 출력된다. 즉, 보정제어비트가 2비트라면, 계조제어비트는 22개 즉, 4번 인가된다는 것이다.

그 후, 상기 비트분리회로로부터 분리된 상위비트와 상기 계조제어비트는 함께 비트가산수단(35)에 인가된다. 그러면, 상위비트의 2진값과 계조제어비트의 2진값이 더해지게 되고, 그 더해진 값이 영상신호의 보정된 계조가 되어 신호선드라이버IC로 인가된다. 이 때, 상기 계조제어비트가 4번 출력되었다면, 보정된 영상신호의 개수도 4개가 된다. 즉, 4개의 보정된 영상신호가 신호선드라이버IC로 출력된다는 것이다.

그러므로, 본 발명은 상위비트의 개수에 따라 여러 가지 방법으로 계조를 보정할 수 있다. 그 예를 실시예를 통해 자세히 설명하도록 하겠다.

(실시예1)

도4에 나타낸 도면을 참조로 본 발명의 실시예1을 설명하겠다. 본 실시예는 8비트의 계조를 가진 영상을 6비트의 계조로 구현할 때, 목적에 따라 여러 가지 방식으로 계조를 변형할 수 있는 다계조처리회로이다.

먼저 수평동기신호와 클럭신호를 처리하여 펄스 dit1, dit2를 구현한다. 상기 클럭신호의 한 주기마다 dit1은 위상반전되고, 수평동기신호의 한 주기마다 dit2는 위상반전된다. 즉, dit1은 클럭신호의 두배의 주기를 갖고, dit2는 수평동기신호의 두배의 주기를 갖는다는 것이다. 그러면, dit1과 dit2는 도5과 같은 파형을 갖게 된다. 이 때, 각각의 파형이 하이(high)일 때는 1로 로(low)일 때는 0으로 대치하면, 상기 dit1 및 dit2의 파형에 따라 다음 표와 같은 진리표를 얻을 수 있다.

[표 1]

도트위치도표

	dit1	dit2
A	0	0
B	1	0
C	0	1
D	1	1

또, 외부데이터 입력단자에서 하나의 도트에 해당하는 8비트의 계조정보가 인가되면, 래치수단에서 6비트의 상위비트(bit2, bit3, bit4, bit5, bit6, bit7)와 2비트의 하위비트(bit0, bit1)로 나눈다. 그래서, 상기 dit1과 dit2 및 상기 하위비트를 비트제어수단이 인가받아 1 또는, 0의 값을 갖는 계조출력값 DD을 출력한다. 이 때, 상기 계조출력값은 도6과 같이 나타내어지는 논리회로로 구성될 수 있는데, 이 논리회로의 논리식은 다음과 같다.

DD = Dit2'*Dit1*Bit0 + Dit2'*Dit1*Bit1 + Dit2*Bit1*Bit0 + Dit2*Dit1'*Bit1

그런데, 본 발명에서는 하나의 도트를 나타내기 위해 진리값을 네 번 출력했으므로, 하나의 도트에 계조정보를 네 번 인가해야 한다. 즉, 8비트의 계조정보를 6비트로 줄여 인가하는 대신, 4번을 인가하여 8비트 계조정보를 가진 것처럼 표현한다는 것이다.

8비트 계조정보를 가졌다는 것은 그 계조단계가 256단계를 가졌다는 것이고, 6비트 계조정보를 가졌다는 것은 그 계조단계가 64단계를 가졌다는 것이다. 즉, 8비트 계조체계에서 128번 계조는 6비트 계조체계에서 32번 계조로 표현할 수 있다는 것이다. 그러나, 6비트 계조체계에서 33번 계조는 8비트 계조체계에서 132번 계조로 표현된다. 다시 말해, 6비트 계조체계에서의 한 단계의 계조차이는 8비트 계조체계에서 4단계의 계조차이를 가진다는 것이다. 즉, 6비트 계조체계에서의 각 계조단계마다 8비트 계조체계의 계조단계 3개가 더 존재한다는 것이다. 바로 본 실시예는 이 6비트 계조체계의 각 계조단계마다 존재하는 8비트 계조체계와의 계조차이 4단계를 표현하기 위하여 6비트 계조체계의 계조정보를 네 번 인가함으로써 8비트 계조체계의 계조정보를 인가한 것과 같은 효과를 내는 방법인 것이다.

표2는 계조차이 4단계를 표현하기 위하여 네 개의 도트를 그룹화하여 A, B, C, D 4개의 도트에 인가되는 계조와 상기 DD와의 관계를 나타낸 것이다. 도7은 본 실시예를 응용함으로써 계조를 인가하기 위하여 네 개의 도트를 그룹화한 것을 나타낸 도면이다.

[표 2]

계조단계와 도트그룹과의 관계

	1/4 계조단계	2/4 계조단계	3/4 계조단계
A	X	X	X
B	O	O	O
C	X	O	O
D	X	X	O

표2에서 X는 DD를 버리는 것이고, O는 DD를 가산한다는 것이다. 그리고, 6비트 계조체계에서 각 계조단계마다 존재하는 8비트 계조체계에서의 계조단계 3개를 1/4 계조와 2/4 계조 및 3/4 계조로 대치하였다. 상기 표2에서 DD를 버리는 것은 외부에서 인가된 8비트 계조단계의 계조정보 중에서 상위 6비트 계조정보를 변환없이 도트에 인가한다는 것이고, DD를 가산한다는 것은 외부에서 인가된 8비트 계조단계의 계조정보 중에서 상위 6비트 계조정보의 한 단계 위의 계조단계를 도트에 인가한다는 것이다.

상기 표2에 의하면, 외부에서 인가된 8비트의 계조정보 중에서 하위비트 bit1, bit2 모두가 0일 경우는 상위 6비트만으로도 정확한 계조단계를 표현할 수 있다. 왜냐하면, 8비트의 계조체계에서 하위 2비트를 버리더라도 상위 6비트의 2진값과 6비트 계조체계에서의 2진값은 동일하기 때문이다. 그러므로, 이 때에는 A, B, C, D 모두 상위 6비트의 계조정보를 변환없이 인가해도 된다. 그리고, 하위 비트 중에서 최하위비트가 1이고 다른 나머지 하위비트가 0인 경우는 1/4계조에 해당하므로, A, B, C, D 중 어느 하나의 도트만 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 나머지 3 개의 도트는 상위 6비트의 계조정보를 변환없이 인가한다. 또, 최하위 비트가 0이고 다른 나머지 하위비트가 1인 경우는 2/4계조에 해당하므로, A, B, C, D 중 두 개의 도트에 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 다른 두 개의 도트에는 상위 6비트의 계조정보를 변환없이 인가한다. 마지막으로 하위비트 두 개가 모두 1인 경우는 3/4계조에 해당하므로, A, B, C, D 중 세 개의 도트에 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 나머지 하나의 도트에만 상위 6비트의 계조정보를 변환없이 인가한다.

그리고, 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가할 도트를 결정하는 수단은 표1에 나타내었던 dit1과 dit2의 위상이다. 표3은 계조정보를 인가할 도트를 결정하는 수단인 dit1, dit2와 계조정보의 단계를 결정하는 수단인 하위비트와의 논리관계에 의해 결정되는 DD신호의 진리표를 나타낸 것이다.

[표 3]

계조제어비트의 진리표

bit1	bit0	dit2	dit1	DD
0	0	0	0	0
0	0	0	1	0
0	0	1	0	0
0	0	1	1	0
0	1	0	0	0
0	1	0	1	0
0	1	1	0	0
0	1	1	1	1
1	0	0	0	0
1	0	0	1	1
1	0	1	0	0
1	0	1	1	1
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	1

표3을 참조로 하여 본 실시예를 더 자세히 설명하도록 한다. 하위비트 bit0, bit1이 모두 0인 경우, 예를 들어 10110100과 같이 하위(가장 오른쪽에 위치한) 두 개의 비트가 0인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101 값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 상기 A그룹에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 상기 A와 B에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다는 것이다. dit1과 dit2가 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 A, B, C에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다는 것이다. A, B, C, D에 동일한 계조값이 인가되는 이유는 상기 하위비트가 모두 0이므로, 상기 계조출력값 DD는 0이 되기 때문이다. 즉, 실제로 인가된 8비트의 계조정보와 하위비트를 모두 버린 6비트의 계조정보값이 동일하다는 것이다. 이 경우의 도트의 모양을 나타낸 것이 도8의 (A)에 나타내었다.

이번에는 하위비트 bit0이 1이고, bit1이 0인 경우, 예를 들어 10110101과 같이 최하위비트가 1이고, 두 번째의 하위비트가 0인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 계조를 인가한다. 이 때에는 상기 A에 인가했던 것과 동일한 값 101101을 계조로서 인가한다. 그러나, 만약 B에 A와 동일한 값의 계조를 인가했다면, C에 한 단계 위의 계조를 인가한다. 그 이유는 한 단계 위의 계조를 인가하는 도트는 A, B, C, D 중 어느 것이라도 상관없기 때문이다. 이 때에도 도7에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 계조를 인가한다. 이 때에도 A, B, C에 동일한 값의 계조를 인가했다면, D에 한단계 위의 계조를 인가한다. 그 이유도 역시 한 단계 위의 계조를 인가하는 도트는 A, B, C, D 중 어느 것이라도 상관없기 때문이다. 마찬가지로 여기서도 도7에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이 경우의 도트의 모양을 나타낸 것이 도8의 (B)이다.

이번에는 하위비트 bit0이 0이고, bit1이 1인 경우, 예를 들어 10110110과 같이 최하위비트가 0이고, 두 번째의 하위비트가 1인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 계조를 인가한다. 이 때에는 상기 A에 인가했던 것에 1을 더한 값 즉, B에 인가했던 것과 동일한 값 101110을 계조로서 인가한다. 이 때에도 도7에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 A그룹에 인가했던 것과 동일한 값 101101계조를 인가한다. 마찬가지로 여기서도 도7에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이 때, 주의할 점은 입력된 계조 10110110의 상위 6비트 값인 101101을 계조로 인가하는 도트와 상위 6비트 값의 한 단계 위의 값인 101110을 계조는 어느 도트에 인가되더라도 상관없으나, 반드시 두 개의 도트에 상위 6비트 값의 한 단계 위의 값의 계조가 인가되어야 한다는 것이다. 이 경우의 도트의 모양을 나타낸 것이 도8의 (C)이다.

이번에는 하위비트 두 개가 모두 1인 경우, 예를 들어 10110111과 같이 최하위비트와 두 번째의 하위비트가 모두 1인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도7에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 상기 B에 인가했던 것과 동일한 값 101110을 계조로서 인가한다. 이 때에도 도7에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 C그룹에 인가했던 것과 동일한 값 101110계조를 인가한다. 마찬가지로 여기서도 도7에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이 때, 주의할 점은 입력된 계조 10110110의 상위 6비트 값인 101101을 계조로 인가하는 도트와 상위 6비트 값의 한 단계 위의 값인 101110을 계조는 어느 도트에 인가되더라도 상관없으나, 반드시 세 개의 도트에 상위 6비트 값의 한 단계 위의 값의 계조가 인가되어야 한다는 것이다. 즉, 하나의 도트만이 상위 6비트 값인 101101이고, 나머지 도트는 한 단계 위인 101110의 계조를 가져야 한다. 이 경우의 도트의 모양을 나타낸 것이 도8의 (D)이다.

본 실시예를 변형하여 상기 도트를 그룹화하지 않고, 도9에 나타낸 것과 같이 프레임을 그룹화할 수도 있다. 즉, 네 개의 프레임을 하나로 그룹화하여 동일한 위치의 도트에 6비트 값을 가진 계조를 네 번 인가하여 하나의 영상을 표현한다는 것이다. 이 방법은 화면의 해상도를 낮추지 않아도 된다는 장점이 있다.

(실시예2)

본 실시예2는 필요한 목적에 따라 계조를 인가하는 방식을 바꿀 수 있는 다계조처리장치이다. 도10은 본 실시예2의 다계조처리장치 구조를 나타낸 것이다. 도10에 나타낸 실시예2의 다계조처리장치가 상기 실시예1의 다계조처리장치와 다른 점은 함수선택수단이 더 있다는 것이다.

본 실시예2의 다계조처리회로는 L개의 화소입력단자와 1개의 제1클럭신호입력단자 및 L개의 화소출력단자로 구성되고, 상기 제1클럭신호입력단자에 인가되는 클럭신호의 주기에 따라 상기 화소입력단자로부터 인가되는 외부영상신호의 계조비트를 2진수의 가중치에 따라 L-2개의 상위비트와 최하위비트 B0, 및 B0의 한 단계 위의 하위비트 B1으로 구분하여 상위비트는 상기 상위비트출력단자에 출력하고, 상기 B0와 B1은 상기 하위비트출력단자에 출력하는 비트분리수단(100)과; 상기 클럭신호를 인가받는 제2클럭신호입력단자와 수평동기신호를 인가받는 수평동기입력단자와 수직동기신호를 인가받는 수직동기입력단자와 제1보정비트출력단자와 제2보정비트출력단자 및 제3보정비트출력단자와 상기 제1보정비트출력단자와 동일한 신호를 출력하는 제4보정비트출력단자로 구성되고, 제1보정비트 dit1을 제1보정비트출력단자와 제4보정비트출력단자에 출력하고, 제2보정비트 dit2를 제2보정비트출력단자에 출력하고, 제3보정비트 FT를 제3보정비트출력단자에 출력하는 보정비트발생수단(110)과; 상기 제1보정비트출력단자에 대응하는 제1입력단자와 제2보정비트출력단자에 대응하는 제2입력단자와 상기 B0, B1에 대응하는 제3입력단자와 제4입력단자와 상기 제3보정비트출력단자에 대응하는 제5입력단자와 상기 제4보정비트출력단자에 대응하는 제6입력단자 및 제1제어비트출력단자와 제2제어비트출력단자로 구성되고, 상기 B0 및 B1과 dit1 및 dit2를 입력받아 제1제어비트 DD를 제1제어비트출력단자에 출력하고, 상기 B0 및 B1과 FT 및 dit1을 입력받아 제2제어비트 MD를 제2제어비트출력단자에 출력하는 비트제어수단(120)과; 상기 제1제어비트출력단자에 대응하는 제1선택입력단자와 제2제어비트출력단자에 대응하는 제2선택입력단자 및 계조방식선택신호 ST를 인가받는 제3선택입력단자와 보정통과신호 BP를 인가받는 제4선택입력단자와 함수선택출력단자로 구성되어, 상기 제1제어비트와 제2제어비트 중, 어느하나를 선택하거나, 상기 제1제어비트와 제2제어비트 둘다 선택하지 않는 계조제어비트 AD를 함수선택출력단자로 출력하는 함수선택수단(130)과; 상기 계조제어비트 AD의 2진값과 상기 L-2개의 상위비트의 2진값을 더한 보정계조정보를 출력하는 비트가산수단(140)을 포함하여 구성된다.

상기 실시예2의 다계조처리회로의 핵심은 보정비트발생수단(110)과 비트제어수단(120) 및 함수선택수단(130)이다. 먼저 보정비트발생수단의 구조는 도11에 나타낸 것과 같이 클럭신호를 인가받아 클럭신호주기의 2배수를 갖는 소정의 주기로 0과 1로 반전되는 dit1를 출력하는 제1보정비트출력단자와, 수평동기신호를 인가받아 수평동기신호주기의 배수를 갖는 소정의 주기로 0과 1로 반전되는 dit2를 출력하는 제2보정비트출력단자와, 수직동기신호를 인가받아 수직동기신호주기의 2배를 갖는 소정의 주기로 0과 1로 반전되는 FT가 출력되는 제3보정비트출력단자로 구성되어 있다. 그리고, 상기 제1보정비트출력단자에서 분기하여 동일한 신호를 출력하는 제4보정비트출력단자가 함께 구성되어 있다.

또한, 비트제어수단은 계조보정비트출력수단과 프레임보정수단을 포함하고 있다. 상기 계조보정비트출력수단은 도12에 나타낸 것과 같이 최하위비트 B0의 2진값과 상기 dit1의 2진값 및 상기 dit2의 2진값의 반전된 값을 입력받아 논리곱값을 출력하는 제1논리연산수단과; 상기 최하위비트의 한단계 위의 비트 B1의 2진값과 상기 dit1의 2진값 및 상기 dit2의 2진값의 반전된 값을 입력받아 논리곱값을 출력하는 제2논리연산수단과; 상기 B0의 2진값 및 B1의 2진값과 상기 dit2의 2진값을 인가받아 논리곱값을 출력하는 제3논리연산수단과; 상기 B1의 2진값과 상기 dit1의 2진값의 반전된 값 및 상기 dit2의 2진값을 인가받아 논리곱값을 출력하는 제4논리연산수단과; 상기 제1논리연산수단의 출력값과 제2논리연산수단의 출력값과 제3논리연산수단의 출력값 및 제4논리연산수단의 출력값을 인가받아 그 논리합값을 출력하는 제5논리연산수단으로 구성되어 있다. 본 다계조처리회로에서 상기 dit1과 dit2는 계조보정비트를 출력하는 수단으로 사용된다.

그리고, 상기 프레임보정수단은 도13에 나타낸 것과 같이 상기 최하위비트 B0와 상기 계조발생수단에서 출력되는 FT의 2진값을 인가받아 그 논리곱값을 출력하는 제6논리연산수단과; 상기 최하위비트의 한 단계 위의 비트 B1과 상기 제6논리연산수단의 출력값을 인가받아 그 논리합값을 출력하는 제7논리연산수단과; 상기 제6논리연산의 출력값과 상기 B1을 인가받아 그 논리곱값을 출력하는 제8논리연산수단과; 상기 계조발생수단에서 출력되는 DP의 2진값과 상기 제7논리연산수단의 출력값을 인가받아 그 논리곱값을 출력하는 제9논리연산수단과; 상기 DP의 반전된 값과 상기 제8논리연산수단의 출력값을 인가받아 그 논리곱값을 출력하는 제10논리연산수단과; 상기 제9논리연산수단 및 제10논리연산수단의 출력값을 인가받아 그 논리합값을 출력하는 제11논리연산수단을 포함한 구조로 되어 있다. 본 다계조처리회로에서 상기 FT는 FRC의 프레임제어비트로 사용되고, DP는 계조가 인가되는 도트의 위치를 조절하기 위한 제어비트로 사용된다.

그리고, 상기 함수선택수단은 도14에 나타낸 것과 같이 제5논리연산의 출력값 DD와 선택비트 ST 및 통과비트 BP를 인가받아 그 논리곱값을 출력하는 제12논리연산수단과; 상기 제11논리연산수단의 출력값과 상기 ST 및 BP를 인가받아 그 논리곱값을 출력하는 제13논리연산수단과; 상기 제12논리연산수단 및 제13논리연산수단의 출력값을 인가받아 그 논리합값을 출력하는 제14논리연산수단으로 구성되어 있다. 이 때, 상기 ST는 계조방법을 선택하기위해 인가되는 함수선택비트이고, BP는 계조조절을 결정하기위해 인가되는 통과비트이다. 때로, 상기 ST와 BP는 필요에 따라 NOT 논리게이트를 통과시킴으로써 반전될 수도 있다.

비트가산수단의 상세한 구조는 도15와 같다. 상기 하위비트 B0, B1을 제외한 나머지 상위비트 B2, B3, B4, B5, B6, B7와 상기 제14논리연산수단의 출력값 AD와 별도의 비트값 SET를 인가받아 상기 상위비트의 2진값과 상기 AD의 2진값을 더한 값을 출력한다. 이 때, 상기 상위비트값이 모두 1일 경우, SET에 의해 AD의 2진값을 더하지 않고, 상위비트값을 그대로 출력한다.

본 실시예2의 다계조처리장치의 동작은 다음과 같다. 먼저 외부에서 8비트의 계조를 가진 영상신호가 비트분리수단으로 입력되면, 상기 비트분리수단은 상기 영상신호를 상위 6비트와 하위 2비트로 분리한다. 상기 하위 2비트의 영상신호는 비트제어수단으로 인가된다. 그리고, 수평동기신호와 수직동기신호 및 클럭신호를 인가받는 보정비트발생수단에서 상기 하위비트와 동일한 개수의 비트수를 갖는 계조제어비트가 출력되어 상기 비트제어수단으로 인가된다. 즉, 2비트의 계조제어비트가 출력된다는 것이다. 상기 비트제어수단은 2비트의 계조제어비트와 2비트의 하위비트를 인가받아 실시예1에 준하는 과정을 거쳐 1비트의 보정계조비트를 출력한다. 상기 보정계조비트는 함수선택수단에 인가된다. 그리고, 상기 함수선택수단은 함수선택신호를 인가받아 계조처리방법을 결정한다. 그 후, 상기 보정계조비트는 비트가산수단에 인가된다. 그래서, 상기 비트가산수단에 인가된 상기 영상신호의 상위비트와 더해진 보정계조정보가 출력되고 액정표시장치의 신호선드라이버에 인가된다.

이 때, 상기 함수선택수단은 비트분리수단에 인가되었던 8비트의 계조에 아무런 보정을 하지 않고 단순히 하위 2비트를 제거하여 6비트로 감해진 계조를 신호선드라이버에 인가할 수도 있고, 상기 실시예1에서와 같이 계조의 하위비트 2비트를 보정한 1비트의 보정계조비트와 상위 6비트를 가산한 보정계조정보를 신호선드라이버에 인가할 수도 있으며, 계조의 하위비트 2비트 중 어느 하나는 두 개의 프레임을 사용하여 보정한 제1보정비트를 출력하고, 나머지 하나는 보정계조비트로 사용하여 제2보정비트를 출력하여 상기 제1보정비트와 제2보정비트를 소정의 논리연산한 보정계조비트와 상위 6비트를 가산한 보정계조정보를 신호선드라이버에 인가하는 방법을 선택할 수 있도록 한다.

상술한 바와 같이 액정표시장치는 CRT브라운관과 달리 화소당 표현할 수 있는 컬러의 색상수, 또는 흑백의 계조단계를 높이는 데에는 상당한 어려움이 뒤따른다. 액정표시장치에서 표현할 수 있는 색상수를 늘리려면 상기 신호선드라이버IC에 인가되는 신호전압의 레벨단계를 늘릴 수 있도록 인가되는 계조의 비트 수를 증가시켜야 한다. 하지만, 그 가격이 상당히 고가이므로 적은 개수의 비트로 더 많은 단계의 계조를 표현할 수 있는 방법을 찾게 되는 것이다.

바로 본 발명은 8비트의 계조정보를 7비트 또는, 그 이하의 비트수로 표시함으로써 액정표시장치에서 사용될 수 있는 콘트롤러IC의 구입가 또는, 제조가격을 낮출 수 있다. 또한, 반드시 본 실시예와 같이 8비트의 계조가 아니라 7비트의 계조를 표현할 때에도 적용될 수 있다. 즉, 6비트의 계조비트로써 7비트의 계조를 나타낼 수도 있다는 것이다. 결국, 본 발명은 적은 계조비트 수로 많은 계조를 표현할 수 있는 것이다.

게다가 본 발명의 다계조처리회로는 필요에 따라 계조를 보정하는 방식을 조정할 수도 있으므로, 영상의 계조를 표현하기 위해 가장 적합한 보정방식을 선택할 수 있는 장점도 있다.

또, 본 발명은 기존의 복잡한 프레임메모리 구조 대신에 약간의 논리회로만으로 구성하여 실시간으로 다계조를 처리할 수 있으므로, 제조단가가 낮아지고 구동회로가 최적화된다는 장점이 있다.

Claims (9)

1. L개의 화소입력단자와 1개의 클럭신호입력단자 및 L개의 화소출력단자로 구성되고, 상기 클럭신호입력단자에 인가되는 클럭신호의 주기에 따라 상기 화소입력단자로부터 인가되는 외부영상신호를 상기 L개의 화소계조비트로 변환하여 화소출력단자로 출력하는 비트래치수단과;

   상기 화소출력단자에 대응하는 비트입력단자와 M개의 상위비트출력단자와 L-M개의 하위비트출력단자 및 다계조방식설정신호를 인가받는 비트분리입력단자로 구성되고,

   상기 다계조방식설정신호에 따라 상기 비트입력단자에 인가된 화소계조비트를 M개의 상위비트와 L-M개의 하위비트로 구분하여 상위비트는 상기 상위비트출력단자에 출력하고, 하위비트는 상기 하위비트출력단자에 출력하는 비트분리수단과;

   상기 다계조방식설정신호를 인가받는 입력단자와 다계조방식을 결정하는 신호를 출력하는 출력단자로 구성되어 다계조방식을 결정하는 함수선택수단과;

   상기 클럭신호를 인가받는 클럭신호입력단자와 수평동기신호를 인가받는 수평동기입력단자 와 수직동기신호를 인가받는 수직동기입력단자 및 상기 함수선택수단의 출력단자에 대응하는 계조보정방식입력단자와 상기 하위비트출력단자와 동일한 개수의 보정제어비트출력단자로 구성된 보정비트발생수단과;

   상기 보정제어비트출력단자에 대응하는 제1입력단자와 상기 하위비트에 대응하는 제2입력단자 및 1개의 출력단자로 구성되고,

   상기 보정제어비트의 개수의 2진값 2L-M개의 계조제어비트 중에서 소정의 2진값을 갖고, 그 2진값의 개수와 동수의 계조제어비트를 상기 출력단자에 인가하는 비트제어수단과;

   상기 계조제어비트의 2진값과 상기 상위비트의 2진값을 더한 보정계조정보를 출력하는 비트가산수단을 포함한 다계조처리회로.
2. 제1항에 있어서, 상기 비트입력단자는 영상신호의 계조를 입력받는 다계조처리회로.
3. 제1항에 있어서, L이 M보다 큰 다계조처리회로.
4. 제1항에 있어서, 상기 보정비트발생수단은 상기 수직동기신호의 2배의 주기를 갖고 반전되는 FRC보정비트와 상기 클럭신호의 2배의 주기를 갖고 반전되는 계조보정비트를 출력하도록 구성된 다계조처리회로.
5. L개의 화소입력단자와 1개의 제1클럭신호입력단자 및 L개의 화소출력단자로 구성되고, 상기 제1클럭신호입력단자에 인가되는 클럭신호의 주기에 따라 상기 화소입력단자로부터 인가되는 외부영상신호의 계조비트를 2진수의 가중치에 따라 L-2개의 상위비트와 최하위비트 B0, 및 B0의 한 단계 위의 하위비트 B1으로 구분하여 상위비트는 상기 상위비트출력단자에 출력하고, 상기 B0와 B1은 상기 하위비트출력단자에 출력하는 비트분리수단과;

   상기 클럭신호를 인가받는 제2클럭신호입력단자와 수평동기신호를 인가받는 수평동기입력단자와 수직동기신호를 인가받는 수직동기입력단자와 제1보정비트출력단자와 제2보정비트출력단자 및 제3보정비트출력단자와 상기 제1보정비트출력단자와 동일한 신호를 출력하는 제4보정비트출력단자로 구성되고,

   제1보정비트 dit1을 제1보정비트출력단자와 제4보정비트출력단자에 출력하고, 제2보정비트 dit2를 제2보정비트출력단자에 출력하고, 제3보정비트 FT를 제3보정비트출력단자에 출력하는 보정비트발생수단과;

   상기 제1보정비트출력단자에 대응하는 제1입력단자와 제2보정비트출력단자에 대응하는 제2입력단자와 상기 B0, B1에 대응하는 제3입력단자와 제4입력단자와 상기 제3보정비트출력단자에 대응하는 제5입력단자와 상기 제4보정비트출력단자에 대응하는 제6입력단자 및 제1제어비트출력단자와 제2제어비트출력단자로 구성되고,

   상기 B0 및 B1과 dit1 및 dit2를 입력받아 제1제어비트 DD를 제1제어비트출력단자에 출력하고,

   상기 B0 및 B1과 FT 및 dit1을 입력받아 제2제어비트 MD를 제2제어비트출력단자에 출력하는 비트제어수단과;

   상기 제1제어비트출력단자에 대응하는 제1선택입력단자와 제2제어비트출력단자에 대응하는 제2선택입력단자 및 계조방식선택신호 ST를 인가받는 제3선택입력단자와 보정통과신호 BP를 인가받는 제4선택입력단자와 함수선택출력단자로 구성되어,

   상기 제1제어비트와 제2제어비트 중, 어느하나를 선택하거나, 상기 제1제어비트와 제2제어비트 둘다 선택하지 않는 계조제어비트 AD를 함수선택출력단자로 출력하는 함수선택수단과;

   상기 계조제어비트 AD의 2진값과 상기 L-2개의 상위비트의 2진값을 더한 보정계조정보를 출력하는 비트가산수단을 포함한 다계조처리회로.
6. 제5항에 있어서, 상기 비트가산수단은 덧셈기로 구성된 다계조처리회로.
7. 제5항에 있어서, 상기 비트제어수단이 상기 최하위비트 B0 및 상기B0의 한단계 상위비트 B1과 제1보정비트 dit1 및 제2보정비트 dit2와 상기 dit1의 반전된 비트 dit1'과 상기 dit2의 반전된 비트 dit2'을 입력받아

   [B0×dit1×dit2']+[B1×dit1×dit2']+[B0×B1×dit2]+[B0×B1×dit1']

   의 논리식을 만족하는 제1제어비트 DD를 출력하도록 구성된 다계조처리회로.
8. 제5항에 있어서, 상기 비트제어수단이 제3보정비트 FT와 최하위비트 B0 및 B0의 한단계 상위비트 B1 및 제1보정비트 dit1과 dit1의 반전된 비트 dit1'을 입력받아

   {(FT×B0+B1)×DP}+[{(FT×B0)×B1}×DP']

   의 논리식을 만족하는 제2제어비트 MD를 출력하도록 구성된 다계조처리회로.
9. 제5항에 있어서, 상기 함수선택수단이 제1제어비트 DD와 제2제어비트 MD 및 보정통과신호 BP의 반전된 값 BP'과 계조방식선택신호 ST와 상기 ST의 반전된 값 ST'을 입력받아

   [DD×ST'×BP']+[MD×ST×BP']

   의 논리식을 만족하는 계조제어비트 AD를 출력하도록 구성된 다계조처리회로.

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