KR100229623B1

KR100229623B1 - 다계조 처리장치

Info

Publication number: KR100229623B1
Application number: KR1019960073923A
Authority: KR
Inventors: 윤희경
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1999-11-15
Also published as: KR19980054752A; US5920305A

Abstract

본 발명은 액정표시장치와 같은 평판형 표시장치에서 각 화소에 인가되는 계조를 구현하는 방법과 그 회로에 관한 것으로서, 특히 적은 수의 처리 비트로서 더 많은 처리 비트 수로 세분화된 계조를 실시간으로 처리하는 다계조 처리장치가 개시된다. 본 발명은 표시장치의 각 화소를 4개 또는, 그 이상으로 그룹화하고, L비트의 계조를 가진 영상신호를 인가받아 L보다 적은 수의 M비트를 상기 그룹화된 화소 각각에 인가함으로써 L비트의 계조를 가진 영상처럼 표한 할 수 있다.

Description

다계조처리장치

본 발명은 액정표시장치와 같은 평판형 표시장치에서 화소에 인가하는 계조처리에 관한 것으로, 특히 적은 수의 처리 비트로써 더 많은 처리 비트 수로 세분화된 계조를 실시간으로 처리한 다계조처리회로에 관한 것이다.

일반적으로 표시장치로서 사용되는 CRT브라운관은 RGB 전자총에 의해 영상을 표시하는 방법을 사용한다. 그러나, CRT브라운관은 표시영역을 크게하려면 필연적으로 두께를 두껍게 해야 한다는 단점이 있다. 그 이유는 전자총과 표면 사이의 거리가 충분히 확보되어야만 화면에 영상을 표시할 수 있기 때문이다. 따라서, 표시장치가 TV 와 같은 가정용에서 빔프로젝터와 같은 공공용으로 발전하고, 대형표시장치로 발전해 갈수록 CRT브라운관을 사용하는 한 표시장치의 크기는 제한되어 질수 밖에 없다.

이러한 CRT브라운관을 대체하는 표시장치들이 개발 중에 있는데, 그 중 액정표시장치는 CRT브라운관을 대체하는 표시장로서 가장 가까이 실용화단계에 접근해 있다. 이 액정표시장치는 도1에 나타낸 것과 같이 콘트롤러IC(10)와 주사선구동드라이버IC(12) 및 신호선구동드라이버IC(11)와 박막트랜지스터어레이(이하 TFT)로 구성되어 있다. 그리고, 상기 주사선구동드라이버IC(12)의 출력선에는 복수개의 주사선(16)이 연결되고, 상기 신호선구동드라이버IC(11)의 출력선에는 복수개의 신호선(15)이 연결되어 있으며, 상기 신호선(15)과 주사선(16)의 교차부에는 화소(14)가 형성된 TFT어레이가 있다. 상기 각각의 화소(14)는 박막트랜지스터(13)(이하 TFT라고 한다)가 연결되어 있는데, 상기 TFT(13)는 게이트가 주사선(16)에 연결되어 있고, 소스가 신호선(15)에, 드레인이 화소(14)에 연결되어 있다. 그래서, 상기 TFT의 게이트에 전압이 인가되면 상기 TFT의 소스와 드레인이 도통되고, 상기 TFT의 게이트에 전압이 인가되지 않으면 상기 TFT의 소스와 드레인이 단절된다.

상기 액정표시장치는 다음과 같이 동작한다. 외부에서 입력되는 영상신호가 콘트롤러IC(10)에서 신호전압으로 변환하여 신호선구동드라이버IC(11)로 저장된다. 상기 신호선구동드라이버IC(11)는 저장된 신호전압을 소정의 주기신호에 따라 한 프레임에 해당하는 신호전압을 모든 신호선에 동시에 인가한다. 이 때, 주사선구동드라이버IC(12)는 소정의 주기신호에 따라 주사전압을 첫 번재 줄의 주사선에 인가하여 첫 번째 줄의 주사선에 연결된 모든 TFT(13)를 도통시켜 신호전압이 첫 번째 줄의 화소전극(14)으로 인가되도록 한다. 그리고, 신호선구동드라이버IC(11)에서 다음 프레임의 신호전압을 신호선에 인가하면, 주사선구동드라이버IC(12)는 두 번째 줄의 주사선에 주사전압을 인가하여 신호전압이 두 번째 줄의 화소전극으로 인가되도록 한다. 계속해서 신호선구동드라이버IC(11)에서 다음 프레임의 신호전압을 인가하면, 주사선구동드라이버IC(12)는 신호전압이 인가되어야 할 화소전극과 연결된 주사선에 주사전압을 인가하여 TFT를 도통시킨다. 그러면, 신호선에 인가되었던 신호전압이 TFT의 소스와 드레인을 통하여 화소를 인가되어 상기 액정표시장치에 영상을 표시한다.

액정표시장치에 컬러를 구현하기 위해서는 상기 화소에 인가되는 전압을 빨강(이하 R), 초록(이하G), 파랑(이하 B)에 해당하는 신호전압으로 나누어 인가해야 한다. 그래서, 이 RGB화소 3개를 하나로 묶어 하나의 도트(dot)로 나타내는 기술이 수반된다. 이 기술은 현재 상당한 수준까지 발전되어 있어 컬러액정표시장치를 제작하는 데에는 별 문제가 없다.

종래의 액정표시장치는 컬러를 구현하기 위하여 다음과 같은 방법을 사용했다. 도2는 컬러를 구현하는 액정표시장치에서 사용된 종래의 콘트롤러IC(10)의 구조이다. 이 콘트롤러IC는 일정한 주기마다 입력되는 화소데이터를 ROM의 어드레스로 보내는 래치회로(22)와 수평동기신호 및 수직동기신호에 따라 화소데이터가 출력되도록 출력데이터를 저장하고 있는 ROM(21)와 ROM에 온 영상이 인가되어야 할 화소의 위치와 페이지를 지정하는 신호를 보내는 FRC 콘트롤러(20)가 구성되어 있다.

상기 콘트롤러IC의 동작원리는 다음과 같다. 클럭신호의 주기마다 외부로부터 화소정보는 L비트의 값을 가지고 래치회로(22)에 인가된다. 그러면, 상기 래치회로(22)에 인가된 화소정보는 ROM(21)의 어드레스로 되어 ROM에 저장된 계조값의 주소를 지정한다. 또한, 콘트롤러IC는 FRC콘드롤러(20)로부터 수평동기신호에 의해 화면의 가로줄 선택과 수직동기신호에 의해 페이지를 선택할 수 있도록 제어한다. 상기 ROM(21)에는 여러 페이지의 화소계조값이 미리 저장되어 있고, 상기 외부에서 입력되는 화소정보는 단지 ROM(21)에 저장된 화소계조값의 주소를 지정하는 신호로 사용된다.

이 때, 상기 화소정보의 비트수 L에 의해 액정표시장치에서 나타낼 컬러수가 결정된다. 다시말해, 만약 비트수 L이 3이면, R, G, B 각각 3비트가 되어 도트 하나당 컬러수는 2⁹이므로, 액정표시장치의 각각의 도트(dot)에서 나타낼 수 있는 컬러수는 최대 512색이다. 표시장치에서 트루컬러라 함은 빨강(R), 초록(G), 파랑(B)가 각각 8비트의 계조를 가져 총 24비트의 색상을 나타낼 수 있는 것을 말한다. 즉, 하나의 도트가 24비트(=2²⁴)의 색상을 가질 수 있다는 것이다. 다시 말해 트루컬러(16.7M)표시장치라는 것은 하나의 도트에 인가되는 R, G, B가 각각 8비트의 계조를 가진 24비트, 즉 2²⁴개의 표현가능한 컬러수를 가진 표시장치를 말한다.

종래의 콘트롤러IC는 프레임메모리가 필요하므로 구조가 복잡해지고, 제조단가가 높아진다. 특히, 컬러수를 늘리기 위하여 입력과 처리시 계조비트수 L을 늘리게 되면 가격이 상당히 비싸진다. 실제로 현재 3비트, 6비트 드라이버IC의 샘플가격이 5~9$ 내외인 반면, 8비트 드라이버IC의 샘플가격은 25~40$로 가격차가 매우 심한 편이다(1995년 6월 기준)

그러나, 표시장치의 고급화에 따라 일반 사용자의 취향이 표현가능한 컬러수가 높은 쪽으로 흐르는 추세로 볼 때, 액정표시장치에서도CRT브라운관과 동일한 성능의 트루컬러(16Mega 컬러)를 구현해야 한다.

그러나, 액정표시장치는 CRT브라운관과 달리 색상수를 높이는 데에는 상당한 어려움이 뒤따른다. 그런데, 상기 해상도는 TFT어레이의 집적화에 의해 문제의 해소점을 찾을 수 있으나, 색상수를 늘리려면 상기 신호선구동드라이버IC에 인가되는 신호전압의 레벨을 늘려야 한다. 즉, 콘트롤러IC에 인가되는 영상신호 처리 비트 수를 높여야 한다는 문제가 있는 것이다. 앞에서도 설명했지만, 영상신호 처리 비트수를 높이면 드라이버IC 가격이 상승하므로, 가격을 낮추면서 도트루컬러를 구현할 수 있는 액정표시장치를 개발할 수 있도록 해야 한다.

제1도는 액정표시장치의 구조를 나타낸 개략도이다.

제2도는 디더링 역할을 하는 종래의 디더링콘트롤러IC를 나타낸 것이다.

제3도는 본 발명의 디더링콘트롤러회로를 나타낸 것이다.

제4도는 액정표시장치의 각 도트를 4개씩 그룹화한 블록을 나타낸 것이다.

제5도는 본 발명의 계조위치선정 회로의 한 예를 나타낸 것이다.

제6도는 본 발명의 dit1와 dit2의 파형을 나타낸 것이다.

제7도는 본 발명에서 계조출력값 DD를 계산하는 논리회로를 나타낸 것이다.

제8도는 본 발명의 실시예1에서 6비트의 계조정보가 인가된 도트의 그룹을 나타낸 것이다.

제9도는 본 발명의 실시예2에서 6비트의 계조정보를 프레임마다 한 라인씩 쉬프트시킨 도트의 그룹을 나타낸 것이다.

제10도는 본 발명의 실시예2에서 계조위치선정수단의 개략적인 구성을 나타낸것이다.

제11도는 실시예1에서 계조가 인가된 액정표시장치의 표시영역 일부를 나타낸 도면이다.

제12도는 실시예1과 실시예2에서 보정된 계조가 인가된 액정표시장치의 표시영역 일부를 나타낸 것이다.

＜도면의 주요부분에 대한 부호의 설명＞

10 : 콘트롤러IC 11 : 신호선구동드라이버IC

12 : 주사선구동드라이버IC 13 : 박막트랜지스터

14 : 화소 15 : 신호선

16 : 주사선

20 : FRC(Frame Rate Controller)콘트롤러

21 : ROM 22 : 래치회로

100 : 계조위치선정수단 101 : 계조제어수단

102 : 비트가산수단 103 : 래치수단

본 발명의 다계조처리회로는 도3에 나타낸 것과 같이 서로 다른 가중치를 갖는 L개의 비트입력단자와 상기 비트입력단자에서 계조정보를 인가받아 상기 계조정보를 M개의 상위비트출력단자와 L-M개의 하위비트출력단자로 나누는 래치수단(103)과; 수평동기신호입력단자 및 수직동기신호입력단자와 클럭신호를 인가받아 L-M개의 계조위치비트를 출력하는 계조위치선정수단(100)과; 상기 L-M개의 하위비트출력단자와 L-M개의 계조위치비트단자의 출력을 인가받아 1개의 계조출력단자에 계조의 온(on), 오프(off)정보를 출력하는 계조제어수단(101)과; 상기 M개의 상위비트출력단자와 상기 1개의 계조출력단자의 출력을 인가받아 상기 상위비트출력단자의 2진값과 상기 계조출력단자의 2진값을 더한 값을 상기 가산출력단자에 출력하는 비트가산수단(102)을 포함하여 구성되어 있다. 이러한 본 발명의 다계조처리회로는 하나의 화소에 해당하는 L개의 비트로 표현된 계조정보를 입력받아 보정하여 계조정보를 L보다 적은 M개의 비트로써 표현하는 것이다.

상기 다계조처리회로의 처리원리는 다음과 같다. 하나의 화소의 계조정보를 가지고 있는 L개의 비트정보를 입력받아 래치수단(103)에서 상기 비트정보를 상위비트 M개와 하위비트 L-M개로 나눈다. 또, 수평동기신호와 수직동기신호 및 클럭신호를 입력받아 계조위치선정수단(100)에서 상기 하위비트의 개수와 동일한 수의 계조위치비트를 출력한다. 즉, L-M개의 계조위치비트가 출력되는 것이다. 그러면, 계조제어수단(101)이 상기 하위비트와 상기 계조위치비트에 따라 1(high) 또는, 0(low)의 2진값을 갖는 계조출력값을 출력하게 되고, 상기 계조출력값를 상기 상위비트의 2진값에 더한 값을 보정된 계조정보로서 출력하게 된다.

실시예를 통해 본 발명을 상세히 설명하면 다음과 같다.

[실시예 1]

먼저 도4와 같이 액정표시장치의 각 도트를 가로와 세로방향으로 각각 2개씩, 총 4개의 도트를 하나의 블록으로 그룹화한다. 즉, 모든 도트를 4개씩 그룹화하고, 그룹화된 블록을 하나의 도트처럼 나타낸다는 것이다. 그리고, 상기 4개의 도트를 지정하는 신호로 사용하기 위하여 수평동기신호와 클럭신호를 계조위치선정수단(100)에서 조작함으로써 펄스 dit1,dit2를 구현한다. 이 dit1과 dit2의 값에 따라 모든 그룹화된 도트의 특정부분을 지정할 수 있다. 상기 그룹화된 도트의 상기 dit1, dit2를 구현하기 위한 계조위치선정수단(100)은 도5에 나타낸 것과 같이 만들어질 수 있다. 도5를 참조하면, 상기 계조위치선정수단(100)은 클럭입력단자에 인가되는 클럭신호(CLK)의 2배의 주기를 갖는 신호를 출력하는 제1계조위치선정수단(TD1)과, 수평동기신호입력단자에 인가하는 수평동기신호(Hs)의 2배의 주기를 갖는 신호를 출력하는 제2계조위치선정수단(TD2)으로 구성된다.

상기 클럭신호의 한 주기마다 dit1은 위상반전되고, 수평동기신호의 한 주기마다 dit2는 위상반전된다. 즉, dit1은 클럭신호의 두배의 주기를 갖고, dit2는 수평동기신호의 두배의 주기를 갖는다. 그러면, dit1과 dit2는 도6과 같은 파형을 갖게 된다. 이 때, 각각의 파형이 하이(high)일 때는 1로 로(low)일 때는 0으로 대치하면, 상기 dit1및 dit2의 파형에 따라 다음 표와 같이 그룹화된 모든 도트의 특정부분을 지정할 수 있다.

즉, dit1과 dit2의 위상이 모두 로(low)일 경우에는 A그룹의 도트에 계조를 인가하고, dit1이 로(low)이고, dit2가 하이(high)일 경우에는 B그룹의 도트에 계조를 인가하며, dit1이 하이(high)이고, dit2가 로(low)일 경우에는 C그룹의 도트에, dit1과 dit2 모두의 위상이 하이(high)일 경우에는 D그룹의 도트에 계조를 인가한다는 것이다.

외부데이터 입력단자에서 하나의 화소에 해당하는 8비트의 계조정보가 인가되면, 래치회로(103)에서 6비트의 상위비트(bit2, bit3, bit4, bit5, bit6, bit7)와 2비트(bit0, bit1)로 나눈다. 그리고, 상기 bit1과 bit2및 상기 하위비트를 계조 제어수단(101)이 인가받아 1 또는, 0의 값을 갖는 계조출력값 DD을 출력한다. 이 때, 상기 계조출력값은 도7과 같이 나타내어지는 논리회로로 구성될 수 있다.

도7을 참조하면, 상기 계조제어수단(101)은, 제1계조위치비트단자에 인가되는 제 1비트값과, 제 2계조위치비트단자에 인가되는 제 2비트값의 반전된 값과, 상기 래치수단의 하위비트출력단자에서 최하위 비트값을 갖는 제 3비트값의 논리곱을 구하는 제1논리곱수단(AND1)과, 상기 제1비트값과, 상기 제2비트값의 반전된 값과, 상기 제 3비트값보다 한 단계 위의 가중치를 갖는 제 4비트값의 논리곱을 구하는 제 2논리곱수단(AND2)과, 상기 제 2비트값과, 상기 제 3비트값과, 상기 제 4비트값의 논리곱을 구하는 제 3논리곱수단(AND3)과, 상기 제1비트의 반전된 값과, 상기 제 2비트값과, 상기 제4비트값의 논리곱을 구하는 제 4논리곱수단(AND4), 및 상기 제 1논리곱수단의 출력값과, 상기 제 2논리곱수단의 출력값과, 상기 제 3논리곱수단의 출력값과, 상기 제 4논리곱수단의 출력값의 논리합을 구하여 그 값을 계조출력단자로 보내는 논리합수단(OR)으로 구성된다.

이 논리회로의 논리식은 다음과 같다.

DD = dit2'*dit1*bit0+dit2'*dit1*bit1+dit2*bit1*bit0+dit2*dit1'*bit1

그런데, 본 발명에서는 도4에 나타낸 것처럼 하나의 도트가 실제 도트 A, B, C, D 4개를 묶은 하나의 그룹으로 표현되어지므로, A, B, C, D 각각의 도트에 한번씩 모두 4번의 계조정보를 인가해야 한다. 즉, 8비트의 계조 정보를 6비트로 줄여 인가하는 대신, 4번을 인가하여 8비트 계조정보를 가진 것처럼 표현한다는 것이다.

8비트 계조정보를 가졌다는 것은 그 계조단계가 256단계를 가졌다는 것이고, 6비트 계조정보를 가졌다는 것은 그 계조단계가 64단계를 가졌다는 것이다. 즉, 8비트 계조체계에서 128번 계조는 6비트 계조체계에서 32번 계조로 표현할 수 있다는 것이다. 그러나, 6비트 계조체계에서 33번 계조는 8비트 계조체계에서 132번 계조로 표현된다. 다시 말해, 6비트 계조체계에서의 한 단계의 계조차이는 8비트 계조체계에서 4단계의 계조차이를 가진다는 것이다. 즉, 6비트 계조체계에서의 각 계조단계마다 8비트 계조체계의 계조단계 3개가 더 존재한다는 것이다. 바로 본 실시예는 이 6비트 계조체계의 각 계조단계마다 존재하는 8비트 계조체계와의 계조차이 4단계를 표현하기위하여 6비트 계조체계의 계조정보를 4개의 그룹화된 도트에 각각 한 번씩 인가함으로써 8비트 계조체계의 계조정보를 인가한 것과 같은 효과를 내는 방법인 것이다.

표2는 계조차이 4단계를 표현하기 위하여 A, B, C, D 4개의 도트에 인가되는 계조와 상기 DD와의 관계를 나타낸 것이다.

표2에서 X는 DD를 버리는 것이고, O는 DD를 가산한다는 것이다. 그리고, 6비트 계조체계에서 각 계조단계마다 존재하는 8비트 계조체계에서의 계조단계 3개를 1/4 계조와 2/4 계조 및 3/4계조로 대치하였다. 상기 표2에서 DD를 버리는 것은 외부에서 인가된 8비트 계조단계의 계조정보 중에서 상위 6비트 계조정보를 변환없이 도트에 인가한다는 것이고, DD를 가산한다는 것은 외부에서 인가된 8비트 계조 단계의 계조정보 중에서 상위 6비트 계조정보의 한 단계 위의 계조단계를 도트에 인가한다는 것이다.

상기 표2에 의하면, 외부에서 인가된 8비트이 계조정보 중에서 하위비트 bit1, bit2 모두가 0일 경우는 상위 6비트만으로도 정확한 계조단계를 표현할 수 있다. 왜냐하면, 8비트의 계조체계에서 하위 2비트를 버리더라도 상위 6비트의 2진값과 6비트 계조체계에서의 2진값은 동일하기 때문이다. 그러므로, 이때에는 A, B, C, D 모두 상위 6비트의 계조정보를 변환없이 인가해도된다. 그리고, 하위 비트 중에서 최하위비트가 1이고, 다른 나머지 하위비트가 0인 경우는 1/4계조에 해당하므로, A, B, C, D중에 어느 하나의 도트만 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 나머지 3개의 도트는 상위 6비트의 계조정보를 변환없이 인가한다. 또, 최하위 비트가 0이고 다른 나머지 하위비트가 1인 경우는 2/4계조에 해당하므로, A, B, C, D중 두 개의 도트에 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 다른 두 개의 도트에는 상위 6비트의 계조정보를 변환없이 인가한다. 마지막으로 하위비트 두 개가 모두 1인 경우는 3/4계조에 해당하므로, A, B, C, D중 세개의 도트에 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가하고 나머지 하나의 도트에만 상위 6비트의 계조정보를 변환없이 인가한다.

그리고, 상위 6비트의 계조정보에서 한단계 위의 계조정보를 인가할 도트를 결정하는 수단은 표1에 나타내었던 dit1과 dit2의 위상이다. 표3은 계조정보를 인가할 도트를 결정하는 수단인 dit1, dit2와 계조정보의 단계를 결정하는 수단인 하위비트와의 논리관계에 의해 결정되는 DD신호의 진리표를 나타낸 것이다.

표3을 참조로 하여 본 실시예를 더 자세히 설명하도록 한다. 하위비트 bit0,bit1이 모두 0인 경우, 예를 들어 10110100과 같이 하위(가장 오른쪽에 위치한) 두개의 비트가 0인 경우를 예로 들어 보자, 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101 값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고 dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 상기 A그룹에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 상기 A와 B에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다는 것이다. dit1과 dit2가 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 A, B, C에 인가했던 것과 동일한 값을 계조로서 인가한다. 즉 도4에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다는 것이다. A, B, C, D에 동일한 계조값이 인가되는 이유는 상기 하위비트가 모두 0이므로, 상기 계조출력값 DD는 0이 되기 때문이다. 즉, 실제로 인가된 8비트의 계조정보와 하위비트를 모두 버린 6비트의 계조정보값이 동일하다는 것이다. 이 경우의 도트의 모양을 나타낸 것이 도8a에 나타내었다.

이번에는 하위비트 bit0이 1이고, bit1이 0인 경우, 예를 들어 10110101과 같이 최하위비트가 1이고, 두 번째의 하위비트가 0인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 계조를 인가한다. 이 때에는 상기 A에 인가했던 것과 동일한 값 101101을 계조로서 인가한다. 그러나, 만약 B에 A와 동일한 값의 계조를 인가했다면, C에 한 단계 위의 계조를 인가한다. 그 이유는 한 단계 위의 계조를 인가하는 도트는 A, B, C, D중 어느 것이라도 상관없기 때문이다. 이때에도 도4에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 계조를 인가한다. 이때에도 A, B, C에 동일한 값의 계조를 인가했다면, D에 한단계 위의 계조를 인가한다. 그 이유도 역시 한 단계 위의 계조를 인가하는 도트는 A, B, C, D중 어느 것이라도 상관없기 때문이다. 마찬가지로 여기서도 도4에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이 경우의 도트의 모양을 나타낸 것이 도8b이다.

이번에는 하위비트 bit0이 0이고, bit1이 1인 경우, 예를 들어 10110110과 같이 최하위비트가 0이고, 두 번째의 하위비트가 1인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 계조를 인가한다. 이 때에는 상기 A에 인가했던 것에 1을 더한 값 즉, B에 인가했던 것과 동일한 값 101110을 계조로서 인가한다. 이 때에도 도4에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 A그룹에 인가했던 것과 동일한 값 101101계조를 인가한다. 마찬가지로 여기서도 도4에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이 때, 주의할 점은 입력된 계조 10110110의 상위 6비트 값인 101101을 계조로 인가하는 도트와 상위 6비트 값의 한 단계 위의 값인 101110을 계조는 어느 도트에 인가되더라도 상관없으나, 반드시 두 개의 도트에 상위 6비트 값의 한 단계 위의 값의 계조가 인가되어야 한다는 것이다. 이 경우의 도트의 모양을 나타낸 것이 도8c이다.

이번에는 하위비트 두 개가 모두 1인 경우, 예를 들어 10110111과 같이 최하위비트와 두번째의 하위비트가 모두 1인 경우를 예로 들어 보자. 먼저 dit1과 dit2가 0인 경우는 표1에 나타낸 것과 같이 A그룹에 해당하는 도트에 상위 6비트의 101101값을 계조로서 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 A에 해당하는 도트에 계조를 인가한다는 것이다. 그리고, dit1이 1이고, dit2가 0인 경우는 표1에 나타낸 것과 마찬가지로 B그룹에 해당하는 도트에 계조를 인가하지만, 상위 101101에 1을 더한 값, 101110을 인가한다. 즉, 도4에 나타내었던 도트의 그룹에서 B에 해당하는 도트에 계조를 인가하되, 한 단계 위의 계조를 인가한다는 것이다. 그리고, dit1이 0이고, dit2가 1인 경우는 표1에 나타낸 것과 마찬가지로 C그룹에 해당하는 도트에 상기 B에 인가했던 것과 동일한 값 101110을 계조로서 인가한다. 이때에도 도4에 나타내었던 도트의 그룹에서 C에 해당하는 도트에 계조를 인가한다. dit1과 dit2가 모두 1인 경우는 표1에 나타낸 것과 같이 D그룹에 해당하는 도트에 상기 C그룹에 인가했던 것과 동일한 값 101110계조를 인가한다. 마찬가지로 여기서도 도4에 나타내었던 도트의 그룹에서 D에 해당하는 도트에 계조를 인가한다. 이때, 주의할 점은 입력된 계조 10110110의 상위 6비트 값인 101101을 계조로 인가하는 도트와 상위 6비트 값의 한 단계 위의 값인 101110을 계조는 어느 도트에 인가되더라도 상관없으나, 반드시 세 개의 도트에 상위 6비트 값의 한 단계 위인 값의 계조가 인가되어야 한다는 것이다. 즉, 하나의 도트만이 상위 6비트 값인 101101이고, 나머지 도트는 한 단계 위의 101110의 계조를 가져야 한다. 이 경우의 도트의 모양을 나타낸 것이 도8d이다.

[실시예 2]

실시예1에서와 같이 계조를 표현하면, A, B, C, D의 그룹도트가 정형화되어 특정 도트가 특정계조를 계속 표현함으로써 해상도 저하가 일어날 수 있다. 그래서, 도9에 나타낸 것과 같이 프레임마다 도트를 수평방향과 수직방향으로 한 라인씩 쉬프트하여 그룹화함으로써 해상도저하를 감소시킬 수도 있다.

본 실시예2의 계조위치선정수단(100)의 개략적인 회로도는 도10에 나타낸 것과 같다. 도10을 참조하면, 상기 계조위치선정수단(100)은 상기 클럭입력단자에 인가되는 클럭신호(CLK)의 2배의 주기를 갖는 신호를 출력하는 제1계조위치선정수단(TD1), 상기 수평동기신호입력단자에 인가되는 수평동기신호(Hs)의 2배의 주기를 갖는 신호를 출력하는 제2계조위치선정수단(TD2), 및 상기 수직동기신호입력단자에 인가되는 수직동기신호(Vs)의 2배의 주기를 갖는 신호를 출력하는 프레임지정수단(TD3)으로 구성되며, 상기 프레임지정수단(TD3)의 출력신호와 상기 제1계조위치선정수단(TD1)의 출력신호와 상기 제1계조위치선정수단의 출력신호의 반전신호를 입력받아 다중화(멀티플레스:Multiplex)하여 제1계조위치단자로 출력하는 제1멀티플렉스수단(MUX1)과, 상기 프레임지정수단(TD3)의 출력신호와 상기 제2계조위치선정수단(TD2)의 출력신호와 상기 제2계조위치선정수단의 출력신호의 반전신호를 입력받아 다중화(멀티플레스:Multiplex)하여 제2계조위치단자로 출력하는 제2멀티플렉스수단(MUX2)을 더 포함하여 구성될 수 있다.

도11은 실시예1을 통한 계조가 인가된 액정표시장치의 표시영역 일부를 나타낸 도면이고, 도12는 실시예1과 실시예2를 통해 보정된 계조가 인가된 액정표시장치의 표시영역 일부를 나타낸 것이다. 그룹화된 각 도트는 실제로는 확연히 구분된 6비트의 계조가 인가되고 있지만, 육안으로 확인하면 구분이 불가능한 8비트의 계조인 것처럼 보이게 된다. 그리고, 이 계조를 R, G, B신호에 대응하여 화소에 인가하면, R, G, B 각각 6비트인 총 18비트의 신호로써 R, G, B 각각 8비트의 계조인 24비트(16.7Mega)의 트루컬러를 구현할 수 있다. 그래서, 트루컬러 액정표시장치의 구동회로 제조를 위한 단가가 감소하게 된다.

사실상, 액정표시장치는 CRT브라운관과 달리 화소당 표현할 수 있는 컬러의 색상수, 또는 흑백의 계조단계를 높이는 데에 상당한 어려움이 뒤따른다. 액정표시장치에서 표현할 수 있는 색상수를 늘리려면 상기 신호선드라이버IC에 인가되는 신호전압의 레벨단계를 늘릴 수 있도록 인가되는 계조의 비트 수를 증가시켜야 한다. 하지만, 그 가격이 상당히 고가이므로 적은 개수의 비트로 더 많은 단계의 계조를 표현 할 수 있는 방법을 찾게 되는 것이다.

바로 본 발명은 8비트의 계조정보를 6비트 또는, 그 이하의 비트수로 표시함으로써 액정표시장치에서 사용될 수 있는 콘트롤러IC의 구입가 또는, 제조가격을 낮출 수 있다. 또한, 반드시 본 실시예와 같이 8비트의 계조가 아니라 7비트 또는, 더 낮은 6비트의 계조를 표현 할 때에도 적용 될 수 있다. 즉, 서너개의 계조비트로써 6, 7비트의 계조를 나타낼 수도 있다는 것이다. 결국, 본 발명은 적은 계조비트 수로 많은 계조를 표현 할 수 있는 다계조처리방법이다.

다만, 본 발명은 하나의 계조를 나타내기 위하여 4개의 도트를 사용하므로, 전체적인 해상도 저하가 있어날 수 있으나, 도트의 수는 박막트랜지스터 제조기술의 발달에 따라 얼마든지 늘어날 수 있으므로 충분히 해결할 수 있는 문제이다. 오히려 박막트랜지스터 제조기술에 비해 계조비트의 미세제어 기술이 늦으므로, 본 발명은 해상도 저하를 감안하더라도 충분히 트루컬러를 표현하는데 더 큰 이익이 있다.

Claims

L개의 비트입력단자와 클럭신호입력단자 및 L-2개의 상위비트출력단자와 2개의 하위비트출력단자로 구성되고, 상기 비트입력단자에 입력된 신호의 최하위비트 및 최하위비트의 한단계위의 비트를 하위비트출력단자에 인가하고, 나머지비트를 상위비트출력단자에 인가하는 래치수단과; 수평동기신호를 입력받는 수평동기입력단자와 수직동기신호를 입력받는 수직 동기입력단자와 및 클럭신호를 입력받는 클럭입력단자와, 제1계조위치비트단자와 제2계조위치비트단자로 구성되고, 상기 수평동기신호의 한 주기마다 토글(toggle)되는 제1계조위치비트를 상기 제1계조위치비트단자에 출력하고, 상기 수직동기신호의 한 주기마다 토글(toggle)되는 제2계조위치비트를 상기 제2계조위치비트단자에 출력하는 계조위치선정수단과; 상기 2개의 하위비트출력단자와 제1계조위치비트단자 및 제2계조위치비트단자의 출력에 대응하는 입력단자와, 1개의 계조출력단자로 구성되고, 상기 하위비트의 2진값의 각각의 경우에 대응하는 네 개의 계조가산비트를 차례로 출력하는 계조제어수단; 상기 L-2개의 상위비트출력단자와 상기 1개의 계조출력단자에 대응하는 입력단자와, L-2개의 가산비트출력단자로 구성되고, 상기 상위비트출력단자값이 모두 1(high)인 경우를 제외하고, 상기 상위비트의 2진값과 상기 계조가산비트의 2진값을 더한 보정계조비트를 상기 가산출력단자에 출력하는 비트가산수단을 포함하여 구성된 다계조처리장치.
제1항에 있어서, 상기 비트입력단자는 영상신호의 계조를 입력받는 다계조처리장치.
제1항에 있어서, 상기 가산비트출력단자의 개와 상기 상위비트출력단자의 개수가 동일한 다계조처리장치.
제1항에 있어서, 상기 계조위치선정수단은 상기 클럭입력단자에 인가되는 클럭신호의 2배의 주기를 갖는 신호를 출력하는 제1계조위치선정수단과; 상기 수평동기신호입력단자에 인가되는 수평동기신호의 2배의 주기를 갖는 신호를 출력하는 제2계조위치선정수단으로 이루어진 다계조처리장치.
제1항에 있어서, 상기 계조위치선정수단은 상기 클럭입력단자에 인가되는 클럭신호의 2배의 주기를 갖는 신호를 출력하는 제1계조위치선정수단과; 상기 수평동기신호입력단자에 인가되는 수평동기신호의 2배의 주기를 갖는 신호를 출력하는 제2계조위치선정수단과; 상기 수직동기신호입력단자에 인가되는 수직동기신호의 2배의 주기를 갖는 신호를 출력하는 프레임지정수단으로 이루어진 다계조처리장치.
제5항에 있어서, 상기 계조위치선정수단은, 상기 프레임지정수단의 출력신호와 상기 제1계조위치선정수단의 출력신호와 상기 제1계조위치선정수단의 출력신호의 반전신호를 입력받아 다중화(멀티플렉스:Multiplex)하여 제1계조위치단자로 출력하는 제1멀티플렉스수단과; 상기 프레임지정수단의 출력신호와 상기 제2계조위치선정수단의 출력신호와 상기 제2계조위치선정수단의 출력신호의 반전신호를 입력받아 다중화(멀티플렉스:Multiplex)하여 제2계조위치단자로 출력하는 제2멀티플렉스수단을 더 포함하는 것을 특징으로 하는 다계조처리장치.
제1항에 있어서, 상기 계조제어수단은 제1계조위치비트단자에 인가되는 제1비트값과, 제2계조위치비트단자에 인가되는 제2비트값의 반전된 값과, 상기 래치수단의 하위비트출력단자에서 최하위 비트값을 갖는 제3비트값의 논리곱을 구하는 제1논리곱수단과; 상기 제1비트값과, 상기 제2비트값의 반전된 값과, 상기 제3비트값보다 한 단계 위의 가중치를 갖는 제4비트값의 논리곱을 구하는 제2논리곱수단과; 상기 제2비트값과, 상기 제3비트값과, 상기 제4비트값의 논리곱을 구하는 제3논리곱수단과; 상기 제1비트의 반전된 값과, 상기 제2비트값과, 상기 제4비트값의 논리곱을 구하는 제4논리곱수단과; 상기 제1논리곱수단의 출력값과, 상기 제2논리곱수단의 출력값과, 상기 제3논리곱수단의 출력값과, 상기 제4논리곱수단의 출력값의 논리합을 구하여 그 값을 계조출력단자로 보내는 논리합수단으로 구성된 다계조처리장치.
제1항에 있어서, 하위비트가 모두 0일 경우, 계조가산비트 네 개가 모두 0이 출력되는 계조제어수단으로 구성된 다계조처리장치.
제1항에 있어서, 최하위비트만 1일 경우, 네 개의 계조가산비트 중 어느 하나가 1이 출력되는 계조제어수단으로 구성된 다계조처리장치.
제1항에 있어서, 최하위비트만 0일 경우, 네 개의 계조가산비트 중 두 개가 1이 출력되는 계조제어수단으로 구성된 다계조처리장치.
제1항에 있어서, 하위비트가 모두 1일 경우, 네 개의 계조가산비트 중 세 개가1이 출력되는 계조제어수단으로 구성된 다계조처리장치.
제1항, 제8항, 제9항, 제10항, 제11항, 중 어느 한 항에 있어서, 상기 네 개의 계조가산비트는 제1계조위치비트와 제2계조위치비트의 값의 각각의 경우에 대응되어 차례로 출력되는 다계조처리장치.
수평방향으로 2개의 도트를 A와 B의 한 조로, 수직방향으로 2개의 도트를 C와 D의 한 조로 구분하여 적어도4개가 하나의 매트릭스형태를 이룬 도트들을 하나로 그룹화하고, 상기 각 도트는 L비트의 계조를 인가하고, 최하위중간계조는 상기 4개의 도트 중, 어느 하나에 상위 계조를 인가하고, 한단계 위의 중간계조는 상기 4개의 도트 중, 두개에 상위 계조를 인가하고, 최상위 중간계조는 상기 4개의 도트 중, 세 개에 상위 계조를 인가하는 다계조처리방법.