KR20060020803A

KR20060020803A - 표시 장치의 프레임 레이트 제어 방법

Info

Publication number: KR20060020803A
Application number: KR1020040069482A
Authority: KR
Inventors: 김아름; 박용은
Original assignee: 삼성전자주식회사
Priority date: 2004-09-01
Filing date: 2004-09-01
Publication date: 2006-03-07

Abstract

표시 장치의 프레임 레이트 제어 방법이 개시되어 있다. 프레임 레이트 제어 방법은, 그래픽 소스로부터 n비트의 RGB 데이터를 입력받는 단계와; n비트의 RGB 데이터를 상위(n-d)비트와 하위d비트로 구분하는 단계; 및 연속하는 개의 프레임 동안, RGB 데이터의 상위(n-d)비트가 나타내는 각각의 계조를 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하되, 임의의 한 상위(n-d)비트가 나타내는 계조에 대해서는 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하여 표현하는 단계로 구성된다. 따라서, 종래에 발생하던 최상위 4계조의 표현 불능에 따른 컬러 표현의 제한 및 감마 왜곡의 문제를 해소할 수 있다.

Description

표시 장치의 프레임 레이트 제어 방법 {Frame Rate Control Method of Display Device}

도 1은 종래의 액정 표시 장치의 프레임 레이트 제어 방법을 설명하기 위한 도표이다.

도 2는 종래의 프레임 레이트 제어 방법에서 상위 8계조에서의 블록 표시 상태를 나타내는 도표이다.

도 3은 본 발명의 바람직한 실시예에 따른 프레임 레이트 제어 방법을 적용하기 위한 액정 표시 장치의 구성을 나타내는 블록도이다.

도 4는 본 발명의 바람직한 실시예에 따른 액정표시 장치의 프레임 레이트 제어 방법의 흐름을 나타내는 순서도이다.

도 5는 임의의 한 상위6비트가 나타내는 계조를 그 바로 상위의 상위6비트가 나타내는 계조와의 시간적 및 공간적 발생빈도의 조절을 통해서 8개의 계조로 세분화한 상태를 설명하기 위한 도표이다.

도 6은 도 5의 8가지로 세분화된 패턴을 최상위에서 8번째 계조에 적용하였을 경우의 블록 상태를 나타내는 도표이다.

본 발명은 컬러 표현의 제한을 해소할 수 있는 표시 장치의 프레임 레이트 제어(FRC : Frame Rate Control) 방법에 관한 것이다.

최근 들어, 모니터, 노트북, 티브이 및 이동 통신 단말기 등의 경량화 및 박형화 추세에 따라 표시 장치도 경량화 및 박형화가 요구되고 있으며, 이러한 요구의 충족을 위해 기존의 음극선관 대신 다양한 플랫 패널 표시 장치(Flat Panel Display)의 개발 및 대중화가 급속히 이루어지고 있다.

액정 표시 장치는 이러한 플랫 패널 표시 장치의 하나로, 공통 전극과 색 필터 등이 형성되어 있는 상부 기판의 배향막과, 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 기판의 배향막 사이에 유전율 이방성(Dielectric Anisotropy)을 갖는 액정물질을 주입해 놓고, 화소 전극과 공통 전극에 전압을 인가하여 전계를 형성함으로써 액정 분자들의 배열을 변경하고, 이를 통하여 빛의 투과율을 조절함으로써 화상을 표시하는 장치이다.

이러한 액정 표시 장치에는 외부의 그래픽 소스로부터 레드, 그린 및 블루의 N비트 RGB 데이터가 입력된다. 입력된 RGB 데이터는 액정 표시 장치의 타이밍 제어부에서 그 데이터 포맷이 변환된 후, 소스 구동 IC(Integrated Circuit)에 의해서 계조 데이터에 맞는 아날로그 계조 전압(Gray Voltage)이 선택되고, 그 선택된 계조 전압이 액정 패널로 인가됨으로써 동작이 수행된다.

통상, 상기 그래픽 소스에서 타이밍 제어부로 입력되는 RGB 데이터의 비트수와 소스 구동 IC의 처리 가능한 비트(Bit)수는 동일하여야 하는데, 현재 출시되고 있는 액정 표시 장치에서는 레드, 블루 및 그린이 각각 8비트(n = 8)인 24비트(3 ㅧn = 24) 제품이 보편적이다.

그런데, 이러한 8비트의 RGB 데이터를 처리할 수 있는 소스 구동 IC는 그 가격이 매우 고가이므로, 그 보다 낮은 처리 능력을 갖는 소스 구동 IC를 이용하여 액정 표시 장치를 설계할 수 있다면, 그 제품 단가가 대폭 낮아질 수 있다.

이러한 기술적 필요에 따라 제안된 기술이 바로 타이밍 제어부에 적용되는 기술인 프레임 레이트 제어(FRC; Frame Rate Control)이다. 이는 입력된 n비트의 RGB 데이터 중 소스 구동 IC에서 처리 가능한 비트수인 (n-d) 비트만을 이용하여 표시가 가능하도록 프레임 데이터를 재구성하는 기술로서, 이때 d는 정수이며 입력 RGB 데이터의 하위 소정의 비트 수를 나타낸다.

상기 프레임 레이트 제어 방법에 따르면, 연속하는 개의 프레임 동안, 각 프레임에서 RGB 데이터의 하위 d비트를 이용하여 RGB 데이터의 (n-d) 비트가 나타내는 계조값 'A'와 그 바로 상위 계조인 'A+1'의 프레임별 발생 빈도를 조정함으로써 프레임 데이터를 변환시킨다. 또한, 프레임 내의 소정 화소 단위, 예를 들어 4 ㅧ2의 화소 단위로도 상기 두 계조 'A'와 'A+1'의 프레임별 발생 빈도가 공간적으로 조정되도록 배치함으로써, 시간적 및 공간적으로 화면 표시를 평균하였을 때, n비트의 RGB 데이터에 의하여 표시가 이루어지는 것처럼 인식시킬 수 있다. 즉, 계조 'A'와 'A+1' 사이에 개의 계조를 추가로 표시할 수 있으며, 이것은 (n-d)비트의 RGB 데이터에 d비트를 추가하여 n비트의 RGB 데이터에 의하여 표시가 이루어지는 것과 동일한 효과를 얻는다.

도 1은 종래의 액정 표시 장치의 프레임 레이트 제어 방법을 설명하기 위한 도표로서, n=8비트이고, d=2비트인 경우, 4프레임 동안 하위2비트의 상태에 따른 4 ㅧ2 화소 블록의 표시 상태를 나타내고 있다. 이때, 상기 화소 블록의 빗금친 화소는 RGB 데이터의 상위6비트가 나타내는 계조값이며, 빗금치지 않은 화소는 상기 상위6비트가 나타내는 계조값에 '1'을 더한 값, 즉 그 바로 상위6비트의 계조값을 의미한다.

도 1을 참조하면, 하위2비트의 4가지 상태는 각각 두 계조 'A'와 'A+1' 사이의 4가지 계조를 나타내며, '00'은 'A', '01'은 'A+1/4', '10'은 'A+2/4', '11'은 'A+3/4'의 계조를 각각 나타낸다.

먼저, 하위 비트가 '00'인 경우에 대해 설명하면, 공간적인 관점에서 볼 때 하위 2비트가 '00'이면, 8개의 화소를 갖는 4 ㅧ2 화소 블록에서는 계조 'A+1'이 항상 0개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서 볼 때도 하위 2비트가 '00'이면 모든 화소에서 'A+1'화소는 0개가 발생하므로 'A' 계조값만 발생하도록 데이터가 구성된다.

또한, 하위 비트가 '01'인 경우에는 공간적인 관점에서 볼 때 계조 'A+1'이 항상 2개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'A+1'이 4프레임 동안 1번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위 비트가 '01'일 경우, 계조 'A'에 '1/4'를 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

또, 하위 비트가 '10'인 경우에는 공간적인 관점에서 볼 때 계조 'A+1'이 항상 4개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'A+1'이 4프레임 동안 2번만 발생하도록 데이터가 구성된다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위 비트가 '10'일 경우, 계조 'A'에 '2/4'를 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

마찬가지로, 하위 비트가 '11'인 경우에는 공간적인 관점에서 볼 때 계조 'A+1'이 항상 6개의 화소에서 발생하도록 데이터가 구성되며, 시간적 관점에서는 각 화소에서 계조 'A+1'이 4번의 프레임 동안 3번씩 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위 비트가 '11'일 경우, 계조 'A'에 '3/4'를 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

이렇게, 상위 6비트의 계조를 그 상위 6비트+1 계조와의 발생 빈도 조절을 통해서 4개로 나누어 표현하므로, 결국 소스 구동 IC의 규격인 6비트만을 이용하여 8비트의 계조를 표현할 수 있게 되는 것이다.

그런데, 이러한 종래의 프레임 레이트 제어 방법에 따르면, 상위 4개의 계조에서 감마(Gamma) 왜곡이 존재하며, 이로 인하여 표시 가능한 컬러의 수가 감소하는 문제점이 있다.

즉, RGB가 8비트이므로, 표현 가능한 전체 계조수는 = 256개이다. 따라서, 0 ~ 255까지의 계조값을 나타낼 수 있어야 한다. 그런데, 앞서 설명했듯이 프레임 레이트 제어 방법에서는 임의의 계조와 그 상위 계조의 발생 빈도를 조절하여 RGB 데이터가 확장된 것처럼 표현하므로, 반드시 임의의 계조에는 그 상위 계조가 존재하여야 한다. 그러나, 마지막의 상위 4계조에서는 RGB 데이터의 상위 6비트가 '111111'이 되고, 상술한 상위 4계조에서는 그 상위 계조가 존재하지 않기 때문에 표현이 불가능하다.

도 2는 종래의 프레임 레이트 제어 방법에서 상위 8계조에서의 블록 표시 상태를 나타내는 도표로서, n=8비트이고, d=2비트인 경우, 4프레임 동안 하위 2비트의 상태에 따른 4 ㅧ2 화소 블록의 표시 상태를 나타내고 있다. 이때, 빗금친 부분은 상위6비트 '111110'의 계조값이며, 빗금치지 않은 부분은 상위6비트 '111111'의 계조값이다.

도 2에 도시된 바와 같이, 하위 5계조까지 즉, 248계조, 249계조, 250계조 및 251계조는 상위 6비트가 '111110'이므로 상위 비트인 '111111'이 존재한다. 따라서, 하위비트를 '00', '01', '10' 및 '11'로 구분하여 각각 표현이 가능하다.

그런데, 하위 4계조 즉, 252계조, 253계조, 254계조 및 255계조를 살펴보면, 상위 6비트가 '111111'이므로 상위 비트인 '111111' + '1'이 존재할 수 없다. 따라서, 252 내지 255 계조는 종래의 프레임 레이트 제어 방법을 통하여 공간적 및 시간적으로 세분화하여 표현하는 것이 불가능하므로, 상위의 4계조를 동일한 하나의 계조로 표현하도록 미리 설정할 수밖에 없는 것이다.

그러므로, 종래의 프레임 레이트 제어 방법에서는 RGB 즉, 레드, 그린 및 블루 데이터의 8비트가 각각 나타낼 수 있는 값이 253개이므로 RGB 합성에 의하여 표현할 수 있는 총 컬러의 수는 253 ㅧ253 ㅧ253 = 16,194,277이므로 대략 16.2만 컬 러만을 표현할 수 있다.

그런데, 이는 이상적인 컬러의 수인 256 ㅧ256 ㅧ256 = 16,777,216 즉 16.7만 컬러에 비해서 대략 6만개 정도가 모자라 액정 디스플레이 장치의 이상적인 컬러 구현을 달성하지 못하는 것이 사실이다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 최상위 4계조의 표현 불능에 따른 컬러 표현의 제한을 해소하기 위한 프레임 레이트 제어 방법을 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치의 프레임 레이트 제어 방법은, 그래픽 소스로부터 n비트의 RGB 데이터를 입력받는 단계와; n비트의 RGB 데이터를 상위(n-d)비트와 하위d비트로 구분하는 단계; 및 연속하는 개의 프레임 동안, RGB 데이터의 상위(n-d)비트가 나타내는 각각의 계조를 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하되, 임의의 한 상위(n-d)비트가 나타내는 계조에 대해서는 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하여 표현하는 단계로 이루어진다.

이때, 상기 임의의 한 상위(n-d)비트가 나타내는 계조를 개의 계조로 세분화하기 위해서, 상위(n-d)비트에 대응하는 하위d비트 및 상위(n-d)비트의 최하자리비트를 사용한다.

한편, 통상적인 액정 표시 장치에서는 RGB 각 6비트를 수용하는 소스 구동 IC이 사용되므로, 이 경우 그래픽 소스로부터 8비트의 RGB 데이터를 입력받는 단계와; 8비트의 RGB 데이터를 상위6비트와 하위2비트로 구분하는 단계; 및 연속하는 4개의 프레임 동안, RGB 데이터의 상위6비트가 나타내는 각각의 계조'A'를 그 바로 상위의 상위6비트가 나타내는 계조'A+1'과 시간적 및 공간적 발생빈도를 조절하여 4개의 계조로 세분화하되, 임의의 한 상위6비트가 나타내는 계조'B'에 대해서는 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적 발생빈도를 조절하여 8개의 계조로 세분화하여 표현하는 단계로 구성한다.

이때, 상기 임의의 한 상위6비트가 나타내는 계조 'B'는 대응하는 8개로 구분된 하위2비트에 따라 8개의 계조로 세분화하며, 여기서 하위2비트로 8개의 계조로 세분화하기 위해서 상위6비트의 최하자리비트를 확장자로 사용한다.

상기 하위2비트는 '00', '00-1', '01', '01-1', '10', '10-1', '11' 및 '11-1'로 구분되는데, 하위2비트가 '00이면 상기 임의의 한 상위6비트가 나타내는 'B'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '00-1'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+1/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '01'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+2/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '01-1'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+3/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '10'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+4/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '10-1'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+5/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '11'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+6/8'계조가 발생하도록 데이터를 구성하고, 상기 하위2비트가 '11-1'이면 상기 임의의 한 상위6비트가 나타내는 계조'B'를 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+7/8'계조가 발생하도록 데이터를 구성한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

<실시예>

먼저, 본 발명의 바람직한 실시예에 따른 액정 표시 장치의 프레임 레이트 제어 방법을 설명하기 위하여, 그 프레임 레이트 제어 방법이 적용되는 액정 표시 장치의 구성을 살펴보기로 한다.

도 3은 본 발명의 바람직한 실시예에 따른 프레임 레이트 제어 방법을 적용 하기 위한 액정 표시 장치의 구성을 나타내는 블록도이다.

도 3을 참조하면, 액정 표시 장치는 타이밍 제어부(10), 전압 발생부(20), 게이트 구동부(40), 소스 구동부(30) 및 액정 패널(50)로 구성된다.

타이밍 제어부(10)는 외부의 그래픽 소스로부터 RGB 데이터, 프레임의 시점을 나타내는 인에이블 신호(DE), 동기 신호(SYNC) 및 클럭 신호(CLK)를 각각 입력받아, 프레임 레이트 제어와 RGB 데이터의 타이밍 재분배 등의 데이터 처리를 수행한 뒤, 소스 구동부(30)로 전송한다. 또한, 소스 구동부 제어 신호 및 게이트 구동부 제어 신호를 생성하여 각각 전달한다.

전압 발생부(20)는 액정 패널(50)의 게이트 라인을 스캐닝하기 위한 게이트 온/오프 전압을 생성하여 게이트 구동부로 출력한다.

소스 구동부(30)는 타이밍 제어부(10)로부터 전송되는 RGB의 계조 데이터에 따라 대응하는 아날로그 계조 전압을 선택하여 액정 패널(50)로 인가한다. 또한, 게이트 구동부(40)는 전압 발생부(20)로부터 게이트 온/오프 전압을 전달받아 액정 패널(50)의 게이트 라인을 스캐닝하기 위한 스캔 신호를 액정 패널(50)로 인가한다.

액정 패널(50)은 서로 교차하는 다수의 게이트 라인 및 데이터 라인과, 각 게이트 라인 및 데이터 라인이 교차하는 영역에 형성된 화소로 구성되며, 게이트 구동부(40)로부터 인가되는 스캔 신호에 따라 각 게이트 라인이 순차적으로 스캐닝 될 때마다 아날로그 계조 전압이 데이터라인을 거쳐 대응하는 화소에 인가됨으로써 이미지를 출력한다.

프레임 레이트 제어 방법은 상술한 도 3에 도시된 액정 표시 장치의 타이밍 제어부(10)에 적용되는 방법으로서, 도 4는 본 발명의 바람직한 실시예에 따른 액정표시 장치의 프레임 레이트 제어 방법을 설명하기 위한 순서도이다.

먼저, 외부의 그래픽 소스로부터 액정 표시 장치의 타이밍 제어부로 n비트의 RGB 데이터가 입력되면(단계 S1), 그 n비트의 RGB 데이터를 상위(n-d)비트와 하위d비트로 구분한다(단계 S2). 이때, 상기 n비트는 본 실시예에서 통상적인 규격인 8비트로 하고, 상위 비트는 원가 절감을 위한 통상의 소스 구동 IC의 처리 규격인 6비트, 하위 비트는 2비트로 한다. 따라서, 프레임 레이트 제어는 상기 상위6비트만을 이용하여 8비트의 계조를 모두 표현할 수 있다.

이어서, 연속하는 개의 프레임 동안, RGB 데이터의 상위(n-d)비트가 나타내는 각각의 계조를 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하되(단계 S3), 임의의 한 상위(n-d)비트가 나타내는 계조에 대해서는 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적인 발생빈도를 조절하여 개의 계조로 세분화한다(단계 S4).

다시 말해, 4개의 프레임 동안 RGB 데이터의 상위6비트가 나타내는 각각의 계조 'A'를 그 바로 상위의 상위6비트가 나타내는 계조 'A+1'과 발생빈도를 조절하여 4개의 계조 즉, 'A', 'A+1/4', 'A+2/4' 및 'A+3/4'로 종래와 같이 세분화하되, 임의의 한 상위6비트가 나타내는 계조 'B'에 대해서는 그 바로 상위의 상위6비트가 나타내는 계조 'B+1'과의 발생빈도 조절을 통해서 8개의 계조 즉, 'B', 'B+1/8', 'B+2/8', 'B+3/8', 'B+4/8', 'B+5/8', 'B+6/8', 'B+7/8'로 세분화하는 것이다.

도 5는 임의의 한 상위6비트가 나타내는 계조를 그 바로 상위의 상위6비트가 나타내는 계조와의 시간적 및 공간적 발생빈도의 조절을 통해서 8개의 계조로 세분화한 상태를 설명하기 위한 도표로서, n=8비트이고, d=2비트인 경우 4프레임 동안 하위 2비트의 상태에 따른 4 ㅧ2 화소 블록의 표시 상태를 나타내고 있다.

이때, 상기 화소 브록의 빗금친 화소는 RGB 데이터의 상위6비트가 나타내는 계조 'B'이며, 빗금치지 않은 화소는 상기 상위6비트에 '1'을 더한 값이 가지는 계조 'B+1'을 의미한다.

도 5를 참조하면, 하위2비트의 상태는 각각 두 계조 'B'와 'B+1' 사이의 8가지 계조이며, '00'은 'B', '00-1'은 'B+1/8', '01'은 'B+2/8', '01-1'은 'B+3/8', '10'은 'B+4/8', '10-1'은 'B+5/8', '11'은 'B+6/8', '11-1'은 'B+7/8'의 계조를 각각 나타낸다. 이때, 하위2비트는 2비트이기 때문에 8비트를 표현하려면 하나의 비트가 더 필요한데, 이는 상위 6비트의 최하위자리비트 즉, 자리를 이용한다.

즉, 상위6비트의 최하위자리비트(자리)가 '0'이고 하위2비트의 상태가 '00', '01', '10', '11'은 '00', '00-1', '01', '01-1'로 표현되고, 연속해서 상위 6비트의 최하위자리비트(자리)가 '1'로 천이되고 하위2비트의 상태가 '00', '01', '10', '11'이면 '10', '10-1', '11', '11-1'로 표현하는 것이다. 이때, 상위 6비트의 최하위자리비트는 '0' 및 '1'값은 하위2비트를 확장하기 위한 구분자 역할만 수행하고, 수치적인 의미는 없다.

도 5에서, 하위2비트가 '00'인 경우에 대해 설명하면, 공간적인 관점에서 볼 때 8개의 화소를 갖는 4 ㅧ2 화소 블록에서 계조 'B+1'이 항상 0개의 화소에서 발 생하도록 데이터가 구성되며, 시간적인 관점에서 볼 때도 하위2비트가 '00'이면 모든 화소에서 'B+1'의 화소는 0개가 발생하므로 'B' 계조값만 발생하도록 데이터가 구성된다.

한편, 하위2비트가 '00-1'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 1개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 확률적으로 1/2번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '00-1' 경우, 계조 'B'에 '1/8'을 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

또한, 하위2비트가 '01'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 2개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 1번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '01' 경우, 계조 'B'에 '2/8'을 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

하위2비트가 '01-1'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 3개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 확률적으로 3/2번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '01-1' 경우, 계조 'B'에 '3/8' 더한 계조가 평균적으로 표시되는 것처 럼 인식될 수 있다.

하위2비트가 '10'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 4개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 2번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '10' 경우, 계조 'B'에 '4/8' 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

하위2비트가 '10-1'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 5개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 확률적으로 5/2번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '10' 경우, 계조 'B'에 '5/8' 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

하위2비트가 '11'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 6개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 3번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '11' 경우, 계조 'B'에 '6/8' 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

마지막으로, 하위2비트가 '11-1'일 경우, 공간적인 관점에서 볼 때 계조 'B+1'이 항상 7개의 화소에서 발생하도록 데이터가 구성되며, 시간적인 관점에서는 각 화소에서 계조 'B+1'이 4프레임 동안 확률적으로 7/2번만 발생하도록 데이터가 구성되는 것을 알 수 있다. 따라서, 시간적 및 공간적으로 평균하면 4 ㅧ2 화소 블록에서는 하위2비트가 '01' 경우, 계조 'B'에 '7/8' 더한 계조가 평균적으로 표시되는 것처럼 인식될 수 있다.

이렇게, 임의의 상위6비트가 나타내는 계조를 하위2비트를 이용하여 'B', 'B+1/8', 'B+2/8', 'B+3/8', 'B+4/8', 'B+5/8', 'B+6/8', 'B+7/8'의 8가지 패턴으로 세분화하면, 종래에는 표현할 수 없던 최상위 4계조까지도 표현이 가능해지는데, 이는 도 6에 도시된 도표를 통해서 확인할 수 있다.

도 6은 도 5의 8가지로 세분화된 패턴을 최상위에서 8번째 계조에 적용하였을 경우의 블록 상태를 나타내는 도표로서, 도 6과 그에 대응하는 종래 기술의 도면인 도 2를 참조하여 본 발명과 종래 기술을 비교 설명하고자 한다.

먼저, 도 6 및 도 2는 입력되는 8비트의 RGB 데이터를 상위 6비트와 하위2비트로 구분하고, 0 ~ 247 번째의 계조까지는 도 6의 본 발명과 도 2의 종래 기술이 모두 같은 과정 즉, 상위 6비트인 '000000' ~ '111101' 이 나타내는 각 계조를 하위 2 비트의 4개의 패턴 '00', '01', '10' 및 '11'을 이용하여 세분화하여 표현한다. 즉, 0계조(상위6비트'000000', 하위2비트'00'), 1계조(상위6비트'000000', 하위2비트'01')... ... 246계조(상위6비트'111101', 하위2비트'10'), 247계조(상위6비트 '111101' 하위2비트 '11')로 표현한다.

그런데, 도 2를 살펴보면, 248 계조 ~ 255 계조에서, 248계조는 상위6비트'111110' 및 하위2비트'00', 249계조는 상위6비트'111110' 및 하위2비트'01', 250계조는 '111110' 및 하6위비트'10', 251계조는 '111110' 및 하위2비트'11'로 올바 르게 표현되나, 252계조부터 255계조까지는 상위6비트가 '111111'이고 하위2비트'01'~'11'로 표현하여야 하나, 상위6비트'111111'이 최상위 비트이므로 그 바로 상위의 계조가 존재하지 않아 표현이 불가능하게 된다. 따라서, 252계조부터 255계조까지는 하위2비트가 의미가 없어져 하나의 계조로 표현하는 것이 보통이다. 이는 앞서 설명한 최대한 컬러 표현의 제한 및 감마 왜곡 등의 원인이 된다.

반면에, 도 6을 살펴보면, 248계조의 상위6비트인 '111110' 그 바로 상위6비트인 '111111'의 계조와 시간적 및 공간적인 발생빈도 조절을 통하여 8개의 패턴으로 세분화하여 255계조까지 모두 나타낼 수 있게 된다. 이때, 248계조부터 상위6비트는 '111110'으로 설정되고, 그 상위6비트의 최하위자리비트를 이용하여 하위2비트를 8개의 패턴으로 세분화한다.

따라서, 248계조는 상위6비트 '111110' 하위2비트는 '00'이고, 249계조는 상위6비트 '111110' 하위2비트는 '00-1', 250계조는 상위6비트 '111110' 하위2비트는 '01', 251계조는 상위6비트 '111110' 하위2비트는 '01-1', 252계조는 상위6비트 '111110' 하위2비트는 '10', 253계조는 상위6비트 '111110' 하위2비트는 '10-1', 254계조는 상위6비트 '111110' 하위2비트는 '11', 255계조는 상위6비트 '111110' 하위2비트는 '11-1'로 표현되는 것이다.

이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다.

특히, 상기 도 6에서는 8개 패턴으로 세분화된 최상위 8계조에 대해서 설명하였으나, 8개 패턴으로 세분화시키기 위한 계조의 선택은 실시 환경에 따라 임의로 선택이 가능함은 물론일 것이다.

따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상 설명한 바와 같이, 본 발명에 따른 액정 표시 장치의 프레임 레이트 제어 방법에 따르면, 상위 (n-d)비트가 나타내는 임의의 어느 한 계조를 그 바로 상위 계조 사이와의 발생빈도 조절을 통하여 개의 계조로 세분화함으로써, 종래에 발생하던 최상위 4계조의 표현 불능에 따른 컬러 표현의 제한 및 감마 왜곡의 문제를 해소할 수 있게 된다.

Claims

표시 장치의 프레임 레이트 제어 방법에 있어서,

n비트의 RGB 계조 데이터를 상위(n-d)비트와 하위d비트로 구분하는 단계; 및

연속하는 개의 프레임 동안, 상기 RGB 데이터의 상위(n-d)비트가 나타내는 각각의 계조를 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하되, 임의의 한 상위(n-d)비트가 나타내는 계조에 대해서는 그 바로 상위의 상위(n-d)비트가 나타내는 계조와 시간적 및 공간적 발생빈도를 조절하여 개의 계조로 세분화하여 표현하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 1 항에 있어서, 상기 임의의 한 상위(n-d)비트가 나타내는 계조를 개의 계조로 세분화하기 위해서, 상기 상위(n-d)비트에 대응하는 하위d비트 및 상기 상위(n-d)비트의 최하자리비트를 사용하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
표시 장치의 프레임 레이트 제어 방법에 있어서,

8비트의 RGB 데이터를 상위6비트와 하위2비트로 구분하는 단계; 및

연속하는 4개의 프레임 동안, 상기 RGB 데이터의 상위6비트가 나타내는 각각의 계조'A'를 그 바로 상위의 상위6비트가 나타내는 계조'A+1'과 시간적 및 공간적 발생빈도를 조절하여 4개의 계조로 세분화하되, 임의의 한 상위6비트가 나타내는 계조'B'에 대해서는 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적 발생빈도를 조절하여 8개의 계조로 세분화하여 표현하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항에 있어서, 상기 상위6비트가 나타내는 각각의 계조 'A'는 그 바로 상위의 상위6비트가 나타내는 계조 'A+1'과 발생빈도를 조절하여 'A'계조, 'A+1/4'계조, 'A+2/4'계조 및 'A+3/4'계조로 세분화하여 나타내는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항에 있어서, 상기 임의의 한 상위6비트가 나타내는 계조 'B'는 대응하는 8개로 구분된 하위2비트에 따라 8개의 계조로 세분화되는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 5 항에 있어서, 상기 하위2비트를 8개로 세분화하기 위해서, 상기 상위6비트의 최하자리비트를 확장비트로 사용하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 5 항에 있어서, 상기 하위2비트는 '00', '00-1', '01', '01-1', '10', '10-1', '11' 및 '11-1'로 구분되는 것을 특징으로 하는 표시 장치의 프레임 레이 트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '00이면, 상기 임의의 한 상위6비트가 나타내는 'B'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '00-1'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+1/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '01'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+2/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '01-1'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+3/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '10'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+4/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '10-1'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+5/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '11'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+6/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항 또는 제 7 항에 있어서, 상기 하위2비트가 '11-1'이면, 상기 임의의 한 상위6비트가 나타내는 계조'B'를 상기 그 바로 상위의 상위6비트가 나타내는 계조'B+1'과 시간적 및 공간적인 발생빈도를 조절하여 'B+7/8'계조가 발생하도록 데이터를 구성하는 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.
제 3 항에 있어서, 상기 임의의 상위6비트는 '111110'인 것을 특징으로 하는 표시 장치의 프레임 레이트 제어 방법.