JP2003316334A - 表示装置及び表示用駆動回路 - Google Patents

表示装置及び表示用駆動回路

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Abstract

(57)【要約】 【課題】印加する電圧によって表示輝度を制御するパネ
ル型の表示装置における表示する色数を制御すると共に
低消費電力化を実現する。 【解決手段】インターフェース１０３を介して上位装置
１０２から入力する原画像データを格納するフレームメ
モリ１０５、上位装置１０２からの転送、あるいは操作
スイッチや端子設定等による手動設定手段を用いて入力
する減色率データに応じて原画像の階調データの持つ色
数情報量を削減し、削減された色数のみを用いて原画像
の色数を擬似的に表現するための減色処理手段１０４
と、タイミング発生部１０６と、階調電圧生成部１０７
を有し、減色率に応じて駆動回路の動作を一部停止する
階調電圧セレクタ１０８を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、印加する電圧によ
って表示輝度を制御するパネル型の表示装置に係り、特
に表示する色数を制御して低消費電力化を実現した表示
装置及び表示装置用駆動回路に技術に関する。
【０００２】
【従来の技術】印加する電圧によって表示輝度を制御す
る表示装置の低電力化技術として、ＩＴＥ／ＳＩＤ出版
の「アジアディスプレイ／ＩＤＷ’０１」、プロシーデ
ィングＰ１５８３〜１５８６に記載の表示装置がある。
この表示装置は、入力される階調データにディザリング
による減色処理を施し、階調データが本来持つ色数（以
下、実色数とも呼ぶ）より少ない色数で実色数を擬似的
に表現する。これにより、実色数をそのまま表示する場
合と比べ、低消費電力を図ることができる。
【０００３】
【発明が解決しようとする課題】一般に、ディザリング
等の減色処理では、実色数に対する減色数の割合（以
下、減色率と呼ぶ）を選択可能であり、減色率が小さい
（実色数に近い）ほど画質劣化が少なく、大きくなるに
つれ画質が劣化する。一方、表示装置においては、一般
に表示する色数が少ないほど回路の動作を少なくできる
ため、消費電力を削減することができる。
【０００４】このことから、表示装置の使用目的に応
じ、減色率の少ない高画質表示や、減色率の大きい低電
力動作の形態を考えることができる。しかしながら、従
来の技術に記載されている減色率は一定（２６万色を４
０９６色に減色）であり、上記した使用形態については
考慮されていなかった。
【０００５】本発明の目的は、上位装置から入力する原
画像の色数を削減すると共に、この削減に応じて電力消
費を抑制して長時間の動作を実現した表示装置とその駆
動回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の表示装置は、複数の減色率で画像を表示可
能とし、上位装置（例えばＣＰＵ）からの転送、あるい
は操作スイッチや端子設定等による手動設定手段を用い
て減色率を外部から切換えすることも可能とした。この
機能を実現するにあたり、本発明の表示装置は、減色率
を指定する減色率データに応じ、原画像の階調データの
持つ色数情報量を削減し、かつ削減された色数のみを用
いて原画像の色数を擬似的に表現するための減色処理手
段と、減色率に応じて駆動回路の動作を一部停止する手
段を従来の表示装置に対して新たに設けた。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例の図面を用いて詳細に説明する。先ず、本発
明の第１実施例を図１〜図２３を用いて説明する。
【０００８】図１は本発明による表示装置の第１実施例
に係る表示装置用駆動回路を説明するブロック図であ
る。図１において、参照符号１０１はデータ線駆動部、
１０２はＣＰＵ、１０３はインタフェース、１０４はデ
ィザ処理部、１０５はフレームメモリ、１０６はタイミ
ング生成部、１０７は階調電圧生成部、１０８は階調電
圧セレクタ、１０９は画素部である。また、図２は本発
明の第１実施例に係るインタフェース入力信号の説明
図、図３は本発明の第１実施例に係るインタフェース入
力信号の動作を示すタイミングチャートである。
【０００９】なお、本発明の実施例において、画素部１
０９は例えばＴＦＴ液晶であり、階調データに応じたレ
ベルの階調電圧を、データ線駆動部１０１が画素部１０
９に出力することで、多色表示を行うものとする。ま
た、本実施例では、表示装置に入力する階調データは、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）各６ビットのデジタルデ
ータであり、１画素あたり２６２，１４４色分の色情報
を含むものとする。
【００１０】まず、データ線駆動部１０１の動作につい
て説明する。データ線駆動部１０１へは、ＣＰＵ１０２
から表示に関する信号が与えられる。この信号には、色
の濃淡の度合いを表す階調データ、表示位置を示すアド
レス、及び本発明の特徴である減色率データが含まれ
る。また、ＣＰＵ１０２とインタフェース１０３との信
号は、図２に示すように、アドレス／階調データを選択
するＲＳ信号、書込みの起動を指示するＷＲ信号、アド
レス／階調データの実際の値であるＤ信号から成る。
【００１１】そして、これらの信号群は、図３に示す様
に、アドレスを指定するサイクルと、階調データを書込
むサイクルを持つ。例えば、アドレス指定のサイクルで
は、ＲＳ信号が“ロー”、Ｄ信号が所定のアドレス値に
セットされ、その後、ＷＲ信号が“ロー”にセットされ
た時、動作が実行される。一方、階調データ書込みのサ
イクルでは、ＲＳ信号が“ハイ”、信号が所定の階調デ
ータにセットされ、その後、ＷＲ信号が“ロー”にセッ
トされた時、動作が実行される。なお、これらの動作
は、装置全体を制御するオペレーティングシステムとア
プリケーションソフトウエアにより、予めプログラムさ
れている。次に、Ｄ信号の内訳を図４に示す。
【００１２】図４は本発明の第１実施例に係るインタフ
ェース入力信号の説明図である。図４に示すように、ア
ドレス／階調データの実際の値であるＤ信号は１８ビッ
トである。このＤ信号は、アドレス指定サイクルでは水
平方向および垂直方向のアドレス（各８ビット）で、階
調データ書込みサイクルではＲＧＢの階調データ（各６
ビット）から構成される。なお、図５は本発明の第１実
施例に係るインタフェース入力信号の説明図であり、本
インタフェース転送のイメージ例を示す。インタフェー
ス１０３は、ＣＰＵから転送される表示信号をデコード
し、アドレスと階調データに分離して出力する。
【００１３】図６は本発明の第１実施例に係る減色率デ
ータの説明図である。図１におけるディザ処理部１０４
は、階調データ、アドレス、及び減色率データを入力
し、階調データをディザリング処理により減色し、減色
階調データとして出力する。ここで、減色率データは、
３種類の減色率を指示する２ビットのデータであり、図
６に示すように、入力されるＲＧＢの階調データ（各６
ビット）に対し、何ビット分をディザ処理するかを指示
する。
【００１４】図７は本発明の第１実施例に係るディザリ
ング方式の原理説明図である。ディザ処理とは、既存の
色を空間的に組合せてその中間色を生成する技法であ
り、図７は各減色率に対する処理のイメージ例を示す。
次に、ディザ処理部１０４の構成と動作を図８〜１４を
用いて説明する。
【００１５】図８は本発明の第１実施例に係るディザ処
理部の構成を示すブロック図、図９は本発明の第１実施
例に係るディザ信号生成部の動作説明図である。図８に
おいて、ディザ処理部１０４は、ディザ信号生成部８０
１と、それぞれＲ、Ｇ、Ｂ用のデータ変換部８０２、８
０３、８０４を有する。ディザ信号生成部８０１は、図
９に示すように、入力されるアドレスの水平方向、垂直
方向の最下位ビットの値に応じた４種類のディザ信号Ａ
〜Ｄを生成する。
【００１６】図１０は本発明の第１実施例に係るディザ
信号生成部の動作説明図である。図１０は実際の画面に
対するディザ信号の値を示したものであるが、これは先
に図７に示した既存色の組み合わせパターンと等価であ
る。また、図１１は本発明の第１実施例に係るデータ変
換部の構成を示すブロック図である。データ変換器８０
２は、図１１に示すようにディザ信号セレクタ１１０
１、ビット操作部Ａ１１０２、減算器１１０３、ビット
操作部Ｂ１１０４から構成される。なお、図１１には単
にビット操作Ａ、ビット操作Ｂと記載してある。
【００１７】図１２は本発明の第１実施例に係るディザ
信号セレクタの動作説明図である。図１１におけるディ
ザ信号セレクタ１１０１は６ビットの階調データの下位
２ビットに従い、ディザ信号Ａ〜Ｄから１種類を選択し
て出力する。ここで、選択されるディザ信号は減色率デ
ータによって異なる。この関係を図１２に示す。
【００１８】図１３は本発明の第１実施例に係るビット
操作部Ａの動作説明図である。ビット操作部Ａ１１０２
は、選択されるディザ信号に“０”を付加して６ビット
化するが、どのビットに“０”を付加するかは減色率デ
ータによって異なる。この関係を図１３に示す。なお、
このビット操作の目的は次段の減算動作を容易にするた
めである。また、階調データの上位ビットの値に応じて
ビット操作部Ａの出力値を替える理由は減算結果が負に
なるのを避けるためである。
【００１９】図１４は本発明の第１実施例に係るビット
操作部Ｂの動作説明図である。また、図１５は本発明の
第１実施例に係るディザ処理部の動作説明図である。減
算器１１０３は、階調データからビット操作部Ａの出力
を減算して出力する。そして、ビット操作部Ｂ１１０４
は、図１４に示すように、減算率データに応じて階調デ
ータビットを並び替え、その結果を減色階調データとし
て出力する。
【００２０】以上説明したディザ処理により、入力の階
調データは、図１５に示す減色階調データに変換され
る。図１５において、網掛け部は２種類の階調データが
表示位置によって混在することを意味し、例えば１２＆
１４と示した箇所は、１２と１４の階調データが表示位
置によって割り当てられる。次に、本ディザ処理の実際
の画面を想定した具体例を説明する。
【００２１】図１６は本発明の第１実施例に係るディザ
処理部の動作説明図である。図１６に示されたように、
階調データから減色階調データへの変換動作は、２×２
画素を単位としたディザリングによる減色処理と等価で
あることが分かる。なお、減色処理の他の方法として、
誤差拡散法が良く知られているが、この方法の適用も勿
論可能である。誤差拡散法はディザリングと比べてより
高画質に減色できる反面、回路規模が大きくなるため、
用途に応じて使い分けることが望ましい。
【００２２】次に、フレームメモリは１０５は、インタ
フェース１０３から転送されるアドレスに応じ、所定の
番地に減色階調データを格納する。なお、フレームメモ
リ１０５は、一般的なＳＲＡＭで構成可能である。タイ
ミング発生部１０６は、後述するタイミング信号群を自
ら生成し、これをフレームメモリ１０５と階調電圧セレ
クタ１０８へ出力する。上記タイミング信号はフレーム
メモリの読出し制御信号を含み、この制御信号により、
フレームメモリ１０５からは、画面の先頭ラインから順
に１ラインずつ減色階調データが読み出され、最終ライ
ンの次は再び先頭ラインに戻ってこの動作を繰り返す。
なお、読出しラインの切換えタイミングは、タイミング
発生部１０６から与えられるライン信号に同期し、先頭
ラインのワード線を選択するタイミングはタイミング発
生部１０７から与えられるフレーム信号に同期するもの
とする。これらの具体的なタイミングを後述する図２０
に示す。
【００２３】図１７は本発明の第１実施例に係る階調電
圧生成部の構成を説明する回路図である。階調電圧生成
部１０７は階調データを電圧レベルへ変換する際に必要
な階調電圧群を生成するブロックであり、図１７にその
内部構造を示す。図１７において、参照符号ＶＤＨとＶ
ＤＤはそれぞれ外部から与えられ、ＶＤＨは階調電圧を
生成するための基準電圧、ＶＤＤはオペアンプの電源電
圧である。
【００２４】まず、６４種類の階調電圧Ｖ０〜Ｖ６３は
基準電圧ＶＤＨを抵抗分圧することにより生成され、各
々の階調電圧はボルテージフォロア回路のオペアンプに
よりバッファリングされる。ここで、図１７に示すよう
に、減色率データを制御信号とするスイッチ１７０１及
び１７０２により、オペアンプの電源供給が制御され
る。
【００２５】図１８は本発明の第１実施例に係る階調電
圧生成部の動作説明図であり、各減色率におけるオペア
ンプの電源供給状態を示したものである。図１８におい
て、網掛け部は電源供給ＯＦＦ、それ以外は電源供給Ｏ
Ｎのオペアンプである。ここで、各減色率に対し電源供
給がＯＮとなるオペアンプのグループに着目すると、こ
れらがバッファリングする階調電圧の番号は、図１５で
示した減色階調データのグループに等しい。これは、減
色階調データと階調電圧の番号を意図的に一致させてい
るためである。この結果、使用するオペアンプのみに電
源を供給することが可能となる。さらに図１５に着目す
ると、階調電圧Ｖ０とＶ６３は全て減色率で使用され、
その他の使用される階調電圧はＶ０とＶ６３をできる限
り均等に分割したレベルであることが分かる。これは、
どの減色率モードにおいても表示コントラスト（ダイナ
ミックレンジ）を最大にするためである。階調電圧セレ
クタ１０８は複数の階調電圧から減色階調データに応じ
て１レベルを選択し、出力するブロックである。
【００２６】図１９は本発明の第１実施例に係る階調電
圧セレクタの構成を示すブロック図である。また、図２
０は本発明の第１実施例に係る階調電圧セレクタの動作
を説明するタイミングチャート、図２１は本発明の第１
実施例に係るセレクタの動作説明図である。階調電圧セ
レクタはラッチ部１９０１とセレクタ１９０２から構成
される。ラッチ部１９０１はフレームメモリ１０５から
出力される１ライン分の減色階調データをライン信号に
同期して取込み、セレクタ１９０２へ出力する。セレク
タ１９０２は減色階調データと交流化信号に応じ、複数
の階調電圧から１レベルを選択する。
【００２７】図２２は本発明の第１実施例に係る画素部
の構成を示す等価回路図である。画素部１０９は３端子
の薄膜トランジスタＴＦＴ素子、液晶層、保持容量から
構成され、薄膜トランジスタＴＦＴ素子のドレイン端子
はデータ線に、ゲート端子は走査線に、ソース端子は液
晶セルと保持容量に接続される。また、液晶層の対向側
には共通の対向電極があり、液晶層と電気的に接続され
ている。さらに、保持容量の他方の端子は、前段の走査
線に接続される。この構成を実現するため、例えばデー
タ線、走査線は液晶を挟持する２枚の透明基板の一方の
内面にマトリクス状に形成され、対向電極は他方の内面
にべた状に形成される。なお、本実施例における画素の
回路構成は、いわゆるＣａｄｄ構造と呼ばれる構成であ
るが、保持容量の端子をストレージ線に接続する、いわ
ゆるＣｓｔ構造と呼ばれる構成へも適用可能である。
【００２８】ここで、本発明の表示装置用駆動回路１０
１は上記した画素部１０９のデータ線に接続され、それ
ぞれのデータ線に所望の階調電圧を出力する。また、実
際の表示装置を実現するには、走査線駆動部や電源回路
が必要であるが、これらは既存の回路を流用可能であ
る。これを図２３で説明する。
【００２９】図２３は本発明の第１実施例に係る周辺回
路の動作を示すタイミングチャートである。例えば、走
査線駆動部は図２３に示すように、フレーム信号に同期
して先頭の走査線に“ハイ電圧”を印加し、その後、ラ
イン信号に同期して、順次“ハイ電圧”を次の走査線へ
印加する。ここで、“ハイ電圧”から“ロー電圧”へ切
り換わるタイミングは、階調電圧の切換えタイミングの
直前とし、この時の階調電圧は当該の走査線上の階調デ
ータに応じたレベルとなる。また、走査線駆動部はシフ
トレジスタ回路を応用することで容易に実現可能であ
る。
【００３０】一方、対向電極への印加電圧である対向電
圧は、交流信号に同期した波形であり、これは交流信号
の振幅を調整する回路で実現可能である。なお、液晶印
加電圧の極性は対向電圧から見た階調電圧の極性と考え
ることができ、交流信号に連動して液晶印加電圧の極性
が反転する。この動作は、いわゆるコモン反転駆動と等
しい。なお、本発明の第１実施例ではコモン反転駆動を
例にとったが、本発明はこれに限られる訳ではなく、対
向電圧を振幅させない、いわゆるドット反転駆動、ある
いは列毎反転駆動へも容易に適用可能である。また、本
実施例において、ディスプレイの種類を薄膜トランジス
タＴＦＴ方式の液晶表示装置として説明したが、本発明
はこれに限られる訳ではなく、電圧レベルで表示輝度を
制御する他のディスプレイ、例えば有機ＥＬディスプレ
イ等にも適用可能である。なお、本発明第１の実施の形
態のデータ線駆動部は、ＬＳＩで集積化することが望ま
しい。
【００３１】以上説明した本発明の第１実施例は、減色
率データに応じてディスプレイに表示する色数を切換
え、また、表示する色数に合わせ、不必要な駆動回路を
停止させる機能を持たせたことから、表示装置の低消費
電力化が図れる。また、減色の少ない高画質モードと、
減色の多い低消費電力モードを切換え可能としたことで
使い勝手が向上する。例えば、携帯電話の表示装置とし
て本発明の表示装置と表示装置用駆動回路を使用するこ
とで、待受け時には減色数の多い低消費電力モードを、
動画や自然画等を見る場合には減色数の少ない高画質モ
ードを適用することが考えられる。この切換えは、例え
ば端末装置のＣＰＵが動作状態を監視して自動的に切換
えても良いし、手動設定、端子設定等の手段によりユー
ザが手動で切換えるようにしても良い。
【００３２】次に、本発明の第２実施例を図２４〜３３
を用いて説明する。前述の本発明第１の実施の形態は、
減色処理にディザリング方式を適用した。これに対し、
本発明の第２実施例は減色処理方式にＦＲＣ方式を適用
したものである。ＦＲＣ方式とは、フレーム・レイト・
コントロールの略称である。このＦＲＣ方式は、図２５
に示すように、既存の色を空間的かつ時間的に組合せて
その中間色を生成する技法であり、前出のディザリング
と比べ、解像度を犠牲にすることなく中間色を表現でき
る点に特徴がある。
【００３３】図２４は本発明による表示装置の第２実施
例に係る表示装置用駆動回路の構成を示すブロック図で
ある。図２５は本発明の第２実施例に係るＦＲＣ方式の
原理説明図である。また、図２６は本発明の第２実施例
に係る減色率データの説明図である。図２４において、
参照符号２４０１はデータ線駆動回路、２４０２はＦＲ
Ｃ処理部である。その他のブロックについては、前記し
た本発明の第１実施例におけるブロックと同一であり、
同じ番号で記す。本実施例におけるデータ線駆動回路２
４０１が本発明の第１実施例のデータ線駆動回路１０１
と大きく異なる点は、ＦＲＣ処理部２４０２をフレーム
メモリ１０５の後段に設けている点である。この理由
は、ＦＲＣ方式では１画面の走査時間であるフレーム期
間毎に表示画像を切り換えるため、フレームメモリ１０
５の読出し動作と減色処理を同期させる必要があるため
である。
【００３４】従ってＦＲＣ処理部２４０２は、フレーム
メモリ１０５から順次読み出される１ライン分の階調デ
ータ全てに対し、入力される減色率データに応じたＦＲ
Ｃ処理を施し、階調電圧セレクタ１０８へ出力する。な
お、減色率データは、本実施例では２種類の減色率を指
示する１ビットのデータとし、図２６に示すように、Ｒ
ＧＢの階調データ（各６ビット）に対し、何ビット分を
ＦＲＣ処理するかを指示する。
【００３５】図２７は本発明の第２実施例に係るＦＲＣ
処理部の構成を示すブロック図である。また、図２８は
本発明の第２実施例に係るＦＲＣ信号生成部の構成を示
すブロック図、図２９は本発明の第２実施例に係るＦＲ
Ｃ信号生成部の動作を示すタイミングチャート、図３０
は本発明の第２実施例に係るＦＲＣ信号生成部の動作説
明図、図３１は本発明の第２実施例に係るデータ変換部
の構成を示すブロック図である。図２７において、参照
符号２７０１はＦＲＣ信号生成部、２７０２はデータ変
換部である。ＦＲＣ信号生成部２７０１は、図２８に示
すように、タイミング発生部１０６から転送されるフレ
ーム信号とライン信号から２種類のＦＲＣ信号を生成す
る。これらのタイミングチャートを図２９に示す。
【００３６】上記２種類のＦＲＣ信号は、図２７に示す
ように、それぞれのデータ変換部に交互に接続される。
これにより、実際の画面に対するＦＲＣ信号の値は図３
０に示す配列となる。これは先の図２５で示した既存色
の組み合わせパターンと等価である。次に、データ変換
部２７０２は、図３１に示すように、ビット操作部Ａ３
１０１、減算器３１０２、ビット操作部Ｂ３１０３から
構成される。ビット操作部Ａ３１０１はＦＲＣ信号に
“０”を付加して６ビット化するが、どのビットに
“０”を付加するかは減色率データによって異なる。
【００３７】図３２は本発明の第２実施例に係るビット
操作部Ａの動作説明図、図３３は本発明の第２実施例に
係るビット操作部Ｂの動作説明図である。上記したＦＲ
Ｃ信号に“０”を付加して６ビット化する関係を図３２
に示す。なお、このビット操作の目的は、次段の減算動
作を容易にするためであり、また階調データの上位ビッ
トの値に応じてビット操作部Ａの出力値を替える理由は
減算結果が負になるのを避けるためである。
【００３８】次に、減算器３１０２は階調データからビ
ット操作部Ａの出力を減算して出力する。そして、ビッ
ト操作部Ｂ３１０３は、図３３に示すように、減算率デ
ータに応じて階調データビットを並び替え、その結果を
減色階調データとして出力する。
【００３９】以上説明したＦＲＣ処理を１ライン分の全
て階調データに対して同時に行うことにより、２×２画
素を単位としたＦＲＣ方式による減色処理を実現するこ
とが可能である。なお、本実施例では６ビットの階調デ
ータ中、最下位ビットに対してＦＲＣ処理を施す例を示
したが、本発明はこれに限られる訳ではなく、下位２ビ
ット分にＦＲＣ処理を施すことも勿論可能である。
【００４０】その他のブロックに関しては、本発明の第
１実施例に示したブロックと同一の機能を実行するもの
であるため、これらの説明については省略する。
【００４１】以上説明した本発明の第２実施例は、本発
明第１の実施の形態と同様、減色率データに応じてディ
スプレイに表示する色数を切換え、また、表示する色数
に合わせ、不必要な駆動回路を停止させる機能を持つこ
とから、表示装置の低消費電力化を図ることができる。
また、減色数の少ない高画質モードと、減色数の多い低
消費電力モードを切換え可能であり、使い勝手が向上す
る。さらに、減色処理にＦＲＣ方式を用いていることか
ら、解像度を犠牲にすることなく中間色を表現すること
が可能である。
【００４２】図３４は本発明の第２実施例に係る表示装
置用駆動回路の構成を示すブロック図である。図３４に
示すように、ディザ処理とＦＲＣ処理の両方を具備した
表示装置用駆動回路も実現可能である。この場合、ディ
ザ処理用とＦＲＣ処理のどちらかを動作させても良い
し、両方を組合せて動作させてもよい。これは、減色率
データをディザ処理用とＦＲＣ処理用に分けて与えるこ
とで実現可能である。さらに、減色率データはＣＰＵか
らの転送に限られる訳ではなく、端子設定で実現しても
よい。さらには、図３５に示すように、ＣＰＵ転送と端
子設定を切換えて使用してもよい。
【００４３】次に、本発明の第３実施例を図３６〜図４
１を用いて説明する。本発明の第１及び第２実施例はＣ
ＰＵから表示用の信号が転送され、表示装置用駆動回路
にフレームメモリを内蔵するタイプであり、この構成は
携帯電話を中心とした小型ディスプレイに多用されてい
る。これに対し、以下に説明する本発明の第３実施例
は、専用のグラフィックコントローラから表示用の信号
が転送され、表示装置用駆動回路にフレームメモリを持
たないタイプであり、この構成は大型ディスプレイで多
用される。
【００４４】図３６は本発明の表示装置の第３実施例に
係る表示装置用駆動回路の構成を示すブロック図、図３
７は本発明の第３実施例に係る入力信号のタイミングチ
ャートである。図３６において、参照符号３６０１はデ
ータ線駆動部、３６０２はグラフィックコントローラ、
３６０３はディザ処理部、３６０４は階調電圧セレクタ
である。なお、階調電圧生成部１０７は、本発明の第１
及び第２実施例における階調電圧生成部と同一である。
【００４５】グラフィックコントローラ３６０２は、い
わゆるラスタスキャン用の表示信号群として、図３７に
示す表示同期信号群、及び階調データを出力する。ディ
ザ処理部３６０３は、これらの表示同期信号群、階調デ
ータ、及び減色率データを受け、ディザ処理を用いて階
調データを減色処理し、減色階調データとして出力す
る。ここで、減色率データは、外部ＣＰＵから与える方
法、端子設定する方法、或いは装置に設けた手動スイッ
チ設定する方法等、幾つかの手段が考えられる。
【００４６】図３８は本発明の第３実施例に係るディザ
処理部の構成を示すブロック図である。また、図３９は
本発明の第３実施例に係るディザ信号生成部の構成を示
すブロック図である。図３８において、参照符号３８０
１はディザ信号生成部であり、８０２〜８０４は本発明
の第１実施例と同等のデータ変換部である。ディザ信号
生成部３８０１は、図３９に示すように、垂直位置カウ
ンタ３９０１、水平位置カウンタ３９０２及び、デコー
ダ３９０３から構成される。垂直位置カウンタ３９０１
は、フレーム信号の“ハイ”期間でクリアされ、有効期
間信号の立上りに同期してカウントアップする。水平位
置カウンタ３９０２は、ライン信号の“ハイ”期間でク
リアされ、有効期間信号が“ハイ”の期間、ドットクロ
ックの立上りに同期してカウントアップする。
【００４７】この動作により、各カウンタの出力は、そ
れぞれ前記図９で示した垂直方向アドレス、及び水平方
向アドレスと等価となる。さらに、次段のデコーダ３９
０３は、入力されるカウント値から、図９で示した４種
類のディザ信号を生成する。さらに、データ変換部は本
発明の第１実施例と同等のものであることから、ディザ
処理部３６０３からは本発明の第１実施例と同等の減色
階調データが出力される。階調電圧生成部１０７に関し
ては、本発明の第１実施例と同じ構成、同じ動作である
ため、その説明は省略する。
【００４８】図４０は本発明の第３実施例に係る階調電
圧セレクタの構成を示すブロック図である。また、図４
１は本発明の第３実施例に係る階調電圧セレクタの動作
を示すタイミングチャートである。図４０において、階
調電圧セレクタ３６０４はＲＧＢ各１画素毎に転送され
る減色階調データを取込み、同期化すると共に、複数の
階調電圧から階調データに従って１レベルを選択し、出
力するブロックである。図４０に示したように、取込み
ラッチ部４００１、同期化ラッチ部４００２、及びセレ
クタ４００３から構成される。
【００４９】取込みラッチ部４００１は、ライン信号の
立下りでクリアされ、有効期間信号が“ハイ”の期間、
ドットクロックの立下りに同期して減色階調データを順
次１行分取り込む。同期化ラッチ部４００２は、取込み
ラッチ部４００１が出力する減色階調データを、ライン
信号の立上りに同期して取込み、セレクタ４００３へ出
力する。セレクタ４００３は、減色階調データと交流化
信号に応じ、複数の階調電圧から１レベルを選択する。
なお、セレクタ４００３の動作は、本発明第１の実施の
形態に係るセレクタ１９０２と同じである。図４１に階
調電圧セレクタ３６０４の動作タイミングを示す。
【００５０】以上説明した本発明の第３実施例は、本発
明の第１実施例と同様に、減色率データに応じてディス
プレイに表示する色数を切換え、また、表示する色数に
合わせ、不必要な駆動回路を停止させる機能を持つこと
から、低消費電力化を図ることができる。また、減色の
少ない高画質モードと、減色の多い低消費電力モードを
切換え可能であり、使い勝手が向上する。さらに、表示
装置がグラフィックコントローラと接続され、ラスタス
キャン用の信号が表示装置に入力される構成への適用が
可能である。なお、本発明の第３実施例においては、デ
ィザ処理を例にとったが、これに限られる訳ではなく、
ＦＲＣ処理を用いても実現可能であることは言うまでも
ない。
【００５１】次に、本発明の第４実施例を図４２〜図４
４を用いて説明する。本発明の第４実施例は本発明の第
１〜第３実施例で説明した表示装置用駆動回路を表示装
置に適用したものであり、図４２と図４３は表示装置用
駆動回路にフレームメモリを内蔵する構成、図４４は表
示装置用駆動回路にフレームメモリを持たない構成であ
る。
【００５２】すなわち、図４２は本発明の第４実施例に
係る表示装置の構成を示すブロック図、図４３は本発明
の第４実施例に係る表示装置の構成を示すブロック図、
図４４は本発明の第４実施例に係る表示装置の構成を示
すブロック図である。
【００５３】図４２において、参照符号４２０１は表示
装置であり、大別して、データ線駆動部４２０２、走査
線駆動部４２０３、電源部４２０４、画素部１０９から
構成される。データ線駆動部４２０２は、本発明の第１
実施例のデータ線駆動部１０１とほぼ同じであるが、デ
ータレジスタ４２０５を具備している点が異なる。デー
タレジスタ４２０５は、ＣＰＵから転送される各種駆動
パラメータを記憶する部分であり、各ブロックへ記憶し
パラメータ情報を転送する。
【００５４】上記のパラメータの一例としては、駆動ラ
イン数、フレーム周波数等があり、本発明の特徴である
減色率データも、この中に含まれるものとする。なお、
ＣＰＵからの転送方法としては、例えば前記図４で示し
たアドレス指定サイクルにおける未使用ビット（例えば
Ｄ１７）を、フレームメモリとデータレジスタの識別ビ
ットとすれば、図３に示した転送方法をフレームメモリ
とデータレジスタで共用することが可能である。
【００５５】走査線駆動部４２０３は、画素部１０９の
走査線を駆動するブロックであり、出力する信号波形
は、図２３に示した走査電圧と同一である。電源部４２
０４は、図２３に示した対向電圧を出力する他に、本発
明の表示装置に必要な電源電圧を生成し、各ブロックへ
出力する。この動作は、外部から与えられるシステム電
源を昇圧する手段、及び昇圧された電圧を調整する手段
により実現可能である。なお、電圧調整等の制御情報
は、データレジスタ４２０５から転送されるものとす
る。画素部１０９に関しては、本発明の第１実施例と同
じ構成、同じ動作であるため、その説明は省略する。
【００５６】前記したように、図４３は上記表示装置の
データ線駆動回路にＦＲＣ処理部を追加した構成、図４
４はデータ線駆動回路にフレームメモリを持たない構成
である。これらの動作については、図４２、図３６で示
したデータ線駆動回路に、走査線駆動回路と電源部を追
加したものであることから、詳細説明は省略する。
【００５７】以上説明した本発明の第４実施例では、本
発明の第１〜第３実施例と同様、減色率データに応じて
ディスプレイに表示する色数数を切換え、また、表示す
る色数に合わせ、不必要な駆動回路を停止させる機能を
持つことから、表示装置の低消費電力化を図ることがで
きる。また、減色数の少ない高画質モードと、減色数の
多い低消費電力モードを切換え可能であり、表示装置の
使い勝手が向上する。
【００５８】なお、本発明は、前記特許請求の範囲に記
載の構成及び上記実施例で説明した構成に限定されるも
のではなく、本発明の技術思想を逸脱することなく、種
々の変更が可能であることは言うまでもない。
【００５９】
【発明の効果】以上説明したように、本発明によれば
、印加する電圧によって表示輝度を制御する表示装置
及びその表示装置用駆動回路において、減色率データを
外部から入力し、この減色率データに応じてディスプレ
イに表示する色数を切換えると共に、表示する色数に合
わせて不必要な駆動回路を停止させる機能を持たせたこ
とにより、表示装置の低消費電力化を図ることができ
る。また、減色数の少ない高画質モードと、減色数の多
い低消費電力モードを減色率データに応じて切換え可能
であることから、使い勝手を向上させた表示装置を提供
することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の第１実施例に係る表示
装置用駆動回路を説明するブロック図である。
【図２】本発明の第１実施例に係るインタフェース入力
信号の説明図である。
【図３】本発明の第１実施例に係るインタフェース入力
信号の動作を示すタイミングチャートである。
【図４】本発明の第１実施例に係るインタフェース入力
信号の説明図である。
【図５】本発明の第１実施例に係るインタフェース入力
信号の説明図である。
【図６】本発明の第１実施例に係る減色率データの説明
図である。
【図７】本発明の第１実施例に係るディザリング方式の
原理説明図である。
【図８】本発明の第１実施例に係るディザ処理部の構成
を示すブロック図である。
【図９】本発明の第１実施例に係るディザ信号生成部の
動作説明図である。
【図１０】本発明の第１実施例に係るディザ信号生成部
の動作説明図である。
【図１１】本発明の第１実施例に係るデータ変換部の構
成を示すブロック図である。
【図１２】本発明の第１実施例に係るディザ信号セレク
タの動作説明図である。
【図１３】本発明の第１実施例に係るビット操作部Ａの
動作説明図である。
【図１４】本発明の第１実施例に係るビット操作部Ｂの
動作説明図である。
【図１５】本発明の第１実施例に係るディザ処理部の動
作説明図である。
【図１６】本発明の第１実施例に係るディザ処理部の動
作説明図である。
【図１７】本発明の第１実施例に係る階調電圧生成部の
構成を説明する回路図である。
【図１８】本発明の第１実施例に係る階調電圧生成部の
動作説明図である。
【図１９】本発明の第１実施例に係る階調電圧セレクタ
の構成を示すブロック図である。
【図２０】本発明の第１実施例に係る階調電圧セレクタ
の動作を説明するタイミングチャートである。
【図２１】本発明の第１実施例に係るセレクタの動作説
明図である。
【図２２】本発明の第１実施例に係る画素部の構成を示
す等価回路図である。
【図２３】本発明の第１実施例に係る周辺回路の動作を
示すタイミングチャートである。
【図２４】本発明による表示装置の第２実施例に係る表
示装置用駆動回路の構成を示すブロック図である。
【図２５】本発明の第２実施例に係るＦＲＣ方式の原理
説明図である。
【図２６】本発明の第２実施例に係る減色率データの説
明図である。
【図２７】本発明の第２実施例に係るＦＲＣ処理部の構
成を示すブロック図である。
【図２８】本発明の第２実施例に係るＦＲＣ信号生成部
の構成を示すブロック図である。
【図２９】本発明の第２実施例に係るＦＲＣ信号生成部
の動作を示すタイミングチャートである。
【図３０】本発明の第２実施例に係るＦＲＣ信号生成部
の動作説明図である。
【図３１】本発明の第２実施例に係るデータ変換部の構
成を示すブロック図である。
【図３２】本発明の第２実施例に係るビット操作部Ａの
動作説明図である。
【図３３】本発明の第２実施例に係るビット操作部Ｂの
動作説明図である。
【図３４】本発明の第２実施例に係る表示装置用駆動回
路の構成を示すブロック図である。
【図３５】本発明の第２実施例に係る表示装置用駆動回
路の構成を示すブロック図である。
【図３６】本発明の表示装置の第３実施例に係る表示装
置用駆動回路の構成を示すブロック図である。
【図３７】本発明の第３実施例に係る入力信号のタイミ
ングチャートである。
【図３８】本発明の第３実施例に係るディザ処理部の構
成を示すブロック図である。
【図３９】本発明の第３実施例に係るディザ信号生成部
の構成を示すブロック図である。
【図４０】本発明の第３実施例に係る階調電圧セレクタ
の構成を示すブロック図である。
【図４１】本発明の第３実施例に係る階調電圧セレクタ
の動作を示すタイミングチャートである。
【図４２】本発明の第４実施例に係る表示装置の構成を
示すブロック図である。
【図４３】本発明の第４実施例に係る表示装置の構成を
示すブロック図である。
【図４４】本発明の第４実施例に係る表示装置の構成を
示すブロック図である。
【符号の説明】
１０１ データ線駆動部 １０２ ＣＰＵ １０３ インタフェース １０４ ディザ処理部 １０５ フレームメモリ １０６ タイミング発生部 １０７ 階調電圧生成部 １０８ 階調電圧セレクタ １０９ 画素部 ２４０２ ＦＲＣ処理部 ３６０２ グラフィックコントローラ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６１２Ｕ ６２３ ６２３Ｆ ６２３Ｇ ６４１ ６４１Ｃ ６４１Ｅ ６４１Ｇ ６４１Ｋ ６４２ ６４２Ｊ ６５０ ６５０Ｍ (72)発明者 大門 一夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 松戸 利充 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 比嘉 淳裕 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所画像情報システム内 Ｆターム(参考） 2H093 NA54 NC16 NC29 ND06 ND34 ND39 5C006 AA01 AA12 AA14 AA16 AA17 AA22 AF01 AF42 AF44 AF45 AF46 AF51 AF52 AF53 AF61 AF68 AF69 AF71 AF83 AF85 BB16 BC03 BC12 BF02 BF14 BF24 BF25 BF43 FA47 FA56 5C080 AA06 AA10 BB05 CC03 DD03 DD26 EE30 FF11 JJ02 JJ03 JJ04

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】互いに直交する複数本のデータ線と走査線
    を形成し、それぞれの交点付近に画素を形成する画素部
    と、 複数の電圧レベル生成回路で構成された階調電圧生成部
    を有し、上位装置から入力される原画像の色の濃淡の度
    合いを表す階調データに従い、前記複数の電圧レベル生
    成回路で生成される階調電圧の一つを選択すると共に、
    内部生成される表示同期信号に従い、前記選択された階
    調電圧を前記データ線へ１ライン分同時に出力するデー
    タ線駆動部と、 前記走査線を線順次に選択するための走査電圧を、前記
    表示同期信号に従って当該走査線へ１ラインずづ順次出
    力する走査線駆動部と、 前記階調電圧、走査電圧、および表示装置の駆動に必要
    な基準電位を生成する電源回路とを有する表示装置であ
    って、 前記データ線駆動部は、前記上位装置から入力される階
    調データの持つ色数情報量を減色率データに基づいて削
    減し、削減された色数のみを用いて前記上位装置から入
    力される原画像の色数を擬似的に表現するための処理を
    施すと共に、前記減色率データに基づいて、前記階調電
    圧生成部の前記表示に不要となる前記電圧レベル生成回
    路を停止させる減色処理手段を具備したことを特徴とす
    る表示装置。
  2. 【請求項２】前記階調データの減色処理は、ディザリン
    グ方式、ＦＲＣ方式のいずれか、または双方を組合せた
    ものであることを特徴とする請求項１に記載の表示装
    置。
  3. 【請求項３】前記減色率データは減色率０も含むことを
    特徴とする請求項１又は２に記載の表示装置。
  4. 【請求項４】前記表示の濃淡を示す階調電圧のダイナミ
    ックレンジは減色率にかかわらず一定であることを特徴
    とする請求項１乃至３の何れかに記載の表示装置。
  5. 【請求項５】上位装置から与えられる原画像の色の濃淡
    の度合いを表す階調データを一画面分記憶するフレーム
    メモリと、 前記上位装置から与えられる制御データを記憶するデー
    タレジスタと、 前記制御データに基づいて表示同期信号を内部生成する
    タイミング生成部と、 前記フレームメモリから読み出される階調データに従
    い、前記階調電圧生成部を構成する複数の電圧レベル生
    成回路で生成された複数の階調電圧から１レベルの電圧
    を選択すると共に、前記表示同期信号に従い、前記選択
    された階調電圧を１ライン分同時に出力する階調電圧セ
    レクタと、 複数レベルの前記階調電圧を生成する階調電圧生成部か
    ら成る表示装置用駆動回路であって、前記 階調データの持つ色数情報量を減色率データに基づ
    いて削減し、かつ削減された色数のみを用いて原画像の
    色数を擬似的に表現するための減色処理手段を具備し、 前記階調電圧生成部は、前記減色処理手段による減色処
    理の結果、表示に不要となる該階調電圧レベルについて
    は、その生成回路を停止させる機能を具備したことを特
    徴とする表示装置用駆動回路。
  6. 【請求項６】前記上位装置はＣＰＵであり、該ＣＰＵか
    ら階調データ、表示位置を示すアドレス情報等が入力さ
    れ、 前記減色率データは、前記ＣＰＵからの転送、手動設
    定、端子設定等の手段により入力されることを特徴とす
    る請求項５に記載の表示装置用駆動回路。
  7. 【請求項７】上位装置から与えられる原画像の色の濃淡
    の度合いを表す階調データを１ライン分記憶するラッチ
    回路と、 前記ラッチ回路から出力される前記階調データに従い、
    複数の階調電圧レベルから１レベルを選択すると共に、
    前記上位装置から与えられる表示同期信号に従い、該選
    択された階調電圧を１ライン分同時に出力する階調電圧
    セレクタと、 複数レベルの該階調電圧を生成する複数の電圧レベル生
    成回路で構成された階調電圧生成部を有する表示装置用
    駆動回路であって、 前記原画像の階調データの持つ色数情報量を削減し、か
    つ削減された色数のみを用いて前記原画像の色数を擬似
    的に表現するための減色処理手段を具備し、 前記階調電圧生成部は、前記減色処理手段による減色処
    理の結果、表示に不要となる該階調電圧レベルについて
    は、前記階調電圧生成部の対応する前記電圧レベル生成
    回路を停止させる機能を具備したことを特徴とする表示
    装置用駆動回路。
  8. 【請求項８】前記上位装置はグラフィックコントローラ
    であり、該グラフィックコントローラからラスタスキャ
    ン用の階調データ及び表示同期信号群が転送され、 前記減色率データは、前記ＣＰＵからの転送、手動設
    定、端子設定等の手段により入力されることを特徴とす
    る請求項５乃至７の何れかに記載の表示装置用駆動回
    路。
  9. 【請求項９】前記表示に不要となる前記電圧レベル生成
    回路の停止は、前記階調電圧をバッファリングするオペ
    アンプのバイアス電流のカットで行うことを特徴とする
    請求項５乃至８の何れかに記載の表示装置用駆動回路。
  10. 【請求項１０】前記減色率データは減色率０も含むこと
    を特徴とする請求項５乃至９の何れかに記載の表示装置
    用駆動回路。
  11. 【請求項１１】前記表示の濃淡を示す階調電圧のダイナ
    ミックレンジは、減色率にかかわらず一定であることを
    特徴とする請求項５乃至９の何れかに記載の表示装置用
    駆動回路。
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