JPH09101771A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH09101771A JPH09101771A JP7257421A JP25742195A JPH09101771A JP H09101771 A JPH09101771 A JP H09101771A JP 7257421 A JP7257421 A JP 7257421A JP 25742195 A JP25742195 A JP 25742195A JP H09101771 A JPH09101771 A JP H09101771A
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- bits
- image data
- color
- reducing
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- Image Processing (AREA)
- Color Image Communication Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】低コストかつ低消費電力の画像データの減色処
理を行う画像処理装置を提供する。 【解決手段】画像処理装置は、画像データのビット数を
元のイメージに近いまま減らす減色処理を行う減色回路
であり、ディジタル画像データのビット数を色成分１要
素あたり８ビット／画素未満、かつ減色回路の色成分１
要素あたりの出力ビット数よりも大きいビット数にでき
るよう下位の数ビットをマスクするビットマスク回路を
備える。
理を行う画像処理装置を提供する。 【解決手段】画像処理装置は、画像データのビット数を
元のイメージに近いまま減らす減色処理を行う減色回路
であり、ディジタル画像データのビット数を色成分１要
素あたり８ビット／画素未満、かつ減色回路の色成分１
要素あたりの出力ビット数よりも大きいビット数にでき
るよう下位の数ビットをマスクするビットマスク回路を
備える。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル画像デー
タを入力し減色回路で画像データの階調数を減らす画像
処理装置に関する。
タを入力し減色回路で画像データの階調数を減らす画像
処理装置に関する。
【０００２】
【従来の技術】周知のように、カラーのディジタル画像
データはＲＧＢ（赤成分，緑成分，青成分）やＹＵＶ
（輝度信号，赤の色差信号，青の色差信号）などの３要
素を持っている。一般に自然画像の階調表現は１要素あ
たり８ビット／画素、３要素で計２４ビット／画素のデ
ータ（以下、２４ビットカラーという）が必要であると
されている。一方、画像データを表示する画像表示装置
で、この２４ビットカラーを表示できないものも存在す
る。そこでこれらの画像表示装置で２４ビットカラーの
画像データを表示するためには、画像データの階調数を
減らしてビット数を減らすための画像処理装置が必要と
なる。従来の画像処理装置では、接続されている表示装
置の表示可能色数に関らず色成分３要素につき８ビット
／画素、計２４ビット／画素の画像データを入力するも
のとなっている。画像処理装置の内部では、この２４ビ
ットカラーの画像データは減色回路に入力されるわけだ
が、例えば、８ビットカラー（２５６色）に減色する場
合には、色成分１要素あたり８ビットつまり２５６階調
を６階調程度に減らす必要がある。この減色処理の方法
には様々なものが提案されているが、代表的なものにオ
ーダードディザ法や誤差拡散法がある。オーダードディ
ザ法は、最適な加算誤差パターン（オーダードディザパ
ターン）を加算し、しきい値比較を行うものであり、パ
ターンテクスチャ効果を最小にしながら階調を落とすこ
とができる。誤差拡散法は階調を落とす際に生じる誤差
を周囲のピクセルに分散する方法であり、画像の中の本
来の情報を保存しているので画像の細部表現を改善でき
るという特徴を持っているが、誤差情報を次のラインま
で保持しておくための誤差拡散処理用ラインメモリを減
色回路に付加する必要がある。例えば、オーダードディ
ザ法の一例として「ＰＲＯＣＥＤＵＲＡＬ ＥＬＥＭＥ
ＮＴＳ ＦＯＲ ＣＯＭＰＵＴＥＲ ＧＲＡＰＨＩＣ
Ｓ」（Ｄａｖｉｄ Ｆ．Ｒｏｇｅｒｓ、ＭｃＧｒａｗ−
Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ）に２５６階調の
画像データをオーダードディザ法を用いて２階調にする
記述がある。
データはＲＧＢ（赤成分，緑成分，青成分）やＹＵＶ
（輝度信号，赤の色差信号，青の色差信号）などの３要
素を持っている。一般に自然画像の階調表現は１要素あ
たり８ビット／画素、３要素で計２４ビット／画素のデ
ータ（以下、２４ビットカラーという）が必要であると
されている。一方、画像データを表示する画像表示装置
で、この２４ビットカラーを表示できないものも存在す
る。そこでこれらの画像表示装置で２４ビットカラーの
画像データを表示するためには、画像データの階調数を
減らしてビット数を減らすための画像処理装置が必要と
なる。従来の画像処理装置では、接続されている表示装
置の表示可能色数に関らず色成分３要素につき８ビット
／画素、計２４ビット／画素の画像データを入力するも
のとなっている。画像処理装置の内部では、この２４ビ
ットカラーの画像データは減色回路に入力されるわけだ
が、例えば、８ビットカラー（２５６色）に減色する場
合には、色成分１要素あたり８ビットつまり２５６階調
を６階調程度に減らす必要がある。この減色処理の方法
には様々なものが提案されているが、代表的なものにオ
ーダードディザ法や誤差拡散法がある。オーダードディ
ザ法は、最適な加算誤差パターン（オーダードディザパ
ターン）を加算し、しきい値比較を行うものであり、パ
ターンテクスチャ効果を最小にしながら階調を落とすこ
とができる。誤差拡散法は階調を落とす際に生じる誤差
を周囲のピクセルに分散する方法であり、画像の中の本
来の情報を保存しているので画像の細部表現を改善でき
るという特徴を持っているが、誤差情報を次のラインま
で保持しておくための誤差拡散処理用ラインメモリを減
色回路に付加する必要がある。例えば、オーダードディ
ザ法の一例として「ＰＲＯＣＥＤＵＲＡＬ ＥＬＥＭＥ
ＮＴＳ ＦＯＲ ＣＯＭＰＵＴＥＲ ＧＲＡＰＨＩＣ
Ｓ」（Ｄａｖｉｄ Ｆ．Ｒｏｇｅｒｓ、ＭｃＧｒａｗ−
Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ）に２５６階調の
画像データをオーダードディザ法を用いて２階調にする
記述がある。
【０００３】
【発明が解決しようとする課題】一般に画像を表示する
際に擬似輪郭が見えないディジタル画像データのビット
数は色成分１要素あたり５ビット／画素、３要素で計１
５ビット／画素（以下、１５ビットカラーという）であ
ると言われており、下位の３ビットは画質にはほとんど
影響を与えない。さらに表示装置の表示可能色数が１５
ビットカラーより少ない場合には、色成分１要素あたり
８ビット／画素、３要素で計２４ビット／画素の２４ビ
ットカラーの画像データが画像処理装置に入力されて
も、減色回路により階調数つまりビット数が１５ビット
カラー未満に減らされてしまう。この場合には一層、下
位３ビットが画質に与える影響は少なくなる。一方、誤
差拡散法で減色回路の入力ビット数と出力ビット数の差
が大きいほど量子化の際の誤差のビット数も大きくな
る。減色回路が誤差拡散法を用いる場合は、次のライン
の画素の計算のために１ライン分の誤差を誤差拡散処理
用ラインメモリに格納するので、その容量は入力ビット
数と出力ビット数の差が大きくなるにつれて大きくな
る。したがって画像データの１要素あたり下位３ビット
は表示画像の画質にほとんど影響を与えないにも関ら
ず、誤差拡散処理用ラインメモリの容量を増やす原因と
なる。さらにＣＭＯＳで実現された減色回路では、ビッ
トの反転が多い下位３ビットを入力するのは表示画像の
画質にほとんど影響を与えないにも関らず、電力を消費
する原因となる。
際に擬似輪郭が見えないディジタル画像データのビット
数は色成分１要素あたり５ビット／画素、３要素で計１
５ビット／画素（以下、１５ビットカラーという）であ
ると言われており、下位の３ビットは画質にはほとんど
影響を与えない。さらに表示装置の表示可能色数が１５
ビットカラーより少ない場合には、色成分１要素あたり
８ビット／画素、３要素で計２４ビット／画素の２４ビ
ットカラーの画像データが画像処理装置に入力されて
も、減色回路により階調数つまりビット数が１５ビット
カラー未満に減らされてしまう。この場合には一層、下
位３ビットが画質に与える影響は少なくなる。一方、誤
差拡散法で減色回路の入力ビット数と出力ビット数の差
が大きいほど量子化の際の誤差のビット数も大きくな
る。減色回路が誤差拡散法を用いる場合は、次のライン
の画素の計算のために１ライン分の誤差を誤差拡散処理
用ラインメモリに格納するので、その容量は入力ビット
数と出力ビット数の差が大きくなるにつれて大きくな
る。したがって画像データの１要素あたり下位３ビット
は表示画像の画質にほとんど影響を与えないにも関ら
ず、誤差拡散処理用ラインメモリの容量を増やす原因と
なる。さらにＣＭＯＳで実現された減色回路では、ビッ
トの反転が多い下位３ビットを入力するのは表示画像の
画質にほとんど影響を与えないにも関らず、電力を消費
する原因となる。
【０００４】本発明の目的は、画質に与える影響が少な
いままコストと消費電力を抑えた画像処理装置を提供す
ることにある。
いままコストと消費電力を抑えた画像処理装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】請求項１あるいは２の発
明にかかる画像処理装置は、画像データ出力装置から画
像データを入力して階調数を減らし画像データのビット
数を減らす減色回路を備える画像処理装置で、減色回路
の前段に色成分１要素あたり８ビット／画素未満で減色
回路の出力ビット数よりも大きくなるように画像データ
の下位の数ビットをマスクするビットマスク回路を備え
ている。また請求項４あるいは５の発明にかかる画像処
理装置はアナログ画像信号の色成分を１要素あたり８ビ
ット／画素未満で、かつ減色回路で出力される１要素あ
たりのビット数よりも大きいビット数のディジタル画像
データに変換するＡ／Ｄ変換器を備えている。
明にかかる画像処理装置は、画像データ出力装置から画
像データを入力して階調数を減らし画像データのビット
数を減らす減色回路を備える画像処理装置で、減色回路
の前段に色成分１要素あたり８ビット／画素未満で減色
回路の出力ビット数よりも大きくなるように画像データ
の下位の数ビットをマスクするビットマスク回路を備え
ている。また請求項４あるいは５の発明にかかる画像処
理装置はアナログ画像信号の色成分を１要素あたり８ビ
ット／画素未満で、かつ減色回路で出力される１要素あ
たりのビット数よりも大きいビット数のディジタル画像
データに変換するＡ／Ｄ変換器を備えている。
【０００６】請求項１あるいは２の発明にかかる画像処
理装置は、減色回路に入力するデータのビット数が色成
分１要素あたり８ビット／画素未満で減色回路の出力ビ
ット数よりも大きくなるように、下位の数ビットをマス
クするビットマスク回路を減色回路前段に備えたので画
質に影響の少ない下位の数ビットが減色回路に入力され
ない。したがって誤差拡散処理用ラインメモリの容量を
減らすことができコストを下げることができる。またビ
ット反転の多い下位の数ビットを後段の回路に入力しな
いので後段の回路での電力消費を抑えることもできる。
また請求項４あるいは５の発明の画像処理装置はアナロ
グ画像信号をディジタル画像データに変換するＡ／Ｄ変
換器の出力ビット数が色成分１要素あたり８ビット／画
素未満で減色回路の出力ビット数よりも大きいので、画
質に影響の少ない下位の数ビットが減色回路に入力され
ない。したがって誤差拡散処理用ラインメモリの容量を
減らすことができコストを下げることができる。またビ
ット反転の多い下位の数ビットを後段の回路に入力しな
いので後段の回路での電力消費を抑えることもできる。
さらにビット数が８ビット／画素未満のＡ／Ｄ変換器を
用いることができるので、Ａ／Ｄ変換器のコストと電力
消費を抑えることもできる。
理装置は、減色回路に入力するデータのビット数が色成
分１要素あたり８ビット／画素未満で減色回路の出力ビ
ット数よりも大きくなるように、下位の数ビットをマス
クするビットマスク回路を減色回路前段に備えたので画
質に影響の少ない下位の数ビットが減色回路に入力され
ない。したがって誤差拡散処理用ラインメモリの容量を
減らすことができコストを下げることができる。またビ
ット反転の多い下位の数ビットを後段の回路に入力しな
いので後段の回路での電力消費を抑えることもできる。
また請求項４あるいは５の発明の画像処理装置はアナロ
グ画像信号をディジタル画像データに変換するＡ／Ｄ変
換器の出力ビット数が色成分１要素あたり８ビット／画
素未満で減色回路の出力ビット数よりも大きいので、画
質に影響の少ない下位の数ビットが減色回路に入力され
ない。したがって誤差拡散処理用ラインメモリの容量を
減らすことができコストを下げることができる。またビ
ット反転の多い下位の数ビットを後段の回路に入力しな
いので後段の回路での電力消費を抑えることもできる。
さらにビット数が８ビット／画素未満のＡ／Ｄ変換器を
用いることができるので、Ａ／Ｄ変換器のコストと電力
消費を抑えることもできる。
【０００７】
【発明の実施の形態】図１に、第１実施例の本発明の一
例を示す。この実施例は画像処理装置８と画像表示装置
１１をパーソナルコンピュータ１００に拡張ボードの形
態で内蔵し、ハードディスク装置１１３に格納されてい
る画像データを表示する装置のブロック図である。パー
ソナルコンピュータ１００はＣＰＵ１１１、主記憶１１
２、ハードディスク装置１１３、バス１１４とで構成さ
れる。画像読み取り装置８は、ＲＧＢの３要素を持つカ
ラー画像データ（以下、ＲＧＢ画像データという）を１
要素あたり８ビット／画素、計２４ビット／画素で入力
し下位３ビットをマスクして１要素あたり５ビット／画
素、計１５ビット／画素で出力するビットマスク回路２
と、入力されたＲＧＢ画像データをスケーリングして出
力するスケーリング回路３と、スケーリング処理に必要
なスケーリング用ラインメモリ２１と、入力されたＲＧ
Ｂ画像データの色数を削減して出力する減色回路５と、
誤差拡散法を用いた減色処理に必要な誤差拡散処理用ラ
インメモリ２０と、バス１１４からビットマスク回路２
への出力と減色回路５からバス１１４への入力を制御す
るバスインタフェース４とで構成される。画像表示装置
１１は、画像表示装置１１を制御するビデオコントロー
ラ７と、ＲＧＢ画像データを格納するための画像メモリ
６（以下、ＶＲＡＭという）、２５６色（以下、８ビッ
トカラーという）までのＲＧＢ画像データを表示できる
液晶ディスプレイ９と、液晶ディスプレイ９を制御する
液晶コントローラ１０とで構成される。画像処理装置８
と画像表示装置１１は、それぞれバスインタフェース４
とビデオコントローラ７を介して、パーソナルコンピュ
ータ１００のバス１１４と接続される。
例を示す。この実施例は画像処理装置８と画像表示装置
１１をパーソナルコンピュータ１００に拡張ボードの形
態で内蔵し、ハードディスク装置１１３に格納されてい
る画像データを表示する装置のブロック図である。パー
ソナルコンピュータ１００はＣＰＵ１１１、主記憶１１
２、ハードディスク装置１１３、バス１１４とで構成さ
れる。画像読み取り装置８は、ＲＧＢの３要素を持つカ
ラー画像データ（以下、ＲＧＢ画像データという）を１
要素あたり８ビット／画素、計２４ビット／画素で入力
し下位３ビットをマスクして１要素あたり５ビット／画
素、計１５ビット／画素で出力するビットマスク回路２
と、入力されたＲＧＢ画像データをスケーリングして出
力するスケーリング回路３と、スケーリング処理に必要
なスケーリング用ラインメモリ２１と、入力されたＲＧ
Ｂ画像データの色数を削減して出力する減色回路５と、
誤差拡散法を用いた減色処理に必要な誤差拡散処理用ラ
インメモリ２０と、バス１１４からビットマスク回路２
への出力と減色回路５からバス１１４への入力を制御す
るバスインタフェース４とで構成される。画像表示装置
１１は、画像表示装置１１を制御するビデオコントロー
ラ７と、ＲＧＢ画像データを格納するための画像メモリ
６（以下、ＶＲＡＭという）、２５６色（以下、８ビッ
トカラーという）までのＲＧＢ画像データを表示できる
液晶ディスプレイ９と、液晶ディスプレイ９を制御する
液晶コントローラ１０とで構成される。画像処理装置８
と画像表示装置１１は、それぞれバスインタフェース４
とビデオコントローラ７を介して、パーソナルコンピュ
ータ１００のバス１１４と接続される。
【０００８】次に本装置の動作について詳細に説明す
る。
る。
【０００９】ハードディスク装置１１３からバス１１４
を介してバスインタフェース４に入力された２４ビット
カラーのＲＧＢ画像データＶｄは次にビットマスク回路
２に出力される。ビットマスク回路２に入力されたＲＧ
Ｂ画像データＶｄはＲＧＢの１要素あたり下位３ビット
づつマスクされ、１要素あたり５ビット／画素、３要素
で計１５ビット／画素（以下、１５ビットカラーとい
う）のＲＧＢ画像データＶｄｍとしてスケーリング回路
３に出力される。スケーリング回路３に入力されたＲＧ
Ｂ画像データＶｄｍは縦横それぞれ１／４に縮小され
る。１／４に縮小された画像データの画素の値にはその
画素のまわりの縦横４×４の画素の値の平均を用いるの
でその４×４の画素の値の平均が求まるまで計算途中の
合計値をスケーリング用ラインメモリ２１に保存する。
この場合、スケーリングされた画像を求める際に１画素
が使うラインメモリのビット数は４×４＝２＾４より１
５＋４＝１９ビットとなる。スケーリング回路３から出
力された縮小されたＲＧＢ画像データＶｄｍｓは次に減
色回路５に入力される。減色回路５に入力されたＲＧＢ
画像データＶｄｍｓは誤差拡散法を用いて、１５ビット
カラーから８ビットカラーへと減色処理される。誤差拡
散法で減色処理するためには前のラインで求められた誤
差が必要となるので次のラインまで現在のラインの誤差
を誤差拡散処理用ラインメモリ２０に保存する。この場
合、１画素分の誤差を格納するためのビット数は１５−
８＝７ビットとなる。減色回路５から出力された減色処
理されたＲＧＢ画像データＶｄｍｓｓはバスインタフェ
ース４へ出力される。ＲＧＢ画像データＶｄｍｓｓが入
力されたバスインタフェース４はバス１１４を介してビ
デオコントローラ７に送信され、さらにＶＲＡＭ６、液
晶コントローラ１０を介して液晶ディスプレイ９へと送
られ表示される。
を介してバスインタフェース４に入力された２４ビット
カラーのＲＧＢ画像データＶｄは次にビットマスク回路
２に出力される。ビットマスク回路２に入力されたＲＧ
Ｂ画像データＶｄはＲＧＢの１要素あたり下位３ビット
づつマスクされ、１要素あたり５ビット／画素、３要素
で計１５ビット／画素（以下、１５ビットカラーとい
う）のＲＧＢ画像データＶｄｍとしてスケーリング回路
３に出力される。スケーリング回路３に入力されたＲＧ
Ｂ画像データＶｄｍは縦横それぞれ１／４に縮小され
る。１／４に縮小された画像データの画素の値にはその
画素のまわりの縦横４×４の画素の値の平均を用いるの
でその４×４の画素の値の平均が求まるまで計算途中の
合計値をスケーリング用ラインメモリ２１に保存する。
この場合、スケーリングされた画像を求める際に１画素
が使うラインメモリのビット数は４×４＝２＾４より１
５＋４＝１９ビットとなる。スケーリング回路３から出
力された縮小されたＲＧＢ画像データＶｄｍｓは次に減
色回路５に入力される。減色回路５に入力されたＲＧＢ
画像データＶｄｍｓは誤差拡散法を用いて、１５ビット
カラーから８ビットカラーへと減色処理される。誤差拡
散法で減色処理するためには前のラインで求められた誤
差が必要となるので次のラインまで現在のラインの誤差
を誤差拡散処理用ラインメモリ２０に保存する。この場
合、１画素分の誤差を格納するためのビット数は１５−
８＝７ビットとなる。減色回路５から出力された減色処
理されたＲＧＢ画像データＶｄｍｓｓはバスインタフェ
ース４へ出力される。ＲＧＢ画像データＶｄｍｓｓが入
力されたバスインタフェース４はバス１１４を介してビ
デオコントローラ７に送信され、さらにＶＲＡＭ６、液
晶コントローラ１０を介して液晶ディスプレイ９へと送
られ表示される。
【００１０】以上の構成は、ＲＧＢ画像データがバスイ
ンタフェース４から２４ビットカラーのまま直接スケー
リング回路３へ出力される従来の画像処理装置と比較し
て、スケーリング回路の前に色成分１要素あたり８ビッ
ト／画素の下位３ビットをマスクして、３要素で計１５
ビット／画素のＲＧＢ画像データにするビットマスク回
路２を備えていることに特徴がある。
ンタフェース４から２４ビットカラーのまま直接スケー
リング回路３へ出力される従来の画像処理装置と比較し
て、スケーリング回路の前に色成分１要素あたり８ビッ
ト／画素の下位３ビットをマスクして、３要素で計１５
ビット／画素のＲＧＢ画像データにするビットマスク回
路２を備えていることに特徴がある。
【００１１】本実施例におけるビットマスク回路２のマ
スクするビット数はＲＧＢ画像データの擬似輪郭が見え
ないビット数が各要素あたり５ビットであると言われて
いることから５ビットとした。しかしより正確に画像を
表示するためには５ビットより大きな値にしてもよい
し、画質を落としてよい場合には５ビットより小さな値
にしてもよい。また減色回路部５で出力するＲＧＢ画像
データの色数は液晶ディスプレイ９の表示色が８ビット
カラーであることから８ビットカラーとしたが、液晶デ
ィスプレイ９が８ビットカラー以上を表示できるもので
ある場合には８ビットより大きな値にしてもよいし、８
ビットカラー以下しか表示できないものである場合には
８ビットより小さな値にしてもよい。さらに目の特性で
ＲＧＢの感度が違うことやＲＧＢ３要素合計のビット数
がＣＰＵ１１１やビデオコントローラ７、バスインタフ
ェース４が扱いやすい８ビットや１６ビットにするため
にＲＧＢごとに異なるビットをビットマスク回路２でマ
スクしてもよい。例えばマスクした後にＲＧＢで３：
３：２ビット（計８ビット）、５：６：５ビット（計１
６ビット）となるように設定してもよい。
スクするビット数はＲＧＢ画像データの擬似輪郭が見え
ないビット数が各要素あたり５ビットであると言われて
いることから５ビットとした。しかしより正確に画像を
表示するためには５ビットより大きな値にしてもよい
し、画質を落としてよい場合には５ビットより小さな値
にしてもよい。また減色回路部５で出力するＲＧＢ画像
データの色数は液晶ディスプレイ９の表示色が８ビット
カラーであることから８ビットカラーとしたが、液晶デ
ィスプレイ９が８ビットカラー以上を表示できるもので
ある場合には８ビットより大きな値にしてもよいし、８
ビットカラー以下しか表示できないものである場合には
８ビットより小さな値にしてもよい。さらに目の特性で
ＲＧＢの感度が違うことやＲＧＢ３要素合計のビット数
がＣＰＵ１１１やビデオコントローラ７、バスインタフ
ェース４が扱いやすい８ビットや１６ビットにするため
にＲＧＢごとに異なるビットをビットマスク回路２でマ
スクしてもよい。例えばマスクした後にＲＧＢで３：
３：２ビット（計８ビット）、５：６：５ビット（計１
６ビット）となるように設定してもよい。
【００１２】また、本実施例ではパーソナルコンピュー
タ１００の構成としてＣＰＵ１１１、主記憶１１２、ハ
ードディスク装置１１３、バス１１４を備えた簡単なも
のを用いたが、本発明はかかるパーソナルコンピュータ
の構成に限るものではない。例えば、画像データが格納
されているハードディスク装置１１３の代わりに光ディ
スク装置や磁気テープ装置でもよいし、半導体メモリ装
置などでもよい。
タ１００の構成としてＣＰＵ１１１、主記憶１１２、ハ
ードディスク装置１１３、バス１１４を備えた簡単なも
のを用いたが、本発明はかかるパーソナルコンピュータ
の構成に限るものではない。例えば、画像データが格納
されているハードディスク装置１１３の代わりに光ディ
スク装置や磁気テープ装置でもよいし、半導体メモリ装
置などでもよい。
【００１３】また、本実施例では画像表示装置１１の構
成としてビデオコントローラ７、ＶＲＡＭ６、液晶ディ
スプレイ９、液晶コントローラ１０を考えたが、液晶デ
ィスプレイ９と液晶コントローラ１０の代わりに、ＶＲ
ＡＭ６のＲＧＢ画像データをカラーパレットに従いアナ
ログ信号にＡ／Ｄ変換するＲＡＭＤＡＣと、そのアナロ
グ信号を表示するＣＲＴディスプレイなどでもよい。
成としてビデオコントローラ７、ＶＲＡＭ６、液晶ディ
スプレイ９、液晶コントローラ１０を考えたが、液晶デ
ィスプレイ９と液晶コントローラ１０の代わりに、ＶＲ
ＡＭ６のＲＧＢ画像データをカラーパレットに従いアナ
ログ信号にＡ／Ｄ変換するＲＡＭＤＡＣと、そのアナロ
グ信号を表示するＣＲＴディスプレイなどでもよい。
【００１４】また、本実施例で画像データとしてＲＧＢ
画像データを考えたが、これに限定されるものではな
く、例えば、ＹＵＶを３要素とする画像データやモノク
ロ画像データでもよい。
画像データを考えたが、これに限定されるものではな
く、例えば、ＹＵＶを３要素とする画像データやモノク
ロ画像データでもよい。
【００１５】また、本実施例では画像処理装置８や画像
表示装置１１を制御する装置としてパーソナルコンピュ
ータ１００を用いたが、本発明はかかるパーソナルコン
ピュータに限るものではない。例えば、バスインタフェ
ース４やビデオコントローラ７を制御できる手段を持っ
たワークステーションやＰＤＡ、画像表示専用装置など
でもよい。
表示装置１１を制御する装置としてパーソナルコンピュ
ータ１００を用いたが、本発明はかかるパーソナルコン
ピュータに限るものではない。例えば、バスインタフェ
ース４やビデオコントローラ７を制御できる手段を持っ
たワークステーションやＰＤＡ、画像表示専用装置など
でもよい。
【００１６】次に、第２実施例について説明する。第２
実施例は特に、画像処理装置の画像データの入力手段
が、ビデオカメラなどから取り込んだアナログ信号をＡ
／Ｄ変換器で変換したディジタル画像データである。
実施例は特に、画像処理装置の画像データの入力手段
が、ビデオカメラなどから取り込んだアナログ信号をＡ
／Ｄ変換器で変換したディジタル画像データである。
【００１７】図２に、図１に示す画像処理装置８を画像
処理装置６０に替え、ビデオカメラ１と、ビデオカメラ
からのＲＧＢ３要素のアナログ信号をそれぞれ５ビット
／画素に変換する３チャネルのＡ／Ｄ変換器１５とを備
えた読み取り画像表示装置の構成を示す。
処理装置６０に替え、ビデオカメラ１と、ビデオカメラ
からのＲＧＢ３要素のアナログ信号をそれぞれ５ビット
／画素に変換する３チャネルのＡ／Ｄ変換器１５とを備
えた読み取り画像表示装置の構成を示す。
【００１８】ビデオカメラ１で入力されるカラーのアナ
ログ信号はＲＧＢの３要素に分けられＡ／Ｄ変換器１５
に入力される。ここでＲＧＢそれぞれ５ビット／画素、
計１５ビット／画素のＲＧＢ画像データＶｄｍに変換さ
れ、画像入力装置６０内のスケーリング回路３へ送られ
る。その後の画像データの流れは第１実施例と同様であ
る。
ログ信号はＲＧＢの３要素に分けられＡ／Ｄ変換器１５
に入力される。ここでＲＧＢそれぞれ５ビット／画素、
計１５ビット／画素のＲＧＢ画像データＶｄｍに変換さ
れ、画像入力装置６０内のスケーリング回路３へ送られ
る。その後の画像データの流れは第１実施例と同様であ
る。
【００１９】次に、第３実施例について説明する。第３
実施例は特に、画像処理装置の画像データとして、ハー
ドディスク装置などの記憶装置に格納されている画像デ
ータとビデオカメラなどから取り込んだアナログ信号を
Ａ／Ｄ変換器で変換したディジタル画像データの両方を
とりうるものであり、さらにアナログ画像データを２４
ビットカラーで読み取り、記憶装置に格納できる装置で
ある。
実施例は特に、画像処理装置の画像データとして、ハー
ドディスク装置などの記憶装置に格納されている画像デ
ータとビデオカメラなどから取り込んだアナログ信号を
Ａ／Ｄ変換器で変換したディジタル画像データの両方を
とりうるものであり、さらにアナログ画像データを２４
ビットカラーで読み取り、記憶装置に格納できる装置で
ある。
【００２０】図３に、図１に示す画像処理装置８を画像
処理装置７０に替え、ビデオカメラ１と、ビデオカメラ
からのＲＧＢ３要素のアナログ信号を１要素あたり８ビ
ット／画素に変換する３チャネルのＡ／Ｄ変換器１６と
を備え、記憶装置に格納された画像と読み取り画像とを
表示でき、かつ読み取り画像を記憶装置に格納できる装
置の構成を示す。
処理装置７０に替え、ビデオカメラ１と、ビデオカメラ
からのＲＧＢ３要素のアナログ信号を１要素あたり８ビ
ット／画素に変換する３チャネルのＡ／Ｄ変換器１６と
を備え、記憶装置に格納された画像と読み取り画像とを
表示でき、かつ読み取り画像を記憶装置に格納できる装
置の構成を示す。
【００２１】画像処理装置７０は画像処理装置８と比べ
て以下の点で異なる。まずバスインタフェース４とビッ
トマスク回路の間にセレクタ１９がある。このセレクタ
１９はＡ／Ｄ変換器１６からの出力と、バスインタフェ
ース４からの出力を切り替えてビットマスク回路２に出
力するものである。またＡ／Ｄ変換器１６の出力は２４
ビットカラーのままバスインタフェース４へも出力され
る。
て以下の点で異なる。まずバスインタフェース４とビッ
トマスク回路の間にセレクタ１９がある。このセレクタ
１９はＡ／Ｄ変換器１６からの出力と、バスインタフェ
ース４からの出力を切り替えてビットマスク回路２に出
力するものである。またＡ／Ｄ変換器１６の出力は２４
ビットカラーのままバスインタフェース４へも出力され
る。
【００２２】まず記憶装置に格納された画像を読み取る
方法を説明する。セレクタ１９をバスインタフェース４
からの出力に切り替える。その後のＲＧＢ画像データの
流れは第１実施例と同様である。
方法を説明する。セレクタ１９をバスインタフェース４
からの出力に切り替える。その後のＲＧＢ画像データの
流れは第１実施例と同様である。
【００２３】次にビデオカメラ１から入力されたアナロ
グ画像信号を表示する方法を説明する。セレクタ１９を
Ａ／Ｄ変換器１６からの出力に切り替える。ビデオカメ
ラ１から出力されたアナログカラーの色成分３要素の信
号はＡ／Ｄ変換器１６で１要素あたり８ビット／画素で
ＲＧＢ画像データＶｄへＡ／Ｄ変換され、セレクタ１９
を通ってビットマスク回路２に出力される。ＲＧＢ画像
データＶｄはビットマスク回路２で１要素あたり下位３
ビットをマスクされ、色成分１要素あたり５ビット／画
素のＲＧＢ画像データＶｄｍとしてスケーリング回路３
へ出力される。その後のＲＧＢ画像データの流れは第２
実施例と同様である。
グ画像信号を表示する方法を説明する。セレクタ１９を
Ａ／Ｄ変換器１６からの出力に切り替える。ビデオカメ
ラ１から出力されたアナログカラーの色成分３要素の信
号はＡ／Ｄ変換器１６で１要素あたり８ビット／画素で
ＲＧＢ画像データＶｄへＡ／Ｄ変換され、セレクタ１９
を通ってビットマスク回路２に出力される。ＲＧＢ画像
データＶｄはビットマスク回路２で１要素あたり下位３
ビットをマスクされ、色成分１要素あたり５ビット／画
素のＲＧＢ画像データＶｄｍとしてスケーリング回路３
へ出力される。その後のＲＧＢ画像データの流れは第２
実施例と同様である。
【００２４】次にビデオカメラ１からのアナログ画像信
号を記憶装置に格納する方法を説明する。ビデオカメラ
１から出力されたアナログカラーの色成分３要素の信号
はＡ／Ｄ変換器１６で１要素あたり８ビット／画素でＲ
ＧＢ画像データＶｄへＡ／Ｄ変換され、２４ビットカラ
ーのままバスインタフェース４へ出力される。その後バ
ス１１４を介してハードディスク装置１１３へ格納され
る。格納された画像データは実施例１における装置や実
施例３における装置などで表示することができる。
号を記憶装置に格納する方法を説明する。ビデオカメラ
１から出力されたアナログカラーの色成分３要素の信号
はＡ／Ｄ変換器１６で１要素あたり８ビット／画素でＲ
ＧＢ画像データＶｄへＡ／Ｄ変換され、２４ビットカラ
ーのままバスインタフェース４へ出力される。その後バ
ス１１４を介してハードディスク装置１１３へ格納され
る。格納された画像データは実施例１における装置や実
施例３における装置などで表示することができる。
【００２５】なお、以上の実施例における画像処理装置
は全てハードウェアイメージで構成したが、ソフトウェ
アによって実現しても構わない。
は全てハードウェアイメージで構成したが、ソフトウェ
アによって実現しても構わない。
【００２６】
【発明の効果】本発明の画像処理装置は上記の如く、表
示画像の品質にほとんど影響を与えない画像データの下
位３ビットをスケーリング処理や減色処理の前段でマス
クしたことでスケーリング用ラインメモリや誤差拡散処
理用ラインメモリの容量を減らせる。例えばスケーリン
グ回路が１／４の縮小までサポートした場合では、４×
４＝２＾４より、（１５＋４）／（２４＋４）＝１９／
２８とおよそ２／３にできる。また減色回路により８ビ
ットカラーに減色する場合には、誤差拡散処理用ライン
メモリは（１５−８）／（２４−８）＝７／１６とおよ
そ１／２にできる。これらは低コストにつながる。ま
た、入力ビット数が８ビットより少ないことで８ビット
の入力を持つスケーリング回路や減色回路と比較して低
消費電力となる。よって、表示画像の画質にほとんど影
響を与えずに、低コストかつ低消費電力の画像処理装置
を構成できる。
示画像の品質にほとんど影響を与えない画像データの下
位３ビットをスケーリング処理や減色処理の前段でマス
クしたことでスケーリング用ラインメモリや誤差拡散処
理用ラインメモリの容量を減らせる。例えばスケーリン
グ回路が１／４の縮小までサポートした場合では、４×
４＝２＾４より、（１５＋４）／（２４＋４）＝１９／
２８とおよそ２／３にできる。また減色回路により８ビ
ットカラーに減色する場合には、誤差拡散処理用ライン
メモリは（１５−８）／（２４−８）＝７／１６とおよ
そ１／２にできる。これらは低コストにつながる。ま
た、入力ビット数が８ビットより少ないことで８ビット
の入力を持つスケーリング回路や減色回路と比較して低
消費電力となる。よって、表示画像の画質にほとんど影
響を与えずに、低コストかつ低消費電力の画像処理装置
を構成できる。
【図１】本発明の第１実施例のブロック図。
【図２】本発明の第２実施例のブロック図。
【図３】本発明の第３実施例のブロック図。
２…ビットマスク回路、３…スケーリング回路、４…バ
スインタフェース、５…減色回路、６…ＶＲＡＭ、７…
ビデオコントローラ、８…画像処理装置、９…液晶ディ
スプレイ、１０…液晶コントローラ、１１…画像表示装
置、１５…Ａ／Ｄ変換器、２０…誤差拡散処理用ライン
メモリ、２１…スケーリング用ラインメモリ、１００…
パーソナルコンピュータ、１１１…ＣＰＵ、１１２…主
記憶、１１３…ハードディスク装置、１１４…バス。
スインタフェース、５…減色回路、６…ＶＲＡＭ、７…
ビデオコントローラ、８…画像処理装置、９…液晶ディ
スプレイ、１０…液晶コントローラ、１１…画像表示装
置、１５…Ａ／Ｄ変換器、２０…誤差拡散処理用ライン
メモリ、２１…スケーリング用ラインメモリ、１００…
パーソナルコンピュータ、１１１…ＣＰＵ、１１２…主
記憶、１１３…ハードディスク装置、１１４…バス。
フロントページの続き (72)発明者 黒川 能毅 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 森野 東海 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 小檜山 智久 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内
Claims (6)
- 【請求項１】ディジタル画像データ出力装置から出力さ
れた画像データの階調数を減らし画像データのビット数
を減らす減色手段を備えた画像処理装置において、前記
減色手段に入力される３要素の色成分を持つカラー画像
データの１要素あたりのビット数が８ビット／画素未満
で、前記減色手段で出力される１要素あたりのビット数
よりも大きくなるように、前記減色手段の前段に前記画
像データの下位の数ビットをマスクするビットマスク手
段を３チャネル備えたことを特徴とする画像処理装置。 - 【請求項２】ディジタル画像データ出力装置から出力さ
れた画像データの階調数を減らし画像データのビット数
を減らす減色手段を備えた画像処理装置において、前記
減色手段に入力される輝度成分を持つモノクロ画像デー
タのビット数が８ビット／画素未満で、前記減色手段で
出力されるビット数よりも大きくなるように、前記減色
手段の前段に画像データの下位の数ビットをマスクする
ビットマスク手段を１チャネル備えたことを特徴とする
画像処理装置。 - 【請求項３】前記ビットマスク手段のマスクする下位の
ビット数が１チャネルあたり３ビットである請求項１あ
るいは２に記載の画像処理装置。 - 【請求項４】ディジタル画像データ出力装置から出力さ
れた画像データの階調数を減らし画像データのビット数
を減らす減色手段を備えた画像処理装置において、前記
ディジタル画像データ出力装置がカラーのアナログ画像
信号を、３要素の色成分に分け１要素あたり８ビット／
画素未満で、前記減色手段で出力される１要素あたりの
ビット数よりも大きいビット数のディジタル画像データ
に変換する３チャネルのＡ／Ｄ変換器を備えていること
を特徴とする画像処理装置。 - 【請求項５】ディジタル画像データ出力装置から出力さ
れた画像データの階調数を減らし画像データのビット数
を減らす減色手段を備えた画像処理装置において、前記
ディジタル画像データ出力装置がモノクロのアナログ画
像信号を、８ビット／画素未満で、前記減色手段で出力
されるビット数よりも大きいビット数のディジタル画像
データに変換する１チャネルのＡ／Ｄ変換器を備えてい
ることを特徴とする画像処理装置。 - 【請求項６】前記Ａ／Ｄ変換器のビット数が１チャネル
あたり５ビット／画素である請求項４あるいは５に記載
の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257421A JPH09101771A (ja) | 1995-10-04 | 1995-10-04 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257421A JPH09101771A (ja) | 1995-10-04 | 1995-10-04 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101771A true JPH09101771A (ja) | 1997-04-15 |
Family
ID=17306141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7257421A Pending JPH09101771A (ja) | 1995-10-04 | 1995-10-04 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101771A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1253578A1 (en) * | 2000-10-26 | 2002-10-30 | Matsushita Electric Industrial Co., Ltd. | Image display apparatus |
| US6611619B1 (en) | 1998-11-27 | 2003-08-26 | Minolta Co., Ltd. | Image processing apparatus, image processing method, and recording medium on which an image processing program is recorded |
| JP2004194300A (ja) * | 2002-12-10 | 2004-07-08 | Lg Electronics Inc | イメージ変換装置及びその方法 |
| US6965389B1 (en) | 1999-09-08 | 2005-11-15 | Victor Company Of Japan, Ltd. | Image displaying with multi-gradation processing |
| US7038702B2 (en) | 2002-04-26 | 2006-05-02 | Renesas Technology Corp. | Display device and driving circuit for displaying |
| WO2007036070A1 (en) * | 2005-09-29 | 2007-04-05 | Intel Corporation | Error diffusion for display frame buffer power saving |
| CN103839506A (zh) * | 2012-11-20 | 2014-06-04 | 联咏科技股份有限公司 | 显示装置及其驱动电路、显示面板的驱动方法与显示系统 |
| JP2018112711A (ja) * | 2017-01-13 | 2018-07-19 | シナプティクス・ジャパン合同会社 | 表示ドライバ、表示装置及び画像処理回路 |
| US11475822B2 (en) | 2017-01-12 | 2022-10-18 | Synaptics Incorporated | System and method for subpixel rendering and display driver |
-
1995
- 1995-10-04 JP JP7257421A patent/JPH09101771A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611619B1 (en) | 1998-11-27 | 2003-08-26 | Minolta Co., Ltd. | Image processing apparatus, image processing method, and recording medium on which an image processing program is recorded |
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| US7643042B2 (en) | 2002-04-26 | 2010-01-05 | Renesas Technology Corporation | Display device and driving circuit for displaying |
| US7038702B2 (en) | 2002-04-26 | 2006-05-02 | Renesas Technology Corp. | Display device and driving circuit for displaying |
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| WO2007036070A1 (en) * | 2005-09-29 | 2007-04-05 | Intel Corporation | Error diffusion for display frame buffer power saving |
| CN103839506A (zh) * | 2012-11-20 | 2014-06-04 | 联咏科技股份有限公司 | 显示装置及其驱动电路、显示面板的驱动方法与显示系统 |
| CN103839506B (zh) * | 2012-11-20 | 2016-06-08 | 联咏科技股份有限公司 | 显示装置及其驱动电路、显示面板的驱动方法与显示系统 |
| US11475822B2 (en) | 2017-01-12 | 2022-10-18 | Synaptics Incorporated | System and method for subpixel rendering and display driver |
| JP2018112711A (ja) * | 2017-01-13 | 2018-07-19 | シナプティクス・ジャパン合同会社 | 表示ドライバ、表示装置及び画像処理回路 |
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