KR100462014B1

KR100462014B1 - 중간 계조 표시법을 이용한 액정 표시 장치

Info

Publication number: KR100462014B1
Application number: KR1019970029464A
Authority: KR
Inventors: 오정민
Original assignee: 삼성전자주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2005-06-07
Also published as: KR19990005269A

Abstract

이 발명은 그래픽 제어장치에서 제공되는 색신호 데이타의 비트수가 액정 표시 장치가 지원하는 색신호 데이타의 비트수보다 더 클 경우에 사용하기에 적합한 액정 표시 장치에 관한 것으로서,

입력되는 색신호 데이타의 소정 하위 비트를 이용하여 나머지 비트에 의해 표시되는 임의의 두 계조 사이의 중간계조를 표시할 수 있으며, 특히 매프레임마다 홀수행의 화소와 짝수행의 화소에서의 계조 움직임이 서로 반대로 이루어지도록 함으로써 플리커가 인식되는 것을 방지할 수 있다.

Description

중간 계조 표시법을 이용한 액정 표시 장치

이 발명은 중간 계조 표시법을 이용한 액정 표시 장치에 관한 것으로서, 더욱 상세하게는 그래픽 제어장치에서 제공되는 색신호 데이타의 비트수가 액정 표시 장치가 지원하는 색신호 데이타의 비트수보다 더 클 경우에 사용하기에 적합한 액정 표시 장치에 관한 것이다.

액티브 매트릭스형 액정 표시 장치에서는 그래픽 제어장치와 같은 그래픽 데이타 발생장치로부터 제공되는 색신호에 따라 표시 동작이 이루어지고 있다. 이러한 데이타 발생장치는 색신호로서 디지탈 데이타를 제공하며, 통상, 액정 표시 장치내의 하나의 화소에는 6비트의 데이타가 할당된다. 즉, R(red), G(green), B(blue), 각 색은 2⁶=64개의 표시 레벨을 가지며, 3개의 화소를 기본 단위로 하여 262144(=2⁶×2⁶×2⁶)가지의 컬러수가 구현될 수 있다.

그러나, 최근에는 멀티미디어 환경이 구축되면서 개인용 컴퓨터 또는 이와 유사한 기기의 표시 장치가 보다 큰 컬러수를 표시할 것이 요구되고 있다. 특히, 그래픽 데이타 발생장치의 측면에서 고려할 때, 6비트 이상의 색신호 데이타를 제공하는 장치가 등장하고 있다. 그러나, 보다 큰 컬러수의 표시를 위해서는 그래픽 데이타 발생장치 뿐만 아니라 액정 표시 장치의 성능 또한 개선되어야 한다. 예를 들어, 액정 표시 장치의 데이타 구동부로서 사용되는 소스 드라이버 집적회로(source driver IC)의 단자수가 증가하여야 하며, 내부 회로의 데이타 버스 라인수도 증가해야 한다. 그러나, 이렇게 될 경우에는 액정 표시 장치의 제조비용이 증가하는 문제가 발생한다.

이와 같은 문제점을 해결하기 위하여, 프레임율 제어(FRC : frame rate control)를 이용한 액정 표시 장치의 구동 방법이 미국 특허 제5,488,387호에 개시되어 있으며, 액정 표시 장치와 그래픽 데이타 발생장치 사이에 인터페이스 회로를 구비한 액정 표시 장치가 미국 특허 제5,313,196호에 개시되어 있다.

그러나, 상기 종래의 기술에서는 복수개의 프레임 단위로 색신호 데이타를 조작하여 복수개의 프레임단위로 나타나는 계조의 빈도수를 조절함으로써 중간 계조가 표시되며, 이로 인해, 플리커가 발생하는 문제점이 있다. 예를 들어, 4프레임을 하나의 단위로 하여 소정의 표시가 이루어질 때, 통상의 프레임 주파수는 60Hz이다. 이때, 계조레벨 4와 5 사이의 4.25를 표시하려고 할 경우, 4프레임동안 계조레벨 4를 3번 표시하고, 계조레벨 5를 한 번 표시하면 되므로, 계조레벨 5가 발생하는 주파수는 15Hz가 된다. 그러나, 이 경우에는 계조레벨 5가 인간의 눈을 통해 인식될 수 있는 수준이다.

그러므로, 상기 종래의 기술은 액정 표시 장치의 데이타 구동부의 성능 개선 없이, 더 큰 비트수를 가지는 그래픽 데이타 발생장치에 연결되어 사용할 수 있는 반면, 인간의 눈을 통해 식별될 수 있는 플리커를 발생시키는 문제점이 있다.

본 발명은 상기한 종래의 기술적 문제점을 해결하기 위한 것으로서, 데이타 구동부의 데이타 버스 증가 없이, 색신호 데이타를 하위 비트를 프레임별로 조작하여 임의의 두 계조 사이의 중간계조를 표시할 수 있는 액정 표시 장치를 제공하는 데 목적이 있다. 특히, 이 발명의 다른 목적은 두 계조 중 하나의 표시 위치를 액정 패널의 라인 별로 이동시킴으로써 플리커의 발생을 방지하는 데 있다.

상기한 목적을 달성하기 위한 이 발명에 따른 액정 표시 장치는 데이타 변환회로, 인터페이스부, 액정 패널, 게이트 구둥부 및 데이타 구동부로 이루어진다.

상기 데이타 구동부는 클럭신호, 수직 및 수평동기신호와 색신호 데이타를 입력받아, 상기 색신호 데이타로부터 짝수 데이타와 홀수 데이타를 분리시키고, 각 짝수 데이타와 홀수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 이루어진 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 짝수 데이타와 홀수 데이타를 생성한다. 상기 인터페이스부는 상기 데이타 변환회로에서 생성된 색신호 데이타의 타이밍을 조정하며, 표시 제어 동작을 위한 신호를 생성한다. 이 발명에 따른 액정 표시 장치의 액정 패널은 매트릭스 형태로 이루어진 화소 구조를 가지며, 바람직하게는 박막 트랜지스터 액정 패널이다. 상기 게이트 구동부는 상기 인터페이스부에서 제공되는 제어신호에 따라 상기 액정 패널의 화소를 1열씩 순차적으로 스캐닝하며, 상기 데이타 구동부는 상기 인터페이스부에서 제공되는 색신호 데이타와 제어신호에 따라 상기 액정 패널에 색신호 데이타에 해당하는 신호를 인가함으로써 의도하는 표시동작이 이루어진다.

이 발명에 따른 액정 표시 장치에서는 그래픽 데이타 발생장치에서 생성된 색신호 데이타의 비트수가 액정 표시 장치에서 처리할 수 있는 것보다 더 클 때, 상기 데이타 변환회로에서 비트수를 감축시킨다. 이때, 비트수는 감축하더라도 임의의 두 계조 사이의 중간 계조가 표시될 수 있도록 하기 위하여, 상기 데이타 변환회로는 소정 프레임 주기로 임의의 두 계조를 혼합하며, 이 혼합이 감축되는 비트, 즉, 입력되는 색신호 데이타의 하위 비트의 상태에 따라 이루어지도록 한다. 이렇게 함으로써, 데이타 구동부의 버스라인 증가 없이도 중간 계조의 표시가 가능하다.

상기한 데이타 변환회로는, 클럭신호, 수직 및 수평동기신호와 색신호 데이타를 입력받아, 상기 색신호 데이타로부터 동일한 비트수의 홀수 데이타와 짝수 데이타를 분리시키며, 상기 수평동기신호에 동기된 클럭을 가지는 제1제어신호(H), 상기 수직동기신호에 동기되어 있으며 서로 다른 초기 클럭수를 가지는 제2 및 제3제어신호(V, 3V)를 생성하는 데이타 분주부와,

상기 홀수 데이타와 상기 제1 및 제2제어신호를 입력받아, 상기 홀수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 구성된 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 홀수 데이타를 생성하는 홀수 데이타 변환부와,

상기 짝수 데이타와 상기 제1 및 제3제어신호를 입력받아, 상기 짝수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 구성된 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 짝수 데이타를 생성하는 짝수 데이타 변환부로 이루어진다.

상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세하게 설명한다.

도1에 도시된 바와 같이, 이 발명의 실시예에 따른 액정 표시 장치는 데이타 변환회로(1), 인터페이스부(2), 게이트 구동부(3), 데이타 구동부(4) 및 액정 패널(5)로 이루어진다.

데이타 변환회로(1)는 입력되는 수직 및 수평 동기신호(Vsync, Hsync), 8비트의 색신호 데이타[DATA(0:7)], 클럭신호(CLK)로부터 6비트의 홀수 색신호 데이타[DO(0:5)]와 짝수 색신호 데이타[DE(0:5)]를 생성한다. 여기서, 홀수 색신호 데이타는 액정 패널(5)의 홀수째행 화소에 기록하기 위한 것이며, 짝수 색신호 데이타는 액정 패널(5)의 짝수째행 화소에 기록하기 위한 것이다. 상기 데이타 변환회로(1)에 관해서는 도2를 참조하여 후술한다. 인터페이스부(2)는 상기 생성된 색신호 데이타[DO(0:5), DE(0:5)]의 타이밍을 조정하여 데이타 구동부(4)에 색신호(RGB data)로서 제공하며, 게이트 구동부(3)와 데이타 구동부(4)의 동작에 필요한 제어신호(CTL1, CTL2)를 생성한다. 액정 패널(5)은 매트릭스 형태로 배열된 다수의 화소를 구비하고 있다. 게이트 구동부(3)는 액정 패널(5)의 화소를 1열씩 순차적으로 스캐닝(scanning)한다. 데이타 구동부(4)는 상기 색신호(RGB DATA)를 입력받아 액정 패널(4)에 인가할 아날로그 신호로 변환하고, 액정 패널(5)의 각 열이 스캐닝될 때마다 이에 대응하여 1열에 해당하는 색신호를 패널(5)에 인가한다.

이 발명의 실시예에 따른 액정 표시 장치에에서는, 그래픽 데이타 발생장치(도시하지 않음)로부터 제공되는 8비트의 색신호 데이타가 데이타 변환회로(1)에 의해 6비트의 색신호 데이타로 변환되며, 이 변환된 6비트의 색신호 데이타는 6비트의 색신호 데이타를 처리할 수 있는 데이타 구동부(4)에 의해 처리된다. 이때, 6비트의 색신호 데이타로 표시할 수 있는 계조의 수는 64(=2⁶) 계조이며, 8비트의 색신호 데이타로 표시할 수 있는 계조의 수는 256(=2⁸) 계조이다. 따라서, 8비트의 색신호 데이타가 의도하는 계조를 표시하기 위해서는, 6비트의 색신호 데이타로 표시할 수 있는 임의의 두 계조레벨 사이에 3개의 계조레벨이 더 존재하여야 한다. 본 발명에서는 이러한 중간 계조를 임의의 두 계조의 빈도수를 조절하여 표현하고자 하며, 데이타 변환회로(1)는 8비트의 색신호 데이타로부터 6비트의 색신호 데이타로 변환시킬 때, 임의의 두 계조의 빈도수를 조절한다. 예를 들어, 8비트의 계조레벨이 계조레벨 5와 6 사이의 5.25에 해당할 경우, 4프레임 동안 계조레벨 5가 3번 계조레벨 6이 1번 나타나도록 함으로써 평균적 계조가 5.25가 되도록 한다. 여기서, 통상 8비트의 색신호 데이타로 표시되는 계조는 적어도 4프레임 동안 유지되는 것으로 가정한다. 프레임 주파수가 60Hz이므로, 4프레임보다 적게 유지되는 색신호 데이타는 인간의 눈에 잘 인식되지 않는다. 따라서, 통상, 그래픽 데이타 발생장치는 임의의 계조가 적어도 4프레임 이상 지속되도록 색신호 데이타를 발생한다. 상기한 계조 빈도수의 조절은 상기 데이타 변환회로(1)에서 8비트의 색신호 데이타 중 하위 2비트의 값을 이용하여 달성된다. 아래에서, 데이타 변환회로(1)의 구성 및 동작에 대하여 도2 및 도3을 참조하여 구체적으로 설명된다.

상기 도2에 도시되어 있듯이, 데이타 변환회로(1)는 데이타 분주부(10), 홀수 데이타 변환부(20) 및 짝수 데이타 변환부(30)로 이루어져 있다.

상기 데이타 분주부(10)는 수직 및 수평동기신호(Vsync, Hsync), 8비트의 색신호 데이타[DATA(0:7)] 및 클럭신호(CLK)를 입력받아 8비트의 홀수 및 짝수 데이타[DO(0:7), DE(0:7)]와 제어신호(H, V, 3V)를 생성한다. 여기서, 상기 홀수 데이타[DO(0:7)]는 8비트의 색신호 데이타[DATA(0:7)]중 액정 패널(5)의 홀수째 행에 기록하기 위한 데이타이며, 상기 짝수 데이타[DE(0:7)]는 액정 패널(5)의 짝수째 행에 기록하기 위한 데이타로서, 양자는 분리과정을 통해 상기 8비트의 색신호 데이타[DATA(0:7)]로부터 얻어진다. 이와 동시에, 상기 데이타 분주부(10)는 도4의 파형도에 도시된 바와 같이, 수평동기신호(Hsync)에 동기되어 있는 제어신호(H)를 생성하는데, 상기 제어신호(H)의 펄스 주기는 수평동기신호(Hsync)의 그것과 동일하다. 그리고, 상기 데이타 분주부(10)에서 생성되는 제어신호(V, 3V)는 프레임 주기, 즉, 수직동기신호(Vsync)의 1펄스주기마다, 소정의 미리 세팅된 펄스수를 가지고 있다. 보다 상세하게, 도4에 도시된 바와 같이, 제어신호(V)에는 수직동기신호(Vsync)의 매 펄스 초기에 하나의 음극성의 펄스가 나타나며, 제어신호(3V)에는 수직동기신호(Vsync)의 매 펄스 초기에 3개의 음극성의 펄스가 나타난다.

홀수 데이타 변환부(20)는 상기 제어신호(H, V)와 8비트의 홀수 데이타[DO(0:7)]를 입력받아 6비트의 홀수 데이타[DO(0:5)]를 생성하며, 짝수 데이타 변환부(30)는 상기 제어신호(H, 3V)와 8비트의 짝수 데이타[DE(0:7)]를 입력받아 6비트의 짝수 데이타[DE(0:5)]를 생성한다. 상기 6비트의 홀수 데이타[DO(0:5)]는 8비트의 홀수 데이타[DO(0:7)]의 하위 2비트의 값에 따라 상기 홀수 데이타 변환부(20)에서 결정된다. 예를 들어, 8비트의 홀수 데이타[DO(0:7)]의 상위 6비트의 값과 여기에 1을 더한 값이 4개의 프레임 단위로 상기 홀수 데이타[DO(0:7)]의 하위 2비트의 값에 따라 적절한 회수 교대로 나타나도록 상기 6비트의 홀수 데이타[(0:5)]가 결정된다. 상기 짝수 데이타 변환부(30)에서도 동일한 동작이 수행된다.

도3a 및 도3b에는 홀수 데이타 변환부(20)와 짝수 데이타 변환부(30)의 구체적인 회로가 도시되어 있다.

상기 도3a에 도시된 바와 같이, 홀수 데이타 변환부(20)는 가산기(21), 멀티플렉서(22), 논리곱소자(23), 카운터(24) 및 선택회로(25)로 이루어져 있다.

상기 가산기(21)는 8비트 홀수 데이타의 상위 6비트[DO(2:7)]를 입력받아 "1"을 더하는 연산을 수행하며, 상기 상위 6비트[DO(2:7)]와 상기 가산기(21)의 출력은 멀티플렉서(22)의 입력단(0)과 (1)에 각각 제공된다. 멀티플렉서(22)는 선택단자(S)의 값에 따라 상기 두 입력단(0, 1) 신호 중 하나를 선택하여 변환된 6비트 홀수 데이타[DO(0:5)]로서 출력단에 제공한다. 예를 들어, 선택단자(S)가 "1"일 경우에는 상기 멀티플렉서(22)가 입력단(1)의 신호를 출력단에 제공하며, 선택단자(S)가 "0"일 경우에는 입력단(0)의 신호를 출력단에 제공한다.

논리곱 소자(23)는 두 제어신호(H, V)에 대한 논리곱 연산을 수행하며, 상기 논리곱 소자(23)의 출력은 카운터(24)의 클럭단자에 제공되어 클럭신호로서 작용한다. 여기서, 카운터(24)는 4상태 카운터(4-state counter)이며, 클럭단자(CLK)에 입력되는 신호의 매펄스마다 카운터(24)의 출력이 "00", "01", "10", "11"과 같이 순차적으로 변한다. 선택회로(25)는 상기 카운터(24)의 2비트 출력(C1C0)과 상기 8비트의 홀수 데이타 중 하위 2비트[DO(0:1)]를 입력받아 상기 멀티플렉서(22)의 선택단(S) 신호를 생성한다. 상기 선택회로(25)의 진리표는 아래의 표1과 같다.

c1 c0 d1 d0	00	01	11	10
0 0	0	0	0	0
0 1	0	0	0	1
1 0	0	1	1	0
1 1	0	1	1	1

상기 표1을 참조하면, 하위 2비트[DO(0:1)]의 값에 따라 논리값 '1'의 횟수가 결정되며, 논리값 '1'의 발생 위치는 카운터(24)의 2비트 출력에 따라 결정된다. 상기 표1과 같은 카노맵(Karno map)으로 나타난 함수를 부울 대수식으로 표현하면,

와 같다. 상기 대수식을 이용하여 디지탈 논리회로를 설계하는 것은 당업자에게 자명하므로, 선택회로(25)의 상세 구성은 도시되지 않았다. 한편, 상기 카운터(24)의 출력값은 수평동기신호(Hsync)의 1펄스마다 하나씩 증가하며, 매 프레임마다의 초기값은 제어신호(V)에 의해 결정된다. 예를 들어, n번째 프레임에서는 프레임 구간의 시작 초기에 제어신호(V)의 하나의 음극성 펄스에 의해 카운터(24)의 출력이 '01'이 되며, 만약, 액정 패널의 수평라인의 수가 4의 배수라면, (n+1)번째 프레임에서는 카운터(24)의 출력이 '10'이 된다. 왜냐하면, n번째 프레임에서 카운터(24)의 출력이 '1'에서 시작하여 '1'에서 끝나므로, (n+1)번째 프레임의 초기에 상기 제어신호(V)에 의해 1카운터(24)의 출력이 '2'에서 시작한다. 이와 같은 방식으로, 액정 패널 상의 임의의 한 화소에 대하여 고찰하면, 임의의 4프레임 동안 카운터(24)의 출력이 '1'씩 증가한다. 이에 따라, 하위 2비트[DO(0:1)]의 임의의 값에서 모든 카운트 상태가 표시될 수 있다.

한편, 도3b에 도시된 바와 같이, 짝수 데이타 변환부(30)는 처리하는 신호가 다른 것을 제외하고는 홀수 데이타 변환부(20)와 실질적으로 동일하다.

짝수 데이타 변환부(30)는 가산기(31), 멀티플렉서(32), 논리곱 소자(33), 카운터(34) 및 선택회로(35)로 구성되며, 그 연결관계는 상기 홀수 데이타 변환부(20)의 그것과 동일하다. 상기 가산기(31)의 입력단에는 짝수 데이타의 상위 6비트[DE(2:7)]가 입력되며, 논리곱 소자(33)에는 제어신호(H, 3V)가 입력된다. 상기 제어신호(3V)는, 홀수 데이타 변환부(20)의 제어신호(V)와 유사하게, 매 프레임에서의 상기 카운터(34)의 초기값을 결정하기 위한 것이다. 한편, 상기 선택회로(35)의 진리표는 아래의 표2와 같이 주어진다.

c1 c0 d1 d0	00	01	11	10
0 0	0	0	0	0
0 1	0	0	1	0
1 0	1	0	0	1
1 1	1	0	1	1

상기 표2에 나타난 함수를 부울 대수식으로 표현하면,

와 같다. 이미 설명된 바와 같이, 이와 같은 부울 대수식으로 선택회로(35)의 구체적인 디지탈 논리회로가 설계될 수 있다.

도5에는 상기 설명된 중간 계조 표시법에 의한 데이타 패턴이 도시되어 있다.

상기 도5를 참조하면, 수직동기신호(Vsync)의 한 클럭동안 수평동기신호(Hsync)의 클럭수는 다수개 존재하며, 수평동기신호(Hsync)의 한 클럭동안 액정 패널의 1열의 화소에 대한 표시 동작이 이루어진다. 도5에서 DATA(0:7)는 임의의 한 행의 화소에 표시하고자 하는 8비트 데이타이며, 도5의 1), 2) 및 3)에는 상기 8비트 데이타의 하위 2비트에 따라 실제 표시되는 데이타의 패턴이 도시되어 있다. 상기 데이타 패턴에서 "A"는 8비트 데이타 DATA(0:7)의 상위 6비트의 값이며, "B"는 상기 "A"에 1을 더한 값이다.

도5의 1)에서 DATA(0:1) = '01'인 경우에는 임의의 한 화소에서 4프레임 동안 1번 "B"가 나타나고, 나머지 3번은 "A"가 나타남을 알 수 있으며, 2)에서 DATA(0:1) = '10'인 경우에는 임의의 한 화소에서 4프레임 동안 2번 "B"가 나타나고, 2번 "A"가 나타나며, 3)에서 DATA(0:1) = '11'인 경우에는 임의의 한 화소에서 4프레임 동안 "B"가 3번 나타나고 "A"가 1번 나타남을 알 수 있다. 따라서, 임의의 한 화소에 대하여 고찰하면, 임의의 두 계조(A, B) 사이의 중간 계조가 표시될 수 있다. 도6은 상기 도5의 데이타 패턴에 의한 실제 액정 패널의 색표시 패턴이 프레임별로 도시되어 있다. 상기 도6을 참조하면, 1), 2) 및 3)의 모든 경우에서 홀수째 행의 화소에서는 프레임이 경과함에 따라 "B"의 계조가 윗쪽으로 하나씩 이동하며, 짝수째 행의 화소에서는 프레임이 경과함에 따라 "B"의 계조가 아래쪽으로 하나씩 이동한다. 이것은 도3의 홀수 데이타 변환부(20)에서는 카운터(24)의 초기값이 매 프레임마다 1씩 증가하도록 설정되는 반면, 짝수 데이타 변환부(20)에서는 매 프레임마다 1씩 감소하도록 설정함으로써 달성된다. 만약, 홀수 데이타 변환부(20)와 짝수 데이타 변환부(30)의 카운터(24)의 초기값이 서로 동일하게 설정하면, 상기한 액정패널에서 "B"계조의 움직임은 홀수행과 짝수행에 관계없이 동일하며, 이에 따라, 화면이 전체적으로 어느 한 방향으로 움직이는 것과 같은 현상이 발생할 수 있다. 본 발명은 이러한 문제점을 미리 방지하고자 위와 같은 장치를 구비하였다.

한편, 본 발명에서는 8비트의 색신호 데이타가 입력될 경우, 6비트의 색신호만을 이용하여 표시동작을 수행하며, 그 중간 계조에 대해서는 하위 비트를 이용하여 소정 프레임 단위로 발생빈도를 조절하여 계조표시가 이루어지도록 하였다. 그러나, 이 발명의 기술적 범위는 여기에 한정되지 않으며, 색신호 데이타의 비트수가 더욱 증가하더라도 상기 개시된 바에 의거하여 데이타 변환회로의 구조를 변경시킬 수 있다.

이상 설명된 바와 같이, 이 발명은 입력되는 색신호 데이타의 소정 하위 비트를 이용하여 나머지 비트에 의해 표시되는 임의의 두 계조 사이의 중간계조를 표시할 수 있으며, 특히 매프레임마다 홀수행의 화소와 짝수행의 화소에서의 계조 움직임이 서로 반대로 이루어지도록 함으로써 플리커가 인식되는 것을 방지할 수 있다.

비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

도1은 이 발명의 실시예에 따른 중간 계조 표시법을 이용한 액정 표시 장치의 구성도.

도2는 상기 도1의 데이타 변환회로의 상세한 구성도.

도3a 및 도3b는 상기 도2의 홀수 데이타 변환부와 짝수 데이타 변환부의 상세 구성도.

도4는 상기 도2의 데이타 변환회로에 사용되는 신호의 파형도.

도5는 이 발명에 따른 중간 계조 표시법에 의한 데이타 패턴.

도6은 상기 도5에 도시된 데이타 패턴이 적용될 때, 색신호 데이타의 하위 2비트의 값에 따른 각 프레임의 색표시 패턴.

Claims

클럭신호, 수직 및 수평동기신호와 색신호 데이타를 입력받아, 상기 색신호 데이타로부터 짝수 데이타와 홀수 데이타를 분리시키고, 각 짝수 데이타와 홀수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 이루어진 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 짝수 데이타와 홀수 데이타를 생성하는 데이타 변환회로;

상기 데이타 변환회로에서 생성된 색신호 데이타의 타이밍을 조정하며, 표시 제어 동작을 위한 신호를 생성하는 인터페이스부;

매트릭스 형태로 이루어진 화소 구조를 가지는 액정 패널;

상기 인터페이스부에서 제공되는 제어신호에 따라 상기 액정 패널의 화소를 1열씩 순차적으로 스캐닝하는 게이트 구동부; 및

상기 인터페이스부에서 제공되는 색신호 데이타와 제어신호에 따라 상기 액정 패널에 색신호 데이타에 해당하는 신호를 인가하는 데이타 구동부를 포함하는,

액정 표시 장치.
제1항에 있어서,

상기한 데이타 변환회로는,

클럭신호, 수직 및 수평동기신호와 색신호 데이타를 입력받아, 상기 색신호 데이타로부터 동일한 비트수의 홀수 데이타와 짝수 데이타를 분리시키며, 상기 수평동기신호에 동기된 클럭을 가지는 제1제어신호(H), 상기 수직동기신호에 동기되어 있으며 서로 다른 초기 클럭수를 가지는 제2 및 제3제어신호(V, 3V)를 생성하는 데이타 분주부;

상기 홀수 데이타와 상기 제1 및 제2제어신호를 입력받아, 상기 홀수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 구성된 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 홀수 데이타를 생성하는 홀수 데이타 변환부; 및

상기 짝수 데이타와 상기 제1 및 제3제어신호를 입력받아, 상기 짝수 데이타의 소정 수의 하위 비트에 따라 나머지 비트로 구성된 데이타와 그것에 '1'을 더한 데이타가 소정 프레임동안 혼합하여 나타나도록 짝수 데이타를 생성하는 짝수 데이타 변환부를 포함하는,

액정 표시 장치.
제2항에 있어서,

상기한 홀수 데이타 변환부는,

상기 데이타 분주부에서 제공되는 홀수 데이타의 소정 하위 비트와 상기 제1 및 제2제어신호에 의한 카운트 신호에 따라 상기 홀수 데이타의 나머지 비트와 그것에 '1'을 더한 데이타의 발생 빈도를 결정하기 위한 신호를 생성하는 선택수단;

상기 데이타 분주부에서 제공되는 홀수 데이타의 나머지 비트로 구성된 데이타에 '1'을 더하기 위한 가산기; 및

상기 데이타 분주부에서 제공되는 홀수 데이타의 나머지 비트로 구성된 데이타와 상기 가산기에서 출력되는 데이타를 상기 선택회로의 출력신호에 따라 선택하여 변환된 홀수 데이타로서 출력하는 멀티플렉서를 포함하는,

액정 표시 장치.
제3항에 있어서,

상기 선택수단은

상기 제1 및 제2제어신호에 대한 논리곱 연산을 수행하는 논리곱 소자;

상기 논리곱 소자의 출력신호를 클럭신호로 하여 카운트 동작을 수행하는 카운터;

상기 데이타 분주부에서 제공되는 홀수 데이타의 소정 하위 비트와 상기 카운터의 출력에 따라 상기 홀수 데이타의 나머지 비트와 그것에 '1'을 더한 데이타의 발생 빈도를 결정하기 위한 신호를 생성하는 선택회로로 이루어지는,

액정 표시 장치.
제2항에 있어서,

상기한 짝수 데이타 변환부는,

상기 데이타 분주부에서 제공되는 짝수 데이타의 소정 하위 비트와 상기 제1 및 제2제어신호에 의한 카운트 신호에 따라 상기 짝수 데이타의 나머지 비트와 그것에 '1'을 더한 데이타의 발생 빈도를 결정하기 위한 신호를 생성하는 선택수단;

상기 데이타 분주부에서 제공되는 짝수 데이타의 나머지 비트로 구성된 데이타에 '1'을 더하기 위한 가산기; 및

상기 데이타 분주부에서 제공되는 짝수 데이타의 나머지 비트로 구성된 데이타와 상기 가산기에서 출력되는 데이타를 상기 선택회로의 출력신호에 따라 선택하여 변환된 짝수 데이타로서 출력하는 멀티플렉서를 포함하는,

액정 표시 장치.
제5항에 있어서,

상기한 선택수단은

상기 제1 및 제3제어신호에 대한 논리곱 연산을 수행하는 논리곱 소자;

상기 논리곱 소자의 출력신호를 클럭신호로 하여 카운트 동작을 수행하는 카운터;

상기 데이타 분주부에서 제공되는 짝수 데이타의 소정 하위 비트와 상기 카운터의 출력에 따라 상기 짝수 데이타의 나머지 비트와 그것에 '1'을 더한 데이타의 발생 빈도를 결정하기 위한 신호를 생성하는 선택회로로 이루어지는,

액정 표시 장치.