KR100347491B1 - 표시장치에 의사 계조를 표시시키기 위한 화상 정보 처리 장치 - Google Patents

Abstract

각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되며, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조(階調)를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치이며, 수평 방향의 연속하는 화소의 P비트의 복수의 화상 데이타에 대응하여 설치되고, 상기 복수의 화상 데이타가 동시에 복수의 가산 회로에 인가된다. 또한, 각각의 가산 회로의 소정 하위 비트를 오차 데이타로서 인접하는 다음의 가산 회로에 인가하고, 오차 데이타 보유 회로가 인가된 화소 데이타내의 최후 열의 화소에 대응하는 가산 회로로부터의 출력의 소정의 하위 비트를 보유하고, 보유한 하위 비트를 인가된 화상 데이타내의 가장 앞쪽 열의 화소에 대응하는 가산 회로에 인가한다. 이에따라, 한정된 비트수의 디지탈 데이타를 표시하는 표시장치에 그 비트수보다도 큰 비트수로 표시되는 계조를 의사적으로 표시시키고, 또한 그것을 위한 화상 정보 처리의 능력 및 처리 속도의 향상을 꾀하고 있다.

Description

표시 장치에 의사 계조를 표시시키기 위한 화상 정보 처리 장치{Image Information Process Apparatus for Having a Display to Display Continuous Tones in a Pseudo Manner}

본 발명은 소정 비트의 화소 표시 데이타에 의해 표시를 행하는 표시 장치에 관한 것으로, 소정 비트 이상의 계조수의 표시를 의사적으로 행하기 위한 의사 계조 처리 장치에 관한 것이다. 더욱 상세히 말하면, 소정 비트의 디지탈 드라이버에 의한 LCD 표시 장치의 계조 표시를 더욱 다양화하여, 원화상에 가까운 표시를 행하기 위한 의사 계조 처리 장치에 관한 것이다.

최근, 멀티미디어 대응의 OA용 고정밀 컬러 액정 표시 장치가 개발되기에 이르렀다. 이 컬러 액정은 R, G, B의 각 색별로 3비트 또는 4비트의 디지탈 드라이버를 내장하고 있다. 예를 들면, 3비트의 디지탈 드라이버를 갖는 컬러 액정은 각 색 8계조의 표시가 가능하여, 전체적으로 512색의 표시가 가능하다. 그러나, 단지 OA용 모니터로서 사용하는 경우에는 이것으로 충분하지만, 멀티미디어에 대응하기 위하여 동화상이나 정지 화상 등의 영상을 표시하기에는 불충분하여, 더욱 계조의 증가가 요구되고 있다.

그래서, 하나의 화소로 표시할 수 없는 성분을 동일 화면 프레임 주위의 인접하는 화소로 확산(프레임내 오차 확산)함으로써 의사적으로 계조수를 높이는 방법, 또한 1개의 화소로 표시할 수 없는 성분을 복수의 화면 프레임에 걸쳐 동일한 화소로 확산(프레임간 오차 확산)하는 방법이 제안되어 있다. 본 명세서에 있어서, 오차 데이타라는 용어는 화상 데이타의 구성 비트 중, 표시 장치의 디지탈 드라이버로 표시할 수 없는 하위 비트의 데이타를 의미한다.

도1은 프레임내 오차 확산을 이용한 다계조화 처리 회로로서, R, G, B의 1색분을 나타내고 있다.

도4에서, 래치 회로(1)는 도트 클럭 DLCK에 동기하여 순차 인가되는 8비트의 원화상 데이타 SD를 래치하여 가산 회로(2)로 출력한다. 가산 회로(2)는 원화상 데이타 SD와 오차 데이타 보유 회로(3)로부터 출력되는 4비트의 오차 데이타 EI를 가산하여 8비트의 보정 화상 데이타 HD를 작성한다. 오차 데이타 보유 회로(3)는 보정 화상 데이타 HD의 하위 4비트를 프레임내 오차 확산을 위한 오차 데이타 EI로서 도트 클럭 DLCK에 의해 보유하고, 다음 화소의 원화상 데이타 SD가 래치 회로(1)에래치되었을 때에 오차 데이타 EI를 가산 회로(2)로 출력한다. 보정 화상 데이타 HD의 상위 4비트는 프레임내 오차 확산된 결과로서 출력 래치 회로(4)에 보유되고, 표시 장치에 표시 화상 데이타 DG로서 출력된다. 즉, 프레임내 오차 확산 회로는 가산 회로(2)와 오차 데이타 보유 회로(3)로 구성되고, 가산 회로(2)에 인가된 원화상 데이타 SD에 1도트 전(前) 화소의 오차 데이타 EI가 가산되기 때문에, 인접하는 화소에 하위 4비트의 오차 데이타가 순차 확산되게 된다. 이와 같이 오차가 순차 확산 전파됨으로써 의사적으로 계조수가 증가되게 된다.

따라서, 4비트 입력의 디지탈 드라이버가 내장된 액정 표시 장치에 오차 확산 처리된 R, G, B 각 색의 4비트 화상 표시 데이타 DG를 공급함으로써, 의사적으로 256×256×256 계조의 표시를 행할 수 있다.

이상, 도1을 이용하여 프레임내 오차 확산의 다계조화 화상 처리를 간단히 설명하였지만, 상세하게는 본원 출원인에 의한 특원평4-307210호에 기술되어 있다.

그런데, 상술한 의사 계조 장치는, 오차 확산 처리가 횡방향의 가산 처리이기 때문에, 좌측 화상의 영향이 우측 화상으로 전달되고, 결과적으로 화상 표시 데이타에 영향을 미치게 된다. 표시된 화상의 움직임이 있는 경우나 농담(濃淡)이 변화하는 경우에는 이 의사 계조 처리에 의해 대폭적인 화질의 향상을 달성할 수 있지만, 하늘이나 인간의 얼굴과 같은, 표시된 화상의 농담이 평탄한 경우에, 좌측의 불연속한 화상 데이타의 변화에 따르는 오차 데이타의 영향을 눈으로 인식할 수 있을 정도로 나타나서 표시의 화질이 저하되어 버린다.

예를 들면, 퍼스널컴퓨터 화면상에 평탄한 배경 화면을 표시하여, 화면상을 마우스 커서가 움직인 경우에, 마우스 커서에 꼬리가 끌리는 듯이 보인다. 즉, 농담이 평탄한 화면중을 마우스 커서가 표시됨으로써, 마우스 커서를 표시하는 화상 데이타의 오차가 훨씬 떨어진 우측에 까지 나타나고, 거기에 화상의 변화가 발생한다.

또한, 농담이 평탄한 화상에 있어서는 오차 데이타의 가산에 의한 자리수 올림이 주기적으로 발생하기 때문에, 밝아지는 화소의 위치와 어두워지는 화소의 위치가 인접하는 수평 주사선에서 일치하고, 또한 각 프레임에서도 일치하기 때문에 표시 화면상에 세로선이 나타나서 화질 열화의 원인이 되었다.

그래서, 직전의 화소와 현재 화소의 화소 데이타를 비교하여, 그 차가 소정치 이상인 경우에는 화상의 윤곽(에지), 즉 그때까지의 화상과 금후의 화상과의 관련성이 없는 것으로 판단하여, 그때까지 누적된 오차 데이타를 리셋함으로써, 질이 다른 다음 화상으로 이전의 화상의 영향이 나타나는 것을 방지하고 있다.

또한, 농담이 평탄한 화상에 있어서는 오차 데이타의 비트수에 의해 표시되는 수치의 화소수마다 오차 데이타를 리셋함과 동시에, 수평 주사선마다 리셋하는 화소의 타이밍을 다르게 함으로써, 평탄한 화상에 있어서는 수평 주사선마다 오차 데이타에 의해 발생하는 자리수 올림이 분산하여 특정한 모양의 발생이 없어짐과 동시에, 오차 데이타의 영향이 나중에까지 남지 않고, 평탄한 화상에 있어서의 화질이 개선된다.

상술한 기능을 갖는 의사 계조 처리 장치에 대해서는, 본원 출원인에 의한특원평6-310817호에 상세하게 설명되어 있다.

도2는 상기 의사 계조 처리 장치의 개략을 설명하기 위한 블럭도로서, R, G, B 각 색의 원화상 데이타의 출력부와 각 색의 LCD 드라이버와의 사이에 각각 설치되는 장치의 1색분을 표시한 것이고, 8비트의 원화상 데이타 GD를 처리하여 4비트의 화상 표시 데이타 HD로서 4비트 입력의 LCD 드라이버로 출력하는 장치이다.

도2의 의사 계조 처리 장치에 있어서, 래치 회로(1)는 도트 클럭 DCLK에 동기하여 입력되는 8비트의 원화상 데이타 GD를 순차 보유하는 회로이다. 연산 회로(12)는 래치 회로(11)로부터 출력되는 화상 데이타 UGD와 오차 제어 회로(13)로부터 출력되는 4비트의 오차 데이타 ED를 가산하는 8비트의 가산 회로이다. 이 연산 회로(12)의 8비트 출력의 화상 데이타 중, 상위 4비트는 도트 클럭 DCK에 의해 래치 회로(14)에 보유되고, 화상 표시 데이타 HD로서 LCD의 4비트 입력 디지탈 드라이버로 공급된다. 한편, 연산 회로(12)의 처리 화상 데이타의 하위 4비트는 다음 화소의 화상 데이타에 가산해야 할 오차 데이타 EN로서 래치 회로(15)에 공급되고, 보유된 오차 데이타 EN은 오차 제어 회로(13)에 인가된다. 화상 판별 회로(16)는 인가되는 화상 데이타 GD를 순차 비교함으로써, 화상의 에지 또는 화상의 패턴 등을 검출하는 회로이며, 그 검출 결과의 신호 SEL이 오차 제어 회로(13)에 인가된다.

오차 제어 회로(13)는 래치 회로(15)에 보유된 오차 데이타 EN을 연산 회로(12)로 출력하여 통상의 오차 확산 처리를 행하게 하는 동작과, 수평 주사선마다 상이한 화소 위치에서 오차 데이타 EN을 리셋하는 동작과, 화상의 경계에 있어서, 변화 후의 화상 데이타가 변화 전부터 연속해 있던 것으로 가정하여, 그 때의 화상 데이타 GD의 하위 4비트의 오차 데이타를 사용하여 가산해야 할 오차 데이타를 작성하여 연산 회로(2)에 인가하는 동작을 행하는 것이다.

도3은 오차 제어 회로(13)의 구체적인 구성을 나타내는 블럭도이다. 수평 카운터(27)는 수평 주사선마다 리셋 화소 위치를 변화시키기 위하여 현재의 수평 주사선 위치를 구하는 것이며, 수직 동기 신호 VSYNC에 의해 리셋되고, 수평 동기 신호 HSYNC를 계수하는 4비트의 카운터이다. 디코더(28)는 수평 카운터(27)의 계수값에 따라서 소정의 값을 출력한다. 즉, 수평 주사선의 위치에 따라 리셋 화소 위치를 바꾸기 위한 16종류의 상이한 값을 발생한다. 도트 카운터(29)는 수평 동기 신호 HSYNC에 의해 디코더(28)로부터 출력된 값이 프리셋되고, 화상 데이타 GD에 동기하는 클럭 신호 CLK에 의해, 프리셋된 값을 카운트 아웃하는 4비트의 카운터이다. 또한, 도트 카운터(29)는 각 비트 출력이 「1」, 즉 계수값이 「1」로 된 경우에 리셋 신호 RES를 발생한다. 리셋 회로(20)는 리셋 신호 RES가 발생했을 때에, 직전(直前) 화소의 오차 데이타 EN을 차단하여 「0」을 선택 회로(21)로 출력한다. 즉, 오차 데이타 EN이 「0」으로 됨으로써, 그때까지 축적된 오차 데이타의 확산이 리셋된다.

한편, 오차 작성 회로(22)는 도트 카운터(29)의 계수치과 처리해야 할 현재의 화상 데이타 GD의 오차 데이타 GDE에 의해, 현재의 화상 데이타 GD에 가산해야 할 오차 데이타를 작성한다. 즉, 도트 카운터(29)의 계수치에 「1」을 가산한 수치와 오차 데이타 GDE를 승산함으로써 가산해야 할 오차 데이타 ED를 산출한다. 따라서, 산출된 오차 데이타는 직전 화소의 화상 데이타와 상이한 경우라도 현재의 화상 데이타 GD가 연속하여 인가되고 있는 것으로 가정한 경우의 오차 데이타가 된다. 작성된 오차 데이타 ED는 선택 회로(21)에 인가된다. 선택 회로(21)는 화상 판별 회로(15)로부터 출력되는 신호 SEL에 의해 전환 제어되고, 통상은 래치 회로(15) 및 리셋 회로(20)를 경유하는 오차 데이타 EN를 선택하여 연산 회로(12)로 출력하지만, 화상의 경계가 검출되어 신호 SEL이 출력된 경우에는 오차 작성 회로(22)에 의해 작성된 오차 데이타 ED를 연산 회로(12)에 인가한다.

다음에, 도3에 있어서의 오차 데이타 EN의 리셋 및 오차 작성에 대하여 도 4A, 도4B를 참조하여 설명한다. 도4A는 리셋 패턴을 나타낸 것으로, 횡방향에는 화소 위치의 번호가 붙고, 종방향에는 라인 번호 및 프리셋 데이타값이 기재되어 있고, *인의 화소에서 리셋이 행해지는 것을 나타내고 있다. 즉, 수평 카운터(27)가 4비트이고, 도트 카운터(9)가 4비트이므로 16×16의 화소 영역에서 반복하여 패턴이 형성된다. 그리고, 오차 데이타의 리셋은 16화소에 1회 행해지고, 또한 인접하는 수평 주사선의 리셋 위치는 3화소 어긋나 있다. 도4B는 도4A의 리셋 패턴에 있어서, 오차 데이타 EN이 「8」인 경우의 자리수 올림 위치[연산 회로(12)에 의해 상위 4비트에 자리수 올림이 발생하는 위치]를 #인으로 표시한 것이다.

예를 들면, 수평 동기 신호 HSYNC에 의해 수평 카운터(27)의 계수치가 「1」로 된 경우, 그 디코드 출력은 「14」가 되고, 이 수치 「14」가 도트 카운터(29)에 리셋된다. 이 상태에서 클럭 신호 CLK가 1개 인가되면, 도트 카운터(29)의 계수치는 「15」가 되고, 리셋 신호 RES가 발생한다. 따라서, 화소 위치 「1」에서 리셋이 행해지게 된다. 그리고, 클럭 신호 신호 CLK가 인가될 때마다 도트 카운터(29)의 계수치는 「0, 1, 2. …」로 카운트업하여 간다. 따라서, 도트 카운터(29)의 계수치는 리셋 위치로부터의 화소 거리를 나타내는 데이타가 된다. 예를 들면, 화소 위치 「7」에서의 도트 카운터(9)의 계수치는 「5」이지만, 이 화소의 화상 데이타 GD가 연속하여 인가되고 있다고 가정하면, 화소 위치 「7」의 화상 데이타 GD에 가산해야 할 오차 데이타는 그 화상 데이타 GD의 오차 데이타 GDE를 6배한 값이다. 따라서, 오차 작성 회로(22)에서는 도트 카운터(29)의 계수치에 「1」을 가산한 값과 오차 데이타 GDE를 승산함으로써, 가산해야 할 오차 데이타 ED를 산출한다. 따라서, 화소 위치 「6」과 「7」에서 화상의 경계가 있는 경우, 화소 위치 「7」에서는 그 화상 데이타 GD가 변화하기 전부터 연속하여 인가되고 있던 것으로 하여 산출된 오차 데이타 ED가 가산되기 때문에, 도4B의 화소 위치 「7」의 열에 표시되는 자리수 올림 패턴을 얻을 수 있게 되어, 경계 부분의 화질이 향상한다.

또, 상기 설명에서는 단일 리셋 패턴으로 설명하였지만, 실제로는 화상 데이타 GD의 오차 데이타 GDE에 따른 복수의 리셋 패턴을 준비한다. 이 경우에는 디코더(28) 및 도트 카운터(29)를 리셋 패턴의 수만큼 설치하여, 오차 데이타 DGE의 값에 따라 도트 카운터(29)의 출력을 선택하게 한다. 상세한 것은 특원평6-310817호에 기재되어 있다.

이상 도1 및 도2에 도시된 종래의 의사 계조 처리 장치를 640×480의 화소수를 갖는 일반적인 VGA(Video Graphics Array)용의 액정 표시 장치에 사용하는 경우에는, 화상 데이타 GD와 동기하는 도트 클럭 DCLK의 주파수는 거의 25MHz가 된다. 그런데, 퍼스널컴퓨터 등의 액정 표시 장치는 더욱더 고정밀화가 진전되어 XGA(Extended Graphics Array)라 불리는 1024×768의 화소수인 것과 1280×1024인 것이 사용되어져 왔다. 이와 같은 고정밀 액정 표시 장치에 도1과 도2의 다계조화 화상 처리 장치를 사용하는 경우에는, 도트 클럭은 70MHz 내지 90MHz의 대단히 높은 주파수가 되어, 도1 및 도2의 회로는 집적 회로로서 동작하지 않게 될 우려가 있다.

다음에, 종래에 제안되었던 방법에 있어서, 1개의 화소로 표시할 수 없는 화상 데이타의 성분을 다음 프레임의 동일 화소로 확산(프레임간 오차 확산)함으로써 의사적으로 계조수를 높이는 방법에 대하여 설명한다. 이 프레임간 오차 확산 방법은 전(前) 프레임에서 표시할 수 없었던 화상 데이타의 하위 비트를 오차 데이타로서 프레임 메모리에 보유하여 두고, 다음 프레임의 동일 화소의 화상 데이타에 보유된 오차 데이타를 가산함으로써, 오차 데이타를 프레임 사이에 확산하여 의사적인 계조를 얻는 것이다.

여기에서, 정지 화상에서는, 동일 화소의 화상 데이타가 각 프레임에서 동일해지지만, 동화상에 있어서도 인접 프레임에서 취해지면 정지 화상으로서 취해질 수 있어, 인접하는 프레임의 동일 화소의 화상 데이타는 거의 동일해 진다. 이 점에 착안하여, 오차 데이타가 1비트인 경우에 상술한 프레임간 오차 확산 처리를 행하면, 오차 데이타가 「1」인 화상 데이타에서는 2프레임에 1회 자리수 올림이 발생한다. 예를 들면, 4비트의 화상 데이타를 3비트의 표시 데이타로 처리하는 경우에는 이하와 같이 된다.

[표 1]

따라서, 이와 같은 경우는 1프레임 기간중, 오차 데이타를 보유하는 일 없이 프레임마다 번갈아 화상 데이타의 최하위 비트를 그 1개의 상위 비트에 가산 처리하는 동작과 비가산 처리하는 동작을 행하면 된다. 이로써, 프레임 메모리를 생략할 수 있다.

도5는 7비트의 화상 데이타(SD)를 6비트의 표시 데이타(DG)로 처리하여 출력하는 화상 정보 처리 장치의 블록도이다. 7비트의 화상 데이타(SD0∼SD6)중 상위 6비트 SD1 내지 SD6은 가산 회로(31)의 한쪽 가산 입력으로 인가되어, 최하위 비트(SD0)는 AND 게이트(32)의 한쪽 입력으로 인가된다. 이 AND 게이트(32)의 출력은 가산 회로(81)의 다른쪽 가산 입력으로 입력되고, 또한 AND 게이트(32)의 다른쪽 입력에는 타이밍 제어 신호(ST)가 인가된다. 가산 회로(31)의 출력은 표시 데이타(DG0∼DG5)로서 표시 장치에 출력된다.

따라서, 타이밍 신호(ST)가 「0」인 타이밍에서는 최하위 비트(SD0)는 가산 처리되지 않고, 타이밍 신호(ST)가 「1」인 타이밍에서 가산 처리가 된다. 이 때, 동일 프레임의 모든 화소에 대해서 가산 처리와 비가산 처리를 반복하면, 1프레임마다 명암이 생기는 결과로서 플리커가 발생하게 된다. 그래서, 도5에서는 동일 프레임내에 있어서 수평 방향의 화소마다 가산 처리와 비가산 처리를 번갈아 행함과 동시에 라인마다 가산 처리와 비가산 처리를 번갈아 행하며, 또한 이러한 처리를 프레임마다 반전함으로써 균일한 화상 표시를 실현하고 있다. 그 때문에, 타이밍 신호(ST)를 발생하는 타이밍 신호 발생 회로(33)에는 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)와 화상 데이타(SD)에 동기한 도트 클럭(DCLK)가 인가되고 타이밍 신호 발생 회로(33)에서 이들의 신호에 기초하여 타이밍 신호(ST)가 작성된다.

도5의 예에서는, 화상 데이타(SD)는 7비트이고, 표시 데이타가 6비트의 경우이지만, 액정 표시 장치에 있어서는 3비트, 4비트, 5비트, 6비트 등의 디지탈 드라이버가 내장된 것이고, 이들의 액정 표시 장치 모두에 대응하기 위해서는 도6과 같이, 이 화상 정보 처리 장치 각각의 경우에 대응하는 회로를 설치하는 것이 필요하게 된다.

도6에 있어서, 4비트의 화상 데이타를 3비트의 표시 데이타로 처리하는 가산회로(34)와, 5비트의 화상 데이타를 4비트의 표시 데이타로 처리하는 가산 회로(35)와, 6비트의 화상 데이타를 5비트의 표시 데이타로 처리하는 가산회로(36), 7비트의 화상 데이타를 6비트의 표시 데이타로 처리하는 가산 회로(37)가 설치되고, 각 가산 회로(34, 35, 36, 37)의 출력은 전환 회로(38)에 의해 선택되어 출력된다.

가산 회로(34)의 한쪽 가산 입력(A0∼A2)에는 화상 데이타(SD4∼DS6)가 인가되고, 다른쪽 가산 입력(B0)에는 화상 데이타(SD3)가 인가된 AND 게이트(39)의 출력이 인가되며, 가산 입력(B1, B2)에는 「0」이 인가된다. 가산 회로(35)의 한쪽 가산 입력(A0∼A3)에는 화상 데이타(SD3∼SD6)가 인가되고, 다른쪽 가산 입력(B0)에는 화상 데이타(SD2)가 인가된 AND 게이트(40)의 출력이 인가되며, 가산 입력(B1∼B3)에는 「0」이 인가된다. 가산 회로(36)의 한쪽 가산 입력(A0∼A4)에는 화상 데이타(SD2∼SD6)가 인가되고, 다른쪽 가산 입력(B0)에는 데이타(SD1)가 인가된 AND 게이트(14)의 출력이 인가되며, 가산 입력(B1∼B4)에는 「0」이 인가된다. 가산 회로(37)의 한쪽 가산 입력(A0∼A5)에는 화상 데이타(SD1∼SD6)가 인가되고, 다른쪽 가산 입력(B0)에는 화상 데이타(SD0)가 인가된 AND 게이트(42)의 출력이 인가되며, 가산 입력(B1∼B5)에는 「0」이 인가된다. 또한, AND 게이트(39, 40, 41, 42)의 각각 다른쪽 입력에는 타이밍 제어 신호(ST)가 인가된다.

이와 같이, 액정 표시 장치의 입력 비트수 각각에 대응하도록, 가산 회로가 복수개 설치되며, 그 출력은 전환 회로(8)를 제어하는 선택 회로(SEL0, SEL1)에 의해 선택하고 있다.

그러나, 도6에 도시된 바와 같이 화상 정보 처리 장치에 있어서, 예를 들어 7비트의 화상 입력을 처리하고, 6비트의 표시 데이타를 출력할 경우에도 그 외의가산 회로(4, 5, 6)도 동작 상태가 되기 때문에, 소비 전력이 증가하게 된다. 또한, 이와 같은 장치를 집적 회로화 한 경우에는 회로를 구성하는 소자수가 많게 되어, 칩 면적이 증대하기 때문에 비용 상승이 되었다.

도 1은 종래의 화상 정보 처리 장치의 구성을 도시하는 도면.

도 2는 종래의 화상 정보 처리 장치의 다른 구성을 도시하는 도면.

도 3은 도2의 오차 제어 회로(13)의 구성을 도시하는 도면.

도 4A는 도2 및 도3의 구성에 의해 발생하는 오차 데이타의 리셋 패턴을 도시하는 도면.

도 4B는 도2 및 도3의 구성에 의해 발생하는 상위 비트의 자리수 올림 패턴을 도시하는 도면.

도 5는 종래의 화상 정보 처리 장치의 다른 구성을 도시하는 도면.

도 6은 도5의 장치의 구체적인 구성예를 도시하는 도면.

도 7은 본 발명의 제1 실시 형태의 화상 정보 처리 장치의 구성을 도시하는 도면.

도 8은 본 발명의 제2 실시 형태의 화상 정보 처리 장치의 구성을 도시하는 도면.

도 9는 도8의 장치의 동작을 도시하는 도면.

도 10은 본 발명의 제3 실시 형태의 화상 정보 처리 장치의 구성을 도시하는 도면.

도 11은 도10의 오차 제어 회로의 구성을 도시하는 도면.

도 12는 본 발명의 제3 실시 형태의 장치에 의한 오차 데이타의 리셋 패턴을 도시하는 도면.

도 13은 본 발명의 제4 실시 형태의 화상 정보 처리 장치의 구성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

55, 56, 59, 62, 65 : 래치 회로

57, 58 : 가산 회로

60, 61, 63, 64 : OR 게이트

본 발명은 상술과 같은 과제를 해결하기 위해 발명된 것으로, 이하와 같은 특징으로 구비한다.

먼저, 본 발명은,

각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 사용되며, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조(階調)를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치이며,

수평 방향의 연속하는 화소의 P비트의 복수의 화상 데이타에 대응하여 설치되고, 상기 복수의 화상 데이타가 동시에 인가되는 복수의 가산 회로와,

상기 각각의 가산 회로의 소정 하위 비트를 오차 데이타로서 인접하는 다음의 가산 회로에 인가하는 오차 데이타 인가 회로와,

인가된 화소 데이타내의 최후 열의 화소에 대응하는 가산 회로로부터의 출력의 소정의 하위 비트를 보유하고, 상기 보유한 하위 비트를 인가된 화상 데이타내의 가장 앞열의 화소에 대응하는 가산 회로에 인가하는 오차 데이타 보유 회로,

를 갖는다. 이와 같은 구성에 의해 복수 화소의 화소 데이타를 동시에 처리한다.

또한, 상기 가산 회로는 상기 수평 방향의 연속하는 전후 열의 화소의 화소 데이타가 각각 동시에 인가되는 제1 및 제2 가산 회로를 포함하고,

상기 오차 데이타 인가 회로는 상기 제1 가산 회로 출력의 소정 하위 비트를 오차 데이타로서 상기 제2 가산 회로에 인가하고,

상기 오차 데이타 보유 회로는 상기 제2 가산 회로 출력의 소정 하위 비트를 오차 데이타로서 보유하고, 상기 제1 가산 회로에 인가함으로써, 수평 방향으로 연속하는 2개 화소의 화소 데이타를 동시에 처리한다.

또한, 본 발명은 각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되고, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 제조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치이며,

동시에 인가되는 수평 방향의 연속하는 전후 열의 화소의 화소 데이타내의 전열(前列)의 화상 데이타의 소정 하위 비트에, 직전(直前) 열의 화소에 표시되지 않는 오차 데이타를 가산하여 전열의 오차 데이타를 작성하고,

상기 전열의 오차 데이타와, 상기 전열의 화소 데이타와 동시에 인가되고, 연속한 전후열 화소의 화소 데이타내의 후열(後列)의 화소 데이타의 소정 하위 비트를 가산하여, 상기 후열 다음의 열의 화소의 화상 데이타에 가산해야 하는 오차 데이타를 작성하는 오차 데이타 작성 회로와,

상기 전열의 오차 데이타를 상기 후열의 화상 데이타에 가산하여 후열의 화상 표시 데이타를 출력하는 가산 회로

를 갖고,

상기 오차 데이타 작성 회로와 상기 가산 회로가 각각 독립된 타이밍으로 가산 동작을 행한다. 이로써, 가산 동작의 처리 속도를 실질적으로 향상시키고 있다.

또한, 본 발명은 각 화소의 화상 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되고, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치이며,

수평 방향의 연속하는 전후열의 화소의 화상 데이타내의 전열의 화상 데이타의 소정의 하위 비트와 오차 데이타를 가산하는 제1 가산 회로와,

상기 제1 가산 회로의 자리수 올림 신호와 상기 전열의 화상 데이타의 소정 상위 비트를 가산하고, 전열의 화상 표시 데이타를 출력하는 제2 가산 회로와,

상기 전열의 화상 데이타와 동시에 인가되고, 연속된 전후열 화소의 화상 데이타내의 후열의 화상 데이타의 소정 하위 비트와 상기 제1 가산 회로의 오차 데이타를 가산하는 제3 가산 회로와,

상기 제3 가산 회로의 출력을 소정 기간 보유하고, 상기 제1 가산 회로에 인가하는 오차 데이타를 출력하는 제1 보유 회로와,

상기 제1 가산 회로의 오차 데이타 출력을 소정 기간 보유하는 제2 보유 회로와,

상기 제2 보유 회로에 의해 보유된 오차 데이타와 상기 후열의 화상 데이타를 가산하고, 소정의 상위 비트를 후열의 화상 표시 데이타로서 출력하는 제4 가산회로를 갖는다. 이와 같은 구성에 의해 2화소분의 오차 데이타의 연산을 앞의 타이밍에서 행하고, 이어지는 타이밍에서 후열 화소의 화상 데이타와 전열 화소에 대한 오차 데이타와의 가산을 행하여 연산, 가산 처리의 속도 향상을 도모하고 있다.

한편, 본 발명은 상기 제1 가산 회로로부터의 자리수 올림 신호와, 상기 전열 화소의 화상 데이타의 소정 상위 비트의 논리곱에 의해, 상기 제2 가산 회로로부터 출력되는 자리수 올림 신호와 동일 내용의 자리수 올림 신호를 상기 제2 가산 회로의 자리수 올림 신호의 발생보다 빠르게 출력하는 자리수 올림 신호 발생 회로를 구비함으로써, 오차 데이타의 가산에 의해 발생하는 자리수 올림 신호의 발생을 빠르게 하여, 처리 속도의 향상을 도모하고 있다.

또한, 본 발명은 상기 제3 가산 회로의 자리수 올림 신호와 상기 후열의 소정 상위 비트의 논리곱에 의해, 상기 후열의 화상 데이타에 상기 전열의 오차 데이타를 가산한 경우의 자리수 올림 신호를 발생하는 제2 자리수 올림 신호 발생 회로를 구비함으로써, 전열의 화소에 대해서의 오차 데이타와 후열의 화상 데이타와의 가산에 의해 자리수 올림 신호의 발생을 빠르게 하여 처리 속도를 높인다.

본 발명의 다른 구성은, 각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되며, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치이며,

수평 방향의 연속하는 전후열 화소의 복수의 상기 화상 데이타에 각각 대응하여 설치되고, 상기 복수의 화상 데이타가 동시에 인가되는 복수의 화상 데이타처리 회로를 구비하고,

상기 각 화상 데이타 처리 회로는,

상기 표시 장치에 표시되지 않는 하위 「P-L」비트를 오차 데이타로서 출력하는 오차 데이타 출력 회로와,

직전열의 화소에 대응한 화상 데이타 처리 회로로부터 출력된 상기 오차 데이타와 인가된 화상 데이타의 가산을 행하는 연산 회로,

상기 오차 데이타를 정기적으로 리셋함과 동시에, 공급되는 화소 데이타의 변화에 대응하여 변화 후의 화상 데이타가 갖는 오차 데이타에 기초하여, 상기 변화 후의 화상 데이타가 변화 이전부터 연속하고 있던 것으로 가정하여, 변화 후의 화상 데이타에 가산해야 할 오차 데이타를 작성하고, 상기 직전 열의 화소에 대응하는 화상 데이타 처리 회로로부터의 오차 데이타 대신에 상기 작성된 오차 데이타를 상기 연산 회로에 인가하는 오차 제어 회로를 갖는 것을 특징으로 한다.

이와 같은 구성에 의해 화상의 경계 부분에서의 표시 화질의 향상과, 연속하는 복수의 화소에 대한 병렬 처리를 실행하는 것에 의한 처리 속도의 향상을 가능하게 한다.

상기 복수의 화상 데이타 처리 장치는 홀수열용 화상 데이타 처리 회로와 짝수열용 화상 데이타 처리 회로를 갖고, 이들 처리 회로에는 수평 방향의 인접하는 홀수열 및 짝수열 화소의 화상 데이타가 각각 동시에 인가되는 것으로 하여, 연속하는 홀수열 및 짝수열 화상 데이타의 병렬 처리를 가능하게 한다.

또한, 상기 오차 제어 회로는 정기적으로 상기 오차 데이타를 리셋하는 리셋화소 위치를 수평 주사선마다 바꾸기 위해 수평 동기 신호를 계수하는 수평 카운터와,

상기 수평 카운터의 계수값에 기초하여 대응하는 수평 주사선상에서 상기 오차 데이타의 상기 리셋 화소 위치를 특정하기 위한 홀수열용 리셋 위치 설정 회로 및 짝수열용 리셋 위치 설정 회로와,

상기 홀수열용 리셋 위치 설정 회로의 설정 위치에 따라서 홀수열에서의 화소 위치를 구하기 위한 홀수열용 화소 카운터와,

상기 짝수열용 리셋 위치 설정 회로의 설정 위치에 다라서 짝수열에서의 화소 위치를 구하기 위한 짝수열용 화소 카운터

를 갖는 것을 특징으로 한다. 이와 같은 구성에 의해 연속하는 홀수열과 짝수열로 각각 처리 화소 위치 및 오차 데이타를 리셋해야 할 화소 위치를 구할 수 있다. 즉, 화상 데이타 처리 회로마다 화소 위치를 구할 수 있다.

본 발명에 있어서는, 또한,

상기 홀수열용 화소 카운터 및 상기 짝수열용 화소 카운터는 각각 홀수열용 리셋 위치 설정 회로 및 짝수열용 리셋 위치 설정 회로에서의 설정값이 프리셋되고, 프리셋된 설정값의 최하위 비트가 고정된 상태로, 최하위 비트 이외의 비트에 대해서 클럭 신호에 따라 가산 계수하는 것을 특징으로 한다. 각 화소 카운터는 1화소 걸러서 계수 처리를 실행할 수 있고, 각 화상 데이타 처리 회로마다 처리 화소 위치 및 리셋 화소 위치를 구할 수 있다.

본 발명의 또 다른 구성에 있어서는,

각 화소에 표시되는 계조보다 큰 계조수를 의사적으로 표시하기 위해, 각각의 화소에 있어서 프레임마다 인가되는 N+1 비트의 화상 데이타의 최하위 비트를 상기 화상 데이타의 상위 N비트에 가산할 것인지 또는 가산하지 않을 것인지를 프레임마다 번갈아 선택하여 n비트의 화상 표시 데이타를 출력하는 화상 정보 처리 장치에 있어서,

상기 N+1비트의 화상 데이타가 한쪽의 가산 입력으로 인가되는 가산 회로와,

상기 N+1비트의 최하위 비트가 인가되고, 그 출력이 상기 가산 회로의 다른 쪽의 가산 입력에 인가되는 복수의 게이트 회로를 구비하고,

상기 복수의 게이트 회로에, 상기 최하위 비트를 상기 화상 데이타의 상위 N비트에 가산할 것인지 또는 가산하지 않을 것인지의 선택을 제어하는 타이밍 신호를 인가함과 동시에, 임의로 설정 가능한 상기 N의 설정값에 따라서 1개의 상기 게이트 회로를 선택하기 위한 선택 신호가 상기 게이트 회로에 인가되는 것을 특징으로 한다. 이와 같은 구성의 채용에 의해 설정을 바꾸는 것만으로 1개의 가산 회로를 동작시킴으로써 비트수가 다른 표시 장치에 대응할 수 있게 된다.

또한, 상기 구성에 있어서, 임의로 설정 가능한 상기 N의 설정값에 따라서 비트수가 변화하는 N+1비트의 화상 데이타는,

상기 가산 회로의 한쪽의 가산 입력의 최상위 비트로부터, 상기 N+1비트를 취할 수 있는 최소값에 따라서 결정되는 최하위 비트까지 각각 인가되고, 상기 가산 회로의 가산 출력의 최상위 비트로부터 N비트가 상기 화상 표시 데이타로서 출력되는 것을 특징으로 한다.

상기 구성에 있어서,

상기 가산 회로는 임의로 설정 가능한 N의 값에 따라서 결정되는 N+1이 취할 수 있는 최대 비트수에 대응한 수의 가산 입력을 갖는 것을 특징으로 한다.

이와 같은 구성으로 함으로써, 가산 회로의 출력을 비트수가 다른 표시 장치에 따라 바꿈으로써, 임의의 N비트의 표시 장치용 화상 정보 처리 장치로서 사용할 수 있다.

이상과 같은 구성으로 함으로써,

가산 회로를 복수 설치하는 일 없이, 하나의 가산 회로만으로 입력 비트수가 다른 디지탈 드라이버를 내장한 각 종의 액정 표시 장치에 대응하는 것이 가능하며, 또한 게이트수가 적게 칩 면적을 감소할 수 있음과 동시에 저소비 전력을 실현하는 것이 가능해 진다.

(제1 실시 형태)

도7은 본 발명의 제1 실시 형태를 도시하는 블록도이다. 래치 회로(55, 56)는 모두 8비트의 래치 회로이며, 클럭(CLK)에 따라 인접하는 2개 화소의 화상 데이타를 보유한다. 래치 회로(55)에는 수평 주사선 방향의 홀수열 화소의 화상 데이타(SDO)가 인가되고, 래치 회로(56)에는 짝수열의 화상 데이타(SDE)가 인가된다. 통상, 화상 데이타와 도트 클럭은 동기하여 직렬로 제공되지만, 이를 직렬-병렬 변환하여 홀수열, 짝수열의 화상 데이타가 동시에 래치 회로(55, 56)에 인가되도록 하고 있다. 이 직렬-병렬 변환은 도트 클럭에 의해 시프트 제어되는 2단의 8비트 병렬 시프트 레지스터를 사용하고, 도트 클럭이 2개 인가되었을 때에 시프트레지스터의 1단째와 2단째의 출력을 래치 회로(55, 56)로 래치시킴으로써 실현할 수 있다. 따라서, 도7에 도시된 회로의 동작을 제어하는 클럭(CLK)은 도트 클럭의 절반 주파수의 클럭으로 된다.

래치 회로(55)의 출력은 제1 가산 회로에 상당하는 가산 회로(57)에 인가되고, 래치 회로(59)에 보유되어 있는 직전 화소의 오차 데이타(EE)와 가산된다. 이로써, 인가된 홀수열 화소의 화상 데이타로의 오차 확산이 행하여져서, 보정 화상 데이타가 작성된다. 이 보정 화상 데이타 중, 상위 4비트는 OR 게이트(60)에 인가되고, 하위 4비트는 OR 게이트(61)에 인가된다. 이 OR 게이트(60, 61)는 가산 결과 자리수 올림이 발생했을 때에는 출력을 최대값, 즉 「11111111」로 고정하기 위한 회로이고, 가산 회로(57)의 자리수 올림 신호(C)가 각각 인가된다. 그리고, 상위 4비트의 OR 게이트(60)의 출력은 홀수열 화소의 화상 표시 데이타(HO)로서 래치 회로(62)에 보유된다.

한편, 하위 4비트의 OR 게이트(11)의 출력은 홀수열 화소의 오차 데이타(EO)로서 짝수열 화소의 화상 데이타(SDE)에 가산하기 위해 제2 가산 회로에 상당하는 가산 회로(58)에 인가된다. 래치 회로(56)에 보유된 짝수열 화소의 화상 데이타(SDE)는 제2 가산 회로(58)에 있어서 직전의 화소, 즉 홀수열 화소의 오차 데이타(EO)와 가산되고, 그 가산 결과의 상위 4비트는 OR 게이트(63)에 인가되고, 하위 4비트는 OR 게이트(64)에 인가된다. OR 게이트(63, 64)도 상술한 바와 마찬가지로 자리수 올림이 발생했을 때 출력을 최대값으로 고정하는 것이며, 가산 회로(58)의 자리수 올림 신호(C)가 각각 인가되고 있다. 가산 회로(58)에 의해 오차 확산 처리된 보정 화상 데이타의 상위 4비트는 화상 표시 데이타(HE)로서 래치 회로(65)에 보유되고, 하위 4비트는 짝수열 화소의 오차 데이타(EE)로서 래치 회로(59)에 보유된다. 오차 데이타(EE)는 다음의 타이밍에서 래치 회로(59)에 보유되는 홀수열 화소, 즉 이 타이밍에서 처리된 짝수열 화소의 다음 화소의 화상 데이타에 가산해야 할 오차 데이타(EE)가 된다.

래치 회로(62, 65)에 보유된 화상 표시 데이타(DGO, DGE)는 병렬-직렬 변환되고, 도트 클럭과 동기하여 액정 표시 장치에 공급된다.

도7에 도시된 실시 형태에 의하면, 도트 클럭과 동기하여 공급되는 화상 데이타를 홀수열의 화소와 짝수열의 화소로 병렬로 오차 확산 처리할 수 있기 때문에 오차 확산 처리의 클럭이 도트 클럭 절반의 주파수로 되어, 처리 능력을 향상할 수 있다. 이로써, 화소수가 대단히 큰 표시 장치에도 대응 가능한 화상 처리 장치를 실현할 수 있다.

(제2 실시 형태)

도8은 본 발명의 다른 제2 실시 형태를 나타내는 블록도로서, 도7에 도시된 화상 처리 장치의 처리 속도를 향상시킨 것이다. 도7의 회로에 있어서는, 가산 회로(57)와 가산 회로(58)가 동작적으로 직렬로 접속된 상태로 있다. 즉, 가산 회로(57)의 하위 4비트의 가산의 결과, 자리수 올림이 상위 비트로 전파되고, 자리수 올림 신호(C)를 확정하고, 가산 출력이 확정된 후, 가산 회로(58)의 가산 처리를 행하고, 가산 회로(58)의 자리수 올림 신호(C) 및 가산 출력이 확정한 상태에서 최종 출력이 얻어지기 때문에 16비트의 가산 회로와 동등하게 되고, 처리 시간은가산 회로(57)의 출력 확정까지의 시간과 가산 회로(58)의 출력 확정까지의 시간의 합이 된다. 따라서, 도7의 회로에서는 클럭(CLK)은 도트 클럭의 절반의 주파수로 되지만, 그 주파수는 그만큼 높게 할 수 없다. 그래서, 도8에 나타내는 실시 형태에서는 오차 데이타를 산출하는 회로를 화상 표시 데이타의 산출 회로와 분리된 구조로 하고 있다.

도8에 있어서, 홀수열 화소의 화상 데이타(SDO)는 래치 회로(56)에 보유되고, 짝수열 화소의 화상 데이타(SDE)는 래치 회로(67)에 보유된다. 래치 회로(66)에 보유된 화상 데이타(SDO)의 하위 4비트(SDOL)는 제1 가산 회로에 상당하는 가산 회로(68)에 인가되고, 상위 4비트(SDOU)는 제2 가산 회로에 상당하는 가산 회로(69)에 인가됨과 동시에 AND 게이트(70)로 인가된다. 또한, 래치 회로(67)에 보유된 짝수열 화소의 화상 데이타(SDE)의 하위 4비트(SDEL)는 제3 가산 회로에 상당하는 가산 회로(71)에 인가되고, 상위 4비트(SDEU)는 AND 게이트(72)에 인가된다. 또한, 짝수열 화소의 화상 데이타(SDE)는 래치 회로(73)에 다시 보유되고, 클럭(CLK)이 1클럭 지연되어 가산 회로(74)로 인가된다. 이 가산 회로(74)는 제4 가산 회로에 상당한다.

여기서, 가산 회로(68)는 홀수열 화소의 오차 데이타(EO)를 산출하기 위한 4비트의 가산 회로이고, 가산 출력은 OR 게이트(75)에 인가된다. 또한, 가산 회로(68)의 자리수 올림 신호(C)는 가산 회로(69)의 자리수 올림 입력으로 인가됨과 동시에 AND 게이트(70)로 인가된다. 즉, 가산 회로(88)의 자리수 올림 신호(C)가 가산 회로(69)로 전파되고, 가산 회로(69)의 자리수 올림 신호(C)의 발생을 기다리고 있는 것은 시간이 걸리기 때문에 AND 게이트(70)에서 가산 회로(68)의 자리수 올림 신호(C)와 상위 4비트의 화상 데이타(SDOU)의 논리곱에 의해 가산 회로(69)의 자리수 올림 신호(C)보다 앞서 자리수 올림 신호를 구하고, AND 게이트(70)의 출력에 의해 OR 게이트(75)에서의 최대값의 고정을 행하기 때문이다. 따라서, OR 게이트(75)로부터 출력되는 홀수열 화소의 오차 데이타(EO)는 4비트 가산 처리의 처리 시간으로 얻어지게 된다. OR 게이트(75)로부터 출력되는 오차 데이타(EO)는 짝수열 화소의 화상 데이타(SDE)의 하위 4비트(SDEL)에 가산하기 위해 가산 회로(71)로 인가됨과 동시에 다음의 클럭(CLK)의 타이밍에서 짝수열 화소의 화상 데이타(SDE)에 가산하기 위해 제2 보유 회로에 상당하는 래치 회로(77)에 보유된다.

한편, 가산 회로(69)는 가산 회로(68)의 자리수 올림 신호(C)과 상위 4비트의 화상 데이타(SDOU)의 가산에 의해 보정된 화상 데이타를 산출하는 것으로, 그 가산 출력 및 자리수 올림 신호(C)는 OR 게이트(76)로 인가되고, 자리수 올림 발생시의 최대값 고정이 이루어진다. 따라서, OR 게이트(76)로부터 출력되는 화상 데이타(HO)는 가산 회로(68)의 가산 처리 시간과 가산 회로(69)의 가산 처리 시간의 합, 즉 8비트의 가산 처리 시간으로 얻어지게 된다. 이 보정된 화상 데이타(HO)는 래치 회로(78, 79)에 순차 보유되고, 화상 표시 데이타(DGO)로서 출력된다.

또한, 가산 회로(71)는 짝수열 화소의 하위 4비트의 화상 데이타(SDEL)에 홀수열 화소로부터의 오차 데이타(EO)를 가산하고, 다음 타이밍에서 인가되는 홀수열 화소에 가산하기 위한 오차 데이타(EE)를 산출하는 것이다. 이 가산 회로(71)의 자리수 올림 신호(C)도 상술한 바와 마찬가지로, 자리수 올림 신호의 전파에 의한 지연을 없애기 위해 AND 게이트(72)에 인가되고, 상위 4비트의 화상 데이타(SDEU)와의 논리곱에 의해 가산 처리를 하는 일 없이 자리수 올림 신호를 발생하고 있다. 가산 회로(71)의 가산 출력 및 AND 게이트(72)의 출력은 OR 게이트(80)에 인가되고, 자리수 올림 신호 발생시의 최대값 고정을 행하고 있다. 따라서, OR 게이트(80)로부터 출력되는 오차 데이타(EE)는 가산 회로(68)의 가산 처리 시간과 가산 회로(71)의 가산 처리 시간의 합, 즉 8비트의 가산 처리 시간으로 얻어지게 된다. 이 오차 데이타(EE)는 제1 보유 회로에 상당하는 래치 회로(81)에 보유되고, 다음의 클럭(CLK)의 타이밍에서 인가되는 다음의 홀수열 화소의 화상 데이타에 가산된다.

상술의 가산 회로(68), AND 게이트(70), OR 게이트(75), 가산 회로(71), AND 게이트(72) 및 OR 게이트(80)는 홀수열 화소의 오차 데이타(EO)와 짝수열 화소의 오차 데이타(EE)를 작성하는 회로이며, 오차 데이타 작성 회로에 상당한다.

가산 회로(74)는 래치 회로(77) 및 래치 회로(73)에 의해 1클럭분 지연된 오차 데이타(EO)와 짝 화소의 화상 데이타(SDE)를 가산하고, 짝수열 화소의 보정 화상 데이타를 작성하는 것이고, 그 가산 출력내 상위 4비트가 보정된 화상 데이타로서 자리수 올림 신호(C)와 함께 OR 게이트(82)에 인가된다. 여기서, 하위 4비트는 클럭(CLK) 전의 타이밍에서 가산 회로(71)에 의해 이미 산출되어 있기 때문에 절사된다. OR 게이트(82)로부터 출력되는 보정 화상 데이타(HEU)는 래치 회로(38)에 보유되고, 화상 표시 데이타(DGE)로서 출력된다.

래치 회로(79, 83)에 보유된 홀수열 화소의 화상 표시 데이타(DGO)와 짝수열 화소의 화상 표시 데이타(DGE)는 병렬-직렬 변환되어 도트 클럭과 동기하여 직렬로 액정 표시 장치에 공급된다.

다음에, 도8의 실시 형태의 동작 타이밍을 도9에 기초하여 설명한다. 도9의 타이밍도는 클럭(CLK)의 하강으로 각 래치 회로가 동작하는 것으로서 기술되어 있다.

먼저, 클럭(CLK)의 n번째의 주기에 있어서, 클럭(CLK)의 하강에 의해 래치 회로(66, 67)에는 n번째 홀수열 화소의 화상 데이타(SDOn)와 짝수열 화소의 화상 데이타(SDEn)가 보유된다. 또한, 이 때 래치 회로(81)에는 이전의 클럭 주기에 의해 산출된 n-1번째의 짝수열 화소의 오차 데이타(EEn-1)가 보유되어 있다. 따라서, 클럭(CLK)의 n번재의 주기에 있어서 가산 회로(68)에서는 화상 데이타(SDOLn)과 오차 데이타(EEn-1)의 가산에 의해 오차 데이타(EOn)가 출력되고, 가산 회로(69)에서는 보정 화상 데이타(HOUn)가 산출된다. 또한, 가산 회로(71)에서는 가산 회로(68)에 의해 산출된 오차 데이타(EOn)와 화상 데이타(SDELn)의 가산에 의해 오차 데이타(EEn)가 산출된다. 즉, 이 클럭(CLK)의 n번째의 타이밍에서는 n번째 홀수열 화소의 화상 데이타와 n번째 짝수열 화소의 화상 데이타 각각의 오차 데이타의 작성이 이루어지는 것이다.

다음에, 클럭(CLK)이 n+1번재의 주기가 되면, 산출된 오차 데이타(EOn)는 래치 회로(57)에 보유되고, 오차 데이타(EEn)는 래치 회로(81)에 보유된다. 또한, 홀수열 화소의 보정 화상 데이타(HOUn)는 래치 회로(78)에 보유되고, 짝수열 화소의화상 데이타(SDEn)는 래치 회로(73)에 보유된다. 한편, 래치 회로(56, 67)에는 다음의 홀수열 화소의 화상 데이타(SDOn+1)와 짝수열 화소의 화상 데이타(SDEn+1)가 보유되고, 클럭(CLK)의 n번째의 주기와 마찬가지로 오차 데이타의 산출이 행하여진다. 또한, 가산 회로(74)에 있어서는, 래치 회로(77)에 보유된 오차 데이타(EOn)와 래치 회로(73)에 보유된 화상 데이타(SDEn)의 가산이 행하여지고, 그 결과 짝수열 화소의 보정 화상 데이타(HEUn)가 산출된다.

그리고, n+2번째의 클럭(CLK)의 주기가 되면, 래치 회로(78)에 보유된 홀수열 화소의 보정 화상 데이타(HOUn)가 래치 회로(79)에 보유되고, 화상 표시 데이타(DGOn)로서 출력되며, 또한 가산 회로(74)에 의해 산출된 짝수열 화소의 보정 화상 데이타(HEUn)가 래치 회로(83)에 보유되고, 화상 표시 데이타(DGEn)로서 출력된다.

이와 같이 도8의 화상 처리 회로에 의하면, 홀수열 화소의 화상 데이타(SDO)와 짝수열 화소의 화상 데이타(SDE)를 동시에 입력하고, 그 처리를 2회의 클럭 타이밍으로 나누어 행한다. 특히, 홀수열 화소 및 짝수열 화소의 오차 데이타(EO, EE)의 산출과 홀수열 화소의 화상 표시 데이타(DGO)의 산출을 이전의 타이밍으로 행하고, 다음의 타이밍에서 짝수열 화소의 화상 표시 데이타(DGE)의 산출을 행하는 것이다. 이와 같은 구성에 의해, 하나의 클럭 주기의 기간에 행하여지는 가산 처리 시간은 8비트의 가산 처리가 최대가 되기 때문에, 도7과 같이 실질 16비트의 가산 처리 시간이 걸리는 회로보다 고속의 처리를 행할 수 있게 된다.

(제3 실시 형태)

도10은 본 발명의 제3 실시 형태를 나타내는 블록도이다. 래치 회로(93, 94)는 모두 8비트의 래치 회로이며, 클럭 신호(CLK)에 따라서, 인접하는 2개의 화소의 화상 데이타를 보유한다. 래치 회로(93)에는 수평 주사선 방향의 홀수열 화소의 화상 데이타(GDO)가 인가되고, 래치 회로(94)에는 짝수열의 화상 데이타(GDE)가 인가된다. 또, 제1 실시 형태와 마찬가지로, 홀수열, 짝수열의 병렬 데이타인 화상 데이타가 동시에 래치 회로(93, 94)에 인가되고 있다. 도10에 도시된 각 회로의 동작을 제어하는 클럭 신호(CLK)는 도트 클럭의 절반 주파수의 클럭으로 되어 있다.

래치 회로(93, 94)의 출력인 화상 데이타(UGDO, UGDE)는 연산 회로(95, 95)에 각각 인가되고, 또한 래치 회로(93, 94)의 출력의 하위 4비트, 즉 오차 데이타(GDEO, GDEE)는 각각 오차 제어 회로(97, 98)에 인가된다. 연산 회로(95, 96)는 각각 인가된 화상 데이타(UGDO, UGDE)에 직전의 화소로 표시할 수 없었던 하위 4비트의 표시 데이타, 즉 오차 데이타를 가산 처리하는 것이며, 그 때문에 오차 제어 회로(97, 98)로부터 출력되는 오차 데이타(EDE, EDO)를 각각 화상 데이타(GDO, GDE)에 가산한다. 또한, 연산 회로(95, 96)는 가산 결과, 캐리가 발생한 경우에는 그 출력을 8비트로 표시되는 최대값, 즉 「11111111」로 고정한다. 연산 회로(95, 96)의 출력은 각각 상위 4비트가 표시 데이타(HDO, HDE)로서 래치 회로(99, 100)으로 래치되고, 하위 4비트는 각각 다음의 화소로의 오차 데이타(ENO, ENE)로서 출력된다. 특히, 오차 데이타(ENE)는 래치 회로(101)에 보유되고, 다음의 클럭 신호(CLK)의 타이밍에서 래치 회로(93)에 보유되는 홀수열의 화소, 즉 이 타이밍에서 처리된 짝수열 화소의 다음 화소의 화상 데이타에 가산해야 할 오차 데이타가 된다.

또한, 화상 판별 회로(102)는 인가된 화사 데이타(GDO, GDE)를 소정수 보유하고, 이들의 화상 데이타의 연속성 및 비연속성을 판정하며, 화상의 경계를 판별하는 것으로, 래치 회로(93, 94)에 인가된 화상 데이타 사이에 경계가 있을 경우에는 판별 출력(SELE)을 오차 제어 회로(98)에 인가하는 한편, 래치 회로(93)에 인가된 화상 데이타와 전(前) 화소의 화상 데이타와의 사이에 경계가 있을 경우에는 판별 출력(SELO)을 오차 제어 회로(97)에 인가한다.

도10에 있어서, 래치 회로(93), 연산 회로(95), 오차 제어 회로(97) 및 래치 회로(99)는 홀수열용 화상 처리 회로를 구성하고, 래치 회로(94), 연산 회로(96), 오차 제어 회로(98) 및 래치 회로(100)는 짝수열용 화상 처리 회로를 구성한다. 그리고, 홀수열용 화상 처리 회로의 출력인 표시 데이타(HDO)와 짝수열 화상 처리 회로의 출력인 표시 데이타(HDE)는 병렬-직렬 변환되고, 도트 클럭과 동기하여 액정 표시 장치로 공급된다.

또한, 도10에 도시된 오차 제어 회로(97, 98)는 도2에 도시된 오차 제어 회로(13)와 같은 기능을 갖는 것으로, 각각 인가된 오차 데이타(ENE, ENO)를 연산 회로(95, 96)로 출력하여 통상의 오차 확산 처리를 행하게 하는 동작과, 수평 주사선마다른 화소 위치에서 오차 데이타(ENE, ENO)를 리셋하는 동작과 화상의 경계에 있어서 변화 후의 화상 데이타가 변화전부터 연속하고 있던 것으로 가정하여, 그 때의 화상 데이타(GDO, GDE)의 하위 4비트의 오차 데이타(GDEO, GDEE)를 사용하여 가산해야 할 오차 데이타를 작성하여 연산 회로(95, 96)에 인가하는 동작을 행하는것이다.

이 오차 제어 회로(97, 98)는 도3에 도시된 구성과 거의 같지만, 본 실시 형태에서는 도3의 디코더(8) 및 도트 카운터(9)의 구성이 홀수열용과 짝수열용으로 다른 것이다. 이하, 도11을 오차 제어 회로에 대해서 설명한다.

도11에 있어서, 수평 카운터(123)는 수직 동기 신호(VSYN)에 의해 리셋되고, 수평 동기 신호(HSYNC)를 계수함으로써 공급된 화상 데이타의 수평 주사선 위치를 구하는 4비트의 2진 카운터이고, 이 수평 카운터(23)는 홀수열용 화상 처리 회로와 짝수열용 화상 처리 회로에 공통으로 사용된다. 수평 카운터(123)의 계수 출력은 홀수열용 화상 처리 회로의 오차 제어 회로내에 설치된 홀수열용 디코더(124)에 인가됨과 동시에, 짝수열용 화상 처리 회로의 오차 제어 회로내에 설치된 짝수열용 디코더(125)에 인가된다.

홀수열용 디코더(124) 및 짝수열용 디코더(125)는 각 열에서의 리셋 화소의 위치를 특정하기 위한 리셋 위치 회로이며, 각각 오차 디코더(ENO, ENE)를 정기적으로 리셋하는 타이밍을 수평 주사선 위치에 따라 바꾸기 위해 수평 카운터(123)의 계수값에 따른 4비트의 값을 출력한다. 래치 회로(126) 및 홀수열용 카운터(127)는 홀수열용의 리셋 카운터를 구성하는 것이고, 홀수열용 디코더(124)의 상위 3비트 출력이 홀수열용 카운터(127)로 인가된다. 한편, 래치 회로(128) 및 짝수열용 카운터(129)는 짝수열용의 도트 카운터를 구성하는 것이고, 짝수열용 디코더(125)의 최하위 비트 출력이 래치 회로(128)에 인가되고, 짝수열용 디코더(125)의 상위 3비트 출력이 짝수열용 카운터(129)로 인가된다. 이들 래치 회로(126) 및 홀수열용 카운터(127)와 래치 회로(128) 및 짝수열용 카운터(129)는 수평 동기 신호(HSYNC)에 의해 프리셋 동작이 제어되고, 또 홀수열용 카운터(127) 및 짝수열용 카운터(129)는 클럭 신호(CLK)를 계수하며, 프리셋된 수치를 카운트 업한다. 즉, 클럭 신호(CLK)와 동기하여 2개의 화상 데이타(GDO, GDE)가 공급되기 위해 홀수열 및 짝수열의 각 화소 위치는 「2」씩 진행하게 딘다. 그를 위해, 최하위 비트는 고정인 체 상위 3비트를 클럭 신호(CLK)로 카운트 업하도록 하고 있다. 또한, 짝수열용 디코더(125)로부터 출력되는 값은 홀수열용 디코더(124)의 값보다 「1」 많은 수치로 된다.

래치 회로(126) 및 홀수열 카운터(127)의 출력(OE0, OE1, OE2, OE3)은 홀수열 화소의 화소 위치를 나타내는 데이타로서 도3에 도시되는 바와 같은 오차 작성 회로로 인가됨과 동시에 AND 게이트(130)에 인가된다. 마찬가지로, 래치 회로(128) 및 짝수열용 카운터(129)의 출력(EE0, EE1, EE2, EE3)은 짝수열 화소의 화소 위치를 나타내는 데이타로서 오차 작성 회로에 인가되고, 또한 AND 게이트(131)에 인가된다. 이들 AND 게이트(130, 131)는 오차 데이타의 리셋을 행하는 화소 위치를 검출하는 것이고, 화소 위치를 나타내는 데이타가 「1111」로 된 경우에 리셋 신호(ORES, ERES)를 도3에 도시되는 바와 같은 리셋 회로를 출력한다.

다음에, 도11에 도시된 동작을 도12를 참조하여 설명한다. 도12는 도4A에 도시된 리셋 패턴과 동일 패턴을 발생하기 위해 각 수평 주사선 위치에서의 홀수열용 디코더(124)와 짝수열용 디코더(125)로부터 출력되는 프리 셋 데이타를 도시하는 것이다.

예를 들어, 수평 카운터(123)의 계수치가 「1」인 경우, 홀수열용디코더(124)로부터 출력되는 수치는 「13」이고, 짝수열용 디코더(125)로부터 출력되는 계수치는 「14」이다. 이들의 수치가 래치 회로(126) 및 홀수열용 카운터(127)와 래치 회로(128) 및 짝수열용 카운터(129)로 프리셋된 상태에서 클럭 신호(CLK)가 인가되면, 래치 회로(126) 및 홀수열용 카운터(127)의 출력은 「15」로 되고, AND 게이트(130)로부터 리셋 신호(ORES)가 출력된다. 따라서, 홀수열용 화상 처리 회로에 있어서 오차 데이타(ENE)의 리셋이 행하여진다. 이 때, 다른쪽의 래치 회로(128) 및 짝수열용 카운터(129)의 출력은 「0」으로 된다. 이어서, 클럭 신호(CLK)가 인가될 때마다 각각의 계수치는 「2」씩 카운트 업하게 된다. 수평 주사선 위치의 「1」에 있어서 화소 위치 「7」와「8」 사이에 화상의 경계가 있는 경우에는 화상 판별 회로(102)로부터 판별 출력(SELE)이 출력되기 때문에, 짝수열용 화상 처리 히로의 오차 제어 회로(98)는 래치 회로(128) 및 짝수열용 카운터(129)의 출력에 의해 나타내는 리셋 위치에서의 이간 거리「6」에 「1」를 가산하고, 여기에 오차 데이타(GDEE)를 승산하는 것에 의해 작성한 오차 데이타를 연산 회로(96)에 인가한다. 이로써, 짝수열용 화상 처리 회로의 출력은 그 때의 화상 데이타(GDE)가 연속하고 있는 것으로 가정한 표시 데이타(HDE)로 된다.

또한, 수평 카운터(123)의 계수치가 「2」인 경우, 즉 수평 주사선 위치가「2」인 경우에는 홀수열용 디코더(124)의 출력은 「10」이고, 짝수열용 디코더(125)의 출력은 「11」이다. 이들 수치가 수평 동기 신호(HSYNC)에 따라서 래치 회로(126) 및 홀수열용 카운터(127)와 래치 회로(128) 및 짝수열용 카운터(129)에 프리셋되고, 그 후 클럭 신호(CLK)가 2개 인가되면, 래치 회로(126) 및 홀수열용 카운터(127)의 출력은 「14」로 되고, 또한 래치 회로(128) 및 짝수열용 카운터(129)의 출력은 「15」로 된다. 따라서, 이 경우에는 AND 게이트(131)로부터 리셋 신호(ERES)가 발생하고, 홀수열용 화상 처리 회로에 있어서 오차 데이타(ENO)의 리셋이 행하여진다.

이와 같이, 도11에 도시된 회로와 같이, 홀수열용 디코더(124) 및 짝수열용 디코더(125)의 출력의 최하위 비트를 래치 회로(126, 128)에 의해 보유함으로써, 오차 데이타의 리셋 타이밍이 홀수 화소 위치에 있어도 짝수 화소 위치에 있어도 정확하게 검출할 수 있음과 동시에, 공급된 홀수 및 짝수의 화상 데이타의 각각에 있어서 리셋 화소 위치로부터의 이간 거리가 얻어지고, 홀수열용 화상 처리 회로와 짝수열용 화상 처리 회로가 독립하여 오차 데이타를 작성할 수 있는 것이다.

단, 도11에 있어서는, 하나의 리셋 패턴을 발생하는 예를 도시했지만, 오차 데이타(GDEO, GDEE)에 따라서 복수의 다른 리셋 패턴을 발생할 경우에는 홀수열용 디코더(124), 래치 회로(126) 및 홀수열용 카운터(127)와 짝수열용 디코디(125), 래치 회로(128) 및 짝수열용 카운터(129)를 리셋 패턴의 수만큼 설치하고, 그 출력을 오차 데이타(GDEO, GDEE)에 따라서 선택하면 된다.

(제4 실시 형태)

도13은 본 발명의 제4 실시 형태를 도시하는 블록도로, 7비트 화상 데이타를 6비트 표시 데이타로 처리하는 모드(7-6 모드)와, 6비트 화상 데이타를 5비트 표시 데이타로 처리하는 모드(6-5 모드), 5비트 화상 데이타를 4비트 표시 데이타로 처리하는 모드(5-4 모드), 4비트 화상 데이타를 3비트 표시 데이타로 처리하는모드(4-3 모드)를 구비하고, 이들이 전환 가능한 화상 정보 처리 장치이다.

도13에 있어서, 가산 회로(113)는 6비트의 가산 입력 A0 내지 A5와, 다른쪽의 6비트의 가산 입력 B0 내지 B5, 6비트의 가산 출력 DG0 내지 DG5를 구비하고 있다. 화상 데이타의 입력은 7비트의 SD0 내지 SD6이고, 화상 데이타 입력내, 상위 6비트 SD1 내지 SD6은 한쪽의 가산 입력 A0 내지 A5로 각각 인가되고, 화상 데이타 입력의 최하위 비트(SD0)는 AND 게이트(114)로 인가된다. 또한, 화상 데이타(SD1)는 AND 게이트(U5)로 인가되고, 화상 데이타 입력(SD2)는 AND 게이트(116)로 인가되며, 화상 데이타 입력(SD3)는 AND 게이트(117)로 인가되어 있다. 이 AND 게이트(114, 115, 116, 117)에는 가산 처리와 비가산 처리를 엇갈려 전환하기 위한 타이밍 신호(ST)가 공통으로 인가됨과 동시에, 각 모드를 선택하기 위한 선택 신호(SEL6, SEL5, SEL4, SEL3)가 각각으로 인가된다. 한편, AND 게이트(114, 115, 116, 117)의 각 출력은 가산 회로(113)의 다른쪽의 가산 입력(B0, B1, B2, B3)로 인가되고, 가산 입력(B4, B5)에는 「0」이 인가된다.

도13에 있어서, 7-6 모드를 사용할 경우에는 선택 신호(SEL6)를 「1」로 하고, 그 외의 선택 신호(SEL5, SEL4, SEL3)를 「0」으로 함과 동시에, 7비트의 화상 데이타를 화상 데이타 입력(SD0∼SD6)에 입력한다. 이로써, AND 게이트만이 동작하게 되고, 타이밍 제어 신호(ST)에 의해 화상 데이타 입력(SD0)의 신호가 프레임마다 번갈아 AND 게이트(114)로부터 출력되고, 가산 입력(B0)으로 인가된다. 따라서, 가산 회로(113)에서는 화상 데이타의 최하위 비트(SD0)가 화상 데이타의 상위 6비트(SD1∼SD5)의 데이타에 프레임마다 번갈아 인가되게 된다. 그리고, 그 가산출력(DG0∼DG5)의 6비트가 표시 데이타로서 사용된다.

6-5 모드를 사용할 경우에는, 선택 신호(SEL5)를 「1」로서 그 외의 선택 신호(SEL6, SEL4, SEL3)를 모두 「0」으로 함과 동시에, 6비트의 화상 데이타를 화상 데이타 입력(SD1∼SD6)으로 인가한다. 이로써, AND 게이트(15)만이 동작하고, 6비트의 화상 데이타의 최하위 비트의 신호(SD1)가, AND 게이트로부터 프레임마다 번갈아 가산 입력(B1)에 인가된다. 따라서, 가산 회로(113)에 있어서, 화상 데이타의 최하위 비트의 신호(SD1)가 화상 데이타의 상위 5비트(SD2∼SD5)의 데이타의 번갈아 가산된다. 이 경우, 가산 출력의 DG1∼DG5의 5비트가 표시 데이타로서 사용된다.

5-4 모드를 사용할 경우에는, 선택 신호(SEL4)를 「1」로 하고, 그 외의 서택 신호(SEL6, SEL5, SEL3)를 「0」으로 함과 동시에, 화상 데이타 입력(SD2∼SD6)에 5비트의 화상 데이타를 인가한다. 이로써, AND 게이트(116)만이 동작하고, 화상 데이타의 최하위 비트(SD2)가 AND 게이트(116)로부터 가산 입력(B2)으로 프레임마다 번갈아 인가된다. 따라서, 가산 회로(123)에 있어서는 화상 데이타의 최하위 비트의 신호(SD2)가 화상 데이타의 상위 4비트(SD3∼SD6)의 데이타로 프레임마다 번갈아 가산된다. 이 경우, 가산 출력의 DG2∼DG5의 4비트가 표시 데이타로서 사용된다.

4-3 모드를 사용할 경우에는, 선택 신호(SEL3)를 「1」로 하고, 그 외의 선택 신호(SEL6, SEL5, SEL4)를 「0」으로 함과 동시에, 화상 데이타 입력(SD3∼SD6)에 4비트의 화상 데이타를 인가한다. 이로써, AND 게이트(117)만이 동작하고, 화상데이타의 최하위 비트(SD3)가 AND 게이트(127)로부터 가산 입력(B3)으로 프레임마다 번갈아 인가된다. 따라서, 가산 회로(113)에 있어서는, 화상 데이타의 최하위 비트의 신호(SD3)가 화상 데이타의 상위 비트(SD4∼SD6)의 데이타로 프레임마다 번갈아 가산된다. 이 경우, 가산 출력의 DG3∼DG6의 3비트가 표시 데이타로서 사용된다.

이와 같이 제어 신호(ST)와 각각의 모드에서의 화상 데이타의 최하위 비트가 인가된 AND 게이트(114, 115, 116, 117)의 동작을 선택 신호(SEL6, SEL5, SEL4, SEL3)에 의해 전환됨으로써 화상 데이타 입력(SD0∼SD6)의 최하위 비트 위치가 선택할 수 있기 때문에, 가산 회로(113)가 하나이어도 화상 데이타의 입력 비트수가 다른 각각의 모드에 대응할 수 있다.

또한, 도13에 있어서, 제어 신호(ST)는 도5에 도시된 타이밍 제어 회로와 가은 회로를 사용함으로써, 도트마다 및 라인마다 가산 처리와 비가산 처리가 번갈아 행하여지는 한편, 동일 화소에 있어서는 프레임마다 가산 처리와 비가산 처리가 번갈아 행하여지게 된다.

상술한 바와 같이 본 발명에 따르면, 오차 확산 처리 능력이 증대하기 위해 고속의 도트 클럭과 동기하여 인가되는 화상 데이타를 그 속도에 따라 처리하는 것이 가능하게 된다. 이로써, 화소수가 많은 표시 장치, 특히 XGA라고 부르는 고미세의 표시 장치에도 대응 가능하게 된다. 그리고, XGA의 표시 장치를 채용한 퍼스컴 등의 계조수를 의사적으로 다께조화 할 수 있고, 그 상품적 가치를 대폭으로 향상시키는 효과를 갖는다.

또한, 본 발명에 따르면, 각각의 화상 데이타의 처리에 있어서, 그 화소 위치 및 리셋 위치를 정확하게 파악할 수 있기 때문에, 복수의 화상 데이타를 동시에 처리해도 오차 데이타의 정기적인 리셋을 행하는 리셋 패턴을 정확하게 발생할 수 있다. 또한, 각각의 화상 데이타의 처리에 있어서 리셋 위치로부터의 이간 거리를 파악할 수 있기 때문에 복수의 화사 데이타를 동시에 처리했을 경우, 화상의 경계가 어디에 있어도 변화 후의 화상이 연속하고 있는 것으로 하여 오차 데이타를 작성할 수 있다. 따라서, 화소수가 많은 XGA 등의 표시 장치에 대응한 고속 처리의 의사 계조 처리 장치를 실현할 수 있는 것이다.

Claims (13)

1. 각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되며, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조(階調)를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치에 있어서,

   수평 방향의 연속하는 화소의 P비트의 복수의 화상 데이타에 대응하여 설치되고, 상기 복수의 화상 데이타가 동시에 인가되는 복수의 가산 회로;

   상기 각각의 가산 회로의 소정 하위 비트를 오차 데이타로서 인접하는 다음의 가산 회로에 인가하는 오차 데이타 인가 회로; 및

   인가된 화소 데이타내의 최후 열의 화소에 대응하는 가산 회로로부터의 출력의 소정의 하위 비트를 보유하고, 상기 보유한 하위 비트를 인가된 화상 데이타내의 가장 앞쪽 열의 화소에 대응하는 가산 회로에 인가하는 오차 데이타 보유 회로를 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
2. 제1항에 있어서,

   상기 가산 회로는 상기 수평 방향의 연속하는 전후(前後) 열 화소의 화소 데이타가 각각 동시에 인가되는 제1 가산 회로 및 제2 가산 회로를 포함하고,

   상기 오차 데이타 인가 회로는 상기 제1 가산 회로 출력의 소정 하위 비트를 오차 데이타로서 상기 제2 가산 회로에 인가하고,

   상기 오차 데이타 보유 회로는 상기 제2 가산 회로 출력의 소정 하위 비트를 오차 데이타로서 보유하여, 상기 제1 가산 회로에 인가하는 것을 특징으로 하는 화상 정보 처리 장치.
3. 각 화소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되고, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치에 있어서,

   동시에 인가되는 수평 방향의 연속하는 전후열(前後列) 화소의 화소 데이타내의 전열(前列)의 화상 데이타의 소정 하위 비트에, 직전(直前) 열의 화소에 표시되지 않은 오차 데이타를 가산하여 전열의 오차 데이타를 작성하고,

   상기 전열의 오차 데이타와, 상기 전열의 화상 데이타와 동시에 인가되고, 연속된 전후열 화소의 화소 데이타내의 후열(後列) 화소 데이타의 소정 하위 비트를 가산하여, 상기 후열의 다음 열 화소의 화상 데이타에 가산해야 할 오차 데이타를 작성하는 오차 데이타 작성 회로; 및

   상기 전열의 오차 데이타를 상기 후열의 화상 데이타에 가산하여 후열의 화상 표시 데이타를 출력하는 가산 회로를 포함하되,

   상기 오차 데이타 작성 회로와 상기 가산 회로는 각각 독립된 타이밍으로 가산 동작을 행하는 것을 특징으로 하는 화상 정보 처리 장치.
4. 각 화소의 화상 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되고, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치에 있어서,

   수평 방향의 연속하는 전후열 화소의 화상 데이타내의 전열 화상 데이타의 소정의 하위 비트와 오차 데이타를 가산하는 제1 가산 회로;

   상기 제1 가산 회로의 자리수 올림 신호와 상기 전열 화상 데이타의 소정 상위 비트를 가산하고, 전열의 화상 표시 데이타를 출력하는 제2 가산 회로;

   상기 전열의 화상 데이타와 동시에 인가되고, 연속된 전후열 화소의 화상 데이타내의 후열 화상 데이타의 소정 하위 비트와 상기 제1 가산 회로의 오차 데이타 출력을 가산하는 제3 가산 회로;

   상기 제3 가산 회로의 출력을 소정 기간 보유하고, 상기 제1 가산 회로에 인가하는 오차 데이타를 출력하는 제1 보유 회로;

   상기 제1 가산 회로의 오차 데이타 출력을 소정 기간 보유하는 제2 보유 회로; 및

   상기 제2 보유 회로에 의해 보유된 오차 데이타와 상기 후열의 화상 데이타를 가산하여, 소정의 상위 비트를 후열의 화상 표시 데이타로서 출력하는 제4 가산 회로를 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
5. 제4항에 있어서, 상기 제1 가산 회로로부터의 자리수 올림 신호와 상기 전열화소의 화상 데이타의 소정 상위 비트의 논리곱에 의해, 상기 제2 가산 회로로부터 출력되는 자리수 올림 신호와 동일 내용의 자리수 올림 신호를 상기 제2 가산 회로의 자리수 올림 신호의 발생보다 빠르게 출력하는 자리수 올림 신호 발생 회로를 더 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
6. 제5항에 있어서, 상기 제3 가산 회로의 자리수 올림 신호와 상기 후열의 소정 상위 비트의 논리곱에 의해, 상기 후열의 화상 데이타에 상기 전열의 오차 데이타를 가산한 경우의 자리수 올림 신호를 발생하는 제2 자리수 올림 신호 발생 회로를 더 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
7. 각 회소의 화상 표시 데이타가 L비트로 구성되고, 상기 L비트의 화상 표시 데이타에 의해 표시가 이루어지는 표시 장치에 적용되고, L비트보다 큰 P비트의 화소 데이타에 의해 표시되는 계조를 의사적으로 상기 표시 장치에 표시하기 위한 화상 정보 처리 장치에 있어서,

   수평 방향의 연속하는 전후열 화소의 복수의 상기 화상 데이타에 각각 대응하여 설치되어, 상기 복수의 화상 데이타가 동시에 인가되는 복수의 화상 데이타 처리 회로를 포함하되,

   상기 각 화상 데이타 처리 회로는,

   상기 표시 장치에 표시되지 않는 하위 「P-L」비트를 오차 데이타로서 출력하는 오차 데이타 출력 회로;

   직전(直前) 열의 화소에 대응한 화상 데이타 처리 회로로부터 출력된 상기 오차 데이타와 인가된 화상 데이타의 가산을 행하는 연산 회로; 및

   상기 오차 데이타를 정기적으로 리셋함과 동시에, 공급되는 화소 데이타의 변화에 대응하여 변화 후의 화상 데이타가 갖는 오차 데이타에 기초하여, 상기 변화 후의 화상 데이타가 변화 이전부터 연속하고 있던 것으로 가정하여, 변화 후의 화상 데이타에 가산해야 할 오차 데이타를 작성하고, 상기 직전 열의 화소에 대응하는 화상 데이타 처리 회로로부터의 오차 데이타 대신에 상기 작성된 오차 데이타를 상기 연산 회로에 인가하는 오차 제어 회로를 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
8. 제7항에 있어서, 상기 복수의 화상 데이타 처리 장치는 홀수열용 화상 데이타 처리 회로와 짝수열용 화상 데이타 처리 회로를 포함하되, 이들 처리 회로에는 수평 방향의 인접하는 홀수열 및 짝수열 화소의 화상 데이타가 각각 동시에 인가되는 것을 특징으로 하는 화상 정보 처리 장치.
9. 제8항에 있어서, 상기 오차 제어 회로는,

   정기적으로 상기 오차 데이타를 리셋하는 리셋 화소 위치를 수평 주사선마다 바꾸기 위하여 수평 동기 신호를 계수하는 수평 카운터;

   상기 수평 카운터의 계수치에 기초하여 대응하는 수평 주사선상에 있어서, 상기 오차 데이타의 상기 리셋 화소 위치를 특정하기 위한 홀수열용 리셋 위치 설정 회로 및 짝수열용 리셋 위치 설정 회로;

   상기 홀수열용 리셋 위치 설정 회로의 설정 위치에 따라서 홀수열에서의 화소 위치를 구하기 위한 홀수열용 화소 카운터; 및

   상기 짝수열용 리셋 위치 설정 회로의 설정 위치에 따라서 짝수열에서의 화소 위치를 구하기 위한 짝수열용 화소 카운터를 포함하는 것을 특징으로 하는 화상 정보 처리 장치.
10. 제9항에 있어서, 상기 홀수열용 화소 카운터 및 상기 짝수열용 화소 카운터는 각각 홀수열용 리셋 위치 설정 회로 및 짝수열용 리셋 위치 설정 회로에서의 설정치가 프리셋되고, 상기 프리셋된 설정치의 최하위 비트가 고정된 상태로 최하위 비트 이외의 비트에 대하여 클럭 신호에 따라 가산 계수하는 것을 특징으로 하는 화상 정보 처리 장치.
11. 각 화소에 표시되는 계조수보다 큰 계조수를 의사적으로 표시하기 위하여, 각각의 화소에 있어서 프레임마다 인가되는 N+1 비트 화상 데이타의 최하위 비트를 상기 화상 데이타의 상위 N 비트에 가산할 것인지, 또는 가산하지 않을 것인지를 프레임별로 번갈아 선택하여, N 비트의 화상 표시 데이타를 출력하는 화상 정보 처리 장치에 있어서,

    상기 N+1 비트의 화상 데이타가 한 쪽의 가산 입력으로 인가되는 가산 회로; 및

    상기 N+1 비트의 최하위 비트가 인가되고, 그 출력이 상기 가산 회로의 다른쪽 가산 입력에 인가되는 복수의 게이트 회로를 포함하되,

    상기 복수의 게이트 회로에 상기 최하위 비트를 상기 화상 데이타의 상위 N 비트에 가산할 것인지, 또는 가산하지 않을 것인지의 선택을 제어하는 타이밍 신호를 인가함과 동시에, 임의로 설정 가능한 상기 N의 설정치에 따라서 1개의 상기 게이트 회로를 선택하기 위한 선택 신호가 상기 게이트 회로에 인가되는 것을 특징으로 하는 화상 정보 처리 장치.
12. 제11항에 있어서, 임의로 설정 가능한 상기 N의 설정치에 따라서 비트수가 변화하는 N+1 비트의 화상 데이타는,

    상기 가산 회로의 한쪽 가산 입력의 최상위 비트로부터, 상기 N+1 비트가 취할 수 있는 최소치에 따라 결정되는 최하위 비트까지 각각 인가되고, 상기 가산 회로의 가산 출력의 최상위 비트로부터 N 비트가 상기 화상 표시 데이타로서 출력되는 것을 특징으로 하는 화상 정보 처리 장치.
13. 제11항에 있어서, 상기 가산 회로는 임의로 설정 가능한 N의 값에 따라 결정되는 N+1비트가 취할 수 있는 최대 비트수에 대응하는 수의 가산 입력을 갖는 것을 특징으로 하는 화상 정보 처리 장치.

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