JP3244420B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP3244420B2 JP3244420B2 JP05302696A JP5302696A JP3244420B2 JP 3244420 B2 JP3244420 B2 JP 3244420B2 JP 05302696 A JP05302696 A JP 05302696A JP 5302696 A JP5302696 A JP 5302696A JP 3244420 B2 JP3244420 B2 JP 3244420B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- image
- image data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Processing Of Color Television Signals (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、所定ビットの画像
表示データによって表示を行うデジタル入力の表示装置
に、所定ビット以上の階調数の表示を擬似的に行う多階
調化処理の画像処理装置に関する。特に、画素数の多い
表示装置に対応して、高速に処理可能な画像処理装置に
関する。
表示データによって表示を行うデジタル入力の表示装置
に、所定ビット以上の階調数の表示を擬似的に行う多階
調化処理の画像処理装置に関する。特に、画素数の多い
表示装置に対応して、高速に処理可能な画像処理装置に
関する。
【０００２】
【従来の技術】近年、マルチメディア対応のＯＡ用高精
細カラー液晶表示装置が開発されるに至った。このカラ
ー液晶は、Ｒ、Ｇ、Ｂの各色毎に３ビットあるいは４ビ
ットのデジタルドライバを内蔵している。例えば、３ビ
ットのデジタルドライバを持ったカラー液晶は、各色８
階調の表示が可能で、全体で５１２色の表示ができる。
しかしながら、単なるＯＡ用のモニタとして使用する場
合にはこれで十分であるが、マルチメディア対応とし
て、動画や静止画などの映像を表示するには不十分であ
り、更なる階調の増加が望まれていた。
細カラー液晶表示装置が開発されるに至った。このカラ
ー液晶は、Ｒ、Ｇ、Ｂの各色毎に３ビットあるいは４ビ
ットのデジタルドライバを内蔵している。例えば、３ビ
ットのデジタルドライバを持ったカラー液晶は、各色８
階調の表示が可能で、全体で５１２色の表示ができる。
しかしながら、単なるＯＡ用のモニタとして使用する場
合にはこれで十分であるが、マルチメディア対応とし
て、動画や静止画などの映像を表示するには不十分であ
り、更なる階調の増加が望まれていた。
【０００３】そこで、１つの画素で表示できない成分を
同じ画面フレームの周囲の隣接する画素に拡散（フレー
ム内誤差拡散）することによって疑似的に階調数を高め
る方法、また、１つの画素で表示できない成分を複数の
画面フレームに亘って同一の画素に拡散（フレーム間誤
差拡散）する方法が発案されている。本明細書におい
て、誤差データなる用語は、画像データの構成ビットの
内、表示装置のデジタルドライバによって表示できない
下位ビットのデータを意味する。
同じ画面フレームの周囲の隣接する画素に拡散（フレー
ム内誤差拡散）することによって疑似的に階調数を高め
る方法、また、１つの画素で表示できない成分を複数の
画面フレームに亘って同一の画素に拡散（フレーム間誤
差拡散）する方法が発案されている。本明細書におい
て、誤差データなる用語は、画像データの構成ビットの
内、表示装置のデジタルドライバによって表示できない
下位ビットのデータを意味する。
【０００４】図４は、フレーム内誤差拡散を用いた多階
調化処理回路であり、Ｒ，Ｇ，Ｂの１色分を示してい
る。図４において、ラッチ回路１は、ドットクロックＤ
ＣＬＫに同期して順次印加される８ビットの原画像デー
タＳＤをラッチし加算回路２に出力する。加算回路２
は、原画像データＳＤと誤差データ保持回路３から出力
される４ビットの誤差データＥＩを加算して８ビットの
補正画像データＨＤを作成する。誤差データ保持回路３
は、補正画像データＨＤの下位４ビットをフレーム内誤
差拡散のための誤差データＥＩとしてドットクロックＤ
ＣＬＫによって保持し、次の画素の原画像データＳＤが
ラッチ回路１にラッチされた時に誤差データＥＩを加算
回路２に出力する。補正画像データＨＤの上位４ビット
は、フレーム内誤差拡散された結果として出力ラッチ回
路４に保持され、表示装置に画像表示データＤＧとして
出力される。即ち、フレーム内誤差拡散回路は、加算回
路２と誤差データ保持回路３によって構成され、加算回
路２に印加された原画像データＳＤに１ドット前の画素
の誤差データＥＩが加算されるために、隣接する画素に
下位４ビットの誤差データが順次拡散されることにな
る。
調化処理回路であり、Ｒ，Ｇ，Ｂの１色分を示してい
る。図４において、ラッチ回路１は、ドットクロックＤ
ＣＬＫに同期して順次印加される８ビットの原画像デー
タＳＤをラッチし加算回路２に出力する。加算回路２
は、原画像データＳＤと誤差データ保持回路３から出力
される４ビットの誤差データＥＩを加算して８ビットの
補正画像データＨＤを作成する。誤差データ保持回路３
は、補正画像データＨＤの下位４ビットをフレーム内誤
差拡散のための誤差データＥＩとしてドットクロックＤ
ＣＬＫによって保持し、次の画素の原画像データＳＤが
ラッチ回路１にラッチされた時に誤差データＥＩを加算
回路２に出力する。補正画像データＨＤの上位４ビット
は、フレーム内誤差拡散された結果として出力ラッチ回
路４に保持され、表示装置に画像表示データＤＧとして
出力される。即ち、フレーム内誤差拡散回路は、加算回
路２と誤差データ保持回路３によって構成され、加算回
路２に印加された原画像データＳＤに１ドット前の画素
の誤差データＥＩが加算されるために、隣接する画素に
下位４ビットの誤差データが順次拡散されることにな
る。
【０００５】従って、４ビット入力のデジタルドライバ
内蔵の液晶表示装置に誤差拡散処理されたＲ，Ｇ，Ｂ各
色の４ビット画像表示データＤＧを供給することで、疑
似的に２５６×２５６×２５６階調の表示を行うことが
できる。以上、図４を用いてフレーム内誤差拡散の多階
調化画像処理装置を簡単に説明したが、詳しくは、本願
出願人による特願平４−３０７２１０号に記述されてい
る。
内蔵の液晶表示装置に誤差拡散処理されたＲ，Ｇ，Ｂ各
色の４ビット画像表示データＤＧを供給することで、疑
似的に２５６×２５６×２５６階調の表示を行うことが
できる。以上、図４を用いてフレーム内誤差拡散の多階
調化画像処理装置を簡単に説明したが、詳しくは、本願
出願人による特願平４−３０７２１０号に記述されてい
る。
【０００６】
【発明が解決しようとする課題】図４に示された多階調
化画像処理装置を６４０×４８０の画素数を有する一般
的なＶＧＡ用の液晶表示装置に使用する場合には、画像
データＳＤと同期するドットクロックＤＣＬＫの周波数
は、ほぼ２５ＭＨｚとなる。ところが、パソコンなどの
液晶表示装置は、益々高精細化が進み、ＸＧＡと称され
る１０２４×７６８の画素数のものや１２８０×１０２
４のものが使用されるようになってきた。このような高
精細液晶表示装置に図４の多階調化画像処理装置を使用
する場合には、ドットクロックは７０ＭＨｚから９０Ｍ
Ｈｚの非常に高い周波数になってしまい、図４の回路は
集積回路として動作しなくなる恐れがある。
化画像処理装置を６４０×４８０の画素数を有する一般
的なＶＧＡ用の液晶表示装置に使用する場合には、画像
データＳＤと同期するドットクロックＤＣＬＫの周波数
は、ほぼ２５ＭＨｚとなる。ところが、パソコンなどの
液晶表示装置は、益々高精細化が進み、ＸＧＡと称され
る１０２４×７６８の画素数のものや１２８０×１０２
４のものが使用されるようになってきた。このような高
精細液晶表示装置に図４の多階調化画像処理装置を使用
する場合には、ドットクロックは７０ＭＨｚから９０Ｍ
Ｈｚの非常に高い周波数になってしまい、図４の回路は
集積回路として動作しなくなる恐れがある。
【０００７】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、請求項１に記載された発
明は、各画素の画像表示データがＬビットで構成され、
該Ｌビットの画像表示データによって表示がなされる表
示装置に適用され、Ｌビットより大きいＰビットの画像
データによって表示される階調を疑似的に前記表示装置
に表示するための画像処理装置において、水平方向の連
続する前後の画素の画像データが各々同時に供給され、
前列の画像データに直前の画素の誤差データを加算し、
前列の画像表示データを出力する加算回路と、該前列の
誤差データと後列の画像データの所定下位ビットを加算
して、次の画素の画像データに加算すべき誤差データを
作成する誤差データ作成回路と、前記前列の誤差データ
を前記後列の画像データに加算して後列の画像表示デー
タを出力する加算回路とを備え、前記誤差データ作成回
路と前記加算回路は異なったタイミングで加算動作が行
われる画像処理装置である。
鑑みて創作されたものであり、請求項１に記載された発
明は、各画素の画像表示データがＬビットで構成され、
該Ｌビットの画像表示データによって表示がなされる表
示装置に適用され、Ｌビットより大きいＰビットの画像
データによって表示される階調を疑似的に前記表示装置
に表示するための画像処理装置において、水平方向の連
続する前後の画素の画像データが各々同時に供給され、
前列の画像データに直前の画素の誤差データを加算し、
前列の画像表示データを出力する加算回路と、該前列の
誤差データと後列の画像データの所定下位ビットを加算
して、次の画素の画像データに加算すべき誤差データを
作成する誤差データ作成回路と、前記前列の誤差データ
を前記後列の画像データに加算して後列の画像表示デー
タを出力する加算回路とを備え、前記誤差データ作成回
路と前記加算回路は異なったタイミングで加算動作が行
われる画像処理装置である。
【０００８】また、請求項２に記載された発明は、各画
素の画像表示データがＬビットで構成され、該Ｌビット
の画像表示データによって表示がなされる表示装置に適
用され、Ｌビットより大きいＰビットの画像データによ
って表示される階調を疑似的に前記表示装置に表示する
ための画像処理装置において、水平方向の連続する前後
の画素の画像データが各々同時に供給され、前列の画像
データの所定の下位ビットと誤差データを加算する第１
の加算回路と、該第１の加算回路の桁上げ信号と前記前
列の画像データの所定上位ビットを加算し、前列の画像
表示データを出力する第２の加算回路と、前記後列の画
像データの所定下位ビットと前記第１の加算回路の誤差
データ出力を加算する第３の加算回路と、該第３の加算
回路の出力を所定期間保持し、前記第１の加算回路に印
加する誤差データを出力する第１の保持回路と、前記第
１の加算回路の誤差データ出力を所定期間保持する第２
の保持回路と、該第２の保持回路によって保持された誤
差データと前記後列の画像データを加算し、所定の上位
ビットを後列の画像表示データとして出力する第４の加
算回路を備えてなる画像処理装置である。
素の画像表示データがＬビットで構成され、該Ｌビット
の画像表示データによって表示がなされる表示装置に適
用され、Ｌビットより大きいＰビットの画像データによ
って表示される階調を疑似的に前記表示装置に表示する
ための画像処理装置において、水平方向の連続する前後
の画素の画像データが各々同時に供給され、前列の画像
データの所定の下位ビットと誤差データを加算する第１
の加算回路と、該第１の加算回路の桁上げ信号と前記前
列の画像データの所定上位ビットを加算し、前列の画像
表示データを出力する第２の加算回路と、前記後列の画
像データの所定下位ビットと前記第１の加算回路の誤差
データ出力を加算する第３の加算回路と、該第３の加算
回路の出力を所定期間保持し、前記第１の加算回路に印
加する誤差データを出力する第１の保持回路と、前記第
１の加算回路の誤差データ出力を所定期間保持する第２
の保持回路と、該第２の保持回路によって保持された誤
差データと前記後列の画像データを加算し、所定の上位
ビットを後列の画像表示データとして出力する第４の加
算回路を備えてなる画像処理装置である。
【０００９】また、請求項３に記載された発明は、前記
第１の加算回路の桁上げ信号と前記前列の画素の画像デ
ータの所定上位ビットの論理積により、前記第２の加算
回路から出力される桁上げ信号と同一内容の桁上げ信号
を前記第２の加算回路の桁上げ信号の発生より早く出力
する桁上げ信号発生回路を備えることで、誤差データの
加算による桁上げ信号の発生を早くして処理速度を上げ
るものである。
第１の加算回路の桁上げ信号と前記前列の画素の画像デ
ータの所定上位ビットの論理積により、前記第２の加算
回路から出力される桁上げ信号と同一内容の桁上げ信号
を前記第２の加算回路の桁上げ信号の発生より早く出力
する桁上げ信号発生回路を備えることで、誤差データの
加算による桁上げ信号の発生を早くして処理速度を上げ
るものである。
【００１０】また、請求項４に記載された発明は、前記
第３の加算回路の桁上げ信号と前記後列の所定上位ビッ
トの論理積により、前記後列の画像データに前記前列の
誤差データを加算した場合の桁上げ信号を発生する第２
の桁上げ信号発生回路を備えることにより、前列の画素
からの誤差データと後列の画素の画像データの加算によ
る桁上げ信号の発生を早くして、処理速度を上げるもの
である。
第３の加算回路の桁上げ信号と前記後列の所定上位ビッ
トの論理積により、前記後列の画像データに前記前列の
誤差データを加算した場合の桁上げ信号を発生する第２
の桁上げ信号発生回路を備えることにより、前列の画素
からの誤差データと後列の画素の画像データの加算によ
る桁上げ信号の発生を早くして、処理速度を上げるもの
である。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】図１は、請求項１及び２に記載さ
れた本発明の一実施形態を示すブロック図である。ラッ
チ回路５及び６は、ともに８ビットのラッチ回路であり
クロックＣＬＫに従って、隣接する２つの画素の画像デ
ータを保持する。ラッチ回路５には、水平走査線方向の
奇数列の画素の画像データＳＤＯが印加され、ラッチ回
路６には、偶数列の画像データＳＤＥが印加される。通
常、画像データとドットクロックは同期してシリアルに
提供されるのであるが、これをシリアル−パラレル変換
して、奇数列、偶数列の画像データが同時にラッチ回路
５および６に印加されるようにしている。このシリアル
−パラレル変換は、ドットクロックによってシフト制御
される２段の８ビットパラレルシフトレジスタを使用
し、ドットクロックが２個印加されたときに、シフトレ
ジスタの１段目と２段目の出力をラッチ回路５及び６に
ラッチさせることによって実現できる。従って、図１に
示された回路の動作を制御するクロックＣＬＫは、ドッ
トクロックの半分の周波数のクロックとなる。
れた本発明の一実施形態を示すブロック図である。ラッ
チ回路５及び６は、ともに８ビットのラッチ回路であり
クロックＣＬＫに従って、隣接する２つの画素の画像デ
ータを保持する。ラッチ回路５には、水平走査線方向の
奇数列の画素の画像データＳＤＯが印加され、ラッチ回
路６には、偶数列の画像データＳＤＥが印加される。通
常、画像データとドットクロックは同期してシリアルに
提供されるのであるが、これをシリアル−パラレル変換
して、奇数列、偶数列の画像データが同時にラッチ回路
５および６に印加されるようにしている。このシリアル
−パラレル変換は、ドットクロックによってシフト制御
される２段の８ビットパラレルシフトレジスタを使用
し、ドットクロックが２個印加されたときに、シフトレ
ジスタの１段目と２段目の出力をラッチ回路５及び６に
ラッチさせることによって実現できる。従って、図１に
示された回路の動作を制御するクロックＣＬＫは、ドッ
トクロックの半分の周波数のクロックとなる。
【００１４】ラッチ回路５の出力は、請求項２に記載さ
れた第１の加算回路に相当する加算回路７に印加され、
ラッチ回路９に保持されている直前の画素の誤差データ
ＥＥと加算される。これにより、印加された奇数列画素
の画像データへの誤差拡散が行われ、補正画像データが
作成される。この補正画像データの内、上位４ビットは
ＯＲゲート１０に印加され、下位４ビットはＯＲゲート
１１に印加される。このＯＲゲート１０及び１１は、加
算の結果桁上げが発生したときには出力を最大値、即
ち、「１１１１１１１１」に固定するための回路であ
り、加算回路７の桁上げ信号Ｃが各々印加される。そし
て上位４ビットのＯＲゲート１０の出力は、奇数列画素
の画像表示データＨＯとしてラッチ回路１２に保持され
る。
れた第１の加算回路に相当する加算回路７に印加され、
ラッチ回路９に保持されている直前の画素の誤差データ
ＥＥと加算される。これにより、印加された奇数列画素
の画像データへの誤差拡散が行われ、補正画像データが
作成される。この補正画像データの内、上位４ビットは
ＯＲゲート１０に印加され、下位４ビットはＯＲゲート
１１に印加される。このＯＲゲート１０及び１１は、加
算の結果桁上げが発生したときには出力を最大値、即
ち、「１１１１１１１１」に固定するための回路であ
り、加算回路７の桁上げ信号Ｃが各々印加される。そし
て上位４ビットのＯＲゲート１０の出力は、奇数列画素
の画像表示データＨＯとしてラッチ回路１２に保持され
る。
【００１５】一方、下位４ビットのＯＲゲート１１の出
力は、奇数列の画素の誤差データＥＯとして、偶数列画
素の画像データＳＤＥに加算すべく、請求項２に記載さ
れた第２の加算回路に相当する加算回路８に印加され
る。ラッチ回路６に保持された偶数列画素の画像データ
ＳＤＥは、第２の加算回路８において直前の画素、即
ち、奇数列画素の誤差データＥＯと加算され、その加算
結果の上位４ビットは、ＯＲゲート１３に印加され、下
位４ビットはＯＲゲート１４に印加される。ＯＲゲート
１３及び１４も前述と同様に桁上げが発生したときに出
力を最大値に固定するものであり、加算回路８の桁上げ
信号Ｃが各々印加されている。加算回路８によって誤差
拡散処理された補正画像データの上位４ビットは、画像
表示データＨＥとしてラッチ回路１５に保持され、下位
４ビットは偶数列画素の誤差データＥＥとして、ラッチ
回路９に保持される。誤差データＥＥは、次のタイミン
グでラッチ回路５に保持される奇数列画素、即ち、この
タイミングで処理された偶数列画素の次の画素の画像デ
ータに加算すべき誤差データＥＥとなる。
力は、奇数列の画素の誤差データＥＯとして、偶数列画
素の画像データＳＤＥに加算すべく、請求項２に記載さ
れた第２の加算回路に相当する加算回路８に印加され
る。ラッチ回路６に保持された偶数列画素の画像データ
ＳＤＥは、第２の加算回路８において直前の画素、即
ち、奇数列画素の誤差データＥＯと加算され、その加算
結果の上位４ビットは、ＯＲゲート１３に印加され、下
位４ビットはＯＲゲート１４に印加される。ＯＲゲート
１３及び１４も前述と同様に桁上げが発生したときに出
力を最大値に固定するものであり、加算回路８の桁上げ
信号Ｃが各々印加されている。加算回路８によって誤差
拡散処理された補正画像データの上位４ビットは、画像
表示データＨＥとしてラッチ回路１５に保持され、下位
４ビットは偶数列画素の誤差データＥＥとして、ラッチ
回路９に保持される。誤差データＥＥは、次のタイミン
グでラッチ回路５に保持される奇数列画素、即ち、この
タイミングで処理された偶数列画素の次の画素の画像デ
ータに加算すべき誤差データＥＥとなる。
【００１６】ラッチ回路１２及び１５に保持された画像
表示データＤＧＯ及びＤＧＥは、パラレル−シリアル変
換され、ドットクロックと同期して、液晶表示装置に供
給される。図１に示された実施形態によれば、ドットク
ロックと同期して供給される画像データを奇数列の画素
と偶数列の画素でパラレルに誤差拡散処理することがで
きるため、誤差拡散処理のクロックがドットクロックの
半分の周波数となり、処理能力を向上することができ
る。これにより、画素数が非常に大きな表示装置にも対
応可能な画像処理装置が実現できる。
表示データＤＧＯ及びＤＧＥは、パラレル−シリアル変
換され、ドットクロックと同期して、液晶表示装置に供
給される。図１に示された実施形態によれば、ドットク
ロックと同期して供給される画像データを奇数列の画素
と偶数列の画素でパラレルに誤差拡散処理することがで
きるため、誤差拡散処理のクロックがドットクロックの
半分の周波数となり、処理能力を向上することができ
る。これにより、画素数が非常に大きな表示装置にも対
応可能な画像処理装置が実現できる。
【００１７】図２は、本発明の他の実施形態を示すブロ
ック図であり、図１に示された画像処理装置の処理速度
を向上したものである。図１の回路においては、加算回
路７と加算回路８が動作的にシリアルに接続された状態
にある。即ち、加算回路７の下位４ビットの加算の結
果、桁上げが上位ビットに伝搬し、桁上げ信号Ｃが確定
し、加算出力が確定した後、加算回路８の加算処理を行
い、加算回路８の桁上げ信号Ｃ及び加算出力が確定した
状態で最終出力が得られるため、１６ビットの加算回路
と同等となり、処理時間は、加算回路７の出力確定まで
の時間と加算回路８の出力確定までの時間の和になる。
従って、図１の回路では、クロックＣＬＫはドットクロ
ックの半分の周波数になるが、その周波数はそれほど高
くできない。そこで、図２の実施形態では、誤差データ
を算出する回路を画像表示データの算出回路と分離した
構造としている。
ック図であり、図１に示された画像処理装置の処理速度
を向上したものである。図１の回路においては、加算回
路７と加算回路８が動作的にシリアルに接続された状態
にある。即ち、加算回路７の下位４ビットの加算の結
果、桁上げが上位ビットに伝搬し、桁上げ信号Ｃが確定
し、加算出力が確定した後、加算回路８の加算処理を行
い、加算回路８の桁上げ信号Ｃ及び加算出力が確定した
状態で最終出力が得られるため、１６ビットの加算回路
と同等となり、処理時間は、加算回路７の出力確定まで
の時間と加算回路８の出力確定までの時間の和になる。
従って、図１の回路では、クロックＣＬＫはドットクロ
ックの半分の周波数になるが、その周波数はそれほど高
くできない。そこで、図２の実施形態では、誤差データ
を算出する回路を画像表示データの算出回路と分離した
構造としている。
【００１８】図２において、奇数列画素の画像データＳ
ＤＯは、ラッチ回路１６に保持され、偶数列画素の画像
データＳＤＥは、ラッチ回路１７に保持される。ラッチ
回路１６に保持された画像データＳＤＯの下位４ビット
ＳＤＯＬは、請求項４に記載された第１の加算回路に相
当する加算回路１８に印加され、上位４ビットＳＤＯＵ
は、請求項４に記載された第２の加算回路に相当する加
算回路１９に印加されると共に、ＡＮＤゲート２０に印
加される。また、ラッチ回路１７に保持された偶数列画
素の画像データＳＤＥの下位４ビットＳＤＥＬは、請求
項４に記載された第３の加算回路に相当する加算回路２
１に印加され、上位４ビットＳＤＥＵはＡＮＤゲート２
２に印加される。また、偶数列画素の画像データＳＤＥ
は、ラッチ回路２３に更に保持され、クロックＣＬＫの
１クロック遅延されて、加算回路２４に印加される。こ
の加算回路２４は、請求項４に記載された第４の加算回
路に相当する。
ＤＯは、ラッチ回路１６に保持され、偶数列画素の画像
データＳＤＥは、ラッチ回路１７に保持される。ラッチ
回路１６に保持された画像データＳＤＯの下位４ビット
ＳＤＯＬは、請求項４に記載された第１の加算回路に相
当する加算回路１８に印加され、上位４ビットＳＤＯＵ
は、請求項４に記載された第２の加算回路に相当する加
算回路１９に印加されると共に、ＡＮＤゲート２０に印
加される。また、ラッチ回路１７に保持された偶数列画
素の画像データＳＤＥの下位４ビットＳＤＥＬは、請求
項４に記載された第３の加算回路に相当する加算回路２
１に印加され、上位４ビットＳＤＥＵはＡＮＤゲート２
２に印加される。また、偶数列画素の画像データＳＤＥ
は、ラッチ回路２３に更に保持され、クロックＣＬＫの
１クロック遅延されて、加算回路２４に印加される。こ
の加算回路２４は、請求項４に記載された第４の加算回
路に相当する。
【００１９】ここで加算回路１８は、奇数列画素の誤差
データＥＯを算出するための４ビットの加算回路であ
り、加算出力はＯＲゲート２５に印加される。また、加
算回路１８の桁上げ信号Ｃは、加算回路１９の桁上げ入
力に印加されると共に、ＡＮＤゲート２０に印加され
る。即ち、加算回路１８の桁上げ信号Ｃが加算回路１９
に伝搬され、加算回路１９の桁上げ信号Ｃの発生を待っ
ていたのでは、時間がかかるために、ＡＮＤゲート２０
において加算回路１８の桁上げ信号Ｃと上位４ビットの
画像データＳＤＯＵの論理積により、加算回路１９の桁
上げ信号Ｃより先に桁上げ信号を求め、ＡＮＤゲート２
０の出力によってＯＲゲート２５における最大値の固定
を行うのである。従って、ＯＲゲート２５から出力され
る奇数列画素の誤差データＥＯは、４ビットの加算処理
の処理時間で得られることになる。ＯＲゲート２５から
出力される誤差データＥＯは、偶数列画素の画像データ
ＳＤＥの下位４ビットＳＤＥＬに加算すべく、加算回路
２１に印加されると共に、次のクロックＣＬＫのタイミ
ングで偶数列画素の画像データＳＤＥに加算するため
に、請求項４に記載された第２の保持回路に相当するラ
ッチ回路２７に保持される。
データＥＯを算出するための４ビットの加算回路であ
り、加算出力はＯＲゲート２５に印加される。また、加
算回路１８の桁上げ信号Ｃは、加算回路１９の桁上げ入
力に印加されると共に、ＡＮＤゲート２０に印加され
る。即ち、加算回路１８の桁上げ信号Ｃが加算回路１９
に伝搬され、加算回路１９の桁上げ信号Ｃの発生を待っ
ていたのでは、時間がかかるために、ＡＮＤゲート２０
において加算回路１８の桁上げ信号Ｃと上位４ビットの
画像データＳＤＯＵの論理積により、加算回路１９の桁
上げ信号Ｃより先に桁上げ信号を求め、ＡＮＤゲート２
０の出力によってＯＲゲート２５における最大値の固定
を行うのである。従って、ＯＲゲート２５から出力され
る奇数列画素の誤差データＥＯは、４ビットの加算処理
の処理時間で得られることになる。ＯＲゲート２５から
出力される誤差データＥＯは、偶数列画素の画像データ
ＳＤＥの下位４ビットＳＤＥＬに加算すべく、加算回路
２１に印加されると共に、次のクロックＣＬＫのタイミ
ングで偶数列画素の画像データＳＤＥに加算するため
に、請求項４に記載された第２の保持回路に相当するラ
ッチ回路２７に保持される。
【００２０】一方、加算回路１９は、加算回路１８の桁
上げ信号Ｃと上位４ビットの画像データＳＤＯＵの加算
により、補正された画像データを算出するものであり、
その加算出力及び桁上げ信号ＣはＯＲゲート２６に印加
され、桁上げ発生時の最大値固定がなされる。従って、
ＯＲゲート２６から出力される画像データＨＯは、加算
回路１８の加算処理時間と加算回路１９の加算処理時間
の和、即ち、８ビットの加算処理時間で得られることに
なる。この補正された画像データＨＯは、ラッチ回路２
８及び２９に順次保持され、画像表示データＤＧＯとし
て出力される。
上げ信号Ｃと上位４ビットの画像データＳＤＯＵの加算
により、補正された画像データを算出するものであり、
その加算出力及び桁上げ信号ＣはＯＲゲート２６に印加
され、桁上げ発生時の最大値固定がなされる。従って、
ＯＲゲート２６から出力される画像データＨＯは、加算
回路１８の加算処理時間と加算回路１９の加算処理時間
の和、即ち、８ビットの加算処理時間で得られることに
なる。この補正された画像データＨＯは、ラッチ回路２
８及び２９に順次保持され、画像表示データＤＧＯとし
て出力される。
【００２１】また、加算回路２１は、偶数列画素の下位
４ビットの画像データＳＤＥＬに奇数列画素からの誤差
データＥＯを加算し、次のタイミングで印加される奇数
列画素に加算するための誤差データＥＥを算出するもの
である。この加算回路２１の桁上げ信号Ｃも前述と同様
に、桁上げ信号の伝搬による遅延をなくすために、ＡＮ
Ｄゲート２２に印加され、上位４ビットの画像データＳ
ＤＥＵとの論理積により、加算処理をすることなく桁上
げ信号を発生している。加算回路２１の加算出力及びＡ
ＮＤゲート２２の出力は、ＯＲゲート３０に印加され、
桁上げ信号発生時の最大値固定を行っている。従って、
ＯＲゲート３０から出力される画差データＥＥは、加算
回路１８の加算処理時間と加算回路２１の加算処理時間
の和、即ち、８ビットの加算処理時間で得られることに
なる。この誤差データＥＥは、請求項４に記載された第
１の保持回路に相当するラッチ回路３１に保持され、次
のクロックＣＬＫのタイミングで印加される次の奇数列
画素の画像データに加算される。
４ビットの画像データＳＤＥＬに奇数列画素からの誤差
データＥＯを加算し、次のタイミングで印加される奇数
列画素に加算するための誤差データＥＥを算出するもの
である。この加算回路２１の桁上げ信号Ｃも前述と同様
に、桁上げ信号の伝搬による遅延をなくすために、ＡＮ
Ｄゲート２２に印加され、上位４ビットの画像データＳ
ＤＥＵとの論理積により、加算処理をすることなく桁上
げ信号を発生している。加算回路２１の加算出力及びＡ
ＮＤゲート２２の出力は、ＯＲゲート３０に印加され、
桁上げ信号発生時の最大値固定を行っている。従って、
ＯＲゲート３０から出力される画差データＥＥは、加算
回路１８の加算処理時間と加算回路２１の加算処理時間
の和、即ち、８ビットの加算処理時間で得られることに
なる。この誤差データＥＥは、請求項４に記載された第
１の保持回路に相当するラッチ回路３１に保持され、次
のクロックＣＬＫのタイミングで印加される次の奇数列
画素の画像データに加算される。
【００２２】上述の加算回路１８、ＡＮＤゲート２０、
ＯＲゲート２５、加算回路２１、ＡＮＤゲート２２、及
び、ＯＲゲート３０は、奇数列画素の誤差データＥＯと
偶数列画素の誤差データＥＥを作成する回路であり、請
求項３に記載した誤差データ作成回路に相当する。加算
回路２４は、ラッチ回路２７及びラッチ回路２３によっ
て、１クロック分遅延された誤差データＥＯと偶数列画
素の画像データＳＤＥを加算し、偶数列画素の補正画像
データを作成するものであり、その加算出力の内、上位
４ビットが補正された画像データとして桁上げ信号Ｃと
共にＯＲゲート３２に印加される。ここで、下位４ビッ
トは、クロックＣＬＫの前のタイミングで加算回路２１
によってすでに算出されているため、切り捨てられる。
ＯＲゲート３２から出力される補正画像データＨＥＵ
は、ラッチ回路３３に保持され、画像表示データＤＧＥ
として出力される。
ＯＲゲート２５、加算回路２１、ＡＮＤゲート２２、及
び、ＯＲゲート３０は、奇数列画素の誤差データＥＯと
偶数列画素の誤差データＥＥを作成する回路であり、請
求項３に記載した誤差データ作成回路に相当する。加算
回路２４は、ラッチ回路２７及びラッチ回路２３によっ
て、１クロック分遅延された誤差データＥＯと偶数列画
素の画像データＳＤＥを加算し、偶数列画素の補正画像
データを作成するものであり、その加算出力の内、上位
４ビットが補正された画像データとして桁上げ信号Ｃと
共にＯＲゲート３２に印加される。ここで、下位４ビッ
トは、クロックＣＬＫの前のタイミングで加算回路２１
によってすでに算出されているため、切り捨てられる。
ＯＲゲート３２から出力される補正画像データＨＥＵ
は、ラッチ回路３３に保持され、画像表示データＤＧＥ
として出力される。
【００２３】ラッチ回路２９及び３３に保持された奇数
列画素の画像表示データＤＧＯと偶数列画素の画像表示
データＤＧＥは、パラレル−シリアル変換されて、ドッ
トクロックと同期してシリアルに液晶表示装置に供給さ
れる。次に、図２の実施形態の動作タイミングを図３に
基づき説明する。図３のタイミング図は、クロックＣＬ
Ｋの立ち下がりでラッチ回路が動作するものとして記述
されている。
列画素の画像表示データＤＧＯと偶数列画素の画像表示
データＤＧＥは、パラレル−シリアル変換されて、ドッ
トクロックと同期してシリアルに液晶表示装置に供給さ
れる。次に、図２の実施形態の動作タイミングを図３に
基づき説明する。図３のタイミング図は、クロックＣＬ
Ｋの立ち下がりでラッチ回路が動作するものとして記述
されている。
【００２４】まず、クロックＣＬＫのｎ番目の周期にお
いて、クロックＣＬＫの立ち下がりにより、ラッチ回路
１６及び１７にはｎ番目の奇数列画素の画像データＳＤ
Ｏnと偶数列画素の画像データＳＤＥnが保持される。ま
た、この時、ラッチ回路３１には前のクロック周期によ
って算出されたｎ−１番目の偶数列画素の誤差データＥ
Ｅn-1が保持されている。従って、クロックＣＬＫのｎ
番目の期間では、加算回路１８は、画像データＳＤＯＬ
nと誤差データＥＥn-1の加算により誤差データＥＯnが
算出され、加算回路１９では補正画像データＨＯＵnが
算出される。更に、加算回路２１では加算回路１８によ
って算出された誤差データＥＯnと画像データＳＤＥＬn
の加算により、誤差データＥＥnが算出される。即ち、
このクロックＣＬＫのｎ番目のタイミングでは、ｎ番目
の奇数列画素の画像データとｎ番目の偶数列画素の画像
データの各々の誤差データの作成がなされるのである。
いて、クロックＣＬＫの立ち下がりにより、ラッチ回路
１６及び１７にはｎ番目の奇数列画素の画像データＳＤ
Ｏnと偶数列画素の画像データＳＤＥnが保持される。ま
た、この時、ラッチ回路３１には前のクロック周期によ
って算出されたｎ−１番目の偶数列画素の誤差データＥ
Ｅn-1が保持されている。従って、クロックＣＬＫのｎ
番目の期間では、加算回路１８は、画像データＳＤＯＬ
nと誤差データＥＥn-1の加算により誤差データＥＯnが
算出され、加算回路１９では補正画像データＨＯＵnが
算出される。更に、加算回路２１では加算回路１８によ
って算出された誤差データＥＯnと画像データＳＤＥＬn
の加算により、誤差データＥＥnが算出される。即ち、
このクロックＣＬＫのｎ番目のタイミングでは、ｎ番目
の奇数列画素の画像データとｎ番目の偶数列画素の画像
データの各々の誤差データの作成がなされるのである。
【００２５】次に、クロックＣＬＫがｎ＋１番目の周期
になると、算出された誤差データＥＯnはラッチ回路２
７に保持され、誤差データＥＥnはラッチ回路３１に保
持される。また、奇数列画素の補正画像データＨＯＵn
は、ラッチ回路２８に保持され、偶数列画素の画像デー
タＳＤＥnは、ラッチ回路２３に保持される。一方、ラ
ッチ回路１６及び１７には次の奇数列画素の画像データ
ＳＤＯn+1と偶数列画素の画像データＳＤＥn+1が保持さ
れ、クロックＣＬＫのｎ番目の周期と同様に誤差データ
の算出が行われる。また、加算回路２４においては、ラ
ッチ回路２７に保持された誤差データＥＯnとラッチ回
路２３に保持された画像データＳＤＥnの加算が行わ
れ、その結果、偶数列画素の補正画像データＨＥＵnが
算出される。
になると、算出された誤差データＥＯnはラッチ回路２
７に保持され、誤差データＥＥnはラッチ回路３１に保
持される。また、奇数列画素の補正画像データＨＯＵn
は、ラッチ回路２８に保持され、偶数列画素の画像デー
タＳＤＥnは、ラッチ回路２３に保持される。一方、ラ
ッチ回路１６及び１７には次の奇数列画素の画像データ
ＳＤＯn+1と偶数列画素の画像データＳＤＥn+1が保持さ
れ、クロックＣＬＫのｎ番目の周期と同様に誤差データ
の算出が行われる。また、加算回路２４においては、ラ
ッチ回路２７に保持された誤差データＥＯnとラッチ回
路２３に保持された画像データＳＤＥnの加算が行わ
れ、その結果、偶数列画素の補正画像データＨＥＵnが
算出される。
【００２６】そして、ｎ＋２番目のクロックＣＬＫの周
期になると、ラッチ回路２８に保持された奇数列画素の
補正画像データＨＯＵnがラッチ回路２９に保持され、
画像表示データＤＧＯnとして出力され、また、加算回
路２４によって算出された偶数列画素の補正画像データ
ＨＥＵnがラッチ回路３３に保持され、画像表示データ
ＤＧＥnとして出力される。
期になると、ラッチ回路２８に保持された奇数列画素の
補正画像データＨＯＵnがラッチ回路２９に保持され、
画像表示データＤＧＯnとして出力され、また、加算回
路２４によって算出された偶数列画素の補正画像データ
ＨＥＵnがラッチ回路３３に保持され、画像表示データ
ＤＧＥnとして出力される。
【００２７】このように図２の画像処理回路によれば、
奇数列画素の画像データＳＤＯと偶数列画素の画像デー
タＳＤＥを同時に入力し、その処理を２回のクロックタ
イミングに分けて行い、特に、奇数列画素及び偶数列画
素の誤差データＥＯ及びＥＥの算出と奇数列画素の画像
表示データＤＧＯの算出を前のタイミングで行い、次の
タイミングで偶数列画素の画像表示データＤＧＥの算出
を行うものである。このような構成により、一つのクロ
ック周期の期間に行われる加算処理時間は、８ビットの
加算処理が最大となるため、図１のように実質１６ビッ
トの加算処理時間がかかる回路より高速の処理が行える
ことになる
奇数列画素の画像データＳＤＯと偶数列画素の画像デー
タＳＤＥを同時に入力し、その処理を２回のクロックタ
イミングに分けて行い、特に、奇数列画素及び偶数列画
素の誤差データＥＯ及びＥＥの算出と奇数列画素の画像
表示データＤＧＯの算出を前のタイミングで行い、次の
タイミングで偶数列画素の画像表示データＤＧＥの算出
を行うものである。このような構成により、一つのクロ
ック周期の期間に行われる加算処理時間は、８ビットの
加算処理が最大となるため、図１のように実質１６ビッ
トの加算処理時間がかかる回路より高速の処理が行える
ことになる
【００２８】
【発明の効果】上述の如く、本発明によれば、誤差拡散
処理の能力が増大するために、高速のドットクロックと
同期して印加される画像データをその速度に応じて処理
することが可能になる。これにより、画素数の多い表示
装置、特に、ＸＧＡと称される高精細の表示装置にも対
応可能となる。そして、ＸＧＡの表示装置を採用したパ
ソコン等の階調数を擬似的に多階調化することができ、
その商品的価値を大幅に向上させる効果を有する。
処理の能力が増大するために、高速のドットクロックと
同期して印加される画像データをその速度に応じて処理
することが可能になる。これにより、画素数の多い表示
装置、特に、ＸＧＡと称される高精細の表示装置にも対
応可能となる。そして、ＸＧＡの表示装置を採用したパ
ソコン等の階調数を擬似的に多階調化することができ、
その商品的価値を大幅に向上させる効果を有する。
【図１】本発明の一実施形態を示すブロック図。
【図２】本発明の他の実施形態を示すブロック図。
【図３】図２に示されたブロック図の動作を示すタイミ
ング図。
ング図。
【図４】従来例を示すブロック図。
５、６、９、１２、１５ ラッチ回路 ７、８ 加算回路 １０、１１、１３、１４ ＯＲゲート １６、１７ ラッチ回路 １８、１９、２１、２４ 加算回路 ２０、２２ ＡＮＤゲート ２５、２６、３０、３２ ＯＲゲート ２３、２７、２８、２９、３１、３３ ラッチ回路
フロントページの続き (56)参考文献 特開 平７−140946（ＪＰ，Ａ) 特開 平６−98165（ＪＰ，Ａ) 特開 平６−266324（ＪＰ，Ａ) 特開 平５−303075（ＪＰ，Ａ) 特開 平７−134578（ＪＰ，Ａ) 特開 昭62−32579（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 5/42 H04N 1/40 H04N 1/46 G06T 1/00
Claims (4)
- 【請求項１】 各画素の画像表示データがＬビットで構
成され、該Ｌビットの画像表示データによって表示がな
される表示装置に適用され、Ｌビットより大きいＰビッ
トの画像データによって表示される階調を疑似的に前記
表示装置に表示するための画像処理装置において、水平
方向の連続する前後の画素の画像データが各々同時に供
給され、前列の画像データに直前の画素の誤差データを
加算し、前列の画像表示データを出力する加算回路と、
該前列の誤差データと後列の画像データの所定下位ビッ
トを加算して、次の画素の画像データに加算すべき誤差
データを作成する誤差データ作成回路と、前記前列の誤
差データを前記後列の画像データに加算して後列の画像
表示データを出力する加算回路とを備え、前記誤差デー
タ作成回路と前記加算回路は異なったタイミングで加算
動作が行われる画像処理装置。 - 【請求項２】 各画素の画像表示データがＬビットで構
成され、該Ｌビットの画像表示データによって表示がな
される表示装置に適用され、Ｌビットより大きいＰビッ
トの画像データによって表示される階調を疑似的に前記
表示装置に表示するための画像処理装置において、水平
方向の連続する前後の画素の画像データが各々同時に供
給され、前列の画像データの所定の下位ビットと誤差デ
ータを加算する第１の加算回路と、該第１の加算回路の
桁上げ信号と前記前列の画像データの所定上位ビットを
加算し、前列の画像表示データを出力する第２の加算回
路と、前記後列の画像データの所定下位ビットと前記第
１の加算回路の誤差データ出力を加算する第３の加算回
路と、該第３の加算回路の出力を所定期間保持し、前記
第１の加算回路に印加する誤差データを出力する第１の
保持回路と、前記第１の加算回路の誤差データ出力を所
定期間保持する第２の保持回路と、該第２の保持回路に
よって保持された誤差データと前記後列の画像データを
加算し、所定の上位ビットを後列の画像表示データとし
て出力する第４の加算回路を備えてなる画像処理装置。 - 【請求項３】 前記第１の加算回路の桁上げ信号と前記
前列の画素の画像データの所定上位ビットの論理積によ
り、前記第２の加算回路から出力される桁上げ信号と同
一内容の桁上げ信号を前記第２の加算回路の桁上げ信号
の発生より早く出力する桁上げ信号発生回路を備えた請
求項２記載の画像処理装置。 - 【請求項４】 前記第３の加算回路の桁上げ信号と前記
後列の所定上位ビットの論理積により、前記後列の画像
データに前記前列の誤差データを加算した場合の桁上げ
信号を発生する第２の桁上げ信号発生回路を備えた請求
項３記載の画像処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05302696A JP3244420B2 (ja) | 1996-03-11 | 1996-03-11 | 画像処理装置 |
| US08/813,465 US5990855A (en) | 1996-03-11 | 1997-03-10 | Image information process apparatus for causing a display to display continuous tones in a pseudo manner |
| KR1019970007952A KR100347491B1 (ko) | 1996-03-11 | 1997-03-10 | 표시장치에 의사 계조를 표시시키기 위한 화상 정보 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05302696A JP3244420B2 (ja) | 1996-03-11 | 1996-03-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244602A JPH09244602A (ja) | 1997-09-19 |
| JP3244420B2 true JP3244420B2 (ja) | 2002-01-07 |
Family
ID=12931389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05302696A Expired - Fee Related JP3244420B2 (ja) | 1996-03-11 | 1996-03-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244420B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731326B2 (ja) * | 2003-10-30 | 2011-07-20 | パナソニック株式会社 | 表示装置、表示方法、プログラム、及び記録媒体 |
| JP5311447B2 (ja) * | 2008-01-22 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 表示装置、表示パネルドライバ、及び表示パネル駆動方法 |
| JP6325886B2 (ja) * | 2014-05-14 | 2018-05-16 | オリンパス株式会社 | 表示処理装置および撮像装置 |
-
1996
- 1996-03-11 JP JP05302696A patent/JP3244420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09244602A (ja) | 1997-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6593939B2 (en) | Image display device and driver circuit therefor | |
| JP4869422B2 (ja) | フレームレート制御方法 | |
| JP3748786B2 (ja) | 表示装置および画像信号の処理方法 | |
| JP2010286676A (ja) | 表示装置及び表示パネルドライバ | |
| JP3244420B2 (ja) | 画像処理装置 | |
| KR100825900B1 (ko) | 화상표시방법, 시스템 및 유닛 | |
| JP2001125529A (ja) | 階調表示方法及び表示装置 | |
| JP2004078059A (ja) | 表示装置 | |
| JPH1083168A (ja) | 液晶表示装置 | |
| JPH0895529A (ja) | 液晶表示装置のデータ制御方法 | |
| JP3230405B2 (ja) | 液晶表示装置及びその駆動方法 | |
| JP2760714B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
| JP3172450B2 (ja) | 画像情報処理装置 | |
| JP3272058B2 (ja) | 画像情報処理装置及び画像情報処理方法 | |
| JP3090143B2 (ja) | マトリックス表示装置 | |
| KR100859507B1 (ko) | 디더링 장치 및 디더링 방법 | |
| JP3222907B2 (ja) | 画像データ変換装置 | |
| JP3090144B2 (ja) | マトリックス表示装置 | |
| JP3172431B2 (ja) | 疑似階調処理装置 | |
| JPH06161391A (ja) | 液晶駆動回路 | |
| JPH08292742A (ja) | 液晶表示装置 | |
| JPH0657058B2 (ja) | 画像表示装置 | |
| JP2000020709A (ja) | 映像信号処理装置 | |
| JPH01298397A (ja) | 画像処理装置 | |
| JPH09114429A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071026 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091026 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |