JP3272058B2 - 画像情報処理装置及び画像情報処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像情報処理装置に関
し、更に詳しく言えば、ディジタルＬＣＤドライバによ
るＬＣＤディスプレイの階調表示を多階調化するための
画像処理装置及び画像情報処理方法に関する。

【０００２】

【従来の技術】従来例に係る画像処理装置、とりわけＬ
ＣＤディスプレイの多階調化に関して、本発明の発明者
によって、フレーム内で画像処理をしたのちにフレーム
間で画像処理をすることで多階調化を図る装置が提案さ
れている。本発明の発明者によって提案された従来例に
係る画像情報処理装置は、原画像データを出力する出力
部と、ＬＣＤディスプレイを駆動するＬＣＤドライバと
の間に設けられており、６ビットの原画像データを圧縮
して、３ビットの画像表示用のデータとして３ビット入
力のＬＣＤドライバに出力する装置である。

【０００３】従来例に係る画像情報処理装置は、図１４
に示すように、フレーム内処理部（１０Ａ），フレーム
間処理部（１０Ｂ）からなる。フレーム内処理部（１０
Ａ）は、第１のラッチ回路（１），第１の加算回路
（２），第１のマルチプレクサ（３），第２のラッチ回
路（４）及び第３のラッチ回路（５）からなり、６ビッ
トの原画像データ（ＳＤ）を４ビットの内部処理画像デ
ータ（ＩＤ）に圧縮してフレーム間処理部（１０Ｂ）に
出力するものである。

【０００４】また、フレーム間処理部（１０Ｂ）は、第
２の加算回路（６），第２のマルチプレクサ（７），誤
差データフレームメモリ（８）及び第４のラッチ回路
（９）からなり、入力される４ビットの内部処理画像デ
ータ（ＩＤ）を３ビットの画像表示データ（ＧＤ）とし
て出力するものである。なお、以下で、第Ｎのフレーム
の第ｎの画素を、第〔Ｎ，ｎ〕の画素と定義する。

【０００５】当該装置の動作は、まず、第〔１，１〕の
原画像データが第１のラッチ回路（１）を介して第１の
加算回路（２）に入力され、そのまま第１のマルチプレ
クサ（３）に出力される。第１のマルチプレクサ（３）
によって第〔１，１〕の原画像データは上位４ビットと
下位２ビットに分割され、上位４ビットは第〔１，１〕
の内部画像処理データ（ＩＤ）とされて第３のラッチ回
路（５）に出力され、下位２ビットは第〔１，１〕のフ
レーム内誤差データ（ＥＩ）として第２のラッチ回路
（４）に出力され、保持される。

【０００６】次に、第３のラッチ回路（５）から出力さ
れる４ビットの第〔１，１〕の内部画像処理データ（Ｉ
Ｄ）が、第２の加算回路（６）を介して第２のマルチプ
レクサ（７）に出力され、そのうち上位３ビットが第
〔１，１〕の画像表示データとして第４のラッチ回路
（９）を介して不図示のＬＣＤドライバに出力され、下
位１ビットが第〔１，１〕のフレーム間誤差データ（Ｅ
Ｂ）として誤差データフレームメモリ（８）に出力さ
れ、保持される。

【０００７】次いで、ｎ＝２という初期条件の設定処理
がされる。次に、第〔１，ｎ〕の原画像データが第１の
ラッチ回路（１）を介して第１の加算回路（２）に入力
される。一方、第２のラッチ回路（４）から、第〔１，
ｎ−１〕のフレーム間誤差データがドットクロック（Ｄ
Ｋ）に基づいて読み出される。第１の加算回路（２）に
よって、両者が加算処理され、６ビットのデータである
第〔１，ｎ〕の補正画像データ（ＨＤ）が生成され、第
１のマルチプレクサ（３）に出力される。第１のマルチ
プレクサ（３）によって第〔１，ｎ〕の補正画像データ
（ＨＤ）は上位４ビットと下位２ビットに分割され、上
位４ビットは第〔１，ｎ〕の内部画像処理データ（Ｉ
Ｄ）とされて第３のラッチ回路（５）に出力され、下位
２ビットは第〔１，ｎ〕のフレーム内誤差データとして
第２のラッチ回路（４）に出力され、保持される。

【０００８】なお、第１の加算回路（２）の加算処理に
よる桁上げの結果、第１の加算回路（２）から出力され
るデータが“００００××”となると本来の値と異なる
値となるので、このような場合には、加算器（２）から
出力されるキャリ信号に基づいて、マルチプレクサ
（３）から６ビットの“１１１１１１”が出力される。
ここで、初期条件によりｎ＝２なので、最初は第〔１，
２〕の画素に対応する原画像データが入力され、第
〔１，２〕の画素に対応する内部画像処理データ（Ｉ
Ｄ）及びフレーム内誤差データが生成されることにな
る。

【０００９】次いで、第３のラッチ回路（５）から出力
された第〔１，ｎ〕の内部画像処理データ（ＩＤ）が第
２の加算回路（６）を介して第２のマルチプレクサ
（７）に入力される。該第２のマルチプレクサ（７）に
よって第〔１，ｎ〕の内部画像処理データ（ＩＤ）の上
位３ビットが第〔１，ｎ〕の画像表示データとして第４
のラッチ回路（９）を介して不図示のＬＣＤドライバに
出力され、下位１ビットが第〔１，ｎ〕のフレーム間誤
差データとして誤差データフレームメモリ（８）に出力
され、保持される。

【００１０】ここで、初期条件によりｎ＝２なので、最
初は第〔１，２〕の画像表示データと、第〔１，２〕の
フレーム間誤差データ（ＥＢ）が生成されることにな
る。次に、ｎに１が加算処理される。次いで、第１フレ
ームの処理が終了したかどうかの判定処理がされる。第
１フレームの処理が終了した場合は、次のフレームの処
理に移行され、終了していない場合は、上記第１のフレ
ームの処理が繰り返される。

【００１１】こうして上記処理が繰り返されることで、
第〔１，３〕の画素、第〔１，４〕の画素、…、第
〔１，ｎ〕の画素…と処理することができ、第１フレー
ムの全画素の画像表示データ、フレーム内誤差データ及
びフレーム間誤差データが得られる。この間、フレーム
内処理部（１０Ａ）は所謂誤差拡散法をし、フレーム間
処理部（１０Ｂ）は以降のフレーム間処理に用いるため
の各画素に対応するフレーム間誤差データの取得処理の
みを行っている。

【００１２】次に、Ｎ＝２，ｎ＝１という、フレーム及
び画素の初期条件設定処理がされる。次いで、第〔Ｎ，
ｎ〕の原画像データ（ＳＤ）が第１のラッチ回路（１）
を介して第１の加算回路（２）に入力される。一方、第
２のラッチ回路（４）から、第〔Ｎ，ｎ−１〕のフレー
ム内誤差データ（ＥＩ）がドットクロック（ＤＫ）に基
づいて読み出される。第１の加算回路（２）によって、
両者が加算処理され、６ビットの第〔Ｎ，ｎ〕の補正画
像データが生成され、第１のマルチプレクサ（３）に出
力される。第１のマルチプレクサ（３）によって第
〔Ｎ，ｎ〕の補正画像データは上位４ビットと下位２ビ
ットに分割され、上位４ビットは第〔Ｎ，ｎ〕の内部画
像処理データ（ＩＤ）とされて第３のラッチ回路（５）
に出力され、下位２ビットは第〔Ｎ，ｎ〕のフレーム内
誤差データ（ＥＩ）として第２のラッチ回路（４）に出
力され、保持される。

【００１３】なお、第１の加算回路（２）の加算処理に
よる桁上げの結果、第１の加算回路（２）から出力され
るデータが“００００××”となると本来の値と異なる
値となるので、このような場合には、第１の加算回路
（２）から出力されるキャリ信号に基づいて、第１のマ
ルチプレクサ（３）から６ビットの“１１１１１１”が
出力される。

【００１４】最初は、初期条件によりＮ＝２、ｎ＝１な
ので、第〔２，１〕の画素に対応する原画像データが入
力され、第〔２，１〕の画素に対応する内部画像処理デ
ータ（ＩＤ）及びフレーム内誤差データ（ＥＩ）が生成
されることになる。次いで、第３のラッチ回路（５）か
ら出力された４ビットの第〔Ｎ，ｎ〕の内部画像処理デ
ータ（ＩＤ）が第２の加算回路（６）に入力され、同時
に誤差データフレームメモリ（８）から、１ビットの第
〔Ｎ−１，ｎ〕のフレーム間誤差データ（ＥＢ）が読み
だされて第２の加算回路（６）に入力される。該第２の
加算回路（６）によって第〔Ｎ，ｎ〕の内部画像処理デ
ータ（ＩＤ）と、第〔Ｎ−１，ｎ〕のフレーム間誤差デ
ータ（ＥＢ）とが加算処理され、４ビットの第〔Ｎ，
ｎ〕の補正データ（ＪＤ）が生成されて第２のマルチプ
レクサ（７）に出力される。

【００１５】該第２のマルチプレクサ（７）によって４
ビットの第〔Ｎ，ｎ〕の補正データ（ＪＤ）の上位３ビ
ットが第〔Ｎ，ｎ〕の画像表示データとして第４のラッ
チ回路（９）を介して不図示のＬＣＤドライバに出力さ
れ、下位１ビットが第〔Ｎ，ｎ〕のフレーム間誤差デー
タとして誤差データフレームメモリ（８）に出力され、
保持される。

【００１６】なお、第２の加算回路（６）の加算処理に
よる桁上げの結果、第２の加算回路（６）から出力され
るデータが“０００×”となると本来の値と異なる値と
なるので、このような場合には、第２の加算回路（６）
から出力されるキャリ信号に基づいて、第２のマルチプ
レクサ（７）から４ビットの“１１１１”が出力され
る。

【００１７】次に、ｎに１が加算処理される。次いで、
第Ｎフレームの処理が終了したかどうかの判定処理がな
され、第Ｎフレームの処理が終了した場合は、次のフレ
ームの処理に移行され、終了していない場合は、第Ｎフ
レームについての上記処理が繰り返される。こうして上
記処理を繰り返すことで、第〔２，１〕の画素、第
〔２，２〕の画素、…、第〔２，ｎ〕の画素…、第
〔３，１〕の画素、第〔３，２〕の画素、第〔３，ｎ〕
の画素…、第〔Ｎ，１〕の画素、第〔Ｎ，２〕の画素
…、第〔Ｎ，ｎ〕の画素…、と順次各画素を処理するこ
とができ、２番目以降の全フレームについての画像情報
処理ができる。この間、フレーム内処理部（１０Ａ）は
所謂誤差拡散法を行っており、フレーム間処理部（１０
Ｂ）は各画素に対応するフレーム間誤差データを、次に
フレームの画素であって、その画素と同一位置の画素の
内部画像処理データに加算処理している。

【００１８】次に、終了確認処理がなされ、全ての処理
が終了した場合は終了し、まだ全ての処理が終了してい
ない場合は再度上記処理を繰り返す。以上説明したよう
な画像情報処理装置によって、ある画素の誤差成分を隣
接する画素と次のフレームの同一位置にある画素とに各
画素の誤差成分データを順次加算処理することにより、
随時各々の画像輝度を変化させ、多階調化を図ること
で、表示画像を原画像に近づけていた。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来の本発明者が提唱する画像情報処理装置によると、Ｌ
ＣＤドライバには、例えばＳＴＮ（Super Twisted Nema
tic ）用、ＴＦＴ（Thin Film Transistor）用というよ
うに各種のものがあるが、その各々について一々違う画
像情報処理装置を用意しなければならないので、汎用性
の面で不満があるという事情があった。

【００２０】

【課題を解決するための手段】本発明は上記従来の事情
に鑑み成されたもので、図１に示すように、Ｐビットの
原画像情報に基づいて、Ｐビットよりも少ないＬビット
の画像表示情報を生成する画像情報処理装置であって、
Ｐビットよりも小さくＬビットよりも大きいＱビットに
対して、フレーム内でＰビットの原画像情報を処理して
Ｐビットよりも少ないＱビットの内部処理画像情報を生
成するフレーム内処理手段と、フレーム内処理手段から
の前記内部処理画像情報を複数のフレーム間処理手段の
いずれかに選択出力する選択出力手段と、前記内部処理
画像情報のうち下位（Ｐ−Ｌ）ビットの情報を複数のフ
レーム間で処理して、Ｐビットよりも少ないＬビットの
画像表示情報を生成する複数のフレーム間処理手段とを
具備する画像情報処理装置によって、複数のＬＣＤドラ
イバに適応可能であって、汎用性のある画像情報処理装
置の提供を目的とする。

【００２１】

【作 用】本発明に係る画像情報処理装置によれば、図
１に示すように、フレーム内処理手段と、選択出力手段
と、複数のフレーム間処理手段とを具備している。例え
ば、フレーム内処理手段によってＰビットの原画像情報
がフレーム内で処理されてＰビットよりも少ないＱビッ
トの内部処理画像情報が生成され、選択出力手段によっ
て内部処理画像情報が複数のフレーム間処理手段のいず
れかに選択出力されている。

【００２２】このため、複数の異なるＬＣＤドライバに
適応可能な画像情報処理装置の提供が可能になる。ま
た、本発明に係る画像情報処理方法によれば、図２のス
テップＰ１でフレーム内でＰビットの原画像情報を処理
してＰビットよりも少ないＱビットの内部処理画像情報
を生成し、ステップＰ２で内部処理画像情報を、複数の
フレーム間で処理してＰビットよりも少ないＬビットの
画像表示情報を生成する複数のフレーム間画像処理方法
の中から一つの方法を選択し、ステップＰ３で選択され
たフレーム間画像処理方法によってＬビットの画像表示
情報を生成している。

【００２３】このため、内部処理画像情報を、複数のフ
レーム間で処理してＰビットよりも少ないＬビットの画
像表示情報を生成する複数のフレーム間画像処理方法の
中から一つの方法を選択することで、複数の異なるフレ
ーム間画像処理方法に対応することが可能になる。

【００２４】

【実施例】以下で、本発明の実施例に係る画像情報処理
装置及び画像情報処理方法を図３〜図１３を参照しなが
ら詳細に説明する。 （１）画像情報処理装置 本発明の実施例に係る画像情報処理装置は、原画像デー
タ（ＳＤ）を出力する出力部と、ＬＣＤディスプレイを
駆動するＬＣＤドライバとの間に設けられており、６ビ
ットの原画像データ（ＳＤ）を圧縮して、異種のＬＣＤ
ドライバに対応する３種類の画像表示データ（ＧＤ１〜
ＧＤ３）を出力する装置である。

【００２５】本発明の実施例に係る画像情報処理装置
は、図３に示すように、フレーム内処理回路（１１），
第１のセレクタ（１２），フレーム間誤差拡散回路（１
３），ＳＴＮ用時系列演算処理回路（１４），ＴＦＴ用
時系列演算処理回路（１５）及び第２のセレクタ（１
６）からなる。まず、フレーム内処理回路（１１）につ
いて説明する。フレーム内処理回路（１１）は、入力さ
れた６ビットの原画像データ（ＳＤ）をフレーム内での
誤差拡散法によって処理し、モード切替信号（ＳＳ）に
基づいて４ビットの第１の内部画像処理データ（ＩＤ
１）又は３ビットの第２の内部画像処理データ（ＩＤ
２）又は５ビットの第３の内部画像処理データ（ＩＤ
３）を生成するものである。

【００２６】その詳細なる構成は、図４に示すように、
第１のラッチ回路（１１Ａ），加算回路（１１Ｂ），セ
レクタ（１１Ｃ），第１のマルチプレクサ（１１Ｄ），
第２のマルチプレクサ（１１Ｅ），第３のマルチプレク
サ（１１Ｆ），第２のラッチ回路（１１Ｇ）及び第３の
ラッチ回路（１１Ｈ）からなる。第１のラッチ回路（１
１）は、自身に入力される６ビットの原画像データ（Ｓ
Ｄ）を、ドットクロック（ＤＫ）に同期して、加算回路
（１１Ｂ）に出力するものである。

【００２７】加算回路（１１Ｂ）は、原画像データ（Ｓ
Ｄ）と、第２のラッチ回路（１４）から読み出される第
１〜第３のフレーム内誤差データ（ＥＩ１〜ＥＩ３）と
を加算して６ビットの補正画像データ（ＨＤ）を作成
し、セレクタ（１１Ｃ）に出力するものである。セレク
タ（１１Ｃ）は、モード切替信号（ＳＳ）に基づいて補
正画像データ（ＨＤ）を第１のマルチプレクサ（１１
Ｄ），第２のマルチプレクサ（１１Ｅ），第３のマルチ
プレクサ（１１Ｆ）のいずれかに選択出力するものであ
る。

【００２８】第１のマルチプレクサ（１１Ｄ）は、入力
される６ビットの補正画像データ（ＨＤ）を上位４ビッ
トと下位２ビットに分割し、その上位４ビットである第
１の内部処理画像データ（ＩＤ１）を第３のラッチ回路
（１１Ｈ）に出力し、下位２ビットである第１のフレー
ム内誤差データ（ＥＩ１）を、第２のラッチ回路（１１
Ｇ）に出力するものである。

【００２９】第２のマルチプレクサ（１１Ｅ）は、入力
される６ビットの補正画像データ（ＨＤ）を上位３ビッ
トと下位３ビットに分割し、その上位３ビットである第
２の内部処理画像データ（ＩＤ２）を第３のラッチ回路
（１１Ｈ）に出力し、下位３ビットである第２のフレー
ム内誤差データ（ＥＩ２）を、第２のラッチ回路（１１
Ｇ）に出力するものである。

【００３０】第３のマルチプレクサ（１１Ｆ）は、入力
される６ビットの補正画像データ（ＨＤ）を上位５ビッ
トと下位１ビットに分割し、その上位５ビットである第
３の内部処理画像データ（ＩＤ３）を第３のラッチ回路
（１１Ｈ）に出力し、下位１ビットである第３のフレー
ム内誤差データ（ＥＩ３）を、第２のラッチ回路（１１
Ｇ）に出力するものである。

【００３１】第２のラッチ回路（１１Ｇ）は、第１〜第
３のフレーム内誤差データ（ＥＩ１〜ＥＩ３）の書込み
／読出し処理をするものであって、ドットクロックＤＫ
に同期して各画素ごとの第１〜第３のフレーム内誤差デ
ータ（ＥＩ１〜ＥＩ３）を１画素の間保持する。また第
２のラッチ回路（１１Ｇ）は、水平同期信号（Ｈｅ）の
タイミングに同期してライン毎に誤差データを０に初期
化する。

【００３２】第３のラッチ回路（１１Ｈ）は、入力され
る４ビットの第１〜第３の内部処理画像データ（ＩＤ１
〜ＩＤ３）を第１のセレクタ（１２）に出力するもので
ある。

【００３３】次に、第１のセレクタ（１２）について説
明する。第１のセレクタ（１２）は、モード切替信号
（ＳＳ）に基づいて第１の内部画像処理データ（ＩＤ
１）又は第２の内部画像処理データ（ＩＤ２）又は第３
の内部画像処理データ（ＩＤ３）又は第１の内部画像処
理データ（ＩＤ１）を選択出力し、マルチプレクサー１
〜３の出力をセル（ＣＥＬ）１〜３によって選択するも
のである。

【００３４】次いで、フレーム間誤差拡散回路（１３）
について説明する。図３に示すフレーム間誤差拡散回路
（１３）は、入力される４ビットの第１の内部画像処理
データ（ＩＤ１）をフレーム間誤差拡散によって処理し
て３ビットの第１の画像表示データ（ＧＤ１）を第２の
セレクタ（１６）に出力するものである。

【００３５】その詳細なる構成は、図５に示すように、
加算回路（１３Ａ），マルチプレクサ（１３Ｂ），誤差
データフレームメモリ（１３Ｃ）及びラッチ回路（１３
Ｄ）からなる。加算回路（１３Ａ）は、自身に入力され
る４ビットの第１の内部画像処理データ（ＩＤ１）と、
誤差データフレームメモリ（１３Ｃ）から読みだされる
１ビットのフレーム間誤差データ（ＥＢ）とを加算処理
して、その結果である４ビットの補正データ（ＪＤ）を
マルチプレクサ（１３Ｂ）に出力するものである。

【００３６】マルチプレクサ（１３Ｂ）は、加算回路
（１３Ａ）から入力される４ビットの補正データ（Ｊ
Ｄ）を上位３ビットと下位１ビットとに分割し、上位３
ビットを第１の画像表示データ（ＧＤ１）としてラッチ
回路（１３Ｄ）に出力し、下位１ビットをフレーム間誤
差データ（ＥＢ）として誤差データフレームメモリ（１
３Ｃ）に出力するものである。

【００３７】誤差データフレームメモリ（１３Ｃ）は、
フレーム間誤差データ（ＥＢ）の書き込み／読出し処理
をするものであって、各フレームごとのフレーム間誤差
データ（ＥＢ）を１フレーム期間保持する。ラッチ回路
（１３Ｄ）は、マルチプレクサ（１３Ｂ）から入力され
る第１の画像表示データ（ＧＤ１）を一旦保持し、ドッ
トクロック（ＤＫ）に基づいて第２のセレクタ（１６）
に出力するものである。

【００３８】次に、ＳＴＮ用時系列演算処理回路（１
４）について説明する。図３に示すＳＴＮ用時系列演算
処理回路（１４）は、ＳＴＮ用のＬＣＤドライバに対応
する回路であって、入力される３ビットの第２の内部画
像処理データ（ＩＤ２）を時系列演算処理することによ
って１ビットの第２の画像表示データ（ＧＤ２）を第２
のセレクタ（１６）に出力するものである。

【００３９】その詳細なる構成は、図６に示すように、
階調制御回路（１４Ａ）及び７進フレームカウンタ（１
４Ｂ）とからなる。階調制御回路（１４Ａ）は、入力さ
れる３ビットの第２の内部画像処理データ（ＩＤ２）と
７進フレームカウンタ（１４Ｂ）から出力される３ビッ
トのフレーム番号に基づいて、ＳＴＮ方式ＬＣＤドライ
バの駆動に係る１ビットの第２の画像表示データ（ＧＤ
２）を生成し、例えば表１に示すようなマトリックスに
従って第２のセレクタ（１６）に出力するものである。

【００４０】

【表１】

【００４１】フレームカウンタ（１４Ｂ）は、各フレー
ムに０〜７の８種類の番号をふって階調制御回路（１４
Ａ）に出力するものである。次いで、ＴＦＴ用時系列演
算処理回路（１５）について説明する。図３に示すＴＦ
Ｔ用時系列演算処理回路（１５）は、ＴＦＴ用のＬＣＤ
ドライバに対応する回路であって、入力される５ビット
の第２の内部画像処理データ（ＩＤ２）を時系列演算処
理することによって５ビットの第３の画像表示データ
（ＧＤ３）を第２のセレクタ（１６）に出力するもので
ある。

【００４２】その詳細なる構成は、図７に示すように、
加算回路（１５Ａ）、階調制御回路（１５Ｂ），セレク
タ（１５Ｃ）及びフレームカウンタ（１５Ｄ）からな
る。加算回路（１５Ａ）は、第１のセレクタ（１２）か
ら出力される５ビットの第３の内部画像処理データ（Ｉ
Ｄ３）の上位３ビットのデータに、“１”を加算処理す
るものである。

【００４３】フレームカウンタ（１５Ｄ）は、各フレー
ムに０〜３の４種類の番号をふって、階調制御回路（１
５Ｂ）に出力するものである。階調制御回路（１５Ｂ）
は、第１のセレクタ（１２）から出力される５ビットの
第３の内部画像処理データ（ＩＤ３）の下位２ビットの
データと、フレームカウンタ（１５Ｄ）から出力される
２ビットのフレーム番号に基づいて、例えば表２に示す
ようなマトリックスに従ってセレクタ（１５Ｃ）の出力
を制御する制御信号（ＳＴＲ）を作成するものである。

【００４４】

【表２】

【００４５】セレクタ（１５Ｃ）は、制御信号（ＳＴ
Ｒ）１か０の値に基づいて、第３の内部画像処理データ
（ＩＤ３）の上位３ビットのデータ若しくはそれに
“１”を加算したデータの何れかを選択出力するもので
ある。

【００４６】第２のセレクタ（１６）は、モード切替信
号（ＳＳ）に基づいて３ビットの第１の画像表示データ
（ＧＤ１）、１ビットの第２の画像表示データ（ＧＤ
２）、３ビットの第３の画像表示データ（ＧＤ３）又は
４ビットの第１の内部画像処理データ（ＩＤ１）のいず
れかを不図示のＬＣＤドライバに選択出力するものであ
る。

【００４７】本発明の実施例に係る上記の画像情報処理
装置の動作は、まずフレーム内処理回路（１１）に６ビ
ットの原画像データ（ＳＤ）が入力され、フレーム内で
の誤差拡散法によって原画像データ（ＳＤ）が処理さ
れ、モード切替信号（ＳＳ）によって４ビットの第１の
内部画像処理データ（ＩＤ１）又は３ビットの第２の内
部画像処理データ（ＩＤ２）又は５ビットの第３の内部
画像処理データ（ＩＤ３）が生成され、第１のセレクタ
（１２）に出力される。

【００４８】次に、モード切替信号（ＳＳ）に基づいて
第１のセレクタ（１２）から第１の内部画像処理データ
（ＩＤ１）又は第２の内部画像処理データ（ＩＤ２）又
は第３の内部画像処理データ（ＩＤ３）又は第１の内部
画像処理データ（ＩＤ１）が選択出力される。次いで、
選択された回路によってフレーム間での画像情報処理が
なされて画像表示データが第２のセレクタ（１６）に出
力され、次に、第２のセレクタ（１６）から第１〜第３
の画像表示データ（ＧＤ１〜ＧＤ３）又は第１の内部画
像処理データ（ＩＤ１）のいずれかが不図示のＬＣＤド
ライバに選択出力される。

【００４９】このようにして、本発明の実施例に係る画
像情報処理装置によれば、第１のセレクタ（１２）によ
って、複数のフレーム間で画像情報処理をする３つの回
路〔フレーム間誤差拡散回路（１３），ＳＴＮ用時系列
演算処理回路（１４），ＴＦＴ用時系列演算処理回路
（１５）〕のいずれかが選択されることにより、当該装
置を、それぞれの方式に応じたＬＣＤドライバに適用す
ることが可能になる。

【００５０】以下で、それぞれのＬＣＤドライバの方式
に応じた画像情報処理方法を選択した際の上記画像情報
処理装置の動作及びその画像情報処理方法について詳細
に説明する。 （２）フレーム間誤差拡散法を用いた画像情報処理方法 以下で、本発明の実施例に係る画像情報処理装置が、フ
レーム間誤差拡散法に対応するＬＣＤドライバを選択し
た場合について説明する。

【００５１】この場合、図３の画像情報処理装置におい
て、第１のセレクタ（１２）は、フレーム間誤差拡散回
路（１３）を選択し、第２のセレクタ（１６）は、第１
の画像表示データ（ＧＤ１）を選択出力するので、用い
られる回路は、フレーム内処理回路（１１），第１のセ
レクタ（１２），フレーム間誤差拡散回路（１３）及び
第２のセレクタ（１６）のみである。

【００５２】その構成、機能については以上で説明して
いるので、以下ではその画像情報処理方法について当該
装置の動作を補足しながら詳細に説明する。以下で、本
発明の実施例に係る画像情報処理方法について、当該装
置の動作を補足しながら説明する。図８，図９は、フレ
ーム間誤差拡散法を用いた画像情報処理方法を説明する
フローチャートである。

【００５３】なお、以下で、第Ｎのフレームの第ｎの画
素を、第〔Ｎ，ｎ〕の画素と定義する。まず、図８のフ
ローチャートのステップＰ１で、第１のフレームの第１
の画素である第〔１，１〕の画素に対応する６ビットの
データである第〔１，１〕の原画像データ（ＳＤ）の上
位４ビットをとって第〔１，１〕の画素に対応する第
〔１，１〕の内部画像処理データ（ＩＤ）とし、第
〔１，１〕の原画像データ（ＳＤ）の下位２ビットは第
〔１，１〕の画素に対応する第〔１，１〕のフレーム内
誤差データとして保持する。

【００５４】このとき、第〔１，１〕の原画像データは
図４の第１のラッチ回路（１１Ａ）を介して第１の加算
回路（１１Ｂ）に入力され、モード切替信号（ＳＳ）に
基づき、セレクタ（１１Ｃ）を介して第１のマルチプレ
クサ（１１Ｄ）に出力される。第１のマルチプレクサ
（１１Ｄ）によって第〔１，１〕の原画像データは上位
４ビットと下位２ビットに分割され、上位４ビットは第
〔１，１〕の画素に対応する第１の内部画像処理データ
（ＩＤ１）とされて第３のラッチ回路（１１Ｈ）に出力
され、第１のセレクタ（１２）に出力される。下位２ビ
ットは第〔１，１〕の画素に対応する第１のフレーム内
誤差データ（ＥＩ１）として第２のラッチ回路（１１
Ｇ）に出力され、保持される。

【００５５】次に、ステップＰ２で、第〔１，１〕の画
素に対応する第１の内部画像処理データ（ＩＤ１）の上
位３ビットを第〔１，１〕の画素に対応する第１の画像
表示データ（ＧＤ１）とし、下位１ビットを第〔１，
１〕の画素に対応する第〔１，１〕のフレーム間誤差デ
ータ（ＥＢ）とする。このとき、図３の第１のセレクタ
（１２）からモード切替信号（ＳＳ）に基づいて出力さ
れる４ビットの第〔１，１〕の画素に対応する第１の内
部画像処理データ（ＩＤ１）が、図５の加算回路（１３
Ａ）を介してマルチプレクサ（１３Ｂ）に出力され、そ
のうち上位３ビットが第〔１，１〕の画像表示データと
してラッチ回路（１３Ｄ）を介して不図示のＬＣＤドラ
イバに出力され、下位１ビットが第〔１，１〕のフレー
ム間誤差データ（ＥＢ）として誤差データフレームメモ
リ（１３Ｃ）に出力され、保持される。

【００５６】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ１）と、第〔１，ｎ〕のフレーム内誤差
データ（ＥＩ１）とを生成する。

【００５７】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（１１Ａ）を介して加算回路（１１
Ｂ）に入力される。一方、第２のラッチ回路（１１Ｇ）
から、第〔１，ｎ−１〕のフレーム間誤差データがドッ
トクロック（ＤＫ）に基づいて読み出される。加算回路
（１１Ｂ）によって、両者が加算処理され、６ビットの
データである第〔１，ｎ〕の補正画像データ（ＨＤ）が
生成され、セレクタ（１１Ｃ）を介して第１のマルチプ
レクサ（１１Ｄ）に出力される。第１のマルチプレクサ
（１１Ｄ）によって第〔１，ｎ〕の補正画像データ（Ｈ
Ｄ）は上位４ビットと下位２ビットに分割され、上位４
ビットは第〔１，ｎ〕の内部画像処理データ（ＩＤ１）
とされて第３のラッチ回路（１１Ｈ）を介して第１のセ
レクタ（１２）に出力され、下位２ビットは第〔１，
ｎ〕のフレーム内誤差データとして第２のラッチ回路
（１１Ｇ）に出力され、保持される。

【００５８】最初は、初期条件によりｎ＝２なので、こ
のステップＰ４では、第〔１，２〕の画素に対応する原
画像データが入力され、第〔１，２〕の画素に対応する
第１の内部画像処理データ（ＩＤ１）及びフレーム内誤
差データが生成されることになる。次いで、ステップＰ
５で、第〔１，ｎ〕の内部画像処理データ（ＩＤ）の上
位３ビットをとって、第〔１，ｎ〕の画素に対応する第
〔１，ｎ〕の画像表示データとし、下位１ビットをとっ
て第〔１，ｎ〕の画素に対応する第〔１，ｎ〕のフレー
ム間誤差データとする。

【００５９】このとき、第１のセレクタ（１２）から出
力された第〔１，ｎ〕の内部画像処理データ（ＩＤ）が
図５の加算回路（１３Ａ）を介してマルチプレクサ（１
３Ｂ）に入力される。該マルチプレクサ（１３Ｂ）によ
って第〔１，ｎ〕の内部画像処理データ（ＩＤ１）の上
位３ビットが第〔１，ｎ〕の画像表示データとしてラッ
チ回路（１３Ｄ）を介して図３の第２のセレクタ（１
６）に出力され、第２のセレクタ（１６）から不図示の
ＬＣＤドライバに出力される。同時に、下位１ビットが
第〔１，ｎ〕のフレーム間誤差データとして誤差データ
フレームメモリ（１３Ｃ）に出力され、保持される。

【００６０】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
と、第〔１，２〕のフレーム間誤差データ（ＥＢ）が生
成されることになる。次に、ステップＰ６で、ｎに１を
加算処理する。次いで、ステップＰ７で、第１フレーム
の処理が終了したかどうかの判定処理を行う。第１フレ
ームの処理が終了した場合（Ｙｅｓ）は、ステップＰ６
に移行し、終了していない場合（Ｎｏ）は、ステップＰ
４に戻って再度ステップＰ４，Ｐ５の処理を繰り返す。

【００６１】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…と処理することができ、第１フレームの全
画素の画像表示データ、フレーム内誤差データ及びフレ
ーム間誤差データが得られる。この間、フレーム内処理
回路（１１）は所謂誤差拡散法を行っており、フレーム
間誤差拡散回路（１３）は以降のフレーム間処理に用い
るための各画素に対応するフレーム間誤差データの取得
処理のみを行っている。

【００６２】次に、図９のフローチャートのステップＰ
８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、２番目
のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データとを加算処理してのち
に、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第
〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ）を生成す
る。

【００６３】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は図４に示す第１のラッチ回路（１１Ａ）を介
して加算回路（１１Ｂ）に入力される。一方、第２のラ
ッチ回路（１１Ｇ）から、第〔Ｎ，ｎ−１〕のフレーム
内誤差データ（ＥＩ１）がドットクロック（ＤＫ）に基
づいて読み出される。加算回路（１１Ｂ）によって両者
が加算処理され、６ビットの第〔Ｎ，ｎ〕の補正画像デ
ータが生成され、モード切替信号（ＳＳ）に基づいてセ
レクタ（１１Ｃ）を介して第１のマルチプレクサ（１１
Ｄ）に出力される。第１のマルチプレクサ（１１Ｄ）に
よって第〔Ｎ，ｎ〕の補正画像データは上位４ビットと
下位２ビットに分割され、上位４ビットは第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ１）とされて第３のラッチ
回路（１１Ｈ）に出力され、図３の第１のセレクタ（１
２）に出力される。一方、下位２ビットは第〔Ｎ，ｎ〕
のフレーム内誤差データ（ＥＩ１）として第２のラッチ
回路（１４）に出力され、保持される。

【００６４】最初は、初期条件によりＮ＝２、ｎ＝１な
ので、第〔２，１〕の画素に対応する原画像データが入
力され、第〔２，１〕の画素に対応する内部画像処理デ
ータ（ＩＤ）及びフレーム内誤差データ（ＥＩ）が生成
されることになる。次いで、ステップＰ１０で、第
〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第〔Ｎ−
１，ｎ〕のフレーム間誤差データ（ＥＢ）とを加算処理
し、第〔Ｎ，ｎ〕の画素に対応する第〔Ｎ，ｎ〕の画像
表示データと、第〔Ｎ，ｎ〕のフレーム間誤差データ
（ＥＢ）を生成する。

【００６５】このとき、モード切替信号（ＳＳ）に基づ
いて第１のセレクタ（１２）から出力された４ビットの
第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）が加算回路
（１３Ａ）に入力され、同時に誤差データフレームメモ
リ（１３Ｃ）から、１ビットの第〔Ｎ−１，ｎ〕のフレ
ーム間誤差データ（ＥＢ）が読みだされて加算回路（１
３Ａ）に入力される。該加算回路（１３Ａ）によって第
〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ１）と、第〔Ｎ
−１，ｎ〕のフレーム間誤差データ（ＥＢ）とが加算処
理され、４ビットの第〔Ｎ，ｎ〕の補正データ（ＪＤ）
が生成されてマルチプレクサ（１３Ｂ）に出力される。

【００６６】該マルチプレクサ（１３Ｂ）によって４ビ
ットの第〔Ｎ，ｎ〕の補正データ（ＪＤ）の上位３ビッ
トが第〔Ｎ，ｎ〕の画像表示データとしてラッチ回路
（１３Ｄ）を介して図３の第２のセレクタ（１６）に出
力され、該第２のセレクタ（１６）から不図示のＬＣＤ
ドライバに出力される。一方、第〔Ｎ，ｎ〕の補正デー
タ（ＪＤ）の下位１ビットが第〔Ｎ，ｎ〕のフレーム間
誤差データとして誤差データフレームメモリ（１８）に
出力され、保持される。

【００６７】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１１の処理を繰り返す。

【００６８】こうして上記処理を繰り返すことで、第
〔２，１〕の画素、第〔２，２〕の画素、…、第〔２，
ｎ〕の画素…、第〔３，１〕の画素、第〔３，２〕の画
素、第〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第
〔Ｎ，２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各
画素を処理することができ、２番目以降の全フレームに
ついての画像情報処理ができる。この間、フレーム内処
理回路（１１）は所謂誤差拡散法を行っており、フレー
ム間誤差拡散回路（１３）は各画素に対応するフレーム
間誤差データを、次にフレームの画素であって、その画
素と同一位置の画素の内部画像処理データに加算処理し
ている。

【００６９】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。以上のよう
に、フレーム内で誤差拡散法を行ったのちに、フレーム
間誤差拡散を行うことにより、多階調化が可能になるの
で、表示画像を原画像に近づけることが可能になる。

【００７０】（３）ＳＴＮ用の時系列演算処理法を用い
る画像情報処理方法 以下で、本発明の実施例において、ＴＦＴ用時系列演算
処理法を選択した場合の画像情報処理方法について当該
装置の動作を補足しながら詳細に説明する。この場合、
図３の画像情報処理装置において、第１のセレクタ（１
２）は、ＳＴＮ用時系列演算処理回路（１４）を選択
し、第２のセレクタ（１６）は、第２の画像表示データ
（ＧＤ２）を選択出力するので、用いられる回路は、フ
レーム内処理回路（１１），第１のセレクタ（１２），
ＳＴＮ用時系列演算処理回路（１４）及び第２のセレク
タ（１６）のみである。

【００７１】その構成、機能については以上で説明して
いるので、以下ではその画像情報処理方法について当該
装置の動作を補足しながら詳細に説明する。まず、図１
０のフローチャートのステップＰ１で、第１のフレーム
の第１の画素である第〔１，１〕の画素に対応する６ビ
ットのデータである第〔１，１〕の原画像データ（Ｓ
Ｄ）の上位３ビットをとって第〔１，１〕の画素に対応
する第〔１，１〕の内部画像処理データ（ＩＤ２）と
し、第〔１，１〕の原画像データ（ＳＤ）の下位３ビッ
トは第〔１，１〕の画素に対応する第〔１，１〕のフレ
ーム内誤差データとして保持する。

【００７２】このとき、第〔１，１〕の原画像データは
第１のラッチ回路（１１Ａ）を介して加算回路（１１
Ｂ）に入力され、モード切替信号（ＳＳ）に基づいてセ
レクタ（１１Ｃ）を介して第２のマルチプレクサ（１１
Ｅ）に出力される。第２のマルチプレクサ（１１Ｅ）に
よって第〔１，１〕の原画像データは上位３ビットと下
位３ビットに分割され、上位３ビットは第〔１，１〕の
内部画像処理データ（ＩＤ２）とされて第３のラッチ回
路（１１Ｈ）を介して図３に示す第１のセレクタ（１
２）に出力され、下位３ビットは第〔１，１〕のフレー
ム内誤差データ（ＥＩ２）として第２のラッチ回路（１
１Ｇ）に出力され、保持される。

【００７３】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ２）に基づいて、ＳＴＮ用の時
系列演算処理を用いて第〔１，１〕の画像表示データ
（ＧＤ２）を作成する。このとき、図３の第１のセレク
タ（１２）からモード切替信号（ＳＳ）に基づいて出力
される３ビットの第〔１，１〕の内部画像処理データ
（ＩＤ２）が、図６の階調制御回路（１４Ａ）に出力さ
れる。階調制御回路（１４Ａ）には同時に７進フレーム
カウンタ（１４Ｂ）から０〜６のいずれかのフレーム番
号が出力され、内部画像処理データ（ＩＤ２）と、フレ
ーム番号とに基づいて、階調制御回路（１４Ａ）によっ
て１ビットの第〔１，１〕の画像表示データ（ＧＤ２）
が生成され、第２のセレクタ（１６）を介して不図示の
ＬＣＤドライバに選択出力される。

【００７４】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内誤差デ
ータ（ＥＩ２）とを生成する。

【００７５】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（１１Ａ）を介して加算回路（１１
Ｂ）に入力される。一方、第２のラッチ回路（１１Ｇ）
から、第〔１，ｎ−１〕のフレーム内誤差データがドッ
トクロック（ＤＫ）に基づいて読み出される。加算回路
（１１Ｂ）によって、両者が加算処理され、６ビットの
データである第〔１，ｎ〕の補正画像データ（ＨＤ）が
生成され、第２のマルチプレクサ（１１Ｅ）に出力され
る。第２のマルチプレクサ（１１Ｅ）によって第〔１，
ｎ〕の補正画像データ（ＨＤ）は上位３ビットと下位３
ビットに分割され、上位３ビットは第〔１，ｎ〕の内部
画像処理データ（ＩＤ２）とされて第３のラッチ回路
（１１Ｈ）を介して図３の第１のセレクタ（１２）に出
力され、下位３ビットは第〔１，ｎ〕のフレーム内誤差
データとして第２のラッチ回路（１１Ｇ）に出力され、
保持される。

【００７６】最初は、初期条件によりｎ＝２なので、こ
のステップＰ４では、第〔１，２〕の画素に対応する原
画像データが入力され、第〔１，２〕の画素に対応する
内部画像処理データ（ＩＤ２）及びフレーム内誤差デー
タが生成される。次に、ステップＰ５で、第〔１，ｎ〕
の内部画像処理データ（ＩＤ２）に基づいて、時系列演
算処理を用いて第〔１，ｎ〕の画像表示データ（ＧＤ
２）を作成する。

【００７７】このとき、図３の第１のセレクタ（１２）
からモード切替信号（ＳＳ）に基づいて出力される３ビ
ットの第〔１，ｎ〕の内部画像処理データ（ＩＤ２）
が、図６の階調制御回路（１４Ａ）に出力される。階調
制御回路（１４Ａ）には同時にフレームカウンタ（１４
Ｂ）からフレーム番号が出力され、内部画像処理データ
（ＩＤ２）と、フレーム番号とに基づいて、階調制御回
路（１４Ａ）によって１ビットの第〔１，ｎ〕の画像表
示データ（ＧＤ２）が生成され、図３の第２のセレクタ
（１６）を介して不図示のＬＣＤドライバに選択出力さ
れる。

【００７８】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
（ＧＤ）が生成されることになる。次に、ステップＰ６
で、ｎに１を加算処理する。次いで、ステップＰ７で、
第１フレームの処理が終了したかどうかの判定処理を行
う。第１フレームの処理が終了した場合（Ｙｅｓ）は、
ステップＰ６に移行し、終了していない場合（Ｎｏ）
は、ステップＰ４に戻って再度ステップＰ４，Ｐ５の処
理を繰り返す。

【００７９】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…、と処理することができ、第１フレームの
全画素の画像表示データ及びフレーム内誤差データが得
られる。この間、フレーム内処理回路（１１）は所謂誤
差拡散法を行っており、ＳＴＮ用時系列演算処理回路
（１４）はＳＴＮ用ＬＣＤドライバに対応した時系列演
算処理を行っている。

【００８０】次に、図１１のフローチャートのステップ
Ｐ８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初
期条件設定処理をする。よってこれ以降の処理は、２番
目のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データとを加算処理してのち
に、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第
〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ２）を生成す
る。

【００８１】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は図４の第１のラッチ回路（１１Ａ）を介して
加算回路（１１Ｂ）に入力される。一方、第２のラッチ
回路（１１Ｇ）から、第〔Ｎ，ｎ−１〕のフレーム内誤
差データ（ＥＩ２）がドットクロック（ＤＫ）に基づい
て読み出される。加算回路（１１Ｂ）によって、両者が
加算処理され、６ビットの第〔Ｎ，ｎ〕の補正画像デー
タが生成され、モード切替信号（ＳＳ）に基づいてセレ
クタ（１１Ｃ）を介して第２のマルチプレクサ（１１
Ｅ）に出力される。第２のマルチプレクサ（１１Ｅ）に
よって第〔Ｎ，ｎ〕の補正画像データは上位３ビットと
下位３ビットに分割され、上位３ビットは第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ２）とされて第３のラッチ
回路（１１Ｈ）を介して図３の第１のセレクタ（１２）
に出力され、下位３ビットは第〔Ｎ，ｎ〕のフレーム内
誤差データ（ＥＩ２）として第２のラッチ回路（１１
Ｇ）に出力され、保持される。

【００８２】次に、ステップＰ１０で、第〔Ｎ，ｎ〕の
内部画像処理データ（ＩＤ）に基づいて、時系列演算処
理を用いて第〔Ｎ，ｎ〕の画像表示データ（ＧＤ）を作
成する。このとき、図３の第１のセレクタ（１２）から
出力される３ビットの第〔Ｎ，ｎ〕の内部画像処理デー
タ（ＩＤ２）が図６の階調制御回路（１４Ａ）に出力さ
れる。階調制御回路（１４Ａ）には同時にフレームカウ
ンタ（１４Ｂ）からフレーム番号が出力され、内部画像
処理データ（ＩＤ２）の下位２ビットと、０〜７のフレ
ーム番号とに基づいて、階調制御回路（１４Ａ）によっ
て１ビットの第〔Ｎ，ｎ〕の画像表示データ（ＧＤ２）
が生成され、図３の第２のセレクタ（１６）を介して不
図示のＬＣＤドライバに選択出力される。

【００８３】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１１の処理を繰り返す。

【００８４】こうして上記処理を繰り返すことで、第
〔２，１〕の画素、第〔２，２〕の画素、…、第〔２，
ｎ〕の画素…、第〔３，１〕の画素、第〔３，２〕の画
素、第〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第
〔Ｎ，２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各
画素を処理することができ、２番目以降の全フレームに
ついての画像情報処理ができる。この間、フレーム内処
理回路（１２）は所謂誤差拡散法を行っており、ＳＴＮ
用時系列演算処理回路（１４）は、随時各画素に対応し
て１ビットの画像表示データを生成するＳＴＮ方式のＬ
ＣＤドライバに対応する時系列演算処理をしている。

【００８５】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。以上のよう
に、フレーム内で誤差拡散法を行ったのちに、ＳＴＮ方
式のＬＣＤドライバに対応する時系列演算処理をフレー
ム間で行うことにより、多階調化が可能になるので、表
示画像を原画像に近づけることが可能になる。

【００８６】（４）ＴＦＴ用時系列演算処理法を用いる
画像情報処理方法 以下で、本発明の実施例において、ＴＦＴ用時系列演算
処理法を選択した場合の画像情報処理方法について当該
装置の動作を補足しながら詳細に説明する。この場合、
図３の画像情報処理装置において、第１のセレクタ（１
２）は、ＴＦＴ用時系列演算処理回路（１５）を選択
し、第２のセレクタ（１６）は、第３の画像表示データ
（ＧＤ３）を選択出力するので、用いられる回路は、フ
レーム内処理回路（１１），第１のセレクタ（１２），
ＴＦＴ用時系列演算処理回路（１５）及び第２のセレク
タ（１６）のみである。

【００８７】その構成、機能については以上で説明して
いるので、以下ではその画像情報処理方法について当該
装置の動作を補足しながら詳細に説明する。まず、図１
２のフローチャートのステップＰ１で、第１のフレーム
の第１の画素である第〔１，１〕の画素に対応する６ビ
ットのデータである第〔１，１〕の原画像データ（Ｓ
Ｄ）の上位５ビットをとって第〔１，１〕の画素に対応
する第〔１，１〕の内部画像処理データ（ＩＤ３）と
し、第〔１，１〕の原画像データ（ＳＤ）の下位１ビッ
トは第〔１，１〕の画素に対応する第〔１，１〕のフレ
ーム内誤差データとして保持する。

【００８８】このとき、第〔１，１〕の原画像データは
図４の第１のラッチ回路（１１Ａ）を介して加算回路
（１１Ｂ）に入力され、モード切替信号（ＳＳ）に基づ
いてセレクタ（１１Ｃ）を介して第３のマルチプレクサ
（１１Ｆ）に出力される。第３のマルチプレクサ（１１
Ｆ）によって第〔１，１〕の原画像データは上位５ビッ
トと下位１ビットに分割され、上位５ビットは第〔１，
１〕の内部画像処理データ（ＩＤ３）とされて第３のラ
ッチ回路（１１Ｈ）を介して図３の第１のセレクタ（１
２）に出力され、下位１ビットは第〔１，１〕のフレー
ム内誤差データ（ＥＩ３）として第２のラッチ回路（１
１Ｇ）に出力され、保持される。

【００８９】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ３）に基づいて、時系列演算処
理を用いて第〔１，１〕の画像表示データ（ＧＤ３）を
作成する。このとき、図３の第１のセレクタ（１２）か
らモード切替信号（ＳＳ）に基づいて出力される５ビッ
トの第〔１，１〕の内部画像処理データ（ＩＤ３）が、
３ビットと２ビットに分割され、下位２ビットは図７の
階調制御回路（１５Ｂ）に出力される。階調制御回路
（１５Ｂ）には同時にフレームカウンタ（１５Ｄ）から
０〜３のいずれかのフレーム番号が出力され、内部画像
処理データ（ＩＤ３）の下位２ビットと、フレーム番号
とに基づいて、階調制御回路（１５Ｂ）によって制御信
号（ＳＴＲ）が作成される。

【００９０】同時に、内部画像処理データ（ＩＤ３）の
上位３ビット（以下ａ値データと称する）はセレクタ
（１５Ｃ）と、加算回路（１５Ａ）に出力され、加算回
路（１５Ａ）によって内部画像処理データ（ＩＤ３）の
上位３ビットに１が加算処理され（以下これをｂ値デー
タと称する）、セレクタ（１５Ｃ）に出力される。そし
て、制御信号（ＳＴＲ）に基づいて、ａ値データとｂ値
データとのいずれかが第〔１，１〕の画像表示データ
（ＧＤ３）として第２のセレクタ（１６）を介して不図
示のＬＣＤドライバに選択出力される。

【００９１】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内誤差デ
ータ（ＥＩ）とを生成する。

【００９２】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（１１Ａ）を介して加算回路（１１
Ｂ）に入力される。一方、第２のラッチ回路（１１Ｇ）
から、第〔１，ｎ−１〕のフレーム間誤差データがドッ
トクロック（ＤＫ）に基づいて読み出される。加算回路
（１１Ｂ）によって、両者が加算処理され、６ビットの
データである第〔１，ｎ〕の補正画像データ（ＨＤ）が
生成され、第３のマルチプレクサ（１１Ｆ）に出力され
る。第１のマルチプレクサ（１１Ｆ）によって第〔１，
ｎ〕の補正画像データ（ＨＤ）は上位５ビットと下位１
ビットに分割され、上位５ビットは第〔１，ｎ〕の内部
画像処理データ（ＩＤ３）とされて第３のラッチ回路
（１１Ｈ）を介して図３の第１のセレクタ（１２）に出
力され、下位１ビットは第〔１，ｎ〕のフレーム内誤差
データとして図４の第２のラッチ回路（１１Ｇ）に出力
され、保持される。

【００９３】最初は、初期条件によりｎ＝２なので、こ
のステップＰ４では、第〔１，２〕の画素に対応する原
画像データが入力され、第〔１，２〕の画素に対応する
内部画像処理データ（ＩＤ）及びフレーム内誤差データ
が生成されることになる。次に、ステップＰ５で、第
〔１，ｎ〕の内部画像処理データ（ＩＤ）に基づいて、
時系列演算処理を用いて第〔１，ｎ〕の画像表示データ
（ＧＤ）を作成する。

【００９４】このとき、図３の第１のセレクタ（１２）
から出力される５ビットの第〔１，ｎ〕の内部画像処理
データ（ＩＤ３）が、３ビットと２ビットに分割され、
下位２ビットは階調制御回路（１５Ｂ）に出力される。
階調制御回路（１５Ｂ）には同時にフレームカウンタ
（１５Ｄ）から０〜３までのフレーム番号が出力され、
内部画像処理データ（ＩＤ）の下位２ビットと、フレー
ム番号とに基づいて、階調制御回路（１５Ｂ）によって
制御信号（ＳＴＲ）が作成される。

【００９５】同時に、内部画像処理データ（ＩＤ３）の
上位３ビットのａ値データがセレクタ（１５Ｃ）と、加
算回路（１５Ａ）に出力され、加算回路（１５Ａ）によ
ってａ値データに１が加算処理されてｂ値データが作成
され、セレクタ（１５Ｃ）に出力される。そして、制御
信号（ＳＴＲ）に基づいて、ａ値データとｂ値データと
のいずれかが第〔１，ｎ〕の画像表示データ（ＧＤ３）
として図３の第２のセレクタ（１６）を介して不図示の
ＬＣＤドライバに選択出力される。

【００９６】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
（ＧＤ）が生成されることになる。次に、ステップＰ６
で、ｎに１を加算処理する。次いで、ステップＰ７で、
第１フレームの処理が終了したかどうかの判定処理を行
う。第１フレームの処理が終了した場合（Ｙｅｓ）は、
ステップＰ６に移行し、終了していない場合（Ｎｏ）
は、ステップＰ４に戻って再度ステップＰ４，Ｐ５の処
理を繰り返す。

【００９７】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…、と処理することができ、第１フレームの
全画素の画像表示データ及びフレーム内誤差データが得
られる。この間、フレーム内処理回路（１１）は所謂誤
差拡散法を行っており、ＴＦＴ用時系列演算処理回路
（１５）は時系列演算処理を行っている。

【００９８】次に、図１３のフローチャートのステップ
Ｐ８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初
期条件設定処理をする。よってこれ以降の処理は、２番
目のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データとを加算処理してのち
に、第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第
〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ３）を生成す
る。

【００９９】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は図４の第１のラッチ回路（１１Ａ）を介して
加算回路（１１Ｂ）に入力される。一方、第２のラッチ
回路（１１Ｇ）から、第〔Ｎ，ｎ−１〕のフレーム内誤
差データ（ＥＩ３）がドットクロック（ＤＫ）に基づい
て読み出される。加算回路（１１Ｂ）によって、両者が
加算処理され、６ビットの第〔Ｎ，ｎ〕の補正画像デー
タが生成され、モード切替信号（ＳＳ）に基づいてセレ
クタ（１１Ｃ）を介して第３のマルチプレクサ（１１
Ｆ）に出力される。第３のマルチプレクサ（１１Ｆ）に
よって第〔Ｎ，ｎ〕の補正画像データは上位５ビットと
下位１ビットに分割され、上位５ビットは第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ３）とされて第３のラッチ
回路（１１Ｈ）を介して第１のセレクタ（１２）に出力
され、下位１ビットは第〔Ｎ，ｎ〕のフレーム内誤差デ
ータ（ＥＩ３）として第２のラッチ回路（１１Ｇ）に出
力され、保持される。

【０１００】次に、ステップＰ１０で、第〔Ｎ，ｎ〕の
内部画像処理データ（ＩＤ）に基づいて、時系列演算処
理を用いて第〔Ｎ，ｎ〕の画像表示データ（ＧＤ）を作
成する。このとき、図３の第１のセレクタ（１２）から
モード切替信号（ＳＳ）に基づいて出力される５ビット
の第〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）が、図７
に示すように信号線によって３ビットと２ビットに分割
され、下位２ビットは階調制御回路（１５Ｂ）に出力さ
れる。階調制御回路（１５Ｂ）には同時にフレームカウ
ンタ（１５Ｄ）からフレーム番号が出力され、内部画像
処理データ（ＩＤ３）の下位２ビットと、０〜３のフレ
ーム番号とに基づいて、階調制御回路（１５Ｂ）によっ
て制御信号（ＳＴＲ）が作成される。

【０１０１】同時に、内部画像処理データ（ＩＤ３）の
上位３ビットのａ値データがセレクタ（１５Ｃ）と、加
算回路（１５Ａ）に出力され、加算回路（１５Ａ）によ
ってａ値データに１が加算処理されてｂ値データが作成
され、セレクタ（１５Ｃ）に出力される。そして、制御
信号（ＳＴＲ）に基づいて、ａ値データとｂ値データと
のいずれかが第〔Ｎ，ｎ〕の画像表示データ（ＧＤ３）
として図 の第２のセレクタ（１６）を介して不図示の
ＬＣＤドライバに選択出力される。

【０１０２】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１１の処理を繰り返す。

【０１０３】こうして上記処理を繰り返すことで、第
〔２，１〕の画素、第〔２，２〕の画素、…、第〔２，
ｎ〕の画素…、第〔３，１〕の画素、第〔３，２〕の画
素、第〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第
〔Ｎ，２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各
画素を処理することができ、２番目以降の全フレームに
ついての画像情報処理ができる。この間、図３のフレー
ム内処理回路（１２）は所謂誤差拡散法を行っており、
ＴＦＴ用時系列演算処理回路（１５）は、随時各画素に
対応するａ値データとｂ値データのいずれかを画像表示
データとして選択出力する時系列演算処理をしている。

【０１０４】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。以上のよう
に、フレーム内で誤差拡散法によって画像情報処理をし
たのちに、ＴＦＴ方式のＬＣＤドライバに対応する時系
列演算処理をフレーム間で行うことにより、多階調化が
可能になるので、表示画像を原画像に近づけることが可
能になる。

【０１０５】（５）総括 以上説明したように、本発明の実施例に係る画像情報処
理装置によれば、複数のフレーム間画像処理装置〔フレ
ーム間誤差拡散回路（１２），ＳＴＮ用時系列演算処理
回路（１３）及びＴＦＴ用時系列演算処理回路（１
４）〕と、そのうちのいずれかを選択する第１のセレク
タ（１２）を具備しているので、フレーム間誤差拡散
法、ＳＴＮ方式の時系列演算処理法、ＴＦＴ方式の時系
列演算処理法のそれぞれに対応する３種類のＬＣＤドラ
イバに対応する画像情報処理方法を実施することができ
る。

【０１０６】これら３種類の方法は、いずれもフレーム
内で画像情報処理をしたのちに、複数のフレーム間で画
像情報処理をするので、本来の目的であるディジタルＬ
ＣＤドライバに対応する多階調化においては、いずれも
有効な方法であるが、本実施例の装置によれば、これら
の有効な３種類の方法のいずれかを、モード切替信号
（ＳＳ）に基づいて選択することができるので、フレー
ム内処理をしたのちにフレーム間誤差拡散法で画像情報
処理だけをしていた従来例に比して、適用できるＬＣＤ
ドライバの種類が増え、汎用化が可能になる。

【０１０７】なお、本実施例の装置においては、フレー
ム内で処理した第１の内部画像処理データ（ＩＤ１）を
そのまま第２のセレクタ（１６）に出力して、画像表示
データとして用いることも可能である。また、本実施例
の装置においては、図３に示すように、フレーム間で画
像情報処理する回路としてフレーム間誤差拡散回路（１
３），ＳＴＮ用時系列演算処理回路（１４）及びＴＦＴ
用時系列演算処理回路（１５）の３種類を用いている
が、本発明はこれに限らず、更にフレーム間で画像情報
処理する回路を増やすことも可能であるし、また、各デ
ータのビット数もここに挙げたビット数でなくても実施
可能である。

【０１０８】

【発明の効果】以上説明したように、本発明に係る画像
情報処理装置によれば、フレーム内処理手段と、選択出
力手段と、複数のフレーム間処理手段とを具備してい
る。このため、複数の異なるＬＣＤドライバに適応可能
な画像情報処理装置の提供が可能になる。

【０１０９】また、本発明に係る画像情報処理方法によ
れば、複数のフレーム間画像処理方法の中から一つの方
法を選択し、選択されたフレーム間画像処理方法によっ
てＬビットの画像表示情報を生成している。このため、
複数のフレーム間画像処理方法の中から一つの方法を選
択することで、複数の異なるフレーム間画像処理方法に
対応することが可能になる。

【図面の簡単な説明】

【図１】本発明に係る画像情報処理装置の原理図であ
る。

【図２】本発明に係る画像情報処理方法の原理を説明す
るフローチャートである。

【図３】本発明の実施例に係る画像情報処理装置の構成
図である。

【図４】本発明の実施例に係るフレーム内処理回路の構
成図である。

【図５】本発明の実施例に係るフレーム間誤差拡散回路
の構成図である。

【図６】本発明の実施例に係るＳＴＮ用時系列演算処理
回路の構成図である。

【図７】本発明の実施例に係るＴＦＴ用時系列演算処理
回路の構成図である。

【図８】本発明の実施例に係る、フレーム間誤差拡散法
を用いた画像情報処理方法を説明する第１のフローチャ
ートである。

【図９】本発明の実施例に係る、フレーム間誤差拡散法
を用いた画像情報処理方法を説明する第２のフローチャ
ートである。

【図１０】本発明の実施例に係る、ＳＴＮ用の時系列演
算処理法を用いる画像情報処理方法を説明する第１のフ
ローチャートである。

【図１１】本発明の実施例に係る、ＳＴＮ用の時系列演
算処理法を用いる画像情報処理方法を説明する第２のフ
ローチャートである。

【図１２】本発明の実施例に係る、ＴＦＴ用の時系列演
算処理法を用いる画像情報処理方法を説明する第１のフ
ローチャートである。

【図１３】本発明の実施例に係る、ＴＦＴ用の時系列演
算処理法を用いる画像情報処理方法を説明する第２のフ
ローチャートである。

【図１４】従来例に係る画像情報処理装置の構成図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 和彦 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 清水 真 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 上原 久夫 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 平３−118596（ＪＰ，Ａ) 特開 平４−125588（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 5/42 G02F 1/133

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐビットの原画像情報に基づいて、Ｐビ
   ットよりも少ないＬビットの画像表示情報を生成する画
   像情報処理装置であって、 前記Ｐビットよりも小さく、Ｌビットよりも大きいＱビ
   ットに対して、 フレーム内で前記Ｐビットの下位ビット（Ｐ−Ｑ）ビッ
   トの原画像情報を処理してＱビットの内部処理画像情報
   を生成するフレーム内処理手段と、 該フレーム内処理手段からの前記内部処理画像情報を複
   数のフレーム間処理手段のいずれかに選択出力する選択
   出力手段と、 前記内部処理画像情報のうち下位（Ｐ−Ｌ）ビットの情
   報を複数のフレーム間で処理して、Ｐビットよりも少な
   いＬビットの画像表示情報を生成する複数のフレーム間
   処理手段とを具備することを特徴とする画像情報処理装
   置。
2. 【請求項２】 前記複数のフレーム間処理手段のうち、
   少なくとも一つは、Ｎ番目（Ｎは２以上の自然数）のフ
   レームの画素のＱビットの内部処理画像情報と、（Ｎ−
   １）番目のフレームの画素であって、前記Ｎ番目のフレ
   ームの画素と同一位置の画素に対応する誤差成分情報と
   を加算処理し、前記加算処理の結果であるＱビットの情
   報のうち、上位Ｌビットを画像表示情報とし、残余の下
   位ビットの情報のうち、少なくとも１ビットをＮ番目の
   フレームの誤差成分情報として保持する装置であること
   を特徴とする請求項第１項記載の画像情報処理装置。
3. 【請求項３】 前記複数のフレーム間処理手段のうち、
   少なくとも一つは複数のフレームを一画面単位として前
   記内部処理画像情報を処理する時系列演算処理装置であ
   ることを特徴とする請求項第１項記載の画像情報処理装
   置。
4. 【請求項４】 Ｐビットの原画像情報に基づいて、Ｐビ
   ットよりも少ないＬビットの画像表示情報を生成する画
   像情報処理方法であって、 前記Ｐビットよりも小さく、Ｌビットよりも大きいＱビ
   ットに対して、 フレーム内で前記Ｐビットの下位ビット（Ｐ−Ｑ）ビッ
   トの原画像情報を処理してＰビットよりも少ないＱビッ
   トの内部処理画像情報を生成し、 前記内部処理画像情報のうち下位（Ｐ−Ｌ）ビットの情
   報を、複数のフレーム間で処理してＰビットよりも少な
   いＬビットの画像表示情報を生成する複数のフレーム間
   画像処理方法の中から一つの方法を選択し、 前記選択されたフレーム間画像処理方法によって前記Ｌ
   ビットの画像表示情報を生成することを特徴とする画像
   情報処理方法。
5. 【請求項５】 前記複数のフレーム間処理方法のうち、
   少なくとも一つの方法は、Ｎ番目（Ｎは２以上の自然
   数）のフレームの画素のＱビットの内部処理画像情報
   と、（Ｎ−１）番目のフレームの画素であって、前記Ｎ
   番目のフレームの画素と同一位置の画素に対応する誤差
   成分情報とを加算処理し、 前記加算処理の結果であるＱビットの情報のうち、上位
   Ｌビットを画像表示情報とし、残余の下位ビットの情報
   のうち、少なくとも１ビットをＮ番目のフレームの誤差
   成分情報として保持するフレーム間誤差拡散法であるこ
   とを特徴とする請求項第４項記載の画像情報処理方法。
6. 【請求項６】 前記複数のフレーム間処理方法のうち、
   少なくとも一つは複数のフレームを一画面単位として前
   記内部処理画像情報を処理する時系列演算処理法である
   ことを特徴とする請求項第４項記載の画像情報処理方
   法。