JP2846777B2 - 画像情報処理方法及び画像情報処理装置 - Google Patents
画像情報処理方法及び画像情報処理装置Info
- Publication number
- JP2846777B2 JP2846777B2 JP4264873A JP26487392A JP2846777B2 JP 2846777 B2 JP2846777 B2 JP 2846777B2 JP 4264873 A JP4264873 A JP 4264873A JP 26487392 A JP26487392 A JP 26487392A JP 2846777 B2 JP2846777 B2 JP 2846777B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- frame
- image
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010365 information processing Effects 0.000 title claims description 44
- 238000003672 processing method Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 claims description 51
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000001502 supplementing effect Effects 0.000 description 2
- 239000004615 ingredient Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【0001】
【産業上の利用分野】本発明は画像情報処理方法及び画
像処理装置に関し、更に詳しく言えば、デジタルドライ
バによるLCDディスプレイの階調表示を多階調化して
原画像に近い画像表示をするための画像処理方法及び画
像処理装置に関する。
像処理装置に関し、更に詳しく言えば、デジタルドライ
バによるLCDディスプレイの階調表示を多階調化して
原画像に近い画像表示をするための画像処理方法及び画
像処理装置に関する。
【0002】
【従来の技術】従来例に係る画像処理方法、とりわけL
CDディスプレイの多階調化のための、擬似表現を用い
て原画像に近い画像を表示する方法として、本発明の発
明者によってフレーム内の画像情報処理をしたのちに、
フレーム間の画像情報処理をする方法が提案されてい
る。
CDディスプレイの多階調化のための、擬似表現を用い
て原画像に近い画像を表示する方法として、本発明の発
明者によってフレーム内の画像情報処理をしたのちに、
フレーム間の画像情報処理をする方法が提案されてい
る。
【0003】以下で、この方法について図7〜図9を参
照しながら説明する。ここでは、赤(R)の一色のみに
ついて説明する。緑、青については赤と同様の処理をす
るので、省略する。従来例に係る画像情報処理装置は、
原画像データを出力する出力部と、LCDディスプレイ
を駆動するLCDドライバとの間に設けられており、6
ビットの原画像データを圧縮して、3ビットの画像表示
用のデータとして3ビット入力のLCDドライバに出力
する装置である。
照しながら説明する。ここでは、赤(R)の一色のみに
ついて説明する。緑、青については赤と同様の処理をす
るので、省略する。従来例に係る画像情報処理装置は、
原画像データを出力する出力部と、LCDディスプレイ
を駆動するLCDドライバとの間に設けられており、6
ビットの原画像データを圧縮して、3ビットの画像表示
用のデータとして3ビット入力のLCDドライバに出力
する装置である。
【0004】従来例に係る画像情報処理装置は、図7に
示すように、フレーム内処理部(10A),フレーム間
処理部(10B)からなる。フレーム内処理部(10
A)は、第1のラッチ回路(1),第1の加算回路
(2),第1のマルチプレクサ(3),第2のラッチ回
路(4)及び第3のラッチ回路(5)からなり、6ビッ
トの原画像データ(SD)を4ビットの内部処理画像デ
ータ(ID)に圧縮してフレーム間処理部(10B)に
出力するものである。
示すように、フレーム内処理部(10A),フレーム間
処理部(10B)からなる。フレーム内処理部(10
A)は、第1のラッチ回路(1),第1の加算回路
(2),第1のマルチプレクサ(3),第2のラッチ回
路(4)及び第3のラッチ回路(5)からなり、6ビッ
トの原画像データ(SD)を4ビットの内部処理画像デ
ータ(ID)に圧縮してフレーム間処理部(10B)に
出力するものである。
【0005】最初に、フレーム内処理部(10A)の各
部の機能について説明する。第1のラッチ回路(1)
は、自身に入力される6ビットの原画像データ(SD)
を、ドットクロック(DK)に同期して、第1の加算回
路(2)に出力するものである。第1の加算回路(2)
は、原画像データ(SD)と、第2のラッチ回路(4)
から読み出されるフレーム内誤差データ(EI)とを加
算して6ビットの補正画像データ(HD)を作成し、第
1のマルチプレクサ(3)に出力するものである。
部の機能について説明する。第1のラッチ回路(1)
は、自身に入力される6ビットの原画像データ(SD)
を、ドットクロック(DK)に同期して、第1の加算回
路(2)に出力するものである。第1の加算回路(2)
は、原画像データ(SD)と、第2のラッチ回路(4)
から読み出されるフレーム内誤差データ(EI)とを加
算して6ビットの補正画像データ(HD)を作成し、第
1のマルチプレクサ(3)に出力するものである。
【0006】第1のマルチプレクサ(3)は、入力され
る6ビットの補正画像データ(HD)を上位4ビットと
下位2ビットに分割し、その上位4ビットである内部処
理画像データ(ID)を第3のラッチ回路(5)に出力
し、下位2ビットであるフレーム内誤差データ(EI)
を、第2のラッチ回路(4)に出力するものである。第
2のラッチ回路(4)は、2ビットのフレーム内誤差デ
ータ(EI)の書込み/読出し処理をするものであっ
て、水平同期信号(He)によって、ドットクロック
(DK)に同期して各画素ごとのフレーム内誤差データ
(EI)を1画素の間保持する。
る6ビットの補正画像データ(HD)を上位4ビットと
下位2ビットに分割し、その上位4ビットである内部処
理画像データ(ID)を第3のラッチ回路(5)に出力
し、下位2ビットであるフレーム内誤差データ(EI)
を、第2のラッチ回路(4)に出力するものである。第
2のラッチ回路(4)は、2ビットのフレーム内誤差デ
ータ(EI)の書込み/読出し処理をするものであっ
て、水平同期信号(He)によって、ドットクロック
(DK)に同期して各画素ごとのフレーム内誤差データ
(EI)を1画素の間保持する。
【0007】第3のラッチ回路(5)は、入力される4
ビットの内部処理画像データ(ID)をフレーム間処理
部(10B)の第2の加算回路(6)に出力するもので
ある。次に、フレーム間処理部(10B)について説明
する。フレーム間処理部(10B)は、第2の加算回路
(6),第2のマルチプレクサ(7),誤差データフレ
ームメモリ(8)及び第4のラッチ回路(9)からな
り、入力される4ビットの内部処理画像データ(ID)
を3ビットの画像表示データ(GD)として出力するも
のである。
ビットの内部処理画像データ(ID)をフレーム間処理
部(10B)の第2の加算回路(6)に出力するもので
ある。次に、フレーム間処理部(10B)について説明
する。フレーム間処理部(10B)は、第2の加算回路
(6),第2のマルチプレクサ(7),誤差データフレ
ームメモリ(8)及び第4のラッチ回路(9)からな
り、入力される4ビットの内部処理画像データ(ID)
を3ビットの画像表示データ(GD)として出力するも
のである。
【0008】第2の加算回路(6)は、4ビットの内部
処理画像データ(ID)と、誤差データフレームメモリ
(8)から読みだされる1ビットのフレーム間誤差デー
タ(EB)を加算して、その結果である4ビットの補正
データ(JD)を第2のマルチプレクサ(7)に出力す
るものである。第2のマルチプレクサ(7)は、第2の
加算回路(6)から入力される4ビットの補正データ
(JD)を上位3ビットと下位1ビットとに分割し、そ
の上位3ビットである画像表示データ(GD)を第4の
ラッチ回路(9)に出力し、補正データ(JD)の下位
1ビットであるフレーム間誤差データ(EB)を、誤差
データフレームメモリ(8)に書き込むものである。
処理画像データ(ID)と、誤差データフレームメモリ
(8)から読みだされる1ビットのフレーム間誤差デー
タ(EB)を加算して、その結果である4ビットの補正
データ(JD)を第2のマルチプレクサ(7)に出力す
るものである。第2のマルチプレクサ(7)は、第2の
加算回路(6)から入力される4ビットの補正データ
(JD)を上位3ビットと下位1ビットとに分割し、そ
の上位3ビットである画像表示データ(GD)を第4の
ラッチ回路(9)に出力し、補正データ(JD)の下位
1ビットであるフレーム間誤差データ(EB)を、誤差
データフレームメモリ(8)に書き込むものである。
【0009】誤差データフレームメモリ(8)は、補正
データ(JD)の下位1ビットであるフレーム間誤差デ
ータ(EB)の書込み/読出し処理をするものであっ
て、各フレームごとのフレーム間誤差データ(EB)を
1フレーム期間保持する。第4のラッチ回路(9)は、
第2のマルチプレクサ(7)から入力される画像表示デ
ータ(GD)を一旦保持し、ドットクロック(DK)に
基づいて不図示の外部のLCDドライバに出力するため
の回路である。
データ(JD)の下位1ビットであるフレーム間誤差デ
ータ(EB)の書込み/読出し処理をするものであっ
て、各フレームごとのフレーム間誤差データ(EB)を
1フレーム期間保持する。第4のラッチ回路(9)は、
第2のマルチプレクサ(7)から入力される画像表示デ
ータ(GD)を一旦保持し、ドットクロック(DK)に
基づいて不図示の外部のLCDドライバに出力するため
の回路である。
【0010】以下で、従来例に係る画像情報処理方法に
ついて、当該装置の動作を補足しながら説明する。図
8,図9は、従来例に係る画像情報処理方法を説明する
フローチャートである。なお、以下で、第Nのフレーム
の第nの画素を、第〔N,n〕の画素と定義する。
ついて、当該装置の動作を補足しながら説明する。図
8,図9は、従来例に係る画像情報処理方法を説明する
フローチャートである。なお、以下で、第Nのフレーム
の第nの画素を、第〔N,n〕の画素と定義する。
【0011】まず、図8のフローチャートのステップP
1で、第1のフレームの第1の画素である第〔1,1〕
の画素に対応する6ビットのデータである第〔1,1〕
の原画像データ(SD)の上位4ビットをとって第
〔1,1〕の画素に対応する第〔1,1〕の内部画像処
理データ(ID)とし、第〔1,1〕の原画像データ
(SD)の下位2ビットは第〔1,1〕の画素に対応す
る第〔1,1〕のフレーム内誤差データとして保持す
る。
1で、第1のフレームの第1の画素である第〔1,1〕
の画素に対応する6ビットのデータである第〔1,1〕
の原画像データ(SD)の上位4ビットをとって第
〔1,1〕の画素に対応する第〔1,1〕の内部画像処
理データ(ID)とし、第〔1,1〕の原画像データ
(SD)の下位2ビットは第〔1,1〕の画素に対応す
る第〔1,1〕のフレーム内誤差データとして保持す
る。
【0012】このとき、第〔1,1〕の原画像データは
第1のラッチ回路(1)を介して第1の加算回路(2)
に入力され、そのまま第1のマルチプレクサ(3)に出
力される。第1のマルチプレクサ(3)によって第
〔1,1〕の原画像データは上位4ビットと下位2ビッ
トに分割され、上位4ビットは第〔1,1〕の内部画像
処理データ(ID)とされて第3のラッチ回路(5)に
出力され、下位2ビットは第〔1,1〕のフレーム内誤
差データ(EI)として第2のラッチ回路(4)に出力
され、保持される。
第1のラッチ回路(1)を介して第1の加算回路(2)
に入力され、そのまま第1のマルチプレクサ(3)に出
力される。第1のマルチプレクサ(3)によって第
〔1,1〕の原画像データは上位4ビットと下位2ビッ
トに分割され、上位4ビットは第〔1,1〕の内部画像
処理データ(ID)とされて第3のラッチ回路(5)に
出力され、下位2ビットは第〔1,1〕のフレーム内誤
差データ(EI)として第2のラッチ回路(4)に出力
され、保持される。
【0013】次に、ステップP2で、第〔1,1〕の内
部画像処理データ(ID)の上位3ビットを第〔1,
1〕の画素に対応する第〔1,1〕の画像表示データ
(GD)とし、下位1ビットを第〔1,1〕の画素に対
応する第〔1,1〕のフレーム間誤差データ(EB)と
する。このとき、第3のラッチ回路(5)から出力され
る4ビットの第〔1,1〕の内部画像処理データ(I
D)が、第2の加算回路(6)を介して第2のマルチプ
レクサ(7)に出力され、そのうち上位3ビットが第
〔1,1〕の画像表示データとして第4のラッチ回路
(9)を介して不図示のLCDドライバに出力され、下
位1ビットが第〔1,1〕のフレーム間誤差データ(E
B)として誤差データフレームメモリ(8)に出力さ
れ、保持される。
部画像処理データ(ID)の上位3ビットを第〔1,
1〕の画素に対応する第〔1,1〕の画像表示データ
(GD)とし、下位1ビットを第〔1,1〕の画素に対
応する第〔1,1〕のフレーム間誤差データ(EB)と
する。このとき、第3のラッチ回路(5)から出力され
る4ビットの第〔1,1〕の内部画像処理データ(I
D)が、第2の加算回路(6)を介して第2のマルチプ
レクサ(7)に出力され、そのうち上位3ビットが第
〔1,1〕の画像表示データとして第4のラッチ回路
(9)を介して不図示のLCDドライバに出力され、下
位1ビットが第〔1,1〕のフレーム間誤差データ(E
B)として誤差データフレームメモリ(8)に出力さ
れ、保持される。
【0014】次いで、ステップP3で、n=2という初
期条件の設定処理をする。次に、ステップP4で、第1
のフレームの第nの画素である第〔1,n〕の画素に対
応する6ビットの第〔1,n〕の原画像データ(SD)
と、第〔1,n−1〕のフレームに対応する第〔1,n
−1〕のフレーム内誤差データとを加算処理して、第
〔1,n〕の画素に対応する第〔1,n〕の内部画像処
理データ(ID)と、第〔1,n〕のフレーム内誤差デ
ータ(EI)とを生成する。
期条件の設定処理をする。次に、ステップP4で、第1
のフレームの第nの画素である第〔1,n〕の画素に対
応する6ビットの第〔1,n〕の原画像データ(SD)
と、第〔1,n−1〕のフレームに対応する第〔1,n
−1〕のフレーム内誤差データとを加算処理して、第
〔1,n〕の画素に対応する第〔1,n〕の内部画像処
理データ(ID)と、第〔1,n〕のフレーム内誤差デ
ータ(EI)とを生成する。
【0015】このとき、第〔1,n〕の原画像データは
第1のラッチ回路(1)を介して第1の加算回路(2)
に入力される。一方、第2のラッチ回路(4)から、第
〔1,n−1〕のフレーム間誤差データがドットクロッ
ク(DK)に基づいて読み出される。第1の加算回路
(2)によって、両者が加算処理され、6ビットのデー
タである第〔1,n〕の補正画像データ(HD)が生成
され、第1のマルチプレクサ(3)に出力される。第1
のマルチプレクサ(3)によって第〔1,n〕の補正画
像データ(HD)は上位4ビットと下位2ビットに分割
され、上位4ビットは第〔1,n〕の内部画像処理デー
タ(ID)とされて第3のラッチ回路(5)に出力さ
れ、下位2ビットは第〔1,n〕のフレーム内誤差デー
タ(EI)として第2のラッチ回路(4)に出力され、
保持される。
第1のラッチ回路(1)を介して第1の加算回路(2)
に入力される。一方、第2のラッチ回路(4)から、第
〔1,n−1〕のフレーム間誤差データがドットクロッ
ク(DK)に基づいて読み出される。第1の加算回路
(2)によって、両者が加算処理され、6ビットのデー
タである第〔1,n〕の補正画像データ(HD)が生成
され、第1のマルチプレクサ(3)に出力される。第1
のマルチプレクサ(3)によって第〔1,n〕の補正画
像データ(HD)は上位4ビットと下位2ビットに分割
され、上位4ビットは第〔1,n〕の内部画像処理デー
タ(ID)とされて第3のラッチ回路(5)に出力さ
れ、下位2ビットは第〔1,n〕のフレーム内誤差デー
タ(EI)として第2のラッチ回路(4)に出力され、
保持される。
【0016】なお、第1の加算回路(2)の加算処理に
よる桁上げの結果、第1の加算回路(2)から出力され
るデータが“0000XX”となると本来の画像データ
と異なった値となるので、このような場合には、加算器
(2)から出力されるキャリ信号に基づいて、マルチプ
レクサ(3)から6ビットの“111111”が出力さ
れる。最初は、初期条件によりn=2なので、このステ
ップP4では、第〔1,2〕の画素に対応する原画像デ
ータ(SD)が入力され、第〔1,2〕の画素に対応す
る内部画像処理データ(ID)及びフレーム内誤差デー
タ(EI)が生成されることになる。
よる桁上げの結果、第1の加算回路(2)から出力され
るデータが“0000XX”となると本来の画像データ
と異なった値となるので、このような場合には、加算器
(2)から出力されるキャリ信号に基づいて、マルチプ
レクサ(3)から6ビットの“111111”が出力さ
れる。最初は、初期条件によりn=2なので、このステ
ップP4では、第〔1,2〕の画素に対応する原画像デ
ータ(SD)が入力され、第〔1,2〕の画素に対応す
る内部画像処理データ(ID)及びフレーム内誤差デー
タ(EI)が生成されることになる。
【0017】次いで、ステップP5で、第〔1,n〕の
内部画像処理データ(ID)の上位3ビットをとって、
第〔1,n〕の画素に対応する第〔1,n〕の画像表示
データとし、下位1ビットをとって第〔1,n〕の画素
に対応する第〔1,n〕のフレーム間誤差データ(E
B)とする。このとき、第3のラッチ回路(5)から出
力された第〔1,n〕の内部画像処理データ(ID)が
第2の加算回路(6)を介して第2のマルチプレクサ
(7)に入力される。
内部画像処理データ(ID)の上位3ビットをとって、
第〔1,n〕の画素に対応する第〔1,n〕の画像表示
データとし、下位1ビットをとって第〔1,n〕の画素
に対応する第〔1,n〕のフレーム間誤差データ(E
B)とする。このとき、第3のラッチ回路(5)から出
力された第〔1,n〕の内部画像処理データ(ID)が
第2の加算回路(6)を介して第2のマルチプレクサ
(7)に入力される。
【0018】該第2のマルチプレクサ(7)によって第
〔1,n〕の内部画像処理データ(ID)の上位3ビッ
トが第〔1,n〕の画像表示データとして第4のラッチ
回路(9)を介して不図示のLCDドライバに出力さ
れ、下位1ビットが第〔1,n〕のフレーム間誤差デー
タ(EB)として誤差データフレームメモリ(8)に出
力され、保持される。
〔1,n〕の内部画像処理データ(ID)の上位3ビッ
トが第〔1,n〕の画像表示データとして第4のラッチ
回路(9)を介して不図示のLCDドライバに出力さ
れ、下位1ビットが第〔1,n〕のフレーム間誤差デー
タ(EB)として誤差データフレームメモリ(8)に出
力され、保持される。
【0019】最初は、初期条件によりn=2なので、こ
のステップP5では、第〔1,2〕の画像表示データ
(GD)と、第〔1,2〕のフレーム間誤差データ(E
B)が生成されることになる。次に、ステップP6で、
nに1を加算処理する。次いで、ステップP7で、第1
フレームの処理が終了したかどうかの判定処理を行う。
第1フレームの処理が終了した場合(Yes)は、ステ
ップP6に移行し、終了していない場合(No)は、ス
テップP4に戻って再度ステップP4,P5の処理を繰
り返す。
のステップP5では、第〔1,2〕の画像表示データ
(GD)と、第〔1,2〕のフレーム間誤差データ(E
B)が生成されることになる。次に、ステップP6で、
nに1を加算処理する。次いで、ステップP7で、第1
フレームの処理が終了したかどうかの判定処理を行う。
第1フレームの処理が終了した場合(Yes)は、ステ
ップP6に移行し、終了していない場合(No)は、ス
テップP4に戻って再度ステップP4,P5の処理を繰
り返す。
【0020】こうして上記処理を繰り返すことで、第
〔1,3〕の画素、第〔1,4〕の画素、…、第〔1,
n〕の画素…と処理することができ、第1フレームの全
画素の画像表示データ、フレーム内誤差データ及びフレ
ーム間誤差データが得られる。この間、フレーム内処理
部(10A)は所謂誤差拡散法を行っており、フレーム
間処理部(10B)は以降のフレーム間処理に用いるた
めの各画素に対応するフレーム間誤差データの取得処理
のみを行っている。
〔1,3〕の画素、第〔1,4〕の画素、…、第〔1,
n〕の画素…と処理することができ、第1フレームの全
画素の画像表示データ、フレーム内誤差データ及びフレ
ーム間誤差データが得られる。この間、フレーム内処理
部(10A)は所謂誤差拡散法を行っており、フレーム
間処理部(10B)は以降のフレーム間処理に用いるた
めの各画素に対応するフレーム間誤差データの取得処理
のみを行っている。
【0021】次に、図9のフローチャートのステップP
8で、N=2,n=1という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、2番目
のフレーム以降の処理である。次いで、ステップP9
で、第〔N,n〕の画素に対応する6ビットのデータで
ある第〔N,n〕の原画像データ(SD)と、第〔N,
n−1〕のフレーム内誤差データ(EI)とを加算処理
してのちに、第〔N,n〕の内部画像処理データ(I
D)と、第〔N,n〕のフレーム内誤差データ(EI)
を生成する。
8で、N=2,n=1という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、2番目
のフレーム以降の処理である。次いで、ステップP9
で、第〔N,n〕の画素に対応する6ビットのデータで
ある第〔N,n〕の原画像データ(SD)と、第〔N,
n−1〕のフレーム内誤差データ(EI)とを加算処理
してのちに、第〔N,n〕の内部画像処理データ(I
D)と、第〔N,n〕のフレーム内誤差データ(EI)
を生成する。
【0022】このとき、第〔N,n〕の原画像データ
(SD)は第1のラッチ回路(1)を介して第1の加算
回路(2)に入力される。一方、第2のラッチ回路
(4)から、第〔N,n−1〕のフレーム内誤差データ
(EI)がドットクロック(DK)に基づいて読み出さ
れる。第1の加算回路(2)によって、両者が加算処理
され、6ビットの第〔N,n〕の補正画像データが生成
され、第1のマルチプレクサ(3)に出力される。第1
のマルチプレクサ(3)によって第〔N,n〕の補正画
像データは上位4ビットと下位2ビットに分割され、上
位4ビットは第〔N,n〕の内部画像処理データ(I
D)とされて第3のラッチ回路(5)に出力され、下位
2ビットは第〔N,n〕のフレーム内誤差データ(E
I)として第2のラッチ回路(4)に出力され、保持さ
れる。
(SD)は第1のラッチ回路(1)を介して第1の加算
回路(2)に入力される。一方、第2のラッチ回路
(4)から、第〔N,n−1〕のフレーム内誤差データ
(EI)がドットクロック(DK)に基づいて読み出さ
れる。第1の加算回路(2)によって、両者が加算処理
され、6ビットの第〔N,n〕の補正画像データが生成
され、第1のマルチプレクサ(3)に出力される。第1
のマルチプレクサ(3)によって第〔N,n〕の補正画
像データは上位4ビットと下位2ビットに分割され、上
位4ビットは第〔N,n〕の内部画像処理データ(I
D)とされて第3のラッチ回路(5)に出力され、下位
2ビットは第〔N,n〕のフレーム内誤差データ(E
I)として第2のラッチ回路(4)に出力され、保持さ
れる。
【0023】なお、第1の加算回路(2)の加算処理に
よる桁上げの結果、第1の加算回路(2)から出力され
るデータが“0000XX”となると本来の画像データ
と異なった値となるので、このような場合には、第1の
加算回路(2)から出力されるキャリ信号に基づいて、
第1のマルチプレクサ(3)から6ビットの“1111
11”が出力される。また、最初は、初期条件によりN
=2、n=1なので、第〔2,1〕の画素に対応する原
画像データが入力され、第〔2,1〕の画素に対応する
内部画像処理データ(ID)及びフレーム内誤差データ
(EI)が生成されることになる。
よる桁上げの結果、第1の加算回路(2)から出力され
るデータが“0000XX”となると本来の画像データ
と異なった値となるので、このような場合には、第1の
加算回路(2)から出力されるキャリ信号に基づいて、
第1のマルチプレクサ(3)から6ビットの“1111
11”が出力される。また、最初は、初期条件によりN
=2、n=1なので、第〔2,1〕の画素に対応する原
画像データが入力され、第〔2,1〕の画素に対応する
内部画像処理データ(ID)及びフレーム内誤差データ
(EI)が生成されることになる。
【0024】次いで、ステップP10で、第〔N,n〕
の内部画像処理データ(ID)と、第〔N−1,n〕の
フレーム間誤差データ(EB)とを加算処理し、第
〔N,n〕の画素に対応する第〔N,n〕の画像表示デ
ータ(GD)と、第〔N,n〕のフレーム間誤差データ
(EB)を生成する。このとき、第3のラッチ回路
(5)から出力された4ビットの第〔N,n〕の内部画
像処理データ(ID)が第2の加算回路(6)に入力さ
れ、同時に誤差データフレームメモリ(8)から、1ビ
ットの第〔N−1,n〕のフレーム間誤差データ(E
B)が読みだされて第2の加算回路(6)に入力され
る。該第2の加算回路(6)によって第〔N,n〕の内
部画像処理データ(ID)と、第〔N−1,n〕のフレ
ーム間誤差データ(EB)とが加算処理され、4ビット
の第〔N,n〕の補正データ(JD)が生成されて第2
のマルチプレクサ(7)に出力される。
の内部画像処理データ(ID)と、第〔N−1,n〕の
フレーム間誤差データ(EB)とを加算処理し、第
〔N,n〕の画素に対応する第〔N,n〕の画像表示デ
ータ(GD)と、第〔N,n〕のフレーム間誤差データ
(EB)を生成する。このとき、第3のラッチ回路
(5)から出力された4ビットの第〔N,n〕の内部画
像処理データ(ID)が第2の加算回路(6)に入力さ
れ、同時に誤差データフレームメモリ(8)から、1ビ
ットの第〔N−1,n〕のフレーム間誤差データ(E
B)が読みだされて第2の加算回路(6)に入力され
る。該第2の加算回路(6)によって第〔N,n〕の内
部画像処理データ(ID)と、第〔N−1,n〕のフレ
ーム間誤差データ(EB)とが加算処理され、4ビット
の第〔N,n〕の補正データ(JD)が生成されて第2
のマルチプレクサ(7)に出力される。
【0025】該第2のマルチプレクサ(7)によって4
ビットの第〔N,n〕の補正データ(JD)の上位3ビ
ットが第〔N,n〕の画像表示データ(GD)として第
4のラッチ回路(9)を介して不図示のLCDドライバ
に出力され、下位1ビットが第〔N,n〕のフレーム間
誤差データ(EB)として誤差データフレームメモリ
(8)に出力され、保持される。
ビットの第〔N,n〕の補正データ(JD)の上位3ビ
ットが第〔N,n〕の画像表示データ(GD)として第
4のラッチ回路(9)を介して不図示のLCDドライバ
に出力され、下位1ビットが第〔N,n〕のフレーム間
誤差データ(EB)として誤差データフレームメモリ
(8)に出力され、保持される。
【0026】なお、このステップP10において、第2
の加算回路(6)の加算処理による桁上げの結果、第2
の加算回路(6)から出力されるデータが“000X”
となると本来の画像データと異なるので、このような場
合には、第2の加算回路(6)から出力されるキャリ信
号に基づいて、第2のマルチプレクサ(7)から4ビッ
トの“1111”が出力される。
の加算回路(6)の加算処理による桁上げの結果、第2
の加算回路(6)から出力されるデータが“000X”
となると本来の画像データと異なるので、このような場
合には、第2の加算回路(6)から出力されるキャリ信
号に基づいて、第2のマルチプレクサ(7)から4ビッ
トの“1111”が出力される。
【0027】次に、ステップP11で、nに1を加算処
理する。次いで、ステップP12で、第Nフレームの処
理が終了したかどうかの判定処理を行う。第Nフレーム
の処理が終了した場合(Yes)は、ステップP13に
移行し、終了していない場合(No)は、ステップP9
に戻って再度上記処理を繰り返す。
理する。次いで、ステップP12で、第Nフレームの処
理が終了したかどうかの判定処理を行う。第Nフレーム
の処理が終了した場合(Yes)は、ステップP13に
移行し、終了していない場合(No)は、ステップP9
に戻って再度上記処理を繰り返す。
【0028】次に、ステップP14で終了確認処理を行
い、全ての処理が終了した場合(Yes)は終了し、ま
だ全ての処理が終了していない場合(No)は、ステッ
プP9に戻って再度上記処理を繰り返す。こうして上記
処理を繰り返すことで、第〔2,1〕の画素、第〔2,
2〕の画素、…、第〔2,n〕の画素…、第〔3,1〕
の画素、第〔3,2〕の画素、第〔3,n〕の画素…、
第〔N,1〕の画素、第〔N,2〕の画素…、第〔N,
n〕の画素…、と順次各画素を処理することができ、2
番目以降の全フレームについての画像情報処理ができ
る。この間、フレーム内処理部(10A)は所謂誤差拡
散法を行っており、フレーム間処理部(10B)は各画
素に対応するフレーム間誤差データを、次にフレームの
画素であって、その画素と同一位置の画素の内部画像処
理データに加算処理している。
い、全ての処理が終了した場合(Yes)は終了し、ま
だ全ての処理が終了していない場合(No)は、ステッ
プP9に戻って再度上記処理を繰り返す。こうして上記
処理を繰り返すことで、第〔2,1〕の画素、第〔2,
2〕の画素、…、第〔2,n〕の画素…、第〔3,1〕
の画素、第〔3,2〕の画素、第〔3,n〕の画素…、
第〔N,1〕の画素、第〔N,2〕の画素…、第〔N,
n〕の画素…、と順次各画素を処理することができ、2
番目以降の全フレームについての画像情報処理ができ
る。この間、フレーム内処理部(10A)は所謂誤差拡
散法を行っており、フレーム間処理部(10B)は各画
素に対応するフレーム間誤差データを、次にフレームの
画素であって、その画素と同一位置の画素の内部画像処
理データに加算処理している。
【0029】以上説明したような方法によって、ある画
素のフレーム内誤差データ(EI)と、隣接する画素の
原画像データ(SD)とを加算処理して、画像表示デー
タ(GD)の基になる内部画像処理データ(ID)を生
成するので、隣接する二画素(例えば第〔3,1〕の画
素と第〔3,2〕の画素)の画像表示輝度の差が小さく
なり、位置による画像輝度が平滑化され、所謂擬似輪郭
などを防げ、また、ある画素のフレーム間誤差データ
(EB)と、次のフレームの画素であって、その画素と
同一位置の画素の内部画像処理データ(ID)とを加算
処理して画像表示データ(GD)を生成するので、画像
の安定化を図りつつ、多階調化を実現していた。
素のフレーム内誤差データ(EI)と、隣接する画素の
原画像データ(SD)とを加算処理して、画像表示デー
タ(GD)の基になる内部画像処理データ(ID)を生
成するので、隣接する二画素(例えば第〔3,1〕の画
素と第〔3,2〕の画素)の画像表示輝度の差が小さく
なり、位置による画像輝度が平滑化され、所謂擬似輪郭
などを防げ、また、ある画素のフレーム間誤差データ
(EB)と、次のフレームの画素であって、その画素と
同一位置の画素の内部画像処理データ(ID)とを加算
処理して画像表示データ(GD)を生成するので、画像
の安定化を図りつつ、多階調化を実現していた。
【0030】
【発明が解決しようとする課題】しかしながら、上記従
来の本発明の発明者が提案した方法によれば、誤差デー
タフレームメモリ(8)に、1ビットのフレーム間誤差
データ(EB)を1フレーム期間保持していなければな
らないので、1フレームの画素の個数をM個とすると、
少なくともMビットのデータを保持するメモリが必要に
なる。1フレーム内の画素数は膨大であるので、かなり
大きなメモリが必要になり、しかも、当該メモリから画
素毎に順次画素に対応するデータを読み出して処理しな
ければならないので、その方法も容易ではなかった。
来の本発明の発明者が提案した方法によれば、誤差デー
タフレームメモリ(8)に、1ビットのフレーム間誤差
データ(EB)を1フレーム期間保持していなければな
らないので、1フレームの画素の個数をM個とすると、
少なくともMビットのデータを保持するメモリが必要に
なる。1フレーム内の画素数は膨大であるので、かなり
大きなメモリが必要になり、しかも、当該メモリから画
素毎に順次画素に対応するデータを読み出して処理しな
ければならないので、その方法も容易ではなかった。
【0031】
【課題を解決するための手段】本発明は上記従来の事情
に鑑み成されたもので、Lビットの画像表示データで表
される階調数より大きな階調数の表示を行うために、L
ビットより大きいPビットの原画像データを擬似階調処
理する画像情報処理方法であって、前記Pビットの原画
像データから(L+1)ビットの画像データを作成し、
前記(L+1)ビットの画像データの最下位ビットを前
記(L+1)ビットの画像データの少なくとも上位ビッ
トに加算処理するかあるいは非加算処理するかを所定の
情報に基ずいて制御することによってLビットの補正さ
れた画像表示データを作成することで解決するものであ
る。
に鑑み成されたもので、Lビットの画像表示データで表
される階調数より大きな階調数の表示を行うために、L
ビットより大きいPビットの原画像データを擬似階調処
理する画像情報処理方法であって、前記Pビットの原画
像データから(L+1)ビットの画像データを作成し、
前記(L+1)ビットの画像データの最下位ビットを前
記(L+1)ビットの画像データの少なくとも上位ビッ
トに加算処理するかあるいは非加算処理するかを所定の
情報に基ずいて制御することによってLビットの補正さ
れた画像表示データを作成することで解決するものであ
る。
【0032】
【作 用】本発明に係る第1の画像情報処理方法によれ
ば、N番目(Nは2以上の自然数)のフレームの画素の
原画像データを処理して作成された(L+1)ビットの
画像データの最下位ビットを所定の情報に基ずいて少な
くとも(L+1)ビットの画像データの上位Lビットに
加算するか非加算処理するかを選択し、差の処理結果で
あるLビットのデータを画像表示データとして出力する
ことにより、所定の情報毎に加算処理と非加算処理が行
われる。
ば、N番目(Nは2以上の自然数)のフレームの画素の
原画像データを処理して作成された(L+1)ビットの
画像データの最下位ビットを所定の情報に基ずいて少な
くとも(L+1)ビットの画像データの上位Lビットに
加算するか非加算処理するかを選択し、差の処理結果で
あるLビットのデータを画像表示データとして出力する
ことにより、所定の情報毎に加算処理と非加算処理が行
われる。
【0033】即ち、所定の情報がフレーム情報である場
合には、フレーム毎に加算処理と非加算処理が交互に行
われるのである。この時、(L+1)ビットの画像デー
タの最下位ビットが“1”である場合には、Lビットの
画像データに“1”が加算される処理と“0”が加算さ
れる処理とがフレーム毎に行われ、フレーム間での誤差
拡散が行われる。また最下位ビットが“0”の場合に
は、加算処理と非加算処理が交互に行われても画像デー
タは変わらない。このように動画像であっても、隣接す
るフレーム間は静止画像とみなしフレーム間の画像デー
タは等しいと考え、1ビットの誤差データである(L+
1)ビットの画像データの最下位ビットをLビットの画
像データに加算する処理と非加算する処理とをフレーム
毎に交互に行うことによりフレーム間の誤差拡散が実現
でき、誤差データフレームメモリの使用した場合と等価
になるため、従来必要であった膨大なビット数の誤差デ
ータフレームメモリが不要となる。
合には、フレーム毎に加算処理と非加算処理が交互に行
われるのである。この時、(L+1)ビットの画像デー
タの最下位ビットが“1”である場合には、Lビットの
画像データに“1”が加算される処理と“0”が加算さ
れる処理とがフレーム毎に行われ、フレーム間での誤差
拡散が行われる。また最下位ビットが“0”の場合に
は、加算処理と非加算処理が交互に行われても画像デー
タは変わらない。このように動画像であっても、隣接す
るフレーム間は静止画像とみなしフレーム間の画像デー
タは等しいと考え、1ビットの誤差データである(L+
1)ビットの画像データの最下位ビットをLビットの画
像データに加算する処理と非加算する処理とをフレーム
毎に交互に行うことによりフレーム間の誤差拡散が実現
でき、誤差データフレームメモリの使用した場合と等価
になるため、従来必要であった膨大なビット数の誤差デ
ータフレームメモリが不要となる。
【0034】また、本発明に係る第2の画像情報処理方
法によれば、本発明に係る第1の方法において、(L+
1)ビットの画像データの最下位ビットをLビットの画
像データに加算処理または非加算処理することを各フレ
ーム毎、ライン毎、ドット毎に行っている。このため、
フレーム毎に交互に加算処理と非加算処理をすることに
よって画像の明暗によるちらつきが多少みられる第1の
方法に比して、画像のちらつきを抑止しつつ、原画像に
近い表示画像を得ることが可能になる。
法によれば、本発明に係る第1の方法において、(L+
1)ビットの画像データの最下位ビットをLビットの画
像データに加算処理または非加算処理することを各フレ
ーム毎、ライン毎、ドット毎に行っている。このため、
フレーム毎に交互に加算処理と非加算処理をすることに
よって画像の明暗によるちらつきが多少みられる第1の
方法に比して、画像のちらつきを抑止しつつ、原画像に
近い表示画像を得ることが可能になる。
【0035】さらに、本発明に係る画像情報処理装置に
よれば、図2に示すように、フレーム内処理手段と、信
号発生手段と、ゲート手段と、演算手段とを具備してい
る。例えば、フレーム内処理手段によって、N番目(N
は2以上の自然数)のフレームの画素の原画像データが
フレーム内で処理されて(L+1)ビットの画像データ
とされ、信号発生手段からの制御信号に基ずいてゲート
手段から(L+1)ビットの画像データの最下位ビット
が演算手段に出力され、演算手段において、(L+1)
ビットの画像データの最下位ビットが出力された場合に
は、Lビットの画像データに、最下位ビットが加算処理
されてN番目のフレームのLビットの画像表示データと
され、(L+1)ビットの画像データの最下位ビットが
出力されない場合には、Lビットの画像データがそのま
まN番目のフレームのLビットの画像表示データとして
出力される。このため、(L+1)ビットの画像データ
に加算すべき従来必要であったフレーム間誤差データ
(EB)が出力されたのと同様の効果を奏するので、従
来必要であった膨大なビット数を有するフレーム間誤差
データ用のメモリが不要になる。
よれば、図2に示すように、フレーム内処理手段と、信
号発生手段と、ゲート手段と、演算手段とを具備してい
る。例えば、フレーム内処理手段によって、N番目(N
は2以上の自然数)のフレームの画素の原画像データが
フレーム内で処理されて(L+1)ビットの画像データ
とされ、信号発生手段からの制御信号に基ずいてゲート
手段から(L+1)ビットの画像データの最下位ビット
が演算手段に出力され、演算手段において、(L+1)
ビットの画像データの最下位ビットが出力された場合に
は、Lビットの画像データに、最下位ビットが加算処理
されてN番目のフレームのLビットの画像表示データと
され、(L+1)ビットの画像データの最下位ビットが
出力されない場合には、Lビットの画像データがそのま
まN番目のフレームのLビットの画像表示データとして
出力される。このため、(L+1)ビットの画像データ
に加算すべき従来必要であったフレーム間誤差データ
(EB)が出力されたのと同様の効果を奏するので、従
来必要であった膨大なビット数を有するフレーム間誤差
データ用のメモリが不要になる。
【0036】
【実施例】以下に本発明に係る画像情報処理装置及び画
像情報処理方法の一実施例を図面を参照しながら詳細に
説明する。本発明の第1の実施例に係る画像情報処理装
置は、原画像データを出力する出力部と、LCDディス
プレイを駆動するLCDドライバとの間に設けられてお
り、6ビットの原画像データを圧縮して、3ビットの画
像表示用のデータとして3ビット入力のLCDドライバ
に出力する装置である。
像情報処理方法の一実施例を図面を参照しながら詳細に
説明する。本発明の第1の実施例に係る画像情報処理装
置は、原画像データを出力する出力部と、LCDディス
プレイを駆動するLCDドライバとの間に設けられてお
り、6ビットの原画像データを圧縮して、3ビットの画
像表示用のデータとして3ビット入力のLCDドライバ
に出力する装置である。
【0037】本発明の第1の実施例に係る画像情報処理
装置は、図3に示すように、フレーム内処理部(2
0),信号発生部(21),加算処理部(22)及び画
像表示データ生成部(23)から成る。フレーム内処理
部(20)は、第1のラッチ回路(20A),第1の加
算回路(20B),第1のマルチプレクサ(20C),
第2のラッチ回路(20D)及び第3のラッチ回路(2
0E)からなり、6ビットの原画像データ(SD)を4
ビットの内部処理画像データ(ID)に圧縮して加算処
理部(22)に出力するものである。
装置は、図3に示すように、フレーム内処理部(2
0),信号発生部(21),加算処理部(22)及び画
像表示データ生成部(23)から成る。フレーム内処理
部(20)は、第1のラッチ回路(20A),第1の加
算回路(20B),第1のマルチプレクサ(20C),
第2のラッチ回路(20D)及び第3のラッチ回路(2
0E)からなり、6ビットの原画像データ(SD)を4
ビットの内部処理画像データ(ID)に圧縮して加算処
理部(22)に出力するものである。
【0038】最初に、フレーム内処理部(20)の各部
の機能について説明する。第1のラッチ回路(20D)
は、自身に入力される6ビットの原画像データ(SD)
を、ドットクロック(DK)に同期して、第1の加算回
路(20B)に出力するものである。第1の加算回路
(20B)は、原画像データ(SD)と、第2のラッチ
回路(20D)から読み出されるフレーム内誤差データ
(EI)とを加算して6ビットの補正画像データ(H
D)を作成し、第1のマルチプレクサ(20C)に出力
するものである。
の機能について説明する。第1のラッチ回路(20D)
は、自身に入力される6ビットの原画像データ(SD)
を、ドットクロック(DK)に同期して、第1の加算回
路(20B)に出力するものである。第1の加算回路
(20B)は、原画像データ(SD)と、第2のラッチ
回路(20D)から読み出されるフレーム内誤差データ
(EI)とを加算して6ビットの補正画像データ(H
D)を作成し、第1のマルチプレクサ(20C)に出力
するものである。
【0039】第1のマルチプレクサ(20C)は、入力
される6ビットの補正画像データ(HD)を上位4ビッ
トと下位2ビットに分割し、その上位4ビットである内
部処理画像データ(ID)を第3のラッチ回路(20
E)に出力し、下位2ビットであるフレーム内誤差デー
タ(EI)を、第2のラッチ回路(20D)に出力する
ものである。
される6ビットの補正画像データ(HD)を上位4ビッ
トと下位2ビットに分割し、その上位4ビットである内
部処理画像データ(ID)を第3のラッチ回路(20
E)に出力し、下位2ビットであるフレーム内誤差デー
タ(EI)を、第2のラッチ回路(20D)に出力する
ものである。
【0040】第2のラッチ回路(20D)は、2ビット
のフレーム内誤差データ(EI)の書込み/読出し処理
をするものであって、水平同期信号(He)に同期して
各画素ごとのフレーム内誤差データ(EI)を1画素の
間保持する。第3のラッチ回路(20E)は、入力され
る4ビットの内部処理画像データ(ID)を第2の加算
回路(22A)に出力するものである。
のフレーム内誤差データ(EI)の書込み/読出し処理
をするものであって、水平同期信号(He)に同期して
各画素ごとのフレーム内誤差データ(EI)を1画素の
間保持する。第3のラッチ回路(20E)は、入力され
る4ビットの内部処理画像データ(ID)を第2の加算
回路(22A)に出力するものである。
【0041】次に、信号発生部(21)について説明す
る。信号発生部(21)は、第1のフリップ・フロップ
回路(21A),第2のフリップ・フロップ回路(21
B),第3のフリップ・フロップ回路(21C),第1
のエクスクルーシブ・オア回路(以下XOR回路と称す
る)(21D),第2のXOR回路(21E)からな
り、従来例のフレーム間誤差データ(EB)の代わりに
フレーム毎に1回内部処理画像データの最下位ビットを
マスクするための信号をゲート手段(21F)に出力す
る。ゲート手段(21F)は、2フレームに1回最下位
ビットを桁上げし、加算処理部(22)に出力するもの
である。
る。信号発生部(21)は、第1のフリップ・フロップ
回路(21A),第2のフリップ・フロップ回路(21
B),第3のフリップ・フロップ回路(21C),第1
のエクスクルーシブ・オア回路(以下XOR回路と称す
る)(21D),第2のXOR回路(21E)からな
り、従来例のフレーム間誤差データ(EB)の代わりに
フレーム毎に1回内部処理画像データの最下位ビットを
マスクするための信号をゲート手段(21F)に出力す
る。ゲート手段(21F)は、2フレームに1回最下位
ビットを桁上げし、加算処理部(22)に出力するもの
である。
【0042】第1のフリップ・フロップ回路(21A)
は、ドットクロック(DK)を分周して第2のXOR回
路(21E)に出力する回路であり、第2のフリップ・
フロップ回路(21B)は、水平同期信号(He)を分
周して第1のXOR回路(21D)に出力する回路であ
る。また、第3のフリップ・フロップ回路(21C)
は、垂直同期信号(Ve)を分周して第1のXOR回路
(21D)に出力する回路である。
は、ドットクロック(DK)を分周して第2のXOR回
路(21E)に出力する回路であり、第2のフリップ・
フロップ回路(21B)は、水平同期信号(He)を分
周して第1のXOR回路(21D)に出力する回路であ
る。また、第3のフリップ・フロップ回路(21C)
は、垂直同期信号(Ve)を分周して第1のXOR回路
(21D)に出力する回路である。
【0043】第1のXOR回路(21D)は、分周され
た水平同期信号(He)と垂直同期信号(Ve)との排
他的論理和をとり、第2のXOR回路(21E)に出力
する回路であり、第2のXOR回路(21E)は第1の
XOR回路(21D)からの出力信号と、分周されたド
ットクロック(DK)との排他的論理和をとり、AND
ゲート(21F)に出力する回路である。また、AND
ゲート(21F)は、第2のXOR回路(21E)から
の出力信号と、フレーム内処理部(20)から出力され
る内部処理画像データ(ID)との論理積をとって、2
フレームに1フレームは強制的にデータ0を、もう1フ
レームは内部画像処理データIDの最下位ビットを桁上
げして第2の加算回路(22A)に出力するものであ
る。
た水平同期信号(He)と垂直同期信号(Ve)との排
他的論理和をとり、第2のXOR回路(21E)に出力
する回路であり、第2のXOR回路(21E)は第1の
XOR回路(21D)からの出力信号と、分周されたド
ットクロック(DK)との排他的論理和をとり、AND
ゲート(21F)に出力する回路である。また、AND
ゲート(21F)は、第2のXOR回路(21E)から
の出力信号と、フレーム内処理部(20)から出力され
る内部処理画像データ(ID)との論理積をとって、2
フレームに1フレームは強制的にデータ0を、もう1フ
レームは内部画像処理データIDの最下位ビットを桁上
げして第2の加算回路(22A)に出力するものであ
る。
【0044】加算処理部(22)は、第2の加算回路
(22A)のみから成り、その機能は、ANDゲート
(21F)からの桁上げされて2フレームに1回出力さ
れる内部処理画像データ(ID)の最下位ビットと、信
号発生部(21)から出力される内部処理画像データ
(ID)の上位3ビットとを加算処理して、その結果で
ある3ビットの補正データ(JD)とcarry信号を
画像表示データ生成部(23)に出力するものである。
(22A)のみから成り、その機能は、ANDゲート
(21F)からの桁上げされて2フレームに1回出力さ
れる内部処理画像データ(ID)の最下位ビットと、信
号発生部(21)から出力される内部処理画像データ
(ID)の上位3ビットとを加算処理して、その結果で
ある3ビットの補正データ(JD)とcarry信号を
画像表示データ生成部(23)に出力するものである。
【0045】画像表示データ生成部(23)は第2のマ
ルチプレクサ(23A)及び第4のラッチ回路(23
B)からなり、入力される3ビットの内部処理画像デー
タ(ID)を3ビットの画像表示データ(GD)として
出力するものである。この時、第2の加算処理の結果桁
上げが起こり、“000”が出力されると、原画像デー
タが大きく異なった値となるので、桁上げ信号(car
ry)が“1”になったときは第2のマルチプレクサに
より“111”が出力される。
ルチプレクサ(23A)及び第4のラッチ回路(23
B)からなり、入力される3ビットの内部処理画像デー
タ(ID)を3ビットの画像表示データ(GD)として
出力するものである。この時、第2の加算処理の結果桁
上げが起こり、“000”が出力されると、原画像デー
タが大きく異なった値となるので、桁上げ信号(car
ry)が“1”になったときは第2のマルチプレクサに
より“111”が出力される。
【0046】第4のラッチ回路(23B)は、第2のマ
ルチプレクサ(23A)から入力される画像表示データ
(GD)を一旦保持し、ドットクロック(DK)に基づ
いて不図示の外部のLCDドライバに出力するための回
路である。以上説明したように、2フレームに1回最下
位ビットが桁上げされ加算処理部に出力されるので、4
ビットの内部画像処理データ(ID)に加算すべきフレ
ーム間誤差データが出力されたのと同様の効果を奏し、
従来必要であった膨大なビット数を有するフレーム間誤
差データ用のメモリが不要になる。
ルチプレクサ(23A)から入力される画像表示データ
(GD)を一旦保持し、ドットクロック(DK)に基づ
いて不図示の外部のLCDドライバに出力するための回
路である。以上説明したように、2フレームに1回最下
位ビットが桁上げされ加算処理部に出力されるので、4
ビットの内部画像処理データ(ID)に加算すべきフレ
ーム間誤差データが出力されたのと同様の効果を奏し、
従来必要であった膨大なビット数を有するフレーム間誤
差データ用のメモリが不要になる。
【0047】以下で、本発明の第1の実施例に係る画像
情報処理方法について、当該装置の動作を補足しながら
説明する。図4,図5は、本実施例に係る画像情報処理
方法を説明するフローチャートである。なお、以下で、
第Nのフレームの第nの画素を、第〔N,n〕の画素と
定義する。
情報処理方法について、当該装置の動作を補足しながら
説明する。図4,図5は、本実施例に係る画像情報処理
方法を説明するフローチャートである。なお、以下で、
第Nのフレームの第nの画素を、第〔N,n〕の画素と
定義する。
【0048】まず、図4のフローチャートのステップP
1で、第1のフレームの第1の画素である第〔1,1〕
の画素に対応する6ビットのデータである第〔1,1〕
の原画像データ(SD)の上位4ビットをとって第
〔1,1〕の画素に対応する第〔1,1〕の内部画像処
理データ(ID)とし、第〔1,1〕の原画像データ
(SD)の下位2ビットは第〔1,1〕の画素に対応す
る第〔1,1〕のフレーム内誤差データ(EI)として
保持する。
1で、第1のフレームの第1の画素である第〔1,1〕
の画素に対応する6ビットのデータである第〔1,1〕
の原画像データ(SD)の上位4ビットをとって第
〔1,1〕の画素に対応する第〔1,1〕の内部画像処
理データ(ID)とし、第〔1,1〕の原画像データ
(SD)の下位2ビットは第〔1,1〕の画素に対応す
る第〔1,1〕のフレーム内誤差データ(EI)として
保持する。
【0049】このとき、第〔1,1〕の原画像データ
(SD)は第1のラッチ回路(20A)を介して第1の
加算回路(20B)に入力され、そのまま第1のマルチ
プレクサ(20C)に出力される。第1のマルチプレク
サ(20C)によって第〔1,1〕の原画像データ(S
D)は上位4ビットと下位2ビットに分割され、上位4
ビットは第〔1,1〕の内部画像処理データ(ID)と
されて第3のラッチ回路(20E)に出力され、下位2
ビットは第〔1,1〕のフレーム内誤差データ(EI)
として第2のラッチ回路(20D)に出力され、保持さ
れる。
(SD)は第1のラッチ回路(20A)を介して第1の
加算回路(20B)に入力され、そのまま第1のマルチ
プレクサ(20C)に出力される。第1のマルチプレク
サ(20C)によって第〔1,1〕の原画像データ(S
D)は上位4ビットと下位2ビットに分割され、上位4
ビットは第〔1,1〕の内部画像処理データ(ID)と
されて第3のラッチ回路(20E)に出力され、下位2
ビットは第〔1,1〕のフレーム内誤差データ(EI)
として第2のラッチ回路(20D)に出力され、保持さ
れる。
【0050】次に、ステップP2で、第〔1,1〕の内
部画像処理データ(ID)の上位3ビットを第〔1,
1〕の画素に対応する第〔1,1〕の画像表示データ
(GD)とする。このとき、第3のラッチ回路(20
E)から出力される4ビットの第〔1,1〕の内部画像
処理データ(ID)が、第2の加算回路(20D)を介
して第2のマルチプレクサ(23A)に出力され、その
うち上位3ビットが第〔1,1〕の画像表示データ(G
D)として第4のラッチ回路(23B)を介して不図示
のLCDドライバに出力される。
部画像処理データ(ID)の上位3ビットを第〔1,
1〕の画素に対応する第〔1,1〕の画像表示データ
(GD)とする。このとき、第3のラッチ回路(20
E)から出力される4ビットの第〔1,1〕の内部画像
処理データ(ID)が、第2の加算回路(20D)を介
して第2のマルチプレクサ(23A)に出力され、その
うち上位3ビットが第〔1,1〕の画像表示データ(G
D)として第4のラッチ回路(23B)を介して不図示
のLCDドライバに出力される。
【0051】次いで、ステップP3で、n=2という初
期条件の設定処理をする。次に、ステップP4で、第1
のフレームの第nの画素である第〔1,n〕の画素に対
応する6ビットの第〔1,n〕の原画像データ(SD)
と、第〔1,n−1〕のフレームに対応する第〔1,n
−1〕のフレーム内誤差データ(EI)とを加算処理し
て、第〔1,n〕の画素に対応する第〔1,n〕の内部
画像処理データ(ID)と、第〔1,n〕のフレーム内
誤差データ(EI)とを生成する。
期条件の設定処理をする。次に、ステップP4で、第1
のフレームの第nの画素である第〔1,n〕の画素に対
応する6ビットの第〔1,n〕の原画像データ(SD)
と、第〔1,n−1〕のフレームに対応する第〔1,n
−1〕のフレーム内誤差データ(EI)とを加算処理し
て、第〔1,n〕の画素に対応する第〔1,n〕の内部
画像処理データ(ID)と、第〔1,n〕のフレーム内
誤差データ(EI)とを生成する。
【0052】このとき、第〔1,n〕の原画像データ
(SD)は第1のラッチ回路(20A)を介して第1の
加算回路(20B)に入力される。一方、第2のラッチ
回路(20D)から、第〔1,n−1〕のフレーム内誤
差データ(EI)がドットクロック(DK)に基づいて
読み出される。第1の加算回路(20B)によって、両
者が加算処理され、6ビットのデータである第〔1,
n〕の補正画像データ(HD)が生成され、第1のマル
チプレクサ(20C)に出力される。第1のマルチプレ
クサ(13)によって第〔1,n〕の補正画像データ
(HD)は上位4ビットと下位2ビットに分割され、上
位4ビットは第〔1,n〕の内部画像処理データ(I
D)とされて第3のラッチ回路(20E)に出力され、
下位2ビットは第〔1,n〕のフレーム内誤差データ
(EI)として第2のラッチ回路(20D)に出力さ
れ、保持される。
(SD)は第1のラッチ回路(20A)を介して第1の
加算回路(20B)に入力される。一方、第2のラッチ
回路(20D)から、第〔1,n−1〕のフレーム内誤
差データ(EI)がドットクロック(DK)に基づいて
読み出される。第1の加算回路(20B)によって、両
者が加算処理され、6ビットのデータである第〔1,
n〕の補正画像データ(HD)が生成され、第1のマル
チプレクサ(20C)に出力される。第1のマルチプレ
クサ(13)によって第〔1,n〕の補正画像データ
(HD)は上位4ビットと下位2ビットに分割され、上
位4ビットは第〔1,n〕の内部画像処理データ(I
D)とされて第3のラッチ回路(20E)に出力され、
下位2ビットは第〔1,n〕のフレーム内誤差データ
(EI)として第2のラッチ回路(20D)に出力さ
れ、保持される。
【0053】なお、第1の加算回路(20B)の加算処
理による桁上げの結果、第1の加算回路(20B)から
出力されるデータが“000000”となると困るの
で、このような場合には、第1の加算回路(20B)か
ら出力されるキャリ信号に基づいて、第1のマルチプレ
クサ(20C)から6ビットの“111111”が出力
される。
理による桁上げの結果、第1の加算回路(20B)から
出力されるデータが“000000”となると困るの
で、このような場合には、第1の加算回路(20B)か
ら出力されるキャリ信号に基づいて、第1のマルチプレ
クサ(20C)から6ビットの“111111”が出力
される。
【0054】なお、最初は、初期条件によりn=2なの
で、このステップP4では、第〔1,2〕の画素に対応
する原画像データ(SD)が入力され、第〔1,2〕の
画素に対応する内部画像処理データ(ID)及びフレー
ム内誤差データ(EI)が生成されることになる。次い
で、ステップP5で、第〔1,n〕の内部画像処理デー
タ(ID)の上位3ビットをとって、第〔1,n〕の画
素に対応する第〔1,n〕の画像表示データ(GD)と
する。
で、このステップP4では、第〔1,2〕の画素に対応
する原画像データ(SD)が入力され、第〔1,2〕の
画素に対応する内部画像処理データ(ID)及びフレー
ム内誤差データ(EI)が生成されることになる。次い
で、ステップP5で、第〔1,n〕の内部画像処理デー
タ(ID)の上位3ビットをとって、第〔1,n〕の画
素に対応する第〔1,n〕の画像表示データ(GD)と
する。
【0055】このとき、第3のラッチ回路(20E)か
ら出力された第〔1,n〕の内部画像処理データ(I
D)が第2の加算回路(22A)を介して第2のマルチ
プレクサ(23A)に入力される。該第2のマルチプレ
クサ(23A)によって第〔1,n〕の内部画像処理デ
ータ(ID)の上位3ビットが第〔1,n〕の画像表示
データ(GD)として第4のラッチ回路(23B)を介
して不図示のLCDドライバに出力される。
ら出力された第〔1,n〕の内部画像処理データ(I
D)が第2の加算回路(22A)を介して第2のマルチ
プレクサ(23A)に入力される。該第2のマルチプレ
クサ(23A)によって第〔1,n〕の内部画像処理デ
ータ(ID)の上位3ビットが第〔1,n〕の画像表示
データ(GD)として第4のラッチ回路(23B)を介
して不図示のLCDドライバに出力される。
【0056】最初は、初期条件によりn=2なので、こ
のステップP5では、第〔1,2〕の画像表示データ
(GD)が生成されることになる。次に、ステップP6
で、nに1を加算処理する。次いで、ステップP7で、
第1フレームの処理が終了したかどうかの判定処理を行
う。第1フレームの処理が終了した場合(Yes)は、
ステップP6に移行し、終了していない場合(No)
は、ステップP4に戻って再度ステップP4,P5の処
理を繰り返す。
のステップP5では、第〔1,2〕の画像表示データ
(GD)が生成されることになる。次に、ステップP6
で、nに1を加算処理する。次いで、ステップP7で、
第1フレームの処理が終了したかどうかの判定処理を行
う。第1フレームの処理が終了した場合(Yes)は、
ステップP6に移行し、終了していない場合(No)
は、ステップP4に戻って再度ステップP4,P5の処
理を繰り返す。
【0057】こうして上記処理を繰り返すことで、第
〔1,3〕の画素、第〔1,4〕の画素、…、第〔1,
n〕の画素…と処理することができ、第1フレームの全
画素の画像表示データ(GD)及びフレーム内誤差デー
タ(EI)が得られる。この間、フレーム内処理部(2
0)は所謂誤差拡散法を行っている。次に、図5のフロ
ーチャートのステップP8で、N=2,n=1という、
フレーム及び画素の初期条件設定処理をする。よってこ
れ以降の処理は、2番目のフレーム以降の処理である。
〔1,3〕の画素、第〔1,4〕の画素、…、第〔1,
n〕の画素…と処理することができ、第1フレームの全
画素の画像表示データ(GD)及びフレーム内誤差デー
タ(EI)が得られる。この間、フレーム内処理部(2
0)は所謂誤差拡散法を行っている。次に、図5のフロ
ーチャートのステップP8で、N=2,n=1という、
フレーム及び画素の初期条件設定処理をする。よってこ
れ以降の処理は、2番目のフレーム以降の処理である。
【0058】次いで、ステップP9で、第〔N,n〕の
画素に対応する6ビットのデータである第〔N,n〕の
原画像データ(SD)と、第〔N,n−1〕のフレーム
内誤差データ(EI)とを加算処理してのちに、第
〔N,n〕の内部画像処理データ(ID)と、第〔N,
n〕のフレーム内誤差データ(EI)を生成する。この
とき、第〔N,n〕の原画像データ(SD)は第1のラ
ッチ回路(20A)を介して第1の加算回路(20B)
に入力される。一方、第2のラッチ回路(20D)か
ら、第〔N,n−1〕のフレーム内誤差データ(EI)
がドットクロック(DK)に基づいて読み出される。第
1の加算回路(20B)によって、両者が加算処理さ
れ、6ビットの第〔N,n〕の補正画像データ(HD)
が生成され、第1のマルチプレクサ(20C)に出力さ
れる。第1のマルチプレクサ(20C)によって第
〔N,n〕の補正画像データ(HD)は上位4ビットと
下位2ビットに分割され、上位4ビットは第〔N,n〕
の内部画像処理データ(ID)とされて第3のラッチ回
路(20E)に出力され、下位2ビットは第〔N,n〕
のフレーム内誤差データ(EI)として第2のラッチ回
路(20D)に出力され、保持される。
画素に対応する6ビットのデータである第〔N,n〕の
原画像データ(SD)と、第〔N,n−1〕のフレーム
内誤差データ(EI)とを加算処理してのちに、第
〔N,n〕の内部画像処理データ(ID)と、第〔N,
n〕のフレーム内誤差データ(EI)を生成する。この
とき、第〔N,n〕の原画像データ(SD)は第1のラ
ッチ回路(20A)を介して第1の加算回路(20B)
に入力される。一方、第2のラッチ回路(20D)か
ら、第〔N,n−1〕のフレーム内誤差データ(EI)
がドットクロック(DK)に基づいて読み出される。第
1の加算回路(20B)によって、両者が加算処理さ
れ、6ビットの第〔N,n〕の補正画像データ(HD)
が生成され、第1のマルチプレクサ(20C)に出力さ
れる。第1のマルチプレクサ(20C)によって第
〔N,n〕の補正画像データ(HD)は上位4ビットと
下位2ビットに分割され、上位4ビットは第〔N,n〕
の内部画像処理データ(ID)とされて第3のラッチ回
路(20E)に出力され、下位2ビットは第〔N,n〕
のフレーム内誤差データ(EI)として第2のラッチ回
路(20D)に出力され、保持される。
【0059】なお、第1の加算回路(20B)の加算処
理による桁上げの結果、第1の加算回路(20B)から
出力されるデータが“000000”となると困るの
で、このような場合には、第1の加算回路(20B)か
ら出力されるキャリ信号に基づいて、第1のマルチプレ
クサ(20C)から6ビットの“111111”が出力
される。また、最初は、初期条件によりN=2、n=1
なので、第〔2,1〕の画素に対応する原画像データ
(SD)が入力され、第〔2,1〕の画素に対応する内
部画像処理データ(ID)及びフレーム内誤差データ
(EI)が生成されることになる。
理による桁上げの結果、第1の加算回路(20B)から
出力されるデータが“000000”となると困るの
で、このような場合には、第1の加算回路(20B)か
ら出力されるキャリ信号に基づいて、第1のマルチプレ
クサ(20C)から6ビットの“111111”が出力
される。また、最初は、初期条件によりN=2、n=1
なので、第〔2,1〕の画素に対応する原画像データ
(SD)が入力され、第〔2,1〕の画素に対応する内
部画像処理データ(ID)及びフレーム内誤差データ
(EI)が生成されることになる。
【0060】次いで、ステップP10で、内部画像処理
データ(ID)の最下位ビットが、信号発生部(21)
から出力される“1”又は“0”によってマスクされ2
フレームに1回桁上げして、第2の加算回路(22A)
に出力される。次にステップ11で第〔N,n〕の内部
画像処理データ(ID)の上位3ビットとが加算処理さ
れる。
データ(ID)の最下位ビットが、信号発生部(21)
から出力される“1”又は“0”によってマスクされ2
フレームに1回桁上げして、第2の加算回路(22A)
に出力される。次にステップ11で第〔N,n〕の内部
画像処理データ(ID)の上位3ビットとが加算処理さ
れる。
【0061】なお、このステップP11において、第2
の加算回路(22A)の加算処理による桁上げの結果、
第2の加算回路(22A)から出力されるデータが“0
00”となると困るので、このような場合には、第2の
加算回路(22A)から出力されるキャリ信号に基づい
て、第2のマルチプレクサ(23A)から3ビットの
“111”が出力される。
の加算回路(22A)の加算処理による桁上げの結果、
第2の加算回路(22A)から出力されるデータが“0
00”となると困るので、このような場合には、第2の
加算回路(22A)から出力されるキャリ信号に基づい
て、第2のマルチプレクサ(23A)から3ビットの
“111”が出力される。
【0062】ここで、信号発生部(21)によって生成
される信号について、図6のタイミングチャートを参照
しながら説明する。信号生成部(21)によって、まず
第1のフリップ・フロップ回路(21A)にドットクロ
ック(DK)が、第2のフリップ・フロップ回路(21
B)に水平同期信号(He)が、第3のフリップ・フロ
ップ回路(21C)に垂直同期信号(Ve)が、それぞ
れ入力され、分周される。分周された垂直同期信号(V
e)と、水平同期信号(He)は、第1のXOR回路
(21D)に出力され、該第1のXOR回路(21D)
によって非排他論理和がとられ、その結果が第2のXO
R回路(21E)に出力される。
される信号について、図6のタイミングチャートを参照
しながら説明する。信号生成部(21)によって、まず
第1のフリップ・フロップ回路(21A)にドットクロ
ック(DK)が、第2のフリップ・フロップ回路(21
B)に水平同期信号(He)が、第3のフリップ・フロ
ップ回路(21C)に垂直同期信号(Ve)が、それぞ
れ入力され、分周される。分周された垂直同期信号(V
e)と、水平同期信号(He)は、第1のXOR回路
(21D)に出力され、該第1のXOR回路(21D)
によって非排他論理和がとられ、その結果が第2のXO
R回路(21E)に出力される。
【0063】一方、分周されたドットクロック(DK)
は、第2のXOR回路(21E)に出力され、該第2の
XOR回路(21E)によって第1のXOR回路(21
D)からの出力信号と、分周されたドットクロック(D
K)との排他的論理和がとられ、ANDゲート(21
F)に出力される。このときANDゲート(21F)に
出力される信号は、図6のタイミングチャートに示すよ
うな関係を有する信号波形となり、まず垂直同期信号
(Ve)と、水平同期信号(He)との非排他論理和を
とり、その結果と、垂直同期信号(Ve)との非排他論
理和をとることにより、ドット毎、ライン毎、フレーム
毎に反転した信号である。なぜこのような信号を生成す
るかについては後に詳述する。
は、第2のXOR回路(21E)に出力され、該第2の
XOR回路(21E)によって第1のXOR回路(21
D)からの出力信号と、分周されたドットクロック(D
K)との排他的論理和がとられ、ANDゲート(21
F)に出力される。このときANDゲート(21F)に
出力される信号は、図6のタイミングチャートに示すよ
うな関係を有する信号波形となり、まず垂直同期信号
(Ve)と、水平同期信号(He)との非排他論理和を
とり、その結果と、垂直同期信号(Ve)との非排他論
理和をとることにより、ドット毎、ライン毎、フレーム
毎に反転した信号である。なぜこのような信号を生成す
るかについては後に詳述する。
【0064】次いで、図5のフローチャートに戻って、
説明を続ける。次に、ステップP12で、第〔N,n〕
の補正データ(JD)の3ビットが、第〔N,n〕の画
像表示データ(GD)として出力する。このとき、第2
の加算回路(22A)から出力される第〔N,n〕の補
正データ(JD)が、第2のマルチプレクサ(23A)
に出力され、キャリーの処理を施したのち3ビットが第
〔N,n〕の画像表示データ(GD)として第4のラッ
チ回路(23B)に出力される。次いで、ドットクロッ
ク(DK)に基づいて、該第〔N,n〕の画像表示デー
タ(GD)が第4のラッチ回路(23B)から出力され
る。
説明を続ける。次に、ステップP12で、第〔N,n〕
の補正データ(JD)の3ビットが、第〔N,n〕の画
像表示データ(GD)として出力する。このとき、第2
の加算回路(22A)から出力される第〔N,n〕の補
正データ(JD)が、第2のマルチプレクサ(23A)
に出力され、キャリーの処理を施したのち3ビットが第
〔N,n〕の画像表示データ(GD)として第4のラッ
チ回路(23B)に出力される。次いで、ドットクロッ
ク(DK)に基づいて、該第〔N,n〕の画像表示デー
タ(GD)が第4のラッチ回路(23B)から出力され
る。
【0065】次に、ステップP13で、nに1を加算処
理する。次いで、ステップP14で、第Nフレームの処
理が終了したかどうかの判定処理を行う。第Nフレーム
の処理が終了した場合(Yes)は、ステップP15に
移行し、終了していない場合(No)は、ステップP9
に戻って再度ステップP9〜P13の処理を繰り返す。
理する。次いで、ステップP14で、第Nフレームの処
理が終了したかどうかの判定処理を行う。第Nフレーム
の処理が終了した場合(Yes)は、ステップP15に
移行し、終了していない場合(No)は、ステップP9
に戻って再度ステップP9〜P13の処理を繰り返す。
【0066】次に、ステップP15で、Nに1を加算処
理する。こうして上記処理を繰り返すことで、第〔2,
1〕の画素、第〔2,2〕の画素、…、第〔2,n〕の
画素…、第〔3,1〕の画素、第〔3,2〕の画素、第
〔3,n〕の画素…、第〔N,1〕の画素、第〔N,
2〕の画素…、第〔N,n〕の画素…、と順次各画素を
処理することができ、2番目以降の全フレームについて
の画像情報処理ができる。この間、フレーム内処理部
(20)は所謂誤差拡散法を行っている。
理する。こうして上記処理を繰り返すことで、第〔2,
1〕の画素、第〔2,2〕の画素、…、第〔2,n〕の
画素…、第〔3,1〕の画素、第〔3,2〕の画素、第
〔3,n〕の画素…、第〔N,1〕の画素、第〔N,
2〕の画素…、第〔N,n〕の画素…、と順次各画素を
処理することができ、2番目以降の全フレームについて
の画像情報処理ができる。この間、フレーム内処理部
(20)は所謂誤差拡散法を行っている。
【0067】次に、ステップP16で終了確認処理を行
い、全ての処理が終了した場合(Yes)は全処理を終
了し、まだ全ての処理が終了していない場合(No)
は、ステップP9に戻って再度上記処理を繰り返す。以
上説明したように、本発明の実施例に係る画像情報処理
方法によれば、N番目(Nは2以上の自然数)のフレー
ムの画素の原画像データ(SD)をフレーム内で処理し
て作成された4ビットの内部画像処理データ(ID)の
最下位ビットが2フレームに1回桁上げされ、内部画像
処理データ(ID)の上位3ビットと加算処理してN番
目のフレームの3ビットの補正データ(JD)とする。
い、全ての処理が終了した場合(Yes)は全処理を終
了し、まだ全ての処理が終了していない場合(No)
は、ステップP9に戻って再度上記処理を繰り返す。以
上説明したように、本発明の実施例に係る画像情報処理
方法によれば、N番目(Nは2以上の自然数)のフレー
ムの画素の原画像データ(SD)をフレーム内で処理し
て作成された4ビットの内部画像処理データ(ID)の
最下位ビットが2フレームに1回桁上げされ、内部画像
処理データ(ID)の上位3ビットと加算処理してN番
目のフレームの3ビットの補正データ(JD)とする。
【0068】このため、以下の理由で、従来必要であっ
た膨大なビット数の誤差データフレームメモリが不要と
なる。すなわち、表示画像は2フレームという隣接した
フレームでとらえると静止画像と考えることができ、原
画像データ(SD)はほぼ変わらずに出力される。従っ
て、従来例の方法において、“0101”などというよ
うに、最下位ビットが“1”の内部画像処理データ(I
D)に1ビットのフレーム間誤差データを加算する処理
をすると、以下に示すような関係が得られる。
た膨大なビット数の誤差データフレームメモリが不要と
なる。すなわち、表示画像は2フレームという隣接した
フレームでとらえると静止画像と考えることができ、原
画像データ(SD)はほぼ変わらずに出力される。従っ
て、従来例の方法において、“0101”などというよ
うに、最下位ビットが“1”の内部画像処理データ(I
D)に1ビットのフレーム間誤差データを加算する処理
をすると、以下に示すような関係が得られる。
【0069】
【表1】
【0070】ここで、次のフレームに加算するためのフ
レーム間誤差データに注目すると、各フレームごとに、
“1”,“0”,“1”,“0”,…,が繰り返し出力
されることになる。これと最下位ビットを加算処理する
と、2フレームに1回桁上げが起こることになる。
レーム間誤差データに注目すると、各フレームごとに、
“1”,“0”,“1”,“0”,…,が繰り返し出力
されることになる。これと最下位ビットを加算処理する
と、2フレームに1回桁上げが起こることになる。
【0071】従って、このような場合は、特にフレーム
間誤差データを算出せずとも、フレーム毎に交互に、内
部画像処理データ(ID)の上位3ビットに最下位ビッ
トを桁上げして加算処理する事により誤差データフレー
ムメモリからフレーム間誤差データ(EB)を読み出し
て加算処理したのと同じことになる。従って、このよう
な信号を出力することで、従来必要であった膨大なビッ
ト数の誤差データフレームメモリが不要になる。
間誤差データを算出せずとも、フレーム毎に交互に、内
部画像処理データ(ID)の上位3ビットに最下位ビッ
トを桁上げして加算処理する事により誤差データフレー
ムメモリからフレーム間誤差データ(EB)を読み出し
て加算処理したのと同じことになる。従って、このよう
な信号を出力することで、従来必要であった膨大なビッ
ト数の誤差データフレームメモリが不要になる。
【0072】しかし、ただ単に、フレーム毎に“1”,
“0”,“1”,“0”を加算処理すると、“1”が加
算された方のフレームは明るくなり、“0”が加算処理
された方のフレームは暗くなる。その明暗反転がフレー
ムごとに繰り返されると、それは画像のちらつきとして
認識されてしまう。このため、第1のフレーム内の第1
のラインに“1”を加算し、第2のラインに“0”を加
算し、第3のラインに“1”を加算し、…、といったよ
うに、各フレーム内のラインごとに交互に“1”と
“0”とのいずれかを加算することで、各フレームの輝
度を平均化する試みがなされている。
“0”,“1”,“0”を加算処理すると、“1”が加
算された方のフレームは明るくなり、“0”が加算処理
された方のフレームは暗くなる。その明暗反転がフレー
ムごとに繰り返されると、それは画像のちらつきとして
認識されてしまう。このため、第1のフレーム内の第1
のラインに“1”を加算し、第2のラインに“0”を加
算し、第3のラインに“1”を加算し、…、といったよ
うに、各フレーム内のラインごとに交互に“1”と
“0”とのいずれかを加算することで、各フレームの輝
度を平均化する試みがなされている。
【0073】しかし、このラインごとに交互に“1”と
“0”とのいずれかを加算する処理を行っても、LCD
ドライバーがライン反転駆動している場合、“1”を加
算した方のラインのLCDの駆動電圧が高いほうにシフ
トし、直流成分が現れてしまい、LCDディスプレイの
焼きつきなどが起こり、LCDの駆動上支障をきたす。
“0”とのいずれかを加算する処理を行っても、LCD
ドライバーがライン反転駆動している場合、“1”を加
算した方のラインのLCDの駆動電圧が高いほうにシフ
トし、直流成分が現れてしまい、LCDディスプレイの
焼きつきなどが起こり、LCDの駆動上支障をきたす。
【0074】よって、第1の画素に“1”を加算し、第
2の画素に“0”を加算し、第3の画素に“1”を加算
し、…、といったように、画素ごとに交互に“1”と
“0”とのいずれかを加算することで、“1”を加算し
た方のラインのLCDの駆動電圧が高いほうへとシフト
することを抑止し、該駆動電圧の直流成分をカットする
ことが可能になる。
2の画素に“0”を加算し、第3の画素に“1”を加算
し、…、といったように、画素ごとに交互に“1”と
“0”とのいずれかを加算することで、“1”を加算し
た方のラインのLCDの駆動電圧が高いほうへとシフト
することを抑止し、該駆動電圧の直流成分をカットする
ことが可能になる。
【0075】よって、フレーム毎、ライン毎、ドット毎
に反転した信号を信号発生部が出力することにより、画
像のちらつきや、LCDの駆動電圧に直流成分が現れる
ことなどを抑止しつつ、従来例で誤差データフレームメ
モリからフレーム間誤差データを読み出して加算処理し
たのと同様の効果を奏することが可能になる。なお、本
実施例において、フレーム内処理手段の一例としてフレ
ーム内処理部(20)を、信号発生手段の一例として信
号発生部(21)を、加算手段の一例として加算処理部
(22)を、演算手段の一例として画像表示データ生成
部(23)を、それぞれ用い、(L+1)ビットの画像
データの一例として内部画像処理データ(ID)を、
(L+1)ビットの補正画像データの一例として、補正
データ(JD)をそれぞれ用いているが、本発明の構成
は、それに限らない。
に反転した信号を信号発生部が出力することにより、画
像のちらつきや、LCDの駆動電圧に直流成分が現れる
ことなどを抑止しつつ、従来例で誤差データフレームメ
モリからフレーム間誤差データを読み出して加算処理し
たのと同様の効果を奏することが可能になる。なお、本
実施例において、フレーム内処理手段の一例としてフレ
ーム内処理部(20)を、信号発生手段の一例として信
号発生部(21)を、加算手段の一例として加算処理部
(22)を、演算手段の一例として画像表示データ生成
部(23)を、それぞれ用い、(L+1)ビットの画像
データの一例として内部画像処理データ(ID)を、
(L+1)ビットの補正画像データの一例として、補正
データ(JD)をそれぞれ用いているが、本発明の構成
は、それに限らない。
【0076】また、本実施例では、6ビット入力−3ビ
ット出力の画像情報処理装置について説明しているが、
本発明が対応できる入出力データのビット数はそれに限
らず、例えば8ビット入力−3ビット出力の画像情報処
理装置や、8ビット入力−4ビット出力の画像情報処理
装置などにも適用可能である。
ット出力の画像情報処理装置について説明しているが、
本発明が対応できる入出力データのビット数はそれに限
らず、例えば8ビット入力−3ビット出力の画像情報処
理装置や、8ビット入力−4ビット出力の画像情報処理
装置などにも適用可能である。
【0077】
【発明の効果】以上説明したように、本発明に係る第
1、2の画像情報処理方法によれば、N番目(Nは2以
上の自然数)のフレームの画素の原画像データをフレー
ム内で処理して作成された(L+1)ビットの画像デー
タの最下位ビットを2フレーム毎に桁上げ加算処理し、
Lビットの補正された画像データを作成している。
1、2の画像情報処理方法によれば、N番目(Nは2以
上の自然数)のフレームの画素の原画像データをフレー
ム内で処理して作成された(L+1)ビットの画像デー
タの最下位ビットを2フレーム毎に桁上げ加算処理し、
Lビットの補正された画像データを作成している。
【0078】このため、フレーム間誤差拡散処理によ
り、従来必要であった膨大なビット数の誤差データフレ
ームメモリが不要となる。また、本発明に係る第3の画
像情報処理方法によれば、本発明に係る第1の方法にお
いて、(L+1)ビットの画像データの最下位ビットを
桁上げする処理は、各フレーム毎、ライン毎、ドット毎
に、交互に“1”と“0”とを加算することで行ってい
る。
り、従来必要であった膨大なビット数の誤差データフレ
ームメモリが不要となる。また、本発明に係る第3の画
像情報処理方法によれば、本発明に係る第1の方法にお
いて、(L+1)ビットの画像データの最下位ビットを
桁上げする処理は、各フレーム毎、ライン毎、ドット毎
に、交互に“1”と“0”とを加算することで行ってい
る。
【0079】このため、第1の方法に比して、画像のち
らつきを抑止しつつ、原画像に近い表示画像を得ること
が可能になる。
らつきを抑止しつつ、原画像に近い表示画像を得ること
が可能になる。
【図1】本発明に係る画像情報処理方法を説明するフロ
ーチャートである。
ーチャートである。
【図2】本発明に係る画像情報処理装置の原理図であ
る。
る。
【図3】本発明の実施例に係る画像情報処理装置の構成
図である。
図である。
【図4】本発明の実施例に係る画像情報処理方法を説明
する第1のフローチャートである。
する第1のフローチャートである。
【図5】本発明の実施例に係る画像情報処理方法を説明
する第2のフローチャートである。
する第2のフローチャートである。
【図6】本発明の実施例に係る信号発生部の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図7】従来例に係る画像情報処理装置の構成図であ
る。
る。
【図8】従来例に係る画像情報処理方法を説明する第1
のフローチャートである。
のフローチャートである。
【図9】従来例に係る画像情報処理方法を説明する第2
のフローチャートである。
のフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04N 5/66 H04N 5/66 102B 102 G06F 15/68 310A (72)発明者 森脇 和彦 大阪府守口市京阪本通2丁目18番地 三 洋電機株式会社内 (72)発明者 清水 真 大阪府守口市京阪本通2丁目18番地 三 洋電機株式会社内 (72)発明者 上原 久夫 大阪府守口市京阪本通2丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭64−4346(JP,A) 特開 平3−118596(JP,A) 特開 昭63−19980(JP,A) 特開 平4−125588(JP,A) 特開 平2−85974(JP,A) 実開 平2−123179(JP,U) (58)調査した分野(Int.Cl.6,DB名) G09G 5/00 G09G 5/02 G09G 5/36 G06T 5/00 G09G 3/36 H04N 5/66
Claims (6)
- 【請求項1】 Pビットの原画像データより、Lビット
(P>(L+1))で表される階調数以上の階調を疑似
表示することのできるLビットの画像表示データを生成
する画像情報処理方法であって、 前記Pビットの画像データのうち下位P−(L+1)ビ
ットを誤差データとして同一フレーム内の他の画素に拡
散する誤差拡散法により(L+1)ビットの画像データ
を作成し、前記(L+1)ビットの画像データの最下位
ビットを前記(L+1)ビットの画像データの少なくと
も上位ビットに加算処理するかあるいは非加算処理する
かを所定の情報に基づいて制御することによってLビッ
トの補正された画像表示データを作成することを特徴と
する画像情報処理方法。 - 【請求項2】 前記所定の情報は、前記Pビットの原画
像データを含むフレーム情報であり、フレーム毎に前記
加算処理と非加算処理が交互に選択されることを特徴と
する請求項1記載の画像情報処理方法。 - 【請求項3】 前記所定の情報は、前記Pビットの原画
像データを含むフレーム情報、ライン情報、及びドット
情報に関わり、フレーム毎、ライン毎およびドット毎に
前記加算処理と非加算処理が交互に選択されることを特
徴とする請求項1または請求項2記載の画像情報処理方
法。 - 【請求項4】 Pビットの原画像データより、Lビット
(P>(L+1))で表される階調数以上の階調を疑似
表示することのできるLビットの画像表示データを生成
する画像情報処理装置であって、 前記Pビットの原画像データのうち下位P−(L+1)
ビットを誤差データとして同一フレーム内の他の画素に
拡散する誤差拡散法により(L+1)ビットの画像デー
タを作成するフレーム内処理手段と、 所定の情報に基づいて制御信号を発生する信号発生手段
と、 前記制御信号に基づいて前記(L+1)ビットの画像デ
ータの最下位ビットの伝達を制御するゲート手段と、 前記(L+1)ビットの画像データの少なくとも上位L
ビットと前記ゲート手段の出力が印加され、Lビットの
画像表示データを出力する演算手段と、 を備え、 前記所定の情報に基づいて前記(L+1)ビットの画像
データの最下位ビットが前記演算手段で加算されるか加
算されないかが選択されることを特徴とする画像情報処
理装置。 - 【請求項5】 前記信号発生手段は、フレームに同期し
た信号に基づいて、フレーム毎に交番する前記制御信号
を発生することを特徴とする請求項4記載の画像情報処
理装置。 - 【請求項6】 前記信号発生手段は、フレームに同期し
た信号、水平ラインに同期した信号及びドットに同期し
た信号に基づいて、ドット毎、ライン毎及びフレーム毎
に交番する前記制御信号を発生することを特徴とする請
求項4または請求項5記載の画像情報処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4264873A JP2846777B2 (ja) | 1992-10-02 | 1992-10-02 | 画像情報処理方法及び画像情報処理装置 |
US08/128,476 US5596349A (en) | 1992-09-30 | 1993-09-28 | Image information processor |
US08/597,119 US5784040A (en) | 1992-09-30 | 1996-02-06 | Image information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4264873A JP2846777B2 (ja) | 1992-10-02 | 1992-10-02 | 画像情報処理方法及び画像情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06118921A JPH06118921A (ja) | 1994-04-28 |
JP2846777B2 true JP2846777B2 (ja) | 1999-01-13 |
Family
ID=17409412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4264873A Expired - Fee Related JP2846777B2 (ja) | 1992-09-30 | 1992-10-02 | 画像情報処理方法及び画像情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2846777B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4770124B2 (ja) * | 2004-04-16 | 2011-09-14 | パナソニック株式会社 | 画像表示方法 |
JP5076309B2 (ja) * | 2005-11-30 | 2012-11-21 | パナソニック株式会社 | 誤差拡散処理方法 |
WO2013054381A1 (ja) * | 2011-10-13 | 2013-04-18 | パナソニック株式会社 | 表示装置、表示方法及び集積回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6319980A (ja) * | 1986-07-14 | 1988-01-27 | Sharp Corp | 画像表示装置 |
JP2606846B2 (ja) * | 1987-06-26 | 1997-05-07 | 株式会社リコー | 画像信号処理装置 |
JPH075732Y2 (ja) * | 1989-03-20 | 1995-02-08 | カシオ計算機株式会社 | 液晶表示データ処理回路 |
JPH03118596A (ja) * | 1989-10-02 | 1991-05-21 | Fujitsu Ltd | 階調表示制御方式 |
-
1992
- 1992-10-02 JP JP4264873A patent/JP2846777B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06118921A (ja) | 1994-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4772276B2 (ja) | フレームレート制御方法及びそのための液晶表示装置 | |
JP2007033864A (ja) | 画像処理回路及び画像処理方法 | |
JPH11126050A (ja) | 液晶表示パネル駆動装置と駆動方法 | |
JP2001343957A (ja) | 液晶表示装置 | |
JPH0756532A (ja) | 液晶パネル駆動装置 | |
JP2003114637A (ja) | 表示装置への表示のためにビデオ画像データを処理するための方法及び装置 | |
JP2011118420A (ja) | 表示装置上での表示のためにビデオデータを処理する方法及び装置 | |
JPH06189232A (ja) | 液晶駆動方法及び液晶表示装置 | |
JP2804686B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
JPWO2008016036A1 (ja) | 画像処理装置および画像処理方法 | |
JP2846777B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
JP2846780B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
JP2902877B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
JP2760714B2 (ja) | 画像情報処理方法及び画像情報処理装置 | |
JP2846781B2 (ja) | 画像情報処理装置及び画像情報処理方法 | |
JP2000050315A (ja) | 立体画像の階調表示制御方法および装置 | |
JP3690860B2 (ja) | 画像処理装置 | |
JP2003022068A (ja) | 画像処理装置及び方法 | |
JP3272058B2 (ja) | 画像情報処理装置及び画像情報処理方法 | |
JP3244420B2 (ja) | 画像処理装置 | |
JPH06242754A (ja) | 画像情報処理方法及び画像情報処理装置 | |
JP2003076341A (ja) | シーケンシャル・カラー・ディスプレイ装置 | |
JP3338252B2 (ja) | 画像処理装置 | |
JP3048771B2 (ja) | 画像情報処理装置及び画像情報処理方法 | |
JP3172450B2 (ja) | 画像情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071030 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081030 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081030 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091030 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |