JP2846777B2 - 画像情報処理方法及び画像情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像情報処理方法及び画
像処理装置に関し、更に詳しく言えば、デジタルドライ
バによるＬＣＤディスプレイの階調表示を多階調化して
原画像に近い画像表示をするための画像処理方法及び画
像処理装置に関する。

【０００２】

【従来の技術】従来例に係る画像処理方法、とりわけＬ
ＣＤディスプレイの多階調化のための、擬似表現を用い
て原画像に近い画像を表示する方法として、本発明の発
明者によってフレーム内の画像情報処理をしたのちに、
フレーム間の画像情報処理をする方法が提案されてい
る。

【０００３】以下で、この方法について図７〜図９を参
照しながら説明する。ここでは、赤（Ｒ）の一色のみに
ついて説明する。緑、青については赤と同様の処理をす
るので、省略する。従来例に係る画像情報処理装置は、
原画像データを出力する出力部と、ＬＣＤディスプレイ
を駆動するＬＣＤドライバとの間に設けられており、６
ビットの原画像データを圧縮して、３ビットの画像表示
用のデータとして３ビット入力のＬＣＤドライバに出力
する装置である。

【０００４】従来例に係る画像情報処理装置は、図７に
示すように、フレーム内処理部（１０Ａ），フレーム間
処理部（１０Ｂ）からなる。フレーム内処理部（１０
Ａ）は、第１のラッチ回路（１），第１の加算回路
（２），第１のマルチプレクサ（３），第２のラッチ回
路（４）及び第３のラッチ回路（５）からなり、６ビッ
トの原画像データ（ＳＤ）を４ビットの内部処理画像デ
ータ（ＩＤ）に圧縮してフレーム間処理部（１０Ｂ）に
出力するものである。

【０００５】最初に、フレーム内処理部（１０Ａ）の各
部の機能について説明する。第１のラッチ回路（１）
は、自身に入力される６ビットの原画像データ（ＳＤ）
を、ドットクロック（ＤＫ）に同期して、第１の加算回
路（２）に出力するものである。第１の加算回路（２）
は、原画像データ（ＳＤ）と、第２のラッチ回路（４）
から読み出されるフレーム内誤差データ（ＥＩ）とを加
算して６ビットの補正画像データ（ＨＤ）を作成し、第
１のマルチプレクサ（３）に出力するものである。

【０００６】第１のマルチプレクサ（３）は、入力され
る６ビットの補正画像データ（ＨＤ）を上位４ビットと
下位２ビットに分割し、その上位４ビットである内部処
理画像データ（ＩＤ）を第３のラッチ回路（５）に出力
し、下位２ビットであるフレーム内誤差データ（ＥＩ）
を、第２のラッチ回路（４）に出力するものである。第
２のラッチ回路（４）は、２ビットのフレーム内誤差デ
ータ（ＥＩ）の書込み／読出し処理をするものであっ
て、水平同期信号（Ｈｅ）によって、ドットクロック
（ＤＫ）に同期して各画素ごとのフレーム内誤差データ
（ＥＩ）を１画素の間保持する。

【０００７】第３のラッチ回路（５）は、入力される４
ビットの内部処理画像データ（ＩＤ）をフレーム間処理
部（１０Ｂ）の第２の加算回路（６）に出力するもので
ある。次に、フレーム間処理部（１０Ｂ）について説明
する。フレーム間処理部（１０Ｂ）は、第２の加算回路
（６），第２のマルチプレクサ（７），誤差データフレ
ームメモリ（８）及び第４のラッチ回路（９）からな
り、入力される４ビットの内部処理画像データ（ＩＤ）
を３ビットの画像表示データ（ＧＤ）として出力するも
のである。

【０００８】第２の加算回路（６）は、４ビットの内部
処理画像データ（ＩＤ）と、誤差データフレームメモリ
（８）から読みだされる１ビットのフレーム間誤差デー
タ（ＥＢ）を加算して、その結果である４ビットの補正
データ（ＪＤ）を第２のマルチプレクサ（７）に出力す
るものである。第２のマルチプレクサ（７）は、第２の
加算回路（６）から入力される４ビットの補正データ
（ＪＤ）を上位３ビットと下位１ビットとに分割し、そ
の上位３ビットである画像表示データ（ＧＤ）を第４の
ラッチ回路（９）に出力し、補正データ（ＪＤ）の下位
１ビットであるフレーム間誤差データ（ＥＢ）を、誤差
データフレームメモリ（８）に書き込むものである。

【０００９】誤差データフレームメモリ（８）は、補正
データ（ＪＤ）の下位１ビットであるフレーム間誤差デ
ータ（ＥＢ）の書込み／読出し処理をするものであっ
て、各フレームごとのフレーム間誤差データ（ＥＢ）を
１フレーム期間保持する。第４のラッチ回路（９）は、
第２のマルチプレクサ（７）から入力される画像表示デ
ータ（ＧＤ）を一旦保持し、ドットクロック（ＤＫ）に
基づいて不図示の外部のＬＣＤドライバに出力するため
の回路である。

【００１０】以下で、従来例に係る画像情報処理方法に
ついて、当該装置の動作を補足しながら説明する。図
８，図９は、従来例に係る画像情報処理方法を説明する
フローチャートである。なお、以下で、第Ｎのフレーム
の第ｎの画素を、第〔Ｎ，ｎ〕の画素と定義する。

【００１１】まず、図８のフローチャートのステップＰ
１で、第１のフレームの第１の画素である第〔１，１〕
の画素に対応する６ビットのデータである第〔１，１〕
の原画像データ（ＳＤ）の上位４ビットをとって第
〔１，１〕の画素に対応する第〔１，１〕の内部画像処
理データ（ＩＤ）とし、第〔１，１〕の原画像データ
（ＳＤ）の下位２ビットは第〔１，１〕の画素に対応す
る第〔１，１〕のフレーム内誤差データとして保持す
る。

【００１２】このとき、第〔１，１〕の原画像データは
第１のラッチ回路（１）を介して第１の加算回路（２）
に入力され、そのまま第１のマルチプレクサ（３）に出
力される。第１のマルチプレクサ（３）によって第
〔１，１〕の原画像データは上位４ビットと下位２ビッ
トに分割され、上位４ビットは第〔１，１〕の内部画像
処理データ（ＩＤ）とされて第３のラッチ回路（５）に
出力され、下位２ビットは第〔１，１〕のフレーム内誤
差データ（ＥＩ）として第２のラッチ回路（４）に出力
され、保持される。

【００１３】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ）の上位３ビットを第〔１，
１〕の画素に対応する第〔１，１〕の画像表示データ
（ＧＤ）とし、下位１ビットを第〔１，１〕の画素に対
応する第〔１，１〕のフレーム間誤差データ（ＥＢ）と
する。このとき、第３のラッチ回路（５）から出力され
る４ビットの第〔１，１〕の内部画像処理データ（Ｉ
Ｄ）が、第２の加算回路（６）を介して第２のマルチプ
レクサ（７）に出力され、そのうち上位３ビットが第
〔１，１〕の画像表示データとして第４のラッチ回路
（９）を介して不図示のＬＣＤドライバに出力され、下
位１ビットが第〔１，１〕のフレーム間誤差データ（Ｅ
Ｂ）として誤差データフレームメモリ（８）に出力さ
れ、保持される。

【００１４】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データとを加算処理して、第
〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部画像処
理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内誤差デ
ータ（ＥＩ）とを生成する。

【００１５】このとき、第〔１，ｎ〕の原画像データは
第１のラッチ回路（１）を介して第１の加算回路（２）
に入力される。一方、第２のラッチ回路（４）から、第
〔１，ｎ−１〕のフレーム間誤差データがドットクロッ
ク（ＤＫ）に基づいて読み出される。第１の加算回路
（２）によって、両者が加算処理され、６ビットのデー
タである第〔１，ｎ〕の補正画像データ（ＨＤ）が生成
され、第１のマルチプレクサ（３）に出力される。第１
のマルチプレクサ（３）によって第〔１，ｎ〕の補正画
像データ（ＨＤ）は上位４ビットと下位２ビットに分割
され、上位４ビットは第〔１，ｎ〕の内部画像処理デー
タ（ＩＤ）とされて第３のラッチ回路（５）に出力さ
れ、下位２ビットは第〔１，ｎ〕のフレーム内誤差デー
タ（ＥＩ）として第２のラッチ回路（４）に出力され、
保持される。

【００１６】なお、第１の加算回路（２）の加算処理に
よる桁上げの結果、第１の加算回路（２）から出力され
るデータが“００００ＸＸ”となると本来の画像データ
と異なった値となるので、このような場合には、加算器
（２）から出力されるキャリ信号に基づいて、マルチプ
レクサ（３）から６ビットの“１１１１１１”が出力さ
れる。最初は、初期条件によりｎ＝２なので、このステ
ップＰ４では、第〔１，２〕の画素に対応する原画像デ
ータ（ＳＤ）が入力され、第〔１，２〕の画素に対応す
る内部画像処理データ（ＩＤ）及びフレーム内誤差デー
タ（ＥＩ）が生成されることになる。

【００１７】次いで、ステップＰ５で、第〔１，ｎ〕の
内部画像処理データ（ＩＤ）の上位３ビットをとって、
第〔１，ｎ〕の画素に対応する第〔１，ｎ〕の画像表示
データとし、下位１ビットをとって第〔１，ｎ〕の画素
に対応する第〔１，ｎ〕のフレーム間誤差データ（Ｅ
Ｂ）とする。このとき、第３のラッチ回路（５）から出
力された第〔１，ｎ〕の内部画像処理データ（ＩＤ）が
第２の加算回路（６）を介して第２のマルチプレクサ
（７）に入力される。

【００１８】該第２のマルチプレクサ（７）によって第
〔１，ｎ〕の内部画像処理データ（ＩＤ）の上位３ビッ
トが第〔１，ｎ〕の画像表示データとして第４のラッチ
回路（９）を介して不図示のＬＣＤドライバに出力さ
れ、下位１ビットが第〔１，ｎ〕のフレーム間誤差デー
タ（ＥＢ）として誤差データフレームメモリ（８）に出
力され、保持される。

【００１９】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
（ＧＤ）と、第〔１，２〕のフレーム間誤差データ（Ｅ
Ｂ）が生成されることになる。次に、ステップＰ６で、
ｎに１を加算処理する。次いで、ステップＰ７で、第１
フレームの処理が終了したかどうかの判定処理を行う。
第１フレームの処理が終了した場合（Ｙｅｓ）は、ステ
ップＰ６に移行し、終了していない場合（Ｎｏ）は、ス
テップＰ４に戻って再度ステップＰ４，Ｐ５の処理を繰
り返す。

【００２０】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…と処理することができ、第１フレームの全
画素の画像表示データ、フレーム内誤差データ及びフレ
ーム間誤差データが得られる。この間、フレーム内処理
部（１０Ａ）は所謂誤差拡散法を行っており、フレーム
間処理部（１０Ｂ）は以降のフレーム間処理に用いるた
めの各画素に対応するフレーム間誤差データの取得処理
のみを行っている。

【００２１】次に、図９のフローチャートのステップＰ
８で、Ｎ＝２，ｎ＝１という、フレーム及び画素の初期
条件設定処理をする。よってこれ以降の処理は、２番目
のフレーム以降の処理である。次いで、ステップＰ９
で、第〔Ｎ，ｎ〕の画素に対応する６ビットのデータで
ある第〔Ｎ，ｎ〕の原画像データ（ＳＤ）と、第〔Ｎ，
ｎ−１〕のフレーム内誤差データ（ＥＩ）とを加算処理
してのちに、第〔Ｎ，ｎ〕の内部画像処理データ（Ｉ
Ｄ）と、第〔Ｎ，ｎ〕のフレーム内誤差データ（ＥＩ）
を生成する。

【００２２】このとき、第〔Ｎ，ｎ〕の原画像データ
（ＳＤ）は第１のラッチ回路（１）を介して第１の加算
回路（２）に入力される。一方、第２のラッチ回路
（４）から、第〔Ｎ，ｎ−１〕のフレーム内誤差データ
（ＥＩ）がドットクロック（ＤＫ）に基づいて読み出さ
れる。第１の加算回路（２）によって、両者が加算処理
され、６ビットの第〔Ｎ，ｎ〕の補正画像データが生成
され、第１のマルチプレクサ（３）に出力される。第１
のマルチプレクサ（３）によって第〔Ｎ，ｎ〕の補正画
像データは上位４ビットと下位２ビットに分割され、上
位４ビットは第〔Ｎ，ｎ〕の内部画像処理データ（Ｉ
Ｄ）とされて第３のラッチ回路（５）に出力され、下位
２ビットは第〔Ｎ，ｎ〕のフレーム内誤差データ（Ｅ
Ｉ）として第２のラッチ回路（４）に出力され、保持さ
れる。

【００２３】なお、第１の加算回路（２）の加算処理に
よる桁上げの結果、第１の加算回路（２）から出力され
るデータが“００００ＸＸ”となると本来の画像データ
と異なった値となるので、このような場合には、第１の
加算回路（２）から出力されるキャリ信号に基づいて、
第１のマルチプレクサ（３）から６ビットの“１１１１
１１”が出力される。また、最初は、初期条件によりＮ
＝２、ｎ＝１なので、第〔２，１〕の画素に対応する原
画像データが入力され、第〔２，１〕の画素に対応する
内部画像処理データ（ＩＤ）及びフレーム内誤差データ
（ＥＩ）が生成されることになる。

【００２４】次いで、ステップＰ１０で、第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ）と、第〔Ｎ−１，ｎ〕の
フレーム間誤差データ（ＥＢ）とを加算処理し、第
〔Ｎ，ｎ〕の画素に対応する第〔Ｎ，ｎ〕の画像表示デ
ータ（ＧＤ）と、第〔Ｎ，ｎ〕のフレーム間誤差データ
（ＥＢ）を生成する。このとき、第３のラッチ回路
（５）から出力された４ビットの第〔Ｎ，ｎ〕の内部画
像処理データ（ＩＤ）が第２の加算回路（６）に入力さ
れ、同時に誤差データフレームメモリ（８）から、１ビ
ットの第〔Ｎ−１，ｎ〕のフレーム間誤差データ（Ｅ
Ｂ）が読みだされて第２の加算回路（６）に入力され
る。該第２の加算回路（６）によって第〔Ｎ，ｎ〕の内
部画像処理データ（ＩＤ）と、第〔Ｎ−１，ｎ〕のフレ
ーム間誤差データ（ＥＢ）とが加算処理され、４ビット
の第〔Ｎ，ｎ〕の補正データ（ＪＤ）が生成されて第２
のマルチプレクサ（７）に出力される。

【００２５】該第２のマルチプレクサ（７）によって４
ビットの第〔Ｎ，ｎ〕の補正データ（ＪＤ）の上位３ビ
ットが第〔Ｎ，ｎ〕の画像表示データ（ＧＤ）として第
４のラッチ回路（９）を介して不図示のＬＣＤドライバ
に出力され、下位１ビットが第〔Ｎ，ｎ〕のフレーム間
誤差データ（ＥＢ）として誤差データフレームメモリ
（８）に出力され、保持される。

【００２６】なお、このステップＰ１０において、第２
の加算回路（６）の加算処理による桁上げの結果、第２
の加算回路（６）から出力されるデータが“０００Ｘ”
となると本来の画像データと異なるので、このような場
合には、第２の加算回路（６）から出力されるキャリ信
号に基づいて、第２のマルチプレクサ（７）から４ビッ
トの“１１１１”が出力される。

【００２７】次に、ステップＰ１１で、ｎに１を加算処
理する。次いで、ステップＰ１２で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１３に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度上記処理を繰り返す。

【００２８】次に、ステップＰ１４で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は終了し、ま
だ全ての処理が終了していない場合（Ｎｏ）は、ステッ
プＰ９に戻って再度上記処理を繰り返す。こうして上記
処理を繰り返すことで、第〔２，１〕の画素、第〔２，
２〕の画素、…、第〔２，ｎ〕の画素…、第〔３，１〕
の画素、第〔３，２〕の画素、第〔３，ｎ〕の画素…、
第〔Ｎ，１〕の画素、第〔Ｎ，２〕の画素…、第〔Ｎ，
ｎ〕の画素…、と順次各画素を処理することができ、２
番目以降の全フレームについての画像情報処理ができ
る。この間、フレーム内処理部（１０Ａ）は所謂誤差拡
散法を行っており、フレーム間処理部（１０Ｂ）は各画
素に対応するフレーム間誤差データを、次にフレームの
画素であって、その画素と同一位置の画素の内部画像処
理データに加算処理している。

【００２９】以上説明したような方法によって、ある画
素のフレーム内誤差データ（ＥＩ）と、隣接する画素の
原画像データ（ＳＤ）とを加算処理して、画像表示デー
タ（ＧＤ）の基になる内部画像処理データ（ＩＤ）を生
成するので、隣接する二画素（例えば第〔３，１〕の画
素と第〔３，２〕の画素）の画像表示輝度の差が小さく
なり、位置による画像輝度が平滑化され、所謂擬似輪郭
などを防げ、また、ある画素のフレーム間誤差データ
（ＥＢ）と、次のフレームの画素であって、その画素と
同一位置の画素の内部画像処理データ（ＩＤ）とを加算
処理して画像表示データ（ＧＤ）を生成するので、画像
の安定化を図りつつ、多階調化を実現していた。

【００３０】

【発明が解決しようとする課題】しかしながら、上記従
来の本発明の発明者が提案した方法によれば、誤差デー
タフレームメモリ（８）に、１ビットのフレーム間誤差
データ（ＥＢ）を１フレーム期間保持していなければな
らないので、１フレームの画素の個数をＭ個とすると、
少なくともＭビットのデータを保持するメモリが必要に
なる。１フレーム内の画素数は膨大であるので、かなり
大きなメモリが必要になり、しかも、当該メモリから画
素毎に順次画素に対応するデータを読み出して処理しな
ければならないので、その方法も容易ではなかった。

【００３１】

【課題を解決するための手段】本発明は上記従来の事情
に鑑み成されたもので、Ｌビットの画像表示データで表
される階調数より大きな階調数の表示を行うために、Ｌ
ビットより大きいＰビットの原画像データを擬似階調処
理する画像情報処理方法であって、前記Ｐビットの原画
像データから（Ｌ＋１）ビットの画像データを作成し、
前記（Ｌ＋１）ビットの画像データの最下位ビットを前
記（Ｌ＋１）ビットの画像データの少なくとも上位ビッ
トに加算処理するかあるいは非加算処理するかを所定の
情報に基ずいて制御することによってＬビットの補正さ
れた画像表示データを作成することで解決するものであ
る。

【００３２】

【作 用】本発明に係る第１の画像情報処理方法によれ
ば、Ｎ番目（Ｎは２以上の自然数）のフレームの画素の
原画像データを処理して作成された（Ｌ＋１）ビットの
画像データの最下位ビットを所定の情報に基ずいて少な
くとも（Ｌ＋１）ビットの画像データの上位Ｌビットに
加算するか非加算処理するかを選択し、差の処理結果で
あるＬビットのデータを画像表示データとして出力する
ことにより、所定の情報毎に加算処理と非加算処理が行
われる。

【００３３】即ち、所定の情報がフレーム情報である場
合には、フレーム毎に加算処理と非加算処理が交互に行
われるのである。この時、（Ｌ＋１）ビットの画像デー
タの最下位ビットが“１”である場合には、Ｌビットの
画像データに“１”が加算される処理と“０”が加算さ
れる処理とがフレーム毎に行われ、フレーム間での誤差
拡散が行われる。また最下位ビットが“０”の場合に
は、加算処理と非加算処理が交互に行われても画像デー
タは変わらない。このように動画像であっても、隣接す
るフレーム間は静止画像とみなしフレーム間の画像デー
タは等しいと考え、１ビットの誤差データである（Ｌ＋
１）ビットの画像データの最下位ビットをＬビットの画
像データに加算する処理と非加算する処理とをフレーム
毎に交互に行うことによりフレーム間の誤差拡散が実現
でき、誤差データフレームメモリの使用した場合と等価
になるため、従来必要であった膨大なビット数の誤差デ
ータフレームメモリが不要となる。

【００３４】また、本発明に係る第２の画像情報処理方
法によれば、本発明に係る第１の方法において、（Ｌ＋
１）ビットの画像データの最下位ビットをＬビットの画
像データに加算処理または非加算処理することを各フレ
ーム毎、ライン毎、ドット毎に行っている。このため、
フレーム毎に交互に加算処理と非加算処理をすることに
よって画像の明暗によるちらつきが多少みられる第１の
方法に比して、画像のちらつきを抑止しつつ、原画像に
近い表示画像を得ることが可能になる。

【００３５】さらに、本発明に係る画像情報処理装置に
よれば、図２に示すように、フレーム内処理手段と、信
号発生手段と、ゲート手段と、演算手段とを具備してい
る。例えば、フレーム内処理手段によって、Ｎ番目（Ｎ
は２以上の自然数）のフレームの画素の原画像データが
フレーム内で処理されて（Ｌ＋１）ビットの画像データ
とされ、信号発生手段からの制御信号に基ずいてゲート
手段から（Ｌ＋１）ビットの画像データの最下位ビット
が演算手段に出力され、演算手段において、（Ｌ＋１）
ビットの画像データの最下位ビットが出力された場合に
は、Ｌビットの画像データに、最下位ビットが加算処理
されてＮ番目のフレームのＬビットの画像表示データと
され、（Ｌ＋１）ビットの画像データの最下位ビットが
出力されない場合には、Ｌビットの画像データがそのま
まＮ番目のフレームのＬビットの画像表示データとして
出力される。このため、（Ｌ＋１）ビットの画像データ
に加算すべき従来必要であったフレーム間誤差データ
（ＥＢ）が出力されたのと同様の効果を奏するので、従
来必要であった膨大なビット数を有するフレーム間誤差
データ用のメモリが不要になる。

【００３６】

【実施例】以下に本発明に係る画像情報処理装置及び画
像情報処理方法の一実施例を図面を参照しながら詳細に
説明する。本発明の第１の実施例に係る画像情報処理装
置は、原画像データを出力する出力部と、ＬＣＤディス
プレイを駆動するＬＣＤドライバとの間に設けられてお
り、６ビットの原画像データを圧縮して、３ビットの画
像表示用のデータとして３ビット入力のＬＣＤドライバ
に出力する装置である。

【００３７】本発明の第１の実施例に係る画像情報処理
装置は、図３に示すように、フレーム内処理部（２
０），信号発生部（２１），加算処理部（２２）及び画
像表示データ生成部（２３）から成る。フレーム内処理
部（２０）は、第１のラッチ回路（２０Ａ），第１の加
算回路（２０Ｂ），第１のマルチプレクサ（２０Ｃ），
第２のラッチ回路（２０Ｄ）及び第３のラッチ回路（２
０Ｅ）からなり、６ビットの原画像データ（ＳＤ）を４
ビットの内部処理画像データ（ＩＤ）に圧縮して加算処
理部（２２）に出力するものである。

【００３８】最初に、フレーム内処理部（２０）の各部
の機能について説明する。第１のラッチ回路（２０Ｄ）
は、自身に入力される６ビットの原画像データ（ＳＤ）
を、ドットクロック（ＤＫ）に同期して、第１の加算回
路（２０Ｂ）に出力するものである。第１の加算回路
（２０Ｂ）は、原画像データ（ＳＤ）と、第２のラッチ
回路（２０Ｄ）から読み出されるフレーム内誤差データ
（ＥＩ）とを加算して６ビットの補正画像データ（Ｈ
Ｄ）を作成し、第１のマルチプレクサ（２０Ｃ）に出力
するものである。

【００３９】第１のマルチプレクサ（２０Ｃ）は、入力
される６ビットの補正画像データ（ＨＤ）を上位４ビッ
トと下位２ビットに分割し、その上位４ビットである内
部処理画像データ（ＩＤ）を第３のラッチ回路（２０
Ｅ）に出力し、下位２ビットであるフレーム内誤差デー
タ（ＥＩ）を、第２のラッチ回路（２０Ｄ）に出力する
ものである。

【００４０】第２のラッチ回路（２０Ｄ）は、２ビット
のフレーム内誤差データ（ＥＩ）の書込み／読出し処理
をするものであって、水平同期信号（Ｈｅ）に同期して
各画素ごとのフレーム内誤差データ（ＥＩ）を１画素の
間保持する。第３のラッチ回路（２０Ｅ）は、入力され
る４ビットの内部処理画像データ（ＩＤ）を第２の加算
回路（２２Ａ）に出力するものである。

【００４１】次に、信号発生部（２１）について説明す
る。信号発生部（２１）は、第１のフリップ・フロップ
回路（２１Ａ），第２のフリップ・フロップ回路（２１
Ｂ），第３のフリップ・フロップ回路（２１Ｃ），第１
のエクスクルーシブ・オア回路（以下ＸＯＲ回路と称す
る）（２１Ｄ），第２のＸＯＲ回路（２１Ｅ）からな
り、従来例のフレーム間誤差データ（ＥＢ）の代わりに
フレーム毎に１回内部処理画像データの最下位ビットを
マスクするための信号をゲート手段（２１Ｆ）に出力す
る。ゲート手段（２１Ｆ）は、２フレームに１回最下位
ビットを桁上げし、加算処理部（２２）に出力するもの
である。

【００４２】第１のフリップ・フロップ回路（２１Ａ）
は、ドットクロック（ＤＫ）を分周して第２のＸＯＲ回
路（２１Ｅ）に出力する回路であり、第２のフリップ・
フロップ回路（２１Ｂ）は、水平同期信号（Ｈｅ）を分
周して第１のＸＯＲ回路（２１Ｄ）に出力する回路であ
る。また、第３のフリップ・フロップ回路（２１Ｃ）
は、垂直同期信号（Ｖｅ）を分周して第１のＸＯＲ回路
（２１Ｄ）に出力する回路である。

【００４３】第１のＸＯＲ回路（２１Ｄ）は、分周され
た水平同期信号（Ｈｅ）と垂直同期信号（Ｖｅ）との排
他的論理和をとり、第２のＸＯＲ回路（２１Ｅ）に出力
する回路であり、第２のＸＯＲ回路（２１Ｅ）は第１の
ＸＯＲ回路（２１Ｄ）からの出力信号と、分周されたド
ットクロック（ＤＫ）との排他的論理和をとり、ＡＮＤ
ゲート（２１Ｆ）に出力する回路である。また、ＡＮＤ
ゲート（２１Ｆ）は、第２のＸＯＲ回路（２１Ｅ）から
の出力信号と、フレーム内処理部（２０）から出力され
る内部処理画像データ（ＩＤ）との論理積をとって、２
フレームに１フレームは強制的にデータ０を、もう１フ
レームは内部画像処理データＩＤの最下位ビットを桁上
げして第２の加算回路（２２Ａ）に出力するものであ
る。

【００４４】加算処理部（２２）は、第２の加算回路
（２２Ａ）のみから成り、その機能は、ＡＮＤゲート
（２１Ｆ）からの桁上げされて２フレームに１回出力さ
れる内部処理画像データ（ＩＤ）の最下位ビットと、信
号発生部（２１）から出力される内部処理画像データ
（ＩＤ）の上位３ビットとを加算処理して、その結果で
ある３ビットの補正データ（ＪＤ）とｃａｒｒｙ信号を
画像表示データ生成部（２３）に出力するものである。

【００４５】画像表示データ生成部（２３）は第２のマ
ルチプレクサ（２３Ａ）及び第４のラッチ回路（２３
Ｂ）からなり、入力される３ビットの内部処理画像デー
タ（ＩＤ）を３ビットの画像表示データ（ＧＤ）として
出力するものである。この時、第２の加算処理の結果桁
上げが起こり、“０００”が出力されると、原画像デー
タが大きく異なった値となるので、桁上げ信号（ｃａｒ
ｒｙ）が“１”になったときは第２のマルチプレクサに
より“１１１”が出力される。

【００４６】第４のラッチ回路（２３Ｂ）は、第２のマ
ルチプレクサ（２３Ａ）から入力される画像表示データ
（ＧＤ）を一旦保持し、ドットクロック（ＤＫ）に基づ
いて不図示の外部のＬＣＤドライバに出力するための回
路である。以上説明したように、２フレームに１回最下
位ビットが桁上げされ加算処理部に出力されるので、４
ビットの内部画像処理データ（ＩＤ）に加算すべきフレ
ーム間誤差データが出力されたのと同様の効果を奏し、
従来必要であった膨大なビット数を有するフレーム間誤
差データ用のメモリが不要になる。

【００４７】以下で、本発明の第１の実施例に係る画像
情報処理方法について、当該装置の動作を補足しながら
説明する。図４，図５は、本実施例に係る画像情報処理
方法を説明するフローチャートである。なお、以下で、
第Ｎのフレームの第ｎの画素を、第〔Ｎ，ｎ〕の画素と
定義する。

【００４８】まず、図４のフローチャートのステップＰ
１で、第１のフレームの第１の画素である第〔１，１〕
の画素に対応する６ビットのデータである第〔１，１〕
の原画像データ（ＳＤ）の上位４ビットをとって第
〔１，１〕の画素に対応する第〔１，１〕の内部画像処
理データ（ＩＤ）とし、第〔１，１〕の原画像データ
（ＳＤ）の下位２ビットは第〔１，１〕の画素に対応す
る第〔１，１〕のフレーム内誤差データ（ＥＩ）として
保持する。

【００４９】このとき、第〔１，１〕の原画像データ
（ＳＤ）は第１のラッチ回路（２０Ａ）を介して第１の
加算回路（２０Ｂ）に入力され、そのまま第１のマルチ
プレクサ（２０Ｃ）に出力される。第１のマルチプレク
サ（２０Ｃ）によって第〔１，１〕の原画像データ（Ｓ
Ｄ）は上位４ビットと下位２ビットに分割され、上位４
ビットは第〔１，１〕の内部画像処理データ（ＩＤ）と
されて第３のラッチ回路（２０Ｅ）に出力され、下位２
ビットは第〔１，１〕のフレーム内誤差データ（ＥＩ）
として第２のラッチ回路（２０Ｄ）に出力され、保持さ
れる。

【００５０】次に、ステップＰ２で、第〔１，１〕の内
部画像処理データ（ＩＤ）の上位３ビットを第〔１，
１〕の画素に対応する第〔１，１〕の画像表示データ
（ＧＤ）とする。このとき、第３のラッチ回路（２０
Ｅ）から出力される４ビットの第〔１，１〕の内部画像
処理データ（ＩＤ）が、第２の加算回路（２０Ｄ）を介
して第２のマルチプレクサ（２３Ａ）に出力され、その
うち上位３ビットが第〔１，１〕の画像表示データ（Ｇ
Ｄ）として第４のラッチ回路（２３Ｂ）を介して不図示
のＬＣＤドライバに出力される。

【００５１】次いで、ステップＰ３で、ｎ＝２という初
期条件の設定処理をする。次に、ステップＰ４で、第１
のフレームの第ｎの画素である第〔１，ｎ〕の画素に対
応する６ビットの第〔１，ｎ〕の原画像データ（ＳＤ）
と、第〔１，ｎ−１〕のフレームに対応する第〔１，ｎ
−１〕のフレーム内誤差データ（ＥＩ）とを加算処理し
て、第〔１，ｎ〕の画素に対応する第〔１，ｎ〕の内部
画像処理データ（ＩＤ）と、第〔１，ｎ〕のフレーム内
誤差データ（ＥＩ）とを生成する。

【００５２】このとき、第〔１，ｎ〕の原画像データ
（ＳＤ）は第１のラッチ回路（２０Ａ）を介して第１の
加算回路（２０Ｂ）に入力される。一方、第２のラッチ
回路（２０Ｄ）から、第〔１，ｎ−１〕のフレーム内誤
差データ（ＥＩ）がドットクロック（ＤＫ）に基づいて
読み出される。第１の加算回路（２０Ｂ）によって、両
者が加算処理され、６ビットのデータである第〔１，
ｎ〕の補正画像データ（ＨＤ）が生成され、第１のマル
チプレクサ（２０Ｃ）に出力される。第１のマルチプレ
クサ（１３）によって第〔１，ｎ〕の補正画像データ
（ＨＤ）は上位４ビットと下位２ビットに分割され、上
位４ビットは第〔１，ｎ〕の内部画像処理データ（Ｉ
Ｄ）とされて第３のラッチ回路（２０Ｅ）に出力され、
下位２ビットは第〔１，ｎ〕のフレーム内誤差データ
（ＥＩ）として第２のラッチ回路（２０Ｄ）に出力さ
れ、保持される。

【００５３】なお、第１の加算回路（２０Ｂ）の加算処
理による桁上げの結果、第１の加算回路（２０Ｂ）から
出力されるデータが“００００００”となると困るの
で、このような場合には、第１の加算回路（２０Ｂ）か
ら出力されるキャリ信号に基づいて、第１のマルチプレ
クサ（２０Ｃ）から６ビットの“１１１１１１”が出力
される。

【００５４】なお、最初は、初期条件によりｎ＝２なの
で、このステップＰ４では、第〔１，２〕の画素に対応
する原画像データ（ＳＤ）が入力され、第〔１，２〕の
画素に対応する内部画像処理データ（ＩＤ）及びフレー
ム内誤差データ（ＥＩ）が生成されることになる。次い
で、ステップＰ５で、第〔１，ｎ〕の内部画像処理デー
タ（ＩＤ）の上位３ビットをとって、第〔１，ｎ〕の画
素に対応する第〔１，ｎ〕の画像表示データ（ＧＤ）と
する。

【００５５】このとき、第３のラッチ回路（２０Ｅ）か
ら出力された第〔１，ｎ〕の内部画像処理データ（Ｉ
Ｄ）が第２の加算回路（２２Ａ）を介して第２のマルチ
プレクサ（２３Ａ）に入力される。該第２のマルチプレ
クサ（２３Ａ）によって第〔１，ｎ〕の内部画像処理デ
ータ（ＩＤ）の上位３ビットが第〔１，ｎ〕の画像表示
データ（ＧＤ）として第４のラッチ回路（２３Ｂ）を介
して不図示のＬＣＤドライバに出力される。

【００５６】最初は、初期条件によりｎ＝２なので、こ
のステップＰ５では、第〔１，２〕の画像表示データ
（ＧＤ）が生成されることになる。次に、ステップＰ６
で、ｎに１を加算処理する。次いで、ステップＰ７で、
第１フレームの処理が終了したかどうかの判定処理を行
う。第１フレームの処理が終了した場合（Ｙｅｓ）は、
ステップＰ６に移行し、終了していない場合（Ｎｏ）
は、ステップＰ４に戻って再度ステップＰ４，Ｐ５の処
理を繰り返す。

【００５７】こうして上記処理を繰り返すことで、第
〔１，３〕の画素、第〔１，４〕の画素、…、第〔１，
ｎ〕の画素…と処理することができ、第１フレームの全
画素の画像表示データ（ＧＤ）及びフレーム内誤差デー
タ（ＥＩ）が得られる。この間、フレーム内処理部（２
０）は所謂誤差拡散法を行っている。次に、図５のフロ
ーチャートのステップＰ８で、Ｎ＝２，ｎ＝１という、
フレーム及び画素の初期条件設定処理をする。よってこ
れ以降の処理は、２番目のフレーム以降の処理である。

【００５８】次いで、ステップＰ９で、第〔Ｎ，ｎ〕の
画素に対応する６ビットのデータである第〔Ｎ，ｎ〕の
原画像データ（ＳＤ）と、第〔Ｎ，ｎ−１〕のフレーム
内誤差データ（ＥＩ）とを加算処理してのちに、第
〔Ｎ，ｎ〕の内部画像処理データ（ＩＤ）と、第〔Ｎ，
ｎ〕のフレーム内誤差データ（ＥＩ）を生成する。この
とき、第〔Ｎ，ｎ〕の原画像データ（ＳＤ）は第１のラ
ッチ回路（２０Ａ）を介して第１の加算回路（２０Ｂ）
に入力される。一方、第２のラッチ回路（２０Ｄ）か
ら、第〔Ｎ，ｎ−１〕のフレーム内誤差データ（ＥＩ）
がドットクロック（ＤＫ）に基づいて読み出される。第
１の加算回路（２０Ｂ）によって、両者が加算処理さ
れ、６ビットの第〔Ｎ，ｎ〕の補正画像データ（ＨＤ）
が生成され、第１のマルチプレクサ（２０Ｃ）に出力さ
れる。第１のマルチプレクサ（２０Ｃ）によって第
〔Ｎ，ｎ〕の補正画像データ（ＨＤ）は上位４ビットと
下位２ビットに分割され、上位４ビットは第〔Ｎ，ｎ〕
の内部画像処理データ（ＩＤ）とされて第３のラッチ回
路（２０Ｅ）に出力され、下位２ビットは第〔Ｎ，ｎ〕
のフレーム内誤差データ（ＥＩ）として第２のラッチ回
路（２０Ｄ）に出力され、保持される。

【００５９】なお、第１の加算回路（２０Ｂ）の加算処
理による桁上げの結果、第１の加算回路（２０Ｂ）から
出力されるデータが“００００００”となると困るの
で、このような場合には、第１の加算回路（２０Ｂ）か
ら出力されるキャリ信号に基づいて、第１のマルチプレ
クサ（２０Ｃ）から６ビットの“１１１１１１”が出力
される。また、最初は、初期条件によりＮ＝２、ｎ＝１
なので、第〔２，１〕の画素に対応する原画像データ
（ＳＤ）が入力され、第〔２，１〕の画素に対応する内
部画像処理データ（ＩＤ）及びフレーム内誤差データ
（ＥＩ）が生成されることになる。

【００６０】次いで、ステップＰ１０で、内部画像処理
データ（ＩＤ）の最下位ビットが、信号発生部（２１）
から出力される“１”又は“０”によってマスクされ２
フレームに１回桁上げして、第２の加算回路（２２Ａ）
に出力される。次にステップ１１で第〔Ｎ，ｎ〕の内部
画像処理データ（ＩＤ）の上位３ビットとが加算処理さ
れる。

【００６１】なお、このステップＰ１１において、第２
の加算回路（２２Ａ）の加算処理による桁上げの結果、
第２の加算回路（２２Ａ）から出力されるデータが“０
００”となると困るので、このような場合には、第２の
加算回路（２２Ａ）から出力されるキャリ信号に基づい
て、第２のマルチプレクサ（２３Ａ）から３ビットの
“１１１”が出力される。

【００６２】ここで、信号発生部（２１）によって生成
される信号について、図６のタイミングチャートを参照
しながら説明する。信号生成部（２１）によって、まず
第１のフリップ・フロップ回路（２１Ａ）にドットクロ
ック（ＤＫ）が、第２のフリップ・フロップ回路（２１
Ｂ）に水平同期信号（Ｈｅ）が、第３のフリップ・フロ
ップ回路（２１Ｃ）に垂直同期信号（Ｖｅ）が、それぞ
れ入力され、分周される。分周された垂直同期信号（Ｖ
ｅ）と、水平同期信号（Ｈｅ）は、第１のＸＯＲ回路
（２１Ｄ）に出力され、該第１のＸＯＲ回路（２１Ｄ）
によって非排他論理和がとられ、その結果が第２のＸＯ
Ｒ回路（２１Ｅ）に出力される。

【００６３】一方、分周されたドットクロック（ＤＫ）
は、第２のＸＯＲ回路（２１Ｅ）に出力され、該第２の
ＸＯＲ回路（２１Ｅ）によって第１のＸＯＲ回路（２１
Ｄ）からの出力信号と、分周されたドットクロック（Ｄ
Ｋ）との排他的論理和がとられ、ＡＮＤゲート（２１
Ｆ）に出力される。このときＡＮＤゲート（２１Ｆ）に
出力される信号は、図６のタイミングチャートに示すよ
うな関係を有する信号波形となり、まず垂直同期信号
（Ｖｅ）と、水平同期信号（Ｈｅ）との非排他論理和を
とり、その結果と、垂直同期信号（Ｖｅ）との非排他論
理和をとることにより、ドット毎、ライン毎、フレーム
毎に反転した信号である。なぜこのような信号を生成す
るかについては後に詳述する。

【００６４】次いで、図５のフローチャートに戻って、
説明を続ける。次に、ステップＰ１２で、第〔Ｎ，ｎ〕
の補正データ（ＪＤ）の３ビットが、第〔Ｎ，ｎ〕の画
像表示データ（ＧＤ）として出力する。このとき、第２
の加算回路（２２Ａ）から出力される第〔Ｎ，ｎ〕の補
正データ（ＪＤ）が、第２のマルチプレクサ（２３Ａ）
に出力され、キャリーの処理を施したのち３ビットが第
〔Ｎ，ｎ〕の画像表示データ（ＧＤ）として第４のラッ
チ回路（２３Ｂ）に出力される。次いで、ドットクロッ
ク（ＤＫ）に基づいて、該第〔Ｎ，ｎ〕の画像表示デー
タ（ＧＤ）が第４のラッチ回路（２３Ｂ）から出力され
る。

【００６５】次に、ステップＰ１３で、ｎに１を加算処
理する。次いで、ステップＰ１４で、第Ｎフレームの処
理が終了したかどうかの判定処理を行う。第Ｎフレーム
の処理が終了した場合（Ｙｅｓ）は、ステップＰ１５に
移行し、終了していない場合（Ｎｏ）は、ステップＰ９
に戻って再度ステップＰ９〜Ｐ１３の処理を繰り返す。

【００６６】次に、ステップＰ１５で、Ｎに１を加算処
理する。こうして上記処理を繰り返すことで、第〔２，
１〕の画素、第〔２，２〕の画素、…、第〔２，ｎ〕の
画素…、第〔３，１〕の画素、第〔３，２〕の画素、第
〔３，ｎ〕の画素…、第〔Ｎ，１〕の画素、第〔Ｎ，
２〕の画素…、第〔Ｎ，ｎ〕の画素…、と順次各画素を
処理することができ、２番目以降の全フレームについて
の画像情報処理ができる。この間、フレーム内処理部
（２０）は所謂誤差拡散法を行っている。

【００６７】次に、ステップＰ１６で終了確認処理を行
い、全ての処理が終了した場合（Ｙｅｓ）は全処理を終
了し、まだ全ての処理が終了していない場合（Ｎｏ）
は、ステップＰ９に戻って再度上記処理を繰り返す。以
上説明したように、本発明の実施例に係る画像情報処理
方法によれば、Ｎ番目（Ｎは２以上の自然数）のフレー
ムの画素の原画像データ（ＳＤ）をフレーム内で処理し
て作成された４ビットの内部画像処理データ（ＩＤ）の
最下位ビットが２フレームに１回桁上げされ、内部画像
処理データ（ＩＤ）の上位３ビットと加算処理してＮ番
目のフレームの３ビットの補正データ（ＪＤ）とする。

【００６８】このため、以下の理由で、従来必要であっ
た膨大なビット数の誤差データフレームメモリが不要と
なる。すなわち、表示画像は２フレームという隣接した
フレームでとらえると静止画像と考えることができ、原
画像データ（ＳＤ）はほぼ変わらずに出力される。従っ
て、従来例の方法において、“０１０１”などというよ
うに、最下位ビットが“１”の内部画像処理データ（Ｉ
Ｄ）に１ビットのフレーム間誤差データを加算する処理
をすると、以下に示すような関係が得られる。

【００６９】

【表１】

【００７０】ここで、次のフレームに加算するためのフ
レーム間誤差データに注目すると、各フレームごとに、
“１”，“０”，“１”，“０”，…，が繰り返し出力
されることになる。これと最下位ビットを加算処理する
と、２フレームに１回桁上げが起こることになる。

【００７１】従って、このような場合は、特にフレーム
間誤差データを算出せずとも、フレーム毎に交互に、内
部画像処理データ（ＩＤ）の上位３ビットに最下位ビッ
トを桁上げして加算処理する事により誤差データフレー
ムメモリからフレーム間誤差データ（ＥＢ）を読み出し
て加算処理したのと同じことになる。従って、このよう
な信号を出力することで、従来必要であった膨大なビッ
ト数の誤差データフレームメモリが不要になる。

【００７２】しかし、ただ単に、フレーム毎に“１”，
“０”，“１”，“０”を加算処理すると、“１”が加
算された方のフレームは明るくなり、“０”が加算処理
された方のフレームは暗くなる。その明暗反転がフレー
ムごとに繰り返されると、それは画像のちらつきとして
認識されてしまう。このため、第１のフレーム内の第１
のラインに“１”を加算し、第２のラインに“０”を加
算し、第３のラインに“１”を加算し、…、といったよ
うに、各フレーム内のラインごとに交互に“１”と
“０”とのいずれかを加算することで、各フレームの輝
度を平均化する試みがなされている。

【００７３】しかし、このラインごとに交互に“１”と
“０”とのいずれかを加算する処理を行っても、ＬＣＤ
ドライバーがライン反転駆動している場合、“１”を加
算した方のラインのＬＣＤの駆動電圧が高いほうにシフ
トし、直流成分が現れてしまい、ＬＣＤディスプレイの
焼きつきなどが起こり、ＬＣＤの駆動上支障をきたす。

【００７４】よって、第１の画素に“１”を加算し、第
２の画素に“０”を加算し、第３の画素に“１”を加算
し、…、といったように、画素ごとに交互に“１”と
“０”とのいずれかを加算することで、“１”を加算し
た方のラインのＬＣＤの駆動電圧が高いほうへとシフト
することを抑止し、該駆動電圧の直流成分をカットする
ことが可能になる。

【００７５】よって、フレーム毎、ライン毎、ドット毎
に反転した信号を信号発生部が出力することにより、画
像のちらつきや、ＬＣＤの駆動電圧に直流成分が現れる
ことなどを抑止しつつ、従来例で誤差データフレームメ
モリからフレーム間誤差データを読み出して加算処理し
たのと同様の効果を奏することが可能になる。なお、本
実施例において、フレーム内処理手段の一例としてフレ
ーム内処理部（２０）を、信号発生手段の一例として信
号発生部（２１）を、加算手段の一例として加算処理部
（２２）を、演算手段の一例として画像表示データ生成
部（２３）を、それぞれ用い、（Ｌ＋１）ビットの画像
データの一例として内部画像処理データ（ＩＤ）を、
（Ｌ＋１）ビットの補正画像データの一例として、補正
データ（ＪＤ）をそれぞれ用いているが、本発明の構成
は、それに限らない。

【００７６】また、本実施例では、６ビット入力−３ビ
ット出力の画像情報処理装置について説明しているが、
本発明が対応できる入出力データのビット数はそれに限
らず、例えば８ビット入力−３ビット出力の画像情報処
理装置や、８ビット入力−４ビット出力の画像情報処理
装置などにも適用可能である。

【００７７】

【発明の効果】以上説明したように、本発明に係る第
１、２の画像情報処理方法によれば、Ｎ番目（Ｎは２以
上の自然数）のフレームの画素の原画像データをフレー
ム内で処理して作成された（Ｌ＋１）ビットの画像デー
タの最下位ビットを２フレーム毎に桁上げ加算処理し、
Ｌビットの補正された画像データを作成している。

【００７８】このため、フレーム間誤差拡散処理によ
り、従来必要であった膨大なビット数の誤差データフレ
ームメモリが不要となる。また、本発明に係る第３の画
像情報処理方法によれば、本発明に係る第１の方法にお
いて、（Ｌ＋１）ビットの画像データの最下位ビットを
桁上げする処理は、各フレーム毎、ライン毎、ドット毎
に、交互に“１”と“０”とを加算することで行ってい
る。

【００７９】このため、第１の方法に比して、画像のち
らつきを抑止しつつ、原画像に近い表示画像を得ること
が可能になる。

【図面の簡単な説明】

【図１】本発明に係る画像情報処理方法を説明するフロ
ーチャートである。

【図２】本発明に係る画像情報処理装置の原理図であ
る。

【図３】本発明の実施例に係る画像情報処理装置の構成
図である。

【図４】本発明の実施例に係る画像情報処理方法を説明
する第１のフローチャートである。

【図５】本発明の実施例に係る画像情報処理方法を説明
する第２のフローチャートである。

【図６】本発明の実施例に係る信号発生部の動作を説明
するタイミングチャートである。

【図７】従来例に係る画像情報処理装置の構成図であ
る。

【図８】従来例に係る画像情報処理方法を説明する第１
のフローチャートである。

【図９】従来例に係る画像情報処理方法を説明する第２
のフローチャートである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 １０２Ｂ １０２ Ｇ０６Ｆ 15/68 ３１０Ａ (72)発明者 森脇 和彦 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 清水 真 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 上原 久夫 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭64−4346（ＪＰ，Ａ) 特開 平３−118596（ＪＰ，Ａ) 特開 昭63−19980（ＪＰ，Ａ) 特開 平４−125588（ＪＰ，Ａ) 特開 平２−85974（ＪＰ，Ａ) 実開 平２−123179（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 5/00 G09G 5/02 G09G 5/36 G06T 5/00 G09G 3/36 H04N 5/66

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐビットの原画像データより、Ｌビット
   （Ｐ＞（Ｌ＋１））で表される階調数以上の階調を疑似
   表示することのできるＬビットの画像表示データを生成
   する画像情報処理方法であって、 前記Ｐビットの画像データのうち下位Ｐ−（Ｌ＋１）ビ
   ットを誤差データとして同一フレーム内の他の画素に拡
   散する誤差拡散法により（Ｌ＋１）ビットの画像データ
   を作成し、前記（Ｌ＋１）ビットの画像データの最下位
   ビットを前記（Ｌ＋１）ビットの画像データの少なくと
   も上位ビットに加算処理するかあるいは非加算処理する
   かを所定の情報に基づいて制御することによってＬビッ
   トの補正された画像表示データを作成することを特徴と
   する画像情報処理方法。
2. 【請求項２】 前記所定の情報は、前記Ｐビットの原画
   像データを含むフレーム情報であり、フレーム毎に前記
   加算処理と非加算処理が交互に選択されることを特徴と
   する請求項１記載の画像情報処理方法。
3. 【請求項３】 前記所定の情報は、前記Ｐビットの原画
   像データを含むフレーム情報、ライン情報、及びドット
   情報に関わり、フレーム毎、ライン毎およびドット毎に
   前記加算処理と非加算処理が交互に選択されることを特
   徴とする請求項１または請求項２記載の画像情報処理方
   法。
4. 【請求項４】 Ｐビットの原画像データより、Ｌビット
   （Ｐ＞（Ｌ＋１））で表される階調数以上の階調を疑似
   表示することのできるＬビットの画像表示データを生成
   する画像情報処理装置であって、 前記Ｐビットの原画像データのうち下位Ｐ−（Ｌ＋１）
   ビットを誤差データとして同一フレーム内の他の画素に
   拡散する誤差拡散法により（Ｌ＋１）ビットの画像デー
   タを作成するフレーム内処理手段と、 所定の情報に基づいて制御信号を発生する信号発生手段
   と、 前記制御信号に基づいて前記（Ｌ＋１）ビットの画像デ
   ータの最下位ビットの伝達を制御するゲート手段と、 前記（Ｌ＋１）ビットの画像データの少なくとも上位Ｌ
   ビットと前記ゲート手段の出力が印加され、Ｌビットの
   画像表示データを出力する演算手段と、 を備え、 前記所定の情報に基づいて前記（Ｌ＋１）ビットの画像
   データの最下位ビットが前記演算手段で加算されるか加
   算されないかが選択されることを特徴とする画像情報処
   理装置。
5. 【請求項５】 前記信号発生手段は、フレームに同期し
   た信号に基づいて、フレーム毎に交番する前記制御信号
   を発生することを特徴とする請求項４記載の画像情報処
   理装置。
6. 【請求項６】 前記信号発生手段は、フレームに同期し
   た信号、水平ラインに同期した信号及びドットに同期し
   た信号に基づいて、ドット毎、ライン毎及びフレーム毎
   に交番する前記制御信号を発生することを特徴とする請
   求項４または請求項５記載の画像情報処理装置。