JPH0657058B2 - 画像表示装置 - Google Patents
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- JPH0657058B2 JPH0657058B2 JP59181885A JP18188584A JPH0657058B2 JP H0657058 B2 JPH0657058 B2 JP H0657058B2 JP 59181885 A JP59181885 A JP 59181885A JP 18188584 A JP18188584 A JP 18188584A JP H0657058 B2 JPH0657058 B2 JP H0657058B2
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- circuit
- data
- control circuit
- data control
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は液晶表示パネルを用いた液晶テレビジョン受像
機における画像表示装置に関する。
機における画像表示装置に関する。
［従来技術とその問題点］ 近年、ＣＲＴに代って液晶表示パネルを用いた携帯用の
液晶テレビジョン受像機が実用化されている。現在、日
本のテレビジョン放送ではＮＴＳＣ方式が使用されてい
るが、このＮＴＳＣ方式において、垂直の走査周期を１
フィールドとすると、そのフィールドの水平走査線数は
２６２．５本になる。これに対して例えば１２０×１６
０画素の液晶表示パネルを用いた場合、走査側電極は１
２０本であり、ビデオ信号の１フィールド間の有効走査
線数の約１／２になり、２走査期間毎に走査側電極１本
を表示駆動する。従って、上記液晶表示パネルを用いた
液晶テレビジョン受像機では、１バックプレート期間は
ビデオ信号における２水平走査期間にあたるが、従来で
はその間に１水平走査期間分のビデオ信号のみのデータ
をサンプリングし、そのデータにより１バックプレート
期間の表示を行なうようにしている。このように従来の
液晶テレビジョン受像機では、通常のテレビジョン受像
機の半分程度のビデオ信号しか取入れていない。このた
め、たまたま採用した水平走査期間のビデオ信号にノイ
ズが含まれていても、そのまま１バックプレートの期間
に亘って表示されてしまう。さらに、前後に隣り合った
一連のビデオ信号がかなり異なったものである場合で
も、そのうちの一方しか採用されないので、表示品質が
悪くなる。
液晶テレビジョン受像機が実用化されている。現在、日
本のテレビジョン放送ではＮＴＳＣ方式が使用されてい
るが、このＮＴＳＣ方式において、垂直の走査周期を１
フィールドとすると、そのフィールドの水平走査線数は
２６２．５本になる。これに対して例えば１２０×１６
０画素の液晶表示パネルを用いた場合、走査側電極は１
２０本であり、ビデオ信号の１フィールド間の有効走査
線数の約１／２になり、２走査期間毎に走査側電極１本
を表示駆動する。従って、上記液晶表示パネルを用いた
液晶テレビジョン受像機では、１バックプレート期間は
ビデオ信号における２水平走査期間にあたるが、従来で
はその間に１水平走査期間分のビデオ信号のみのデータ
をサンプリングし、そのデータにより１バックプレート
期間の表示を行なうようにしている。このように従来の
液晶テレビジョン受像機では、通常のテレビジョン受像
機の半分程度のビデオ信号しか取入れていない。このた
め、たまたま採用した水平走査期間のビデオ信号にノイ
ズが含まれていても、そのまま１バックプレートの期間
に亘って表示されてしまう。さらに、前後に隣り合った
一連のビデオ信号がかなり異なったものである場合で
も、そのうちの一方しか採用されないので、表示品質が
悪くなる。
また、従来の液晶テレビジョン受像機では、信号電極側
のシフトレジスタ及び駆動回路がｎビット構成である場
合、ｎビットのビデオ信号を受入れ、２ｎ階調の表示を
行なっている。このためビット数ｎが少ない場合におい
ては、階調数が少なくなり、きめこまかい中間色を充分
に表わすことができない。階調数を多くするには、上記
ビット数ｎを増加しなければならず、回路構成が複雑化
するという問題がある。
のシフトレジスタ及び駆動回路がｎビット構成である場
合、ｎビットのビデオ信号を受入れ、２ｎ階調の表示を
行なっている。このためビット数ｎが少ない場合におい
ては、階調数が少なくなり、きめこまかい中間色を充分
に表わすことができない。階調数を多くするには、上記
ビット数ｎを増加しなければならず、回路構成が複雑化
するという問題がある。
［発明の目的］ 本発明は上記の点に鑑みてなされたもので、回路構成が
複雑化することなく階調数を増加でき、また、階調数を
増加させない場合には駆動回路を簡易化し得る画像表示
装置を提供することを目的とする。
複雑化することなく階調数を増加でき、また、階調数を
増加させない場合には駆動回路を簡易化し得る画像表示
装置を提供することを目的とする。
［発明の要点］ 本発明は、走査側電極と信号電極がマトリクス状に配列
された画像表示装置において、映像信号をＮビットから
なるデジタルデータに変換するＡ／Ｄ変換回路と、上記
走査電極の走査期間の間に少なくとも１回レベルの変わ
るデータ制御信号を発生する手段と、上記データ制御信
号が第１のレベルのとき上記Ａ／Ｄ変換回路でＡ／Ｄ変
換された１走査線分の映像信号のデジタルデータの上位
Ｎ−１ビットをそのまま出力し、上記データ制御信号が
第２のレベルのとき上記Ａ／Ｄ変換回路でＡ／Ｄ変換さ
れた他の１走査線分の映像信号のデジタルデータの最下
位ビットに１を加算したデータの上位Ｎ−１ビットを出
力するゲート回路と、上記ゲート回路の出力信号により
階調信号を作成する手段とを具備したことを特徴とする
ものである。
された画像表示装置において、映像信号をＮビットから
なるデジタルデータに変換するＡ／Ｄ変換回路と、上記
走査電極の走査期間の間に少なくとも１回レベルの変わ
るデータ制御信号を発生する手段と、上記データ制御信
号が第１のレベルのとき上記Ａ／Ｄ変換回路でＡ／Ｄ変
換された１走査線分の映像信号のデジタルデータの上位
Ｎ−１ビットをそのまま出力し、上記データ制御信号が
第２のレベルのとき上記Ａ／Ｄ変換回路でＡ／Ｄ変換さ
れた他の１走査線分の映像信号のデジタルデータの最下
位ビットに１を加算したデータの上位Ｎ−１ビットを出
力するゲート回路と、上記ゲート回路の出力信号により
階調信号を作成する手段とを具備したことを特徴とする
ものである。
［発明の第１実施例］ 以下図面を参照して本発明の第１実施例を説明する。第
１図は、１２０×１６０画素の液晶テレビジョン受像機
に実施した場合の例を示したものである。同図におい
て、１は同期分離回路で、前段の映像増幅回路（図示せ
ず）より送られてくるビデオ信号から水平同期信号及び
垂直同期信号を分離し、同期制御回路２へ出力する。ま
た、３はＡ／Ｄ変換回路で、上記映像増幅回路から送ら
れてくるビデオ信号を４ビットのデジタル信号Ｏ１〜Ｏ
４に変換し、データ制御回路４へ出力する。上記同期制
御回路２は、同期分離回路１において分離された同期信
号に従って第４図に示す各種タイミング信号を発生し、
セグメント側シフトレジスタ５、ラッチ回路６、階調信
号作成回路７、セグメント側アナログマルチプレクサ
８、コモン側シフトレジスタ９、コモン側アナログマル
チプレクサ10に供給する。また、上記同期制御回路２
は、データ制御信号（デジタル信号）Ｅを発生し、デー
タ制御回路４に与える。このデータ制御回路４は、詳細
を後述するが、Ａ／Ｄ変換回路３からの４ビットのデー
タ及び同期制御回路２からのデータ制御信号Ｅにより３
ビットの信号Ｄ１〜Ｄ３を発生し、上記セグメント側シ
フトレジスタ５へ入力する。このシフトレジスタ５は、
３ビット×１６０段の構成で、データ制御回路４から出
力される３ビットのデータＤ１〜Ｄ３を同期制御回路２
からのチップイネーブル信号ＣＥ及びクロックパルス
１に同期して読込み、ラッチ回路６へ出力する。このラ
ッチ回路６は、３ビット×１６０段構成で、同期制御回
路２からのラッチパルスnyに同期して入力データを読
込み、階調信号作成回路７へ出力する。この階調信号作
成回路７は、同期制御回路２からのクロックパルス１
及びタイミング信号ｃに同期して動作し、ラッチ回路
６のラッチデータに応じて階調信号を作成し、セグメン
ト側アナログマルチプレクサ８へ出力する。また、この
マルチプレクサ８には、液晶駆動電圧発生回路11から駆
動電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５が供給されると共に、同
期制御回路２からフレーム信号φｆが供給される。上記
マルチプレクサ８は、上記階調信号及びフレーム信号φ
ｆに応じて液晶駆動電圧を発生し、１２０×１６０画素
の液晶表示パネル12のセグメント電極を表示駆動する。
また一方、上記コモン側シフトレジスタ９は、１ビット
×１２０段構成で、同期制御回路２から与えられる信号
ｘをタイミング信号nxにより読込んで順次シフトす
る。そして、このコモン側シフトレジスタ９の出力は、
コモン側アナログマルチプレクサ10へ送られる。また、
このマルチプレクサ10には、上記液晶駆動電圧発生回路
11から液晶駆動電圧Ｖ０、Ｖ１、Ｖ４、Ｖ５が供給され
る。上記液晶駆動電圧発生回路11は、Ｖ０〜Ｖ５の液晶
駆動電圧を発生し、上記したように駆動電圧Ｖ０、
Ｖ２、Ｖ３、Ｖ５をマルチプレクサ８に供給し、駆動電
圧Ｖ０、Ｖ１、Ｖ４、Ｖ５をマルチプレクサ10に供給す
る。このマルチプレクサ10は、シフトレジスタ９からの
データに応じて液晶表示パネル12のコモン電極を駆動す
る。
１図は、１２０×１６０画素の液晶テレビジョン受像機
に実施した場合の例を示したものである。同図におい
て、１は同期分離回路で、前段の映像増幅回路（図示せ
ず）より送られてくるビデオ信号から水平同期信号及び
垂直同期信号を分離し、同期制御回路２へ出力する。ま
た、３はＡ／Ｄ変換回路で、上記映像増幅回路から送ら
れてくるビデオ信号を４ビットのデジタル信号Ｏ１〜Ｏ
４に変換し、データ制御回路４へ出力する。上記同期制
御回路２は、同期分離回路１において分離された同期信
号に従って第４図に示す各種タイミング信号を発生し、
セグメント側シフトレジスタ５、ラッチ回路６、階調信
号作成回路７、セグメント側アナログマルチプレクサ
８、コモン側シフトレジスタ９、コモン側アナログマル
チプレクサ10に供給する。また、上記同期制御回路２
は、データ制御信号（デジタル信号）Ｅを発生し、デー
タ制御回路４に与える。このデータ制御回路４は、詳細
を後述するが、Ａ／Ｄ変換回路３からの４ビットのデー
タ及び同期制御回路２からのデータ制御信号Ｅにより３
ビットの信号Ｄ１〜Ｄ３を発生し、上記セグメント側シ
フトレジスタ５へ入力する。このシフトレジスタ５は、
３ビット×１６０段の構成で、データ制御回路４から出
力される３ビットのデータＤ１〜Ｄ３を同期制御回路２
からのチップイネーブル信号ＣＥ及びクロックパルス
１に同期して読込み、ラッチ回路６へ出力する。このラ
ッチ回路６は、３ビット×１６０段構成で、同期制御回
路２からのラッチパルスnyに同期して入力データを読
込み、階調信号作成回路７へ出力する。この階調信号作
成回路７は、同期制御回路２からのクロックパルス１
及びタイミング信号ｃに同期して動作し、ラッチ回路
６のラッチデータに応じて階調信号を作成し、セグメン
ト側アナログマルチプレクサ８へ出力する。また、この
マルチプレクサ８には、液晶駆動電圧発生回路11から駆
動電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５が供給されると共に、同
期制御回路２からフレーム信号φｆが供給される。上記
マルチプレクサ８は、上記階調信号及びフレーム信号φ
ｆに応じて液晶駆動電圧を発生し、１２０×１６０画素
の液晶表示パネル12のセグメント電極を表示駆動する。
また一方、上記コモン側シフトレジスタ９は、１ビット
×１２０段構成で、同期制御回路２から与えられる信号
ｘをタイミング信号nxにより読込んで順次シフトす
る。そして、このコモン側シフトレジスタ９の出力は、
コモン側アナログマルチプレクサ10へ送られる。また、
このマルチプレクサ10には、上記液晶駆動電圧発生回路
11から液晶駆動電圧Ｖ０、Ｖ１、Ｖ４、Ｖ５が供給され
る。上記液晶駆動電圧発生回路11は、Ｖ０〜Ｖ５の液晶
駆動電圧を発生し、上記したように駆動電圧Ｖ０、
Ｖ２、Ｖ３、Ｖ５をマルチプレクサ８に供給し、駆動電
圧Ｖ０、Ｖ１、Ｖ４、Ｖ５をマルチプレクサ10に供給す
る。このマルチプレクサ10は、シフトレジスタ９からの
データに応じて液晶表示パネル12のコモン電極を駆動す
る。
次に上記データ制御回路４の詳細について第２図により
説明する。データ制御回路４は、ナンド回路21、22、23、
インバータ24、ノア回路25、イクスクルーシブノア回路
（以下ＥＸノア回路と略称する）26、27、イクスクルー
シブオア回路（以下ＥＸオア回路と略称する）28からな
っている。そして、Ａ／Ｄ変換回路３から送られてくる
４ビットのデータＯ１〜Ｏ４のうち、Ｏ１はナンド回路
21及びＥＸノア回路26、Ｏ２はナンド回路21、22及びＥ
Ｘオア回路28、Ｏ３はナンド回路21、インバータ24及び
ＥＸノア回路27、Ｏ４はナンド回路23に入力される。こ
のナンド回路23には、更にナンド回路21の出力及び同期
制御回路２からのデータ制御信号Ｅが入力され、その出
力信号はＥＸノア回路27に入力される。また、上記ナン
ド回路23の出力は、インバータ24の出力と共にノア回路
25を介してＥＸオア回路28及びナンド回路22に入力され
る。さらに、このナンド回路22の出力は、ＥＸノア回路
26に入力される。そして、上記ＥＸノア回路26、ＥＸオ
ア回路28、ＥＸノア回路27の出力が３ビットのデータＤ
１〜Ｄ３となってセグメント側シフトレジスタ５へ送ら
れる。上記データ制御信号Ｅは、第４図に示すようにタ
イミング信号nxに同期して“１”と“０”が交互に反
転動作する信号であり、この信号Ｅによってデータ制御
回路４の出力データＤ１〜Ｄ３を２種の値に変化させて
いる。すなわち、上記データ制御回路４は、第３図に示
すようにＡ／Ｄ変換回路３から与えられるデータＯ１〜
Ｏ４に対し、データ制御信号Ｅが“０”あるいは“１”
に変化することによって、値の異なる２種のデータＤ１
〜Ｄ３を出力するようになっている。
説明する。データ制御回路４は、ナンド回路21、22、23、
インバータ24、ノア回路25、イクスクルーシブノア回路
（以下ＥＸノア回路と略称する）26、27、イクスクルー
シブオア回路（以下ＥＸオア回路と略称する）28からな
っている。そして、Ａ／Ｄ変換回路３から送られてくる
４ビットのデータＯ１〜Ｏ４のうち、Ｏ１はナンド回路
21及びＥＸノア回路26、Ｏ２はナンド回路21、22及びＥ
Ｘオア回路28、Ｏ３はナンド回路21、インバータ24及び
ＥＸノア回路27、Ｏ４はナンド回路23に入力される。こ
のナンド回路23には、更にナンド回路21の出力及び同期
制御回路２からのデータ制御信号Ｅが入力され、その出
力信号はＥＸノア回路27に入力される。また、上記ナン
ド回路23の出力は、インバータ24の出力と共にノア回路
25を介してＥＸオア回路28及びナンド回路22に入力され
る。さらに、このナンド回路22の出力は、ＥＸノア回路
26に入力される。そして、上記ＥＸノア回路26、ＥＸオ
ア回路28、ＥＸノア回路27の出力が３ビットのデータＤ
１〜Ｄ３となってセグメント側シフトレジスタ５へ送ら
れる。上記データ制御信号Ｅは、第４図に示すようにタ
イミング信号nxに同期して“１”と“０”が交互に反
転動作する信号であり、この信号Ｅによってデータ制御
回路４の出力データＤ１〜Ｄ３を２種の値に変化させて
いる。すなわち、上記データ制御回路４は、第３図に示
すようにＡ／Ｄ変換回路３から与えられるデータＯ１〜
Ｏ４に対し、データ制御信号Ｅが“０”あるいは“１”
に変化することによって、値の異なる２種のデータＤ１
〜Ｄ３を出力するようになっている。
次に上記実施例の動作を説明する。同期制御回路２から
コモン側シフトレジスタ９に送られる信号ｘは、垂直
同期信号に同期して第４図に示すように１バックプレー
トの期間出力される。この信号ｘは、同期制御回路２
から１バックプレート期間毎に出力されるクロックnx
によりコモン側シフトレジスタ９に読込まれると共に、
シフトレジスタ９内を順次シフトされる。従って、シフ
トレジスタ９からは、第４図に示すように１バックプレ
ートの時間幅Ｆを持つ信号Ｘ１、Ｘ２、…が順次出力さ
れ、コモン側アナログマルチプレクサ10へ送られる。こ
のマルチプレクサ10は、シフトレジスタ９からの信号に
応じて液晶駆動信号Ｖ０、Ｖ１、Ｖ４、Ｖ５を液晶表示
パネル12に供給してコモン電極を駆動する。すなわち、
上記信号Ｘ１は１バックプレート期間ａ１、信号Ｘ２は
次の１バックプレート期間ａ２、…と、各々のコモン電
極を順次選択する。また、上記マルチプレクサ10は、フ
レーム信号φに同期して液晶駆動信号を反転させる。
コモン側シフトレジスタ９に送られる信号ｘは、垂直
同期信号に同期して第４図に示すように１バックプレー
トの期間出力される。この信号ｘは、同期制御回路２
から１バックプレート期間毎に出力されるクロックnx
によりコモン側シフトレジスタ９に読込まれると共に、
シフトレジスタ９内を順次シフトされる。従って、シフ
トレジスタ９からは、第４図に示すように１バックプレ
ートの時間幅Ｆを持つ信号Ｘ１、Ｘ２、…が順次出力さ
れ、コモン側アナログマルチプレクサ10へ送られる。こ
のマルチプレクサ10は、シフトレジスタ９からの信号に
応じて液晶駆動信号Ｖ０、Ｖ１、Ｖ４、Ｖ５を液晶表示
パネル12に供給してコモン電極を駆動する。すなわち、
上記信号Ｘ１は１バックプレート期間ａ１、信号Ｘ２は
次の１バックプレート期間ａ２、…と、各々のコモン電
極を順次選択する。また、上記マルチプレクサ10は、フ
レーム信号φに同期して液晶駆動信号を反転させる。
一方、映像増幅回路から送られてくるビデオ信号は、Ａ
／Ｄ変換回路３により第４図に示すように各水平走査期
間ｄ１、ｄ２、…においてサンプリングされ、４ビット
のデジタル信号Ｏ１〜Ｏ４に変換されてデータ制御回路
４に送られる。このデータ制御回路４は、第２図に示す
ようにＡ／Ｄ変換回路３からの信号Ｏ１〜Ｏ４及び同期
制御回路２からのデータ制御信号Ｅに応じて３ビットの
データＤ１〜Ｄ４を出力する。すなわち、データ制御回
路４は、第３図に示すようにＡ／Ｄ変換回路３からのデ
ータＯ１〜Ｏ４に対し、データ制御信号Ｅが「Ｅ＝０」
の場合と、「Ｅ＝１」の場合とで異なったデータＤ１〜
Ｄ３を出力する。上記データ制御信号Ｅは、第４図に示
すようにラッチパルスnyに同期して信号レベルが反転
する。従って、上記データ制御信号Ｅは、例えば１バッ
クプレート期間の前半ｂが“０”、後半ｃが“１”に変
化する。そして、上記データ制御回路４から出力される
データＤ１〜Ｄ３は、セグメント側シフトレジスタ５へ
送られる。このシフトレジスタ５は、同期制御回路２か
らチップイネーブル信号ＣＥが与えられた場合に、クロ
ック１に同期してＡ／Ｄ変換回路３からのデータＤ１
〜Ｄ３を読込む。そして、このシフトレジスタ５の全桁
にデータが読込まれると、同期制御回路２からラッチパ
ルスnyが出力され、シフトレジスタ５の保持データが
ラッチ回路６にラッチされて階調信号作成回路７に送ら
れる。この階調信号作成回路７は、ラッチ回路６からの
データに応じてクロックｃをカウントして階調信号を
作成し、マルチプレクサ８に出力する。このマルチプレ
クサ８は、階調信号作成回路７からの階調信号に応じて
液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を液晶表示パネル
12へ供給し、セグメント電極を表示駆動する。この場
合、マルチプレクサ８は、フレーム信号φに同期して
液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を反転し、液晶表
示パネル12をダイナミック駆動している。上記のように
して、データ制御回路４から出力されるデータに応じて
階調信号が作成され、液晶表示パネル12が駆動される
が、データ制御回路４はデータ制御信号Ｅに応じて異な
った動作をする。従って、１バックプレート期間の前半
と後半で全く同じデータがＡ／Ｄ変換回路３から出力さ
れたとしても、データ制御回路４からは１バックプレー
ト期間の前半と後半とでは第３図に示すように異なった
データを出力する。すなわち、上記データ制御回路４に
おいては、データ制御信号Ｅにより水平の１走査期間毎
にその出力レベルが切換えられる。すなわち、データ制
御信号Ｅが“０”レベルの時、入力データＯ１〜Ｏ４の
うち上位３ビットがそのままＤ１〜Ｄ３としてデータ制
御回路４から出力され、これが１走査期間の表示に使用
される。そして、次の１走査期間においてはデータ制御
信号Ｅが“１”レベルとなり、Ａ／Ｄ変換回路３の出力
データＯ１〜Ｏ４のうち最下位ビットＯ４が“０”の時
は上位３ビットがそのままＤ１〜Ｄ３として、また、最
下位ビットＯ４が“１”のときは上位３ビットに「１」
が加算された値となり、これがＤ１〜Ｄ３としてデータ
制御回路４から出力される。
／Ｄ変換回路３により第４図に示すように各水平走査期
間ｄ１、ｄ２、…においてサンプリングされ、４ビット
のデジタル信号Ｏ１〜Ｏ４に変換されてデータ制御回路
４に送られる。このデータ制御回路４は、第２図に示す
ようにＡ／Ｄ変換回路３からの信号Ｏ１〜Ｏ４及び同期
制御回路２からのデータ制御信号Ｅに応じて３ビットの
データＤ１〜Ｄ４を出力する。すなわち、データ制御回
路４は、第３図に示すようにＡ／Ｄ変換回路３からのデ
ータＯ１〜Ｏ４に対し、データ制御信号Ｅが「Ｅ＝０」
の場合と、「Ｅ＝１」の場合とで異なったデータＤ１〜
Ｄ３を出力する。上記データ制御信号Ｅは、第４図に示
すようにラッチパルスnyに同期して信号レベルが反転
する。従って、上記データ制御信号Ｅは、例えば１バッ
クプレート期間の前半ｂが“０”、後半ｃが“１”に変
化する。そして、上記データ制御回路４から出力される
データＤ１〜Ｄ３は、セグメント側シフトレジスタ５へ
送られる。このシフトレジスタ５は、同期制御回路２か
らチップイネーブル信号ＣＥが与えられた場合に、クロ
ック１に同期してＡ／Ｄ変換回路３からのデータＤ１
〜Ｄ３を読込む。そして、このシフトレジスタ５の全桁
にデータが読込まれると、同期制御回路２からラッチパ
ルスnyが出力され、シフトレジスタ５の保持データが
ラッチ回路６にラッチされて階調信号作成回路７に送ら
れる。この階調信号作成回路７は、ラッチ回路６からの
データに応じてクロックｃをカウントして階調信号を
作成し、マルチプレクサ８に出力する。このマルチプレ
クサ８は、階調信号作成回路７からの階調信号に応じて
液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を液晶表示パネル
12へ供給し、セグメント電極を表示駆動する。この場
合、マルチプレクサ８は、フレーム信号φに同期して
液晶駆動信号Ｖ０、Ｖ２、Ｖ３、Ｖ５を反転し、液晶表
示パネル12をダイナミック駆動している。上記のように
して、データ制御回路４から出力されるデータに応じて
階調信号が作成され、液晶表示パネル12が駆動される
が、データ制御回路４はデータ制御信号Ｅに応じて異な
った動作をする。従って、１バックプレート期間の前半
と後半で全く同じデータがＡ／Ｄ変換回路３から出力さ
れたとしても、データ制御回路４からは１バックプレー
ト期間の前半と後半とでは第３図に示すように異なった
データを出力する。すなわち、上記データ制御回路４に
おいては、データ制御信号Ｅにより水平の１走査期間毎
にその出力レベルが切換えられる。すなわち、データ制
御信号Ｅが“０”レベルの時、入力データＯ１〜Ｏ４の
うち上位３ビットがそのままＤ１〜Ｄ３としてデータ制
御回路４から出力され、これが１走査期間の表示に使用
される。そして、次の１走査期間においてはデータ制御
信号Ｅが“１”レベルとなり、Ａ／Ｄ変換回路３の出力
データＯ１〜Ｏ４のうち最下位ビットＯ４が“０”の時
は上位３ビットがそのままＤ１〜Ｄ３として、また、最
下位ビットＯ４が“１”のときは上位３ビットに「１」
が加算された値となり、これがＤ１〜Ｄ３としてデータ
制御回路４から出力される。
このため階調信号作成回路７においては、第５図に示す
ように１バックプレート期間の前半ｂと後半ｃとで異な
った階調信号が作成される。上記第５図は「０」〜「１
５」の階調信号波形を示したものである。一方、液晶表
示パネル12においては、上記１バックプレートの期間、
同じコモン電極が走査されている。従って、階調信号作
成回路７において作成される階調信号は、第５図に示す
ように１バックプレート期間の前半ｂと後半ｃとを合せ
て１つの階調レベルが決定される。上記１バックプレー
ト期間の前半ｂと後半ｃでは、各々の走査線の映像のデ
ータには殆んど変化が無いと見なせるので、データ制御
回路４から出力される３ビットのデータＤ１〜Ｄ３によ
り、「０」〜「１５」の１６種の階調制御を行なうこと
ができる。
ように１バックプレート期間の前半ｂと後半ｃとで異な
った階調信号が作成される。上記第５図は「０」〜「１
５」の階調信号波形を示したものである。一方、液晶表
示パネル12においては、上記１バックプレートの期間、
同じコモン電極が走査されている。従って、階調信号作
成回路７において作成される階調信号は、第５図に示す
ように１バックプレート期間の前半ｂと後半ｃとを合せ
て１つの階調レベルが決定される。上記１バックプレー
ト期間の前半ｂと後半ｃでは、各々の走査線の映像のデ
ータには殆んど変化が無いと見なせるので、データ制御
回路４から出力される３ビットのデータＤ１〜Ｄ３によ
り、「０」〜「１５」の１６種の階調制御を行なうこと
ができる。
［発明の第２実施例］ 第１図に示す第１実施例では、同期制御回路２からデー
タ制御回路４にデータ制御信号Ｅを与えてデータＤ１〜
Ｄ３を制御するようにしたが、この第２実施例では、第
６図に示すように同期制御回路２から出力されるフレー
ム信号φをデータ制御信号としてデータ制御回路４に
入力し、また、同期制御回路２からラッチ回路６、階調
信号作成回路７、コモン側シフトレジスタ９にタイミン
グ信号ｎを与えている。上記タイミング信号ｎは、
第７図に示すように水平同期信号に対して１本おきに出
力される信号で、第１図におけるタイミング信号nxに
等しい信号である。また、チップイネーブル信号ＣＥ
は、各水平走査線に対して１本おきに出力され、ビデオ
信号を１水平走査おきに選択する。
タ制御回路４にデータ制御信号Ｅを与えてデータＤ１〜
Ｄ３を制御するようにしたが、この第２実施例では、第
６図に示すように同期制御回路２から出力されるフレー
ム信号φをデータ制御信号としてデータ制御回路４に
入力し、また、同期制御回路２からラッチ回路６、階調
信号作成回路７、コモン側シフトレジスタ９にタイミン
グ信号ｎを与えている。上記タイミング信号ｎは、
第７図に示すように水平同期信号に対して１本おきに出
力される信号で、第１図におけるタイミング信号nxに
等しい信号である。また、チップイネーブル信号ＣＥ
は、各水平走査線に対して１本おきに出力され、ビデオ
信号を１水平走査おきに選択する。
上記の構成において、映像増幅回路から送られてくるビ
デオ信号は、Ａ／Ｄ変換回路３において４ビットのデジ
タルデータＯ１〜Ｏ４にＡ／Ｄ変換され、データ制御回
路４へ入力される。このデータ制御回路４は、データ制
御回路４から送られてくるデジタル信号Ｏ１〜Ｏ４を同
期制御回路２からのフレーム信号φに応じて上記第１
の実施例と同様にして３ビットのデータＤ１〜Ｄ３に変
換する。このデータ制御回路４から出力されるデータＤ
１〜Ｄ３は、チップイネーブル信号ＣＥ及びクロック
１に同期してセグメント側シフトレジスタ５に順次読込
まれる。そして、このシフトレジスタ５に書込まれたデ
ータは、タイミング信号ｎに同期してラッチ回路６に
ラッチされ、階調信号作成回路７へ送られる。この階調
信号作成回路７は、ラッチ回路６にラッチされたデータ
に対してタイミング信号ｎ、ｃにより階調信号を作
成し、セグメント側アナログマルチプレクサ８へ出力
し、液晶表示パネル12を表示駆動させる。
デオ信号は、Ａ／Ｄ変換回路３において４ビットのデジ
タルデータＯ１〜Ｏ４にＡ／Ｄ変換され、データ制御回
路４へ入力される。このデータ制御回路４は、データ制
御回路４から送られてくるデジタル信号Ｏ１〜Ｏ４を同
期制御回路２からのフレーム信号φに応じて上記第１
の実施例と同様にして３ビットのデータＤ１〜Ｄ３に変
換する。このデータ制御回路４から出力されるデータＤ
１〜Ｄ３は、チップイネーブル信号ＣＥ及びクロック
１に同期してセグメント側シフトレジスタ５に順次読込
まれる。そして、このシフトレジスタ５に書込まれたデ
ータは、タイミング信号ｎに同期してラッチ回路６に
ラッチされ、階調信号作成回路７へ送られる。この階調
信号作成回路７は、ラッチ回路６にラッチされたデータ
に対してタイミング信号ｎ、ｃにより階調信号を作
成し、セグメント側アナログマルチプレクサ８へ出力
し、液晶表示パネル12を表示駆動させる。
しかして、上記データ制御回路４においては、フレーム
信号φにより１フィールド毎にその出力レベルが切換
えられる。すなわち、フレーム信号φが“０”レベル
の時、入力データＯ１〜Ｏ４のうち上位３ビットがその
ままＤ１〜Ｄ３としてデータ制御回路４から出力され、
これが１フィールド間の表示に使用される。そして、次
の１フィールドにおいてはフレーム信号φが“１”レ
ベルとなり、Ａ／Ｄ変換回路３の出力データＯ１〜Ｏ４
のうち最下位ビットＯ４が“０”の時は上位３ビットが
そのままＤ１〜Ｄ３として、また、最下位ビットＯ４が
“１”のときは上位３ビットに「１」が加算された値と
なり、これがＤ１〜Ｄ３としてデータ制御回路４から出
力される。
信号φにより１フィールド毎にその出力レベルが切換
えられる。すなわち、フレーム信号φが“０”レベル
の時、入力データＯ１〜Ｏ４のうち上位３ビットがその
ままＤ１〜Ｄ３としてデータ制御回路４から出力され、
これが１フィールド間の表示に使用される。そして、次
の１フィールドにおいてはフレーム信号φが“１”レ
ベルとなり、Ａ／Ｄ変換回路３の出力データＯ１〜Ｏ４
のうち最下位ビットＯ４が“０”の時は上位３ビットが
そのままＤ１〜Ｄ３として、また、最下位ビットＯ４が
“１”のときは上位３ビットに「１」が加算された値と
なり、これがＤ１〜Ｄ３としてデータ制御回路４から出
力される。
上記した隣接する２つのフィールドでは、各々の走査線
のビデオ信号には殆んど変化が無いと見なせるので、第
８図に示すように２つのフィールドＦ、Ｇを１区切りと
して濃淡を表出させることにより、データ制御回路４か
ら３ビットの信号Ｄ１〜Ｄ３すなわち８階調の信号しか
出力していなくても約４ビットすなわち１５階調の信号
を出力していることになる。
のビデオ信号には殆んど変化が無いと見なせるので、第
８図に示すように２つのフィールドＦ、Ｇを１区切りと
して濃淡を表出させることにより、データ制御回路４か
ら３ビットの信号Ｄ１〜Ｄ３すなわち８階調の信号しか
出力していなくても約４ビットすなわち１５階調の信号
を出力していることになる。
［発明の効果］ 以上詳記したように、この発明によれば、簡単なゲート
回路でＮビットのデジタルデータをＮ−１ビットに変換
することができるので、回路構成を複雑化することなく
階調数を増加でき、また、階調数を増加しない場合には
駆動回路を簡易化することができる。
回路でＮビットのデジタルデータをＮ−１ビットに変換
することができるので、回路構成を複雑化することなく
階調数を増加でき、また、階調数を増加しない場合には
駆動回路を簡易化することができる。
第１図ないし第５図は本発明の第１実施例を示すもの
で、第１図は回路構成を示すブロック図、第２図は第１
図におけるデータ制御回路の詳細を示す図、第３図は上
記データ制御回路における入力データと出力データとの
関係を示す図、第４図は動作を説明するためのタイミン
グチャート、第５図は階調信号波形図、第６図ないし第
８図は本発明の第２実施例を示すもので、第６図は回路
構成を示すブロック図、第７図は動作を説明するための
タイミングチャート、第８図は階調信号波形図である。 １…同期分離回路、２…同期制御回路、３…Ａ／Ｄ変換
回路、４…データ制御回路、５…セグメント側シフトレ
ジスタ、６…ラッチ回路、７…階調信号作成回路、８…
セグメント側アナログマルチプレクサ、９…コモン側シ
フトレジスタ、10…コモン側アナログマルチプレクサ、
11…液晶駆動電圧発生回路、12…液晶表示パネル。
で、第１図は回路構成を示すブロック図、第２図は第１
図におけるデータ制御回路の詳細を示す図、第３図は上
記データ制御回路における入力データと出力データとの
関係を示す図、第４図は動作を説明するためのタイミン
グチャート、第５図は階調信号波形図、第６図ないし第
８図は本発明の第２実施例を示すもので、第６図は回路
構成を示すブロック図、第７図は動作を説明するための
タイミングチャート、第８図は階調信号波形図である。 １…同期分離回路、２…同期制御回路、３…Ａ／Ｄ変換
回路、４…データ制御回路、５…セグメント側シフトレ
ジスタ、６…ラッチ回路、７…階調信号作成回路、８…
セグメント側アナログマルチプレクサ、９…コモン側シ
フトレジスタ、10…コモン側アナログマルチプレクサ、
11…液晶駆動電圧発生回路、12…液晶表示パネル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−53922（ＪＰ，Ａ) 特開 昭58−31387（ＪＰ，Ａ)
Claims (1)
- 【請求項１】走査側電極と信号電極がマトリクス状に配
列された画像表示装置において、 映像信号をＮビットからなるデジタルデータに変換する
Ａ／Ｄ変換回路と、 上記走査電極の走査期間の間に少なくとも１回レベルの
変わるデータ制御信号を発生する手段と、 上記データ制御信号が第１のレベルのとき上記Ａ／Ｄ変
換回路でＡ／Ｄ変換された１走査線分の映像信号のデジ
タルデータの上位Ｎ−１ビットをそのまま出力し、上記
データ制御信号が第２のレベルのとき上記Ａ／Ｄ変換回
路でＡ／Ｄ変換された他の１走査線分の映像信号のデジ
タルデータの最下位ビットに１を加算したデータの上位
Ｎ−１ビットを出力するゲート回路と、 上記ゲート回路の出力信号により階調信号を作成する手
段と を具備したことを特徴とする画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181885A JPH0657058B2 (ja) | 1984-08-31 | 1984-08-31 | 画像表示装置 |
| US06/769,002 US4775891A (en) | 1984-08-31 | 1985-08-23 | Image display using liquid crystal display panel |
| GB08521384A GB2164190B (en) | 1984-08-31 | 1985-08-28 | Image display apparatus |
| DE19853531210 DE3531210A1 (de) | 1984-08-31 | 1985-08-31 | Bildanzeigeeinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181885A JPH0657058B2 (ja) | 1984-08-31 | 1984-08-31 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160089A JPS6160089A (ja) | 1986-03-27 |
| JPH0657058B2 true JPH0657058B2 (ja) | 1994-07-27 |
Family
ID=16108573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181885A Expired - Lifetime JPH0657058B2 (ja) | 1984-08-31 | 1984-08-31 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0657058B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772772B2 (ja) * | 1986-05-07 | 1995-08-02 | 三菱電機株式会社 | 液晶駆動制御装置 |
| US5376944A (en) * | 1990-05-25 | 1994-12-27 | Casio Computer Co., Ltd. | Liquid crystal display device with scanning electrode selection means |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453922A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Luminance modulation system of video display unit |
| JPS5831387A (ja) * | 1981-08-20 | 1983-02-24 | セイコーエプソン株式会社 | 単純マトリクス液晶表示装置 |
-
1984
- 1984-08-31 JP JP59181885A patent/JPH0657058B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160089A (ja) | 1986-03-27 |
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