JPH07129125A - 画素配列表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 サンプリングパルス信号の遅延に起因する輝
度差の発生およびコントラストの低下を抑制する。 【構成】 メモリ６からＤ／Ａ変換回路７１，７２のそ
れぞれにディジタルＲ，Ｇ，Ｂ信号が供給される。Ｄ／
Ａ変換回路７１は、クロック信号ＣＬＫ１０に応答して
ディジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変換し、液晶パネル
３の奇数次配列画素用の第１のアナログＲ，Ｇ，Ｂ信号
Ｒ１０，Ｇ１０，Ｂ１０を第１および第２の水平ドライ
バ１１，１２に供給する。Ｄ／Ａ変換回路７２は、クロ
ック信号ＣＬＫ２０に応答して、ディジタルＲ，Ｇ，Ｂ
信号をＤ／Ａ変換し、液晶パネル３の偶数次配列画素用
の第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２
０を第３および第４の水平ドライバ１３，１４に供給す
る。これにより、第１および第２のアナログＲ，Ｇ，Ｂ
信号は、直流電圧波形または矩形波に近い波形として各
水平ドライバに供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のアナログドラ
イバを用いて駆動される液晶ディスプレイおよびプラズ
マディスプレイなどの画素が配列された表示装置に関す
るものである。

【０００２】

【従来の技術】従来、液晶ディスプレイおよびプラズマ
ディスプレイ等の画素が配列された表示装置（以下、フ
ラットディスプレイと呼ぶ）が知られている。

【０００３】前記フラットディスプレイのうちのたとえ
ば液晶ディスプレイにおける液晶パネルの駆動回路に
は、映像信号を入力して画素信号を導出する水平ドライ
バと、線順次走査のための垂直ドライバとが用いられ
る。特にディスプレイの高精細化により画素が多く設け
られた液晶ディスプレイの駆動回路においては、多数の
画素に対応するために複数個の水平ドライバが用いられ
ている。

【０００４】また、液晶パネルでの多色化および多階調
化を実現するために、水平ドライバとして一般的にアナ
ログドライバが用いられる。この場合、前記アナログド
ライバに中間階調に対応するアナログ電圧を印加するこ
とにより液晶パネルに中間階調を表示するようになって
いる。

【０００５】図１０は、従来の液晶パネルの駆動回路の
ブロック図である。図１０を参照して、この液晶パネル
の駆動回路は、第１の水平ドライバ１１、第２の水平ド
ライバ１２、第３の水平ドライバ１３、第４の水平ドラ
イバ１４、垂直ドライバ２、液晶パネル３、Ａ／Ｄ変換
回路５、メモリ６、Ｄ／Ａ変換回路７および映像処理回
路８を含む。

【０００６】液晶パネル３は、画素をマトリックス状に
配列したものである。第１の水平ドライバ１１は液晶パ
ネル３の水平方向の左半分の画素のうちの奇数次配列画
素に対応するものであり、第２の水平ドライバ１２はそ
の右半分の画素のうちの奇数次配列画素に対応するもの
である。

【０００７】第３の水平ドライバ１３は液晶パネル３の
水平方向の左半分の画素のうちの偶数次配列画素に対応
するものであり、第４の水平ドライバ１４はその右半分
の画素のうちの偶数次配列画素に対応するものである。

【０００８】第１の水平ドライバ１１は、タイミングジ
ェネレータ１１Ａおよびサンプルホールド回路１１Ｂを
含む。第２の水平ドライバ１２は、タイミングジェネレ
ータ１２Ａおよびサンプルホールド回路１２Ｂを含む。

【０００９】第３の水平ドライバ１３は、タイミングジ
ェネレータ１３Ａおよびサンプルホールド回路１３Ｂを
含む。第４の水平ドライバ１４は、タイミングジェネレ
ータ１４Ａおよびサンプルホールド回路１４Ｂを含む。

【００１０】サンプルホールド回路１１Ｂ，１２Ｂ，１
３Ｂ，１４Ｂの各々は、スイッチＳＷ，コンデンサＣお
よびバッファアンプＢＡを１組とした所定数の素子の組
を含む。サンプルホールド回路１１Ｂ〜１４Ｂにおける
前記素子の組の合計数は、液晶パネル３の水平方向に配
された画素数と同じ数だけ設けられる。

【００１１】Ａ／Ｄ変換回路５は、チューナまたは外部
出力端子から供給されるアナログＲ，Ｇ，Ｂ信号Ｒ０，
Ｇ０，Ｂ０とクロック信号ＣＬＫ３０とを受ける。メモ
リ６は、Ａ／Ｄ変換回路５の出力信号を受ける。Ｄ／Ａ
変換回路７は、メモリ６の出力信号とクロック信号ＣＬ
Ｋ３０とを受ける。映像処理回路８は、Ｄ／Ａ変換回路
７の出力信号を受ける。映像処理回路８から出力される
アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂは、サンプルホール
ド回路１１Ｂ〜１４Ｂのそれぞれに供給される。

【００１２】タイミングジェネレータ１１Ａ，１２Ａの
それぞれは、クロック信号ＣＬＫ１を受ける。タイミン
グジェネレータ１３Ａ，１４Ａのそれぞれは、クロック
信号ＣＬＫ１の反転信号であるクロック信号ＣＬＫ２を
受ける。サンプルホールド回路１１Ｂ〜１４Ｂの各々
は、映像処理回路８から出力されるアナログＲ，Ｇ，Ｂ
信号Ｒ，Ｇ，ＢをスイッチＳＷのそれぞれの一端に受け
る。

【００１３】さらに、サンプルホールド回路１１Ｂは、
タイミングジェネレータ１１Ａの出力信号を各スイッチ
ＳＷの制御信号として受ける。サンプルホールド回路１
２Ｂは、タイミングジェネレータ１２Ａの出力信号を各
スイッチＳＷの制御信号として受ける。

【００１４】サンプルホールド回路１３Ｂは、タイミン
グジェネレータ１３Ａの出力信号を各スイッチＳＷの制
御信号として受ける。サンプルホールド回路１４Ｂは、
タイミングジェネレータ１４Ａの出力信号を各スイッチ
ＳＷの制御信号として受ける。

【００１５】サンプルホールド回路１１Ｂ〜１４Ｂの各
々においては、スイッチＳＷの他端からの信号をバッフ
ァアンプＢＡおよびコンデンサＣが受ける。

【００１６】液晶パネル３は、垂直ドライバ２の出力信
号と、第１〜第４の水平ドライバ１１〜１４のそれぞれ
のバッファアンプＢＡからの出力信号を受ける。

【００１７】次に、図１０の液晶パネルの駆動回路の動
作について説明する。Ａ／Ｄ変換回路５は、クロック信
号ＣＬＫ３０に応答してアナログＲ，Ｇ，Ｂ信号Ｒ０，
Ｇ０，Ｂ０のそれぞれをＡ／Ｄ変換し、ディジタルＲ，
Ｇ，Ｂ信号を出力する。メモリ６は、液晶パネル３にお
けるインタレース走査のために、液晶パネル３の水平方
向の複数ライン分のディジタルＲ，Ｇ，Ｂ信号を書込
み、書込まれたディジタルＲ，Ｇ，Ｂ信号を所定タイミ
ングで読出して出力する。

【００１８】Ｄ／Ａ変換回路７は、クロック信号ＣＬＫ
３０に応答してメモリ６から読出されたディジタルＲ，
Ｇ，Ｂ信号をＤ／Ａ変換し、その変換により得られるア
ナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂを映像処理回路８に供
給する。映像処理回路８は、供給されたアナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂについてγ補正等の映像処理を行
ない、その処理結果としてのアナログＲ，Ｇ，Ｂ信号
Ｒ，Ｇ，Ｂをサンプルホールド回路１１Ｂ〜１４Ｂのそ
れぞれに供給する。

【００１９】タイミングジェネレータ１１Ａ，１２Ａの
それぞれは、入力されたクロック信号ＣＬＫ１に基づい
てアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの周波数と同じ周
波数のサンプリングパルス信号を発生させる。タイミン
グジェネレータ１３Ａ，１４Ａのそれぞれは、入力され
たクロック信号ＣＬＫ２に基づいてアナログＲ，Ｇ，Ｂ
信号Ｒ，Ｇ，Ｂの周波数と同じ周波数のサンプリングパ
ルス信号を発生させる。

【００２０】タイミングジェネレータ１１Ａ〜１４Ａに
おいて発生されたサンプリングパルス信号のそれぞれ
は、対応するサンプルホールド回路１１Ｂ〜１４Ｂに与
えられる。

【００２１】サンプルホールド回路１１Ｂ〜１４Ｂの各
々においては、サンプリングパルス信号の立上りのタイ
ミングによって各スイッチＳＷが閉成され、アナログ
Ｒ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのサンプリング値が、対応す
るコンデンサＣにホールドされる。

【００２２】このような信号のホールド動作は、１水平
期間において行なわれる。そして、次の水平期間におい
て、コンデンサＣのホールド値が、対応するバッファア
ンプＢＡを介して、線順次で液晶パネル３に向けて出力
される。

【００２３】液晶パネル３では第１〜第４の水平ドライ
バ１１〜１４による水平走査と、垂直ドライバ２による
垂直走査とに基づいてアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，
Ｂに対応する画像を表示する。

【００２４】次に、従来の液晶パネルの駆動回路のその
他の例について説明する。図１１は、従来の液晶パネル
の駆動回路のその他の例のブロック図である。図１１に
おいて図１０と一致する部分には同一の参照符号を付
し、その説明を省略する。

【００２５】図１１の液晶パネルの駆動回路が図１０の
ものと異なるのは、アンプ９０１および反転アンプ９０
２が設けられていることである。アンプ９０１は、映像
処理回路８と、第１および第２の水平ドライバ１１，１
２のそれぞれとの間に接続される。反転アンプ９０２
は、映像処理回路８と、第３および第４の水平ドライバ
１３，１４のそれぞれとの間に接続される。

【００２６】この液晶パネルの駆動回路においては、映
像処理回路８からアンプ９０１を経て増幅されたアナロ
グＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが第１および第２の水平ド
ライバ１１，１２のそれぞれに供給される。一方、映像
処理回路８から反転アンプ９０２を経て反転増幅された
アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが第３および第４の
水平ドライバ１３，１４のそれぞれに供給される。その
他の構成および動作は図１０の液晶パネルの駆動回路と
同様である。

【００２７】

【発明が解決しようとする課題】ところが、前述した図
１０に示される駆動回路または図１１に示される駆動回
路を有する従来のフラットディスプレイにおいては、次
のような問題があった。以下に、その問題について図１
０の液晶パネルの駆動回路を例にとって説明する。図１
２は、図１０の液晶パネルの駆動回路における主要な信
号波形を示すタイミングチャートである。

【００２８】図１２においては、水平ドライバ１１〜１
４のそれぞれに供給されるアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂ、第１〜第４の水平ドライバにおけるサンプリン
グパルス信号ＳＰ１〜ＳＰ４およびクロック信号ＣＬＫ
１，ＣＬＫ２が、第１および第３の水平ドライバ１１，
１３と第２および第４の水平ドライバ１２，１４とのそ
れぞれの組について示される。

【００２９】図１２において、ｘ−ｘ線の左側が第１お
よび第３の水平ドライバ１１，１３についての波形図で
あり、その右側が第１および第２の水平ドライバ１２，
１４についての波形図である。

【００３０】また、サンプリングパルス信号ＳＰ１，Ｓ
Ｐ２は、クロック信号ＣＬＫ１の１パルスごとに、サン
プルホールド回路１１Ｂ，１２ＢのスイッチＳＷのそれ
ぞれに順次１パルスずつ与えられるものである。同様
に、サンプリングパルス信号ＳＰ３，ＳＰ４は、クロッ
ク信号ＣＬＫ２の１パルスごとに、サンプルホールド回
路１３Ｂ，１４ＢのスイッチＳＷのそれぞれに順次１パ
ルスずつ与えられるものである。

【００３１】ただし、図１２においては、サンプリング
パルス信号ＳＰ１〜ＳＰ４のそれぞれと、アナログＲ，
Ｇ，Ｂ信号Ｒ，Ｇ，Ｂおよびクロック信号ＣＬＫ１，Ｃ
ＬＫ２との対応関係を明らかにするために、サンプリン
グパルス信号ＳＰ１，ＳＰ２を時系列に合成して示すと
ともにサンプリングパルス信号ＳＰ３，ＳＰ４を時系列
的に合成して示してある。

【００３２】図１０の第１〜第４の水平ドライバ１１〜
１４のそれぞれは、アナログドライバである。このた
め、そのアナログドライバを構成する回路の回路乗数等
の電気的特性により、サンプルホールド回路１１Ｂ，１
２Ｂのそれぞれに供給されるサンプリングパルス信号Ｓ
Ｐ１，ＳＰ２は、図１２に示されるようにクロック信号
ＣＬＫ１に対して遅延する。

【００３３】同様に、サンプルホールド回路１３Ｂ，１
４Ｂのそれぞれに供給されるサンプリングパルス信号Ｓ
Ｐ３，ＳＰ４は、クロック信号ＣＬＫ２に対して遅延す
る。

【００３４】また、第１〜第４の水平ドライバ１１〜１
４のそれぞれが異なるＬＳＩチップに設けられている場
合には、ＬＳＩチップ間での電気的特性が異なる。この
ような場合においては、ＬＳＩチップ間での電気的特性
の相違によって、サンプリングパルス信号ＳＰ１，ＳＰ
２間の遅延差およびサンプリングパルス信号ＳＰ３，Ｓ
Ｐ４間の遅延差は、それぞれ一般的に１０ｎｓ以上とな
る。

【００３５】ここで、図１０の第１および第３の水平ド
ライバ１１，１３におけるクロック信号ＣＬＫ１，ＣＬ
Ｋ２のそれぞれに対するサンプリングパルス信号ＳＰ
１，ＳＰ２のそれぞれの遅延量を５ｎｓ、第２および第
４の水平ドライバ１２，１４におけるクロック信号ＣＬ
Ｋ３，ＣＬＫ２に対するサンプリングパルス信号ＳＰ
３，ＳＰ４のそれぞれの遅延量を１５ｎｓと仮定する。
そして、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂが２．５Ｖ
のバイアスを有し、周波数１５ＭＨｚ、振幅５Ｖｐ−ｐ
の正弦波であると仮定する。

【００３６】この場合、図１２における第１および第３
の水平ドライバ側のアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ
の最大値のサンプリング点Ａにおける電位ＶＡは下記
（１）式で表される値となる。

【００３７】

【数１】

【００３８】また、第２および第４の水平ドライバ側の
最大値のサンプリング点Ｂにおける電位ＶＢは下記
（２）式で表される値となる。

【００３９】

【数２】

【００４０】このように、水平ドライバ間でサンプリン
グパルス信号に遅延差があると、サンプリングされた最
大値において大きな電位差が生じる。その結果、液晶パ
ネル３の画面の左右で輝度差が生じることになる。

【００４１】一方、第１および第３の水平ドライバ側の
最小値のサンプリング点Ｃにおける電位ＶＣは下記
（３）式で表される値になる。

【００４２】

【数３】

【００４３】また、第２および第４の水平ドライバ側の
最小値のサンプリング点Ｄにおける電位ＶＤは下記
（４）式で表される値になる。

【００４４】

【数４】

【００４５】ここで、サンプリング点Ｂ−Ｄ間の電位差
に注目すると、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの振
幅が５Ｖｐ−ｐであるのに対して、Ｂ−Ｄ間の電位差は
０．７８Ｖでしかない。その結果、液晶パネル３の画面
においてコントラストが低下する。

【００４６】また、Ｒ，Ｇ，Ｂ信号のそれぞれに対応し
て３枚の液晶パネルを使用する液晶プロジェクタなどの
表示装置では、液晶パネルごとに水平ドライバが必要と
なる。このような表示装置では、アナログＲ，Ｇ，Ｂ信
号の各信号用の水平ドライバのサンプリングパルス信号
の遅延差が生じると、白バランスが崩れてしまうという
問題がある。

【００４７】本発明は、このような問題を解消するため
になされたものであり、サンプリングパルス信号の遅延
に起因する輝度差の発生およびコントラストの低下を抑
制することを可能とする画素配列表示装置を提供するこ
とを目的とする。

【００４８】

【課題を解決するための手段】請求項１に記載の本発明
は、画素をマトリックス状に配列した表示手段、第１の
駆動手段、第２の駆動手段、第２の信号変換手段および
第２の信号変換手段を備え、第１の駆動手段が、第１の
パルス発生手段および第１のサンプルホールド手段を含
み、第２の駆動手段が第２のパルス発生手段および第２
のサンプルホールド手段を含む。

【００４９】第１の駆動手段は、表示手段の所定方向の
奇数次配列画素に対応して設けられ、その奇数次配列画
素に関する部分を駆動する。

【００５０】第２の駆動手段は、表示手段の前記所定方
向の偶数次配列画素に対応して設けられ、その偶数次配
列画素に関する部分を駆動する。

【００５１】第１の信号変換手段は、ディジタル映像信
号を受け、所定周期の第１のタイミングに基づいてディ
ジタル映像信号を奇数次配列画素に対応する第１のアナ
ログ映像信号に変換する。

【００５２】第２の信号変換手段は、ディジタル映像信
号を受け、第１のタイミングと交互である前記所定周期
の第２のタイミングに基づいてディジタル映像信号を偶
数次配列画素に対応する第２のアナログ映像信号に変換
する。

【００５３】第１の駆動手段に含まれる第１のパルス発
生手段は、奇数次配列画素のそれぞれに対応して第１の
アナログ映像信号をサンプリングするための第１のサン
プリングパルス信号を発生させる。

【００５４】第１の駆動手段に含まれる第１のサンプル
ホールド手段は、第１のサンプリングパルス信号に応答
して、第１のアナログ映像信号のサンプルホールドを奇
数次配列画素のそれぞれに対応して行ない、そのホール
ド値を表示手段に供給する。

【００５５】第２の駆動手段に含まれる第２のパルス発
生手段は、偶数次配列画素のそれぞれに対応して第２の
アナログ映像信号をサンプリングするための第２のサン
プリングパルス信号を発生させる。

【００５６】第２の駆動手段に含まれる第２のサンプル
ホールド手段は、第２のサンプリングパルス信号に応答
して、第２のアナログ映像信号のサンプルホールドを偶
数次配列画素のそれぞれに対応して行ない、そのホール
ド値を表示手段に供給する。

【００５７】請求項２に記載の本発明は、画素をマトリ
ックス状に配列した第１の表示手段、画素をマトリック
ス状に配列した第２の表示手段、画素をマトリックス状
に配列した第３の表示手段、第１の駆動手段、第２の駆
動手段、第３の駆動手段、第４の駆動手段、第５の駆動
手段、第６の駆動手段、第１の信号変換手段、第２の信
号変換手段、第３の信号変換手段、第４の信号変換手
段、第５の信号変換手段および第６の信号変換手段を備
え、第１、第３および第５の駆動手段の各々が、第１の
パルス発生手段および第１のサンプルホールド手段を含
み、第２、第４および第６の駆動手段の各々が第２のパ
ルス発生手段および第２のサンプルホールド手段を含
む。

【００５８】第１の駆動手段は、第１の表示手段の所定
方向の奇数次配列画素に対応して設けられ、その奇数次
配列画素に関する部分を駆動する。第２の駆動手段は、
第１の表示手段の所定方向の偶数次配列画素に対応して
設けられ、その偶数次配列画素に関する部分を駆動す
る。

【００５９】第３の駆動手段は、第２の表示手段の所定
方向の奇数次配列画素に対応して設けられ、その奇数次
配列画素に関する部分を駆動する。第４の駆動手段は、
第２の表示手段の所定方向の偶数次配列画素に対応して
設けられ、その偶数次配列画素に関する部分を駆動す
る。

【００６０】第５の駆動手段は、第３の表示手段の所定
方向の奇数次配列画素に対応して設けられ、その奇数次
配列画素に関する部分を駆動する。第６の駆動手段は、
第３の表示手段の所定方向の偶数次配列画素に対応して
設けられ、その偶数次配列画素に関する部分を駆動す
る。

【００６１】第１の信号変換手段は、第１の駆動手段に
対応して設けられ、第１のディジタル映像信号を受け、
所定周期の第１のタイミングに基づいて第１のディジタ
ル映像信号を第１の表示手段の奇数次配列画素に対応す
る第１のアナログ映像信号に変換する。第２の信号変換
手段は、第２の駆動手段に対応して設けられ、第１のデ
ィジタル映像信号を受け、第１のタイミングと交互であ
る所定周期の第２のタイミングに基づいて第１のディジ
タル映像信号を第１の表示手段の偶数次配列画素に対応
する第２のアナログ映像信号に変換する。

【００６２】第３の信号変換手段は、第３の駆動手段に
対応して設けられ、第２のディジタル映像信号を受け、
第１のタイミングに基づいて第２ディジタル映像信号を
第２の表示手段の奇数次配列画素に対応する第３のアナ
ログ映像信号に変換する。第４の信号変換手段は、第４
の駆動手段に対応して設けられ、第２のディジタル映像
信号を受け、第２のタイミングに基づいて第２のディジ
タル映像信号を第２の表示手段の偶数次配列画素に対応
する第４のアナログ映像信号に変換する。

【００６３】第５の信号変換手段は、第５の駆動手段に
対応して設けられ、第３のディジタル映像信号を受け、
第１のタイミングに基づいて第３のディジタル映像信号
を第３の表示手段の奇数次配列画素に対応する第５のア
ナログ映像信号に変換する。第６の信号変換手段は、第
６の駆動手段に対応して設けられ、第３のディジタル映
像信号を受け、第２のタイミングに基づいて第３のディ
ジタル映像信号を第３の表示手段の偶数次配列画素に対
応する第６のアナログ映像信号に変換する。

【００６４】第１、第３および第５の駆動手段の各々に
含まれる第１のパルス発生手段は、対応する表示手段に
おける奇数次配列画素のそれぞれに対応して、対応する
信号変換手段により得られるアナログ映像信号をサンプ
リングするための第１のサンプリングパルス信号を発生
させる。

【００６５】第１、第３および第５の駆動手段の各々に
含まれる第１のサンプルホールド手段は、第１のサンプ
リングパルス信号に応答して、対応する信号変換手段に
より得られるアナログ映像信号のサンプルホールドを、
対応する表示手段の奇数次配列画素のそれぞれに対応し
て行ない、そのホールド値を対応する表示手段に供給す
る。

【００６６】第２、第４および第６の駆動手段の各々に
含まれる第２のパルス発生手段は、対応する表示手段に
おける偶数次配列画素のそれぞれに対応して、対応する
信号変換手段により得られるアナログ映像信号をサンプ
リングするための第２のサンプリングパルス信号を発生
させる。

【００６７】第２、第４および第６の駆動手段の各々に
含まれる第２のサンプルホールド手段は、第２のサンプ
リングパルス信号に応答して、対応する信号変換手段に
より得られるアナログ映像信号のサンプルホールドを、
対応する表示手段の偶数次配列画素のそれぞれに対応し
て行ない、そのホールド値を対応する表示手段に供給す
る。

【００６８】

【作用】請求項１に記載の本発明によれば、ディジタル
映像信号が、第１の信号変換手段によって奇数次配列画
素用の第１のアナログ映像信号に変換されるとともに、
第２の信号変換手段によって偶数次配列画素用の第２の
アナログ映像信号に変換される。

【００６９】この場合、第１および第２のアナログ映像
信号のそれぞれは、１つのディジタル映像信号を交互の
タイミングで変換したものであるため、直流波形または
矩形波に近い波形にされる。

【００７０】第１および第２の駆動手段の各々において
は、パルス発生手段により発生されるサンプリングパル
ス信号に応答して、サンプルホールド手段が、対応する
アナログ映像信号をサンプルホールドする。

【００７１】サンプリングされる第１および第２のアナ
ログ映像信号のそれぞれが、直流波形または矩形波に近
い波形である。このため、サンプリングパルス信号が遅
延してサンプリング点が変動した場合でもアナログ映像
信号のサンプリング値の変化が抑制される。

【００７２】請求項２に記載の本発明によれば、第１の
ディジタル映像信号が、第１の信号変換手段によって第
１の表示手段の奇数次配列画素用の第１のアナログ映像
信号に変換されるとともに第２の信号変換手段によって
第１の表示手段の偶数次配列画素用の第２のアナログ映
像信号に変換される。

【００７３】第２のディジタル映像信号が、第３の信号
変換手段によって第２の表示手段の奇数次配列画素用の
第３のアナログ映像信号に変換されるとともに第４の信
号変換手段によって第２の表示手段の偶数配列画素用の
第４のアナログ映像信号に変換される。

【００７４】第３のディジタル映像信号が、第５の信号
変換手段によって第３の表示手段の奇数次配列画素用の
第５のアナログ映像信号に変換されるとともに第６の信
号変換手段によって第３の表示手段の偶数配列画素用の
第６のアナログ映像信号に変換される。

【００７５】この場合、第１および第２のアナログ映像
信号と、第３および第４のアナログ映像信号と、第５お
よび第６のアナログ映像信号との各々は、１つのディジ
タル映像信号を交互のタイミングで変換したものであ
る。このため、各アナログ映像信号は、直流波形または
矩形波に近い波形にされる。

【００７６】第１〜第６の駆動手段の各々においては、
パルス発生手段により発生されるサンプリングパルス信
号に応答して、サンプルホールド手段が、対応するアナ
ログ映像信号をサンプルホールドする。

【００７７】サンプリングされる第１〜第６のアナログ
映像信号のそれぞれが、直流波形または矩形波に近い波
形である。このため、サンプリングパルス信号が遅延し
てサンプリング点が変動した場合でも各アナログ映像信
号のサンプリング値の変化が抑制される。

【００７８】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【００７９】第１実施例 図１は、第１実施例によるフラットディスプレイを構成
する回路の要部の概略構成を示すブロック図である。

【００８０】図１を参照して、このフラットディスプレ
イの回路には、チューナ（図示せず）から入力され、映
像検波回路（図示せず）を経た複合映像信号ＶＳと、外
部入力端子（図示せず）から入力された映像信号として
のアナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１および同期
信号ＳＹ１とが供給される。

【００８１】このフラットディスプレイの回路は、クロ
マカラー復調回路４１、同期分離回路４２、タイミング
制御回路４３、切換スイッチ４４，４４，４４，４５、
Ａ／Ｄ変換回路５、メモリ６、Ｄ／Ａ変換回路７１，７
２、映像処理回路８１，８２、水平ドライバ１、垂直ド
ライバ２および液晶パネル３を含む。

【００８２】水平ドライバ１は、第１の水平ドライバ１
１、第２の水平ドライバ１２、第３の水平ドライバ１３
および第４の水平ドライバ１４を含む。映像処理回路８
１は、ユーザコントロール回路８１１、γ補正回路８１
２、極性切替回路８１３およびバッファアンプ８１４を
含む。映像処理回路８２は、映像処理回路８１と同じ構
成である。

【００８３】複合映像信号ＶＳは、クロマカラー復調回
路４１および同期分離回路４２に供給される。

【００８４】クロマカラー復調回路４１は、複合映像信
号ＶＳを復調し、アナログＲ，Ｇ，Ｂ信号Ｒ２，Ｇ２，
Ｂ２を発生させる。このアナログＲ，Ｇ，Ｂ信号Ｒ２，
Ｇ２，Ｂ２のそれぞれは、色差信号と輝度信号とを合成
することによって生成されるものである。アナログＲ，
Ｇ，Ｂ信号Ｒ２，Ｇ２，Ｂ２のそれぞれは、切換スイッ
チ４４，４４，４４に供給される。

【００８５】この切換スイッチ４４，４４，４４のそれ
ぞれには、アナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１も
供給される。切換スイッチ４４，４４，４４のそれぞれ
は、所定の制御信号によって同時に切換わるものであ
る。

【００８６】切換スイッチ４４，４４，４４は、その動
作によって、アナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１
およびＲ２，Ｇ２，Ｂ２のいずれか一方の組を、液晶パ
ネル３に表示させるためのアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，ＢとしてＡ／Ｄ変換回路５に供給する。

【００８７】Ａ／Ｄ変換回路５は、供給されたアナログ
Ｒ，Ｇ，Ｂ信号をＡ／Ｄ変換し、その変換により得られ
たディジタルＲ，Ｇ，Ｂ信号をメモリ６に供給する。メ
モリ６は、インタレース走査のためにディジタルＲ，
Ｇ，Ｂ信号を液晶パネル３の水平方向の複数ラインずつ
書込む。そして、メモリ６は、書込んだ信号を所定タイ
ミングで読出してＤ／Ａ変換回路７１，７２のそれぞれ
に供給する。

【００８８】Ｄ／Ａ変換回路７１は、供給されたディジ
タルＲ，Ｇ，Ｂ信号をＤ／Ａ変換し、その変換により得
られた第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，
Ｂ１０を映像処理回路８に供給する。Ｄ／Ａ変換回路７
２は、供給されたディジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変
換し、その変換により得られた第２のアナログＲ，Ｇ，
Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０を映像処理回路８２に供
給する。

【００８９】映像処理回路８１においては、ユーザコン
トロール回路８１１がアナログＲ，Ｇ，Ｂ信号Ｒ１０，
Ｇ１０，Ｂ１０を受ける。ユーザコントロール回路８１
１は、液晶パネル３に表示される画像のコントラスト、
ブライトおよびティントのそれぞれを使用者の好みに応
じて調整する回路である。このユーザコントロール回路
８１１には、その他にコントラスト制御信号Ｓ１、ブラ
イト制御信号Ｓ２およびティント制御信号Ｓ３が供給さ
れる。

【００９０】ユーザコントロール回路８１１では、コン
トラスト制御信号Ｓ１、ブライト制御信号Ｓ２およびテ
ィント制御信号Ｓ３のそれぞれに応答して、アナログ
Ｒ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０について、コン
トラスト、ブライトおよびティントの調整処理を行な
う。

【００９１】その調整処理後のアナログＲ，Ｇ，Ｂ信号
Ｒ１０，Ｇ１０，Ｂ１０は、γ補正回路８１２、極性切
替回路８１３およびバッファアンプ８１４を経て水平ド
ライバ１の第１および第２の水平ドライバ１１，１２の
それぞれに供給される。

【００９２】アナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，
Ｂ１０について、γ補正回路８１２ではγ補正処理が行
なわれる。そして、極性切替回路８１３では信号の極性
切替処理が行なわれる。そして、バッファアンプ８１４
ではアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０が
増幅される。

【００９３】映像処理回路８２においては、供給された
アナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０につい
て映像処理回路８１における処理と同様の処理が行なわ
れる。映像処理回路８２から出力されるアナログＲ，
Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０は、水平ドライバ１
の第３および第４の水平ドライバ１３，１４のそれぞれ
に供給される。

【００９４】同期分離回路４２は、複合映像信号ＶＳか
ら同期信号ＳＹ２を分離し、分離した同期信号ＳＹ２を
切換スイッチ４５へ供給する。この切換スイッチ４５に
は、同期信号ＳＹ１も供給される。切換スイッチ４５
は、切換スイッチ４４に供給される制御信号と同じ制御
信号に応答して切換わるものであり、その動作によっ
て、同期信号ＳＹ１，ＳＹ２の一方を選択的にタイミン
グ制御回路４３に供給する。

【００９５】これにより、切換スイッチ４４においてア
ナログＲ，Ｇ，Ｂ信号Ｒ１，Ｇ１，Ｂ１が選択される場
合は、切換スイッチ４５において同期信号ＳＹ１が選択
される。逆に、切換スイッチ４４においてアナログＲ，
Ｇ，Ｂ信号Ｒ２，Ｇ２，Ｂ２が選択される場合は切換ス
イッチ４５において同期信号ＳＹ２が選択される。

【００９６】タイミング制御回路４３は、供給された同
期信号に基づいて、第１および第２の水平ドライバ１
１，１２、第３および第４の水平ドライバ１３，１４お
よび垂直ドライバ２を駆動するためのクロック信号を発
生させる。それらのクロック信号は、第１および第２の
水平ドライバ１１，１２、第３および第４の水平ドライ
バ１３，１４および垂直ドライバ２のそれぞれに供給さ
れる。

【００９７】次に、液晶パネル３の駆動回路について詳
細に説明する。図２は、第１実施例による液晶パネルの
駆動回路のブロック図である。図２において図９と一致
する部分には同一の参照符号を付し、その説明を省略す
る。

【００９８】図２の駆動回路が図９の駆動回路と異なる
のは、第１および第２の水平ドライバ１１，１２のそれ
ぞれに供給する第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，
Ｇ１０，Ｂ１０を生成するＤ／Ａ変換回路７１および映
像処理回路８１が設けられていることおよび第３および
第４の水平ドライバ１３，１４のそれぞれに供給する第
２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０を
生成するＤ／Ａ変換回路７２および映像処理回路８２が
設けられていることである。

【００９９】Ｄ／Ａ変換回路７１は、メモリ６から供給
されるディジタルＲ，Ｇ，Ｂ信号と、クロック信号ＣＬ
Ｋ３０の１／２の周波数のクロック信号ＣＬＫ１０とを
受ける。Ｄ／Ａ変換回路７１は、クロック信号ＣＬＫ１
０に応答してディジタルＲ，Ｇ，Ｂ信号を第１のアナロ
グＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０に変換する。
変換された第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１
０，Ｂ１０は、映像処理回路８１を介して第１および第
２の水平ドライバ１１，１２に供給される。

【０１００】Ｄ／Ａ変換回路７２は、メモリ６から供給
されるディジタルＲ，Ｇ，Ｂ信号とクロック信号ＣＬＫ
３０の１／２の周波数のクロック信号ＣＬＫ２０とを受
ける。このクロック信号をＣＬＫ２０は、クロック信号
ＣＬＫ１０の反転信号である。

【０１０１】Ｄ／Ａ変換回路７２は、クロック信号ＣＬ
Ｋ２０に応答してディジタルＲ，Ｇ，Ｂ信号を第２のア
ナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０に変換す
る。変換された第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，
Ｇ２０，Ｂ２０は、映像処理回路８２を介して第３およ
び第４の水平ドライバ１３，１４に供給される。

【０１０２】この駆動回路においては、Ｄ／Ａ変換回路
７１，７２に供給されるクロック信号ＣＬＫ１０，ＣＬ
Ｋ２０のそれぞれの周波数が、Ａ／Ｄ変換回路５が受け
るクロック信号ＣＬＫ３０の周波数の１／２である。す
なわち、クロック信号ＣＬＫ１０，ＣＬＫ２０のそれぞ
れが、Ａ／Ｄ変換回路５に入力されるアナログ映像信号
Ｒ，Ｇ，Ｂと同じ周波数である。

【０１０３】このため、Ｄ／Ａ変換回路７１から出力さ
れる第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ
１０およびＤ／Ａ変換回路７２から出力される第２のア
ナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０のそれぞ
れは、直流波形または矩形波に近い波形となる。

【０１０４】図３は、図２の液晶パネルの駆動回路にお
ける主要な信号波形を示す第１のタイミングチャートで
ある。

【０１０５】図３においては、Ａ／Ｄ変換回路５に入力
されるアナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ、クロック信
号ＣＬＫ１０、クロック信号ＣＬＫ２０およびクロック
信号ＣＬＫ３０が示される。

【０１０６】図３を参照して、Ｄ／Ａ変換回路７１にお
いては、クロック信号ＣＬＫ１０の立上りのタイミング
ごとにディジタルＲ，Ｇ，Ｂ信号がアナログ信号に変換
されることになる。すなわち、図３のアナログＲ，Ｇ，
Ｂ信号Ｒ，Ｇ，Ｂについて考えると、その信号の極大側
のピーク値が順次Ｄ／Ａ変換されることになる。

【０１０７】一方、Ｄ／Ａ変換回路７２においては、ク
ロック信号ＣＬＫ２０の立上りのタイミングごとにディ
ジタルＲ，Ｇ，Ｂ信号がアナログ信号に変換されること
になる。すなわち、図３のアナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂについて考えると、その信号の極小側のピーク値
が順次Ｄ／Ａ変換されることになる。

【０１０８】次に、第１のアナログＲ，Ｇ，Ｂ信号Ｒ１
０，Ｇ１０，Ｂ１０および第２のあアナログＲ，Ｇ，Ｂ
信号Ｒ２０，Ｇ２０，Ｂ２０の波形について説明する。
図４は、図２の液晶パネルの駆動回路における主要な信
号波形を示す第２のタイミングチャートである。

【０１０９】図４においては、第１のアナログＲ，Ｇ，
Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０、第２のアナログＲ，
Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０、第１および第２の
水平ドライバ１１，１２におけるサンプリングパルス信
号ＳＰ１，ＳＰ２、クロック信号ＣＬＫ１、第３および
第４の水平ドライバ１３，１４におけるサンプリングパ
ルス信号ＳＰ３，ＳＰ４およびクロック信号ＣＬＫ２が
示される。

【０１１０】図４を参照して、第１のアナログＲ，Ｇ，
Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０は、ディジタルＲ，Ｇ，
Ｂ信号の極大側のピーク値を順次Ｄ／Ａ変換したもので
ある。このため、第１のアナログＲ，Ｇ，Ｂ信号Ｒ１
０，Ｇ１０，Ｂ１０は、アナログＲ，Ｇ，Ｂ信号（図３
参照）の極大側のピーク値（図中●印）が連続するよう
な信号になる。すなわち、第１のアナログＲ，Ｇ，Ｂ信
号Ｒ１０，Ｇ１０，Ｂ１０は、白レベルの直流成分を示
す直流電圧波形となる。一方、第２のアナログＲ，Ｇ，
Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０は、ディジタルＲ，Ｇ，
Ｂ信号の極小側のピーク値を順次Ｄ／Ａ変換したもので
ある。このため、第２のアナログＲ，Ｇ，Ｂ信号Ｒ２
０，Ｇ２０，Ｂ２０は、アナログＲ，Ｇ，Ｂ信号（図３
参照）の極小側のピーク値（図中×印）が連続するよう
な信号になる。すなわち、第２のアナログＲ，Ｇ，Ｂ信
号Ｒ２０，Ｇ２０，Ｂ２０は、黒レベルの直流成分を示
す直流電圧波形となる。

【０１１１】このように、第１のアナログＲ，Ｇ，Ｂ信
号Ｒ１０，Ｇ１０，Ｂ１０が直流電圧波形であるため、
クロック信号ＣＬＫ１に対してサンプリングパルス信号
ＳＰ１，ＳＰ２が遅延した場合でも、図４のサンプリン
グ点Ａ１，Ｂ１のように、サンプリングパルス信号ＳＰ
１，ＳＰ２が遅延しない場合と同じサンプリング値が得
られる。

【０１１２】同様に、第２のアナログＲ，Ｇ，Ｂ信号Ｒ
２０，Ｇ２０，Ｂ２０が直流電圧波形であるため、クロ
ック信号ＣＬＫ２に対してサンプリングパルス信号ＳＰ
３，ＳＰ４が遅延した場合でも、図４のサンプリング点
Ｃ１，Ｄ１のように、サンプリングパルス信号ＳＰ３，
ＳＰ４が遅延しない場合と同じサンプリング値が得られ
る。

【０１１３】次に、第１のアナログＲ，Ｇ，Ｂ信号Ｒ１
０，Ｇ１０，Ｂ１０および第２のアナログＲ，Ｇ，Ｂ信
号Ｒ２０，Ｇ２０，Ｂ２０が矩形波に近い波形となる例
について説明する。図５は、図２の液晶パネルの駆動回
路における主要な信号波形を示す第３のタイミングチャ
ートである。

【０１１４】図５においては、アナログＲ，Ｇ，Ｂ信号
Ｒ，Ｇ，Ｂ、クロック信号ＣＬＫ１０、クロック信号Ｃ
ＬＫ２０およびクロック信号ＣＬＫ３０が示される。

【０１１５】図５のタイミングチャートが図３のタイミ
ングチャートと異なるのは、アナログＲ，Ｇ，Ｂ信号
Ｒ，Ｇ，Ｂと、クロック信号ＣＬＫ１０，ＣＬＫ２０，
ＣＬＫ３０のそれぞれとの関係である。すなわち、アナ
ログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂとクロック信号ＣＬＫ１
０，ＣＬＫ２０，ＣＬＫ３０のそれぞれとの関係におい
て、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの周波数が、図
３のものよりも低くなっている。

【０１１６】この場合、Ｄ／Ａ変換回路７１において
は、クロック信号ＣＬＫ１０の立上りのタイミングごと
に、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの各ピークの左
側近傍に相当するディジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変
換する。

【０１１７】一方、Ｄ／Ａ変換回路７２においては、ク
ロック信号ＣＬＫ２０の立上りのタイミングごとに、ア
ナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂの各ピークの右側近傍
に相当するディジタルＲ，Ｇ，Ｂ信号をＤ／Ａ変換す
る。

【０１１８】次に、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ
とクロック信号ＣＬＫ１０，ＣＬＫ２０，ＣＬＫ３０の
それぞれとの関係が、図５のような関係である場合にお
ける第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ
１０および第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２
０，Ｂ２０について説明する。

【０１１９】図６は、図２の液晶パネルの駆動回路にお
ける主要な信号波形を示す第３のタイミングチャートで
ある。

【０１２０】図６においては、第１のアナログＲ，Ｇ，
Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０、第２のアナログＲ，
Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０、サンプリングパル
ス信号ＳＰ１，ＳＰ２、クロック信号ＣＬＫ１、サンプ
リングパルス信号ＳＰ３，ＳＰ４およびクロック信号Ｃ
ＬＫ２が示される。

【０１２１】第１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ
１０，Ｂ１０は、ディジタルＲ，Ｇ，Ｂ信号のピーク値
の近傍を順次Ｄ／Ａ変換したものである。このため、第
１のアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０
は、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂ（図５参照）の
各ピーク値の左側近傍の値（図中●印）が所定期間続く
信号になる。すなわち、第１のアナログＲ，Ｇ，Ｂ信号
Ｒ１０，Ｇ１０，Ｂ１０は、映像処理回路８１での高域
劣化の影響をあまり受けず、矩形波に近い波形となる。

【０１２２】一方、第２のアナログＲ，Ｇ，Ｂ信号Ｒ２
０，Ｇ２０，Ｂ２０は、アナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂの各ピーク値の近傍を順次Ｄ／Ａ変換したもので
ある。このため、第２のアナログＲ，Ｇ，Ｂ信号Ｒ２
０，Ｇ２０，Ｂ２０は、アナログＲ，Ｇ，Ｂ信号Ｒ，
Ｇ，Ｂ（図５参照）の各ピーク値の右側近傍の値（図中
×印）が所定期間続く信号になる。すなわち、第２のア
ナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０は、映像
処理回路８２で高域劣化の影響をあまり受けず、矩形波
に近い波形となる。

【０１２３】このように、第１のアナログＲ，Ｇ，Ｂ信
号Ｒ１０，Ｇ１０，Ｂ１０が矩形波に近い波形であるた
め、クロック信号ＣＬＫ１に対してサンプリングパルス
信号ＳＰ１，ＳＰ２が遅延した場合でも、図６のサンプ
リング点Ａ２，Ｂ２のようにサンプリング信号ＳＰ１，
ＳＰ２が遅延しない場合と同じサンプリング値が得られ
る。

【０１２４】同様に、第２のアナログＲ，Ｇ，Ｂ信号Ｒ
２０，Ｇ２０，Ｂ２０が矩形波に近い波形であるため、
クロック信号ＣＬＫ２に対してサンプリングパルス信号
ＳＰ３，ＳＰ４が遅延した場合でも、図６のサンプリン
グ点Ｃ２，Ｄ２のようにサンプリング信号ＳＰ３，ＳＰ
４が遅延しない場合と同じサンプリング値が得られる。

【０１２５】このように、図２の駆動回路では、サンプ
リングパルス信号ＳＰ１〜ＳＰ４が遅延しても、第１の
アナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０および
第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０
のサンプリング値は変換しない。

【０１２６】したがって、第１〜第４の水平ドライバ１
１〜１４のそれぞれにおいてサンプリングパルス信号が
遅延しても、液晶パネル３における輝度差の発生および
コントラストの低下が抑制される。

【０１２７】第２実施例 次に、第２実施例について説明する。図７は、第２実施
例による液晶パネルの駆動回路のブロック図である。

【０１２８】図７において、図２と一致する部分には同
一の参照符号を付し、その説明を省略する。

【０１２９】図７を参照して、図７の液晶パネルの駆動
回路が図２のものと異なるのは、映像処理回路８がＡ／
Ｄ変換回路５の入力側に設けられたこと、Ｄ／Ａ変換回
路７１と第１および第２の水平ドライバ１１，１２のそ
れぞれとの間にアンプ９１が設けられたこと、およびＤ
／Ａ変換回路７２と第３および第４の水平ドライバ１
３，１４のそれぞれとの間にアンプ９２が設けられたこ
とである。

【０１３０】このような構成により、アナログＲ，Ｇ，
Ｂ信号Ｒ，Ｇ，Ｂは、Ａ／Ｄ変換回路５に供給される前
に、映像処理回路８によって映像処理を受ける。そし
て、Ｄ／Ａ変換回路７１から出力される第１のアナログ
Ｒ，Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０は、アンプ９１
によって増幅されて第１および第２の水平ドライバ１
１，１２のそれぞれに供給される。

【０１３１】また、Ｄ／Ａ変換回路７２から出力される
第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２０，Ｂ２０
は、アンプ９２によって増幅されて第３および第４の水
平ドライバ１３，１４のそれぞれに供給される。

【０１３２】このような図７の液晶パネルの駆動回路に
おいては、映像処理回路をＤ／Ａ変換回路７１，７２の
出力側に設けずに、Ａ／Ｄ変換回路５の入力側に設けた
ために、映像処理回路の数を減らすことができる。

【０１３３】第３実施例 次に、第３実施例について説明する。第３実施例におい
ては、第１実施例による図２の液晶パネルの駆動回路
を、３枚の液晶パネルを用いたディスプレイ装置（以
下、３板式の液晶パネルディスプレイと呼ぶ）に適用し
た例を示す。

【０１３４】このような３板式の液晶パネルディスプレ
イとしては、たとえば、液晶プロジェクタが挙げられ
る。この液晶プロジェクタでは、Ｒ，Ｇ，Ｂの各色信号
ごとに液晶パネルに画像を形成し、それらを合成した画
像をスクリーン等に投影する。

【０１３５】図８は、第３実施例による液晶パネルの駆
動回路のブロック図である。図８を参照して、第１〜第
４の水平ドライバ１１０Ｒ〜１４０Ｒ、垂直ドライバ２
Ｒ、液晶パネル３Ｒ、Ａ／Ｄ変換回路５Ｒ、メモリ６
Ｒ、Ｄ／Ａ変換回路７１Ｒ，７２Ｒおよび映像処理回路
８１Ｒ，８２Ｒは、Ｒ信号用のものである。それらの構
成は、図２に示されるものと同じである。このＲ信号用
の駆動回路においては、Ｄ／Ａ変換回路５Ｒにアナログ
Ｒ信号Ｒが供給され、そのアナログＲ信号Ｒについて図
２の駆動回路と同様の処理が行なわれる。

【０１３６】水平ドライバ１１０Ｇ，１２０Ｇ，１３０
Ｇ，１４０Ｇ、垂直ドライバ２Ｇ、液晶パネル３Ｇ、Ａ
／Ｄ変換回路５Ｇ、メモリ６Ｇ、Ｄ／Ａ変換回路７１
Ｇ，７２Ｇおよび映像処理回路８１Ｇ，８２Ｇは、Ｇ信
号用のものである。それらの構成は、図２に示されるも
のと同じである。この駆動回路には、Ａ／Ｄ変換回路５
ＧにアナログＢ信号Ｇが供給され、そのアナログＧ信号
Ｇについて図２の駆動回路と同様の処理が行なわれる。

【０１３７】水平ドライバ１１０Ｂ，１２０Ｂ，１３０
Ｂ，１４０Ｂ、垂直ドライバ２Ｂ、液晶パネル３Ｂ，Ａ
／Ｄ変換回路５Ｂ、メモリ６Ｂ、Ｄ／Ａ変換回路７１
Ｂ，７２Ｂおよび映像処理回路８１Ｂ，８２Ｂ、Ｂ信号
用のものである。それらの構成は、図２に示されるもの
と同じである。これらの駆動回路には、Ａ／Ｄ変換回路
５ＢにアナログＢ信号Ｂが供給され、そのアナログＢ信
号Ｂについて図２の駆動回路と同様の処理が行なわれ
る。

【０１３８】この３板式の液晶パネルディスプレイにお
いては、アナログＲ，Ｇ，Ｂ信号Ｒ，Ｇ，Ｂのそれぞれ
に対応する画像が、液晶パネル３Ｒ，３Ｇ，３Ｂに色別
に表示される。

【０１３９】このような３板式の液晶パネルディスプレ
イにおいても、映像処理回路８１Ｒ，８２Ｒ，８１Ｇ，
８２Ｇ，８１Ｂ，８２Ｂのそれぞれから各水平ドライバ
に供給されるアナログＲ，Ｇ，Ｂ信号Ｒ１０，Ｒ２０，
Ｇ１０，Ｇ２０，Ｂ１０，Ｂ２０のそれぞれが、前述の
ような直流電圧波形または矩形波に近い波形になるの
で、サンプリングパルス信号の遅延に起因する輝度差の
発生およびコントラストの低下が抑制される。

【０１４０】さらに、この３板式の液晶パネルディスプ
レイにおいては、サンプリングパルス信号の遅延に起因
する白バランスの変化が抑制される。

【０１４１】第４実施例 次に、第４実施例について説明する。図９は、第４実施
例による液晶パネルの駆動回路のブロック図である。図
９の駆動回路において図１０の駆動回路と一致する部分
には同一の参照符号を付し、その説明を省略する。

【０１４２】図９の駆動回路が図１０のものと異なるの
は、映像処理回路８と第１および第２の水平ドライバ１
１，１２との間にサンプルホールド回路１０１が設けら
れていること、および映像処理回路８と第３，第４の水
平ドライバ１３，１４との間にサンプルホールド回路１
０２が設けられていることである。

【０１４３】図９を参照して、サンプルホールド回路１
０１は、Ａ／Ｄ変換回路５およびＡ／Ｄ変換回路７が受
けるクロック信号ＣＬＫ３０の周波数の１／２の周波数
のクロック信号ＣＬＫ１０をサンプリングクロック信号
として受ける。同様に、サンプルホールド回路１０２
は、クロック信号ＣＬＫ３０の１／２の周波数のクロッ
ク信号ＣＬＫ２０をサンプリングクロック信号として受
ける。クロック信号ＣＬＫ２０は、クロック信号ＣＬＫ
１０の反転信号である。

【０１４４】サンプルホールド回路１０１では、クロッ
ク信号ＣＬＫ１０に応答して映像処理回路８から供給さ
れるアナログＲ，Ｇ，Ｂ信号のサンプルホールドを行な
う。サンプルホールド回路１０２では、クロック信号Ｃ
ＬＫ２０に応答して映像処理回路８から供給されるアナ
ログＲ，Ｇ，Ｂ信号のサンプルホールドを行なう。

【０１４５】これにより、サンプルホールド回路１０１
から第１および第２の水平ドライバ１１，１２には、直
流電圧波形または矩形波の波形の第１のアナログＲ，
Ｇ，Ｂ信号Ｒ１０，Ｇ１０，Ｂ１０が供給される。一
方、サンプルホールド回路１０２から第３および第４の
水平ドライバ１３，１４には直流電圧波形または矩形波
の波形の第２のアナログＲ，Ｇ，Ｂ信号Ｒ２０，Ｇ２
０，Ｂ２０が供給される。

【０１４６】したがって、図９の液晶パネルの駆動回路
においては、サンプリングパルス信号の遅延に起因する
液晶パネル３における輝度差の発生およびコントラスト
の低下が抑制される。

【０１４７】なお、以上の実施例においては、奇数次配
列画素に対応する水平ドライバおよび偶数次配列画素に
対応する水平ドライバのそれぞれが複数設けられた例に
ついて説明した。しかし、これに限らず、奇数次配列画
素および偶数次配列画素のそれぞれに対応する水平ドラ
イバが１つである場合においても、サンプリングパルス
信号の遅延に起因する液晶パネルにおける輝度差の発生
およびコントラストの低下を適正に抑制することができ
る。

【０１４８】また、以上の実施例においては、液晶パネ
ルディスプレイについて説明したが、この発明は、液晶
パネルディスプレイに限らず、プラズマディスプレイ装
置等のその他のフラットディスプレイについても適用す
ることが可能である。

【０１４９】

【発明の効果】請求項１に記載の本発明によれば、第１
および第２の信号変換手段によって、ディジタル映像信
号を交互のタイミングで変換した第１および第２のアナ
ログ映像信号が得られる。

【０１５０】したがって、第１および第２のアナログ映
像信号のそれぞれは、直流波形または矩形波に近い波形
になり、同じ信号値を取り得る期間が長くなる。このた
め、サンプリングパルス信号に遅延が生じても、その遅
延が生じない場合と同様のサンプリング値を得ることが
できる。

【０１５１】その結果、サンプリングパルス信号の遅延
に起因する輝度差の発生およびコントラストの低下を抑
制することができる。

【０１５２】請求項２に記載の本発明によれば、第１お
よび第２の信号変換手段によって、第１のディジタル映
像信号を交互のタイミングで変換した第１および第２の
アナログ映像信号が得られる。第３および第４の信号変
換手段によって、第２のディジタル映像信号を交互のタ
イミングで変換した第３および第４のアナログ映像信号
が得られる。第５および第６の信号変換手段によって、
第３のディジタル映像信号を交互のタイミングで変換し
た第５および第６のアナログ映像信号が得られる。

【０１５３】したがって、第１〜第６のアナログ映像信
号のそれぞれは、直流波形または矩形波に近い波形にな
り、同じ信号値を取り得る期間が長くなる。このため、
各サンプリングパルス信号に遅延が生じても、その遅延
が生じない場合と同様のサンプリング値を各アナログ映
像信号について得ることができる。

【０１５４】その結果、第１、第２および第３の表示手
段のそれぞれにおいて、サンプリングパルス信号の遅延
に起因する輝度差の発生およびコントラストの低下を抑
制することができる。さらに、第１、第２および第３の
表示手段の映像信号を合成した場合の白バランスの低下
も抑制することができる。

【図面の簡単な説明】

【図１】第１実施例によるフラットディスプレイを構成
する回路の要部の概略構成を示すブロック図である。

【図２】第１実施例による液晶パネルの駆動回路のブロ
ック図である。

【図３】図２の液晶パネルの駆動回路における主要な信
号波形を示す第１のタイミングチャートである。

【図４】図２の液晶パネルの駆動回路における主要な信
号波形を示す第２のタイミングチャートである。

【図５】図２の液晶パネルの駆動回路における主要な信
号波形を示す第３のタイミングチャートである。

【図６】図２の液晶パネルの駆動回路における主要な信
号波形を示す第４のタイミングチャートである。

【図７】第２実施例による液晶パネルの駆動回路のブロ
ック図である。

【図８】第３実施例による液晶パネルの駆動回路のブロ
ック図である。

【図９】第４実施例による液晶パネルの駆動回路のブロ
ック図である。

【図１０】従来の液晶パネルの駆動回路のブロック図で
ある。

【図１１】従来の液晶パネルの駆動回路のブロック図で
ある。

【図１２】図１０の液晶パネルの駆動回路における主要
な信号波形を示すタイミングチャートである。

【符号の説明】

１，１１，１２，１３，１４，１１０Ｒ，１２０Ｒ，１
３０Ｒ，１４０Ｒ，１１０Ｇ，１２０Ｇ，１３０Ｇ，１
４０Ｇ，１１０Ｂ，１２０Ｂ，１３０Ｂ，１４０Ｂ 水
平ドライバ ３，３Ｒ，３Ｇ，３Ｂ 液晶パネル １１Ａ，１２Ａ，１３Ａ，１４Ａ タイミングジェネレ
ータ １１Ｂ，１２Ｂ，１３Ｂ，１４Ｂ サンプルホールド回
路 ７１，７２，７１Ｒ，７１Ｇ，７１Ｂ，７２Ｒ，７２
Ｇ，７２Ｂ Ｄ／Ａ変換回路 １０１，１０２ サンプルホールド回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画素をマトリックス状に配列した表示手
   段と、 前記表示手段の所定方向の奇数次配列画素に対応して設
   けられ、その奇数次配列画素に関する部分を駆動する第
   １の駆動手段と、 前記表示手段の前記所定方向の偶数次配列画素に対応し
   て設けられ、その偶数次配列画素に関する部分を駆動す
   る第２の駆動手段と、 ディジタル映像信号を受け、所定周期の第１のタイミン
   グに基づいて前記ディジタル映像信号を前記奇数次配列
   画素に対応する第１のアナログ映像信号に変換する第１
   の信号変換手段と、 前記ディジタル映像信号を受け、前記第１のタイミング
   と交互である前記所定周期の第２のタイミングに基づい
   て前記ディジタル映像信号を前記偶数次配列画素に対応
   する第２のアナログ映像信号に変換する第２の信号変換
   手段とを備え、 前記第１の駆動手段は、 前記奇数次配列画素のそれぞれに対応して前記第１のア
   ナログ映像信号をサンプリングするための第１のサンプ
   リングパルス信号を発生させる第１のパルス発生手段
   と、 前記第１のサンプリングパルス信号に応答して、前記第
   １のアナログ映像信号のサンプルホールドを前記奇数次
   配列画素のそれぞれに対応して行ない、そのホールド値
   を前記表示手段に供給する第１のサンプルホールド手段
   とを含み、 前記第２の駆動手段は、 前記偶数次配列画素のそれぞれに対応して前記第２のア
   ナログ映像信号をサンプリングするための第２のサンプ
   リングパルス信号を発生させる第２のパルス発生手段
   と、 前記第２のサンプリングパルス信号に応答して、前記第
   ２のアナログ映像信号のサンプルホールドを前記偶数次
   配列画素のそれぞれに対応して行ない、そのホールド値
   を前記表示手段に供給する第２のサンプルホールド手段
   とを含む、画素配列表示装置。
2. 【請求項２】 画素をマトリックス状に配列した第１の
   表示手段と、 画素をマトリックス状に配列した第２の表示手段と、 画素をマトリックス状に配列した第３の表示手段と、 前記第１の表示手段の所定方向の奇数次配列画素に対応
   して設けられ、その奇数次配列画素に関する部分を駆動
   する第１の駆動手段と、 前記第１の表示手段の前記所定方向の偶数次配列画素に
   対応して設けられ、その偶数次配列画素に関する部分を
   駆動する第２の駆動手段と、 前記第２の表示手段の所定方向の奇数次配列画素に対応
   して設けられ、その奇数次配列画素に関する部分を駆動
   する第３の駆動手段と、 前記第２の表示手段の前記所定方向の偶数次配列画素に
   対応して設けられ、その偶数次配列画素に関する部分を
   駆動する第４の駆動手段と、 前記第３の表示手段の所定方向の奇数次配列画素に対応
   して設けられ、その奇数次配列画素に関する部分を駆動
   する第５の駆動手段と、 前記第３の表示手段の前記所定方向の偶数次配列画素に
   対応して設けられ、その偶数次配列画素に関する部分を
   駆動する第６の駆動手段と、 前記第１の駆動手段に対応して設けられ、前記第１のデ
   ィジタル映像信号を受け、所定周期の第１のタイミング
   に基づいて前記第１のディジタル映像信号を前記第１の
   表示手段の奇数次配列画素に対応する第１のアナログ映
   像信号に変換する第１の信号変換手段と、 前記第２の駆動手段に対応して設けられ、前記第１のデ
   ィジタル映像信号を受け、前記第１のタイミングと交互
   である前記所定周期の第２のタイミングに基づいて前記
   第１のデジタル映像信号を前記偶数次配列画素に対応す
   る第２のアナログ映像信号に変換する第２の信号変換手
   段と、 前記第３の駆動手段に対応して設けられ、前記第１のタ
   イミングに基づいて前記第２のディジタル映像信号を前
   記第２の表示手段の奇数次配列画素に対応する第３のア
   ナログ映像信号に変換する第３の信号変換手段と、 前記第４の駆動手段に対応して設けられ、前記第２のデ
   ィジタル映像信号を受け、前記第２のタイミングに基づ
   いて前記第２のディジタル映像信号を前記第２の表示手
   段の偶数次配列画素に対応する第４のアナログ映像信号
   に変換する第４の信号変換手段と、 前記第５の駆動手段に対応して設けられ、前記第１のタ
   イミングに基づいて前記第３のディジタル映像信号を前
   記第３の表示手段の奇数次配列画素に対応する第５のア
   ナログ映像信号に変換する第５の信号変換手段と、 前記第６の駆動手段に対応して設けられ、前記第３のデ
   ィジタル映像信号を受け、前記第２のタイミングに基づ
   いて前記第３のディジタル映像信号を前記第３の表示手
   段の偶数次配列画素に対応する第６のアナログ映像信号
   に変換する第６の信号変換手段とを備え、 前記第１、第３および第５の駆動手段の各々は、 対応する表示手段における奇数次配列画素のそれぞれに
   対応して、対応する信号変換手段により得られるアナロ
   グ映像信号をサンプリングするための第１のサンプリン
   グパルス信号を発生させる第１のパルス発生手段と、 前記第１のサンプリングパルス信号に応答して、対応す
   る信号変換手段により得られるアナログ映像信号のサン
   プルホールドを、対応する表示手段の奇数次配列画素の
   それぞれに対応して行ない、そのホールド値を対応する
   表示手段に供給する第１のサンプルホールド手段とを含
   み、 前記第２、第４および第６の駆動手段の各々は、 対応する表示手段における偶数次配列画素のそれぞれに
   対応して、対応する信号変換手段により得られるアナロ
   グ映像信号をサンプリングするための第２のサンプリン
   グパルス信号を発生させる第２のパルス発生手段と、 前記第２のサンプリングパルス信号に応答して、対応す
   る信号変換手段により得られるアナログ映像信号のサン
   プルホールドを、対応する表示手段の偶数次配列画素の
   それぞれに対応して行ない、そのホールド値を対応する
   表示手段に供給する第２のサンプルホールド手段とを含
   む、画素配列表示装置。