JP2012128133A - 半導体装置 - Google Patents
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Abstract
【解決手段】表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺において中心から一方側に設けられた第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺において中心から他の一方側に設けられた第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部とを含む。
【選択図】図1
Description
本適用例にかかる半導体装置は、表示パネルに信号を駆動する半導体装置であって、前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、前記第1の辺の第2の領域に設けられた第2の端子と、前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、前記第1データバスに接続された第1の回路と、前記第2データバスに接続された第2の回路と、データ分割部と、を含み、データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする。
上記適用例にかかる半導体装置において、前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることが好ましい。
上記適用例にかかる半導体装置において、前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、前記第1の端子の個数と前記第2の端子の個数とが同数であることが好ましい。
上記適用例にかかる半導体装置において、更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることが好ましい。
上記適用例にかかる半導体装置において、複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることが好ましい。
上記適用例にかかる半導体装置において、更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることが好ましい。
上記適用例にかかる半導体装置において、複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることが好ましい。
図1に本発明を適用した半導体装置100の概略ブロック図を示す。図1に示したのは、データ分割部110、第1の回路121、第2の回路122、第1データバス131、第2データバス132、第1の端子151、第2の端子152、第1階調信号生成部141及び第2階調信号生成部142である。11が半導体装置100に対して入力される入力データ(以降、入力データ11と呼ぶ)である。入力データ11は、データ分割部110により第1のデータ111と第2のデータ112に分割され、第1のデータ111は第1の回路121に対して出力され、第2のデータ112は第2の回路122に対して出力される。また、第1階調信号生成部141は、複数の階調信号生成ユニットを含み、ひとつの第1の端子151に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。同様に、第2階調信号生成部142は、複数の階調信号生成ユニットを含み、ひとつの第2の端子152に対してひとつの階調信号生成ユニットが1対1に対応して接続されている。
本実施形態における半導体装置300のブロック図を図3に示す。半導体装置300は、データ分割部310、第1の回路321、第2の回路322、制御部400、シフトレジスター431、シフトレジスター432、第1データバス331、第2データバス332、第1の端子351、第2の端子352、第1階調信号生成部341、及び、第2階調信号生成部342である。
本実施形態は、本発明にかかる半導体装置を用いた表示パネル装置1000である。図9に半導体装置300を複数用いた表示パネル装置1000の概略ブロック図を示す。
Claims (7)
- 表示パネルに信号を駆動する半導体装置であって、
前記半導体装置の第1の辺の第1の領域に設けられた第1の端子と、
前記第1の端子から出力される信号の元となるデータを伝搬させる第1データバスと、
前記第1の辺の第2の領域に設けられた第2の端子と、
前記第2の端子から出力される信号の元となるデータを伝搬させる第2データバスと、
前記第1データバスに接続された第1の回路と、
前記第2データバスに接続された第2の回路と、
データ分割部と、を含み、
データ入力端子から入力された入力データが、前記データ分割部において第1のデータ及び第2のデータに分割され、
前記第1の回路は前記第1のデータを元に第3のデータを生成し、前記第3のデータは前記第1データバスに出力され、
前記第2の回路は前記第2のデータを元に第4のデータを生成し、前記第4のデータは前記第2データバスに出力されることを特徴とする半導体装置。 - 前記第1の領域は、前記第1の辺の一方端を含む連続した領域であり、
前記第2の領域は、前記第1の辺における前記第1の領域に対する排他的な領域であり、
前記第1データバスの線長と前記第2データバスの線長とは略等しい長さであることを特徴とする請求項1に記載の半導体装置。 - 前記第1の端子及び前記第2の端子はそれぞれ複数設けられ、
前記第1の端子の個数と前記第2の端子の個数とが同数であることを特徴とする請求項1又は2に記載の半導体装置。 - 更に、前記第1データバス若しくは前記第2データバスに接続された1次ラッチを複数有し、
前記1次ラッチは、前記第1データバス若しくは前記第2データバスに出力された前記第3のデータ若しくは前記第4のデータを保持するラッチであり、
前記1次ラッチは、複数の前記第1の端子のいずれか若しくは複数の前記第2の端子のいずれかと1対1に対応していることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 複数の前記1次ラッチは、前記第1の辺に対して平行となる方向に略一列に配置され、
前記1次ラッチにおける前記第3のデータ及び前記第4のデータのそれぞれが保持される順番は、前記第1の領域及び前記第2の領域の境界を軸にして対称となる方向で示される順番であることを特徴とする請求項4に記載の半導体装置。 - 更に、前記1次ラッチと1対1に対応する2次ラッチを複数有し、前記1次ラッチに保持されたデータが所定のタイミングで前記2次ラッチに保持され、
前記第1の端子及び前記第2の端子から出力されるデータは、前記2次ラッチに保持されたデータをアナログデータに変換したデータであることを特徴とする請求項4又は5に記載の半導体装置。 - 複数の前記2次ラッチが、前記第1の辺に対して平行となる方向に略1列に配置されていることを特徴とする請求項6に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2019091062A (ja) * | 2019-01-17 | 2019-06-13 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
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2010
- 2010-12-15 JP JP2010278916A patent/JP5673061B2/ja active Active
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