JP5673061B2

JP5673061B2 - 半導体装置

Info

Publication number: JP5673061B2
Application number: JP2010278916A
Authority: JP
Inventors: 森田　晶; 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-12-15
Filing date: 2010-12-15
Publication date: 2015-02-18
Anticipated expiration: 2030-12-15
Also published as: JP2012128133A

Description

本発明は、たとえば液晶表示装置に用いられる液晶表示パネルに対して信号を駆動する半導体装置に関する。

従来、液晶表示パネルなどの表示パネルに対しての信号の駆動には、所謂ドライバーと呼ばれる半導体装置が使用されている。ドライバーには、一般的に、表示データである階調信号を駆動するデータドライバーと該表示データを取り込むためのタイミング制御のための走査信号を駆動する走査ドライバーとが存在する。表示パネルを用いた表示装置はより高精細な表示が年々求められることから、これに対応するために、表示パネルの１ラインあたりの画素数は年々増加する傾向にあり、扱う表示データの量もより多くなってきている。

表示パネルの１ラインの画素数の増加に伴い、データドライバーにおける階調信号の駆動方法にも様々な工夫がなされている。たとえば、特許文献１では、階調信号を２つの群に分割し、階調信号の元となるデータを２つの群それぞれで異なるタイミングでデータラッチに取り込み階調信号を生成し、階調信号を駆動するための配線をくし歯配線として２系統に分割してそれぞれの系統に対応する群の階調信号を駆動する方法が提案されている。これにより、階調信号を駆動する配線をくし歯配線とすることにより、表示パネル脇の階調信号を駆動する配線領域の幅を左右若しくは上下に均等にすることができる。

特開２００４−３３４１０５号公報

特許文献１では、階調信号の元となるデータを２つの群に分割したものの、データラッチに取り込むためのデータバスは共通となっており、この構造のまま更なる画素数の増加に対応するためにはデータバスの動作周波数を上げる必要がある。しかしながら、平面視したときに、一般的に長辺の長さが短辺の長さに比べて極端に長い形状を有するデータドライバーにおいて、長辺方向に伸ばして配置されるデータバスの動作周波数をより上げることは、データバスに関わるタイミング制御をより難しくする。

本発明は、上述した問題の少なくともひとつを解決するためになされてものであり、以下の適用例又は実施形態として実現することが可能である。

［適用例１］
本適用例にかかる半導体装置は、表示パネルに複数の信号を出力する半導体装置であって、前記半導体装置の第１の辺の第１の領域に設けられた第１群の出力端子と、前記第１の辺の第２の領域に設けられた第２群の出力端子と、第１のクロック信号に同期して入力データを入力し、第１のクロック信号の２倍の周期を有する第２のクロック信号を生成して、入力データを第１のデータと第２のデータとに交互に分割することにより、第２のクロック信号の立ち下がりのタイミングで第１のデータを出力すると共に、第２のクロック信号の立ち上がりのタイミングで第２のデータを出力するデータ分割部と、前記データ分割部から出力される第１のデータを第２のクロック信号の立ち上がりのタイミングで保持し、保持された第１のデータを演算リソースとして演算を行うことにより第３のデータを生成して、バスクロック信号に同期した所定のタイミングで第３のデータを第１のデータバスに出力する第１の回路と、前記データ分割部から出力される第２のデータを第２のクロック信号の立ち下がりのタイミングで保持し、保持された第２のデータを演算リソースとして演算を行うことにより第４のデータを生成して、前記所定のタイミングで第４のデータを第２のデータバスに出力する第２の回路と、スタート指示信号に従って動作を開始し、バスクロック信号に同期して１ビットデータをシフトさせることにより第１群のタイミング信号を順次生成する第１のシフトレジスターと、第１群のタイミング信号に同期して前記第１のデータバスから第３のデータを取り込み、第３のデータに基づいて複数の信号を生成して前記第１群の出力端子にそれぞれ供給する第１の信号生成部と、スタート指示信号に従って動作を開始し、バスクロック信号に同期して１ビットデータをシフトさせることにより第２群のタイミング信号を順次生成する第２のシフトレジスターと、第２群のタイミング信号に同期して前記第２のデータバスから第４のデータを取り込み、第４のデータに基づいて複数の信号を生成して前記第２群の出力端子にそれぞれ供給する第２の信号生成部とを含む。

この構成によれば、入力データがデータ分割部において第１のデータと第２のデータとに分割され、第１のデータを元に第１の回路において生成された第３のデータが第１のデータバスに出力され、半導体装置の第１の辺の第１の領域に設けられた第１群の出力端子から第３のデータを元にした複数の信号が出力され、第２のデータを元に第２の回路において生成された第４のデータが第２のデータバスに出力され、半導体装置の第１の辺の第２の領域に設けられた第２群の出力端子から第４のデータを元にした複数の信号が出力されることで、半導体装置から出力される階調信号の元となるデータの伝搬を２つのデータバスで並列して行うことができる。これにより、表示パネルの１ラインの画素数の増加に伴うデータバスの動作周波数の増加を抑えることができる。

［適用例２］
上記適用例にかかる半導体装置において、前記第１の領域が、前記第１の辺の一方端を含む連続した領域であり、前記第２の領域が、前記第１の辺における前記第１の領域に対する排他的な領域であり、前記第１のデータバスの線長と前記第２のデータバスの線長とが略等しい長さであることが好ましい。

この構成によれば、半導体装置の第１の辺を分割する第１及び第２の領域をいずれも連続した領域とすることで、半導体装置内部における第１及び第２のデータバスの配置が容易となり、第１の領域に設けられた第１群の出力端子の出力信号の元となるデータを伝搬する第１のデータバスの線長と、第２の領域に設けられた第２群の出力端子の出力信号の元となるデータを伝搬する第２のデータバスの線長との長さを略等しくすることで、第１のデータバスにおける信号遅延と第２のデータバスにおける信号遅延とが同程度になると判断することができ、半導体装置の遅延に係る設計の負荷の軽減を図ることができる。

［適用例３］
上記適用例にかかる半導体装置において、前記第１群の出力端子の個数と前記第２群の出力端子の個数とが同数であることが好ましい。

この構成によれば、第１群の出力端子の個数と第２群の出力端子の個数とを同じくすることにより、第１のデータバスと第２のデータバスとで扱う表示データの数を同じとすることができ、第１のデータバスと第２のデータバスとにおけるデータ転送に要する時間を同じとすることができる。

［適用例４］
上記適用例にかかる半導体装置において、前記第１及び第２の信号生成部の各々が、前記第１又は第２のデータバスに接続された複数の１次ラッチを有し、前記複数の１次ラッチが、前記第１又は第２のデータバスに出力される第３又は第４のデータを保持するラッチであり、前記第１群又は第２群の出力端子と１対１に対応していることが好ましい。

この構成によれば、第１及び第２の信号生成部の各々が、第１群又は第２群の出力端子と１対１に対応する複数の１次ラッチを有することで、第１及び第２のデータバスにおける第３及び第４のデータの扱いを容易にできると共に、それらの１次ラッチにデータを保持した後のデータの処理を並立して行うことが可能となる。

［適用例５］
上記適用例にかかる半導体装置において、前記複数の１次ラッチが、前記第１の辺に対して平行となる方向に略一列に配置され、前記複数の１次ラッチにおいて第３及び第４のデータのそれぞれが保持される順番が、前記第１の領域と前記第２の領域との間の境界を対称軸として対称となる方向で示される順番であることが好ましい。

複数の１次ラッチが第１の辺に平行に略一列に配置され、かつ、第１の領域と第２の領域との間の境界を対称軸として対称となる方向で示される順番でデータが保持されるということは、第３のデータが第１の領域と第２の領域との間の境界側に最も近い位置に配置された１次ラッチから順次保持される場合には、第４のデータも第１の領域と第２の領域との間の境界側に最も近い位置に配置された１次ラッチから順次保持され、第３のデータが第１の領域と第２の領域との間の境界側から最も遠い位置に配置された１次ラッチから順次保持される場合には、第４のデータが第１の領域と第２の領域との間の境界側から最も遠い位置に配置された１次ラッチから順次保持されるということである。液晶表示に用いるデータの処理には、横方向に隣接した画素のデータが必要となる場合がある。従って、このような構成をとることにより、第１の領域と第２の領域との間の境界付近の第１のデータと第２のデータとを連続して転送することが可能となることから、データ処理のためのバッファーなどの制御の簡単化を図ることができる。

［適用例６］
上記適用例にかかる半導体装置において、前記第１及び第２の信号生成部の各々が、前記複数の１次ラッチと１対１に対応する複数の２次ラッチをさらに有し、前記複数の１次ラッチに保持されたデータが第２の所定のタイミングで前記複数の２次ラッチに保持され、前記第１及び第２の信号生成部が、前記複数の２次ラッチに保持されたデータを複数のアナログ信号に変換して前記第１群及び第２群の出力端子にそれぞれ供給することが好ましい。

この構成によれば、第１及び第２の信号生成部の各々が、複数の１次ラッチと１対１に対応する複数の２次ラッチを有し、複数の１次ラッチに保持されたデータが複数の２次ラッチに保持され、第１及び第２の信号生成部が、複数の２次ラッチに保持されたデータを複数のアナログ信号に変換して第１群及び第２群の出力端子から出力することで、それらのアナログ信号を出力しているときに、次に複数の２次ラッチに出力するデータを複数の１次ラッチに保持することが可能となり、タイミング制御の容易化を図ることができる。

［適用例７］
上記適用例にかかる半導体装置において、前記複数の２次ラッチが、前記第１の辺に対して平行となる方向に略１列に配置されていることが好ましい。

この構成によれば、複数の２次ラッチが半導体装置の第１の辺に対して平行となる方向に略一列に配置されていることで、複数の２次ラッチから第１群及び第２群の出力端子に至る回路の配置設計を容易にすることができる。

また、上記適用例にかかる半導体装置において次のような適用例がある。

前記第１の回路は第１の演算器を有し、前記第２の回路は第２の演算器を有し、前記第３のデータは、前記第１のデータを用いた前記第１の演算器における演算結果であり、前記第４のデータは、前記第２のデータを用いた前記第２の演算器における演算結果であることが好ましい。

この構成によれば、第１の回路が第１の演算器を有し、第２の回路が第２の演算器を有することで、表示データに対する演算を第１の演算器と第２の演算器とで分割して行うことができ、ひとつの演算器で行うのに比べて演算器の動作周波数を低く抑えることができる。

また、前記第１の回路は前記第３のデータを保持するための第１のバッファーを有し、前記第２の回路は前記第４のデータを保持するための第２のバッファーを有し、前記第１のデータバスは前記第１のバッファーに接続され、前記第２のデータバスは前記第２のバッファーに接続されていることが好ましい。

この構成によれば、第１の回路が第１のバッファーを有し、第１のデータバスが第１のバッファーに接続されていることにより、第３のデータが第１のデータバスに出力されるタイミングの調整を行うことができる。また、第２の回路が第２のバッファーを有し、第２のデータバスが第２のバッファーに接続されていることにより、第４のデータが第２のデータバスに出力されるタイミングの調整を行うことができる。これにより、第１又は第２の演算器から演算結果が出力されてから複数の１次ラッチにデータが保持されるまでのタイミングに関わる設計の容易化を図ることができる。

第１実施形態の説明における半導体装置の概略ブロック図。第１の回路及び第２の回路の概略ブロック図。第２実施形態の説明における半導体装置の概略ブロック図。階調信号生成部の概略ブロック図。タイムチャート。タイムチャート。タイムチャート。タイムチャート。表示パネル装置の概略ブロック図。入力データと画素データとの対応を示す図。入力データと画素データとの対応を示す図。入力データと画素データとの対応を示す図。入力データと画素データとの対応を示す図。

以下、本発明の実施形態について図を用いて説明する。尚、以降の実施形態の説明及び説明に用いる図面においては、便宜上説明に必要な要件のみを記載若しくは図示している。

（第１実施形態）
図１に本発明を適用した半導体装置１００の概略ブロック図を示す。図１に示したのは、データ分割部１１０、第１の回路１２１、第２の回路１２２、第１データバス１３１、第２データバス１３２、第１の端子１５１、第２の端子１５２、第１階調信号生成部１４１及び第２階調信号生成部１４２である。１１が半導体装置１００に対して入力される入力データ（以降、入力データ１１と呼ぶ）である。入力データ１１は、データ分割部１１０により第１のデータ１１１と第２のデータ１１２に分割され、第１のデータ１１１は第１の回路１２１に対して出力され、第２のデータ１１２は第２の回路１２２に対して出力される。また、第１階調信号生成部１４１は、複数の階調信号生成ユニットを含み、ひとつの第１の端子１５１に対してひとつの階調信号生成ユニットが１対１に対応して接続されている。同様に、第２階調信号生成部１４２は、複数の階調信号生成ユニットを含み、ひとつの第２の端子１５２に対してひとつの階調信号生成ユニットが１対１に対応して接続されている。

第１の回路１２１は、第１のデータ１１１を元に第３のデータ１２３を生成し、第３のデータ１２３を第１の所定のタイミングで第１データバス１３１に出力する。第１データバス１３１に出力された第３のデータ１２３は、図１には図示されていない第１タイミング信号により第１階調信号生成部１４１内に取り込まれる。その後、第３のデータ１２３を元に階調信号生成ユニットにおいて階調信号が生成され、該階調信号は該階調信号生成ユニットに接続された第１の端子１５１から出力される。

同様に、第２の回路１２２は、第２のデータ１１２を元に第４のデータ１２４を生成し、第２の所定のタイミングで第２データバス１３２に第４のデータ１２４を出力する。第２データバス１３２に出力された第４のデータ１２４は、図１には図示されていない第２タイミング信号により第２階調信号生成部１４２内に取り込まれる。その後、第４のデータ１２４を元に階調信号生成ユニットで階調信号が生成され、該階調信号生成ユニットに接続された第２の端子１５２から出力される。

上述した第１の所定のタイミング及び第２の所定のタイミングとは、表示パネル１ライン分の画素数と１ライン分の走査信号が有効となる時間とで決まるタイミングである。たとえば、表示パネル１ライン分の画素のデータ出力をひとつの半導体装置１００で行う場合、表示パネル１ラインの画素データ数をＰＮとし、１ライン分の走査信号が有効となる時間をＥ秒とすると、従来の半導体装置の場合は（Ｅ／ＰＮ）秒の時間間隔で決まるタイミングを第１の所定のタイミングとすることでよい。しかしながら、本発明を適用した半導体装置においては、ＰＮを偶数とし、第１データバスと第２データバスとで同数の画素データ数の転送を行う場合、第１の所定のタイミングは（２＊（Ｅ／ＰＮ））秒の時間間隔で決まるタイミングとすることができる。この場合、第１データバスの線長と第２データバスの線長は略等しいことが好ましい。

次に、第１の回路１２１及び第２の回路１２２について説明する。図２−（ａ）に第１の回路１２１の概略ブロック図を示す。第１の回路１２１は、第１の演算器１６１及び第１のバッファー１７１を含む。データ分割部１１０で分割された第１のデータ１１１が第１の演算器１６１の入力となる。第１の演算器１６１の出力である演算結果１１３は第１のバッファー１７１に保持され、第１の所定のタイミングで第３のデータ１２３として第１データバス１３１に出力される。

図２−（ｂ）に第２の回路１２２の概略ブロック図を示す。第２の回路１２２は、第２の演算器１６２及び第２のバッファー１７２を含む。データ分割部１１０で分割された第２のデータ１１２が第２の演算器１６２の入力となる。第２の演算器１６２の出力である演算結果１１４は第２のバッファー１７２に保持され、第２の所定のタイミングで第４のデータ１２４として第２データバス１３２に出力される。

従来の半導体装置ではひとつのデータバスで表示データの転送を行っていたが、本発明を適用した半導体装置では、第１データバスと第２データバスとに分けて表示データの転送を行うことから、ひとつのデータバスで転送するデータ数が従来の半導体装置よりも少なくなる。このことから本発明を適用した半導体装置は、従来の半導体装置と比較してデータバスの動作周波数を低く抑えることが可能となる。

（第２実施形態）
本実施形態における半導体装置３００のブロック図を図３に示す。半導体装置３００は、データ分割部３１０、第１の回路３２１、第２の回路３２２、制御部４００、シフトレジスター４３１、シフトレジスター４３２、第１データバス３３１、第２データバス３３２、第１の端子３５１、第２の端子３５２、第１階調信号生成部３４１、及び、第２階調信号生成部３４２である。

半導体装置１００の内部ブロックと半導体装置３００の内部ブロックとの対応は次のようになる。データ分割部３１０は、半導体装置１００におけるデータ分割部１１０に対応する。第１の回路３２１は、半導体装置１００における第１の回路１２１に対応する。第２の回路３２２は、半導体装置１００における第２の回路１２２に対応する。第１データバス３３１は、半導体装置１００における第１データバス１３１に対応する。第２データバス３３２は、半導体装置１００における第２データバス１３２に対応する。第１階調信号生成部３４１は、半導体装置１００における第１階調信号生成部１４１に対応する。第２階調信号生成部３４２は、半導体装置１００における第２階調信号生成部１４２に対応する。第１の端子３５１は、半導体装置１００における第１の端子１５１に対応する。第２の端子３５２は、半導体装置１００における第２の端子１５２に対応する。半導体装置１００及び半導体装置３００において、対応する部分の機能は同等である。また、第１の回路３２１および第２の回路３２２は、第１実施形態で説明した第１の回路１２１および第２の回路１２２と同様の構造を有しており、第１の回路３２１は第１の演算器１６１及び第１のバッファー１７１を有し、第２の回路３２２は第２の演算器１６２及び第２のバッファー１７２を有する。第１の回路３２１の動作は第１実施形態で説明した第１の回路１２１の動作と同様であり、第２の回路３２２の動作は第１実施形態で説明した第２の回路１２２の動作と同様である。このため、本実施形態の説明において、第１実施形態における半導体装置１００と同等の部分に対しての機能の説明は省略する。

シフトレジスター４３１は、階調信号生成ユニットの数と同数の１ビットレジスターが直列に接続されたものであり、１ビットレジスターの保持する値の各々が、第１実施形態において説明した第１タイミング信号として出力される。シフトレジスター４３１は、制御部４００から出力されるスタート指示信号４１１の指示により、直列に接続された複数の１ビットレジスターの一方端からオンを示す１ビットデータのシフトを開始する。オンを示す１ビットデータが順次シフトされることから、複数の第１タイミング信号のそれぞれが排他的にオンを示す信号となる。図３に第１タイミング信号４４１、４４２及び４４３を示す。

シフトレジスター４３２は、シフトレジスター４３１と同様の構成を有する。シフトレジスター４３２は、階調信号生成ユニットの数と同数の１ビットレジスターが直列に接続されたものであり、１ビットレジスターの保持する値の各々が、第１実施形態において説明した第２タイミング信号として出力される。シフトレジスター４３２は、制御部４００から出力されるスタート指示信号４１２の指示により、直列に接続された複数の１ビットレジスターの一方端からオンを示す１ビットデータのシフトを開始する。オンを示す１ビットデータが順次シフトされることから、複数の第２タイミング信号のそれぞれが排他的にオンを示す信号となる。図３に第２タイミング信号４５１、４５２及び４５３を示す。

また、制御部４００は、第１階調信号生成部３４１及び第２階調信号生成部３４２に対して第３タイミング信号４２０を出力する。第３タイミング信号４２０については後述する。

第１階調信号生成部３４１及び第２階調信号生成部３４２は同様の動作を行う。このため、ここでは第１階調信号生成部３４１について説明する。図４に第１階調信号生成部３４１内部の一部を含む半導体装置３００の一部のブロック図を示す。第１階調信号生成部３４１は、階調信号生成ユニット５０１及び階調信号生成ユニット５０２を含む。更に、階調信号生成ユニット５０１は、第１のラッチ５１１、第２のラッチ５１２及びデジタル−アナログ変換器５１３（以降、ＤＡ変換器５１３と呼ぶ）を含む。同様に階調信号生成ユニット５０２は、第１のラッチ５２１、第２のラッチ５２２及びデジタル−アナログ変換器５２３（以降、ＤＡ変換器５２３と呼ぶ）を含む。第３タイミング信号４２０は、第２のラッチ５１２及び５２２に対してのデータの保持タイミングを規定する信号である。第３タイミング信号４２０は、第１階調信号生成部３４１及び第２階調信号生成部３４２に含まれるすべての階調信号生成ユニットに対する入力信号である。

まず、第１の回路３２１の出力である第３のデータ３２３が第１データバス３３１に出力され、第１タイミング信号４４１がオンとなるタイミングで該第３のデータ３２３は第１のラッチ５１１に保持される。次に、次の第３のデータ３２３が第１の回路３２１から出力され、第１タイミング信号４４２がオンとなるタイミングで該第３のデータ３２３が第１のラッチ５２１に保持される。この動作が第１階調信号生成部３４１に含まれるすべての階調信号生成ユニットに対して行われ、すべての第１のラッチの値が更新される。

上述したように、第１タイミング信号はビットデータがシフトレジスター４３１の内部をシフトしていくことで排他的にオンになる信号であるが、一度オンになった第１タイミング信号は他の第１タイミング信号のすべてがオンとなる前に再びオンとなることはない。すべての第１のラッチが更新された後、第３タイミング信号４２０がオンとなり、第１のラッチに保持されたデータのすべてが対応する第２のラッチに保持される。

階調信号生成ユニット５０１において、第２のラッチ５１２に保持されたデータは、ＤＡ変換器５１３によりアナログデータに変換され第１の端子３５１から出力される。同様に階調信号生成ユニット５０２において、第２のラッチ５２２に保持されたデータは、ＤＡ変換器５２３によりアナログデータに変換され第１の端子３５３から出力される。第１階調信号生成部３４１に含まれるすべての階調信号生成ユニットにおいて同様の動作が行われる。尚、第１階調信号生成部３４１で行われている処理と同様の処理が並列して第２階調信号生成部３４２で行われている。

尚、制御部４００から出力されるスタート指示信号４１１、スタート指示信号４１２及び第３タイミング信号４２０は、半導体装置３００外部から入力される図示しない信号を元にして制御部４００内で生成されるようにしてもよい。

（第３実施形態）
本実施形態は、本発明にかかる半導体装置を用いた表示パネル装置１０００である。図９に半導体装置３００を複数用いた表示パネル装置１０００の概略ブロック図を示す。

表示パネル装置１０００は、半導体装置３００、走査ドライバー１９０及び表示パネル制御部１８０を含む。また、２００が表示パネル装置１０００の表示領域（以降、表示領域２００と呼ぶ）である。表示パネル制御部１８０は、入力データ１１、入力データタイミング信号１２、走査信号タイミング信号１３及び動作クロック信号１４を出力する。また、図中１９１は走査信号（以降、走査信号１９１と呼ぶ）であり、１８１及び１８２はソース信号（以降、ソース信号１８１及びソース信号１８２と呼ぶ）である。本実施形態においては、ひとつの半導体装置３００における第１の端子の数及び第２の端子の数をそれぞれＭ個とする。従って、走査ドライバー１９０に近い位置にある画素に対するソース信号を１としてカウントすると、ソース信号１８１は１番目のソース信号となり、ソース信号１８２は２＊Ｍ番目のソース信号となる。尚、図９に示している半導体装置３００及び走査ドライバー１９０の個数、走査信号１９１の本数、ソース信号１８１及びソース信号１８２の本数は説明のための便宜上の図示であり、本発明の実施が図に示したものに限られるものではない。

次に、図５〜８のタイムチャートを用いて、半導体装置３００における動作の説明を行う。図５、図７及び図８の各々は、半導体装置３００の入力データ１１から、第１の回路３２１及び第２の回路３２２内で演算結果１１３及び演算結果１１４が生成されるまでを示したタイムチャートである。図５、図７及び図８では、入力データ１１として送られてくるデータの順番が異なる。演算結果１１３は第１のバッファー１７１に格納され、演算結果１１４は第２のバッファー１７２に格納される。また、ＣＬＫ１は半導体装置３００に入力されるクロック信号であり、図９における動作クロック信号１４にあたる。ＣＬＫ１は主にデータ分割部３１０で使用される。ＣＬＫ２はＣＬＫ１を元にデータ分割部３１０で生成されるクロック信号であり、半導体装置３００内部で主に使用されるクロック信号である。

図６は、第１データバス３３１に出力された第３のデータ３２３及び第２データバス３３２に出力された第４のデータ３２４とデータ保持タイミング信号との関係を示すためのタイミングチャートである。第１のラッチにデータを保持するためのタイミング信号として、図６のタイミングチャートには図３で示した第１タイミング信号４４１及び４４２と第２タイミング信号４５１及び４５２を図示した。

尚、図５〜８のタイミングチャートは、データ及び処理の流れを分かりやすく説明するために便宜上図示したものである。このため、セットアップ時間、ホールド時間及びゲートやパターン等の遅延時間など設計上必要となる要件は満たされているものとする。従って、実際のインプリメントにおいては、データの伝搬に要するクロック数やデータの伝搬のタイミングをクロックの立ち上がりにするか立下りにするかなどの設計条件により、図示したタイミングチャートとは異なる場合がある。また、以降の説明において、第１のデータ３１１として扱われるデータをデータａ＃で示し、第２のデータ３１２として扱われるデータをデータｂ＃で示すことにする。ここにおいて、＃は０及び自然数である。

まず、表示パネル制御部１８０は、ＣＬＫ１に同期を取って入力データ１１を出力する。データ分割部３１０に入力されたデータａ０は、ＣＬＫ１の立ち上がりのタイミングで第１のデータ３１１として第１の回路３２１に出力される（図５−（ａ））。また、次のＣＬＫ１の立ち上がりのタイミングで、データａ０の次に入力されたデータｂ０が、第２のデータ３１２として第２の回路３２２に出力される（図５−（ｂ））。以降、データ分割部３１０は、入力された入力データ１１をＣＬＫ１の立ち上がりのタイミングで第１の回路３２１及び第２の回路３２２に交互に出力することにより、入力データ１１の分割の処理を行う。尚、データ分割部３１０は、入力されたＣＬＫ１からＣＬＫ２を生成し、半導体装置３００内に出力する。

第１の演算器１６１は、第１オペランドレジスター（図５においてＲＤ１−１と表記、以降レジスターＲＤ１−１と呼ぶ）の値と第２オペランドレジスター（図５においてＲＤ１−２と表記、以降レジスターＲＤ１−２と呼ぶ）の値とを演算リソースとして演算を行う。第１のデータ３１１は、ＣＬＫ２の立ち上がりのタイミングでレジスターＲＤ１−１に保持され、次のＣＬＫ２の立ち上がりのタイミングでレジスターＲＤ１−２に保持される。第１のデータ３１１として出力されたデータａ０が、図５−（ｃ）でレジスターＲＤ１−１に保持された後、次のＣＬＫ２の立ち上がりのタイミングである図５−（ｄ）でデータａ０がレジスターＲＤ１−２に保持されると共に、データａ１がレジスターＲＤ１−１に保持されることになる。データａ０及びデータａ１をリソースとする演算は、図５−（ｅ）と図５−（ｆ）との間で行われる。この演算結果がデータｃ０であり、演算結果１１３として図５−（ｆ）のタイミングで出力され、第１のバッファー１７１に保持される。以降、ＣＬＫ２の立ち上がりに同期をして第１のデータ３１１がレジスターＲＤ１−１に保持され、レジスターＲＤ１−１の値がレジスターＲＤ１−２に保持され、レジスターＲＤ１−１に保持されたデータとレジスターＲＤ１−２に保持されたデータとをリソースとして第１の演算器１６１において演算が行われ、演算結果１１３は第１のバッファー１７１に保持される。

第２の演算器１６２は、第１オペランドレジスター（図５においてＲＤ２−１と表記、以降レジスターＲＤ２−１と呼ぶ）の値と第２オペランドレジスター（図５においてＲＤ２−２と表記、以降レジスターＲＤ２−２と呼ぶ）の値とを演算リソースとして演算を行う。第２のデータ３１２は、ＣＬＫ２の立ち下がりのタイミングでレジスターＲＤ２−１に保持され、次のＣＬＫ２の立ち下がりのタイミングでレジスターＲＤ２−２に保持される。第２のデータ３１２として出力されたデータｂ０が、図５−（ｃ）でレジスターＲＤ２−１に保持された後、次のＣＬＫ２の立ち下がりのタイミングである図５−（ｈ）でデータｂ０がレジスターＲＤ２−２に保持されると共に、データｂ１がレジスターＲＤ２−１に保持されることになる。データｂ０及びデータｂ１をリソースとする演算は、図５−（ｋ）と図５−（ｍ）との間で行われる。この演算結果がデータｄ０であり、演算結果１１４として図５−（ｍ）のタイミングで出力され、第２のバッファー１７２に保持される。以降、ＣＬＫ２の立ち下がりに同期をして第２のデータ３１２がレジスターＲＤ２−１に保持され、レジスターＲＤ２−１の値がレジスターＲＤ２−２に保持され、レジスターＲＤ２−１に保持されたデータとレジスターＲＤ２−２に保持されたデータとをリソースとして第２の演算器１６２において演算が行われ、演算結果１１４は第２のバッファー１７２に保持される。

図６のタイミングチャートは、第１データバス３３１及び第２データバス３３２に出力されたデータ（第３のデータ３２３及び第４のデータ３２４）と、該データを取り込むための第１タイミング信号４４１／４４２及び第２タイミング信号４５１／４５２とにおけるタイミングの一例を示したものである。第１タイミング信号及び第２タイミング信号は、ハイレベルとなるときがデータ保持のタイミングを指示するときである。以降の説明において、ハイレベルとなるときをオンと記載することがある。

ＣＬＫ３は、第１データバス３３１及び第２データバス３３２のバスクロックであり、上述した第１の所定のタイミング及び第２の所定のタイミングから規定されるクロックである。ＣＬＫ３は、半導体装置３００内部で生成されることが好ましいが、半導体装置３００外部で生成されたものであってもよい。本実施形態においては、ＣＬＫ３は制御部４００で生成される。

図５で示したように第２のバッファー１７２にデータが保持されるタイミングと第１のバッファー１７１にデータが保持されるタイミングとでは、ＣＬＫ２において１／２周期のズレがある。しかしながら、第１のバッファー１７１から第１データバス３３１に第３のデータ３２３が出力されるタイミングと第２のバッファー１７２から第２データバス３３２に第４のデータ３２４が出力するタイミングとは同じであり、共にＣＬＫ３の立ち上がりのタイミングで出力される。第１のバッファー１７１及び第２のバッファー１７２を用いることで、それまでのタイミングのズレを吸収する制御を行うことができる。

第１タイミング信号４４１は、階調信号生成ユニット５０１に含まれる第１のラッチ５１１に対して第１データバス３３１上のデータ（第３のデータ３２３）の保持を指示する信号である。これにより、第３のデータ３２３であるデータｃ０は第１のラッチ５１１に保持される。同様に、第１タイミング信号４４２は、階調信号生成ユニット５０２に含まれる第１のラッチ５２１に第１データバス３３１上のデータ（第３のデータ３２３）の保持を指示する。これにより、データｃ１は第１のラッチ５２１に保持される。

第２データバス３３２に出力される第４のデータ３２４も第１データバス３３１に出力される第３のデータ３２３と同じ様に扱われる。図３に示すように、第２タイミング信号４５１は階調信号生成ユニット６０１の第１のラッチ（図示せず）に対して第２データバス３３２上のデータ（第４のデータ３２４）の保持を指示し、第２タイミング信号４５２は階調信号生成ユニット６０２の第１のラッチ（図示せず）に対して第２データバス３３２上のデータの保持を指示する。これにより、データｄ０は階調信号生成ユニット６０１の第１のラッチに保持され、データｄ１は階調信号生成ユニット６０２の第１のラッチに保持される。

入力データ１１で送られてくるデータの順番は、第１の演算器１６１及び第２の演算器１６２で行われる演算や、シフトレジスター４３１及びシフトレジスター４３２のデータビットのシフト方向により異なる。また、第１データバス３３１及び第２データバス３３２の２本のデータバスを有することから、それぞれのバスで異なる順番でデータを扱うことができる。第１の演算器１６１及び第２の演算器１６２で行う演算は、本発明においては特に規定するものではないが、本実施形態においては、第１の演算器１６１及び第２の演算器１６２において下記の式（１）による演算が行われるものとする。下記の式（１）の演算が行われる場合における入力データ１１の転送方法について、次に複数の実施例を示す。

式（１）において、Ｄ１（ｎ＋１）及びＤ１（ｎ）と記載したのは、入力データ１１として送られてくる画素データである。また、Ｄ２（ｎ）は演算結果である。ｎは表示パネルの１ライン上の画素の位置を示す番号（以降、画素番号と呼ぶ）である。即ち、Ｄ１（ｎ）及びＤ１（ｎ＋１）は、第１のデータ３１１若しくは第２のデータ３１２に当たり、Ｄ２（ｎ）は第３のデータ３２３若しくは第４のデータ３２４に当たる数値となる。尚、式（１）におけるＴＤ１及びＴＤ２は予め定義しておく数値であり、ＴＤ１＞ＴＤ２の関係にある。

上述したように、表示ラインの１ラインにおけるひとつの半導体装置３００が受け持つ画素の数は２×Ｍであり、第１階調信号生成部３４１にＭ個の階調信号生成ユニットがあり、第２階調信号生成部３４２にＭ個の階調信号生成ユニットが存在する。走査ドライバー１９０に近い側の画素番号を１とすると、Ｄ（１）〜Ｄ（Ｍ）までのデータは第１のデータ３１１として第１の回路３２１に送られるデータであり、Ｄ（Ｍ＋１）〜Ｄ（２×Ｍ）のデータは第２のデータ３１２として第２の回路３２２に送られるデータである。また、式（１）から分かるように、演算には画素番号が隣り合う２つのデータが必要となる。たとえばＤ（Ｍ）の処理をするためにはＤ（Ｍ＋１）が必要であり、Ｄ（２×Ｍ）を処理するためにはダミーデータが必要となる。従って、表示パネル１ラインの処理を行うために必要な第１のデータ３１１及び第２のデータ３１２の個数はそれぞれＭ＋１個となる。

第１タイミング信号を出力するシフトレジスター４３１若しくは第２タイミング信号を出力するシフトレジスター４３２における１ビットデータのシフト方向は、画素番号の小さいほうから行うか又は画素番号の大きいほうから行うかのそれぞれ２通りである。従って、入力データ１１におけるデータ並びの順番は４通りあることになる。尚、入力データ１１におけるデータ並びの順番により、第１の演算器１６１及び第２の演算器１６２における第１オペランドレジスター及び第２オペランドレジスターの扱いが異なってくるが、この制御は制御部４００から出力される信号（図示せず）により行われる。

本実施例は、図１０に示した順番で入力データ１１が表示パネル制御部１８０より出力される場合である。図１０には左側に第１のデータ３１１、右側に第２のデータ３２２となるデータの順番を表の形で示しており、交互に出力される。第１階調信号生成部３４１に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の端部から中心に向かって配置された順に行われる。また、第２階調信号生成部３４２に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の端部から中心に向かって配置された順に行われる。この場合、表示パネル１ラインにおける第１のデータ３１１の最後のデータと第２のデータ３１２の最後のデータは同じデータとなるため、表示パネル制御部１８０から出力される入力データ１１のデータ数を１少なくすることが可能となる。該最後のデータを含むタイミングのタイミングチャートを図８に示す。該最後のデータはデータａＭとして示されている。尚、図示のスペースの関係で、図８の入力データ１１の図示においてデータａ（Ｍ−１）をデータａ−と、データｂ（Ｍ−１）をデータｂ−とした。

本実施例は、図１１に示した順番で入力データ１１が表示パネル制御部１８０より出力される場合である。図１１における表の記載の仕方は図１０と同じである。第１階調信号生成部３４１に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の中心から端部に向かって配置された順に行われる。また、第２階調信号生成部３４２に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の中心から端部に向かって配置された順に行われる。この場合、表示パネル１ラインにおける第１のデータ３１１の最初のデータと第２のデータ３１２の最初のデータは同じデータとなるため、表示パネル制御部１８０から出力される入力データ１１のデータ数を１少なくすることが可能となる。図７に該最初のデータを含むタイミングのタイミングチャートを示す。該最初のデータはデータｂ０として入力されている。

本実施例は、図１２に示した順番で入力データ１１が表示パネル制御部１８０より出力される場合である。図１２における表の記載の仕方は図１０と同じである。第１階調信号生成部３４１に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の端部から中心に向かって配置された順に行われる。また、第２階調信号生成部３４２に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の中心から端部に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。

本実施例は、図１３に示した順番で入力データ１１が表示パネル制御部１８０より出力される場合である。図１３における表の記載の仕方は図１０と同じである。第１階調信号生成部３４１に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の中心から端部に向かって配置された順に行われる。また、第２階調信号生成部３４２に含まれる階調信号生成ユニット内の第１のラッチへのデータの保持は、半導体装置３００の端部から中心に向かって配置された順に行われる。本実施例におけるタイミングチャートは特に図示しない。尚、図１０〜１３において、Ｄ（ｄｕｍｍｙ）と記載してあるデータはダミーデータである。ダミーデータの値は本実施形態では規定しないが、たとえば、画像表示における実験などから決めた数値でもよい。

上記説明したように、本発明を適用することにより入力データの転送周波数よりも低い周波数で半導体装置内部の制御を行うことが可能となる。

以上、本発明にかかる実施形態及び実施例について説明を行ったが、本発明は上記の実施形態に限られるものではない。たとえば第３実施形態において表示パネル制御部１８０を設けて、表示パネル制御部１８０から入力データタイミング信号１２及び走査信号タイミング信号１３を出力するようにしたが、複数用いている半導体装置１００（３００）のいずれかひとつにおいて同様の信号を生成して他の半導体装置１００（３００）に出力するようにしてもよい。また、表示パネル装置の表示画素数に応じては用いる半導体装置１００（３００）がひとつの場合もありえる。このような場合は、同様の信号は半導体装置１００（３００）内部で生成され、半導体装置１００（３００）の外部に出ることなく用いられる。

１１…入力データ、１２…入力データタイミング信号、１３…走査信号タイミング信号、１４…動作クロック信号、１００…半導体装置、１１０…データ分割部、１１１…第１のデータ、１１２…第２のデータ、１１３…演算結果、１１４…演算結果、１２１…第１の回路、１２２…第２の回路、１２３…第３のデータ、１２４…第４のデータ、１３１…第１データバス、１３２…第２データバス、１４１…第１階調信号生成部、１４２…第２階調信号生成部、１５１…第１の端子、１５２…第２の端子、１６１…第１の演算器、１６２…第２の演算器、１７１…第１のバッファー、１７２…第２のバッファー、１８０…表示パネル制御部、１８１…ソース信号、１８２…ソース信号、１９０…走査ドライバー、１９１…走査信号、２００…表示領域、３００…半導体装置、３１０…データ分割部、３１１…第１のデータ、３１２…第２のデータ、３２１…第１の回路、３２２…第２の回路、３２３…第３のデータ、３２４…第４のデータ、３３１…第１データバス、３３２…第２データバス、３４１…第１階調信号生成部、３４２…第２階調信号生成部、３５１…第１の端子、３５２…第２の端子、３５３…第１の端子、４００…制御部、４１１…スタート指示信号、４１２…スタート指示信号、４２０…第３タイミング信号、４３１…シフトレジスター、４３２…シフトレジスター、４４１…第１タイミング信号、４４２…第１タイミング信号、４５１…第２タイミング信号、４５２…第２タイミング信号、５０１…階調信号生成ユニット、５０２…階調信号生成ユニット、５１１…第１のラッチ、５１２…第２のラッチ、５１３…ＤＡ変換器、５２１…第１のラッチ、５２２…第２のラッチ、５２３…ＤＡ変換器、６０１…階調信号生成ユニット、６０２…階調信号生成ユニット、１０００…表示パネル装置。

Claims

表示パネルに複数の信号を出力する半導体装置であって、
前記半導体装置の第１の辺の第１の領域に設けられた第１群の出力端子と、
前記第１の辺の第２の領域に設けられた第２群の出力端子と、
第１のクロック信号に同期して入力データを入力し、第１のクロック信号の２倍の周期を有する第２のクロック信号を生成して、入力データを第１のデータと第２のデータとに交互に分割することにより、第２のクロック信号の立ち下がりのタイミングで第１のデータを出力すると共に、第２のクロック信号の立ち上がりのタイミングで第２のデータを出力するデータ分割部と、
前記データ分割部から出力される第１のデータを第２のクロック信号の立ち上がりのタイミングで保持し、保持された第１のデータを演算リソースとして演算を行うことにより第３のデータを生成して、バスクロック信号に同期した所定のタイミングで第３のデータを第１のデータバスに出力する第１の回路と、
前記データ分割部から出力される第２のデータを第２のクロック信号の立ち下がりのタイミングで保持し、保持された第２のデータを演算リソースとして演算を行うことにより第４のデータを生成して、前記所定のタイミングで第４のデータを第２のデータバスに出力する第２の回路と、
スタート指示信号に従って動作を開始し、バスクロック信号に同期して１ビットデータをシフトさせることにより第１群のタイミング信号を順次生成する第１のシフトレジスターと、
第１群のタイミング信号に同期して前記第１のデータバスから第３のデータを取り込み、第３のデータに基づいて複数の信号を生成して前記第１群の出力端子にそれぞれ供給する第１の信号生成部と、
スタート指示信号に従って動作を開始し、バスクロック信号に同期して１ビットデータをシフトさせることにより第２群のタイミング信号を順次生成する第２のシフトレジスターと、
第２群のタイミング信号に同期して前記第２のデータバスから第４のデータを取り込み、第４のデータに基づいて複数の信号を生成して前記第２群の出力端子にそれぞれ供給する第２の信号生成部と、
を含む半導体装置。
前記第１の領域が、前記第１の辺の一方端を含む連続した領域であり、
前記第２の領域が、前記第１の辺における前記第１の領域に対する排他的な領域であり、
前記第１のデータバスの線長と前記第２のデータバスの線長とが略等しい長さであることを特徴とする請求項１に記載の半導体装置。
前記第１群の出力端子の個数と前記第２群の出力端子の個数とが同数であることを特徴とする請求項１又は２に記載の半導体装置。
前記第１及び第２の信号生成部の各々が、前記第１又は第２のデータバスに接続された複数の１次ラッチを有し、
前記複数の１次ラッチが、前記第１又は第２のデータバスに出力される第３又は第４のデータを保持するラッチであり、前記第１群又は第２群の出力端子と１対１に対応していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記複数の１次ラッチが、前記第１の辺に対して平行となる方向に略一列に配置され、
前記複数の１次ラッチにおいて第３及び第４のデータのそれぞれが保持される順番が、前記第１の領域と前記第２の領域との間の境界を対称軸として対称となる方向で示される順番であることを特徴とする請求項４に記載の半導体装置。
前記第１及び第２の信号生成部の各々が、前記複数の１次ラッチと１対１に対応する複数の２次ラッチをさらに有し、前記複数の１次ラッチに保持されたデータが第２の所定のタイミングで前記複数の２次ラッチに保持され、
前記第１及び第２の信号生成部が、前記複数の２次ラッチに保持されたデータを複数のアナログ信号に変換して前記第１群及び第２群の出力端子にそれぞれ供給することを特徴とする請求項４又は５に記載の半導体装置。
前記複数の２次ラッチが、前記第１の辺に対して平行となる方向に略１列に配置されていることを特徴とする請求項６に記載の半導体装置。