JP2001265291A

JP2001265291A - 液晶パネルの駆動回路及び画像表示装置

Info

Publication number: JP2001265291A
Application number: JP2000077957A
Authority: JP
Inventors: Takeshi Kishida; 武岸田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-21
Filing date: 2000-03-21
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】画像データ信号群及び制御信号群において、
配線容量や配線抵抗成分の影響により配線遅延が発生す
る。このような信号遅延によるタイミングの不備を改善
すること。【解決手段】コントローラ１、ソースドライバ回路２
ａ〜２ｂを含む駆動回路において、シフトレジスタ回路
とＤＡコンバータ回路とに加えて、遅延調整バッファ回
路３ａ，３ｂをソースドライバ回路２ａ，２ｂ内に設け
る。遅延調整バッファ回路３ａはコントローラ１からバ
ス６ａ，６ｂを介して画像データ信号群、制御信号群が
夫々入力されると、バッフリファングと遅延調整を行
い、ＤＡコンバータ回路９ａに入力される画像データと
同期信号とのタイミングが各段のソースドライバ回路で
一定になるよう調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期信号及び画像
データの入力タイミングの調整機能を設けた液晶パネル
の駆動回路と、液晶表示を搭載した画像表示装置とに関
する。

【０００２】

【従来の技術】従来のデジタル方式の液晶表示装置の構
成ブロックを図３に示す。この液晶表示装置は液晶パネ
ル１００と、駆動回路であるコントローラ１０１、液晶
駆動電源回路１０２、ソースドライバ回路群１０３、ゲ
ートドライバ回路群１０４とを含んで構成される。ソー
スドライバ回路群１０３は同一構成のソースドライバ回
路１０３ａ, １０３ｂ・・１０３ｎを有している。ゲー
トドライバ回路群１０４も同一構成のゲートドライバ回
路１０４ａ・・１０４ｎを有している。

【０００３】液晶パネル１００は所謂ＴＦＴ液晶パネル
である。各画素位置に液晶セルのスイッチング素子とし
てＴＦＴが形成される。これらのＴＦＴのドレインに接
続された電極を表示電極とし、この表示電極と液晶セル
を挿んで対向する電極を共通電極とする。これらの共通
電極には、液晶駆動電源回路１０２により全画素に共通
した電圧が印加される。

【０００４】コントローラ１０１とソースドライバ回路
群１０３とは、バス１０５及びバス１０６により接続さ
れる。バス１０５はコントローラ１０１で生成された画
像データ信号群をソースドライバ回路群１０３に供給す
る配線ラインである。バス１０６はコントローラ１０１
で生成された水平クロック信号やスタート信号などで構
成される制御信号群をソースドライバ回路群１０３に供
給する配線ラインである。コントローラ１０１とゲート
ドライバ回路群１０４とは、バス１０８により接続され
る。また液晶駆動電源回路１０２とゲートドライバ回路
群１０４とは、バス１０９により接続され、液晶駆動電
源回路１０２とソースドライバ回路群１０３とは、バス
１０７により接続されている。

【０００５】また、ゲートドライバ回路群１０４の出力
部１１４は、液晶パネル１００内のＴＦＴのゲート電極
部に接続される。ゲートドライバ回路群１０４はｍ個の
ゲートドライバ回路１０４ａ〜１０４ｍで構成されてい
る。ゲートドライバ回路１０４ａ〜１０４ｍは液晶パネ
ル１００の走査電極線を順次に駆動する多出力数のドラ
イバである。ソースドライバ回路群１０３の出力部１１
３は液晶パネル１００内のＴＦＴのソース電極部に接続
される。バス１１０は液晶駆動電源回路１０２と液晶パ
ネル１００の共通電極とを接続する配線ラインである。

【０００６】図２は従来のデジタル方式の液晶表示装置
のコントローラと、ソースドライバ回路群との接続関係
を具体的に示した回路図であり、図１のコントローラ１
０１から２段のソースドライバ回路１０３ａ、１０３ｂ
までの接続を中心に、その詳細を示している。図２にお
いて、コントローラ１０１は、水平クロック信号やスタ
ート信号等の制御信号群を生成し、バス１０６を介して
ソースドライバ回路１０３ａ、１０３ｂに出力する。ま
たコントローラ１０１は、画像データ群を生成し、バス
１０５を介してソースドライバ回路１０３ａのシフトレ
ジスタ回路５０ａ、ソースドライバ回路１０３ｂのシフ
トレジスタ回路５０ｂに出力する。

【０００７】ソースドライバ回路１０３ａはシフトレジ
スタ回路５０ａとＤＡコンバータ回路５１ａとを含んで
構成される。ソースドライバ回路１０３ｂもシフトレジ
スタ回路５０ｂとＤＡコンバータ回路５１ｂとを含んで
構成される。初段のシフトレジスタ回路５０ａはシリア
ルイン・パラレルアウトのシフトレジスタであり、バス
１０５を介してシリアルの画像データ群が入力される
と、ｋ個の画像データを一時保持し、パラレル変換して
バス５２ａを介してｋ個の画像データを同時に出力する
ものである。ＤＡコンバータ回路５１ａは、バス１０６
を介して入力されるデータ取込制御信号により、シフト
レジスタ回路５０ａからデジタルの画像データを取り込
み、バス１０６を介して入力される水平クロック信号に
同期してＤＡ変換を行い、アナログの画像データを生成
するものである。これらの画像データはバス１１３ａを
介して液晶パネルの第１群のｋ本の信号電極線に出力さ
れる。

【０００８】シフトレジスタ回路５０ｂもシリアルイン
・パラレルアウトのシフトレジスタであり、バス５３ａ
から出力されるスタート信号に同期してバス１０５を介
してシリアルの画像データ群を取り込み、ｋ個の画像デ
ータを一時保持するものである。シフトレジスタ回路５
０ｂはパラレル変換を行い、バス５２ｂを介してｋ個の
画像データを同時に出力する。ＤＡコンバータ回路５１
ｂは、バス１０６を介して入力されるデータ取込制御信
号により、シフトレジスタ回路５０ｂからデジタルの画
像データを取り込み、バス１０６を介して入力される水
平クロック信号に同期してＤＡ変換を行い、アナログの
画像データを生成するものである。これらの画像データ
はバス１１３ｂを介して液晶パネルの第２群のｋ本の信
号電極線に出力される。

【０００９】このように構成される液晶パネルの駆動回
路の動作について説明する。図３のコントローラ１０１
は、外部（ホストシステム）からの同期信号を基準とし
て、ゲートドライバ回路群１０４が走査パルスを発生す
るようタイミングを制御すると共に、画像データ信号群
及び制御信号群をソースドライバ回路群１０３に与え
る。液晶駆動電源回路１０２は外部からの電源を受け
て、ゲートドライバ回路群１０４と、ソースドライバ回
路群１０３と、液晶パネル１００の共通電極とに対して
電源供給を行う。

【００１０】コントローラ１０１で生成された制御信号
はバス１０６を経由して、初段のソースドライバ回路１
０３ａ内部にあるシフトレジスタ５０ａとＤＡコンバー
タ回路５１ａとに供給される。シフトレジスタ５０ａで
は供給された制御信号に含まれるクロック信号とスター
ト信号を元に、バス１０５を経由して出力された画像デ
ータ群を取り込み、ｋ画素分の画像データを保持する。
ＤＡコンバータ回路５１ａはデータ取込制御信号に基づ
きシフトレジスタ５０ａから画像データを入力し、所定
電圧レベルを有するアナログの画像データにＤＡ変換す
る。そしてＤＡコンバータ回路５１ａはバス１１３ａを
介して液晶パネル１００の信号電極線にアナログの画像
データを出力する。

【００１１】以下、バス５３ａを経由して供給されるス
タート信号と、バス１０６を経由して供給される制御信
号と、バス１０５を経由して供給される画像データ群と
が、次段のソースドライバ回路１０３ｂに入力され、同
様の動作が行われる。

【００１２】次に液晶パネル１００の各画素のＴＦＴの
ゲート電極に対して、ゲートドライバ群１０４より正電
圧（オン電圧）を印加すると、ＴＦＴがオンとなり、信
号電極線（ソースドライバライン）に印加された信号電
圧が表示電極に出力される。そして表示電極と共通電極
間に形成した液晶セル（負荷容量）が画像データに対応
した画素電圧に充電される。またＴＦＴのゲート電極に
負電圧（オフ電圧）を印加すると、ＴＦＴがオフとな
る。その時点から以降は、直前に印加された画素電圧が
当該画素の液晶セルに保持される。

【００１３】このように、書き込みたい画素の信号電圧
をＴＦＴのソース電極に与えて、ゲート電圧を制御する
ことで、各画素の液晶セルに任意の電圧を保持させてお
くことができる。この保持電圧（画素電圧）に応じて、
各液晶セルの光透過率又は反射率を変化させて情報を表
示する。

【００１４】以上のように動作する液晶表示装置におい
て、解像度が大きく、ソースドライバ回路１０３ａ〜１
０３ｎの数が多い場合を考える。この場合、ソースドラ
イバ回路群１０３内のバス配線の距離が必然的に長くな
る。ここで取り上げた液晶表示装置においては、制御信
号群を供給するバス１０６及び画像データ信号群を供給
するバス１０５は、いずれも全てのソースドライバ回路
を負荷として接続されている。このため基板上の物理的
な配置として、コントローラ１０１の近傍から遠方にか
けてソースドライバ回路１０３ａ、ソースドライバ回路
１０３ｂ、・・がこの順序に並んでいる。この場合、コ
ントローラ１０１の近傍のソースドライバ回路１０３ａ
では、他の全てのソースドライバ回路１０３ｂ〜ソース
ドライバ回路１０３ｎまでの配線のＲＣ成分の影響を受
け、配線遅延が大きくなる。そのため、前段のソースド
ライバ回路では波形なまりが顕著に現れる。

【００１５】図４は、上記の構成の液晶表示装置におけ
る画像データ信号の波形と、クロック信号の波形の一例
を示した説明図である。図４（ａ）の波形４００は物理
的にコントローラ１０１の近傍に配置されるソースドラ
イバ回路１０３ａのクロック信号ＣＬＫａの波形であ
る。図４（ｂ）の波形４０１はソースドライバ回路１０
３ａの画像データ信号ＤＡＴＡａの波形である。図４
（ｃ）の波形４０２は物理的にコントローラ１０１の遠
方に配置されるソースドライバ回路１０３ｎのクロック
信号ＣＬＫｎの波形である。図４（ｄ）の波形４０３は
ソースドライバ回路１０３ｎの画像データ信号ＤＡＴＡ
ｎの波形である。

【００１６】図４を見ると、コントローラ１０１に近い
ほどソースドライバ回路のデータ入力波形の立ち上がり
開始時刻は早い。即ち図４（ｂ）のＤＡＴＡａの立ち上
がり開始時刻は、図４（ｄ）のＤＡＴＡｎの立ち上がり
開始時刻より時間Ｔ１だけ早くなっている。また図４
（ａ）のＣＬＫａの立ち上がり時刻は、図４（ｃ）のＣ
ＬＫｎの立ち上がり時刻より時間Ｔ１だけ早くなってい
る。これに対して図４（ｂ）のＤＡＴＡａの波形なまり
は、図４（ｄ）のＤＡＴＡｂの波形なまりより大きくな
っている。

【００１７】これは当該ソースドライバ回路から後方を
見たとき、前方のソースドライバ回路の方が負荷ＲＣ遅
延成分が大きくなるためと推定される。この現象は実際
に観察されたもので、集中定数回路網又は分布定数回路
網における反射波が関係していると想定される。

【００１８】図４（ｃ）及び（ｄ）に示すように、画像
データＤＡＴＡの出力レベルが規定値に達してから、Ｄ
Ａコンバータ回路のＣＬＫが入力されるまでの時間差を
セットアップタイムと呼ぶと、このセットアップタイム
Ｔ２は所定の時間範囲内である必要がある。しかし波形
なまりが図４（ｂ）のような状態になると、セットアッ
プタイムがＴ２を十分越えてしまい、シフトレジスタ回
路及びＤＡコンバータ回路内に設けられた入力ラッチ回
路において、画像データの取り込みが行えなくなる。こ
の場合、画像データを適切に表示できなくなるという問
題点が発生する。

【００１９】特に液晶パネルの寸法が大きくなり、画素
数が増加すると、コントローラ１０１から全てのソース
ドライバ回路への配線長が長くなる。また解像度が上が
ることにより、要求される画像データの転送スピード
（転送周波数）が数十ＭＨｚオーダーになると、この波
形なまりによる悪影響が更に大きくなる。

【００２０】概算的な計算では、ソースドライバ回路に
要求されるデータ転送周波数をｆxck とすると、この値
ｆxck は以下の式で表されることが知られている。ｆxck ＝Ｙ＊Ｘ＊Ｎ＊ｆ_FR／（Ｄ／ｎ）（Ｈｚ）但し、Ｙ: 横方向ドット数［横方向画素数＊３（ＲＧ
Ｂ）］Ｘ: 縦方向ドット数［縦方向画素数］Ｎ: 階調用ビット数［２∧Ｎ階調］ｆ_FR: フレーム周波数［一般的に７０Ｈｚ程度］Ｄ: データ入力数［Ｎ＊３（ＲＧＢ）］ｎ: 上下駆動パラメータ［上下駆動ｎ＝２、片側駆動ｎ
＝１］

【００２１】ＸＧＡ用の１０２４＊７６８サイズの液晶
カラーパネルを想定し、６４階調（Ｎ＝６）、フレーム
周波数７０Ｈｚ、１８bit データ入力、片側駆動（ｎ＝
１）とした場合、ソースドライバ回路に要求されるデー
タ転送周波数ｆxck は次のようになる。（１０２４＊３＊７６８＊６Ｘ７０）／１８＝５５ＭＨｚ同様の計算方法により、Ｓ−ＸＧＡ（１２８０＊１０２
４）の場合は、９５ＭＨｚとなる。

【００２２】

【発明が解決しようとする課題】従って、Ｓ−ＸＧＡの
液晶パネルの場合には、クロック周期が１０ｎsec とな
るため、数ｎsec 程度の画像データの波形なまりが発生
したとしても、ＤＡコンバータ回路５１でのセットアッ
プタイムの確保が難しくなる。このため、従来例の液晶
表示装置では適切な画像表示が行われなくなる場合が発
生してしまう。

【００２３】本発明は、このような従来の問題点に鑑み
てなされたものであって、同期信号及び画像データの入
力タイミングの調整機能を設けることにより、高いデー
タ転送周波数を持つ液晶パネルの駆動回路と、このよう
な液晶表示装置を搭載した画像表示装置とを実現するこ
とを目的とする。

【００２４】

【課題を解決するための手段】本願の請求項１の発明
は、液晶パネルの各画素に同期信号と同期して画像信号
を分配する液晶パネルの駆動回路であって、少なくとも
１ライン単位の画像信号を含む画像信号群、及び同期信
号を含む制御信号群を生成するコントローラと、前記液
晶パネルの駆動電圧を出力する液晶駆動電源回路と、前
記制御信号群と前記画像信号群とにより画像信号を生成
し、前記液晶パネルの信号電極線を介して各画素の液晶
セルに画像信号を供給し、カスケード接続された複数段
のソースドライバ回路と、前記液晶駆動電源回路の駆動
電源と前記制御信号群と用いて走査信号を生成し、前記
液晶パネルの走査電極線に供給する複数のゲートドライ
バ回路と、前記制御信号群及び前記画像信号群の遅延調
整を各段の前記ソースドライバ回路毎に行う複数の遅延
調整回路と、を具備することを特徴とする。

【００２５】本願の請求項２の発明は、請求項１の液晶
パネルの駆動回路において、前記遅延調整回路は、前記
ソースドライバ回路内に含まれることを特徴とする。

【００２６】本願の請求項３の発明は、請求項１又は２
の液晶パネルの駆動回路において、前記遅延調整回路
は、一段又は複数段のバッファ回路から構成されること
を特徴とする。

【００２７】本願の請求項４の発明は、請求項１〜３の
いずれか１項記載の液晶パネルの駆動回路を有したこと
を特徴とする。

【００２８】本願の請求項５の発明は、請求項１〜３の
いずれか１項記載の液晶パネルの駆動回路が、前記液晶
パネルと同一基板上に形成されたことを特徴とする。

【００２９】

【発明の実施の形態】本発明の実施の形態における液晶
パネルの駆動回路について、図１及び図５を用いて説明
する。図１は本実施の液晶パネルの駆動回路の構成を示
すブロック図であり、特にコントローラとソースドライ
バ回路群との接続関係を中心に示している。図１のコン
トローラ１は、水平クロック信号やスタート信号等の制
御信号群を生成すると共に、少なくとも１ライン単位の
画像信号を含む画像データ群（画像信号群）を出力する
回路である。初段のソースドライバ回路２ａは遅延調整
バッファ回路３ａ、シフトレジスタ回路４ａ、ＤＡコン
バータ回路５ａを含んで構成される。また次段のソース
ドライバ回路２ｂは同じく遅延調整バッファ回路３ｂ、
シフトレジスタ回路４ｂ、ＤＡコンバータ回路５ｂを含
んで構成される。このような構成のソースドライバ回路
がｎ段従属に接続されている。

【００３０】バス６ａはコントローラ１と遅延調整バッ
ファ回路３ａとを接続し、コントローラ１において生成
された画像データ群を遅延調整バッファ回路３ａに供給
するバスである。バス７ａはコントローラ１と遅延調整
バッファ回路３ａとを接続し、コントローラ１において
生成された制御信号群を遅延調整バッファ回路３ａに供
給するバスである。遅延調整バッファ回路３ａは画像
データ群及び制御信号群に対して信号遅延調整機能を持
つ回路であり、夫々の信号入力端と信号出力端との間に
バッファ回路が必要数だけ直列接続されている。遅延調
整バッファ回路３ａの出力部にバス６ｂ，６ｃ，７ｂ，
７ｃが設けられている。

【００３１】バス６ｂは、初段の遅延調整バッファ回路
３ａと次段のソースドライバ回路２ｂに含まれる遅延調
整バッファ回路３ｂとを接続し、遅延調整バッファ回路
３ａでバッファリング及び遅延調整された画像データ群
を遅延調整バッファ回路３ｂに供給するバスである。バ
ス７ｂは、初段の遅延調整バッファ回路３ａと次段のソ
ースドライバ回路２ｂに含まれる遅延調整バッファ回路
３ｂとを接続し、遅延調整バッファ回路３ａでバッファ
リング及び遅延調整された制御信号群を遅延調整バッフ
ァ回路３ｂに供給するバスである。

【００３２】バス６ｃは、遅延調整バッファ回路３ａと
シフトレジスタ回路４ａとを接続し、遅延調整バッファ
回路３ａでバッファリング及び遅延調整された画像デー
タ群をシフトレジスタ回路４ａに供給するバスである。
バス７ｃは、遅延調整バッファ回路３ａとシフトレジス
タ回路４ａ及びＤＡコンバータ回路５ａとを接続し、遅
延調整バッファ回路３ａでバッファリング及び遅延調整
された制御信号群をシフトレジスタ回路４ａ及びＤＡコ
ンバータ回路５ａに供給するバスである。

【００３３】シフトレジスタ回路４ａはシリアルイン・
パラレルアウトのシフトレジスタであり、バス６ｃを介
してシリアルの画像データ群が入力されると、ｋ個の画
像データを一時保持し、パラレル変換してバス８ａを介
してｋ個の画像データを同時に出力するものである。Ｄ
Ａコンバータ回路５ａは、バス７ｃを介して入力される
データ取込制御信号により、シフトレジスタ回路４ａか
らデジタルの画像データを取り込み、バス７ｃを介して
入力されるクロック信号に同期してＤＡ変換し、アナロ
グの画像データを生成する回路である。これらの画像デ
ータはバス９ａを介して液晶パネルの第１群のｋ本の信
号電極線に出力される。

【００３４】次にソースドライバ回路２ｂもソースドラ
イバ回路２ａと同様に構成されている。遅延調整バッフ
ァ回路３ｂは遅延調整バッファ回路３ａから供給された
画像データ信号群を及び制御信号群に対してバッファリ
ング及び遅延調整を行い、シフトレジスタ回路４ｂ及び
ＤＡコンバータ回路５ｂに供給すると共に、バス６ｄ，
７ｄを介して次段の遅延調整バッファ回路（図示せず）
に供給する回路である。

【００３５】バス１０ａはシフトレジスタ回路４ａと遅
延調整バッファ回路３ｂを接続するバスであり、シフト
レジスタ回路４ａで出力されたスタート信号を遅延調整
バッファ回路３ｂに供給するバスである。また、バス１
０ｂはシフトレジスタ４ｂで生成されたスタート信号を
次段のソースドライバ回路の遅延調整バッファ回路にカ
スケード接続するバスである。

【００３６】シフトレジスタ回路４ｂもシリアルイン・
パラレルアウトのシフトレジスタであり、スタート信号
に同期してバス６ｅを介してシリアルの画像データを取
り込み、ｋ個の画像データを一時保持するものである。
シフトレジスタ回路４ｂはパラレル変換を行い、バス８
ｂを介してｋ個の画像データを同時に出力する。ＤＡコ
ンバータ回路５ｂは、バス７ｅを介して入力されるデー
タ取込制御信号により、シフトレジスタ回路４ｂからデ
ジタルの画像データを取り込み、バス７ｅを介して入力
されるクロック信号に同期してＤＡ変換し、アナログの
画像データを生成する回路である。これらの画像データ
はバス９ｂを介して液晶パネルの第２群のｋ本の信号電
極線に出力される。

【００３７】このように構成された液晶パネルの駆動回
路の動作について説明する。本実施の形態では、ソース
ドライバ回路２ａ、ソースドライバ回路２ｂ内のいずれ
のＤＡコンバータ５ａ, ５ｂにおいても、遅延調整バッ
ファ回路３ａ, ３ｂの入力容量と、ＤＡコンバータ回路
５ａ, ５ｂの入力容量と、隣接するソースドライバ回路
間のバス配線の配線容量とが負荷となる。従ってコント
ローラ１の近傍に配置されるソースドライバ回路２ａの
ＤＡコンバータ回路５ａのＲＣ遅延成分を削減できる。

【００３８】図５はこの場合のクロック信号と画像デー
タ信号の波形の一例を示している。図５（ａ）の波形５
００は物理的にコントローラ１の近傍に配置されるソー
スドライバ回路２ａのクロック信号ＣＬＫａの波形であ
る。図５（ｂ）の波形５０１はソースドライバ回路２ａ
の画像データ信号ＤＡＴＡａの波形である。図５（ｃ）
の波形５０２はソースドライバ回路２ｂのクロック信号
ＣＬＫｂの波形である。図４（ｄ）の波形５０３はソー
スドライバ回路２ｂの画像データ信号ＤＡＴＡｂの波形
である。

【００３９】図５において時間ＴＴ１は、ソースドライ
バ回路２ａのＤＡコンバータ回路５ａに入力される画像
データと、ソースドライバ回路２ｂのＤＡコンバータ回
路５ｂに入力される画像データとの遅延差を示してい
る。また図５（ｂ），（ｄ）を見ると、従来例で配線の
ＲＣ成分により発生していた波形なまりが、配線負荷の
軽減により改善されていることがわかる。即ち、ＤＡコ
ンバータ回路５ａにおいても、ＤＡコンバータ回路５ｂ
と同様のセットアップタイムＴＴ２を確保することが可
能となる。更に遅延調整バッファ回路３ａ, ３ｂ・・内
のバッファサイズの調整により、隣接するソースドライ
バ回路２ａ, ２ｂ・・間での遅延差ＴＴ１を調整するこ
とが可能となり、全てのソースドライバ回路でＤＡコン
バータ回路のセットアップタイムを一定に設定すること
が可能となる。

【００４０】以上の実施の形態では、遅延調整バッファ
回路３ａ, ３ｂ・・をソースドライバ回路２ａ, ２ｂ・
・内に設けるとして説明したが、この回路はソースドラ
イバ回路内にある必要はなく、カスケード接続されてい
るだけでよい。従って、別チップ構成であってもよい。

【００４１】また、ソースドライバ回路内に一段のバッ
ファを設けることを前提としているが、複数段のバッフ
ァであっても構わない。遅延調整に関してはバッファの
サイズ調整だけではなく、段数調整による方法であって
もかまわない。

【００４２】

【発明の効果】以上のように本発明によれば、制御信号
群のバス配線及び画像信号群のバス配線上に遅延調整バ
ッファ回路を挿入し、遅延調整バッファ回路の遅延値を
調整することにより、タイミング上で問題となる波形な
まりを少なくすることができる。このことにより、高速
のデータ転送が可能となり、高解像度の液晶パネルを高
速に駆動することができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の駆動回路の主要部を構
成を示すブロック図

【図２】従来例の液晶表示装置の駆動回路の主要部を構
成を示すブロック図

【図３】液晶表示装置の全体構成を示すブロック図

【図４】従来例の液晶表示装置において、クロック信号
と画像データのタイミング関係を示す波形図

【図５】本実施の形態の液晶表示装置において、クロッ
ク信号と画像データのタイミング関係を示す波形図

【符号の説明】

１コントローラ２ａ, ２ｂソースドライバ回路３ａ, ３ｂ遅延調整バッファ回路４ａ, ４ｂシフトレジスタ回路５ａ, ５ｂＤＡコンバータ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３ＶＦターム(参考） 2H092 GA59 NA05 PA06 2H093 NA16 NC16 NC22 NC24 NC34 ND34 ND36 5C006 AA11 AA22 AC11 AC24 AF42 AF52 AF71 BB16 BC11 BF07 FA16 5C080 AA10 BB06 CC03 DD05 EE29 FF11 JJ02 JJ04

Claims

【特許請求の範囲】

【請求項１】液晶パネルの各画素に同期信号と同期し
て画像信号を分配する液晶パネルの駆動回路であって、少なくとも１ライン単位の画像信号を含む画像信号群、
及び同期信号を含む制御信号群を生成するコントローラ
と、前記液晶パネルの駆動電圧を出力する液晶駆動電源回路
と、前記制御信号群と前記画像信号群とにより画像信号を生
成し、前記液晶パネルの信号電極線を介して各画素の液
晶セルに画像信号を供給し、カスケード接続された複数
段のソースドライバ回路と、前記液晶駆動電源回路の駆動電源と前記制御信号群と用
いて走査信号を生成し、前記液晶パネルの走査電極線に
供給する複数のゲートドライバ回路と、前記制御信号群及び前記画像信号群の遅延調整を各段の
前記ソースドライバ回路毎に行う複数の遅延調整回路
と、を具備することを特徴とする液晶パネルの駆動回
路。
【請求項２】前記遅延調整回路は、前記ソースドライバ回路内に含まれることを特徴とする
請求項１記載の液晶パネルの駆動回路。
【請求項３】前記遅延調整回路は、一段又は複数段のバッファ回路から構成されることを特
徴とする請求項１又は２記載の液晶パネルの駆動回路。
【請求項４】請求項１〜３のいずれか１項記載の液晶
パネルの駆動回路を有したことを特徴とする画像表示装
置。
【請求項５】請求項１〜３のいずれか１項記載の液晶
パネルの駆動回路が、前記液晶パネルと同一基板上に形
成されたことを特徴とする画像表示装置。