JP2001242833A - 半導体装置および表示装置モジュール - Google Patents

半導体装置および表示装置モジュール

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Abstract

(57)【要約】 【課題】 液晶表示の高精細化に安定に対応できる液晶
駆動装置を提供する。 【解決手段】 クロック信号ＣＫに同期を取り、スター
トパルス信号ＳＰを転送するシフトレジスタ回路２２を
設ける。クロック信号ＣＫに同期を取って表示データＤ
Ｒ、ＤＧ、ＤＢを取り込む入力ラッチ回路２１を設け
る。転送されたスタートパルス信号ＳＰに基づいて上記
表示データＤＲ、ＤＧ、ＤＢをサンプリングし記憶する
サンプリングメモリ回路２３を設ける。入力ラッチ回路
２１は、表示データＤＲ、ＤＧ、ＤＢをクロック信号Ｃ
Ｋの立ち上がりと立ち下がりの両タイミングで同期を取
って取り込むようになっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル−アナロ
グ変換された表示データ信号により表示装置を駆動し、
上記表示装置において階調表示するための半導体装置お
よびそれを有する表示モジュールに関するものである。
【０００２】
【従来の技術】従来より、例えば図１１に示すように、
アクティブマトリクス方式の代表例であるＴＦＴ（薄膜
トランジスタ）方式の液晶表示装置が知られている。こ
の液晶表示装置は、液晶表示部としてのＴＦＴ方式の液
晶パネル９０１と、液晶駆動装置とを備えており、液晶
パネル９０１内に、図示しない液晶表示素子と、対向電
極（共通電極）９０６とを有している。
【０００３】上記液晶駆動装置は、それぞれＩＣ（Inte
grated Circuit) からなるソースドライバ９０２および
ゲートドライバ９０３と、コントローラ９０４と、液晶
駆動電源９０５とを備えている。コントローラ９０４
は、ソースドライバ９０２に表示データＤおよび制御信
号Ｓ11を出力すると共に、ゲートドライバ９０３に制御
信号Ｓ12を出力するものである。
【０００４】上記制御信号Ｓ11としては水平同期信号や
クロック信号、制御信号Ｓ12としては垂直同期信号があ
る。そして、ソースドライバ９０２の各液晶駆動電圧出
力端子は、液晶パネル９０１における対応するソース信
号ラインに接続される一方、ゲートドライバ９０３の各
液晶駆動電圧出力端子は、液晶パネル９０１における対
応するゲート信号ラインに接続されている。
【０００５】また、液晶駆動電源９０５は、液晶駆動装
置（ソースドライバ９０２、ゲートドライバ９０３）を
駆動する電源や液晶パネル９０１に印加する各種駆動電
圧を出力するものである。
【０００６】外部からシリアルに入力されたデジタル表
示データＤは、コントローラ９０４を通じて、ソースド
ライバ９０２へ上記表示データＤとして入力される。ソ
ースドライバ９０２は、入力された表示データＤを時分
割にて内部でラッチしてシリアル−パラレル変換し、そ
の後、コントローラ９０４から入力される上記水平同期
信号に同期してデジタル−アナログ変換（ＤＡ変換とい
う）を行う。
【０００７】そして、ＤＡ変換によって得られた、階調
表示用のアナログ電圧（階調表示電圧）を液晶駆動電圧
出力端子から、前述のソース信号ラインを介して、その
液晶駆動電圧出力端子に対応した、液晶パネル９０１内
の液晶表示素子（図示せず）へそれぞれ出力する。
【０００８】図１２に、上記ソースドライバ９０２の回
路ブロック図の一例を示す。ソースドライバ９０２は、
基本的にはシフトレジスタ回路１３０２、入力ラッチ回
路１３０１、サンプリングメモリ回路１３０３、ホール
ドメモリ回路１３０４、レベルシフタ回路１３０５、Ｄ
Ａ変換回路１３０６、出力回路１３０７および基準電圧
発生回路１３０９から構成される。
【０００９】まず、シフトレジスタ回路１３０２には、
水平同期信号と同期させたスタートパルス信号ＳＰが入
力され、その後、クロック信号ＣＫに同期を取りスター
トパルス信号ＳＰはｎ段のシフトレジスタ回路１３０２
に転送される。
【００１０】そして、シフトレジスタ回路１３０２のｎ
段目の出力は、出力信号ＳＰＯとして出力され、縦続接
続されているソースドライバ９０２の次段のソースドラ
イバ９０２のスタートパルス信号ＳＰとして入力され、
以後同様にスタートパルス信号ＳＰは転送される。
【００１１】表示データＤは、それぞれ例えぱ６ビット
の表示データＤＲ（赤）、表示データＤＧ（緑）、表示
データＤＢ（青）から構成され、入力ラッチ回路１３０
１に入力される。そして、入力ラッチ回路１３０１に一
時的にラッチされた後、クロック信号ＣＫによりサンプ
リングメモリ回路１３０３に送られる。サンプリングメ
モリ回路１３０３は、先述のシフトレジスタ回路１３０
２の各段の出力信号（スタートパルス信号ＳＰがシフト
した信号）により、時分割に送られてくる表示データＤ
をサンプリングし記憶する。
【００１２】その後、表示データＤは次のホールドメモ
リ回路１３０４に入力され、この表示データＤの１水平
期間のデータがホールドメモリ回路１３０４に入力され
た時点で、水平同期信号に基づいたラッチ信号ＬＳによ
りラッチされる。そして、次のラッチ信号ＬＳが入力さ
れるまで、つまり１水平期間の間、先の表示データＤは
保持されてホールドメモリ回路１３０４から出力され
る。
【００１３】ラッチされた表示データＤの信号レベル
は、次のレベルシフタ回路１３０５によりロジック系電
圧レベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要
な電圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換さ
れる。
【００１４】一方、基準電圧発生回路１３０９は、参照
電圧ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗
分割等により階調表示に用いる、例えば６４レベルの電
圧を発生させている。ＤＡ変換回路１３０６は、ラッチ
されレベル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢ
に対応するそれぞれ６ビット）に基づき、先述の６４レ
ベルの電圧から１つの電圧レベルを選択することでアナ
ログ電圧に変換して出力するものである。
【００１５】そして、この電圧レベルは、ボルテージフ
ォロア回路等を含んで構成された出力回路１３０７によ
り、階調表示電圧として液晶駆動電圧出力端子１３０８
から、液晶パネル９０１における各液晶表示素子のソー
ス信号ラインにそれぞれ出力される。
【００１６】このような従来のソースドライバでは図１
２（１回路のみ記載）と図１３に示すように、外部から
のデジタル表示データ（ＤＲ、ＤＧ、ＤＢ）はそれぞれ
がシリアルに入力（Ｄ1 、Ｄ2 、…Ｄ8 …）され、一
旦、Ｄ型フリップフロップ（以下、ＤＦ／Ｆと称す）で
構成される入力ラッチ回路１３０１にてクロック信号Ｃ
Ｋの立ち上がりでラッチされる（図１４に示すラッチデ
ータのタイミングチャートを参照）。
【００１７】この後、これらラッチされた各表示データ
Ｄは、ＤＦ／Ｆで構成されるサンプリングメモリ回路１
３０３に入力され、クロック信号ＣＫの立ち上がりに同
期を取りスタートパルス信号ＳＰをｎ段のシフトレジス
タ回路１３０２内に転送させて各段から出力される信号
（ＳＲ1 、ＳＲ2 、…ＳＲn ）の立ち上がりに同期を取
り、記憶される。その後、上記各表示データＤは、ホー
ルドメモリ回路１３０４へ出力され、続いて、ラッチ信
号ＬＳによりホールドメモリ回路１３０４から一括出力
され、次のラッチ信号ＬＳが入力されるまで、その出力
信号は保持されるようになっている。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来の場合、表示画質の向上のために液晶パネル９０１の
より高精細化に伴い、表示画質の劣化という次のような
問題が生じる。まず、上記従来では、例えば、ＲＧＢに
対応した合計１８本の表示データＤ（６ビット×ＲＧ
Ｂ）を用いたＳＸＧＡ（１０２４×ＲＧＢ×７６８）型
の液晶パネル９０１の場合、例えば６４階調表示を行う
ためのソースドライバ９０２では、上記表示データＤに
対し、６５ＭＨｚと非常に高速のデータ転送レートが必
要となる。
【００１９】そのため、上記従来では、液晶パネル９０
１の高精細化を目指す程、より速いデータ転送レートに
て表示データＤを順次、入力ラッチ回路１３０１にてラ
ッチ後、時分割でサンプリングメモリ回路１３０３に記
憶させる必要があるが、高速化によりクロック信号ＣＫ
に対し表示データＤを取り込むタイミングの仕様（デー
タセットアップ／ホールド時間）を保証するのが難しく
なる。
【００２０】このことから、上記従来では、高いデータ
転送レートのために表示画質が劣化し、高精細化と表示
画質の向上との双方を同時に満たせなくなるという問題
を生じている。
【００２１】
【課題を解決するための手段】本発明は、上記従来の問
題点に鑑みてなされたものであって、その目的は、クロ
ック周波数を低減できるよう、クロック信号の立ち上が
りと、立ち下がりの両エッジにて表示データＤを取り込
む方式を入力インターフェース部に採用し、ソースドラ
イバの内部でシリアル−パラレル変換を行うことによ
り、クロック周波数を、必要なデータ転送レートの、例
えば半分と低減でき、動作周波数の拡大と信頼性の向上
した半導体装置およびそれを用いた表示装置モジュール
を提供することである。
【００２２】すなわち、本発明の半導体装置は、以上の
課題を解決するために、表示装置を表示データ信号に基
づいて駆動する半導体装置において、クロック信号に基
づいたスタートパルス信号を転送する転送手段と、入力
された表示データ信号をクロック信号に同期して取り込
み、同期データとして出力するラッチ手段と、転送され
るスタートパルス信号に基づいて、上記同期データをサ
ンプリングして出力するサンプリング手段とを有し、上
記ラッチ手段は、上記表示データ信号を上記クロック信
号の立ち上がりと立ち下がりの両タイミングにて同期し
取り込むようになっていることを特徴としている。
【００２３】上記半導体装置においては、前記ラッチ手
段は、シリアルに入力された表示データ信号をシリアル
−パラレル変換するための、２個単位のラッチ回路を備
えていてもよい。
【００２４】上記半導体装置では、前記ラッチ手段は、
シリアルに入力された表示データ信号を前記クロック信
号の１相の立ち上がりと立ち下がりの両タイミングにて
シリアル−パラレル変換するものであることが好まし
い。
【００２５】上記構成によれば、ラッチ手段により表示
データ信号をクロック信号に同期して同期データを出力
し、その同期データを、転送手段から転送されたスター
トパルス信号に基づいてサンプリング手段にてサンプリ
ングして出力することにより、上記表示データ信号をシ
リアル−パラレル変換でき、表示装置にて表示するのに
好適な信号に変換できる。
【００２６】その上、上記構成では、ラッチ手段が、上
記表示データ信号を上記クロック信号の立ち上がりと立
ち下がりの両タイミングにて同期し取り込むようになっ
ているので、クロック信号のクロック周波数を、表示デ
ータ信号のデータ転送レートを、より低減できて、クロ
ック信号に対し表示データを取り込むタイミングの仕様
（データセットアップ／ホールド時間）を保証し易くで
きる。
【００２７】本発明の他の半導体装置は、以上の課題を
解決するために、表示装置を表示データ信号に基づいて
駆動する半導体装置において、クロック信号に基づいた
スタートパルス信号を転送する転送手段と、入力された
表示データ信号をクロック信号に同期して取り込み、同
期データとして出力するラッチ手段と、転送されるスタ
ートパルス信号に基づいて、上記同期データをサンプリ
ングして出力するサンプリング手段とを有し、上記ラッ
チ手段は、上記表示データ信号を互いに位相が異なる複
数の各クロック信号のそれぞれの立ち上がりと立ち下が
りの両タイミングにて同期し取り込むようになっている
ことを特徴としている。
【００２８】上記半導体装置においては、前記ラッチ手
段は、シリアルに入力された表示データ信号を、シリア
ル−パラレル変換するための、４個単位のラッチ回路を
備えていてもよい。
【００２９】上記半導体装置では、前記の複数の各クロ
ック信号は、上記各クロック信号の数がｍ（ｍは２以上
の整数）のとき、１／（２ｍ）の位相差を互いに有する
ように設定されていることが好ましい。
【００３０】上記構成によれば、ラッチ手段は、上記表
示データ信号を互いに位相が異なる複数の各クロック信
号のそれぞれの立ち上がりと立ち下がりの両タイミング
にて同期し取り込むようになっているので、さらに、ク
ロック信号のクロック周波数を、表示データ信号におけ
る必要なデータ転送レートよりいっそう低減できて、ク
ロック信号に対し表示データを取り込むタイミングの仕
様（データセットアップ／ホールド時間）をより保証し
易くできる。
【００３１】上記半導体装置においては、前記表示部は
液晶表示部であってもよい。上記構成によれば、液晶表
示部の高精細化に安定に対応できるので、液晶表示にお
ける表示画質の向上を確実化できる。
【００３２】本発明の表示装置モジュールは、以上の課
題を解決するために、上記に記載の各半導体装置の何れ
かを有することを特徴としている。上記構成によれば、
表示装置モジュールにおける高精細化に安定に対応でき
るので、表示装置モジュールの表示画質の向上を確実化
できる。
【００３３】
【発明の実施の形態】本発明に係る半導体装置およびそ
れを用いた表示装置モジュールの、実施の各形態につい
て図１ないし図１０に基づいて説明すれば、以下の通り
である。
【００３４】上記表示装置モジュールとしての液晶表示
装置は、例えば図２に示すように、液晶表示部として、
アクティブマトリクス方式の代表例であるＴＦＴ（薄膜
トランジスタ）方式の液晶パネル１と、それを駆動する
ための液晶駆動装置（半導体装置）とを有している。上
記液晶パネル１の詳細については後述する。
【００３５】上記液晶駆動装置は、それぞれＩＣからな
るソースドライバ２およびゲートドライバ３と、コント
ローラ４と、液晶駆動電源５とを備えている。コントロ
ーラ４は、ソースドライバ２に表示データＤおよび制御
信号Ｓ1 を出力すると共に、ゲートドライバ３には制御
信号Ｓ2 を出力する。上記制御信号Ｓ1 としては水平同
期信号やクロック信号、制御信号Ｓ2 としては垂直同期
信号が挙げられる。
【００３６】そして、ソースドライバ２の各液晶駆動電
圧出力端子は、液晶パネル１における対応する各ソース
信号ライン１４に接続され、一方、ゲートドライバ３の
各液晶駆動電圧出力端子は、液晶パネル１における対応
する各ゲート信号ライン１５に接続されている（図３を
参照）。
【００３７】また、液晶駆動電源５は、液晶駆動装置
（ソースドライバ２、ゲートドライバ３）を駆動する電
源や液晶パネル１に印加する各種駆動電圧を液晶駆動装
置に出力している。
【００３８】上記液晶駆動装置のソースドライバ２およ
びゲートドライバ３は、例えば、図示しない各ＴＣＰ
（Tape Carrier Package) に搭載されている。ＴＣＰと
は、テープ・フィルムにＬＳＩを装着した薄型のパッケ
ージをいう。
【００３９】ＴＣＰの出力端子側は、液晶パネル１の図
示しない液晶ガラス基板の上に設けられたＩＴＯ（Indi
um Tin Oxide: インジウムすず酸化物）からなる端子
（先述のソース信号ライン１４やゲート信号ライン１５
に接続されている）に対し、例えばＡＣＦ（Anisotropi
c Conductive Film:異方性導電膜）を介して、熱圧着さ
れ電気的に接続される。
【００４０】一方、各ソースドライバ２およびゲートド
ライバ３への入力側信号の入出力は、ＴＣＰ配線および
フレキシブル基板配線などを通して行われる。外部から
入力された、シリアルなデジタル表示データは、コント
ローラ４を通して、ソースドライバ２へ、シリアルな表
示データＤとして入力される。
【００４１】図１に、本発明の第一の実施の形態として
の上記ソースドライバ２における回路ブロック図の一例
を示す。ソースドライバ２は、基本的にはシフトレジス
タ回路（転送手段）２２、入力ラッチ回路（ラッチ手
段）２１、サンプリングメモリ回路（サンプリング手
段）２３、ホールドメモリ回路２４、レベルシフタ回路
２５、ＤＡ変換回路２６、出力回路２７、出力回路２７
からの出力端子２８、および基準電圧発生回路２９を有
している。以下において、まず、上記回路構成の内、従
来技術との相違点のみ説明し、他の回路動作についての
説明は後述する。
【００４２】相違点は、従来では、図１２および図１３
に示すように、入力された表示データＤをラッチする入
力ラッチ回路１３０１、サンプリングメモリ回路１３０
３を中心とする表示データＤの取り込み及び転送であ
り、デジタル式の表示データＤ（ＤＲ、ＤＧ、ＤＢそれ
ぞれ６ビット、計１８ビットで構成）の各ビット毎に１
つのＤＦ／Ｆで構成された入力ラッチ回路１３０１が設
置されていた。
【００４３】本発明は、入力ラッチ回路２１での表示デ
ータＤのラッチをクロック信号ＣＫの立ち上がりと立ち
下がりの両エッジを用いて行いることで、クロック信号
ＣＫのクロック周波数に対し、従来より、以後の回路で
の表示データＤの処理速度を低減、つまり速く（データ
転送レートを向上）できるものである。
【００４４】本発明の第一の実施の形態について、図４
の回路例と、図５のタイミングチャートを基に説明す
る。まず、コントローラ４から出力される、シリアルな
表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計
１８ビットで構成）の各１ビットに対して、入力ラッチ
回路２１は、クロック信号ＣＫの立ち上がりと立ち下が
りの両エッジに同期させて取り込み、各同期データＱ1
1、Ｑ12としてそれぞれ出力するものである。
【００４５】このため、上記入力ラッチ回路２１は、表
示データＤとクロック信号ＣＫとがそれぞれ入力される
ＤＦ／Ｆ２１ａ、および、上記表示データＤと上記クロ
ック信号ＣＫをインバータ２１ｉによって反転させた反
転クロック信号ＣＫバーとがそれぞれ入力されるＤＦ／
Ｆ２１ｂの２つのＤＦ／Ｆを有している。上記表示デー
タＤは、ＤＦ／Ｆ２１ａおよびＤＦ／Ｆ２１ｂの各Ｄ端
子に入力される一方、クロック信号ＣＫおよび反転クロ
ック信号ＣＫバーは、それぞれＤＦ／Ｆ２１ａおよびＤ
Ｆ／Ｆ２１ｂの各ＣＫ端子に入力される。
【００４６】サンプリングメモリ回路２３には、入力ラ
ッチ回路２１から出力される２つの各同期データＱ11、
Ｑ12をそれぞれ入力して、ラッチさせるための２個のＤ
Ｆ／Ｆ２３ａ1 とＤＦ／Ｆ２３ｂ1 とが設置されてい
る。
【００４７】そして、立ち上がり同期データＱ11を入力
するＤＦ／Ｆ２３ａ1 のＣＫ端子にはシフトレジスタ回
路２２のＡ(1) 段目の出力が、一方、立下り同期データ
Ｑ12を入力するＤＦ／Ｆ２３ｂ1 のＣＫ端子にはシフト
レジスタ回路２２のＢ(1) 段目の出力が入力されてい
る。
【００４８】ちなみに、ｎ段のシフトレジスタ回路２２
は、クロック信号ＣＫの立ち上がりに同期を取り、スタ
ートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2) 、
…Ａ(n/2) のシフトレジスタ部と、クロック信号ＣＫの
立ち下がりに同期を取り、スタートパルス信号ＳＰを順
次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/2) のシフトレジ
スタ部とを有している。
【００４９】サンプリングメモリ回路２３の各出力（Ｑ
21、Ｑ22）はそれぞれ、ホールドメモリ回路２４の所定
の番地に入力され、記憶される。図４に示した回路は、
表示データＤにおける各表示データＤＲ、ＤＧ、ＤＢの
計１８ビットの内の１ビット分（例えば、ＤＲ1 とし
て）の回路で、さらにシフトレジスタ回路２２のＡ(1)
段目とＢ(1) 段目のタイミングでサンプリングする部分
のみ代表例として図示しているものである。
【００５０】図示していないが、表示データＤＲ1 を入
力した入力ラッチ回路２１の出力Ｑ11は、シフトレジス
タ回路２２の他のＡ(2) 〜Ａ(n/2) 段目の出力をそれぞ
れＣＫ端子に入力する、サンプリングメモリ回路２３に
おける各ＤＦ／Ｆ２３ａ2 〜ＤＦ／Ｆ２３ａn/2 に共通
に入力される。これらサンプリングメモリ回路２３の各
出力はそれぞれホールドメモリ回路２４の所定の番地に
入力され記憶される。
【００５１】一方、表示データＤＲ1 を入力した入力ラ
ッチ回路２１の出力Ｑ12は、シフトレジスタ回路２２の
他のＢ(2) 〜Ｂ(n/2) 段目の出力を、それぞれＣＫ端子
に入力する、サンプリングメモリ回路２３における各Ｄ
Ｆ／Ｆｂ2 〜ＤＦ／Ｆｂn/2に共通に入力される。これ
らサンプリングメモリ回路２３の各出力はそれぞれホー
ルドメモリ回路２４の所定の番地に入力され、記憶され
る。
【００５２】以上が表示データＤＲ1 に関する回路構成
および処理例であるが、表示データＤにおける他の表示
データに対しても同様に処理される回路構成を備え、同
様に処理されるようになっている。このようにして、上
記表示データＤは、シリアル−パラレル変換されたこと
になる。
【００５３】図５に、上記クロック信号ＣＫと表示デー
タＤとの各種タイミングチャートを示す。入力された表
示データＤ〔図５（ｂ）を参照〕は、クロック信号ＣＫ
〔図５（ａ）を参照〕の立ち上がり・立ち下がりの両エ
ッジでラッチされ、立ち上がり同期データＱ11である立
ち上がりラッチデータ〔図５（ｃ）を参照〕と、立ち下
がり同期データＱ12である立ち下がりラッチデータ〔図
５（ｄ）を参照〕の２チャンネルに分割される。
【００５４】よって、前記表示データＤは、２個単位で
シリアル−パラレル変換されることになる。つまり、１
回の変換サイクルでデータ長が２倍になった２つのパラ
レルデータが生成される。ここで、注目すべきは、クロ
ック信号ＣＫのクロック周波数が表示データＤのデータ
転送レートの半分でよく、もし、データ転送レートが８
０ＭＨｚであれば、クロック周波数は４０ＭＨｚでよ
い。
【００５５】このように、本発明では、クロック信号Ｃ
Ｋの立ち上がり、および立ち下がりの両エッジによる表
示データＤの取り込みと、処理方式を採用することで、
クロック周波数が表示データＤのデータ転送レートの半
分という、動作周波数の拡大と信頼性の高い液晶駆動装
置（半導体装置）およびそれを用いた液晶表示装置モジ
ュールを実現することができる。
【００５６】次に、本発明に係る他の実施の形態として
の第二の実施の形態について図６ないし図８に基づいて
説明すれば以下の通りである。
【００５７】前記第一の実施の形態においては、１相の
クロック信号ＣＫをコントローラ４より入力される構成
としていた。この場合、さらに高精細化に伴う、より速
いデータ転送レートの表示データＤを順次、前記入力ラ
ッチ回路２１にてラッチ後、時分割でサンプリングメモ
リ回路２３に記憶させる方式では、クロック信号ＣＫに
対し、データ取り込みタイミングの仕様（データセット
アップ／ホールド時間）を保証するのが困難になること
がある。
【００５８】そこで、この第二の実施の形態における半
導体装置としての液晶駆動装置では、図６ないし図８に
示すように、位相を１／４相ずらした２相の各クロック
信号ＣＫ1 、ＣＫ2 を用いて、立ち上がりと立ち下がり
の両エッジによる表示データＤの取り込み方式を、入力
ラッチ回路３１、並びに処理回路としてのシフトレジス
タ回路３２およびサンプリングメモリ回路３３に採用す
ることで、クロック周波数を表示データＤにおける必要
なデータ転送レートの１／４にでき、さらに、動作周波
数の拡大と信頼性の高い液晶駆動装置（半導体装置）
と、この液晶駆動装置を用いた液晶表示装置モジュール
を実現することができる。
【００５９】図７に、本第二の実施の形態に係るソース
ドライバ２の回路構成図を示す。図１で示したソースド
ライバ２との主な相違点は、第一の実施の形態では、表
示データＤをラッチするための入力ラッチ回路２１へは
１相のクロック信号ＣＫが入力されているのに対し、こ
の第二の実施の形態では、２相の各クロック信号ＣＫ1
、ＣＫ2 とがそれぞれ入力ラッチ回路３１に入力され
ている点である。
【００６０】以下に、上記入力ラッチ回路３１、サンプ
リングメモリ回路３３及びシフトレジスタ回路３２につ
いて説明する。ホールドメモリ回路２４、レベルシフタ
回路２５、ＤＡ変換回路２６、出力回路２７および基準
電圧発生回路２９に関する構成および動作については前
述の第一の実施の形態と同様であるので、同一の部材番
号を付与して、それらの説明は以下において省略する。
【００６１】図７に、本発明に係わる入力ラッチ回路３
１、サンプリングメモリ回路３３およびシフトレジスタ
回路３２の回路例を、図８にそのタイミングチャートを
図示する。第二の実施の形態では、入力ラッチ回路３１
での表示データＤのラッチを、互いに位相を１／４相ず
らしたクロック信号ＣＫ1 及びクロック信号ＣＫ2 を用
い、双方の各クロック信号ＣＫ1 、ＣＫ2 の立ち上がり
と立ち下がりの両エッジをそれぞれ用いて、表示データ
Ｄをラッチすることで、以後の回路での、上記表示デー
タＤの処理速度をさらに低減できるものである。
【００６２】上記第二の実施の形態について、図７およ
び図８に基づいてさらに詳しく説明すると、まず、コン
トローラ４から出力される表示データＤ（ＤＲ、ＤＧ、
ＤＢそれぞれ６ビット、計１８ビットで構成）の各１ビ
ットに対して、入力ラッチ回路３１は、上記表示データ
Ｄが、入力端子であるＤ端子にそれぞれ入力される４個
のＤＦ／Ｆを有している。上記４個のＤＦ／Ｆは、ＤＦ
／Ｆ３１ａとクロック信号ＣＫ1 をインバータ３１ｉに
て反転させた反転クロックＣＫ1 バーを使用したＤＦ／
Ｆ３１ｂと、さらにクロック信号ＣＫ1 に対して、位相
を１／４相ずらしたクロック信号ＣＫ2 により、先と同
様に構成され動作する２つのＤＦ／Ｆ３１ｃ、ＤＦ／Ｆ
３１ｄである。
【００６３】サンプリングメモリ回路３３は、入力ラッ
チ回路３１からの４つの出力（Ｑ11、Ｑ12、Ｑ13、Ｑ1
4）をそれぞれ入力し、ラッチさせるための、４個のＤ
Ｆ／Ｆ３３ａ1 、ＤＦ／Ｆ３３ｂ1 、ＤＦ／Ｆ３３
ｃ1 、ＤＦ／Ｆ３３ｄ1 が設置されている。
【００６４】そして、立ち上がり同期データＱ11をＤ端
子に入力するＤＦ／Ｆ３３ａ1 のＣＫ端子にはシフトレ
ジスタ回路３２のＡ(1) 段目の出力が、一方、立下り同
期データＱ12をＤ端子に入力するＤＦ／Ｆ２５ｂ1 のＣ
Ｋ端子にはシフトレジスタ回路３２のＢ(1) 段目の出力
が入力されている。
【００６５】さらに１／４位相ずれた立ち上がり同期デ
ータＱ13をＤ端子に入力するＤＦ／Ｆ３３ｃ1 のＣＫ端
子にはシフトレジスタ回路３２のＣ(1) 段目の出力が、
一方、立下り同期データＱ14をＤ端子に入力するＤＦ／
Ｆ３３ｄ1 のＣＫ端子にはシフトレジスタ回路３２のＤ
(1) 段目の出力が入力されている。
【００６６】ちなみに、ｎ段のシフトレジスタ回路３２
は、クロック信号ＣＫ1 の立ち上がりに同期を取り、ス
タートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2)
、…Ａ(n/4) のシフトレジスタ部と、クロック信号Ｃ
Ｋ1 の立ち下がりに同期を取り、スタートパルス信号Ｓ
Ｐを順次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/4) のシフ
トレジスタ部と、さらにクロック信号ＣＫ2 の立ち上が
りに同期を取り、スタートパルス信号ＳＰを順次、転送
するＣ(1) 、Ｃ(2) 、…Ｃ(n/4) のシフトレジスタ部
と、クロック信号ＣＫ2 の立ち下がりに同期を取り、ス
タートパルス信号ＳＰを順次、転送するＤ(1) 、Ｄ(2)
、…Ｄ(n/4) のシフトレジスタ部とを有している。
【００６７】サンプリングメモリ回路３３の各出力（Ｑ
21、Ｑ22、Ｑ23、Ｑ24）はそれぞれホールドメモリ回路
２４の所定の番地に入力され、記憶される。図６の回路
は、表示データＤにおける各表示データＤＲ、ＤＧ、Ｄ
Ｂの計１８ビットの内の１ビット分（例えば、ＤＲ1 と
して）のための回路であり、さらにシフトレジスタ回路
３２のＡ(1) 段目、Ｂ(1) 段目、Ｃ(1) 段目及びＤ(1)
段目のタイミングでサンプリングする部分のみ代表例と
して図示しているものである。
【００６８】図示していないが、表示データＤＲ1 を入
力した入力ラッチ回路３１の出力である同期データＱ11
は、シフトレジスタ回路３２の他のＡ(2) 〜Ａ(n/4) 段
目の出力を、それぞれＣＫ端子に入力するＤＦ／Ｆ３３
ａ2 〜ＤＦ／Ｄ３３ａn/4 のＤ端子に共通にそれぞれ入
力される。そして、これらサンプリングメモリ回路３３
の出力はそれぞれホールドメモリ回路２４の所定の番地
に入力され、記憶される。
【００６９】一方、表示データＤＲ1 を入力した入力ラ
ッチ回路３１の出力である同期データＱ12は、シフトレ
ジスタ回路３２の他のＢ(2) 〜Ｂ(n/4) 段目の出力を、
それぞれＣＫ端子に入力する、図示しないＤＦ／Ｆ３３
ｂ2 〜ＤＦ／Ｄ３３ｂn/4 のＤ端子に共通にそれぞれ入
力される。そして、これらサンプリングメモリ回路３３
の出力はそれぞれホールドメモリ回路２４の所定の番地
に入力され、記憶される。
【００７０】以下、入力ラッチ回路３１の各出力である
各同期データＱ13、Ｑ14についても、先の説明と同様な
動作をし、出力Ｑ23、Ｑ24を次のホールドメモリ回路２
４へ出力して記憶する。以上が表示データＤＲ1 の回路
であるが、表示データＤにおける他の表示データでも同
様の構成および処理である。
【００７１】よって、第二の実施の形態では、前記表示
データＤは、４個単位でシリアル−パラレル変換される
ことになる。つまり、１回の変換サイクルで、データ長
が４倍になった４つのパラレルデータが生成される。こ
こで注目すべきは、クロック周波数が表示データＤの四
分の一（１／４）のものを使用できることであり、も
し、上記表示データＤのデータ転送レートが８０ＭＨｚ
であれば、上記クロック周波数は２０ＭＨｚでよい。
【００７２】このように、位相を互いに異なるように設
定した各クロック信号ＣＫ1 、ＣＫ2 の立ち上がりと、
立ち下がりの両エッジによる表示データＤの取り込み方
式と処理回路を採用することで、クロック周波数および
表示データＤのデータ転送レートを１／４とすることが
できることから、さらに動作周波数の拡大への対応と、
信頼性の高い液晶駆動装置およびそれを用いた液晶表示
装置モジュールを実現することができる。
【００７３】上記第二の実施の形態では、２相のクロッ
ク信号ＣＫ1 、ＣＫ2 を用いた例で説明したが、ｍ相の
各クロック信号ＣＫ１〜ＣＫm を用いて、表示データＤ
をラッチして処理することも可能である。特にｍ＝２k
（ｋ＝０、１、２、３、…）の場合、次に続く回路構成
とは整合性が良い。この場合、ｍ個のクロック信号ＣＫ
１〜ＣＫm の位相は、順次、互いに１／（２ｍ）相ずつ
ずらせばよい。
【００７４】以上、本発明について液晶駆動装置を用い
て説明を行ってきたが、本発明は、液晶駆動装置に限ら
ず、例えば、前述のソースドライバ２といった、１個も
しくは複数の表示素子駆動用半導体装置を縦続接続し、
スタートパルス信号ＳＰをクロック信号ＣＫで同期して
転送し、この転送信号により表示データＤを取り込み、
ある周期でラッチをかけて表示を行い、これを繰り返す
ことで１画面を表示する表示装置に対して有効である。
【００７５】特に、本発明は、例えば上述のソースドラ
イバ２やゲートドライバ３といった、Ｘ方向及びＹ方向
に駆動装置を具備し、前記スタートパルス信号ＳＰをク
ロック信号ＣＫに同期して転送し、この転送信号により
映像信号を時分割に選択して取り込み、水平同期信号周
期でラッチをかけて表示を行い、これを繰り返して１画
面を表示する表示装置の表示画面の大画面化、高精細化
に伴う表示データの高速転送の高信頼性化に有効であ
る。
【００７６】また、半導体装置内部でのクロック信号Ｃ
Ｋの動作周波数を低減できることで、低電圧駆動にも対
応でき、結果的には低消費電力化も可能となる。さら
に、動作周波数低減による低雑音化からも信頼性の高い
半導体装置を実現できる。
【００７７】また、上記の実施の各形態では、ソースド
ライバ２等のチップをＴＣＰに搭載した半導体装置を液
晶パネル１の電極（ＩＴＯ線）に対し、例えば、異方性
導電膜（ＡＣＦ）等を介して熱圧着により実装した構成
で説明したが、本発明を、ＴＣＰ形態ではなく、フレキ
シブル基板やフィルム等の含む絶縁テープ上にコントロ
ーラ４も含んで搭載してもよい。
【００７８】さらに、本発明は、チップオングラス（Ｃ
ＯＧ）方式として半導体装置をチップ形態にて液晶パネ
ル１の電極（ＩＴＯ線）に、例えば、異方性導電膜（Ａ
ＣＦ）等を介して熱圧着により直接実装した構成でもよ
く、さらに低温ポリシリコン技術等により液晶パネル１
のガラス基板上に回路を形成したサーキットイングラス
（ＣＩＧ）方式でも実現可能である。
【００７９】次に、前記液晶パネル１の構成および動作
について図３、図９および図１０に基づいて以下に説明
する。液晶パネル１には、図３に示すように、画素電極
１１、画素容量１２、画素電極１１への電圧印加をオン
・オフするスイッチング素子としてＴＦＴ１３、上記Ｔ
ＦＴ１３を駆動するためのソース信号ライン１４、上記
ＴＦＴ１３を駆動するためのゲート信号ライン１５、画
素電極１１に対し、図示しない液晶を介して対面する対
向電極６が設けられている。上記液晶パネル１では、画
素容量１２が、図示しない液晶を介して、各画素電極１
１と対向電極６との間でそれぞれ形成されている。
【００８０】図３中、Ａで示す領域が、１画素分の液晶
表示素子である。ソース信号ライン１４には、図２に示
すソースドライバ２から、表示対象の画素の明るさに応
じた、例えば６４階調の階調表示電圧が与えられる。ゲ
ート信号ライン１５には、ゲートドライバ３から、縦方
向に並んだＴＦＴ１３が、順次オンするようにＴＦＴ１
３の各ゲートに走査信号が与えられる。
【００８１】オン状態のＴＦＴ１３を通して、上記ＴＦ
Ｔ１３のドレインに接続された画素電極１１にソース信
号ライン１４の電圧が印加されて、対向電極６との間の
画素容量１２に電荷が蓄積され、その電荷量に応じて液
晶の光透過率が変化することにより、各画素での階調表
示が行われる。
【００８２】図９および図１０に、異なる階調表示時
（例えば、白表示例と黒表示例）での液晶表示素子及び
画素への駆動波形の一例を示す。図９および図１０に示
すように、駆動波形５１と駆動波形４１は、それぞれ、
ソースドライバ２の液晶駆動電圧出力端子からソース信
号ライン１４に出力された駆動波形、一方、駆動波形５
２と駆動波形４２は、それぞれ、ゲートドライバ３の液
晶駆動出力端子からゲート信号ライン１５に出力された
駆動波形である。
【００８３】また、電位５３と電位４３は対向電極６の
電位であり、印加電圧５４と印加電圧４４は画素電極１
１に印加される電圧波形である。よって、液晶に印加さ
れる電圧は、画素電極１１と対向電極６との電圧差であ
り、図中において斜線領域の高さで示されている。
【００８４】例えば、図９では、ゲートドライバ３の液
晶駆動電圧出力端子からの駆動波形５２がHighレベルの
ときＴＦＴ１３がオンし、ソースドライバ２の液晶駆動
電圧出力端子からの駆動波形５１と対向電極６の電位５
３との電位差が画素電極１１に印加される。このあと、
ゲートドライバ３の液晶駆動電圧出力端子からの駆動波
形５２はLow レベルとなり、ＴＦＴ１３はオフ状態とな
る。このとき、各画素では、画素容量１２をそれぞれ有
するため、上述の印加電圧が保持される。
【００８５】図１０の場合も同様である。図９と図１０
とは、画素を構成する液晶に印加される電圧が相違して
おり、図９の場合は、図１０の場合の印加電圧４４と比
べて印加電圧５４が高い。このように、液晶に印加され
る電圧をアナログ電圧として変化させることで、液晶の
光透過率をアナログ的に変化させ、各画素での多階調表
示を実現している。表示可能な階調数は、液晶に印加さ
れるアナログ電圧の選択肢の数により決定される。
【００８６】次に、ホールドメモリ回路２４に入力さ
れ、記憶された、パラレル変換された表示データＤに対
する以降の処理について、図１および図３に基づいて以
下に説明する。
【００８７】まず、この表示データＤの１水平期間のデ
ータがホールドメモリ回路２４に入力された時点で、水
平同期信号に基づいたラッチ信号ＬＳによりラッチされ
る。そして、次のラッチ信号ＬＳが入力されるまで、つ
まり１水平期間の間、先の表示データＤは保持されてホ
ールドメモリ回路２４から出力される。
【００８８】ラッチされた表示データＤの信号レベル
は、次のレベルシフタ回路２５によりロジック系電圧レ
ベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要な電
圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換され
る。
【００８９】一方、基準電圧発生回路２９は、参照電圧
ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗分割
等により階調表示に用いる、例えば６４レベルの電圧を
発生させている。ＤＡ変換回路２６は、ラッチされレベ
ル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢに対応す
るそれぞれ６ビット）に基づき、先述の６４レベルの電
圧から１つの電圧レベルを選択することでアナログ電圧
に変換して出力するものである。
【００９０】そして、この電圧レベルは、ボルテージフ
ォロア回路等を含んで構成された出力回路２７により、
階調表示電圧として液晶駆動電圧出力端子２８から、液
晶パネル１における各液晶表示素子のソース信号ライン
１４にそれぞれ出力され、表示データＤに基づく階調表
示がなされる。
【００９１】ところで、従来では、表示画像の高精細化
のために表示データＤのデータ転送レートを高く設定し
たことに対応して、クロック信号ＣＫのクロック周波数
を高く設定すると、クロック信号ＣＫのデューティ比
（ハイ期間とロー期間の比）をソースドライバ９０２の
内部で確保するのが難しくなるためクロック信号ＣＫの
動作周波数の低減を招くおそれがある。このため、上記
従来では、動作周波数の低減によって表示データＤをシ
リアル−パラレル変換するのが不安定となることから、
表示画質の劣化を招来することがあるという問題を有し
ている。
【００９２】しかしながら、本発明では、表示画像の高
精細化のために表示データＤのデータ転送レートを高く
設定しても、クロック信号ＣＫのクロック周波数を低く
設定できるので、上記問題を回避できる。
【００９３】
【発明の効果】本発明の半導体装置は、以上のように、
クロック信号に基づいたスタートパルス信号を転送する
転送手段と、入力された表示データ信号をクロック信号
に同期して取り込み、同期データとして出力するラッチ
手段と、転送されるスタートパルス信号に基づいて、上
記同期データをサンプリングして出力するサンプリング
手段とを有し、上記ラッチ手段は、上記表示データ信号
を上記クロック信号の立ち上がりと立ち下がりの両タイ
ミングにて同期し取り込むようになっている構成であ
る。
【００９４】それゆえ、上記構成は、表示データ信号
を、表示のためにシリアル−パラレル変換できると共
に、ラッチ手段が、上記表示データ信号を上記クロック
信号の立ち上がりと立ち下がりの両タイミングにて同期
し取り込むようになっているので、クロック信号のクロ
ック周波数を、表示データ信号のデータ転送レートより
低減できて、クロック信号に対し表示データを取り込む
タイミングの仕様（データセットアップ／ホールド時
間）を保証し易くできるため、表示画質の劣化を回避し
ながら、高精細化と表示画質の向上との双方を同時に満
たすことができるという効果を奏する。
【００９５】本発明の他の半導体装置は、以上のよう
に、クロック信号に基づいたスタートパルス信号を転送
する転送手段と、入力された表示データ信号をクロック
信号に同期して取り込み、同期データとして出力するラ
ッチ手段と、転送されるスタートパルス信号に基づい
て、上記同期データをサンプリングして出力するサンプ
リング手段とを有し、上記ラッチ手段は、上記表示デー
タ信号を互いに位相が異なる複数の各クロック信号のそ
れぞれの立ち上がりと立ち下がりの両タイミングにて同
期し取り込むようになっている構成である。
【００９６】それゆえ、上記構成は、ラッチ手段は、上
記表示データ信号を互いに位相が異なる複数の各クロッ
ク信号のそれぞれの立ち上がりと立ち下がりの両タイミ
ングにて同期し取り込むようになっているので、さら
に、クロック信号のクロック周波数を、表示データ信号
のデータ転送レートより低減できて、クロック信号に対
し表示データを取り込むタイミングの仕様（データセッ
トアップ／ホールド時間）をより保証し易くできるた
め、表示画質の劣化を回避しながら、高精細化と表示画
質の向上との双方を同時に満たすことができるという効
果を奏する。
【００９７】本発明の表示装置モジュールは、以上のよ
うに、上記半導体装置の何れかを有することを特徴とし
ている。上記構成によれば、表示装置モジュールにおけ
る高精細化に対応できるので、表示装置モジュールの表
示画質の向上を確実化できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の表示装置モジュールとしての液晶表示
装置を駆動するための、本発明に係る第一の実施の形態
を示すソースドライバのブロック図である。
【図２】上記液晶表示装置を示すブロック図である。
【図３】上記液晶表示装置における液晶パネルの概略構
成図である。
【図４】上記ソースドライバの要部ブロック図である。
【図５】上記ソースドライバの表示データＤの取り込み
動作を示すタイミングチャートである。
【図６】本発明に係る第二の実施の形態を示すソースド
ライバのブロック図である。
【図７】上記ソースドライバの要部ブロック図である。
【図８】上記ソースドライバの表示データＤの取り込み
動作を示すタイミングチャートである。
【図９】上記液晶パネルの動作を示すタイミングチャー
トである。
【図１０】上記液晶パネルの他の動作を示すタイミング
チャートである。
【図１１】従来の液晶表示装置のブロック図である。
【図１２】上記液晶表示装置に用いられたソースドライ
バのブロック図である。
【図１３】上記ソースドライバの要部ブロック図であ
る。
【図１４】上記ソースドライバの動作を示すタイミング
チャートである。
【符号の説明】
２１ 入力ラッチ回路（ラッチ手段） ２２ シフトレジスタ回路（転送手段） ２３ サンプリングメモリ回路（サンプリング手段）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA26 NA43 NA53 NA64 NC03 NC13 NC15 NC16 NC22 NC23 NC26 ND34 ND52 5C006 AA16 AF82 BB16 BC12 BF03 BF04 BF11 BF43 BF46 FA15 FA56 5C080 AA10 BB05 DD07 EE29 FF11 JJ02 JJ04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】表示装置を表示データ信号に基づいて駆動
    する半導体装置において、 クロック信号に基づいたスタートパルス信号を転送する
    転送手段と、 入力された表示データ信号をクロック信号に同期して取
    り込み、同期データとして出力するラッチ手段と、 転送されるスタートパルス信号に基づいて、上記同期デ
    ータをサンプリングして出力するサンプリング手段とを
    有し、 上記ラッチ手段は、上記表示データ信号を上記クロック
    信号の立ち上がりと立ち下がりの両タイミングにて同期
    し取り込むようになっていることを特徴とする半導体装
    置。
  2. 【請求項２】前記ラッチ手段は、シリアルに入力された
    表示データ信号をシリアル−パラレル変換するための、
    ２個単位のラッチ回路を備えていることを特徴とする請
    求項１記載の半導体装置。
  3. 【請求項３】前記ラッチ手段は、シリアルに入力された
    表示データ信号を前記クロック信号の１相の立ち上がり
    と立ち下がりの両タイミングにてシリアル−パラレル変
    換するものであることを特徴とする請求項１または２記
    載の半導体装置。
  4. 【請求項４】表示装置を表示データ信号に基づいて駆動
    する半導体装置において、 クロック信号に基づいたスタートパルス信号を転送する
    転送手段と、 入力された表示データ信号をクロック信号に同期して取
    り込み、同期データとして出力するラッチ手段と、 転送されるスタートパルス信号に基づいて、上記同期デ
    ータをサンプリングして出力するサンプリング手段とを
    有し、 上記ラッチ手段は、上記表示データ信号を互いに位相が
    異なる複数の各クロック信号のそれぞれの立ち上がりと
    立ち下がりの両タイミングにて同期し取り込むようにな
    っていることを特徴とする半導体装置。
  5. 【請求項５】前記ラッチ手段は、シリアルに入力された
    表示データ信号を、シリアル−パラレル変換するため
    の、４個単位のラッチ回路を備えていることを特徴とす
    る請求項４記載の半導体装置。
  6. 【請求項６】前記の複数の各クロック信号は、上記各ク
    ロック信号の数がｍ（ｍは２以上の整数）のとき、１／
    （２ｍ）の位相差を互いに有するように設定されている
    ことを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】前記表示装置は、液晶表示装置であること
    を特徴とする請求項１ないし６の何れかに記載の半導体
    装置。
  8. 【請求項８】請求項１ないし７の何れかに記載の半導体
    装置を有することを特徴とした表示装置モジュール。
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