JP2009063953A - データ線駆動回路、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】クロック信号に同期してデータ信号を展開するデータ線駆動回路において、クロック信号とデータ信号との位相のズレを解消する。
【解決手段】データ線駆動回路３２０は、縦続に接続された複数のブロックを含む。各ブロックｉは、ブロック毎に順番に複数の選択信号をクロック信号ＣＬＫに同期して順次に出力するシフトレジスタ３２３−ｉと、複数のデータが時系列に配列されたデータ信号ＤＡＴＡの位相を、クロック信号ＣＬＫを基準として調整して次段のブロックに出力するデータ同期回路３２２−ｉと、データ同期回路３２２−ｉによる調整後のデータ信号ＤＡＴＡの各データを複数の選択信号によって複数の系統に展開して保持するラインメモリ３２５−ｉと、ラインメモリ３２５−ｉによる展開後の各データに応じた駆動信号を生成する出力回路３２９−ｉとを含む。
【選択図】図３

Description

本発明は、複数のデータを時系列に配列したデータ信号をクロック信号に同期して複数の系統に展開する技術に関する。

画像形成装置としてのプリンタには、感光体ドラムなどの像担持体に静電潜像を形成するための光ヘッドが用いられる。また、アクティブマトリクス方式の液晶表示装置には画像表示を行なうための表示パネルが用いられる。光ヘッドには、主走査方向に複数の発光素子が配列される。発光素子としては、ＥＬ（Electro Luminescent）素子、発光ダイオード等が用いられる。表示パネルには、主走査方向および副走査方向にスイッチ素子と液晶素子とを含む液晶画素が配列される。いずれも主走査方向には、データ線駆動回路が設けられ、各発光素子あるいは液晶画素にデータを出力する処理を行なう。

図１７は、データ線駆動回路の一例を示すブロック図である。本図に示すようにデータ線駆動回路４２０は、データ信号ＤＡＴＡをサンプリングして所定時間保持する入力ラッチ回路４２１、スタートパルス信号ＳＰをトリガーとして、クロック信号ＣＬＫごとに選択パルスをシフトして出力するシフトレジスタ４２３、シフトレジスタ４２３からの選択パルスに同期して、データ信号ＤＡＴＡを順次記憶し、ライン単位のＤＡＴＡを保持するラインメモリ４２５、ラッチ信号ＬＳに基づいて一括出力されるラインメモリ４２５のデータを記憶するホールドメモリ４２６、表示用データ信号のレベルを次段のＤ／Ａコンバータ４２８に適合させるレベルシフタ４２７、基準電圧に基づいて、表示用データ信号をアナログ電圧に変換するＤ／Ａコンバータ４２８、バッファ回路として機能し、発光素子回路群等に駆動電圧を出力する出力回路４２９を備えている。

従来、データ線駆動回路はＩＣで実現していたが、近年、コスト削減、実装点数削減による信頼性向上等の観点から、特許文献１に記載されているように、データ線駆動回路の一部をＴＦＴ（Thin Film Transistor）で形成することが行なわれている。
特開２００５−２３４２４１号公報（特に第１図参照）

入力ラッチ回路４２１から出力されるデータ信号ＤＡＴＡは、シフトレジスタ４２３が出力する選択パルスでラインメモリ４２５に取り込まれる。ここで、選択パルスの位相とデータ信号ＤＡＴＡの位相の関係は、理想的には図１８（ａ）に示すように、データ信号ＤＡＴＡの位相が選択パルスの位相よりわずかに遅れること（ｄ１）が望ましい。このような関係であれば、読み取り期間ｒ１が十分確保され、データ信号ＤＡＴＡの取り込みを確実に行なうことができる。一方、図１８（ｂ）に示すようにデータ信号ＤＡＴＡの位相が選択パルスの位相より大きく遅れると（ｄ２）、取り込み期間ｒ２が短く過ぎて取り込めない場合が起こり得る。これを防ぐために図１８（ｃ）に示すようにデータ信号の位相を意図的に進めると（ｅ１）、本来読み取るべきデータがＮ番目のデータ信号ＤＡＴＡ（Ｎ）の場合に、次のＮ＋１番目のデータ信号ＤＡＴＡ（Ｎ＋１）を読み取ってしまう期間ｒ３が生じるおそれがある。

一般に、シフトレジスタ４２３に比べて、ラインメモリ４２５は容量性の負荷が大きいため、選択パルスに対してデータ信号ＤＡＴＡは遅延する傾向にある。従来のようにデータ線駆動回路をＩＣで実現した場合には、入力ラッチ回路４２１の駆動能力を十分大きくすることができるため、図１８（ａ）に示すような理想的な位相関係を実現することは容易であった。しかしながら、ＴＦＴはＩＣに比べて駆動能力が弱いため、入力ラッチ回路４２１をＴＦＴで形成すると、選択パルスに対してデータ信号ＤＡＴＡが徐々に遅延していく。さらに遅延量のばらつきが大きいため、選択パルスとデータ信号ＤＡＴＡとの位相ずれを解消して、データ信号ＤＡＴＡの取り込みを確実に行なうことが困難になる。特許文献１には、データ線駆動回路の一部をＴＦＴで形成することが記載されているが、入力ラッチ回路はＩＣで構成することが前提となっている。

本発明は、このような状況を鑑みてなされたものであり、シフトレジスタの選択パルスに基づいてデータを取り込むデータ線駆動回路において、選択パルスのクロックとデータとの位相ずれを解消することを目的とする。

上記課題を解決するため、本発明の第１の態様に係るデータ線駆動回路は、縦続に接続された複数のブロックを具備するデータ線駆動回路であって、前記複数のブロックの各々が、ブロック毎に順番に複数の選択信号をクロック信号に同期して順次に出力するシフトレジスタと、複数のデータが時系列に配列されたデータ信号の位相を、前記クロック信号を基準として調整して次段のブロックに出力するデータ同期回路と、前記データ同期回路による調整後のデータ信号の各データを前記複数の選択信号によって複数の系統に展開するデータ展開回路と、前記データ展開回路による展開後の各データに応じた駆動信号を生成する信号生成回路とを有する。

以上の構成によれば、クロック信号を基準としてデータ信号の位相を調整するデータ同期回路が複数のブロックの各々に配置されるから、各選択信号とデータ信号の各データとのタイミングのズレが解消される。したがって、データ展開回路によるデータ信号の展開を確実に実行することが可能である。また、選択信号の生成に使用されるクロック信号がデータ信号の位相の調整にも兼用されるから、選択信号の生成とデータ信号の位相の調整とが別個の信号に基づいて実行される構成と比較してデータ線駆動回路や周辺回路の構成が簡素化されるという利点がある。

本発明の第２の態様に係るデータ線駆動回路は、縦続に接続された複数のブロックを具備するデータ線駆動回路であって、前記複数のブロックの各々が、ブロック毎に順番に複数の選択信号をクロック信号に同期して順次に出力するシフトレジスタと、複数のデータが時系列に配列されたデータ信号の位相を、前記クロック信号と同じ周波数で当該クロック信号よりも位相が遅れた調整用クロック信号を基準として調整して次段のブロックに出力するデータ同期回路と、前記データ同期回路による調整後のデータ信号の各データを前記複数の選択信号によって複数の系統に展開するデータ展開回路と、前記データ展開回路による展開後の各データに応じた駆動信号を生成する信号生成回路とを有する。

以上の構成によれば、調整用クロック信号を基準としてデータ信号の位相を調整するデータ同期回路が複数のブロックの各々に配置されるから、各選択信号とデータ信号の各データとのタイミングのズレが解消される。したがって、データ展開回路によるデータ信号の展開を確実に実行することが可能である。さらに、クロック信号に対して遅延した調整用クロック信号に基づいてデータ信号の位相が調整されるから、クロック信号がデータ信号の位相の調整に兼用される構成と比較して、データ展開回路によるデータ信号の展開の確実性を向上することが可能である。

以上の各態様に係るデータ線駆動回路において、前記データ同期回路は、前記データ信号を遅延させることで位相を調整し、前記複数のブロックの各々は、前記シフトレジスタによる各選択信号の出力のタイミングを遅延させる調整回路を含む。以上の態様によれば、各選択信号の出力のタイミングが調整回路によって遅延されるから、データ同期回路による調整でデータ信号が遅延する構成にも拘わらず、各選択信号とデータ信号の各データとのタイミングのズレを解消することができる。さらに好適な態様において、前記調整回路は、前記クロック信号に応じてスタートパルスを遅延させ、前記シフトレジスタは、前記調整回路による遅延後のスタートパルスを前記クロック信号に同期して順次にシフトすることで前記複数の選択信号を生成する。

第２の態様に係るデータ線駆動回路において、前記データ同期回路は、前記データ信号を遅延させることで位相を調整し、前記各ブロックの前記シフトレジスタによる前記各選択信号の出力のタイミングが遅延するように前記クロック信号のレベルの変動を一時的に停止させる制御部を具備する。以上の態様によれば、制御部がクロック信号のレベルの変動を一時的に停止させることで選択信号の出力のタイミングが遅延されるから、データ同期回路による調整でデータ信号が遅延する構成にも拘わらず、各選択信号とデータ信号の各データとのタイミングのズレを解消することができる。しかも、スタートパルスを遅延させる調整回路が不要であるから、データ線駆動回路の構成が簡素化されるという利点もある。

本発明の好適な態様において、前記複数のブロックの各々は、駆動能力の等しい第１バッファ部，第２バッファ部および第３バッファ部を具備し、前記複数のブロックの各々において、前記シフトレジスタには、前記第１バッファ部を介して前記クロック信号が入力され、前記データ展開回路には、前記第２バッファ部を介して前記データ信号が入力され、前記調整用クロック信号は、前記第３バッファ部を介して次段のブロックの前記データ展開回路に入力される。以上の態様によれば、クロック信号と調整用クロック信号とデータ信号との間の位相のズレがブロック毎に抑制されるから、複数のブロックにわたって連続する配線を介してクロック信号および調整用クロック信号の各々が各ブロックに供給される構成と比較して、データ展開回路によるデータ信号の展開の確実性を向上することが可能である。

本発明に係る電気光学装置は、以上の各態様に係るデータ線駆動回路と、データ線駆動回路が出力する各データ信号に応じて駆動される複数の画素とを具備する。本発明の電気光学装置は、画像を表示する表示装置や像担持体（例えば感光体ドラム）を露光する露光装置等として各種の電子機器に採用される。

図面を参照しながら本発明の様々な実施の形態を説明する。なお、各図において共通する部分には同一の符号を付す。

＜１．第１実施形態＞
図１は、本発明のデータ線駆動回路を含む発光装置１０を光ヘッド（露光装置）として用いる画像形成装置の部分的な構成を示す斜視図である。同図に示すように、画像形成装置は発光装置１０と集光性レンズアレイ１５と感光体ドラム１１０とを含む。発光装置１０は、複数の発光素子を備える。発光素子からは光が出射する。この出射は、用紙などの記録材に印刷されるべき画像の態様に応じて選択的に行われる。これらの光は、集光性レンズアレイ１５へ進む。感光体ドラム１１０は、主走査方向に延在する回転軸に支持され、外周面を発光装置１０に対向させた状態で副走査方向（記録材が搬送される方向）に回転する。

集光性レンズアレイ１５は発光装置１０と感光体ドラム１１０との間隙に配置される。この集光性レンズアレイ１５は、各々の光軸を発光装置１０に向けた姿勢でアレイ状に配列された多数の屈折率分布型レンズを含む。発光装置１０の各発光素子からの出射光は集光性レンズアレイ１５の各屈折率分布型レンズを透過したうえで感光体ドラム１１０の表面に到達する。この露光によって感光体ドラム１１０の表面には所望の画像に応じた潜像（静電潜像）が形成される。

図２は発光装置１０の電気的構成を示すブロック図である。図２に示すように、発光装置１０は、発光素子回路群３１０とデータ線駆動回路３２０と制御部３３０とを備える。発光素子回路群３１０は、線状または面状に配列された多数の発光素子を含む。データ線駆動回路３２０は、駆動信号を生成および出力することで各発光素子を駆動する。本形態のデータ線駆動回路３２０は、絶縁性の基板の表面に形成されたＴＦＴを含んで構成される。制御部３３０は、各種の信号（クロック信号ＣＬＫ，データ信号ＤＡＴＡ，スタートパルス信号ＳＰ，ラッチ信号ＬＳ）を出力することでデータ線駆動回路３２０を制御する。

図３は、データ線駆動回路３２０の構成を示すブロック図である。データ線駆動回路３２０は、入力ラッチ回路３２１と複数のブロック（ブロック１〜ブロック４）とで構成されて複数の駆動信号ＶＯ（ＶＯ１〜ＶＯ５１２）を生成する。入力ラッチ回路３２１は、制御部３３０から入力されるデータ信号ＤＡＴＡをラッチする。データ信号ＤＡＴＡは、発光素子の階調（光量）を指定するデータがクロック信号ＣＬＫに同期して時系列に配列された信号である。

ブロック１〜ブロック４は縦続に接続される。各ブロックｉ（ｉ＝１〜４）は、データ同期回路３２２−ｉと、シフトレジスタ３２３−ｉと、調整回路３２４−ｉと、ラインメモリ３２５−ｉと、ホールドメモリ３２６−ｉと、レベルシフタ３２７−ｉと、Ｄ／Ａコンバータ３２８−ｉと、出力回路３２９−ｉとを具備する。

シフトレジスタ３２３−ｉは、スタートパルス信号ＳＰをクロック信号ＣＬＫに同期して順次にシフトすることで複数（本形態では１２８系統）の選択パルスを順次に出力する。図５に示すように、ブロック１のシフトレジスタ３２３−１には、スタートパルス信号ＳＰが所定の周期で制御部３３０から調整回路３２４−１を介して供給される。各シフトレジスタ３２３−ｉにおける最終段の選択パルスがスタートパルス信号ＳＰとして次段のブロックi+1に入力される。したがって、図５に示すように、シフトレジスタ３２３−１〜３２３−４からは５１２系統の選択パルスがブロック毎に順番に出力される。

ラインメモリ３２５−ｉは、シフトレジスタ３２３−ｉが出力する各選択パルスによってデータ信号ＤＡＴＡの各データを複数の系統（１２８系統）に展開して保持する。ホールドメモリ３２６−ｉは、ラインメモリ３２５−ｉが展開した１２８系統のデータをラッチ信号ＬＳに基づいて一斉に出力する。

レベルシフタ３２７−ｉは、ホールドメモリ３２６−ｉからの各出力のレベルを調整してＤ／Ａコンバータ３２８の動作電圧に適合させる。Ｄ／Ａコンバータ３２８−ｉは、レベルシフタ３２７−ｉによる調整後のデータをアナログ電圧に変換する。出力回路（バッファ回路）３２９−ｉは、Ｄ／Ａコンバータ３２８−ｉからの各出力に応じた駆動信号ＶＯを生成して出力する。レベルシフタ３２７−ｉとＤ／Ａコンバータ３２８−ｉと出力回路３２９−ｉとは、ラインメモリ３２５−ｉによる展開後の各データに応じた駆動信号ＶＯを生成する回路（信号生成回路）として機能する。

図４は、シフトレジスタ３２３−ｉ、ラインメモリ３２５−ｉ、ホールドメモリ３２６−ｉの構成例を示す回路図である。図４に示すように、シフトレジスタ３２３−ｉは、各段の出力端子Ｑが次段の入力端子Ｄに接続された複数のＤラッチで構成される。初段のＤラッチの入力端子Ｄにはスタートパルス信号ＳＰが供給され、各Ｄラッチには共通のクロック信号ＣＬＫが供給される。また、ラインメモリ３２５−ｉは、各Ｄラッチから出力された選択パルスでオン／オフが制御されるスイッチと、２つのインバータをループ接続した記憶素子とから構成され、データ信号線Ｌに供給される１系統のデータ信号ＤＡＴＡを、Ｄラッチの出力に同期して複数の系統に展開および保持する。ホールドメモリ３２６−ｉは、ラッチ信号ＬＳでオン／オフが制御されるスイッチと、２つのインバータをループ接続した記憶素子とから構成され、ラインメモリ３２５に保持されたデータを、ラッチ信号ＬＳによって規定されたタイミングで一斉に取り込む。

図３のデータ同期回路３２２−ｉは、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの同期をとるための回路である。具体的には、データ同期回路３２２−ｉは、データ信号ＤＡＴＡとクロック信号ＣＬＫとを入力し、クロック信号ＣＬＫの立ち下がり時点（Ｎ）に対して遅延したデータ信号ＤＡＴＡを、クロック信号ＣＬＫの次の立下がり時点（Ｎ＋１）で同期するようにデータ信号ＤＡＴＡの位相を調整する。データ同期回路３２２−ｉによる調整後のデータ信号ＤＡＴＡは、データ信号線Ｌを介して、ラインメモリ３２５−ｉに供給されるとともに次段のブロックのデータ同期回路３２２−i+1に入力される。

図６は、データ同期回路３２２−ｉの構成例を示すブロック図である。同図に示すように、データ同期回路３２２−ｉは、トランスファーゲートＴＧとループ接続された２個のインバータとで構成されるラッチＬＴ１およびラッチＬＴ２をマスタスレーブ接続した構成である。ラッチＬＴ１のトランスファーゲートＴＧの入力端子にデータ信号ＤＡＴＡが供給され、ラッチＬＴ２の出力端子がデータ信号線Ｌに接続される。ラッチＬＴ１のトランスファーゲートＴＧおよびラッチＬＴ２のトランスファーゲートＴＧの一方がオン状態に制御されると他方はオフ状態となる。

図７は、図６に示したデータ同期回路３２２−ｉの動作を説明するためのタイミングチャートである。図７においては、データ同期回路３２２−ｉに入力される直前のデータ信号ＤＡＴＡがクロック信号ＣＬＫの所期の時点ｔ１に対して遅延している場合を想定する。

図７に示すように、時点ｔ２にてクロック信号ＣＬＫが立ち上がると、ラッチＬＴ１のトランスファーゲートＴＧがオンする。したがって、データ信号ＤＡＴＡ（ｄ１）がラッチＬＴ１に取り込まれて保持され、ラッチＬＴ１の出力端であるノードＡの出力値はｄ１となる。

時点ｔ３においてクロック信号ＣＬＫが立ち下がると、ラッチＬＴ２のトランスファーゲートＴＧがオンする。したがって、ノードＡの出力値ｄ１がラッチＬＴ２に取り込まれて保持され、ラッチＬＴ２の出力端（データ同期回路３２２の出力端）であるノードＢの出力値がｄ１となる。すなわち、データ同期回路３２２では、クロック信号ＣＬＫの立上がりの時点でデータ信号ＤＡＴＡが取り込まれ、さらにクロック信号ＣＬＫの半周期分だけ遅れてデータ信号ＤＡＴＡが出力される。したがって、データ信号ＤＡＴＡがデータｄ１に設定されるべき本来の時点ｔ１からみると、データ同期回路３２２から出力されるデータ信号ＤＡＴＡは、クロック信号ＣＬＫの１周期分（図７の１ＣＬＫ）だけ遅延した状態でクロック信号ＣＬＫに同期して出力される。

図７から理解されるように、データ同期回路３２２は、クロック信号ＣＬＫの半周期分以内のデータ信号ＤＡＴＡの遅延を調整することが可能である。なお、データ信号ＤＡＴＡは、データ信号線Ｌの伝播に伴なって遅延するから、ラインメモリ３２５−ｉの最上段にてデータ信号ＤＡＴＡとクロック信号ＣＬＫとが同期しても、ラインメモリ３２５−ｉの最下段に近づくほどデータ信号ＤＡＴＡは遅延する。ラインメモリ３２５−ｉが多段であるほどデータ信号ＤＡＴＡの遅延は増大するから、クロック信号ＣＬＫに対するデータ信号ＤＡＴＡの遅延量がクロック信号ＣＬＫの半周期分以内に収まるように各ブロック内の段数（本形態では１２８段）を決定することが望ましい。

なお、データ同期回路３２２の構成は図６の例示に限定されない。例えば、図８に示すように、２つのＤラッチをマスタスレーブ接続して構成するようにしてもよい。図８の構成においても、マスタ側のＤラッチが半クロック遅れで入力データを取り込み、スレーブ側のＤラッチが１クロック遅れで出力する。したがって、図６の構成と同様に、クロック信号ＣＬＫに同期するように遅延したデータ信号ＤＡＴＡが出力される。

以上に説明したようにデータ同期回路３２２−ｉはデータ信号ＤＡＴＡを遅延させるから、調整後のデータ信号ＤＡＴＡは、ブロックｉ（調整回路３２４−ｉ）に入力されるスタートパルス信号ＳＰに対してクロック信号ＣＬＫの１周期分だけ遅延することになる。調整回路３２４−ｉは、クロック信号ＣＬＫに応じてスタートパルス信号ＳＰを遅延させることで、スタートパルス信号ＳＰに対するデータ信号ＤＡＴＡの遅延を補償する。例えば、１段のシフトレジスタが調整回路３２４−ｉとして採用される。以上のようにスタートパルス信号ＳＰを遅延させることで、シフトレジスタ３２３の各選択パルスはクロック信号ＣＬＫの１周期分だけ遅延する。したがって、データ信号ＤＡＴＡとシフトレジスタ３２３の各選択パルスとが同期する。すなわち、例えば図５に示すように、第１段目の駆動信号ＶＯ１を指定するデータ（１）がデータ信号ＤＡＴＡとしてデータ信号線Ｌに供給されているときに、第１段目の選択パルス１がシフトレジスタ３２３−１から出力される。

次に、図５を参照してデータ線駆動回路３２０の動作を説明する。図５には、制御部３３０が出力する信号（クロック信号ＣＬＫ，スタートパルス信号ＳＰ，データ信号ＤＡＴＡ，ラッチ信号ＬＳ）に加えて、各段の調整回路３２４−ｉがシフトレジスタ３２３−ｉのスタートパルス信号ＳＰとして生成する調整用パルスと、シフトレジスタ３２３−１〜３２３−４が出力する５１２系統の選択パルス（選択パルス１〜選択パルス５１２）と、各ブロックｉのデータ同期回路３２２−ｉによる調整後のデータ信号ＤＡＴＡとが図示されている。なお、図５においては、調整後のデータ信号ＤＡＴＡとクロック信号ＣＬＫとが完全に同期する場合を便宜的に例示するが、実際には、データ信号ＤＡＴＡの取り込みを確実にするために、データ信号ＤＡＴＡがクロック信号ＣＬＫに対して僅かに遅延するようにデータ同期回路３２２は構成される。

制御部３３０からデータ線駆動回路３２０に入力されたデータ信号ＤＡＴＡは、入力ラッチ回路３２１を経ることで遅延するが、ブロック１の先頭に設けられたデータ同期回路３２２−１により、クロック信号ＣＬＫと同期する。この際に、ブロック１において、データ信号ＤＡＴＡがクロック信号ＣＬＫの１周期分だけ遅れるが、調整回路３２４−１による遅延後の調整用パルスがスタートパルス信号ＳＰとしてシフトレジスタ３２３−１に入力されるため、次のクロックで出力される選択パルス１によりデータ信号ＤＡＴＡ（１）がラインメモリ３２５−１の第１段目に取り込まれる。以下、クロック信号ＣＬＫごとにデータ信号ＤＡＴＡ（２）〜データ信号ＤＡＴＡ（１２８）がブロック１のラインメモリ３２５−１に順次に取り込まれる。

ブロック１内のデータ信号線Ｌの伝播に伴ってデータ信号ＤＡＴＡは遅延するが、ブロック２の先頭に設けられたデータ同期回路３２２−２は、クロック信号ＣＬＫと同期するようにデータ信号ＤＡＴＡを遅延させる。一方、選択パルス１２８をクロック信号ＣＬＫの１周期分だけ遅延させた調整用パルスがスタートパルス信号ＳＰとしてシフトレジスタ３２３−２に入力されるから、データ信号ＤＡＴＡ（１２９）は選択パルス１２９によってラインメモリ３２５−２の第１段目に取り込まれる。以下、クロック信号ＣＬＫごとにデータ信号ＤＡＴＡ（１２９）〜データ信号ＤＡＴＡ（２５６）がブロック２のラインメモリ３２５−２に順次に取り込まれる。

以上と同様の動作がブロック３およびブロック４についても実行されることで、ラインメモリ３２５−３にデータ信号ＤＡＴＡ（２５７）〜ＤＡＴＡ（３８４）が保持されるとともにラインメモリ３２５−４にデータ信号ＤＡＴＡ（３８５）〜ＤＡＴＡ（５１２）が保持されると、共通のラッチ信号ＬＳが制御部３３０からブロック１〜ブロック４に出力され、ラインメモリ３２５−１〜３２５−４に保持されたデータが、ホールドメモリ３２６−１〜３２６−４から一斉に出力される。その後、新たなスタートパルス信号ＳＰが制御部３３０からブロック１に入力され、次のデータ信号ＤＡＴＡに対する処理が同様に行なわれる。

以上に説明したように、本形態においては、データ線駆動回路３２０を区分したブロック毎にデータ同期回路３２２−ｉが設置されるから、入力ラッチ回路３２１で生じるデータ信号ＤＡＴＡの遅延や各ブロックｉにおけるデータ信号ＤＡＴＡの遅延がブロック毎に解消される。したがって、データ信号ＤＡＴＡと各選択パルスとのタイミングのズレに起因したデータ線駆動回路３２０の誤動作を有効に防止することができる。また、調整回路３２４−ｉによって各選択パルスの出力のタイミングが調整されるから、データ同期回路３２２−ｉがデータ信号ＤＡＴＡを遅延させるとは言っても、データ信号ＤＡＴＡの各データをラインメモリ３２５−ｉに対して適切に展開および格納することが可能である。

なお、図３や図４においては、データ信号ＤＡＴＡを伝送するデータ信号線Ｌが１本である構成を便宜的に例示したが、実際には複数本のデータ信号線Ｌを介して複数系統のデータ信号ＤＡＴＡをパラレルに伝送する構成が好適である。図９は、２本のデータ信号線Ｌを用いて２系統のデータ信号ＤＡＴＡ１およびＤＡＴＡ２をパラレルに伝送する場合のシフトレジスタ３２３、ラインメモリ３２５、ホールドメモリ３２６の構成例を示す回路図である。ラインメモリ３２５−ｉにおいて相隣接するスイッチは共通の選択パルスによって制御される。奇数段目のスイッチはデータ信号ＤＡＴＡ１を取り込み、偶数段目のスイッチはデータ信号ＤＡＴＡ２を取り込む。また、本形態において、データを一時的に保持するラッチ部分は、簡単のため、２つのインバータをループ接続して構成していたが、これに限定されるものではない。例えば、一方のインバータをクロックドインバータにして、入力データが競合しないようにしてもよい。

＜２．第２実施形態＞
次に、本発明の第２実施形態について説明する。図１０は、第２実施形態に係るデータ線駆動回路３２０ａの構成を示すブロック図である。作用や機能が第１実施形態と同様である要素には同じ符号を付している。

第１実施形態では、シフトレジスタ３２３−ｉにおける選択パルスのシフトとデータ同期回路３２２−ｉにおけるデータ信号ＤＡＴＡの位相の調整とにクロック信号ＣＬＫを兼用した。第２実施形態では、シフトレジスタ３２３−ｉにクロック信号ＣＬＫが供給される一方、データ同期回路３２２−ｉにはクロック信号ＣＬＫとは別個の調整用クロック信号ＤＣＬＫが供給される。クロック信号ＣＬＫと調整用クロック信号ＤＣＬＫとは同じ周波数であるが、調整用クロック信号ＤＣＬＫはクロック信号ＣＬＫよりも僅かに位相が遅れた信号である。他の点については第１実施形態と同様である。

以上のように、本形態においては調整用クロック信号ＤＣＬＫとクロック信号ＣＬＫとの位相差を任意に設定できるから、ラインメモリ３２５−ｉにおいて、データ信号ＤＡＴＡが選択パルスに対して僅かに遅れた理想的な関係を作り出すことができる。したがって、データ信号ＤＡＴＡをラインメモリ３２５−ｉに対して確実に取り込むことが可能である。

なお、本形態においては、クロック信号ＣＬＫと調整用クロック信号ＤＣＬＫとの間に、配線の電気的な特性に起因した遅延差が発生しないように、各々を伝送する信号線の負荷が略等しくなるように配線を設計および形成する。クロック信号線とデータ信号線Ｌとで負荷が略等しくなるようにレイアウトすることは一般的に困難であるが、クロック信号線同士では容易に実現することが可能である。

＜３．第３実施形態＞
次に、本発明の第３実施形態について説明する。図１１は、第３実施形態に係るデータ線駆動回路３２０ｂの構成を示すブロック図である。作用や機能が第２実施形態と同様である要素には同じ符号を付している。第１実施形態および第２実施形態では、スタートパルス信号ＳＰに対するデータ信号ＤＡＴＡの遅延を調整回路３２４−１〜３２４−４で解消した。第３実施形態では、図１１のように調整回路３２４−１〜３２４−４を省略し、制御部３３０が、クロック信号ＣＬＫのレベルの変動を１周期分だけ停止させることで、スタートパルス信号ＳＰ（または各選択パルス）に対するデータ信号ＤＡＴＡの遅延を解消する。

図１２は、本形態におけるデータ線駆動回路３２０ｂの動作を説明するためのタイミングチャートである。図１２に示すように、制御部３３０は、第１実施形態および第２実施形態で調整回路３２４−ｉが調整用パルスを出力するタイミング（すなわち、各ブロックの先頭の選択パルスを出力する直前）において、クロック信号ＣＬＫのレベルの変動を１周期分だけ停止させる。これによってシフトレジスタ３２３−ｉによるシフト動作が１回だけ停止するから、選択パルスがスタートパルス信号ＳＰに対してクロック信号ＣＬＫの１周期分だけ遅延する。したがって、第１実施形態や第２実施形態と同様に、スタートパルス信号ＳＰに対するデータ信号ＤＡＴＡの遅延を解消することができる。本形態によれば、調整回路３２４−１〜３２４−４が不要であるから、第１実施形態や第２実施形態と比較してデータ線駆動回路３２０の回路規模を縮小することができる。

＜４．第４実施形態＞
次に、本発明の第４実施形態について説明する。図１３は、第４実施形態に係るデータ線駆動回路３２０ｃの構成を示すブロック図である。同図に示すように、本形態のデータ線駆動回路３２０ｃは、第３実施形態のデータ線駆動回路３２０ｂの各ブロックｉにバッファ３４０−ｉを設置した構成である。バッファ３４０−ｉは、シフトレジスタ３２３−ｉおよびラインメモリ３２５−ｉの前段に配置される。

バッファ３４０−ｉは、第１バッファ部と第２バッファ部と第３バッファ部とを含む。シフトレジスタ３２３−ｉには第１バッファ部を介してクロック信号ＣＬＫが供給される。さらに詳述すると、シフトレジスタ３２３−１には制御部３３０から第１バッファ部を介してクロック信号ＣＬＫが供給され、ブロック２〜ブロック４の各々の第１バッファ部には前段のブロックの第１バッファ部からクロック信号ＣＬＫが供給される。ラインメモリ３２５−ｉには、データ同期回路３２２−ｉから第２バッファ部を介してデータ信号ＤＡＴＡが供給される。また、データ同期回路３２２−ｉを経由した調整用クロック信号ＤＣＬＫは、第３バッファ部を介して次段のブロックのデータ同期回路３２２−i+1に供給される。第１バッファ部と第２バッファ部と第３バッファ部とは駆動能力が略等しい。

第２実施形態や第３実施形態において、クロック信号ＣＬＫおよび調整用クロック信号ＤＣＬＫの各々は１本のクロック信号線を介して総てのブロックに供給される。各クロック信号線の配線長が長い場合には、寄生容量の増加に起因してクロック信号ＣＬＫや調整用クロック信号ＤＣＬＫが遅延する可能性がある。本形態によれば、各ブロックにおけるクロック信号ＣＬＫや調整用クロック信号ＤＣＬＫの経路上に同等の能力のバッファ部が配置されるから、クロック信号ＣＬＫや調整用クロック信号ＤＣＬＫの遅延が抑制される。したがって、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの同期ずれが防止され、データ信号ＤＡＴＡをラインメモリ３２５−ｉに対して確実に取り込むことが可能となる。

＜５．画像形成装置＞
以上の各態様に係る発光装置１０は、電子写真方式を利用した画像形成装置における像担持体に潜像を書き込むためのライン型の光ヘッドとして利用され得る。画像形成装置の例としては、プリンタ、複写機の印刷部分およびファクシミリの印刷部分がある。図１４は、発光装置１０をライン型の光ヘッドとして用いた画像形成装置の一例を示す縦断面図である。この画像形成装置は、ベルト中間転写体方式を利用したタンデム型のフルカラー画像形成装置である。

この画像形成装置では、同様な構成の４個の有機ＥＬアレイ１０Ｋ，１０Ｃ，１０Ｍ，１０Ｙが、同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙの露光位置にそれぞれ配置されている。有機ＥＬアレイ１０Ｋ，１０Ｃ，１０Ｍ，１０Ｙは、以上に例示した何れかの態様に係る発光装置１０である。

図１４に示すように、この画像形成装置には、駆動ローラ１２１と従動ローラ１２２とが設けられており、これらのローラ１２１，１２２には無端の中間転写ベルト１２０が巻回されて、矢印に示すようにローラ１２１，１２２の周囲を回転させられる。図示しないが、中間転写ベルト１２０に張力を与えるテンションローラなどの張力付与手段を設けてもよい。

この中間転写ベルト１２０の周囲には、外周面に感光層を有する４個の感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙが互いに所定の間隔をおいて配置される。添え字Ｋ，Ｃ，Ｍ，Ｙはそれぞれ黒、シアン、マゼンタ、イエローの顕像を形成するために使用されることを意味している。他の部材についても同様である。感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。

各感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の周囲には、コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）と、有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）と、現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）は、対応する感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の外周面を一様に帯電させる。有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラムの帯電させられた外周面に静電潜像を書き込む。各有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）は、複数の発光素子Ｐの配列方向が感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の母線（主走査方向）に沿うように設置される。静電潜像の書き込みは、上記の複数の発光素子Ｐによって感光体ドラムに光を照射することにより行う。現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）は、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラムに顕像すなわち可視像を形成する。

このような４色の単色顕像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各顕像は、中間転写ベルト１２０上に順次一次転写されることにより、中間転写ベルト１２０上で重ね合わされ、この結果としてフルカラーの顕像が得られる。中間転写ベルト１２０の内側には、４つの一次転写コロトロン（転写器）１１２（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。一次転写コロトロン１１２（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の近傍にそれぞれ配置されており、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）から顕像を静電的に吸引することにより、感光体ドラムと一次転写コロトロンの間を通過する中間転写ベルト１２０に顕像を転写する。

最終的に画像を形成する対象としてのシート１０２は、ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送されて、駆動ローラ１２１に接した中間転写ベルト１２０と二次転写ローラ１２６の間のニップに送られる。中間転写ベルト１２０上のフルカラーの顕像は、二次転写ローラ１２６によってシート１０２の片面に一括して二次転写され、定着部である定着ローラ対１２７を通ることでシート１０２上に定着される。この後、シート１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙カセット上へ排出される。

次に、本発明に係る画像形成装置の他の実施の形態について説明する。図１５は、発光装置１０をライン型の光ヘッドとして用いた他の画像形成装置の縦断面図である。この画像形成装置は、ベルト中間転写体方式を利用したロータリ現像式のフルカラー画像形成装置である。図１５に示す画像形成装置において、感光体ドラム１６５の周囲には、コロナ帯電器１６８、ロータリ式の現像ユニット１６１、有機ＥＬアレイ１６７、中間転写ベルト１６９が設けられている。

コロナ帯電器１６８は、感光体ドラム１６５の外周面を一様に帯電させる。有機ＥＬアレイ１６７は、感光体ドラム１６５の帯電させられた外周面に静電潜像を書き込む。有機ＥＬアレイ１６７は、以上に例示した各態様の光ヘッド１０，１０Ａであり、複数の発光素子Ｐの配列方向が感光体ドラム１６５の母線（主走査方向）に沿うように設置される。静電潜像の書き込みは、これらの発光素子Ｐから感光体ドラム１６５に光を照射することにより行う。

現像ユニット１６１は、４つの現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋが９０°の角間隔をおいて配置されたドラムであり、軸１６１ａを中心にして反時計回りに回転可能である。現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋは、それぞれイエロー、シアン、マゼンタ、黒のトナーを感光体ドラム１６５に供給して、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラム１６５に顕像すなわち可視像を形成する。

無端の中間転写ベルト１６９は、駆動ローラ１７０ａ、従動ローラ１７０ｂ、一次転写ローラ１６６およびテンションローラに巻回されて、これらのローラの周囲を矢印に示す向きに回転させられる。一次転写ローラ１６６は、感光体ドラム１６５から顕像を静電的に吸引することにより、感光体ドラムと一次転写ローラ１６６の間を通過する中間転写ベルト１６９に顕像を転写する。

具体的には、感光体ドラム１６５の最初の１回転で、有機アレイ１６７によりイエロー（Ｙ）像のための静電潜像が書き込まれて現像器１６３Ｙにより同色の顕像が形成され、さらに中間転写ベルト１６９に転写される。また、次の１回転で、有機アレイ１６７によりシアン（Ｃ）像のための静電潜像が書き込まれて現像器１６３Ｃにより同色の顕像が形成され、イエローの顕像に重なり合うように中間転写ベルト１６９に転写される。そして、このようにして感光体ドラム１６５が４回転する間に、イエロー、シアン、マゼンタ、黒の顕像が中間転写ベルト１６９に順次重ね合わせられ、この結果フルカラーの顕像が転写ベルト１６９上に形成される。最終的に画像を形成する対象としてのシートの両面に画像を形成する場合には、中間転写ベルト１６９に表面と裏面の同色の顕像を転写し、次に中間転写ベルト１６９に表面と裏面の次の色の顕像を転写する形式で、フルカラーの顕像を中間転写ベルト１６９上で得る。

画像形成装置には、シートが通過させられるシート搬送路１７４が設けられている。シートは、給紙カセット１７８から、ピックアップローラ１７９によって１枚ずつ取り出され、搬送ローラによってシート搬送路１７４を進行させられ、駆動ローラ１７０ａに接した中間転写ベルト１６９と二次転写ローラ１７１の間のニップを通過する。二次転写ローラ１７１は、中間転写ベルト１６９からフルカラーの顕像を一括して静電的に吸引することにより、シートの片面に顕像を転写する。二次転写ローラ１７１は、図示しないクラッチにより中間転写ベルト１６９に接近および離間させられるようになっている。そして、シートにフルカラーの顕像を転写する時に二次転写ローラ１７１は中間転写ベルト１６９に当接させられ、中間転写ベルト１６９に顕像を重ねている間は二次転写ローラ１７１から離される。

以上のようにして画像が転写されたシートは定着器１７２に搬送され、定着器１７２の加熱ローラ１７２ａと加圧ローラ１７２ｂの間を通過させられることにより、シート上の顕像が定着する。定着処理後のシートは、排紙ローラ対１７６に引き込まれて矢印Ｆの向きに進行する。両面印刷の場合には、シートの大部分が排紙ローラ対１７６を通過した後、排紙ローラ対１７６が逆方向に回転させられ、矢印Ｇで示すように両面印刷用搬送路１７５に導入される。そして、二次転写ローラ１７１により顕像がシートの他面に転写され、再び定着器１７２で定着処理が行われた後、排紙ローラ対１７６でシートが排出される。

図１４および図１５に例示した画像形成装置は、発光素子を露光手段として利用しているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。なお、以上に例示した以外の電子写真方式の画像形成装置にも本発明の光ヘッドを採用することができる。例えば、中間転写ベルトを使用せずに感光体ドラムから直接シートに顕像を転写するタイプの画像形成装置や、モノクロの画像を形成する画像形成装置にも本発明に係る光ヘッドを応用することが可能である。

また、本発明に係る発光装置が適用される画像形成装置は画像形成装置に限定されない。例えば、各種の電子機器における照明装置としても本発明のデータ線駆動回路３２０の機能を適用した光ヘッドが採用される。このような電子機器としては、ファクシミリ、複写機、複合機、プリンタなどが挙げられる。これらの電子機器には、複数の発光素子を面状に配列した光ヘッドが好適に採用される。

＜６．表示装置＞
さらに、本発明のデータ線駆動回路は、走査線駆動回路と組み合わせることでアクティブマトリクス方式の液晶表示装置、その他の表示装置に適用することができる。この場合の構成について図１６を参照して説明する。本図は、表示装置の構成の一例を示すブロック図である。この表示装置は、画素領域ＡＡ、走査線駆動回路２１０、本発明を適用したデータ線駆動回路３２０、制御回路２３０および電源回路２４０を備える。

このうち、画素領域ＡＡには、Ｘ方向と平行にｍ本の走査線２０１が形成される。また、Ｘ方向と直交するＹ方向と平行にｎ本のデータ線２０３が形成される。そして、走査線２０１とデータ線２０３との各交差に対応して画素回路Ｐが各々設けられている。各画素回路Ｐには、電源電圧ＶDDELが電源線２０５を介して供給される。

走査線駆動回路２１０は、複数の走査線２０１を順次選択するための走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍを生成する。走査信号Ｙ１〜ＹｍはＹ転送開始パルスＤＹをＹクロック信号ＹＣＬＫに同期して順次転送することにより生成される。

データ線駆動回路３２０は、出力階調データＤｏｕｔに基づいて、選択された走査線２０１に位置する画素回路Ｐの各々に対して駆動信号Ｘ１、Ｘ２、Ｘ３、…、Ｘｎ（以上の各形態における駆動信号ＶＯ1〜ＶＯ５１２）を供給する。この例において、駆動信号Ｘ１〜Ｘｎは階調輝度をパルス幅によって指定するパルス信号である。

制御回路２３０は、Ｙクロック信号ＹＣＬＫ、Ｘクロック信号ＸＣＬＫ、Ｘ転送開始パルスＤＹ、Ｙ転送開始パルスＤＹ等の各種の制御信号を生成してこれらを走査線駆動回路２１０およびデータ線駆動回路３２０へ出力する。また、制御回路２３０は、外部から供給される入力階調データＤｉｎにガンマ補正等の画像処理を施して出力階調データＤｏｕｔを生成する。

なお、表示装置を用いた電子機器としては、携帯電話機、パーソナルコンピュータ、携帯情報端末、デジタルスチルカメラ、テレビジョンモニタ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、前述した表示装置が適用可能である。

本発明のデータ線駆動回路を含む光ヘッドを利用した画像形成装置の一部の構成を示す斜視図である。 発光装置の電気的構成を示すブロック図である。 第１実施形態におけるデータ線駆動回路の構成を示すブロック図である。 シフトレジスタ、ラインメモリ、ホールドメモリの構成例を示す回路図である。 データ線駆動回路の動作を説明するためのタイミングチャートである。 データ同期回路の構成例を示すブロック図である。 データ同期回路の動作を説明するためのタイミングチャートである。 データ同期回路の構成の別例を示すブロック図である。 ２本のデータ信号線を用いた場合のシフトレジスタ、ラインメモリ、ホールドメモリの構成例を示す回路図である。 第２実施形態におけるデータ線駆動回路の構成を示すブロック図である。 第３実施形態におけるデータ線駆動回路の構成を示すブロック図である。 データ線駆動回路の動作を説明するためのタイミングチャートである。 第４実施形態におけるデータ線駆動回路の構成を示すブロック図である。 画像形成装置の一例を示す縦断面図である。 画像形成装置の別例を示す縦断面図である。 表示装置の構成を示すブロック図である。 従来のデータ線駆動回路の構成を示すブロック図である。 選択パルスとデータ信号との関係を示すタイミングチャートである。

符号の説明

１０…発光装置、１５…集光性レンズアレイ、１１０…感光体ドラム、３１０…発光素子回路群、３２０…データ線駆動回路、３２１…入力ラッチ回路、３２２−１〜３２２−４…データ同期回路、３２３−１〜３２３−４…シフトレジスタ、３２４−１〜３２４−４…調整回路、３２５−１〜３２５−４…ラインメモリ、３２６−１〜３２６−４…ホールドメモリ、３２７−１〜３２７−４…レベルシフタ、３２８−１〜３２８−４…Ｄ／Ａコンバータ、３２９−１〜３２９−４…出力回路、３３０…制御部。

Claims (8)

1. 縦続に接続された複数のブロックを具備するデータ線駆動回路であって、
   前記複数のブロックの各々が、
   ブロック毎に順番に複数の選択信号をクロック信号に同期して順次に出力するシフトレジスタと、
   複数のデータが時系列に配列されたデータ信号の位相を、前記クロック信号を基準として調整して次段のブロックに出力するデータ同期回路と、
   前記データ同期回路による調整後のデータ信号の各データを前記複数の選択信号によって複数の系統に展開するデータ展開回路と、
   前記データ展開回路による展開後の各データに応じた駆動信号を生成する信号生成回路と
   を有することを特徴とするデータ線駆動回路。
2. 縦続に接続された複数のブロックを具備するデータ線駆動回路であって、
   前記複数のブロックの各々が、
   ブロック毎に順番に複数の選択信号をクロック信号に同期して順次に出力するシフトレジスタと、
   複数のデータが時系列に配列されたデータ信号の位相を、前記クロック信号と同じ周波数で当該クロック信号よりも位相が遅れた調整用クロック信号を基準として調整して次段のブロックに出力するデータ同期回路と、
   前記データ同期回路による調整後のデータ信号の各データを前記複数の選択信号によって複数の系統に展開するデータ展開回路と、
   前記データ展開回路による展開後の各データに応じた駆動信号を生成する信号生成回路と
   を有することを特徴とするデータ線駆動回路。
3. 前記データ同期回路は、前記データ信号を遅延させることで位相を調整し、
   前記複数のブロックの各々は、前記シフトレジスタによる各選択信号の出力のタイミングを遅延させる調整回路を含む
   ことを特徴とする請求項１または請求項２に記載のデータ線駆動回路。
4. 前記調整回路は、前記クロック信号に応じてスタートパルスを遅延させ、
   前記シフトレジスタは、前記調整回路による遅延後のスタートパルスを前記クロック信号に同期して順次にシフトすることで前記複数の選択信号を生成する
   ことを特徴とする請求項３に記載のデータ線駆動回路。
5. 前記データ同期回路は、前記データ信号を遅延させることで位相を調整し、
   前記各ブロックの前記シフトレジスタによる前記各選択信号の出力のタイミングが遅延するように前記クロック信号のレベルの変動を一時的に停止させる制御部
   を具備することを特徴とする請求項２に記載のデータ線駆動回路。
6. 前記複数のブロックの各々は、駆動能力の等しい第１バッファ部，第２バッファ部および第３バッファ部を具備し、
   前記複数のブロックの各々において、
   前記シフトレジスタには、前記第１バッファ部を介して前記クロック信号が入力され、
   前記データ展開回路には、前記第２バッファ部を介して前記データ信号が入力され、
   前記調整用クロック信号は、前記第３バッファ部を介して次段のブロックの前記データ展開回路に入力される
   ことを特徴とする請求項２に記載のデータ線駆動回路。
7. 請求項１乃至６のうちいずれか１項に記載のデータ線駆動回路と、
   前記データ線駆動回路が出力する各データ信号に応じて駆動される複数の画素と
   を具備することを特徴とする電気光学装置。
8. 請求項７に記載の電気光学装置を具備する電子機器。
   

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