JP4008245B2 - 表示装置用駆動装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置用駆動装置に関し、特に、３原色（赤、緑、青）の各色ごとに独立して映像信号の階調を補正するガンマ補正機能を備えた表示装置用駆動装置に関する。
【０００２】
【従来の技術】
図６に、従来の液晶表示装置モジュールの構成図を示す。液晶表示装置モジュールは、液晶パネル５４を直接駆動する複数個のソースドライバ５１とゲートドライバ５２と、これらのドライバ５１，５２に駆動信号を与えるコントローラ５６とを備えている。
ソースドライバ５１とゲートドライバ５２は、それぞれＬＳＩ化された素子として構成されており、ＴＣＰ（Tape Carrier Package）５３に搭載された状態で、液晶パネル５４に実装されている。
一方、コントローラ５６と、このコントローラ５６と各ドライバ５１，５２とを接続する配線とが、液晶パネル５４とは異なるフレキシブル基板５５上に設けられている。
【０００３】
液晶パネル５４は、図示していないソースバスラインとゲートバスラインに駆動信号が与えられることで表示を行うが、ソースドライバ５１は、ソースバスラインの駆動を行うものであり、ゲートドライバ５２はゲートバスラインの駆動を行うものである。
図６では、各ソースドライバ５１は長方形状で示されているが、図の上方からの配線はコントローラ回路５６からの入力信号の入力線であり、長方形状の下方に示された多数の配線は液晶パネル５４への出力線である。
【０００４】
図７に、この従来の液晶表示装置モジュールのソースドライバ５１の端子配置を示した平面図を示す。図７において、長方形状のソースドライバ５１の中央部分に駆動回路素子領域４０が配置され、長方形状の４つの辺に沿うように、多数の電極パッド１００が形成されている。
図７では、長方形の左辺、右辺および上辺に沿って出力端子４１の電極パッドが形成され、下辺に沿って、電源端子４２、入力制御端子４３、基準電源端子４４が形成されている。
この電極パッド１００には、図示しない金バンプ（Bump）がメッキによって形成されている。金バンプのサイズは、たとえば縦横ともに４０〜９０μｍ程度で、その高さは１０〜２０μｍ程度である。
【０００５】
図８に、従来のソースドライバの駆動回路素子領域４０の概略構成回路ブロック図を示す。ソースドライバ５１の回路ブロックは、主として、シフトレジスタ回路６１、データラッチ回路６２、サンプリングメモリ回路６３、ホールドメモリ回路６４、基準電圧発生回路６５、ＤＡコンバータ回路６６、出力回路６７から構成される。
【０００６】
ここで各回路ブロックは、一般的に一つのＬＳＩ内に、別々にモジュール化されてレイアウトされる。ＬＳＩは、通常ＣＡＤを用いて設計する際に、各回路ブロックごとにマクロセルとして登録されたものを利用して設計される。これは、マクロセルを再利用して各回路ブロックをできるだけまとめてレイアウトするようにすれば、各回路ブロック内の動作を安定させ、設計仕様通りに動作させることができるようになるからである。
また、駆動回路素子領域４０内の各回路ブロック間の配線や、周辺の各端子と回路ブロックとの間の配線ができるだけ短くなるように、各回路ブロックはレイアウトされる。
【０００７】
ところで、ソースドライバ５１は多数の出力端子４１を有し、しかも液晶パネル５４の狭い額縁領域に搭載する必要があるので、非常に細長いチップ形状となっている。
図８の従来のソースドライバ５１では、以上のような配線や制約を考慮して、各回路ブロックが配線抵抗等から受ける影響を同等になるように、アナログ電圧を処理する基準電圧回路６５とデータラッチ回路６２とをチップの中心に配置し、その左右に他の回路ブロックを対称に配置したものである。
ゲートドライバ５２もソースドライバ５１と同様に、配線等を考慮して各回路ブロックがレイアウトされている。
【０００８】
ところで、液晶パネル５４上には、ＩＴＯ（Indium Tin Oxide:インジウムすず酸化物）からなる端子群が配置されているが、このＩＴＯ端子群は、ＴＣＰ５３に形成された配線を介して、ソースドライバ５１及びゲートドライバ５２の液晶パネル５４側への出力端子群と電気的に接続されている。
また、ＩＴＯ端子群とＴＣＰ５３に形成された配線とは、ＡＣＦ（Anisotropic Conductive Film:異方性導電膜）を介して熱圧着することにより電気的に接続される。
さらに、ソースドライバ５１およびゲートドライバ５２内のフレキシブル基板５５への端子は、各ＴＣＰ５３に形成された配線を介して、フレキシブル基板上に設けられた配線と、上記したＡＣＦまたはハンダ付けで電気的に接続される。
【０００９】
以上のように、コントローラ回路５６から出力される信号線は、フレキシブル基板５５上の配線を利用してソースドライバ５１やゲートドライバ５２の端子に接続され、両ドライバ５１，５２からの出力信号線は、各ＴＣＰ５３上の配線を介して、液晶パネル５４上のＩＴＯ端子に接続される。
【００１０】
このような配線を通して、コントローラ回路５６からソースドライバ５１へは、表示用データ信号（Ｒ，Ｇ，Ｂの３つの信号）、各種制御信号および電源（ＧＮＤ，ＶＣＣ）が供給され、ゲートドライバ５２へは、各種制御信号および電源が供給される。
【００１１】
図６には、８個のソースドライバ５１（Ｓ１〜Ｓ８）と、２個のゲートドライバ５２（Ｇ１，Ｇ２）とからなる構成を示している。各ソースドライバ５１は同一の回路ブロックからなり、コントローラ回路５６から、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパルス入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給される。
また、２つのゲートドライバ５２も同一の回路ブロックからなり、コントローラ回路５６から、クロック信号ＧＣＫと、スタートパルス入力信号ＧＳＰＩが供給される。
【００１２】
図９に、従来のコントローラ回路５６の出力端子の説明図を示す。ここで、Ｒ１〜ＲＧ６からＳＣＫまでの９つの出力端子は、ソースドライバ５１に接続される端子であり、ＧＣＫからＧＳＰＩまでの４つの出力端子はゲートドライバ５２に接続される端子である。
Ｒ１〜Ｒ６、Ｇ１〜Ｇ６、Ｂ１〜Ｂ６の各端子からは、それぞれ６ビットの表示用データ信号（Ｒ，Ｇ，Ｂ）が出力される。端子ＬＳは、ラッチ信号を出力する端子である。Ｖref１〜Ｖref９の９つの端子は、ソースドライバ５１に与える中間調基準電圧を出力する端子であり、同様に下方の２つの端子（Ｖref１，Ｖref２）からは、ゲートドライバ５２に対して基準電圧が出力される。
【００１３】
液晶パネル５４の画素数を、３原色の各色について１０２４×７６８画素とすると、ソース側（図６の横方向）は合計１０２４画素×３であり、ゲート側（図６の縦方向）は７６８画素である。
ここで、ソース側の画素（１０２４画素×３）を、８つのソースドライバ５１（Ｓ１〜Ｓ８）で駆動するとすると、各ソースドライバ５１は、それぞれ１２８画素×３（ＲＧＢ）を担当することになる。また、各色ごとに６ビットの表示用データ信号（Ｒ１〜Ｒ６など）からなるので、各ソースドライバ５１はそれぞれ６４階調の表示を行う。
【００１４】
図１０に、図７に示した従来のソースドライバ５１の機能面から見た回路ブロックの構成図を示す。ソースドライバ５１は、図７に示したように、７つの機能回路ブロックからなる。
図１０に示すように、左側に示したＳＳＰinからＶref１〜Ｖref９までの各端子が入力端子であり、右側のＳＳＩＯ、下側のＸ０−１〜Ｚ０−１２８までが出力端子である。
【００１５】
初段の第１ソースドライバ５１を例として、ソースドライバの動作を、以下に説明する。
ソースドライバ５１のＳＳＰin端子には、コントローラ回路５６からスタートパルス入力端子ＳＳＰＩが入力される。このＳＳＰＩ信号は、表示用データ信号Ｒ，Ｇ，Ｂの水平同期信号と同期がとられた信号である。入力端子ＳＳＫinには、クロック信号ＳＣＫが入力される。シフトレジスタ回路６１は、このスタートパルス入力信号ＳＳＰＩを、クロック信号ＳＣＫを用いて、シフト（伝搬）させて、ＳＳＰＯ信号として出力端子ＳＳＩＯへ出力するものである。
【００１６】
このシフトレジスタ回路６１にてシフトされたスタートパルス入力信号ＳＳＰＩは、８段目の第８ソースドライバＳ８におけるソースドライバ５１のシフトレジスタ回路６１にまで順次転送される。一方、コントローラ回路５６の端子Ｒ１〜Ｒ６・端子Ｇ１〜Ｇ６・端子Ｂ１〜Ｂ６から出力されるそれぞれ６ビットの表示用データ信号Ｒ・Ｇ・Ｂは、クロック信号ＳＣＫの反転信号（／ＳＣＫ）の立ち上がりに同期を取って、ソースドライバ５１の入力端子Ｒ１in〜Ｒ６in・入力端子Ｇ１in〜Ｇ６in・入力端子Ｂ１in〜Ｂ６inにそれぞれシリアルに入力され、データラッチ回路６２にて一時的にラッチされた後、サンプリングメモリ回路６３に送られる。
【００１７】
サンプリングメモリ回路６３は、シフトレジスタの各段の出力信号により、時分割で送られてくる表示用データ信号（ＲＧＢ、各６ビットの合計１８ビットの信号）をサンプリングし、コントローラ回路５６から与えられるラッチ信号ＬＳがホールドメモリ回路６４に入力されるまで、上記した表示用データ信号を記憶している。
ラッチ信号ＬＳがホールドメモリ回路６４に入力されると、サンプリング回路６３に記憶されていた表示用データがホールドメモリ回路６４に入力され、表示用データ信号Ｒ，Ｇ，Ｂの１水平期間分の表示用データ信号がラッチ、すなわち保持される。
そして、次の１水平期間分の表示用データ信号がサンプリングメモリ回路６３から入力される際に、保持していた表示用データ信号がＤＡコンバータ回路６６に出力される。
【００１８】
コントローラ回路５６の端子Ｖref１〜Ｖref９から出力された中間調基準電圧は、図１０のソースドライバ５１の端子Ｖref１〜Ｖref９に入力され、基準電圧発生回路６５に与えられる。基準電圧発生回路６５では、これらの基準電圧をもとに、抵抗分割等の回路により６４レベルの階調表示用基準電圧を発生する。
【００１９】
ＤＡコンバータ回路６６は、ホールドメモリ回路６４より入力されるＲＧＢそれぞれ６ビットの表示用データ信号（デジタル）に応じたアナログ信号に変換して出力回路６７に出力する。出力回路６７は、６４レベルのアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８から液晶パネル５４の図示しない端子へ出力する。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙｏ，Ｚｏそれぞれ共に１２８個の端子からなる。
【００２０】
また、ソースドライバ５１の端子ＶＣＣ及び端子ＧＮＤは、コントローラ回路５６の端子ＶＣＣ及び端子ＧＮＤと接続される電源供給用の端子であって、それぞれ電源電圧と、グランド電位が供給される。
【００２１】
図１１に、従来の基準電圧発生回路６５の内部の概略構成ブロック図を示す。図１２に、従来のＤＡコンバータ６６および出力回路６７の概略構成図を示す。これらの回路６５，６６および６７によって、デジタル信号として与えられた表示データ（図１２のＢｉｔ０〜Ｂｉｔ５）が、アナログ電圧値に変換して出力される。
【００２２】
ＤＡコンバータ回路６６は、基準電圧発生回路６５により発生された６４個の階調表示用基準電圧のうち１つを選択して出力するものであり、ＭＯＳトランジスタで構成される。出力回路６７は、いわゆるボルテージフォロワ回路により構成される。
図１２では、与えられた表示データ（Ｂｉｔ０〜Ｂｉｔ５）の値に対応した６４通りのアナログ電圧のうち、ＤＡコンバータ回路６６で選択されたアナログ電圧値が、出力回路６７から出力される。
【００２３】
出力回路６７は、ＤＡコンバータ回路６６により選択された電圧を低インピーダンス化して、図１０に示した液晶駆動電圧出力端子（Ｘｏ−１〜Ｘｏ−１２８等）から液晶パネル側へ出力するものである。
【００２４】
ここで、基準電圧発生回路６５は、通常、複数の液晶駆動電圧出力端子に対して共通に使用されているが、ＤＡコンバータ回路６６および出力回路６７は、１つの液晶駆動電圧出力端子に対して、それぞれ１回路が使用されている。
さらに、カラー表示の場合は、液晶駆動電圧出力端子は、各色に対応して使用されるので、ＤＡコンバータ回路６６と出力回路６７は、画素ごとに１つの色を表示し、各色ごとに１回路が使用される。
すなわち、液晶パネル５４内の水平方向の画素数が３Ｎ個であるとすると、この液晶駆動電圧出力端子としては、赤色のＲ１〜ＲＮまでのＮ個、緑色のＧ１〜ＧＮまでのＮ個、青色のＢ１〜ＢＮまでの合計３Ｎ個があるので、ＤＡコンバータ回路６６および出力回路６７のどちらも、それぞれ３Ｎ個の回路が必要となる。
【００２５】
図１１に示した基準電圧発生回路６５は、９つの中間調電圧入力端子（Ｖref１〜Ｖref９）と、γ補正のための抵抗比を持ち、直列に接続された抵抗素子（Ｒ０〜Ｒ７）を備えている。
抵抗素子Ｒ０、Ｒ１…Ｒ７は、図１１ではγ補正に合わせた抵抗値を持つ各１本の抵抗で表しているが、実際はさらに各中間調電圧端子Ｖref間の電圧を８等分するように複数の抵抗で構成されている。このγ補正に合わせた各階調表示用電圧を発生させる従来の基準電圧発生回路６５は、ソースドライバ内に１個配置され、Ｒ、Ｇ、Ｂ各々の処理回路に共有化されている。
【００２６】
図１３に、従来のソースドライバ５１における階調電圧特性のグラフを示す。横軸は、ソースドライバ５１に入力された階調表示データ（デジタル値）を示しており、縦軸は、この表示データに対応するγ補正後のアナログ電圧値（液晶駆動出力電圧）を示している。
ここで、縦軸のＶ０〜Ｖ６４は、基準電圧発生回路６５の基準電圧Ｖrefに対応するものであり、Ｖref１がＶ０に対応し、以下同様に、Ｖref２がＶ８に、Ｖref３がＶ１６に、Ｖref４がＶ２４に、Ｖref５がＶ３２に、Ｖref６がＶ４０に、Ｖref７がＶ４８に、Ｖref８がＶ５６に、Ｖref９がＶ６４に対応する。
この図１３の特性では、液晶材料の光学特性を考慮して、自然な階調表示を行うために、γ補正のための抵抗素子の抵抗比を変えて折れ線特性を持たせている。
【００２７】
また、図１１に示すように、基準電圧発生回路６５からは、６４通り（Ｖ０〜Ｖ６３）の階調表示用基準電圧が出力されるが、これらの出力は、ＤＡコンバータ６６に入力される。ＤＡコンバータ回路６６では、表示用データ（Ｂｉｔ０〜Ｂｉｔ５）の内容に対応して、入力されている６４通りの基準電圧のうち１つが選択されて出力される。
【００２８】
ＤＡコンバータ回路６６は、図１２に示すように、多数のスイッチから構成され、各スイッチはＭＯＳトランジスタにより形成されている。ＤＡコンバータ回路６６では、６ビットのデジタル信号Ｂｉｔ０〜Ｂｉｔ５のそれぞれの値に対応して、各Ｂｉｔに対応づけられたスイッチがオンまたはオフされ、これらのスイッチの組合せにより、入力された６４通りの基準電圧のうち１つが選択されて出力されることになる。
【００２９】
前記したように、出力回路６７は、ボルテージフォロワ回路を用いてこの選択された基準電圧を低インピーダンス化するが、これは、液晶パネルの画素および配線容量を充電し、駆動電圧を目的とする電圧に到達させるためのスピードを加速するためである。
【００３０】
以上のような構成を持ち、動作をするソースドライバ５１は、図８に示すように多数の出力端子を有しているが、これらの出力端子と液晶パネル５４の端子とを効率よくできるだけ短い配線で接続させるため、出力端子４１が形成された長方形状の図８の上部の長辺が液晶パネル５４に面した一辺となるようにソースドライバ５１はレイアウトされる。図８の下部の長辺には、電源端子４２等が配置されているが、この長辺は、液晶パネル５４とは面していない一辺となる。
一方、ソースドライバは図６に示されるように、複数のソースドライバが縦続接続され、スタートパルス信号をソースドライバから次のソースドライバへと順次転送させる構成を取っている。
【００３１】
従って、ソースドライバ内の各回路ブロックの素子配置（レイアウト）は、信号処理の流れから、図８に示すように、シフトレジスタ回路６１は液晶パネルとは面していない他の下方の長辺側にあり、そして、この下方の長辺に並列に素子配置（レイアウト）される。
そして、信号の流れは、サンプリングメモリ回路６３、ホールドメモリ回路６４、ＤＡコンバータ回路６６、出力回路６７の順となることから、図８に示すように、これら各回路ブロックは、チップ長辺に垂直な方向にレイアウトされる。
【００３２】
【発明が解決しようとする課題】
ところで、現在、液晶表示装置のさらなる高微細化、大画面化とともに、コストダウンが要求されている。大画面化に伴いパネルの画素数が増加するが、ソースドライバ１個当たりが担当する出力端子の数が増加することになる。
また、コストダウンの要求に答えるためには、ソースドライバの個数を削減する必要があるが、ソースドライバの数の削減のためには、１つのソースドライバに含めなければならない出力端子の数が増加することになる。
【００３３】
そして、ソースドライバの各回路ブロックも、基準電圧発生回路を除く各回路は１出力に対して、１回路であるため、出力端子の増加に伴い、回路数は増加する。出力端子数の増加に伴い、シフトレジスタ回路６１の段数は増加するため、シフトレジスタ回路６１のレイアウトは細長く延び、他の回路ブロックもこれと同じく横長のレイアウトとなる。
【００３４】
さらに、ソースドライバ５１の多出力端子化が進むと、出力端子数増加に伴い、チップの長辺がさらに長くなり、チップが非常に細長くなる。したがって、例えば、ＴＣＰ化するためにチップのバンプとテープ基材のインナーリードとを電気的に接続する際のチップの取扱いの困難さ、チップとテープ基材のインナーリードとの高さ制御、インナーリードのピッチ精度の制御が難しくなる。
このような不都合を回避し、多出力端子化へ対応するためには、チップの長辺／短辺比をこれ以上、大きくしない工夫が必要となってくる。
【００３５】
一方、γ補正に関する液晶表示の品位向上の要求も強い。
前記したように、自然な階調表示を行うため、液晶材料の光学特性に合わせてγ補正を行っている。このγ補正は個々の液晶表示素子の電圧−透過率特性（Ｖ−Ｔ特性）に依存するが、液晶表示素子の製造上のバラツキが大きいので、このＶ−Ｔ特性は、個々の液晶表示素子ごとにかなり異なり、一義的にγ補正のための抵抗比を決めることは難しく、γ補正に関して一定の品位を保持することは困難である。
【００３６】
また、Ｖ−Ｔ特性は、液晶表示素子への入射光ごとのバラツキ、光学システム等の特性のバラツキなどにも依存するため、画素数の増大を伴う大画面化、高精細化をすると、より適切な階調表示ができなくなるという問題がある。
【００３７】
そこで、この発明は、以上のような事情を考慮してなされたものであり、３原色の各色ごとに独立してγ補正機能を有することにより、大画面化等をしても適切な階調で画像の表示をすることができるようにした表示装置用駆動装置を提供することを課題とする。
【００３８】
【課題を解決するための手段】
この発明は、複数の表示データごとに物理的に分離配置した表示駆動回路素子領域を有する長方形形状の表示装置用駆動装置であって、前記表示駆動回路素子領域を表示装置用駆動装置の短辺方向に並べて設け、各表示駆動回路素子領域に、その領域に対応した表示データを取り込む表示データ取込部と、取り込んだ表示データを所定期間だけラッチする保持部と、所定数の階調表示用基準電圧を発生する基準電圧発生部と、前記発生された階調表示用基準電圧のうち前記ラッチされた表示データに対応させた基準電圧を選択する選択部と、前記各表示駆動回路素子領域の境界面のうち前記表示装置用駆動装置の長辺に平行な一方の境界面に沿って形成された１対の出力端子群およびその出力端子群の間の基準電源端子群と、前記各表示駆動回路素子領域の前記表示装置用駆動装置の長辺に平行な他方の境界面に沿って形成された２つのデータ入力端子群とを備え、前記複数の表示データごとに選択された基準電圧を表示駆動用信号として表示装置に出力するようにしたことを特徴とする表示装置用駆動装置を提供するものである。
【００３９】
また、前記各表示駆動回路素子領域内において、前記表示データ取込部、保持部、基準電圧発生部および選択部が、それぞれ物理的に分離配置されていることを特徴とする表示装置駆動装置を提供する。
これによれば、装置形状が過度に細長くなるのを防止し、表示データごとに表示データ取込部等の回路ブロックを備えているので、より適切かつ自然な階調で画像表示をすることができる。
【００４０】
また、この発明の表示装置用駆動装置は、長方形形状の半導体素子で形成され、各表示駆動回路素子領域が長方形形状の短辺方向に並列に形成されるようにしてもよい。
さらに、前記各表示駆動回路素子領域内において、前記表示データ取込部、保持部、基準電圧発生部および選択部を、長方形状の短辺方向に並列に形成するようにしてもよい。
また、前記複数の表示データが色成分ごとに分類されたデータである場合、前記各表示駆動回路素子領域が、色成分ごとに設けられるようにしてもよい。また、この発明は、以上のような表示装置用駆動回路を備えて構成される表示装置を提供するものである。
【００４１】
この発明の表示装置用駆動装置は、いくつかの機能モジュール（回路ブロック）ごとにマクロセル化された半導体素子を集合して形成されたＬＳＩ素子として提供される。
この表示装置用駆動装置は、表示データや各種制御信号を生成するいわゆるコントローラと、表示データを視覚的に表示する表示装置との間に配置され、表示データ等の入出力制御をするものであるが、表示装置の画素数と階調数等によって決まる多数の入出力端子を備えており、一般に長方形形状にパッケージ化されたＬＳＩ素子である。
【００４２】
この表示装置用駆動装置は、各種表示装置に利用することができるが、特に、表示装置の一つである液晶パネルに利用する場合には、この表示装置用駆動装置は、いわゆるソースドライバおよびゲートドライバに用いることができる。
また、３原色（赤、緑、青）の色成分でカラー表示を行う液晶パネルのソースドライバに、この発明の表示装置用駆動装置を用いる場合は、表示装置用駆動装置のＬＳＩ素子内において、回路ブロックは赤色成分の表示駆動処理を行う素子領域と、緑色成分の表示駆動処理を行う素子領域と、青色成分の表示駆動処理を行う素子領域とに、物理的に分離して配置される。
【００４３】
特に、ＬＳＩパッケージの長方形形状が細長くならないようにするために、３つの色成分の各素子領域を長方形形状の長辺方向に並べるのではなく、長方形形状の短辺方向に並列に並べることが好ましい。
また、ＬＳＩ素子のパッケージ形状が細長くならないようにするために、前記コントローラや表示装置と接続するための入出力端子も、各色成分ごとに、その色成分の素子領域内に分離配置することが好ましい。
【００４４】
また、表示装置用駆動装置の内部の機能モジュールは、従来と同様に、表示データ取込部、保持部、選択部、基準電圧発生部等の回路ブロックから構成されるが、階調のγ補正を色ごとにし、きめ細かい設定を色ごとにできるようにして表示品位を向上させるために、これらの回路ブロックは、各色成分ごとの素子領域にそれぞれ配置され、さらに、その素子領域内においては、信号処理の流れの順序を考慮して隣接して分離配置されることが好ましい。
【００４５】
この発明において、以下に説明する実施例では、表示データ取込部にはシフトレジスタ回路と表示データ入力端子（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ１in〜Ｂ６in）とが対応し、保持部には、データラッチ回路、サンプリングメモリ回路およびホールドメモリ回路が対応し、基準電圧発生部には基準電圧発生回路が対応し、選択部にはＤＡコンバータ回路が対応する。
【００４６】
【発明の実施の形態】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
図１に、この発明の一実施例の液晶表示装置のブロック構成図を示す。この発明においても、図６に示した従来の液晶表示装置と同様に、液晶パネル４、フレキシブル基板５、ＴＣＰ３とからなり、各ＴＣＰ３上には、ソースドライバ１（Ｓ１〜Ｓ８）、ゲートドライバ２（Ｇ１，Ｇ２）が搭載され、フレキシブル基板５上にはコントローラ６と、各ＴＣＰ３への配線が形成されている。
【００４７】
各ＴＣＰ３上には、フレキシブル基板５とソースドライバ１およびゲートドライバ２との配線、液晶パネル４とソースドライバ１およびゲートドライバ２との配線も形成されている。ソースドライバ１は、従来と同様に液晶パネル４内のソースバスラインの駆動を行うものであり、ゲートドライバ２は液晶パネル４内のゲートバスラインの駆動を行うものである。
【００４８】
図２に、この発明の一実施例におけるソースドライバ１の各端子の配置の平面図を示す。ソースドライバ１の形状は、図１に示すように横長の長方形状をしており、その内部には種々の回路素子とともに、図２に示すような多数の電極パッド１０００が形成されている。
各電極パッド１０００には、メッキをすることにより、金バンプ（Bump）が形成されている。金バンプは長方形状で、そのサイズは、たとえば縦横それぞれ４０〜９０μｍ程度であり、その高さは１０〜２０μｍである。ただし、金バンプのサイズ、高さは、バンプピッチの設計仕様により異なるので、これに限るものではない。
【００４９】
電極パッド１０００は、出力端子、基準電源端子、データ入力端子、入力制御端子、電源端子という５種類に分類されるが、この発明では、出力端子、基準電源端子およびデータ入力端子は、３原色（Ｒ，Ｇ，Ｂ）ごとに領域分離されて形成されている。
【００５０】
図２において、ソースドライバの長方形状のほぼ中央部に設けられる駆動回路素子領域３５０は、３つの領域、すなわち赤色の表示素子の駆動を担う赤色領域３５０Ｒ、緑色の表示素子の駆動を担う緑色領域３５０Ｇ、青色の表示素子の駆動を担う青色領域３５０Ｂに分離される。
【００５１】
赤色領域には、赤色の表示のための駆動を行う回路ブロック（図３参照）と、赤色用の出力端子（Ｒ）１１００、基準電源端子（Ｒ）１２００、データ入力端子（Ｒ）１３００が設けられている。
同様に、緑色領域３５０Ｇには、緑色の表示のための駆動を行う回路ブロックと、緑色用の出力端子（Ｇ）１４００、基準電圧端子（Ｇ）１５００、データ入力端子（Ｇ）１６００が設けられ、青色領域３５０Ｂには、青色の表示のための駆動を行う回路ブロックと、青色用の出力端子（Ｂ）１７００、基準電源端子（Ｂ）１８００、データ入力端子（Ｂ）１９００が設けられている。
【００５２】
すなわち、この発明では、各色ごとに、駆動回路ブロックと端子とを分離して配置したことを特徴とする。ここで、赤色領域３５０Ｒ、緑色領域３５０Ｇおよび青色領域３５０Ｂの各領域内部の回路構成及びレイアウトは全く同一のマクロセルとして構成される。すなわち、１種類のマクロセルのみを設計し、それを３つ並べて配置することにより、駆動回路素子領域３５０が形成される。
【００５３】
また、図２に示すように、ソースドライバの長方形形状の短辺に沿って、ダミー用および補助用として用いられる出力端子２０００が配置され、長方形状の一方の長辺に沿って、上記出力端子２０００の一部と入力制御端子２１００、電源端子２２００が配置される。
【００５４】
図３に、この発明のソースドライバ１の駆動回路素子領域３５０の中の回路ブロック構成の平面図の一実施例を示す。
駆動回路素子領域３５０は、前記したように赤色領域３５０Ｒ、緑色領域３５０Ｇ、青色領域３５０Ｂの３つの領域に分離されている。赤色領域３５０Ｒには、前記した端子（１１００，１２００，１３００）の他、Ｒ用回路ブロック２３０、データラッチ回路（Ｒ）２１Ｒ、基準電圧発生回路（Ｒ）２４が形成されている。図３に示したこれらの回路ブロックの配置は一つの実施例であり、これに限るものではない。
【００５５】
ここで、Ｒ用回路ブロック２３０は、データラッチ回路（Ｒ）２１Ｒから与えられる赤色用の表示データを入力とし、赤色の表示素子の駆動を行うための回路ブロックである。データラッチ回路（Ｒ）２１Ｒはソースドライバ１に入力された赤色用のシリアルデータを保持するための回路ブロックである。基準電圧発生回路（Ｒ）２４は、赤色用の表示素子に対応する階調電圧を発生させるための回路ブロックである。
また、Ｒ用回路ブロック２３０は、Ｒ用シフトレジスタ回路２０Ｒ、Ｒ用サンプリングメモリ回路２２Ｒ、Ｒ用ホールドメモリ回路２３Ｒ、Ｒ用ＤＡコンバータ回路２７Ｒ、Ｒ用出力回路２８Ｒから構成されるがこれらは、図８に示した従来のものと同様の回路であり、この発明のＲ用回路ブロック２３０では、赤色のデータの処理のみに利用される。
【００５６】
以上が赤色領域３５０Ｒ内の回路ブロックの構成要素であるが、緑色領域３５０Ｇおよび青色領域３５０Ｂも同じ構成要素から構成される。ただし、入力される表示データはそれぞれ緑用および青用のものであり、緑用および青用の表示素子を駆動するための処理を実行する。
すなわち、緑色領域３５０Ｇは、Ｇ用回路ブロック２６０、データラッチ回路（Ｇ）２１Ｇ、基準電圧発生回路（Ｇ）２５からなり、青色領域３５０ＢはＢ用回路ブロック２９０、データラッチ回路（Ｂ）２１Ｂ、基準電圧発生回路（Ｂ）２６からなる。
【００５７】
図４に、この発明の一実施例における液晶パネルとＴＣＰとの接続の配線の様子の概略を示した模式的断面図を示す。
図４では、主として、ソースドライバ１を搭載したＬＳＩチップ１１０と、液晶パネル４との配線を示している。液晶パネル４は、通常上側と下側の２枚のパネルから構成され、一方のパネル（図４では下側パネル４）上に、ＩＴＯ端子１１２が形成されている。
【００５８】
ＬＳＩチップ１１０は、ＴＣＰ３としてのテープ基材１１１に設けられた貫通孔（デバイスホール）１１５と対応する位置に配置される。テープ基材１１１の一方の表面には、ソースドライバ１のＬＳＩチップ１１０の出力端子上のバンプ１１４と液晶パネル４のＩＴＯ端子１１２とを接続するためのＣｕ配線１１３が形成されている。
【００５９】
また、バンプ１１４とＣｕ配線１１３とは、インナーリード１１６により電気的に接続されている。さらに、Ｃｕ配線１１３と、液晶パネル４のＩＴＯ端子１１２とは、たとえば異方性導電膜ＡＣＦ（Anistropic Conductive Film）１１７を介して熱圧着により、電気的に接続される。
【００６０】
ＬＳＩチップ１１０上のバンプ配列は、チップ１１０内部にも配列されているため、インナーリード１１６の長さは、それぞれ異なっている。また、図４には図示していないが、右方のＣｕ配線１１３を介して、フレキシブル基板５とＬＳＩチップ１１０とが電気的に接続される。テープ基材１１１上の右側のＣｕ配線１１３とこのフレキシブル基板５側との接続も、ＡＧＦまたはハンダ付けで行われる。
なお、図示していないが、ＬＳＩチップ１１０保護のため、このＬＳＩチップ１１０を含むＴＣＰ３の領域は、封止樹脂で覆われていることが好ましい。
【００６１】
図４に示したような配線により、たとえば、コントローラ６から出力された表示用データ信号は、テープ基材１１１上の右側の所定のＣｕ配線１１３を通り、さらに、右側のインナーリード１１６、バンプ１１４、ソースドライバチップ１１０、左側のバンプ１１４、インナーリード１１６、テープ基材１１１上の左側のＣｕ配線１１３、ＡＣＦ１１７、ＩＴＯ端子１１２を経由して、液晶パネル４へ与えられる。
【００６２】
また、ソースドライバ１およびゲートドライバ２への各種制御信号電源（ＧＮＤ，ＶＣＣ）も、同様の配線経路で供給される。たとえば、図１の８つのソースドライバ１（Ｓ１〜Ｓ８）へは、コントローラ６から、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパルス入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給され、図１の２つのゲートドライバ２（Ｇ１，Ｇ２）へは、スタートパルス入力信号ＧＳＰＩおよびクロック信号ＧＣＫが供給される。以上は、ソースドライバを搭載したＴＣＰを介した接続について説明したが、ゲートドライバ２についても、インナーリードやＡＣＰ等を利用する接続方法については全く同様である。
【００６３】
液晶パネル４の画素数を、従来技術で説明したのと同様に、ソース側を１０２４画素×３（ＲＧＢ）、ゲート側を７６８画素とすると、８つのソースドライバ（Ｓ１〜Ｓ８）は、それぞれ１２８画素×３（ＲＧＢ）を担当して、表示の駆動を行う。
また、各色ごとの表示用データ信号を６ビットとすると、色ごとに６本の信号線がソースドライバ１に接続される。すなわち、赤色用の表示用データ信号（Ｒ１〜Ｒ６）、緑色用の表示用データ信号（Ｇ１〜Ｇ６）、青色用の表示用データ信号（Ｂ１〜Ｂ６）の合計１８個の表示用データ信号がソースドライバに入力される。
【００６４】
図５に、この発明のソースドライバ１の機能的な回路ブロックの構成図を示す。図５において、この発明のソースドライバ１は機能的には、図１０に示した従来のソースドライバと同じ構成を備えている。
ただし、各回路ブロックについて、従来は１つの回路で３原色すべての信号処理を行っていたが、この発明では、各回路ブロックは物理的に３つに分離されており、分離された単位の回路ブロックそれぞれにおいて、３原色Ｒ，Ｇ，Ｂ別々の信号処理を行っている。物理的に分離された各回路ブロックの配置については、図３に示したとおりである。
【００６５】
したがって、たとえばシフトレジスタ回路２０は、物理的に異なる３つのシフトレジスタ回路（２０Ｒ，２０Ｇ，２０Ｂ）から構成され、コントローラ６から与えられるスタートパルス入力信号ＳＳＰＩおよびクロック信号ＳＣＫはこの３つのシフトレジスタ回路（２０Ｒ，２０Ｇ，２０Ｂ）それぞれに入力される。
【００６６】
同様に、サンプリング回路２２等も、Ｒ，Ｇ，Ｂごとに、物理的には３つに分離して構成されており、図５に示すように、３つのサンプリング回路（２２Ｒ，２２Ｇ，２２Ｂ）、ホールドメモリ回路（２３Ｒ，２３Ｇ，２３Ｂ）、ＤＡコンバータ回路（２７Ｒ，２７Ｇ，２７Ｂ）、出力回路（２８Ｒ，２８Ｇ，２８Ｂ）、データラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）、基準電圧発生回路（２４，２５，２６）からなる。
【００６７】
また、３つのデータラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）には、それぞれ別々に表示用データ信号（Ｒ１〜Ｒ６，Ｇ１〜Ｇ６，Ｂ１〜Ｂ６）が与えられる。基準電圧発生回路２４，２５，２６には、それぞれ別々に、同一の基準電圧Ｖref１〜Ｖref９が与えられる。
【００６８】
３つのシフトレジスタ回路２０に与えられるスタートパルス入力信号ＳＳＰＩは、従来と同様に表示用データ信号Ｒ，Ｇ，Ｂの水平同期信号と同期をとったものであり、クロック信号端子ＳＣＫinに入力されたクロック信号ＳＣＫに基づいてシフトされ、ＳＰＩＯ端子から出力されて、８段目のソースドライバＳ８まで転送される。
【００６９】
コントローラ回路６から３つのデータラッチ回路２１に与えられる表示用データ信号Ｒ，Ｇ，Ｂは、クロック信号ＳＣＫの反転信号（／ＳＣＫ）の立ち上がりに同期をとって、ソースドライバ１の入力端子（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ１in〜Ｂ６in）にそれぞれシリアル入力され、物理的に分離されたデータラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）に与えられ一時的にラッチされ、その後、それぞれサンプリングメモリ回路（２２Ｒ，２２Ｇ，２２Ｂ）に転送される。
【００７０】
サンプリングメモリ回路２２は、上記シフトレジスタ回路２０の各段の出力信号により、時分割で送られてくる表示用データ信号（Ｒ・Ｇ・Ｂ各６ビットの計１８ビット）をサンプリングし、コントローラ回路６から与えられるラッチ信号ＬＳがホールドメモリ回路２３に入力されるまで、上記表示用データ信号を記憶している。
ラッチ信号ＬＳがホールドメモリ回路２３に入力されると、サンプリングメモリ回路２２に記憶されていた表示用データ信号がホールドメモリ回路２３に入力され、表示用データ信号Ｒ・Ｇ・Ｂの１水平期間分の表示用データ信号がラッチされる。そして、次の１水平期間分の表示用データ信号がサンプリングメモリ回路２２から入力される時に、保持していた表示用データ信号がＤＡコンバータ回路２７に出力される。
【００７１】
３原色Ｒ，Ｇ，Ｂ用の基準電源発生回路２４，２５，２６は、それぞれ、コントローラ回路６から与えられた中間調基準電圧Ｖref１〜Vref９をもとに、γ補正をした後のその色用の階調表示用電圧を発生し、それぞれ対応するＤＡコンバータ回路（２７Ｒ，２７Ｇ，２７Ｂ）に与える。
ここで発生される階調表示用電圧は６４レベルの電圧であり、各基準電圧発生回路（２４，２５，２６）とＤＡコンバータ（２７Ｒ，２７Ｇ，２７Ｂ）とは、それぞれ６４本の配線で接続されている。
なお、コントローラ回路６から与えられる９つの中間調基準電圧Ｖref１（Ｖ０）〜Ｖref９（Ｖ６４）は、従来の同様の電圧値である。
【００７２】
また、各基準電圧発生回路（２４，２５，２６）の内部回路は、図１１に示した従来のものと同じものを利用することができる。すなわち、γ補正用の抵抗比を持たせ、直列接続した抵抗素子Ｒ０〜Ｒ７を備え、液晶材料の光学特性に対応させた自然な階調表示を行わせるようにするために、γ補正後の６４レベルの階調表示用基準電圧を発生させる。
【００７３】
ＤＡコンバータ回路２７は、ホールドメモリ回路２３より入力されるＲＧＢそれぞれ６ビットの表示用データ信号（デジタル）をアナログ信号に変換して出力回路２８に出力する。出力回路２８は、６４レベルのアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８から液晶パネル４の図示しないＩＴＯ端子へ出力する。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙｏ，Ｚｏそれぞれ共に１２８個の端子からなる。
また、ソースドライバ１の端子ＶＣＣ及び端子ＧＮＤは、コントローラ回路６の端子ＶＣＣ及び端子ＧＮＤと接続される電源供給用の端子であって、それぞれへは、電源電圧と、グランド電位が供給される。
【００７４】
この発明によれば、この発明の表示装置用駆動装置に入力される複数の表示データごとに、それぞれ別個の表示駆動回路素子領域を物理的に分離した配置で設けており、さらにこの回路素子領域内における各回路ブロックの近傍に、液晶パネルなどの表示装置に接続される電極パッドを設けているので、ＬＳＩ素子の長方形形状の長辺と短辺の長さの比（長辺／短辺）が過度に大きくならないように緩和でき、大画面化等の際に表示装置への出力端子の数が増加しても細長い長方形状とならないようにできる。
【００７５】
また、特に、３原色の表示用データを取扱う液晶表示装置において、表示駆動回路素子領域を各色ごとに分離して、長方形形状の短辺方向に並べて各色の回路素子領域を配置しているので、長方形状の長辺方向の長さが過度に長くならないようにすることができる。
【００７６】
たとえば、液晶パネルの長辺方向（水平方向）の画素を３Ｎ個としたとき、従来の駆動装置では、長方形状の長辺方向の長さが３Ｎ×ａ（ここで、ａは長辺方向の１画素あたりの回路ブロックの長さ）であり、短辺方向の長さがｂ（ここで、ｂは短辺方向の１画素あたりの回路ブロックの長さ）であったものが、この発明では、長辺方向の長さがＮ×ａとなり、短辺方向の長さが３ｂとなる。
すなわち、従来の駆動装置では、長辺／短辺＝（３Ｎ×ａ）／ｂでありかなり大きいが、この発明では長辺／短辺＝（Ｎ×ａ）／（３ｂ）となり、長辺／短辺比が緩和され、過度に細長い素子となるのを防止することができる。
【００７７】
また、この発明によれば、３原色の色成分ごとに、表示駆動回路素子領域を分離しているので、色ごとにγ補正をすることができ、液晶材料の光学特性を考慮してより適切かつ自然な階調で画像表示をさせることが可能である。
特に、基準電圧発生回路を各色成分ごとに分離して設けているので、きめ細かいγ補正の設定をすることができ、大画面化等により画素数を増加させた場合の表示品位の向上をすることができる。
【００７８】
この発明の表示装置駆動装置は、実施例で説明したような液晶パネルの駆動装置として利用することができるが、さらに、液晶パネル以外の表示装置の駆動装置にも適用することができる。特に、表示装置への出力端子の数が多数であり、細長い形状となるような駆動装置に適用すれば、長辺／短辺の比の緩和をすることができる。
【００７９】
また、上記実施例では、表示装置駆動装置の代表例としてＴＣＰ上に搭載したソースドライバを説明したが、ＴＣＰを用いずに、ＬＳＩ化された駆動装置を直接液晶パネルに実装するようにしてもよい。この場合は、実施例におけるソースドライバの出力端子上のバンプと、液晶パネルのＩＴＯ端子とを、ＡＣＦを介して熱圧着することにより電気的に接続すればよい。
【００８０】
【発明の効果】
この発明によれば、入力される複数の表示データごとに、別個の表示駆動回路素子領域を分離配置しているので、素子形状が細長くなることを防止し、表示データごとにγ補正することができ、より適切かつ自然な階調で画像表示をさせることができる。
特に、大画面化等の要求に答えるために、画素数を増加させた場合に、素子形状の細長化の防止と、γ補正に関する表示品位の向上に大きな効果を奏することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の液晶表示装置のブロック構成図である。
【図２】この発明の一実施例の表示装置用駆動装置（ソースドライバ）の端子配置を示した平面図である。
【図３】この発明の一実施例の表示装置用駆動装置の駆動回路素子領域の構成を示した平面図である。
【図４】この発明の一実施例における液晶パネルとＴＣＰとの接続を示した断面図である。
【図５】この発明の一実施例のソースドライバの内部の回路ブロックの構成図である。
【図６】従来の液晶表示装置モジュールのブロック構成図である。
【図７】従来の液晶表示装置モジュールの表示装置用駆動装置（ソースドライバ）の端子配置を示した平面図である。
【図８】従来の表示装置用駆動装置（ソースドライバ）の駆動回路素子領域の構成回路ブロックを示した平面図である。
【図９】従来のコントローラ回路の出力端子の説明図である。
【図１０】従来のソースドライバの回路ブロックの構成図である。
【図１１】従来の基準電圧発生回路の内部構成ブロック図である。
【図１２】従来のＤＡコンバータ回路および出力回路の概略構成図である。
【図１３】従来のソースドライバの階調電圧特性のグラフである。
【符号の説明】
１ ソースドライバ
２ ゲートドライバ
３ ＴＣＰ
４ 液晶パネル
５ フレキシブル基板
６ コントローラ回路
２０Ｒ Ｒ用シフトレジスタ回路
２１Ｒ Ｒ用データラッチ回路
２２Ｒ Ｒ用サンプリングメモリ回路
２３Ｒ Ｒ用ホールドメモリ回路
２７Ｒ Ｒ用ＤＡコンバータ回路
２８Ｒ Ｒ用出力回路
２１ データラッチ回路
２４ 基準電圧発生回路（Ｒ）
２５ 基準電圧発生回路（Ｇ）
２６ 基準電圧発生回路（Ｂ）
１１０ ＬＳＩチップ
１１１ テープ基材
１１２ ＩＴＯ端子
１１３ Ｃｕ配線
１１４ バンプ
１１５ デバイスホール
１１６ インナーリード
１１７ ＡＣＦ
２３０ Ｒ用回路ブロック
２６０ Ｇ用回路ブロック
２９０ Ｂ用回路ブロック
３５０ 駆動回路素子領域
３５０Ｒ 赤色領域
３５０Ｇ 緑色領域
３５０Ｂ 青色領域
１１００ 出力端子（Ｒ）
１２００ 基準電源端子（Ｒ）
１３００ データ入力端子（Ｒ）
１４００ 出力端子（Ｇ）
１５００ 基準電源端子（Ｇ）
１６００ データ入力端子（Ｇ）
１７００ 出力端子（Ｂ）
１８００ 基準電源端子（Ｂ）
１９００ データ入力端子（Ｂ）
２０００ 出力端子
２１００ 入力制御端子
２２００ 電源端子

Claims (9)

1. 複数の表示データごとに物理的に分離配置した表示駆動回路素子領域を有する長方形形状の表示装置用駆動装置であって、
   前記表示駆動回路素子領域を表示装置用駆動装置の短辺方向に並べて設け、
   各表示駆動回路素子領域に、その領域に対応した表示データを取り込む表示データ取込部と、取り込んだ表示データを所定期間だけラッチする保持部と、所定数の階調表示用基準電圧を発生する基準電圧発生部と、前記発生された階調表示用基準電圧のうち前記ラッチされた表示データに対応させた基準電圧を選択する選択部と、前記各表示駆動回路素子領域の境界面のうち前記表示装置用駆動装置の長辺に平行な一方の境界面に沿って形成された１対の出力端子群およびその出力端子群の間の基準電源端子群と、前記各表示駆動回路素子領域の前記表示装置用駆動装置の長辺に平行な他方の境界面に沿って形成された２つのデータ入力端子群とを備え、前記複数の表示データごとに選択された基準電圧を表示駆動用信号として表示装置に出力するようにしたことを特徴とする表示装置用駆動装置。
2. 前記各表示駆動回路素子領域内において、前記表示データ取込部、保持部、基準電圧発生部および選択部が、それぞれ物理的に分離配置されていることを特徴とする請求項１の表示装置用駆動装置。
3. 前記請求項２の表示装置駆動装置は、長方形形状の半導体素子で形成され、各表示駆動回路素子領域が長方形形状の短辺方向に並列に形成されていることを特徴とする表示装置駆動装置。
4. 前記各表示駆動回路素子領域内において、前記表示データ取込部、保持部、基準電圧発生部および選択部が、長方形形状の短辺方向に並列に形成されていることを特徴とする請求項３の表示装置用駆動装置。
5. 前記複数の表示データが、色成分ごとに分類されたデータであり、前記各表示駆動回路素子領域が、色成分ごとに設けられていることを特徴とする請求項１から４のいずれかに記載した表示装置用駆動装置。
6. 前記基準電圧発生部が、３原色の色成分ごとに物理的に分離して配置された３つの電圧補正部から構成され、各電圧補正部が、入力された中間調基準電圧を利用してそれぞれが担当する色成分についてのγ補正された複数個の階調表示用基準電圧を生成することを特徴とする請求項５の表示装置用駆動装置。
7. 前記電圧補正部は、入力された中間調基準電圧をγ補正するための所定の抵抗比を有しかつ直列に接続された複数の抵抗素子を備えていることを特徴とする請求項６の表示装置用駆動装置。
8. 色成分ごとに分離配置された前記表示駆動回路素子領域のそれぞれに、その担当する色についての表示用データを入力するデータ入力端子と、中間調基準電圧を入力する基準電源端子と、γ補正された階調表示用基準電圧のアナログ値を出力する出力端子とが配置されていることを特徴とする請求項５の表示装置用駆動装置。
9. 前記請求項１乃至８に記載されたいずれかの表示装置用駆動装置を備えたことを特徴とする表示装置。

Images