JP2004361722A - 表示装置 - Google Patents
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Abstract
【解決手段】本発明にかかる表示装置は、ガラス基板27を有する表示パネルとガラス基板27の端縁に沿って設けられたソースドライバIC101を備える表示装置である。ソースドライバIC101の間にはFPC21を接続している。ソースドライバIC101の基板端側には電流が流れる順番に外側からGND用バンプ24d、アナログ電源用バンプ23d、デジタル電源用バンプ25d、正極性側の階調電圧用バンプ22d、負極性側の階調電圧用バンプ26dが形成されている。この入力用バンプとFPC21はガラス基板上の入力用配線によって接続されている。さらにロジック信号14、15はソースドライバIC101の短辺104及び表示領域側の長辺103に沿って形成されている。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、表示装置に関し、特に詳しくはガラス基板上に薄膜トランジスタ(TFT)駆動用ICチップを備えたCOG実装方式の液晶表示装置に関する。
【0002】
【従来の技術】
液晶表示装置は、液晶層が狭持された2枚の基板からなる液晶表示パネルとその液晶表示パネルの裏面側に設けられた面状光源装置とを備えている。液晶表示パネルは通常、対向するガラスからなる2枚の絶縁性透明基板の間に液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成される。一方の基板は薄膜トランジスタ(TFT)などのスイッチング素子およびこれと接続する画素電極などがマトリクス状に形成された薄膜トランジスタアレイ基板(以下、TFTアレイ基板と称する)である。他方の基板は画素電極に対応して設けられたR、G、Bの着色層及び該着色層の間に設けられたブラックマトリクス(BM)を備えたカラーフィルター基板(CF基板)である。
【0003】
TFTアレイ基板では該スイッチング素子に信号を与えるためのソース配線及びゲート配線が絶縁膜を介して交差している。画素電極の数に対応してソース配線及びゲート配線がそれぞれ複数本配置されている。画素電極を駆動するためのICチップを直接基板上に実装するCOG方式の液晶表示装置が知られている(例えば、特許文献1、特許文献2、特許文献3)。この駆動用ICチップはガラス基板の表示領域外の基板端部に異方性導電膜(ACF)を介して取り付けられる。そして、FPCをガラス基板の端部に接続してガラス基板上に設けた配線を介して駆動用ICに電源や信号を供給している。
【0004】
このCOG実装方式の駆動用ICのバンプ配列について図14を用いて説明する。図14は駆動用ICであるソースドライバIC周辺の構成を示す上面図である。ガラス基板27の端部付近にはドライバIC101が設けられている。このドライバIC101の長辺側には出力用バンプ16が、反対の長辺側には入力用バンプが設けられている。出力用バンプ16はガラス基板上の表示領域34側に設けられ、入力用バンプは基板の端部側に設けられている。入力用バンプにはGND1、アナログ電源用バンプ2、デジタル電源用バンプ3、正極性側の階調電圧用バンプ4、負極性側の階調電圧バンプ5がある。このドライバIC101がガラス基板上の表示領域外に複数配置され、それぞれのドライバIC101に対応して基板端部にFPC21(Flexible Printed Circuit)が接続されている。そしてドライバIC101の側部にはカスケード配線が形成され、複数のドライバICが順次接続されている。しかし、このような構成では以下に示すような問題点があった。
【0005】
ドライバIC101の入力用バンプとガラス基板上の配線との間のACF接続のばらつきにより、抵抗値が高くなってしまうおそれがある。また、ドライバIC上には多数の接続用バンプを設けなければならないため、バンプの配置には制約がありバンプ間のピッチを自由に広げることができない。そのため、ドライバIC101の入力用バンプのピッチに対してFPC21の信号のピッチが大きくなり、FPC21からドライバIC101までの配線が細くなってしまい配線抵抗値が大きくなってしまう。このようなバンプとFPC間の抵抗値の増加によって、ドライバIC101が正常に動作しなかったり、所望の電圧が出力されなかったりするおそれがある。よって、ドライバICの動作に不具合が生じ表示品質が低下する可能性がある。さらにCOG実装方式では額縁サイズが大きくなるといった問題点があった。
【0006】
【特許文献1】
特開2000−347206号公報
【特許文献1】
特開2000−81635号公報
【特許文献3】
特開2001−42282号公報
【0007】
【発明が解決しようとする課題】
このように、従来のCOG実装方式の液晶表示装置では、ガラス基板上にFPCからドライバICまでの配線を行う場合、額縁サイズが大きくなり、表示品質が低下するという問題点があった。
【0008】
本発明は、このような問題点を解決するためになされたもので、額縁サイズを小さくすることができ、表示品質の優れた表示装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明にかかる表示装置は、絶縁性基板(例えば、本実施の形態におけるガラス基板27)を有する表示パネル(例えば、本実施の形態における液晶表示パネル33)と、前記絶縁性基板上の表示領域の周辺に配置され、前記表示パネルに信号を出力する駆動回路(例えば、本実施の形態におけるソースドライバIC101)と、前記駆動回路に形成された複数のバンプ(例えば、本実施の形態におけるGND用バンプ1、アナログ電源用バンプ2、デジタル電源用バンプ3、正極性側の階調電圧用バンプ4、負極性側の階調電圧用バンプ5)と前記絶縁性基板上に形成され、前記バンプと接続される複数の配線(例えば、本実施の形態における入力用配線61)とを備え、前記駆動回路において前記入力用バンプのうち隣り合う2つ以上が電気的に接続され、前記電気的に接続された入力用バンプが1本の前記入力用配線と異方性導電膜を介して接続されているものである。これにより、配線とバンプとの接続抵抗を低減することができる。
【0010】
上述の表示装置において前記複数の駆動回路が前記絶縁性基板の端部に沿って配置され、前記電気的に接続された2以上の入力用バンプが前記端縁と略平行に形成されていることが望ましい。これにより、ガラス基板上の入力用配線を太くすることができ、配線抵抗を低減することができる。
【0011】
あるいは上述の表示装置において前記複数の駆動回路が前記絶縁性基板の端部に沿って配置され、前記電気的に接続された2以上の入力用バンプが前記端縁と略垂直に形成されていてもよい。これにより、駆動回路のサイズを大きくすることなく、接続抵抗を低減することができる。
【0012】
本発明にかかる表示装置は絶縁性基板(例えば、本実施の形態におけるガラス基板27)を有する表示パネル(例えば、本実施の形態における液晶表示パネル33)と、前記絶縁性基板の端部に前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに表示信号を出力する複数の駆動回路(例えば、本実施の形態におけるソースドライバIC101)と、前記複数の駆動回路の間に配置されるよう前記絶縁性基板の端部に取り付けられ、前記複数の駆動回路に信号又は電源を供給するための外部配線を複数有する配線部(例えば、本実施の形態におけるFPC21)と、前記絶縁性基板上に形成され、前記複数の外部配線の対応する配線に接続される複数の入力用配線(例えば、本実施の形態における入力用配線61)とを備えるものである。これにより額縁領域を狭くすることができる。
【0013】
上述の表示装置において前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記外部配線が前記配線部の最も外側に設けられていることが望ましい。これにより出力エラーを低減することができる。
【0014】
本発明にかかる表示装置は上述の表示装置において、前記駆動回路は前記絶縁性基板の端縁側に当該端縁に沿って形成され、前記複数の入力用配線と対応して接続される複数の入力用バンプをさらに備え、前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記入力用バンプが前記駆動回路の最も外側に設けられているものである。これにより、配線長による表示品質の低下を防ぐことができる。
【0015】
上述の表示装置において前記入力用バンプがGND用バンプ(例えば、本実施の形態におけるGND用バンプ1、7、13)、電源用バンプ(例えば、本実施の形態におけるアナログ電源用バンプ2、6、12又はデジタル電源用バンプ3、8、11)及び階調電圧用バンプ(例えば、本実施の形態における正極性側の階調電圧用バンプ4、9又は負極性側の階調電圧用バンプ5、10)を有し、前記GND用バンプ及び前記電源用バンプを1つのブロックとして、前記駆動回路の側部側と中央にそれぞれ設け、前記各々のブロックの間に階調電圧用バンプが配置されていることが望ましい。これにより、製造コストを低減することができる。
【0016】
前記GND用バンプ及び前記電源用バンプが異なるブロックの前記GND用バンプ及び前記電源用バンプと前記駆動回路内においてそれぞれ電気的に接続された上述の表示装置では、外部からのGND入力及び電源入力をどれか1つのブロックに入力することによりIC動作が可能でGND及び電源の配線数を減らすことができる。
【0017】
上述の表示装置において前記GND用バンプ及び前記電源電圧用バンプの各々が電気的に接続された2列のバンプを有するようにしてもよい。これにより接続抵抗を低減することができる。
【0018】
上述の表示装置において前記配線部を前記駆動回路の間に1つおきに配置し、当該配線部が両側の当該駆動回路に信号及び配線を供給してもよい。これにより、配線部の接続箇所を少なくすることができる。
【0019】
本発明にかかる表示装置は絶縁性基板(例えば、本実施の形態におけるガラス基板27)を有する表示パネル(例えば、本実施の形態における液晶表示パネル33)と、前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに信号を出力する複数の駆動回路(例えば、本実施の形態におけるソースドライバIC101)と、前記絶縁性基板上に形成され、隣り合う前記駆動回路を接続するカスケード配線(例えば、本実施の形態におけるカスケード配線60)と前記駆動回路に形成され、前記複数のカスケード配線と接続される複数のカスケード配線用バンプ例えば、本実施の形態におけるデジタル信号用バンプ14、15)とを備えた表示装置であって、前記複数のカスケード配線用バンプが表示領域側の辺及び隣の駆動回路側の辺に沿って形成されている。これにより、ソースドライバICのバンプ面積を大きくすることができる。
【0020】
上述の表示装置において前記カスケード配線がクロック信号線(例えば、本実施の形態におけるクロック信号線20)と複数の画像データ信号線(例えば、本実施の形態における画像データ信号線18、19)を備え、前記複数の画像データ信号線の間に前記クロック信号線が配置されていることが望ましい。これにより、クロック信号と複数の画像データ信号と距離の差を少なくすることができ画像データの取り込みミスを少なくすることができる。
【0021】
上述の表示装置において、前記駆動回路の表示領域側の辺に沿って形成され、前記表示パネルに信号を出力する出力用バンプをさらに備え、前記出力用バンプ又はカスケード配線用バンプが千鳥配置としてもよい。これにより、バンプを形成する面積を広げることができる。
【0022】
【発明の実施の形態】
発明の実施の形態1.
本発明の実施の形態ついて以下に図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、同一の符号が付されたものを実質的に同様の内容を示している。
【0023】
まず図1を用いて液晶表示装置の液晶表示パネル33の構成を説明する。図1はCOG実装方式の液晶表示装置における液晶表示パネルの構成を示す上面図である。図1に示す様に液晶表示パネル33は、マトリックス状に配置された複数の画素から構成される表示領域34と、その外側に額縁領域35とを有している。また、液晶表示パネル33は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その2つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、TFT(Thin Film Transistor)である。
【0024】
カラー液晶表示装置は、対向基板上にRGBのカラー・フィルター層を有している。液晶表示パネル33の表示領域内の各画素は、RGBいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数のソース配線とゲート配線がマトリックス状に配設されている。ソース配線とゲート配線とはお互いにほぼ直角に重なるように配設され、交差点近傍にTFTが配置される。液晶表示パネルの額縁領域35には複数の矩形状のソースドライバIC101が基板の一辺に沿って一列に設けられている。ソースドライバIC101が設けられている辺と直交する辺の基板端部には複数のゲートドライバIC111が同様に一列に設けられている。ソースドライバIC101が設けられている列とゲートドライバIC111が設けられている列は垂直になっている。このソースドライバIC101が設けられている基板の1辺を基板の端縁とする。
【0025】
この液晶表示パネル33の裏面側には光源、導光板及び光学シート等を備える面状光源装置が配置される。液晶表示パネル33はTFTアレイ基板とCF基板と2枚の基板に狭持された液晶層を備えている。TFTアレイ基板の表示領域34には液晶層を駆動するためにスイッチング素子がマトリクス状に形成されている。さらに該スイッチング素子に信号を供給するための複数のゲート配線及び複数のソース配線が互いに直交するよう設けられている。ソースドライバIC101及びゲートドライバIC111は異方性導電膜ACFを介してガラス基板上に取り付けられる。
【0026】
各ドライバICの下面にはガラス基板上に形成された配線の端子と接続するために入力用バンプが形成されている。この入力用バンプと配線の端子が異方性導電膜を介して電気的に接続されている。制御回路部36からFPC及びガラス基板上の配線を介してゲートドライバIC111及びソースドライバIC101に画像データ信号、クロック信号やIC駆動用の電源等が供給される。各ドライバICからの信号がゲート配線及びソース配線に供給されスイッチング素子が駆動し、画素電極に電圧が印加され液晶層が駆動して所望の画像が表示される。
【0027】
本実施の形態にかかる液晶表示装置のソースドライバICの構成について図2乃至9を用いて説明する。1はGND用バンプ、2はアナログ電源用バンプ、3はデジタル電源用バンプ、4は正極性側の階調電圧用バンプ、5は負極性側の階調電圧用バンプ、6はアナログ電源用バンプ、7はGND用バンプ、8はデジタル電源用バンプ、9は正極性側の階調電圧用バンプ、10は負極性側の階調電圧用バンプ、11はデジタル電源用バンプ、12はアナログ電源用バンプ、13はGND用バンプ、14はデジタル信号用バンプ、15はデジタル信号用バンプ、16は出力用バンプである。これらはソースドライバIC101上に設けられている。17は制御信号線、18は画像データ信号線、19は画像データ信号線、20はクロック信号線である。これらはソースドライバIC101aと隣のソースドライバIC101bとの間でカスケード接続されているロジック信号である。22は正極性側の階調電圧、23はアナログ電圧、24はGND、25はデジタル電源、26は負階調側の階調電圧である。これらはFPC21上とソースドライバIC101との間の配線である。60はカスケード配線、61は入力用配線でありこれらはガラス基板上に金属膜あるいはITO等の透明導電膜をパターニングして形成している。
【0028】
図2は液晶表示パネル33のソースドライバIC101が設けられている基板端部の構成を示す平面図である。本実施の形態にかかるソースドライバIC101は図2に示すように額縁領域35上に基板の端縁に沿って設けられている。なお、ソースドライバIC101が設けられている額縁領域を基板端部と称するものとする。矩形状のソースドライバIC101aの長辺102と基板端縁が平行になっている。反対側の長辺103は表示領域34と略平行になっている。長辺102を基板端側の長辺102とし、長辺103を表示領域側の長辺103とする。このソースドライバIC101aの短辺104側には間隔を開けてソースドライバIC101bが設けられている。これらのソースドライバIC101は基板の1辺に沿って一列に間隔を開けて連続的に複数配置されている。ガラス基板上のソースドライバIC間の間隔にはカスケード接続用のロジック信号用のカスケード配線60を形成して、各ソースドライバIC101をカスケード接続している。隣り合うソースドライバIC101aとソースドライバIC101bの間には外部の制御回路部36から信号や電源を供給するためのFPC21を基板端側から取り付けている。これにより、額縁領域を狭くすることができる。なお、FPC21にはソースドライバIC101を駆動するためのGND配線、デジタル電源用配線、アナログ電源用配線、正極性側の階調電圧用配線、負極性側の階調電圧用配線の5種類が形成されている。この5種類のFPCの配線は入力用配線61の対応する配線にそれぞれ接続される。FPC21からの信号や電源電圧はガラス基板上に形成された入力用配線61を介してソースドライバIC101に供給される。この入力用配線61及びカスケード配線60にはそれぞれ複数本の配線がガラス基板上に形成されている。
【0029】
これらのガラス基板上のカスケード配線60と入力用配線61の配線抵抗値に表示品質劣化に影響を低減するために配線長を短く、配線幅を太くすることが望ましい。ソースドライバIC101の基板端側の下面にはFPCからの信号や電源を入力するための入力用バンプが設けられている。ソースドライバIC101の表示領域側にはソース配線に信号を出力するための出力用バンプが形成されている。これらの入力用バンプはACFを介してガラス基板上の入力用配線61の端子と対応して接続される。出力用バンプは表示領域に設けられているソース配線とそれぞれ対応して接続される。上述のようにソースドライバIC間にFPC21を接続した場合、配線長が長くなってしまうためガラス基板上の配線幅を太くして配線抵抗を低減する必要がある。その構成について図3を用いて説明する
【0030】
まず、ソースドライバIC101のバンプ配列について説明する。図3は本実施の形態における液晶表示装置のソースドライバICのバンプ配列を示す平面図である。図3に示すようにソースドライバIC101の基板端側の長辺102に沿って2列にGND用バンプ1、7、13とアナログ電源用バンプ2、6、12とデジタル電源用バンプ3、8、11と正極性側の階調電圧用バンプ4、9と負極性側の階調電圧用バンプ5、10が設けられている。これらの入力用バンプにより、FPCからの信号等が入力される。GND用バンプ1、GND用バンプ7及びGND用バンプ13はソースドライバIC内部で電気的に接続されている。同様にアナログ電源用バンプ2、アナログ電源用バンプ6及びアナログ電源用バンプ12並びにデジタル電源用バンプ3、デジタル電源用バンプ8及びデジタル電源用バンプ11もソースドライバIC内部で電気的に接続されている。これらの接続には低抵抗の配線が用いられている。GND用バンプ1、アナログ電源用バンプ2及びデジタル電源用バンプ3で1つのブロックを形成し、このブロックはソースドライバIC101の左側に設けられている。同様にGND用バンプ7、アナログ電源用バンプ6及びデジタル電源用バンプ8で1つのブロックを形成し、このブロックはソースドライバIC101の中央に設けられている。さらにGND用バンプ13、アナログ電源用バンプ12及びデジタル電源用バンプ11で1つのブロックを形成し、このブロックはソースドライバIC101の右側に設けられている。そして、各ブロックの間には正極性側の階調電圧用バンプ4と負極性側の階調電圧用バンプ5あるいは正極性側の階調電圧用バンプ9と負極性側の階調電圧用バンプ10が設けられている。このように1つのソースドライバIC101には5種類の入力用バンプが形成されている。
【0031】
ソースドライバIC101の表示領域側の角周辺にはデジタル信号用バンプ14及びデジタル信号用バンプ15が設けられている。デジタル信号用バンプ14、15には画像データ、ソースドライバICを制御する制御信号及び基準クロックが伝送される。デジタル信号用バンプ14、15はカスケード接続用のバンプであり、双方向の機能を有している。すなわち、デジタル信号用バンプ15がデジタル信号を入力した場合は、デジタル信号用バンプ14が次のソースドライバICへの出力信号となる。反対にデジタル信号用バンプ14がデジタル信号を入力した場合は、デジタル信号用バンプ15が次のソースドライバICへの出力信号となる。ここではデジタル信号をデジタル信号用バンプ14に入力して、デジタル信号用バンプ15から出力している。この接続が隣り合うソースドライバIC間で連続して行われ、カスケード接続されている。従って、デジタル信号用バンプ14が上流側となり、デジタル信号用バンプ15が下流側になる。デジタル信号用バンプ14、15は表示領域側の長辺103及び隣り合う駆動回路側の短辺104に沿って、それぞれ複数設けられている。
【0032】
ソースドライバIC101の表示領域側の長辺103側には出力用バンプ16が設けられている。出力用バンプ16はデジタル信号用バンプ14とデジタル信号用バンプ15の間に長辺103に沿って複数設けられている。この出力用バンプ16は各々のソース配線と接続され、液晶表示パネル33のTFTにおける画素電圧を出力する。なお、図において正極性側の階調電圧用バンプ4、9及び負極性側の階調電圧用バンプ5、10は1つしか設けられていないが、ソースドライバIC101の階調を決めている外部から入力される電圧m本(mは2以上の整数)のうちm/2本を正極性側の電圧とし、もうm/2本を負極正側の電圧としているため、実際には正極性側と負極正側のバンプがそれぞれm/2個設けられている。もちろんその配線もm/2本設けられている。さらにm/2個の入力用バンプの各々が基板端側とその内側に2列に設けられている。また、出力用バンプ16、デジタル信号用バンプ15及びデジタル信号用バンプ14も同様にソース配線数に対応するよう複数設けられている。ソースドライバIC101はデジタル電源用バンプ及びアナログ電源用バンプから入力された電源電圧により駆動され、クロック信号、画像データ及び制御信号等のデジタル信号と階調電圧に基づいて画像表示信号を液晶表示パネルに出力する。
【0033】
これらのバンプの構成について図4を用いて詳細に説明する。図4はGND用バンプ1の構成を示す平面図である。GND用バンプ1は多数のバンプ50a、50bによって形成されている。GND用バンプ1は基板端側のバンプ50bの列とバンプ50bよりも内側に設けられたバンプ50aの列との2列のバンプからなり、それぞれの列はソースドライバIC101の長辺102と平行となっている。従って、表示領域側のバンプ50aの列と基板端側のバンプ50bの列は基板端縁と平行に設けられている。バンプ50aとバンプ50bの部分ではそれぞれ金等の導電性材料が露出しており、その周りを絶縁性材料で覆っている。このバンプの形成には導電性材料をパターニングした後、絶縁性材料を塗布、露光、現像してホールを設け、めっき処理等を行うなどの通常の製造方法が用いられる。バンプ50a及びバンプ50bは全て低抵抗の導電性材料で接続されており、すべてのバンプ50a及びバンプ50bが同電位になっている。バンプ50a、50bはソースドライバIC101に形成され、異方性導電膜(ACF)を介してガラス基板上の配線と接続される。
【0034】
ガラス上の配線幅や配線長は配線抵抗値に影響を与えるため、なるべく配線幅を広くすることが望ましい。特に配線が金属よりも電気的特性が劣るITO等の透明導電膜から形成される場合、配線抵抗の劣化が顕著に表れる。本実施の形態に示したように、基板端に沿ってバンプ50bを多数形成することにより、配線幅をバンプ50bの列の長さまで広げることができ、配線幅を広くすることが可能になる。また、バンプ50a及び50bは製造上の理由から導電性材料の露出面積を大きくしようとした場合、露出面の均一性が劣化してしまい露出面の表面が凸凹になってしまうおそれがある。よって、ACFとバンプとの接続抵抗が高くなってしまうおそれがある。また、ACFは通常樹脂フィルムの中に導電性の粒子を混ぜて構成されている。ACF内の粒子の分布にばらつきがある場合であっても、同電位の多数のバンプを設けてACFと接続することにより、接続抵抗の劣化を防ぐことができる。1本の配線と接続されるバンプを複数設けてACFとの接触点の数を増やすことにより、特定のバンプと接触不良がある場合でも他のバンプとの接続によって接続抵抗の低減を防ぐことができる。隣り合う2つ以上のバンプをソースドライバIC101内部で同電位にして1本の配線と接続することにより抵抗値を低減することができ、抵抗の劣化に伴う表示不良の発生を防ぐことができる。
【0035】
他のGND用バンプ7、13も同様に複数のバンプから構成している。さらにアナログ電源用バンプ2、6、12とデジタル電源用バンプ3、8、11も同様に複数のバンプから構成しているため、同様の効果を得ることができる。もちろん、1本の配線と接続されるバンプの個数はそれぞれ異なる数でもよく、配線の太さに対応するようにバンプ列の長さを調整できる。
【0036】
さらに、正極性側の階調電圧用バンプ4の構成について図5を用いて説明する。階調電圧では電源やGNDと比べて流れる電流が少ないので上記のGND用バンプ、アナログ電源用バンプ及びデジタル電源用バンプよりもバンプ数を少なくしても表示品質に影響が少ない。従って、本実施の形態では階調電圧用バンプ4を2列で構成しており、2つのバンプが電気的に接続されている。図5に示す様に基板端側にバンプ50bを設けており、バンプ50bと並んで基板の内側(表示領域側)にバンプ50aが設けている。この隣のバンプ50a、50bは電気的に接続されている。このバンプ50a及びバンプ50bが1組のバンプとなって、正極性側の階調電圧の1つに接続される。その隣にはバンプ51a及びバンプ51bが設けられており、これらも電気的に接続されている。隣のバンプ51aとバンプ51bとが同様に1組のバンプとなって、異なる階調電圧に接続される。バンプ52a及びバンプ52bについても同様である。バンプ50a、51a、52aは基板端に沿って、一列に形成されている。同様にバンプ50b、51b、52bも基板端に沿って、一列に形成されている。このように2列に並んだバンプうち、2つを1組のバンプとして各々の階調電圧と接続している。そのため、バンプ50a、51a、52aはそれぞれ絶縁されている。
【0037】
バンプ50a、50bはソースドライバIC101に形成され、異方性導電膜(ACF)を介してガラス基板上に設けられている正階調電圧の1本の配線に接続される。従って、実際のソースドライバIC101における正極性側の階調電圧用バンプ4にはバンプが正階調電圧に対応するように設けられるため、1列のバンプの数はm/2個となり、基板端に沿って2列に形成される。すなわち、バンプは正階調電圧に対応してm/2組設けられており、これらが2列になっているので全部でm個のバンプが設けられていることになる。そして、同電位である2個のバンプを基板端と垂直方向に設けている。縦方向に複数のバンプを設けることによって、ソースドライバIC101の外形を大きくすることなく、1本の配線と接続されるバンプ数を増やすことができる。よって、接続抵抗値を低減することが可能になる。
【0038】
この正極性側の階調電圧用バンプ4と同様に負極性側の階調電圧用バンプ5、正極性側の階調電圧用バンプ9及び負極性側の階調電圧用バンプ10についても同様に1列のバンプをm/2個として、このバンプの列を基板端と垂直に2列設けている。そして、基板端側と内側の2つのバンプを1組の同電位のバンプとしてガラス基板上の1配線の入力端子と接続している。これにより同様の効果を得ることができる。もちろんソースドライバIC101にかぎらずゲートドライバIC111のバンプや出力用バンプ16、デジタル信号用バンプを図4や図5に示す構成としても同様の効果を得ることができる。
【0039】
なお、図5においては縦方向に2個のバンプを設けたが、配線抵抗値を低減する必要がある場合は図6に示すように横方向(基板端縁と平行方向)に同電位の2つのバンプを設けてもよい。この場合、基板端に沿って1列にm個のバンプが形成される。そして、隣り合う2つのバンプ(例えば、50aとバンプ50b)が1組として電気的に接続され、m/2組の同電位のバンプが形成される。同電位の1組のバンプがガラス基板上のそれぞれの階調電圧とACFを介して接続される。このような構成でもバンプを複数設けることによる効果を得ることができる。さらに図6に示す様に基板端と沿って1組のバンプを構成した場合には、ガラス基板上の配線を太くすることができる。そのため、配線抵抗値を低減することができ、表示品質を向上することができる。
【0040】
次に上述のソースドライバIC101が実装されたガラス基板27の基板端にFPC21が接続された構成について図7を用いて説明する。図7はガラス基板上のソースドライバIC101とFPC21の構成を示す平面図である。ソースドライバIC101aと隣のソースドライバIC101bの間にFPC21が接続されている。FPC21はソースドライバIC間の基板端縁から接続され、ソースドライバIC101の表示領域側の長辺103よりも基板端側に配置される。実装上の問題からFPC21とガラス基板は一定の長さ以上の距離で接続しなければならないため、基板の狭額縁化が制限されてしまう。本実施の形態に示すようにソースドライバIC101間にFPC21を配置することにより、ソースドライバIC101とFPCを対向させてソースドライバIC101の基板端の長辺よりも外側にFPC21を配置させた場合よりもFPCをガラス基板27の内側に形成することができ、額縁領域を狭くすることができる。
【0041】
ソースドライバIC101は図3に示したものと同様の構成をしている。ソースドライバIC101a、101bとFPC21aの間の構成及び接続について説明する。なお、ソースドライバIC101aと隣のソースドライバIC101bとの間に設けられたFPCをFPC21aとし、ソースドライバIC101bとさらに隣のソースドライバIC101cとの間に設けられたFPC21をFPC21bとする。これらのFPC21a、21b並びにソースドライバIC101a、101b、101cは同じ構成であり、同様に接続されるためFPC21bの周辺の構成については説明を省略する。このソースドライバIC101とFPC21が基板端に沿って繰り返し取り付けられている。FPC21は制御回路部36からの電源や信号を供給するための外部配線が複数設けられている。この外部配線にはGND、アナログ電源、デジタル電源、正極性側の階調電圧、負極正側の階調電圧がある。さらにFPC21の先端付近にはFPC上の配線とガラス基板上の入力用配線とを接続するためのGND用端子24c、アナログ電源用端子23c、正極性側の階調電圧用端子22c、負極性側の階調電圧用端子26c及びデジタル電源用端子25cが設けられている。ガラス基板上には基板端縁と平行に端子から入力用バンプまでの入力用配線であるGND24d、アナログ電源23d、デジタル電源25d、正極性側の階調電圧22d及び負極性側の階調電圧26dが設けられている。この入力用配線はFPCの側部(基板端縁と直交している側辺)を横切ってそれぞれに対応する入力用バンプと接続される。例えばアナログ電源用端子23cはガラス基板上のアナログ電源23dを介してソースドライバIC101bに設けられているアナログ電源用バンプ22bと接続される。さらにGND24d、デジタル電源25d、正極性側の階調電圧22d及び負極性側の階調電圧26dについても同様に接続されている。
【0042】
本実施の形態ではFPC21aのデジタル電源用端子25c、アナログ電源用端子23c及びGND用端子24cはFPC21aの右側に設けられたソースドライバIC101bの左側のブロックにあるデジタル電源用バンプ3b、アナログ電源用バンプ2b及びGND用バンプ1bとにそれぞれ接続されている。一方、FPC21aの正極性側の階調電圧用端子22c及び負極性側の階調電圧用端子26cはFPC21aの左側に設けられたソースドライバIC101aの正極性側の階調電圧用バンプ9a及び負極性側の階調電圧用端子10aとにそれぞれ接続されている。このように1箇所のFPC21aから両側のソースドライバIC101a及びソースドライバIC101bの双方に信号又は電源を供給している。このような構成を繰り返すことによって、基板端部に形成された全てのソースドライバIC101に電源及び信号を供給している。
【0043】
FPC21をソースドライバIC間に配置した場合、ガラス基板上の配線が基板端と平行に形成される。従って、額縁領域を小さくするためにはソースドライバIC101の外側に設けられている配線の太さや本数に制限が生じてしまう。本実施の形態のように一箇所のFPC21aからの配線を左右両側のソースドライバIC101aとソースドライバIC101bの入力用バンプと接続して、信号又は電源を供給することにより、額縁領域を広くすることなく、配線を形成することができるスペースの幅を広くすることができる。これにより、ソースドライバIC間にFPCを接続した場合であっても配線を太くすることができ、配線抵抗の劣化による表示品質の低下を抑えることができる。
【0044】
通常、GNDと電源系統であるデジタル電源及びアナログ電源に流れる電流は信号系統である階調電圧よりも大きくなる。そのため、配線抵抗の劣化による表示品質の低下を抑えるためにはGND24d、デジタル電源25d及びアナログ電源23dの配線を太くすること又は短くすることが望ましい。一方、階調電圧は流れる電流が小さいためGNDと電源系統よりも配線は細くても、表示品質への影響が小さい。GNDと電源系統の配線を太くするため、GND、デジタル電源及びアナログ電源は右側のソースドライバIC101bと接続させ、本数は多いが配線を細くしても影響が小さい階調電圧は左側のソースドライバIC101aの階調電圧用バンプ9a、10aと接続させている。このように本数の多い階調電圧とGND、アナログ電源、デジタル電源を左右のソースドライバIC101に分けて接続することにより、ガラス基板上のGND、アナログ電源、デジタル電源の配線を太くすることができ、配線抵抗の劣化による表示品質の低下を防ぐことが可能になる。
【0045】
配線に流れる電流は通常GNDが最も大きく、アナログ電源、デジタル電源の順になり、アナログ電源とデジタル電源に流れる電流の和がGNDに流れる電流と略同程度となる。本実施の形態ではFPC21aの右側には外側からGND用端子24c、アナログ電源用端子23c、デジタル電源用端子25cの順番で設けている。一方ソースドライバIC101bにおいて基板端側の長辺102の左側には外側からGND用バンプ1a、アナログ電源用バンプ2a、デジタル電源用バンプ3aの順番でバンプを設けている。この配置により、流れる電流が大きい順にガラス基板上の配線長を短くすることができ、配線抵抗値が小さくなり電圧降下を抑えることが可能になる。よって、ソースドライバICの出力エラーを無くすことができる。
【0046】
さらに配線の太さに応じて、入力用バンプのサイズを変えることも可能である。すなわち、最も電流が流れるGNDには図4で示したバンプ50aの列の長さを長くなるようにバンプ50aの数を調整する。次に電流が流れるアナログ電源ではGNDのバンプの列よりも短くなるようにバンプの数を少なくする。その次に電流が流れるデジタル電源ではさらにバンプ数を少なくする。このように流れる電流に応じて配線を太くして、その太さに合わせてバンプのサイズを大きくするためにバンプの数を調整することにより、実装スペースを広げることなく配線抵抗を低減することができる。また、1本の配線と接続される入力用バンプ数を増やすことにより、接続抵抗を低減することができる。これにより、表示品質が優れ、額縁領域が狭い液晶表示装置を提供することができる。
【0047】
ソースドライバIC101aからソースドライバIC101bの間でカスケード接続されるロジック信号17、18、19は表示領域側の長辺及びソースドライバIC側の短辺に設けられている。なお、ソースドライバIC101bとソースドライバIC101cとの間のロジック信号も同様の構成をしているため図示及び説明を省略する。このカスケード接続されているロジック信号の構成について図8を用いて説明する。本実施の形態にかかるソースドライバIC101aにおいて表示領域側の右側の角部周辺にはデジタル信号用バンプ15aが形成されている。画像データ信号線18、19及び制御信号線17は液晶表示パネルの色数に対応してそれぞれ複数設けられている。同様にソースドライバIC101bにおいて表示領域側の左側の角部周辺にはデジタル信号用バンプ14bが形成されている。このデジタル信号用バンプ15aには表示領域側の長辺103及び短辺104に沿ってバンプが複数形成されている。同様にデジタル信号用バンプ14bにも表示領域側の長辺103及び短辺104に沿ってバンプが複数形成されている。デジタル信号用バンプ15aとデジタル信号用バンプ14bの複数のバンプは対称的に形成され、画像データ信号線18、19、制御信号線17及びクロック信号線20によってそれぞれのバンプが対応するように接続されている。
【0048】
上流のソースドライバIC(例えばソースドライバIC101a)から下流のソースドライバIC(例えば、ソースドライバIC101b)がロジック信号により順番にカスケード接続されていく。このカスケード接続されるロジック信号は従来基板端側の長辺102に沿って形成されていたので、入力用バンプのサイズに制限が生じてしまうおそれがあった。従って、ソースドライバICサイズを大きくしないとバンプに接続する配線幅が狭くなり、抵抗が劣化するおそれがある。さらに、ロジック信号が基板端側の長辺102に形成されている場合、ソースドライバIC間にFPC21を接続しようとすると、入力用バンプがロジック信号用バンプよりソースドライバICの中央側になり、入力用バンプに接続されるガラス基板上の配線長が長くなってしまう。本実施の形態のようにデジタル信号用バンプ14とデジタル信号用バンプ15のそれぞれを表示領域側の長辺103及び短辺104の2辺に沿って形成することにより、ソースドライバICのバンプを形成する面積を広げることができ、配線抵抗を低減することができる。またデジタル信号用バンプ14のそれぞれを千鳥配置としてもよい。これにより、ソースドライバICサイズを大きくすることなく、バンプサイズを大きくすることができる。同様にデジタル信号用バンプ16、出力用バンプもそれぞれ千鳥配置としても良い。
【0049】
図9においてソースドライバIC101aの表示領域側の長辺103に設けられているロジック信号用バンプ15aには制御信号線17及び画像データ信号線18が接続されている。一方、ソースドライバIC101aの短辺104側には画像データ信号線19及びクロック信号線20が設けられている。画像データ信号線18と19は全部で色数に応じてn本(nは2以上の整数)設けられている。画像データ信号線18がn/2本、画像データ信号線19がn/2本設けられている。このような構成ではn本の画像データ信号線のそれぞれとクロック信号線との距離に差が生じてしまう。各画像データ信号とクロック信号との距離に差が生じてしまうと、画像データ信号の配線抵抗値による遅延並びに波形ひずみで画像データの取り込みミスが生じるおそれがある。
【0050】
この場合、図8に示すようにn/2本の画像データ信号線18及びn/2本の画像データ信号線19の中間にクロック信号線20を配置することにより、各画像データ信号とクロック信号との距離の差を小さくすることができる。図8ではソースドライバIC101aの長辺103側(表示領域側)に設けられているデジタル信号用バンプ15aは制御信号線17及び画像データ信号線18を介してソースドライバIC101bの長辺103側(表示領域側)に設けられているデジタル信号用バンプ14bと接続されている。同様にソースドライバIC101aの短辺104側に設けられているデジタル信号用バンプ15aはクロック信号線20及び画像データ信号線19を介して短辺104側に設けられているソースドライバIC101bのデジタル信号用バンプ14bと接続されている。なお、このソースドライバIC101の隣のソースドライバIC側を側部側とする。そして画像データ信号線19と画像データ信号線18の中間にクロック信号線20が形成される。このように総画像データ信号線の中間にクロック信号線を配置することにより、ガラス基板上の配線抵抗値による遅延並びに波形ひずみでデータの取り込みミスを低減することができる。また低速である制御信号を画像データ信号の外側で伝送することにより、クロック信号と画像データ信号のガラス配線抵抗値の差を小さくすることができセットアップ及びホールドタイムのマージンを確保することが容易になる。このように、クロック信号線20を画像データ信号線18と画像データ信号線19の間に配置することにより、表示品質の優れた液晶表示装置を提供することができる。
【0051】
本発明の実施の形態2.
本実施の形態について図10を用いて説明する。図10は液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態は実施の形態1に比べてFPC21と入力用バンプとの間の構成が異なるものであり、実施の形態1と同様の構成については説明を省略する。
【0052】
本実施の形態ではFPC21においてGND用端子24c及びアナログ電源用端子23cを右側のソースドライバIC101bに接続させ、デジタル電源用端子25c、正極性側の階調電圧用端子22c及び負極正側の階調電圧用端子26cを左側のソースドライバIC101aと接続させている。デジタル電源用端子25cをFPC21の左側の設けることによって、額縁領域を大きくすること無くGND24dとアナログ電源23dの配線幅を広くすることができる。通常、アナログ電源23dとデジタル電源25dに流れる電流の和はGND24dに流れる電流と同程度になるので、アナログ電源23dに比べてデジタル電源25dに流れる電流が極端に小さい場合、ソースドライバIC101に流れる電流の中でGND24dとアナログ電源23dに流れる電流が支配的になる。そのため、GND24dとアナログ電源23dの配線幅を太くすることが望ましい。FPC21の左側にデジタル電源用端子25cを設けて左側のソースドライバIC101aと接続している。一方、FPC21aの右側にはGND用端子24cとアナログ電源用端子23cの2つのみ設けて、右側のソースドライバIC101bと接続させている。これにより、FPC21aの右側の側部に設けられている入力用配線がGND24dとアナログ電源23dの2種類のみとなり、実施の形態1と比べてデジタル電源25dの分だけGND24dとアナログ電源23dの配線を太くすることができる。
【0053】
さらに本実施の形態ではFPC21の右側の側部においてGND用端子24cを最も外側に配置して、その内側にアナログ電源用端子23cを配置している。ソースドライバIC101bの基板端側においては最も左側にGND用バンプ1bを配置して、その隣にアナログ電源用バンプ2bを配置している。これにより、最も電流の流れるGND24dの配線長をアナログ電源23dよりも短くすることができ、配線抵抗の劣化を防ぐことができる。FPC21の左側(ソースドライバIC101a側)の側部においても、デジタル電源用端子25c、正極性側の階調電圧用端子22c及び負極正側の階調電圧用端子26cの内、デジタル電源用端子25cを最も外側に設けている。さらにソースドライバIC101aの右側においてもデジタル電源用バンプ11a、正極性側の階調電圧用バンプ9a及び負極正側の階調電圧用端子10aの内、デジタル電源用バンプ11aを最も右側に設けている。これにより、デジタル電源25dの配線長を階調電圧より短くすることができる。ソースドライバIC101の基板端側においてGND及び電源の入力用バンプを階調電圧の入力用バンプよりも外側に設けることにより配線抵抗の劣化による表示品質の低下を防ぐことができる。
【0054】
このように本実施の形態ではGND用端子24cをFPC21の側部の最も外側に配置して、GND用バンプ1をソースドライバIC101bの側部の最も外側に配置することにより、端子とバンプ間の距離を近づけることができガラス基板上の配線長を短くすることが出来る。これにより、FPC21をソースドライバIC間に配置した場合であっても、配線抵抗の劣化による表示品質の低下及び出力エラーを防ぐことが出来る。最も大きい電流が流れる端子をFPC21の外側に設け、その端子と接続する入力用バンプと対向させるようにソースドライバIC上に配置させることより、配線抵抗による表示品質の劣化を防ぐことができる。また、FPC21の側部においてアナログ用電源端子23cをGND用端子24cの内側の隣に配置して、ソースドライバIC上においてもアナログ電源用バンプ2bをGND用バンプ1bの内側の隣に設けている。これにより、GND24dの次に電流が大きいアナログ電源23dについても配線長を短くすることができ、配線抵抗を低減することができる。
【0055】
発明の実施の形態3.
本実施の形態について図11を用いて説明する。図11は液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態は実施の形態1に比べてFPC21と入力用バンプとの間の構成が異なるものであり、実施の形態1と同様の構成については説明を省略する。
【0056】
本実施の形態では1つのソースドライバIC間に1つおきにFPC21を実装して、ソースドライバIC2個に対してFPC21の1個を接続する。このFPC21aによって左右両方のソースドライバIC101a及びソースドライバIC101bを動作させるための信号及び電源を全て供給している。すなわち、FPC21の左側の側部にはソースドライバIC101aと接続するための端子を設け、ガラス基板上の入力用配線を介してソースドライバIC101aのそれぞれの入力用バンプと接続している。ソースドライバIC101aでは入力用バンプの右側のブロックが用いられる。FPC21の右側の側部にはソースドライバIC101bと接続するための端子を設け、ガラス基板上の配線を介してソースドライバIC101bのそれぞれの入力用バンプと接続している。ソースドライバIC101bでは入力用バンプの左側のブロックが用いられる。ガラス基板上にはGND24、アナログ電源23、デジタル電源25、負極性側の階調電圧26及び正極性側の階調電圧22の入力用配線がFPCの両方の側部に設けられている。この構成ではソースドライバIC101の略半分の数のFPC21が接続される。このような構成によりFPC21の接続箇所の数を半分にすることができるため部品点数を少なくすることができ、接続するためのFPC実装時間を短縮することが出来る。これにより、製造コストを低減することができる。
【0057】
FPC左側の側部には外側から順にGND用端子24c、アナログ電源用端子23c、デジタル電源用端子25cが設けられている。この順番は電流が多く流れる順と同様になっているためGND24d、アナログ電源23d、デジタル電源25dの順に配線長を短くすることができる。さらに内側には負極性側の階調電圧用端子26c及び正極性側の階調電圧用端子22cが設けられている。このようにGND及び電源系統の端子を階調信号系統の端子の外側に設けることにより、配線抵抗の劣化による電圧降下を極力抑えることができる。
【0058】
発明の実施の形態4.
本実施の形態では図12に示す様にソースドライバIC101と対向してソースドライバIC101が設けられている箇所の基板端側にFPC21を取り付けている。この場合、それぞれのソースドライバIC101に対応してFPC21が取り付けられているため、ソースドライバIC101の数とFPC21の接続箇所の数を同じ数となる。そして、ソースドライバIC101の基板端縁側のガラス基板上にFPC21が取り付けられる。このソースドライバIC101は図3で示したバンプ配列を有するソースドライバIC101が用いられ、ACFを介してガラス基板27と接続している。
【0059】
この入力用バンプ周辺の構成について図13を用いて説明する。図13は液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。本実施の形態ではFPC21はソースドライバIC101の長辺方向の中央付近に接続されている。FPC21とGND24b、アナログ電源23b及びデジタル電源25bとの接続にはソースドライバIC101の入力用バンプにおいて中央のブロック(GND用バンプ7a、アナログ電源用バンプ6a、デジタル電源用バンプ8a)が用いられる。階調電圧には中央のブロックの両隣に配置されている正極性側の階調電圧用バンプ9と負極性側の階調電圧用バンプ5が用いられる。FPC21には左側から正極性側の階調電圧用端子22a、アナログ電圧用端子23a、GND用端子24a、デジタル電源用端子25a、負極性側の階調電圧用端子26aの順番で設けられている。そして、FPC21の中央にはGND用端子24aが設けられている。ソースドライバIC101の長辺102の中央にはこのGND用端子24aとGND24bを介して接続されるGND用バンプ7aが設けられている。GND用バンプ7aとGND用端子24aが位置合わせされている。これにより、GND24bの配線が基板端と垂直になり他の配線に比べて配線長を短くすることができる。同様にデジタル電源及びアナログ電源の配線も階調電圧の配線よりも短くすることができる。これにより配線抵抗の劣化による表示品質の低下を防ぐことができる。このようにソースドライバICの長辺の中央に最も電流が流れる配線のバンプを設け、このバンプと対応するようにFPC21の端子を中央に設けることによって、配線抵抗による表示品質の低下を防ぐことができる。
このように本発明にかかるソースドライバICを用いることによって、FPCをソースドライバIC間に配置すること及びソースドライバICと対向させて配置することのいずれもが可能になる。このようなバンプ配列を有するソースドライバICを用いることによって、ガラス基板上におけるソースドライバIC、入力用配線及びFPC21の構成について実装スペースに制約がある場合であっても、抵抗値を低減することができる構成とすることが可能になる。例えば、複数のソースドライバIC101を等間隔で実装することも容易に行うことができ、ソースドライバIC間におけるロジック信号の抵抗の均一化を図ることができ、表示品質を向上することができる。ソースドライバIC間にFPCを実装する構成及びソースドライバICとFPCを対向させる構成のいずれの構成でも同じソースドライバICを用いることができ、ソースドライバICの共通化を図ることができる。ソースドライバICの製造コストを低減することができる。
【0060】
ソースドライバIC101の入力用バンプのピッチはFPC21の端子ピッチに比べて十分小さい。入力用バンプのピッチをFPC21の端子ピッチと近くなるよう設定することで、それぞれの配線を基板端と垂直にすることができる配線長を短くすることができる。この入力用バンプのピッチは図4で示したそれぞれの入力用バンプに設けられるバンプ数を調整することにより、変更することができる。これによりソースドライバICへの電圧降下による出力エラーを低減することができる。さらに本実施の形態ではソースドライバIC間にFPCを接続していないため、各ソースドライバIC間の間隔を狭くすることができ、カスケード接続されているロジック信号の配線抵抗値を小さくことができ、ガラス上での信号の高速伝送が可能になる。
その他の実施の形態.
【0061】
本発明は上述した実施の形態だけに限られず、様々な変更が可能である。例えば、上述の実施の形態において示した正極性側の階調電圧と負極性側の階調電圧における配線、バンプ、端子の構成は反対であってもよい。また実施の形態ではGND24dに流れる電流が最も大きいとしたが、これ以外の配線に最も電流が流れるときはそのバンプを最も外側に設ければよい。同様にFPCの端子も最も側部側にもうければよい。もちろんソースドライバIC101にかぎらずゲートドライバICに対しても利用することができる。
【0062】
なお上述の実施の形態においてFPCの数はFPCとガラス基板が接続されている箇所の数を示したものである。すなわち、1つのFPCがガラス基板の外で分岐されてガラス基板と接続されている構成の場合は接続箇所の数がFPCの数となるものとする。なお、FPCの端子は右側と左側の配置を対称的に入れ替えても同様の構成を得ることができる。このような構成でもガラス基板上の配線の引き回しにおける配線抵抗値を小さくすることが可能になり、ソースドライバICにおけるロジック処理及び所望の電圧を正常に出力することができる。ソースドライバIC間にFPCを接続した場合でも基板端からソースドライバIC間の配線長を短くすることでき、配線抵抗値を低減することが可能になる。そして、クロックの配線を画像データの中間に配置することにより、データ及びクロックの配線抵抗値による波形ひずみの影響を抑制することが可能である。さらに、FPCをソースドライバIC間に実装することでパネルサイズを大きくすることなく液晶表示装置を製造することができる。
【0063】
【発明の効果】
本発明によれば、額縁領域が狭く、表示品質が優れた表示装置を提供することができる。
【図面の簡単な説明】
【図1】液晶表示パネルの構成を示す上面図である。
【図2】本発明の実施の形態1にかかる液晶表示装置の液晶表示パネル端部の構成を示す平面図である。
【図3】本発明の実施の形態1にかかる液晶表示装置のソースドライバICの構成を示す平面図である。
【図4】本発明の本実施の形態1にかかる液晶表示装置のソースドライバICに設けられたGND用バンプの構成を示す平面図である。
【図5】本実施の形態1にかかる液晶表示装置のソースドライバICに設けられた階調電圧用バンプの構成を示す平面図である。
【図6】本実施の形態1にかかる液晶表示装置のソースドライバICに設けられた階調電圧用バンプの別の構成を示す平面図である。
【図7】本発明の実施の形態1にかかる液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。
【図8】本発明の実施の形態1にかかる液晶表示装置のソースドライバICに設けられたロジック信号用バンプ周辺の構成を示す平面図である。
【図9】本発明の実施の形態1にかかる液晶表示装置のソースドライバICに設けられたロジック信号用バンプ周辺の別の構成を示す平面図である。
【図10】本発明の実施の形態2にかかる液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。
【図11】本発明の実施の形態3にかかる液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である。
【図12】本発明の実施の形態4にかかる液晶表示装置の液晶表示パネル端部の構成を示す平面図である。
【図13】本発明の実施の形態4にかかる液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である
【図14】従来の液晶表示装置のソースドライバICに設けられた入力用バンプ周辺の構成を示す平面図である
【符号の説明】
1 GND用バンプ、2 アナログ電源用バンプ、3 デジタル電源用バンプ、
4 正極性側の階調電圧用バンプ、5 負極性側の階調電圧用バンプ、
6 アナログ電源用バンプ、7 GND用バンプ、8 デジタル電源用バンプ、
9 正極性側の階調電圧用バンプ、10 負極性側の階調電圧用バンプ、
11 デジタル電源用バンプ、12 アナログ電源用バンプ、
13 GND用バンプ、14 デジタル信号用バンプ、
15 デジタル信号用バンプ、16 出力用バンプ、17 制御信号線、
18 画像データ信号線、19 画像データ信号線、20 クロック信号線、
21 FPC、22 正極性側の階調電圧、23 アナログ電圧、24 GND、
25 デジタル電源、26 負階調側の階調電圧、27 ガラス基板、
33 液晶表示パネル、34 表示領域、35 額縁領域、36 制御回路部、
50 バンプ、51 バンプ、60 カスケード配線、61 入力用配線
101 ソースドライバIC、111 ゲートドライバIC
Claims (13)
- 絶縁性基板を有する表示パネルと、
前記絶縁性基板上の表示領域の周辺に配置され、前記表示パネルに信号を出力する駆動回路と、
前記駆動回路に形成された複数のバンプと、
前記絶縁性基板上に形成され、前記バンプと接続される複数の配線を備え、
前記駆動回路において前記複数のバンプのうち隣り合う2つ以上が電気的に接続され、
前記電気的に接続された2以上のバンプが1本の前記配線と異方性導電膜を介して接続されている表示装置。 - 前記駆動回路が前記絶縁性基板の端縁に沿って配置され、
前記電気的に接続されたバンプが前記端縁と略平行に形成されていることを特徴とする請求項1記載の表示装置。 - 前記駆動回路が前記絶縁性基板の端縁に沿って配置され、
前記電気的に接続されたバンプが前記端縁と略垂直に形成されていることを特徴とする請求項1記載の表示装置。 - 絶縁性基板を有する表示パネルと、
前記絶縁性基板の端部に前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに信号を出力する複数の駆動回路と、
前記複数の駆動回路の間に配置されるよう前記絶縁性基板の端部に取り付けられ、前記複数の駆動回路に信号又は電源を供給するための外部配線を複数有する配線部と、
前記絶縁性基板上に形成され、前記複数の外部配線の対応する配線と接続される複数の入力用配線とを備えた表示装置。 - 前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記外部配線が前記配線部の最も側部側に設けられていることを特徴とする請求項4記載の表示装置。
- 前記絶縁性基板の端縁側に当該端縁に沿って形成され、前記複数の入力用配線と対応する配線と接続される複数の入力用バンプを前記駆動回路に備え、
前記複数の入力用配線のうち、最も大きい電流が流れる入力用配線に対応する前記入力用バンプが前記駆動回路の最も外側に設けられている請求項4又は5記載の表示装置。 - 前記入力用バンプがGND用バンプ、電源用バンプ及び階調電圧用バンプを有し、
前記GND用バンプ及び前記電源用バンプを1つのブロックとして、前記駆動回路の側部側と中央にそれぞれ設け、
前記各々のブロックの間に階調電圧用バンプが配置されていることを特徴とする請求項6記載の表示装置。 - 前記GND用バンプ及び前記電源用バンプが異なるブロックの前記GND用バンプ及び前記電源用バンプと前記駆動回路内においてそれぞれ電気的に接続されていることを特徴とする請求項7記載の表示装置。
- 1つのブロックの前記GND用バンプ又は前記電源電圧用バンプが電気的に接続された2列のバンプを有することを特徴とする請求項7又は8記載の表示装置。
- 前記配線部を前記駆動回路の間に1つおきに配置し、
当該配線部が両側の当該駆動回路の入力用バンプと接続されている請求項4乃至9いずれかに記載の表示装置。 - 絶縁性基板を有する表示パネルと、
前記絶縁性基板の端縁に沿って間隔を開けて配置され、前記表示パネルに信号を出力する複数の駆動回路と、
前記絶縁性基板上に形成され、隣り合う前記駆動回路を接続するカスケード配線と、
前記駆動回路に形成され、前記複数のカスケード配線と接続される複数のカスケード配線用バンプとを備えた表示装置であって、
前記複数のカスケード配線用バンプが表示領域側の辺及び隣の駆動回路側の辺に沿って形成されている表示装置。 - 前記カスケード配線がクロック信号線と複数の画像データ信号線を備え、
前記複数の画像データ信号線の間に前記クロック信号線が配置されていることを特徴とする請求項11記載の表示装置。 - 前記駆動回路の表示領域側の辺に沿って形成され、前記表示パネルに信号を出力する出力用バンプをさらに備え、
前記出力用バンプ又はカスケード配線用バンプが千鳥配置であることを特徴とする請求項11又は12記載の表示装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003160719A JP4004994B2 (ja) | 2003-06-05 | 2003-06-05 | 表示装置 |
TW093115479A TWI251796B (en) | 2003-06-05 | 2004-05-31 | Display device |
US10/859,242 US20040246427A1 (en) | 2003-06-05 | 2004-06-03 | Display device |
KR1020040041107A KR100695641B1 (ko) | 2003-06-05 | 2004-06-05 | 표시 장치 |
US11/585,802 US7880853B2 (en) | 2003-06-05 | 2006-10-25 | Display device |
US11/585,801 US7760314B2 (en) | 2003-06-05 | 2006-10-25 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003160719A JP4004994B2 (ja) | 2003-06-05 | 2003-06-05 | 表示装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007032889A Division JP4440941B2 (ja) | 2007-02-14 | 2007-02-14 | 表示装置 |
JP2007194903A Division JP4198736B2 (ja) | 2007-07-26 | 2007-07-26 | ソース線駆動回路及びそのソース線駆動回路を備えた表示装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004361722A true JP2004361722A (ja) | 2004-12-24 |
JP2004361722A5 JP2004361722A5 (ja) | 2006-11-09 |
JP4004994B2 JP4004994B2 (ja) | 2007-11-07 |
Family
ID=33487489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003160719A Expired - Fee Related JP4004994B2 (ja) | 2003-06-05 | 2003-06-05 | 表示装置 |
Country Status (4)
Country | Link |
---|---|
US (3) | US20040246427A1 (ja) |
JP (1) | JP4004994B2 (ja) |
KR (1) | KR100695641B1 (ja) |
TW (1) | TWI251796B (ja) |
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-
2003
- 2003-06-05 JP JP2003160719A patent/JP4004994B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-31 TW TW093115479A patent/TWI251796B/zh active
- 2004-06-03 US US10/859,242 patent/US20040246427A1/en not_active Abandoned
- 2004-06-05 KR KR1020040041107A patent/KR100695641B1/ko not_active IP Right Cessation
-
2006
- 2006-10-25 US US11/585,802 patent/US7880853B2/en active Active
- 2006-10-25 US US11/585,801 patent/US7760314B2/en not_active Expired - Fee Related
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US8541888B2 (en) | 2008-06-16 | 2013-09-24 | Silicon Works Co., Ltd. | Pad layout structure of a driver IC chip |
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Also Published As
Publication number | Publication date |
---|---|
US20040246427A1 (en) | 2004-12-09 |
TW200428321A (en) | 2004-12-16 |
US7880853B2 (en) | 2011-02-01 |
TWI251796B (en) | 2006-03-21 |
US20070040980A1 (en) | 2007-02-22 |
KR20040105585A (ko) | 2004-12-16 |
KR100695641B1 (ko) | 2007-03-15 |
JP4004994B2 (ja) | 2007-11-07 |
US20070040981A1 (en) | 2007-02-22 |
US7760314B2 (en) | 2010-07-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060921 |
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A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20060921 |
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A975 | Report on accelerated examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070726 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070822 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313632 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
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