JP4760812B2

JP4760812B2 - 液晶表示装置

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Publication number: JP4760812B2
Application number: JP2007263260A
Authority: JP
Inventors: 益充猪野; 弘明市川; 晋一寺口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-10-09
Filing date: 2007-10-09
Publication date: 2011-08-31
Anticipated expiration: 2018-07-15
Also published as: JP2008097005A

Description

本発明は、液晶表示装置（ＬＣＤ；Liquid Crystal Display）に関し、特に各画素に行単位で順に信号電位を与えるための水平駆動回路を、液晶表示パネルの基板とは別体の基板に形成して外部回路として設けてなるアクティブマトリクス型液晶表示装置に関する。

パーソナルコンピュータやワードプロセッサなどに用いられている液晶表示装置は、アクティブマトリクス型が主力となっている。このアクティブマトリクス型の液晶表示装置は、応答速度や画像品質の面で優れており、近年のカラー化に最適な液晶表示装置となってきている。

この種の液晶表示装置において、液晶表示パネルの各画素には、トランジスタあるいはダイオードなどの非線形な素子が用いられている。具体的には、透明絶縁基板（例えば、ガラス基板）上に薄膜トランジスタ（ＴＦＴ；thin film transistor）を形成した構造となっている。

ところで、特に大型の液晶表示装置においては、各画素に行単位で順に信号電位を与える水平駆動回路であるドライバＩＣを、液晶表示パネルとは別体の外部回路基板上に設けた構成を採っている。そして、外部のドライバＩＣの出力と液晶表示パネルの信号ラインとは、通常、１対１の対応関係にある。すなわち、ドライバＩＣの各出力端子からの信号電位はそのまま対応する信号ラインに与えられるようになっている。

これに対して、ドライバＩＣの小型化を図るために、ドライバＩＣの出力ピン（出力端子）の数の削減を可能とする液晶表示パネルの駆動法として、いわゆる時分割駆動法が知られている（例えば、特許文献１参照）。

この時分割駆動法は、複数本の信号ラインを１単位（１ブロック）とし、この１分割ブロック内の複数本の信号ラインに与える信号電位を時系列でドライバＩＣから出力する一方、液晶表示パネルには複数本の信号ラインを１単位として時分割スイッチを設け、これら時分割スイッチにてドライバＩＣから出力される時系列の信号電位を時分割して複数本の信号ラインに順次与える駆動方法である。

特開平４−５２６８４号公報

この時分割駆動法を採った場合、液晶表示パネル上に設けられた時分割スイッチに対してその選択を制御するための制御信号を外部から与える必要がある。一般的には、液晶表示パネル上に時分割スイッチの分割数に対応した本数の制御ラインを配線するとともに、これら制御ラインに時分割スイッチを接続しておき、液晶表示パネルの両側からフレキシブルケーブルを介して制御ラインに制御信号を入力し、この制御ラインを介して時分割スイッチに制御信号を与える構成が考えられる。

しかしながら、図８に示すように、液晶表示パネル１０１の左右両側からフレキシブルケーブル１０２ａ，１０２ｂを通して制御信号を入力する構成を採った場合、液晶表示パネル１０１上の制御ラインの両端のパッド（図示せず）に対するフレキシブルケーブル１０２ａ，１０２ｂの接続部分１０３ａ，１０３ｂの配置面積が余分に必要となるため、液晶表示パネル１０１の左右の額縁サイズが大きくなる。その結果、液晶表示装置全体のサイズが大きくなり、液晶表示装置の小型化の妨げとなってしまう。

しかも、フレキシブルケーブルは現在、２５０μｍ以下の狭いパッドピッチを前提としては作製されておらず、そのためパッド領域の専有面積を大きくとることになる。今後、液晶表示装置の高解像度化により、時分割スイッチを用いての水平方向の信号時分割処理といえども、パッドのピッチは１００μｍ以下が必要となる。しかし、フレキシブルケーブルではこのパッドピッチに対応することはできない。

また、図９に示す時分割処理による信号電位の書き込み方式では、時分割スイッチ１０４に対してＲ（赤），Ｇ（緑），Ｂ（青）の各画素の信号電位を、水平方向に亘って同時に入力することになるが、このとき、時分割スイッチ１０４の選択を制御するための制御信号には高速応答性が要求される。ところが、１４インチ以上の大型液晶表示装置においては、制御信号を伝送する制御ライン１０５の配線長が長くなることにより、その配線抵抗やライン間の配線容量による時定数が存在する。

そして、この時定数に起因して、制御信号が入力されるパッド１０６ａ，１０６ｂから遠く離れた時分割スイッチ１０４では応答時間のばらつき、遅延が生じる。これは、画面内に縦方向にすじ、もしくは縦方向欠陥を発生させる原因となる。また、制御信号の時間的マージンを十分に確保することが難しくなり、結果として、高速信号制御ができなくなる。特に、大型液晶表示装置の高解像度化に伴う高速駆動では問題になると考えられる。

その対策としては、時定数を小さくすれば良いのであるが、ライン間の配線容量は、時分割スイッチ１０４を構成するＭＯＳトランジスタのゲート配線の配線間隔によるものが多い。この配線間隔は、高微細化に伴って値を簡単に変更できるものではない。これに対して、配線抵抗も配線幅を大きくとれば小さくすることができるが、高微細化を達成するためには、配線抵抗を小さくすることは難しいのが現状である。

本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、液晶表示パネルの左右の額縁サイズを小さくし、装置全体の小型化を可能にするとともに、高解像度化に伴う高速駆動にも十分に対応可能な液晶表示装置を提供することにある。

本発明による液晶表示装置は、透明絶縁基板上にマトリクス状に配線された複数行分のゲートラインと複数列分の信号ラインとの交点に画素が形成されてなる表示部と、前記透明絶縁基板上に設けられて前記複数行分のゲートラインを駆動する垂直駆動回路と、前記複数列分の信号ラインの各々に対応して前記透明絶縁基板上に設けられた複数個のスイッチ素子と、前記複数列分の信号ラインに対して前記複数個のスイッチ素子を介して順次信号電位を供給する複数個のＩＣからなる水平駆動回路と、前記複数個のＩＣの各々を搭載する複数個の回路基板からなり、前記透明絶縁基板とは別体の外部回路基板と、前記複数個の回路基板の各々を通して前記複数個のスイッチ素子まで配線され、これらスイッチ素子に対してその選択のための制御信号を転送する制御ラインとを備え、前記制御ラインは、前記透明絶縁基板に配線された１本の制御ラインに対して前記制御信号を複数の個所から入力する構成となっている。

上記構成の液晶表示装置において、水平駆動回路を搭載した外部回路基板を通して制御ラインを配線するようにすることで、水平駆動回路を表示部と接続する際に、制御ラインの表示部に対する接続も同時に行える。しかも、表示部の両側にフレキシブケーブルを接続する場合のような余分な額縁サイズを必要とすることもない。また、制御ラインを外部回路基板を通して配線し、透明絶縁基板に配線された１本の制御ラインに対して制御信号を複数の個所から入力することで、透明絶縁基板に配線された１本の制御ラインの実質的な配線抵抗を小さくすることができる。

本発明によれば、液晶表示パネルの左右の額縁サイズを小さくし、装置全体の小型化を可能にするとともに、高解像度化に伴う高速駆動にも十分に対応可能であり、また、透明絶縁基板に配線された１本の制御ラインの実質的な配線抵抗を小さくすることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態を示す概略構成図である。図１において、透明絶縁基板、例えばガラス基板（図示せず）上にｍ行分のゲートライン１１-1〜１１-mおよびｎ列分の信号ライン１２-1〜１２-nがマトリクス状に配線され、その交点にはｍ行ｎ列分の単位画素１３が形成されて液晶表示パネル（表示部）１４を構成している。

単位画素１３は、特に図２から明らかなように、薄膜トランジスタ１５、付加容量１６および液晶容量１７から構成されている。薄膜トランジスタ１５は、そのゲート電極がゲートライン１１-1，１１-2，１１-3，……に、そのソース電極が信号ライン１２-1，１２-2，１２-3，……にそれぞれ接続されている。

この画素構造において、液晶容量１７は、薄膜トランジスタ１５で形成される画素電極と、これに対向して形成される対向電極との間で発生する容量を意味する。そして、この画素電極に保持される電位は、“Ｈ”レベルもしくは“Ｌ”レベルの電位で書き込まれる。

液晶の駆動に際しては、対向電極の電位（コモン電位Ｖｃｏｍ）を例えば６ＶのＤＣ電位に設定し、これに対して信号電位を高電位Ｈ、低電位Ｌで１フィールド周期にて周期的に変動させることにより、交流駆動が実現できる。この交流駆動は、液晶分子の分極作用を減少させることができ、液晶分子の帯電もしくは電極表面に存在する絶縁膜の帯電を防ぐことが可能となる。

一方、単位画素１３では、薄膜トランジスタ１５がオン状態となると、液晶での光の透過率が変化するとともに付加容量１６が充電される。この充電により、薄膜トランジスタ１５がオフ状態となっても、付加容量１６の充電電圧による液晶での光透過率状態が、次に薄膜トランジスタ１５がオン状態となるまでの間保持される。このような方式により、液晶表示パネル１４の表示画像における画質向上が図られる。

液晶表示パネル１４と同一基板上には、薄膜トランジスタによって垂直駆動回路１８が形成されている。この垂直駆動回路１８は、その各行の出力端に各一端が接続されたゲートライン１１-1〜１１-mに対して順に走査パルスを与えて各画素１３を行単位で選択することによって垂直走査を行う。この垂直駆動回路１８は、例えば図３に示すように、シフトレジスタ１９、レベルシフタ２０およびバッファ２１を有する構成となっている。

一方、デジタル信号の入力を前提とした場合、液晶を駆動するためにはアナログ信号に変換する必要がある。そのため、信号ライン１２-1〜１２-nに画像データに応じた信号電位を与える水平駆動回路２２が、後述するように、上記液晶表示パネル１４の基板とは別体の回路基板上に形成されて外部回路として設けられる。

水平駆動回路２２は、例えば図４に示すように、シフトレジスタ２３、レベルシフタ２４、データラッチ２５、Ｄ／Ａコンバータ２６およびバッファ２７を有する構成となっている。この水平駆動回路２２には、例えば８階調以上で５１２色以上の表示を可能とするデジタル画像データが入力される。

また、時分割駆動を実現するために、ｎ列分の信号ライン１２-1〜１２-nを時分割数に対応した本数（本例では、３時分割に対応して３本）を１単位（ブロック）として分割した場合において、水平駆動回路２２は、図１から明らかなように、その分割した数ｋに対応したｋ個のドライバＩＣ、例えばＴＡＢ（Tape Automated Bonding）ＩＣ(1) ２８-1〜ＴＡＢＩＣ(k) ２８-kによって構成されている。

そして、これらＴＡＢＩＣ(1) ２８-1〜ＴＡＢＩＣ(k) ２８-kは、液晶表示パネル１４の基板とは別体の外部回路基板２９-1〜２９-k上に搭載され、１分割ブロック内の複数本の信号ラインに与える信号電位を時系列で出力するようになっている。これに対応して、ｋ個の時分割スイッチ３０-1〜３０-kが、ｎ列分の信号ライン１２-1〜１２-nの入力段に設けられている。

時分割スイッチ３０-1は３時分割を実現するために、特に図２から明らかなように、ＰｃｈＭＯＳトランジスタおよびＮＭＯＳトランジスタが並列に接続されてなる３個のＣＭＯＳアナログスイッチ（トランスミッションスイッチ）３１，３２，３３からなり、液晶表示パネル１４と同一基板上に薄膜トランジスタによって形成されている。他の時分割スイッチ３０-2〜３０-kについても、時分割スイッチ３０-1と全く同じ構成となっている。

そして、例えば時分割スイッチ３０-1において、３個のアナログスイッチ３１，３２，３３の各入力端は共通に接続され、その共通接続点は共通信号ライン３４-1を介してＴＡＢＩＣ２８-1の出力端に接続されている。これにより、ＴＡＢＩＣ(1) ２８-1から時系列で出力される信号電位が、共通信号ライン３４-1を経由して３個のアナログスイッチ３１，３２，３３の各入力端に与えられる。これらアナログスイッチ３１，３２，３３の各出力端は、３本の信号ライン１２-1，１２-2，１２-3の各一端に接続されている。

時分割スイッチ３０-2に対しては、共通信号ライン３４-2を経由してＴＡＢＩＣ(2) ２８-2から時系列の信号電位が供給される。同様にして、時分割スイッチ３０-kに対しては、共通信号ライン３４-kを経由してＴＡＢＩＣ(k) ２８-kから時系列の信号電位が供給される。なお、本例では、簡単のため、１個のＴＡＢＩＣにつき１本の共通信号ラインを配した構成を示したが、実際には複数本の共通信号ラインが配されることになる。

また、液晶表示パネル１４と同一基板上において、１個のアナログスイッチにつき２本、計６本の制御ライン３５-1〜３５-6が、ゲートライン１１-1〜１１-mの配線方向に沿って配線されている。そして、例えば時分割スイッチ３０-1にあっては、アナログスイッチ３１の２つの制御入力端（即ち、Ｎｃｈ，ＰｃｈＭＯＳトランジスタの各ゲート）が制御ライン３５-1，３５-2に、アナログスイッチ３２の２つの制御入力端が制御ライン３５-3，３５-4に、アナログスイッチ３３の２つの制御入力端が制御ライン３５-5，３５-6にそれぞれ接続されている。

なお、ここでは、時分割スイッチ３０-1の３個のアナログスイッチ３１〜３３の６本の制御ライン３５-1〜３５-6に対する接続関係について説明したが、他の時分割スイッチ３０-2〜３０-kについても全く同じ接続関係となっている。

６本の制御ライン３５-1〜３５-6には、時分割スイッチ３０-1〜３０-kの各３個のアナログスイッチ３１〜３３を選択するための制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３を外部から与える必要がある。ただし、制御信号ＸＳ１〜ＸＳ３は、制御信号Ｓ１〜Ｓ３の反転信号である。この制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３は、ＴＡＢＩＣ２８-1〜２８-kの各々から出力される時系列の信号電位に同期して、時分割スイッチ３０-1〜３０-kの各３個のアナログスイッチ３１〜３３を順次オンさせるための信号である。

この制御信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３の液晶表示パネル１４への入力は、水平駆動回路２２側から、即ち液晶表示パネル１４の上側から複数の個所にて行われる。具体的には、ｋ個の時分割スイッチ３０-1〜３０-kごとに６本の制御ライン３６-1〜３６-6が、ＴＡＢＩＣ２８-1〜２８-kをそれぞれ搭載した外部回路基板２９-1〜２９-kを通して、液晶表示パネル１４上の６本の制御ライン３５-1〜３５-6まで配線される。

この制御ライン３６-1〜３６-6の配線は、例えば、ＴＡＢの低膨張のテープを用いて行われる。そして、６本の制御ライン３６-1〜３６-6のうち、制御ライン３６-1は制御信号Ｓ１を、制御ライン３６-2は制御信号ＸＳ１を、制御ライン３６-3は制御信号Ｓ２を、制御ライン３６-4は制御信号ＸＳ２を、制御ライン３６-5は制御信号Ｓ３を、制御ライン３６-6は制御信号ＸＳ３をそれぞれ伝送することになる。

図５は、液晶表示パネル１４の基板上に形成される薄膜トランジスタの断面構造図である。同図において、（ａ）はボトムゲート構造の薄膜トランジスタを、（ｂ）はトップゲート構造の薄膜トランジスタをそれぞれ示している。

図５（ａ）に示すボトムゲート構造の薄膜トランジスタでは、ガラス基板４１の上にゲート電極４２が形成され、その上にゲート絶縁膜４３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層４４が形成され、さらにその上に層間絶縁膜４５が形成されている。また、ゲート電極４２の側方のゲート絶縁膜４３上には、Ｎ+ 拡散層からなるソース領域４６およびドレイン領域４７が形成され、これらの領域４６，４７にはソース電極４８およびドレイン電極４９がそれぞれ接続されている。

図５（ｂ）に示すトップゲート構造の薄膜トランジスタでは、ガラス基板５１の上にポリシリコン層５２が形成され、その上にゲート絶縁膜５３を介してゲート電極５４が形成され、さらにその上に層間絶縁膜５５が形成されている。また、ポリシリコン層５２の側方のガラス基板５１上には、Ｎ+ 拡散層からなるソース領域５６およびドレイン領域５７が形成され、これらの領域５６，５７にはソース電極５８およびドレイン電極５９がそれぞれ接続されている。

次に、上記構成における時分割スイッチ３０-1，３０-2，３０-3の動作について、図６のタイミングチャートを用いて説明する。なお、図１には、時分割スイッチ３０-3およびこれに対応するＴＡＢＩＣ(3) については省略されている。

また、本例では、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応した３分割（時分割）駆動への適用の場合を例に採っていることから、ＴＡＢＩＣ(1) ２８-1，ＴＡＢＩＣ(2) ２８-2，ＴＡＢＩＣ(3) ２８-3からは、Ｒ，Ｇ，Ｂの３画素分の信号電位が順に時系列で出力され、共通信号ライン３４-1，３４-2，３４-3によって時分割スイッチ３０-1，３０-2，３０-3へ伝送される。

具体的には、図６のタイミングチャートに示すように、ＴＡＢＩＣ(1) ２８-1から時分割スイッチ３０-1にはＲ１，Ｇ１，Ｂ１の各画素の信号電位が、ＴＡＢＩＣ(2) ２８-2から時分割スイッチ３０-2にはＲ２，Ｇ２，Ｂ２の各画素の信号電位が、ＴＡＢＩＣ(3) ２８-3から時分割スイッチ３０-3にはＲ３，Ｇ３，Ｂ３の各画素の信号電位が、……という具合に伝送される。

一方、時分割スイッチ３０-1，３０-2，３０-3には、上記の時系列の信号に同期した制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３が、外部回路基板２９-1〜２９-kを通して配線された６本の制御ライン３６-1〜３６-6および液晶表示パネル１４の基板上に配線された６本の制御ライン３５-1〜３５-6を経由して与えられる。

これにより、制御信号Ｓ１が“Ｈ”レベルのときは、アナログスイッチ３１がオン状態となり、Ｒ１，Ｒ３の各画素の信号電位を信号ライン１２-1〜１２-nの対応する信号ラインにそれぞれ与える。制御信号Ｓ２が“Ｈ”レベルのときは、アナログスイッチ３２がオン状態となり、Ｇ２の画素の信号電位を信号ライン１２-1〜１２-nの対応する信号ラインに与える。制御信号Ｓ３が“Ｈ”レベルのときは、アナログスイッチ３３がオン状態となり、Ｂ１，Ｂ３の各画素の信号電位を信号ライン１２-1〜１２-nの対応する信号ラインにそれぞれ与える。

上述したように、各画素に行単位で順に信号電位を与えるための水平駆動回路２２を、液晶表示パネル１４の外部回路として設けてなるアクティブマトリクス型液晶表示装置において、時分割スイッチ３０-1〜３０-kに制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３を外部から伝送する制御ライン３６-1〜３６-6を、液晶表示パネル１４の上側に配された外部回路基板２９-1〜２９-kを通して配線したことにより、液晶表示パネル１４の左右両側にフレキシブルケーブルを接続する場合に比べて液晶表示パネル１４の左右の額縁サイズを縮小できることになる。

特に、制御ライン３６-1〜３６-6を、外部回路基板２９-1〜２９-k上に搭載されたＴＡＢＩＣ(1) ２８-1〜ＴＡＢＩＣ(k) ２８-kのテープを用いて配線するようにしたことにより、ＴＡＢの接続工程で制御ライン３６-1〜３６-6の接続も同時に行える。したがって、フレキシブルケーブルを用いる場合のその接続工程が不要となるため、工程数を１つ削減でき、その分だけ製造コストを低減できることにもなる。

また、制御ライン３６-1〜３６-6を外部回路基板２９-1〜２９-kの各々を通して配線し、液晶表示パネル１４の基板上に配線された制御ライン３５-1〜３５-6に対して制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３を複数の個所から入力するようにしたことにより、制御ライン３５-1〜３５-6の実質的な配線抵抗を小さくすることができる。

しかも、外側のＴＡＢを用いて配線された制御ライン３６-1〜３６-6の配線幅は、液晶表示パネル１４の基板上に配線された制御ライン３５-1〜３５-6の配線幅（例えば、７μｍ）よりも大きく（例えば、１００μｍ）、かつ配線材料はアルミニウムに対して比抵抗の小さい銅を使用しているため、配線抵抗を格段に小さくすることができる。

このように、制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３を伝送する制御ライン３６-1〜３６-6および制御ライン３５-1〜３５-6の配線抵抗を小さくできることにより、図７に示すように、これらの配線抵抗による時定数を小さくできるため、この時定数に起因する制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３の遅延を抑えることができる。

これにより、この遅延に起因する画質の低下を未然に防止できるとともに、制御信号Ｓ１，ＸＳ１，Ｓ２，ＸＳ２，Ｓ３，ＸＳ３の時間的マージン（図６に示すα）を十分に確保でき、ブランキング期間を小さくすることができるため、ドット周波数の増大による液晶の高速駆動が実現でき、１４インチ以上のＸＧＡ、ＳＸＧＡ、ＵＸＧＡもしくは４インチ以上のＶＧＡ、ＳＶＧＡに対応可能な液晶表示装置を作製できる。

なお、上記実施形態においては、信号ライン１２-1〜１２-nを駆動する水平駆動回路２２を、液晶表示パネル１４の一方側（本例では、上側）に配置した構成の液晶表示装置に適用した場合について説明したが、水平駆動回路２２を例えばコモン電圧Ｖｃｏｍを基準に２つに分割し、この２つの水平駆動回路を液晶表示パネル１４の上下に配置した構成の液晶表示装置についても同様に適用することが可能である。

本発明による液晶表示装置の一実施形態を示す概略構成図である。図１の要部の拡大図である。垂直駆動回路の構成の一例を示すブロック図である。水平駆動回路の構成の一例を示すブロック図である。薄膜トランジスタの一例を示す断面構造図であり、（ａ）はボトムゲート構造の場合を、（ｂ）はトップゲート構造の場合をそれぞれ示している。３分割駆動の場合の各信号のタイミングチャートである。本発明の動作説明図である。フレキシブルケーブルを用いた場合の概略構成図である。左右両側入力の場合の課題を説明する図である。

符号の説明

１１-1〜１１-m…ゲートライン、１２-1〜１２-n…信号ライン、１３…単位画素、１４…液晶表示パネル、１５…薄膜トランジスタ、１６…付加容量、１７…液晶容量、１８…垂直駆動回路、２２…水平駆動回路、２８-1〜２８-k…ＴＡＢＩＣ(1) 〜ＴＡＢＩＣ(k) 、２９-1〜２９-k…外部回路基板、３０-1〜３０-k…時分割スイッチ、３１〜３３…アナログスイッチ、３４-1〜３４-k…共通信号ライン、３５-1〜３５-k，３６-1〜３６-k…制御ライン

Claims

基板上にマトリクス状に配線された複数行分のゲートラインと複数列分の信号ラインとの交点に画素が形成されて成る表示部と、
前記基板上に設けられ、前記複数行分のゲートラインを駆動する垂直駆動回路と、
前記複数列分の信号ラインを時分割数に対応した本数を単位とするとき、当該本数の信号ラインの各々に対応して前記基板上に設けられ、入力される時系列の信号電圧を対応する信号ラインの各々に時分割にて供給する時分割数分のスイッチ素子から成る複数個の時分割スイッチと、
前記複数個の時分割スイッチの各々に対して前記時系列の信号電圧を供給する複数個の集積回路から成る水平駆動回路と、
前記複数個の集積回路の各々を搭載する複数個の回路基板から成る外部回路基板と、
前記ゲートラインの配線方向に沿って前記基板に配線された第１の制御ラインと、
前記複数個の回路基板の各々を通して前記第１の制御ラインまで配線され、当該第１の制御ラインを通して前記複数個のスイッチ素子に対してその選択のための制御信号を伝送する第２の制御ラインとを備え、
前記第１の制御ラインに対して前記制御信号を前記第２の制御ラインによって複数の個所から入力する
液晶表示装置。