JP2001324963A

JP2001324963A - 表示装置

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Publication number: JP2001324963A
Application number: JP2000141913A
Authority: JP
Inventors: Norio Nakamura; 則夫中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-05-15
Filing date: 2000-05-15
Publication date: 2001-11-22
Anticipated expiration: 2020-05-15
Also published as: JP4664466B2

Abstract

(57)【要約】【課題】コストの増大を招くことなく、画素の高精細化
を可能とし、且つ、表示不良の発生を防止することが可
能な表示装置を提供することを目的とする【解決手段】少なくとも４垂直走査期間内において、す
べての信号線Ｘに接続された画素トランジスタを１水平
走査期間内の同一タイミングに所定の電位を基準として
一方の極性で駆動する。１水平走査期間内の前半に選択
された第１画素トランジスタ群を正極性で駆動し、１水
平走査期間内の後半の選択された第２画素トランジスタ
群を負極性で駆動するとき、第１画素トランジスタ群の
駆動電位が第２画素トランジスタ群を駆動するのにとも
なって変動する場合、第１画素トランジスタ群の駆動電
位の変動量に応じて基準電位を所定量シフトするととも
に、変動後の駆動電位を分散するようなオフセット電位
を第１画素トランジスタ群及び第２画素トランジスタ群
の駆動電位とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、表示装置に係
り、特に、外部回路との接続数が低減できる表示装置に
関する。

【０００２】

【従来の技術】表示装置、たとえばアモルファスシリコ
ンＴＦＴを用いた液晶表示装置の駆動回路としては、信
号線駆動用ＩＣ及びゲート線駆動用ＩＣをフレキシブル
な配線基板上に実装したテープ・キャリア・パッケージ
（ＴＣＰ）が用いられている。このＴＣＰは、マトリク
ス状に配置された画素を有するアレイ基板に設けられた
電極にそれぞれ接続され、画素を駆動する。

【０００３】一方、多結晶シリコンＴＦＴを用いた液晶
表示装置では、駆動回路としての信号線駆動用回路の一
部及びゲート線駆動用回路をアレイ基板上に一体的に形
成することができる。この場合、基板外部にも信号線駆
動回路の一部、例えばディジタル・アナログ変換回路
（ＤＡＣ）が設けられるが、アモルファスシリコンＴＦ
Ｔを用いた液晶表示装置と比較して、アレイ基板との接
続配線の数を大幅に減少できる。

【０００４】

【発明が解決しようとする課題】アモルファスシリコン
ＴＦＴを用いた液晶表示装置では、アレイ基板上の信号
線にそれぞれＴＣＰから映像信号を入力するための接続
配線が必要であるが、画素の高精細化に伴って接続配線
数が多くなり、これらの接続配線間に十分なピッチを確
保することが困難である。

【０００５】一方、多結晶シリコンＴＦＴを用いた液晶
表示装置では、基板上にゲート線駆動用回路の他に、さ
らに信号線駆動用回路を一体的に形成するが、基板の大
型化に伴い基板上に引き回される配線長が長くなり、信
号が劣化して表示不良を生じるおそれがある。

【０００６】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、画素の高精細化を可能と
し、且つ、大表示画面であっても表示不良の発生を防止
することが可能な表示装置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載の表示装置は、基板上
に互いに直交して配列された複数のゲート線及び複数の
信号線と、ゲート線と信号線とのそれぞれの交差部に配
置された画素トランジスタと、各画素トランジスタに接
続された画素電極と、入力されるディジタル信号をアナ
ログ信号に変換すると共に、前記信号線を所定数の信号
線から成る複数の信号線群に区分し、各前記信号線群毎
に対応するアナログ信号をシリアルに出力する駆動回路
と、前記駆動回路からのアナログ信号を各前記信号線群
の対応する信号線に順次振り分ける選択手段と、前記選
択手段によるアナログ信号の信号線への振り分け順序を
制御する制御手段と、を備え、前記制御手段は、少なく
とも４垂直走査期間内において、すべての信号線上に接
続された画素トランジスタを１水平走査期間内の同一タ
イミングに所定の電位を基準として一方の極性で駆動
し、１水平走査期間内の第１タイミングに選択された第
１画素トランジスタ群を第１極性で駆動し、１水平走査
期間内の第１タイミングに続く第２タイミングの選択さ
れた第２画素トランジスタ群を第１極性とは逆の第２極
性で駆動するとき、第１画素トランジスタ群の駆動電位
が第２画素トランジスタ群を駆動するのにともなって変
動する場合、前記第１画素トランジスタ群の駆動電位の
変動量に応じて前記基準電位を所定量シフトするととも
に、変動後の駆動電位を分散するようなオフセット電位
を前記第１画素トランジスタ群及び前記第２画素トラン
ジスタ群の駆動電位とすることを特徴とする。

【０００８】

【発明の実施の形態】以下、この発明の表示装置、すな
わち多結晶シリコンＴＦＴを画素ＴＦＴとして用い有効
表示領域が対角１５インチサイズの光透過型液晶表示装
置の一実施の形態について図面を参照して説明する。

【０００９】図１に示すように、この液晶表示装置１
は、アレイ基板１００と、このアレイ基板１００に対し
て所定の間隔をおいて対向配置された対向電極２１０を
備えた対向基板２００と、これらアレイ基板１００と対
向基板２００との間に挟持され配向膜（図示せず）を介
して配置される液晶層３００とを備えている。アレイ基
板１００と対向基板２００とは、その周辺に配置される
シール材４００によって貼り合わせられている。

【００１０】アレイ基板１００は、行方向に沿って延出
された複数のゲート線Ｙと、列方向に沿って延出された
複数の信号線Ｘと、ゲート線Ｙと信号線Ｘとの各交差部
に設けられたスイッチング素子としての画素薄膜トラン
ジスタすなわち画素ＴＦＴ１１０と、ゲート線Ｙと信号
線Ｘとによって囲まれた各画素に対応して設けられた画
素電極１２０と、を備えている。

【００１１】画素ＴＦＴ１１０は、多結晶シリコン膜を
半導体層とする多結晶シリコンＴＦＴである。画素ＴＦ
Ｔ１１０のゲート電極は、ゲート線Ｙに接続されている
とともに、ソース電極は、信号線Ｘに接続されている。
また、画素ＴＦＴ１１０のドレイン電極は、画素電極１
２０及びこの画素電極１２０と並列に補助容量素子１３
０を構成する一方の電極に接続されている。

【００１２】ゲート線Ｙを駆動するための駆動信号を出
力するゲート線駆動手段として機能するゲート線駆動回
路１５０は、画素ＴＦＴ１１０と同一プロセスでアレイ
基板１００上に一体的に形成されている。

【００１３】信号線Ｘを駆動するための駆動信号を出力
する信号線駆動回路部１６０は、フレキシブル配線基板
上に信号線駆動用ＩＣ５１１が実装され、アレイ基板１
００と電気的に接続されるＴＣＰ５００−１、５００−
２…、５００−６と、アレイ基板１００上に画素ＴＦＴ
１１０と同一プロセスで形成された選択手段として機能
する選択回路１７０とによって構成される。

【００１４】ＴＣＰ５００−１〜６は、アレイ基板１０
０の一辺に列設され、外部回路基板としての回路部品が
実装されたＰＣＢ基板６００に接続されている。このＰ
ＣＢ基板６００には、外部から入力される基準クロック
信号及びディジタル方式のデータ信号に基づいて、各種
制御信号及び制御信号に同期したデータ信号を出力する
制御ＩＣ、電源回路などが実装されている。

【００１５】ＴＣＰ５００−Ｎは、図２に示すように、
ＰＣＢ基板６００に形成された接続配線上の接続端子に
接続されるＰＣＢ側パッド５１３と、アレイ基板１００
に形成された接続配線上の接続端子に接続されるアレイ
側パッド５１５と、これらのパッド間を接続する各種配
線とを備えている。これらのＰＣＢ側パッド５１３及び
アレイ側パッド５１５は、異方性導電フィルム（ＡＣ
Ｆ）を介してそれぞれＰＣＢ基板６００及びアレイ基板
１００に電気的、機械的に接続されている。

【００１６】信号線駆動回路部１６０の信号線駆動用Ｉ
Ｃ５１１は、ＰＣＢ基板６００からの入力信号に基づい
て、データ信号をアナログ方式の映像信号として出力す
る。

【００１７】すなわち、図３に示すように、信号線駆動
用ＩＣ５１１は、シフトレジスタ５２１、データレジス
タ５２３、Ｄ／Ａコンバータ５２５などから構成されて
いる。シフトレジスタ５２１には、ＰＣＢ基板６００側
からクロック信号及び制御信号が入力される。データレ
ジスタ５２３には、ＰＣＢ基板６００側からデータ信号
が入力される。また、Ｄ／Ａコンバータ５２５には、Ｐ
ＣＢ基板６００側から基準信号が入力され、入力された
データ信号がアナログ映像信号に変換される。

【００１８】ＴＣＰ−Ｎの信号線駆動用ＩＣ５１１から
出力される各アナログ映像信号は、各水平走査期間毎に
２つの信号線に対応したアナログ映像信号を含み、これ
を時系列に出力し、これがアレイ基板１００上に形成さ
れた信号線駆動回路部１６０の選択回路１７０に入力さ
れる。

【００１９】選択回路１７０は、信号線駆動用ＩＣ５１
１からの配線に接続され、信号線駆動用ＩＣ５１１から
の各シリアルアナログ映像信号が出力される出力端子Ｏ
ＵＴ１、ＯＵＴ２…と、信号線Ｘ１、Ｘ２…の一端に設
けられた入力端子１Ａ及び１Ｂ、２Ａ及び２Ｂ…とを選
択的に接続するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４…を備えており、これにより各水平走査期間で信号線
駆動用ＩＣ５１１からの２つの隣接する信号線に対応す
るシリアルな各アナログ映像信号は、後述するように隣
接する２つの信号線に順次振り分けられる。

【００２０】この実施の形態では、出力端子ＯＵＴの数
は、信号線Ｘの数の半分であり、１出力端子から２本の
信号線に対して１水平走査期間の前半及び後半に順次駆
動信号を出力している。更に接続数を低減するのであれ
ば、出力端子ＯＵＴの数を信号線Ｘの数の１／３、１／
４等にもすることは可能である。

【００２１】そして、例えば、スイッチＳＷ１は、スイ
ッチ信号に基づいて、１水平走査期間内の前半または後
半のタイミングで、出力端子ＯＵＴ１と、信号線Ｘ１の
入力端子１Ａとを接続する。スイッチＳＷ２は、スイッ
チ信号に基づいて、１水平走査期間内の前半または後半
のタイミングで、出力端子ＯＵＴ１と、信号線Ｘ２の入
力端子１Ｂとを接続する。

【００２２】スイッチＳＷ３は、スイッチ信号に基づい
て、１水平走査期間内の前半または後半のタイミング
で、出力端子ＯＵＴ２と、信号線Ｘ３の入力端子２Ａと
を接続する。スイッチＳＷ４は、スイッチ信号に基づい
て、１水平走査期間内の前半または後半のタイミング
で、出力端子ＯＵＴ２と、信号線Ｘ４の入力端子２Ｂと
を接続する。

【００２３】各スイッチＳＷは、スイッチ信号がＯＮの
タイミングで出力端子ＯＵＴと信号線Ｘの入力端子とを
接続し、スイッチ信号がＯＦＦのタイミングで出力端子
ＯＵＴと入力端子とを切断する。

【００２４】一出力端子と２本の信号線の入力端子との
接続をＯＮ／ＯＦＦする各スイッチは、１水平走査期間
内に同時にＯＮすることなく、一方のスイッチをＯＮし
ているタイミングでは他方のスイッチをＯＦＦするよう
なスイッチ信号によって制御されている。

【００２５】例えば、出力端子ＯＵＴ１と信号線Ｘ１の
入力端子１Ａとを接続するスイッチＳＷ１は、１水平走
査期間の前半にＯＮして後半にＯＦＦする制御信号に基
づいてＯＮ／ＯＦＦ制御される。このとき、出力端子Ｏ
ＵＴ１と信号線Ｘ２の入力端子１Ｂとを接続するスイッ
チＳＷ２は、１水平走査期間の前半にＯＦＦして後半に
ＯＮする制御信号に基づいてＯＮ／ＯＦＦ制御される。
つまり、１水平走査期間の前半に、出力端子ＯＵＴ１
は、入力端子１Ａに接続され、信号線Ｘ１に出力端子Ｏ
ＵＴ１からのアナログ信号が書き込まれる。また、１水
平走査期間の後半に、出力端子ＯＵＴ１は、入力端子１
Ｂに接続され、信号線Ｘ２に出力端子ＯＵＴ１からのア
ナログ信号が書き込まれる。このときに、信号線Ｘ１及
びＸ２には、対向電極２１０に印加される電圧を基準電
圧として、互いに異なる極性のアナログ信号が書き込ま
れる。

【００２６】また、異なる２つの出力端子と互いに隣接
する２本の信号線の入力端子との接続をＯＮ／ＯＦＦす
る各スイッチは、１水平走査期間内の所定のタイミング
で同時にＯＮし、同時にＯＦＦするようなスイッチ信号
によって制御されている。

【００２７】例えば、出力端子ＯＵＴ１と信号線Ｘ２の
入力端子１Ｂとを接続するスイッチＳＷ２は、１水平走
査期間の前半にＯＮして後半にＯＦＦする制御信号に基
づいてＯＮ／ＯＦＦ制御される。このとき、出力端子Ｏ
ＵＴ２と信号線Ｘ３の入力端子２Ａとを接続するスイッ
チＳＷ３は、１水平走査期間の前半にＯＮして後半にＯ
ＦＦする制御信号に基づいてＯＮ／ＯＦＦ制御される。
つまり、１水平走査期間の前半に、出力端子ＯＵＴ１
は、入力端子１Ｂに接続され、信号線Ｘ２に出力端子Ｏ
ＵＴ１からのアナログ信号が書き込まれる。また、同時
に、出力端子ＯＵＴ２は、入力端子２Ａに接続され、信
号線Ｘ３に出力端子ＯＵＴ２からのアナログ信号が書き
込まれる。このときに、信号線Ｘ２及びＸ３には、対向
電極２１０に印加される電圧を基準電圧として、互いに
異なる極性のアナログ信号が書き込まれる。

【００２８】このように、ゲート線駆動回路を基板上に
一体的に形成し、信号線駆動回路を基板上に一体的に形
成した選択回路とＴＣＰ上に実装された信号線駆動用Ｉ
Ｃとで構成し、１水平走査期間内に、選択回路のスイッ
チが複数の信号線に順次駆動信号を出力することによ
り、画素を高精細化してもアレイ基板上に形成される接
続配線の数を信号線の本数分に対応して形成する必要が
なくなり、接続配線間のピッチを十分に確保できる。

【００２９】また、ゲート線駆動回路及び信号線駆動回
路のすべてを基板上に形成する場合と比較して、アレイ
基板上での薄膜からなる配線長が長くなることを防止す
ることができ、これにより、データ信号、あるいは映像
信号の劣化を防止できるとともに、製造コストの増大を
防止できる。

【００３０】次に、各信号線Ｘの駆動方法、すなわち各
信号線から各画素へのアナログ信号の書き込み方法の一
例について説明する。

【００３１】なお、この実施の形態では、図３に示した
ように、１出力端子に対して２本の信号線が接続可能で
あり、ゲート線Ｙ１と、すべての信号線Ｘ１、Ｘ２、Ｘ
３、Ｘ４…との交差部に配置された画素トランジスタを
介して接続された画素電極を画素１１、画素１２、画素
１３、画素１４…として１ラインを構成し、信号線Ｘ１
と、すべてのゲート線Ｙ１、Ｙ２…との交差部に配置さ
れた画素トランジスタを介して接続された画素電極を画
素１１、画素２１…とする。また、信号線Ｘ１、Ｘ２、
Ｘ３、Ｘ４、Ｘ５、Ｘ６、…は、それぞれ、赤画素Ｒ
１、緑画素Ｇ１、青画素Ｂ１、Ｒ２、Ｇ２、Ｂ２、…に
接続されている。

【００３２】この実施の形態では、最も好ましいアナロ
グ信号の書き込み方法は、（１）少なくとも４垂直走査
期間（すなわち４フレーム）内に、すべての信号線上に
接続された画素（すなわち画素トランジスタを介して接
続された画素電極）を、それぞれ１水平走査期間内の同
一タイミング（例えば前半）で駆動する場合を含むこ
と、（２）すべての画素を、１水平走査期間内の同一タ
イミング（例えば前半）に、対向電極の印加電圧を基準
電圧として一方の極性のみで駆動する場合を含むことと
いった、理由（１）及び（２）を同時に満足する。

【００３３】上述したような構成で駆動する場合、例え
ば１水平走査期間の前半に所定のアナログ信号が書き込
まれた信号線Ｘ１は、１水平走査期間の後半に隣接する
信号線Ｘ２にアナログ信号を書き込んだ際に、信号線Ｘ
２の電位変位に伴い、信号線同士の結合容量によって、
信号線Ｘ１の電位が変化してしまう。その結果、信号線
Ｘ１では、本来、書き込まれるべきアナログ映像信号に
基づく電位と異なる電位に変動し、表示上、問題が生じ
るおそれがある。

【００３４】そこで、理由（１）のように、１水平期間
内の同一タイミングに駆動される画素を分散することに
より、電位変動を生じた画素を時間的あるいは空間的に
分散することができ、これによって、表示画面の階調変
動を視認しづらくすることができる。

【００３５】また、理由（２）のように、すべての画素
が、１水平走査期間の同一タイミング、例えば前半に選
択された際に常に一方の極性、例えば正極性で駆動され
る場合、すべての出力端子から出力されるアナログ信号
は、１水平走査期間の前半に正極性、１水平走査期間の
後半に負極性とすることにより、駆動パワーを低減する
ことが可能となる。

【００３６】さらに、この最も好ましいアナログ信号の
書き込み方法は、理由（１）でも述べたように、前半に
書き込まれた信号線の電位が、後半に書き込まれた信号
線の電位変位に伴って本来書き込まれるべきアナログ信
号に基づく変位と異なる電位に変動することを防止する
ために、以下のように制御されている。

【００３７】たとえば、電圧を印加して一様な黒画面を
表示する場合、コモン電位を５Ｖとすると、正側は９
Ｖ、負側は１Ｖの電圧を印加することとなる。このと
き、信号線Ｘ１に９Ｖの電位が書き込まれた後、隣接す
る信号線Ｘ２に１Ｖの電位が書き込まれるが、信号線Ｘ
１の電位が信号線Ｘ２の電位変動により９Ｖの電位が５
Ｖに近づく方向に変化することになる。すなわち、黒の
レベルが変化し、変動が大きい場合には、縦に階調の異
なる縞が見えてしまうことにつながり、表示装置として
の機能に重大な支障が生じる。

【００３８】具体的には、図４に示すように、スイッチ
ＳＷ１に、１水平走査期間の前半にＯＮし、後半にＯＦ
Ｆするスイッチ信号が入力され、スイッチＳＷ２に、１
水平走査期間の前半にＯＦＦし、後半にＯＮするスイッ
チ信号が入力される。出力端子ＯＵＴ１は、１水平走査
期間の前半に信号線Ｘ１の入力端子１Ａに接続され、正
極性のアナログ信号を書き込む。また、出力端子ＯＵＴ
１は、１水平走査期間の後半に信号線Ｘ２の入力端子１
Ｂに接続され、負極性のアナログ信号を書き込む。

【００３９】このとき、上述したような第１駆動法によ
れば、信号線Ｘ１に接続された画素１１には、１水平走
査期間の前半に正の映像信号が書き込まれ、信号線Ｘ２
に接続された画素１２には、１水平走査期間の後半に負
の映像信号が書き込まれる。

【００４０】このとき、隣接する画素の書き込み電位の
影響により、１水平走査期間の前半に書き込まれた電位
が変動する。すなわち、画素１１では、画素１２に電位
が書き込まれた影響により、書き込み時の９Ｖから、例
えば８Ｖに低下する。

【００４１】すなわち、１水平走査期間の前半では、画
素１１に書き込まれた電位は、９Ｖであり、コモン電位
（５Ｖ）との間に＋４Ｖの電位差を生じる。これに対し
て、１水平走査期間の後半では、画素１２に１Ｖの電位
が書き込まれたことにより、画素１２では、コモン電位
（５Ｖ）との間に−４Ｖの電位差を生じるが、このと
き、同時に、画素１１に書き込まれた電位は、画素１２
に書き込まれた電位の影響により、−ΔＶ、例えば−１
Ｖだけ変動し、８Ｖとなって、コモン電位（５Ｖ）との
間の電位差が＋３Ｖに変動してしまう。このため、１水
平走査期間の後半に画素１１と画素１２との間に電位の
差が生じ、画素１１の黒が薄くなる。

【００４２】このように、１水平走査期間の前半に書き
込まれた電位は、１水平走査期間の後半に書き込まれた
電位の影響により、コモン電位（５Ｖ）に近い方向にず
れ、表示不良を発生する。

【００４３】このため、この最も好ましいアナログ信号
の書き込み方法では、この電位変動の影響を分散するよ
うな制御が成されている。

【００４４】すなわち、第２駆動法によれば、信号線Ｘ
１に接続された画素１１には、１水平走査期間の前半に
正の映像信号が書き込まれ、信号線Ｘ２に接続された画
素１２には、１水平走査期間の後半に負の映像信号が書
き込まれる。

【００４５】１水平走査期間の前半では、画素１１に書
き込まれた電位は、画素１１の駆動電位の変動量ΔＶを
考慮して、９．５Ｖにオフセットされる。このときのコ
モン電位は、通常の電位（５Ｖ）より＋ΔＶ／２に相当
する＋０．５Ｖだけシフトされて５．５Ｖとなる。この
ため、画素１１に書き込まれた電位（９．５Ｖ）とシフ
トされたコモン電位（５．５Ｖ）との間に、＋４Ｖの電
位差を生じる。

【００４６】これに対して、１水平走査期間の後半で
は、画素１１の駆動電位の変動量ΔＶを考慮して、０．
５Ｖにオフセットされる。このとき、コモン電位は、通
常の電位（５Ｖ）より−ΔＶ／２に相当する−０．５Ｖ
だけシフトされて４．５Ｖとなる。このため、画素１２
に書き込まれた電位（０．５Ｖ）とシフトされたコモン
電位（４．５Ｖ）との間に、−４Ｖの電位差を生じる。
このとき、同時に、画素１１に書き込まれた電位は、画
素１２に書き込まれた電位の影響により、−ΔＶ、すな
わち−１Ｖだけ変動し、８．５Ｖとなって、コモン電位
（４．５Ｖ）との間の電位差を＋４Ｖに維持することが
可能となる。

【００４７】このため、画素１１及び画素１２は、１水
平走査期間の後半に本来書き込むべき駆動電位を印加す
ることが可能となり、全画面を均一な濃度で黒を表示す
ることが可能となる。

【００４８】ここでは、第１実施例として、Ｖライン反
転駆動法を例として説明する。このＶライン反転駆動法
では、１垂直走査期間（１フレーム）毎にすべての画素
に書き込まれるアナログ信号の極性が反転する。１信号
線上に接続されたすべての画素に書き込まれるアナログ
信号は、同一極性であるとともに、隣接する信号線に書
き込まれるアナログ信号は、極性が反転する。

【００４９】ここで、図４の第２駆動法に示すように、
たとえば１水平走査期間の前半及び後半に入力端子１Ａ
及び入力端子１Ｂにそれぞれ接続された信号線Ｘ１（画
素列Ｒ１）及びＸ２（画素列Ｇ１）にアナログ信号の書
き込みを行う場合について説明する。

【００５０】第１フレーム（第１垂直走査期間）の１ラ
インでは、スイッチＳＷ１には、１水平走査期間１Ｈの
前半にＯＮとなり、後半にＯＦＦとなるスイッチ信号が
入力される。これにより、出力端子ＯＵＴ１は、１水平
走査期間の前半に信号線Ｘ１の入力端子１Ａとが接続さ
れる。そして、対応する画素１１（Ｒ１）に、基準電位
より高い正極性のアナログ信号が書き込まれる。

【００５１】このとき、例えば基準電位を５Ｖより画素
１１の駆動電位の変動量を考慮して所定量シフトされ
る。例えば、画素１１の駆動電位の変動量ΔＶを−１Ｖ
としたときに、＋ΔＶ／２＝０．５Ｖだけ基準電位をシ
フトし、５．５Ｖとする。また、画素１１（Ｒ１）の駆
動電位は、変動量ΔＶを考慮して所定量オフセットされ
る。例えば、変動量ΔＶを−１Ｖとしたときに、＋ΔＶ
／２＝０．５Ｖだけ基準電位をオフセットし、通常の駆
動電位を９Ｖとすると、９．５Ｖとする。

【００５２】一方、スイッチＳＷ２には、１水平走査期
間１Ｈの前半にＯＦＦとなり、後半にＯＮとなるスイッ
チ信号が入力される。これにより、出力端子ＯＵＴ１
は、１水平走査期間の後半に信号線Ｘ２の入力端子１Ｂ
とが接続される。そして、信号Ｘ１にアナログ信号が保
持されている状態で、対応する画素１２（Ｇ１）に、基
準電位より低い負極性のアナログ信号が書き込まれる。

【００５３】このとき、例えば基準電圧を５Ｖより画素
１１の駆動電位の変動量を考慮して所定量シフトされ
る。例えば、画素１１の駆動電位の変動量ΔＶを−１Ｖ
としたときに、−ΔＶ／２＝０．５Ｖだけ基準電位をシ
フトし、４．５Ｖとする。また、画素１１（Ｒ１）の駆
動電位は、変動量ΔＶを考慮して所定量オフセットされ
る。例えば、変動量ΔＶを−１Ｖとしたときに、−ΔＶ
／２＝０．５Ｖだけ基準電位をオフセットし、通常の駆
動電位を１Ｖとすると、０．５Ｖとする。

【００５４】第１フレームの２ライン以下、同様に、１
水平走査期間１Ｈの前半に画素列Ｒ１に正極性のアナロ
グ信号が書き込まれ、後半に画素列Ｇ１に負極性のアナ
ログ信号が書き込まれる。この時も、同様に、１水平走
査期間の前半に書き込まれる画素の駆動電位の変動量を
考慮して制御され、基準電位は、所定量シフトされ、そ
れぞれの画素列に書き込まれる駆動電位は、所定量オフ
セットされる。

【００５５】第２フレーム（第２垂直走査期間）では、
各画素に書き込まれるアナログ信号の極性が反転される
とともに、書き込まれる順序も逆になる。すなわち、ス
イッチＳＷ１には、１水平走査期間１Ｈの前半にＯＦＦ
となり、後半にＯＮとなるスイッチ信号が入力される。
これにより、出力端子ＯＵＴ１は、１水平走査期間の後
半に信号線Ｘ１の入力端子１Ａとが接続される。そし
て、対応する画素１１（Ｒ１）に、基準電位より低い負
極性のアナログ信号が書き込まれる。

【００５６】一方、スイッチＳＷ２には、１水平走査期
間１Ｈの前半にＯＮとなり、後半にＯＦＦとなるスイッ
チ信号が入力される。これにより、出力端子ＯＵＴ１
は、１水平走査期間の前半に信号線Ｘ２の入力端子１Ｂ
とが接続される。そして、対応する画素１２（Ｇ１）
に、基準電位より高い正極性のアナログ信号が書き込ま
れる。

【００５７】第３フレーム（第３垂直走査期間）以下、
奇数フレームでは、第１フレームと同様に駆動制御さ
れ、第４フレーム（第４垂直走査期間）以下、偶数フレ
ームでは、第２フレームと同様に駆動制御される。

【００５８】他の画素についても、同様に画素を選択
し、それぞれ所定の極性のアナログ信号を書き込む。

【００５９】すなわち、図５に示すように、第１フレー
ムにおいて、１ラインについては、１水平走査期間の前
半に、各出力端子から出力される「＋＋＋＋＋…」の極
性を有するアナログ信号を、それぞれＲ１、Ｂ１、Ｇ
２、Ｒ３、Ｂ３、Ｇ４…の各画素列に書き込む。また、
１ラインについて、１水平走査期間の後半に、各出力端
子から出力される「−−−−−…」の極性を有するアナ
ログ信号を、それぞれＧ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、
Ｂ４…の各画素列に書き込む。

【００６０】また、第１フレームにおいて、２ライン以
下のラインについても、同様に駆動制御され、上述した
奇数番目の信号線に対応する画素列に対して１水平走査
期間の前半に正極性のアナログ信号が書き込まれ、偶数
番目の信号線に対応する画素列に対して１水平走査期間
の後半に負極性のアナログ信号が書き込まれる。

【００６１】一方、第２フレームにおいて、１ラインに
ついては、１水平走査期間の前半に、各出力端子から出
力される「＋＋＋＋＋…」の極性を有するアナログ信号
を、それぞれＧ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の
各画素列に書き込む。また、１ラインについて、１水平
走査期間の後半に、各出力端子から出力される「−−−
−−…」の極性を有するアナログ信号を、それぞれＲ
１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素列に書き
込む。

【００６２】また、第２フレームにおいて、２ライン以
下のラインについても、同様に駆動制御され、上述した
偶数番目の信号線に対応する画素列に対して１水平走査
期間の前半に正極性のアナログ信号が書き込まれ、奇数
番目の信号線に対応する画素列に対して１水平走査期間
の後半に負極性のアナログ信号が書き込まれる。

【００６３】このようにして、各画素を１水平走査期間
の所定のタイミングで駆動することにより、図６に示す
ような書き込みパターンＡですべての画素に所定の極性
のアナログ信号が書き込まれる。図６において、「＋」
は、画素に書き込まれるアナログ信号が正極性であるこ
とを示し、「−」は、画素に書き込まれるアナログ信号
が負極性であることを示す。また、四角で囲まれた画素
は、１水平走査期間の前半に書き込まれることを示す。

【００６４】図６に示したような書き込みパターンＡ
は、上述した理由（１）、及び（２）をすべて同時に満
足し、１水平走査期間の前半に書き込まれる画素の駆動
電位の変動量を考慮して、基準電位をシフトするととも
に、駆動電位をオフセットすることにより、電位変動を
生じた画素を分散することができ、表示不良を抑制する
ことができる。

【００６５】なお、上述した実施の形態では、２つの理
由すべてを満足する例について説明したが、少なくとも
１つの理由を満足する書き込みパターンであっても、十
分に表示品位を向上することができる。

【００６６】例えば、図６に示した書き込みパターンＢ
は、理由（１）を満足するが、理由（２）を満足できな
い例である。この書き込みパターンＢは、少なくとも１
つの理由を改善することができるので、上述したような
画素の駆動電位の変動を考慮して基準電位及び駆動電位
を制御することにより、書き込みパターンＡと同様の作
用効果が得られる。

【００６７】次に、第２実施例として、Ｈ／Ｖ反転駆動
法を例として説明する。このＨ／Ｖ反転駆動法では、１
垂直走査期間（１フレーム）毎にすべての画素に書き込
まれるアナログ信号の極性が反転する。また、１信号線
上に接続されたすべての画素に書き込まれるアナログ信
号の極性は、１画素毎に反転し、また、隣接する信号線
に書き込まれるアナログ信号の極性も、反転する。

【００６８】図７の書き込みパターンＣに示すように、
第１フレーム（第１垂直走査期間）の１ラインでは、１
水平走査期間の前半に画素Ｒ１に正極性のアナログ信号
が書き込まれ、１水平走査期間の後半に画素Ｇ１に負極
性のアナログ信号が書き込まれる。同様にして、１ライ
ンでは、１水平走査期間の前半に、Ｂ１、Ｇ２、Ｒ３、
Ｂ３、Ｇ４…の各画素に正の極性を有するアナログ信号
が書き込まれる。また、１水平走査期間の後半に、Ｒ
２、Ｂ２、Ｇ３、Ｒ４、Ｂ４…の各画素に負極性を有す
るアナログ信号が書き込まれる。

【００６９】第１フレームの２ラインでは、１水平走査
期間の前半に画素Ｇ１、Ｒ２、Ｂ２、Ｇ３、Ｒ４、Ｂ４
…の各画素に正極性のアナログ信号が書き込まれ、１水
平走査期間の後半に画素Ｒ１、Ｂ１、Ｇ２、Ｒ３、Ｂ
３、Ｇ４…の各画素に負極性のアナログ信号が書き込ま
れる。

【００７０】第２フレーム（第２垂直走査期間）の１ラ
インでは、１水平走査期間の前半に画素Ｇ１、Ｒ２、Ｂ
２、Ｇ３、Ｒ４、Ｂ４…の各画素に正極性のアナログ信
号が書き込まれ、１水平走査期間の後半に画素Ｒ１、Ｂ
１、Ｇ２、Ｒ３、Ｂ３、Ｇ４…の各画素に負極性のアナ
ログ信号が書き込まれる。

【００７１】第２フレームの２ラインでは、１水平走査
期間の前半に画素Ｒ１、Ｂ１、Ｇ２、Ｒ３、Ｂ３、Ｇ４
…の各画素に正極性のアナログ信号が書き込まれ、１水
平走査期間の後半に画素Ｇ１、Ｒ２、Ｂ２、Ｇ３、Ｒ
４、Ｂ４…の各画素に負極性のアナログ信号が書き込ま
れる。

【００７２】第３フレーム（第３垂直走査期間）以下、
奇数フレームでは、第１フレームと同様に駆動制御さ
れ、第４フレーム（第４垂直走査期間）以下、偶数フレ
ームでは、第２フレームと同様に駆動制御される。

【００７３】他の画素についても、同様に画素を選択
し、それぞれ所定の極性のアナログ信号を書き込む。

【００７４】このように、図７に示したような書き込み
パターンＣは、上述した理由（１）及び（２）をすべて
同時に満足し、１水平走査期間の前半に書き込まれる画
素の駆動電位の変動量を考慮して、基準電位をシフトす
るとともに、駆動電位をオフセットすることにより、電
位変動を生じた画素を分散することができ、表示不良を
抑制することができる。

【００７５】なお、上述した実施の形態では、２つの理
由すべてを満足する例について説明したが、少なくとも
１つの理由を満足する書き込みパターンであっても、十
分に表示品位を向上することができる。

【００７６】例えば、図７に示した書き込みパターンＤ
は、理由（１）を満足するが、理由（２）を満足できな
い例である。この書き込みパターンＤは、少なくとも１
つの理由を改善することができるので、上述したような
画素の駆動電位の変動を考慮して基準電位及び駆動電位
を制御することにより、書き込みパターンＣと同様の作
用効果が得られる。

【００７７】次に、第３実施例として、Ｈ／２Ｖ反転駆
動法を例として説明する。このＨ／２Ｖ反転駆動法で
は、２垂直走査期間（２フレーム）毎にすべての画素に
書き込まれるアナログ信号の極性が反転する。また、１
信号線上に接続されたすべての画素に書き込まれるアナ
ログ信号の極性は、１画素毎に反転し、また、隣接する
信号線に書き込まれるアナログ信号の極性も、反転す
る。

【００７８】このＨ／２Ｖ反転駆動法では、上述した理
由（１）および（２）を同時に満足する書き込みパター
ンはないが、図８に示した書込パターンＥ、Ｆ、Ｇのよ
うに、理由（１）のみを満足し、理由（２）を満足でき
ない書き込みパターンは存在する。

【００７９】このような書込パターンであっても、上述
したような画素の駆動電位の変動を考慮して基準電位及
び駆動電位を制御することにより、十分に表示品位を向
上することができる。

【００８０】上述したように、この実施の形態にかかる
表示装置は、信号線駆動用ＩＣの出力端子数が信号線の
本数より少ないため、信号線駆動用ＩＣの個数を低減す
ることが可能となり、コストを低減できるとともに、信
号線駆動用ＩＣの個数を低減しても、画面の表示品位を
低下させることなく表示させることが可能となる。

【００８１】

【発明の効果】以上説明したように、この発明によれ
ば、コストの増大を招くことなく、画素の高精細化を可
能とし、且つ、表示不良の発生を防止することが可能な
表示装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、この発明の表示装置の一実施の形態に
係る液晶表示装置の構成を概略的に示す図である。

【図２】図２は、図１に示した液晶表示装置の一辺に設
けられるＴＣＰの構成を概略的に示す図である。

【図３】図３は、図１に示した液晶表示装置の信号線駆
動回路の構成を概略的に示す図である。

【図４】図４は、第１実施例のＶライン反転駆動法にお
ける駆動電位の変動及び好ましい駆動法を説明するため
のタイミングチャートを示す図である。

【図５】図５は、２垂直走査期間内において、第１実施
例のＶライン反転駆動法における好ましい駆動法での１
ラインに書き込まれる信号を示す図である。

【図６】図６は、第１実施例のＶライン反転駆動法にお
ける好ましい駆動法及び他の駆動法を説明するための書
き込みパターンを示す図である。

【図７】図７は、第２実施例のＨ／Ｖ反転駆動法におけ
る好ましい駆動法及び他の駆動法を説明するための書き
込みパターンを示す図である。

【図８】図８は、第３実施例のＨ／２Ｖ反転駆動法にお
ける好ましい駆動法及び他の駆動法を説明するための書
き込みパターンを示す図である。

【符号の説明】

１…液晶表示装置１００…アレイ基板１１０…多結晶シリコン薄膜トランジスタ１５０…ゲート線駆動回路１６０…信号線駆動回路１７０…選択回路２００…対向基板３００…液晶層５００−Ｎ…ＴＣＰ５１１…信号線駆動用ＩＣＯＵＴ…出力端子ＳＷ…スイッチＸ…信号線Ｙ…ゲート線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０２Ｆ 1/136 ５００Ｆターム(参考） 2H092 GA48 GA49 GA50 GA51 GA59 HA25 JA24 JA41 JB13 JB22 JB31 KA04 KA05 NA01 NA25 NA28 NA29 PA04 2H093 NA32 NA43 NB30 NC16 NC24 ND43 ND52 NE03 5C006 AA16 AA22 AC11 AC24 AC27 AC28 AF42 AF43 AF44 AF83 BB16 BC12 BF03 FA26 FA43 5C080 AA10 BB06 DD07 DD22 EE29 FF11 GG12 JJ02 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】基板上に互いに直交して配列された複数の
ゲート線及び複数の信号線と、ゲート線と信号線とのそれぞれの交差部に配置された画
素トランジスタと、各画素トランジスタに接続された画素電極と、入力されるディジタル信号をアナログ信号に変換すると
共に、前記信号線を所定数の信号線から成る複数の信号
線群に区分し、各前記信号線群毎に対応するアナログ信
号をシリアルに出力する駆動回路と、前記駆動回路からのアナログ信号を各前記信号線群の対
応する信号線に順次振り分ける選択手段と、前記選択手段によるアナログ信号の信号線への振り分け
順序を制御する制御手段と、を備え、前記制御手段は、少なくとも４垂直走査期間内におい
て、すべての信号線上に接続された画素トランジスタを
１水平走査期間内の同一タイミングに所定の電位を基準
として一方の極性で駆動し、１水平走査期間内の第１タイミングに選択された第１画
素トランジスタ群を第１極性で駆動し、１水平走査期間
内の第１タイミングに続く第２タイミングの選択された
第２画素トランジスタ群を第１極性とは逆の第２極性で
駆動するとき、第１画素トランジスタ群の駆動電位が第
２画素トランジスタ群を駆動するのにともなって変動す
る場合、前記第１画素トランジスタ群の駆動電位の変動
量に応じて前記基準電位を所定量シフトするとともに、
変動後の駆動電位を分散するようなオフセット電位を前
記第１画素トランジスタ群及び前記第２画素トランジス
タ群の駆動電位とすることを特徴とする表示装置。
【請求項２】前記基準電位は、前記第１画素トランジス
タ群の駆動電位の変動方向とは同一方向にシフトさせる
ことを特徴とする請求項１に記載の表示装置。
【請求項３】前記基準電位のシフト量は、駆動電位の変
動量を−ΔＶとしたときに、略−ΔＶ／２であることを
特徴とする請求項２に記載の表示装置。
【請求項４】前記第１画素トランジスタ群のオフセット
電位は、駆動電位の変動方向とは逆方向にシフトさせる
ことを特徴とする請求項１に記載の表示装置。
【請求項５】前記第１画素トランジスタ群のオフセット
電位は、駆動電位の変動量を−ΔＶとしたときに、略＋
ΔＶ／２であることを特徴とする請求項４に記載の表示
装置。
【請求項６】前記制御手段は、２垂直走査期間内におい
て、すべての信号線上に接続された画素トランジスタを
１水平走査期間内の前半に所定の電位を基準として一方
の極性で駆動することを特徴とする請求項１に記載の表
示装置。
【請求項７】互いに隣接する信号線は、異なる極性で駆
動され、かつ、信号線上の互いに隣接する画素トランジ
スタは、異なる極性で駆動され、１垂直走査期間毎にす
べての画素トランジスタの駆動極性が反転されることを
特徴とする請求項６に記載の表示装置。
【請求項８】互いに隣接する信号線は、異なる極性で駆
動され、かつ、信号線上のすべての画素トランジスタ
は、同一極性で駆動され、１垂直周期毎にすべての画素
トランジスタの駆動極性が反転されることを特徴とする
請求項１に記載の表示装置。
【請求項９】前記信号線上のすべての画素トランジスタ
は、１水平走査期間内の同一タイミングに駆動されるこ
とを特徴とする請求項８に記載の表示装置。