JP2016515218A - リキッド・クリスタル・オン・シリコン・チップにおけるローカル・バッファ - Google Patents

Abstract

一実施形態は、リキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システムを含む。そのＬＣＯＳシステムは、複数画素、画素電圧供給源（電圧源）、外部バッファ、及びローカル・バッファを備える。電圧源は、それらの画素にアナログ・ランプ波を供給するように構成される。外部バッファは、それらの画素から電圧源をバッファリングするように構成される。ローカル・バッファは、その複数の画素のうちの一部の画素から外部バッファをバッファリングするように構成される。

Description

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチ中に含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）集積回路（ＩＣ）に関する。

光学ファイバの容量を増加させ、及び／又は双方向伝送を可能にさせるために、信号を運ぶ光は光学ファイバ上で合波され得る。光学スイッチは一般に、その信号を運ぶ光の特定のチャネルについて合波、分波、又は動的ルーティングを行うために使用される。光学スイッチの１つの種類は、特定のチャネルについて、その特定のチャネルの波長に基づいてルーティングを行う波長選択スイッチ（ＷＳＳ）である。

いくつかのＷＳＳにおいて、シリコン上の液晶（ＬＣＯＳ）技術は、特定のチャネルの波長を偏向させるディスプレイ・エンジンを作成することに使用される。ＬＣＯＳ技術において、液晶はシリコン・チップの表面に載せられ得る。このシリコン・チップは、反射層によって覆われ得る。例えば、その反射層はアルミニウム化層を含んでもよい。これに加えて、ＬＣＯＳ技術において、ディスプレイ・エンジンは複数画素を含んでよい。画素に印加される電圧の導入及び変更を通して、それらの画素は、偏向した方向に特定のチャネルのルーティングを行う電気的に制御された格子を生成する。いくつかの実施形態において、画素に印加される電圧は、電圧源によって供給され得る。電圧源は、電圧の導入及び電圧の変更の間、容量性負荷の変動の影響を受ける場合がある。

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチ中に含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。

一実施形態はリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システムを含む。ＬＣＯＳシステムは、複数画素、画素電圧供給源（電圧源）、外部バッファ、及びローカル・バッファを備える。電圧源は、それらの画素にアナログ・ランプ波を供給するように構成される。外部バッファは、それらの画素から電圧源をバッファリングする（ｂｕｆｆｅｒ）ように構成される。ローカル・バッファは、その複数の画素のうちの一部の画素から外部バッファをバッファリングするように構成される。

他の例示の一実施形態は、ＬＣＯＳ ＩＣを備える。ＬＣＯＳ ＩＣは、集積回路入力線、複数画素、及び複数個の列ドライバを備える。集積回路入力線は、画素電圧供給信号を受信するように構成される。画素は、画素列及び画素行に配置される。各列ドライバは、画素の１つ以上の列に電気的に接続され、その画素の１つ以上の列から集積回路入力線をバッファリングするように構成される。

他の一実施形態は、ＬＣＯＳ ＩＣの一部の画素に対し電圧を駆動するための列ドライバを備える。列ドライバは、集積回路入力線上の電圧をサンプリングするように構成されるサンプル・ホールド回路を有する。サンプル・ホールド回路は一次キャパシタ、一次アンプ及びサンプル・スイッチを備える。一次アンプは、ＬＣＯＳ ＩＣの一部の画素から
集積回路入力線を少なくとも部分的にバッファリングするように構成される。サンプル・スイッチは、そのサンプル・スイッチが閉であるとき、集積回路入力線上の電圧が一次キャパシタと一次アンプとに対し印加されるべく、その集積回路入力線とその一次アンプとの間に接続される。

本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システムのブロック図。 本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システムのブロック図。 図１ＡのＬＣＯＳシステムにおいて実施され得る、一例の列ドライバのブロック図。

本明細書に記載の主題は、前述の欠点を解決する実施形態や、前述の環境においてのみ作動する実施形態に限られない。むしろ、本背景技術は、本明細書に記載のいくつかの実施形態が用いられる技術分野の一つの例を説明するために提供されているにすぎない。

本概要は、詳細を「発明を実施するための形態」に後述する着想の一部を簡単に紹介するものである。本概要は、本発明の主題に関する重要な特色や本質的特徴を特定することを意図したものでもなく、本発明の特許請求の範囲を決定する際の補助として用いられることを意図したものでもない。

本発明の付加的な特徴及び利点は後述の説明に示されており、ある程度は説明により明らかであるが、発明を実施することにより確認される場合もある。本発明の特徴及び利点は、添付の特許請求の範囲において特に示される手段や組み合わせによって実現及び達成できる。本発明の前述の及び他の特徴は、後述の説明及び添付の特許請求の範囲からより完全に明らかとなるが、後述の発明の実施によって確認される場合もある。

本発明の前述の及び他の利点と特徴をさらに明確にするために、添付の図面に示された本発明の具体的な実施形態を参照することによって、本発明についてより詳細に説明する。これらの図面は本発明の典型的な実施形態を示したものであり、したがって、本発明の範囲を限定するものと見なされない。添付の図面によって、本発明をさらに具体的にかつ詳細に説明する。

本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチ中に含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。例示の一実施形態は、複数画素と画素電圧供給源（電圧源）とを備えるリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）を含む。ＬＣＯＳシステムは外部バッファとローカル・バッファとを備える。外部バッファは、その画素から電圧源をバッファリングするように構成される。ローカル・バッファは、一部の画素から外部バッファをバッファリングするように構成される。その一部の画素から外部バッファをバッファリングすることによって、ローカル・バッファを含まないＬＣＯＳシステムと比較した際に、例えば、その外部バッファに与えられる容量性負荷の変量は低下し得る。本発明の追加の実施形態は、添付の図面によって説明する。

図１Ａは、本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム１００Ａのブロック図である。一般に、ＬＣＯＳシステム１００Ａは、光学信号を運ぶ光（光信号）の波長又はチャネルを選択するために使用される画像を書き込む。このＬＣＯＳシステム１００Ａは、リキッド・クリスタル・オ
ン・シリコン（ＬＣＯＳ）ＩＣ１２４Ａを制御するＦＰＧＡ（現場でプログラミング可能なゲート・アレイ）１０２などのドライバ・チップを備える。ＬＣＯＳ ＩＣ１２４Ａを制御するのに、ＦＰＧＡ１０２はコマンド、同期信号、デジタル・データ、変化するアナログ信号、デジタル信号、又はこれらの組合せを通信する。これに加えて、ＦＰＧＡ１０２はＬＣＯＳ ＩＣ１２４Ａから、様々な信号及び／又はデジタル・データ信号、出力同期信号、その他を受信し得る。

ＦＰＧＡ１０２は論理ブロックを備える集積回路（ＩＣ）であり、ＬＣＯＳ ＩＣ１２４Ａの１つ以上の制御機能を実行するように構成され得る。ＦＰＧＡ１０２は、ＬＣＯＳシステム１００Ａがユーザに届けられた後に、又はそのＦＰＧＡ１０２の製造に続いて、構成及び／又はプログラミングが行われ得る。いくつかの代替的な実施形態において、ドライバ・チップはＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ１０２と実質的に同等の性能を有する他の適切なドライバ・チップを備えてもよい。

ＦＰＧＡ１０２は、ＬＣＯＳ ＩＣ１２４に含まれる分波モジュール１１６と通信可能なデジタル・ポート１４２を備え得る。デジタル・ポートの一例は、一対のＬＶＤＳ（低電圧差動信号）を含んでもよい。ＦＰＧＡ１０２は、このデジタル・ポート１４２を通して分波モジュール１１６にデジタル・データを通信し得る。図１において、矢印１３２は分波モジュール１１６へのデジタル・データの通信を表す。デジタル・データは、ＬＣＯＳ ＩＣ１２４Ａ中に備えられる１つ以上の画素１２６Ａ〜１２６Ｉ（一般に、１つの画素１２６又は複数の画素１２６）用の同期信号及びデジタル画像データとして使用可能なデジタル・クロック信号を含み得るが、これに限定されない。デジタル画像データは、ＬＣＯＳ ＩＣ１２４Ａが表示する画像のデジタル表現を含む。デジタル画像データは、例えば１画素当たり６ビット、１画素当たり７ビット、又は１画素当たり８ビットでフォーマットされ得る。デジタル・データ、又はその一部分は、１つ以上の列ドライバ１１２Ａ〜１１２Ｃ（一般に、１つの列データ１１２又は複数の列データ１１２）に通信されることが可能であり、その後、画素１２６に通信されることが可能である。列ドライバ１１２及び画素１２６のさらなる詳細について、以下に示す。

ＦＰＧＡ１０２のいくつかの実施形態は複数個のデジタル・ポート１４２を備えてもよく、ＬＣＯＳ ＩＣ１２４Ａが複数個の分波モジュール１１６を備えてもよく、その両方であってもよい。ＦＰＧＡ１０２が複数個のデジタル・ポート１４２を備える実施形態において、ＦＰＧＡ１０２は、特定量又は設定量のデジタル・データを、デジタル・ポート１４２の各々を通して並列式に通信し得る。例えば、いくつかの実施形態において、ＦＰＧＡ１０２は３２個のデジタル・ポート１４２を備える。３２個のデジタル・ポート１４２の各々は、６０列の画素１２６を有する画素１２６のバンク用のデジタル画像データを通信してもよい。

ＦＰＧＡ１０２は、また、コマンド・デコーダ１０８へコマンドを通信するコマンド・ポート１４４を備え得る。図１において、矢印１３６はコマンド・デコーダ１０８へのコマンドの通信を表す。そのコマンドは、ＬＣＯＳ１２４Ａの実行用の１つ以上のアクション及び／又は機能を備え得る。例えば、コマンドは画素１２６の行を書き込む動作のタイミングを含んでよい。タイミング・コマンドは、コマンド・ポート１４４を介してＦＰＧＡ１０２によって制御され得る。これに加えて、またはこれに代えて、コマンドは、同期信号として使用可能なデジタル・クロック信号を含んでもよい。いくつかの実施形態において、ＦＰＧＡ１０２は複数個のコマンド・ポート１４４を備えてもよい。

コマンド・デコーダ１０８及びコマンド・ポート１４４は、また、追加の信号を通信してもよい。図１において、両方向の矢印１３４は、コマンド・ポート１４４とコマンド・デコーダ１０８との間の追加の信号の通信を表す。例えば、追加の信号は、補助的なデジ
タル・データ信号、リセット信号、ＬＣＯＳ ＩＣ１２４Ａからのデータ・アウト信号、及びＬＣＯＳ ＩＣ１２４Ａからの出力クロック信号を含み得るが、これらに限定されない。リセット信号と補助的なデジタル・データ信号とは、同期信号としてデジタル・クロック信号を含み得る。データ・アウト信号と出力クロック信号とは、ＬＣＯＳ ＩＣ１２４Ａの同期と作動状況とに関する情報を、ＦＰＧＡ１０２へ通信し得る。

ＦＰＧＡ１０２は、また、ＬＣＯＳアナログ・モジュール１１８とアナログ信号を通信するアナログ・モジュール１０４を備え得る。図１において、両方向の矢印１４６は、アナログ・モジュール１０４とＬＣＯＳアナログ・モジュール１１８との間の通信を表す。

ＦＰＧＡ１０２は、また、デジタル・アナログ変換器（ＤＡＣ）１０６へデジタル・ランプ信号を通信し得る。図１Ａにおいて、矢印１３８は、ＤＡＣ１０６へのデジタル・ランプ信号の通信を表す。ＤＡＣ１０６はそのデジタル・ランプ信号を受信し、そのデジタル・ランプ信号に関係したアナログ・ランプ信号を出力する。デジタル・ランプ信号は、ＤＡＣ１０６から出力されるアナログ・ランプ信号のアナログ電圧を表し該アナログ電圧に比例する２進数である。

いくつかの実施形態において、デジタル・ランプ信号は一連の２進数を含み、その一連の２進数は、初期電圧から終止電圧までのランプを示す単調に変化する電圧へと変換される。用語「ランプ」は、定義された速度で増加的に変化する挙動を指す。つまり、いくつかの実施形態において、デジタル・ランプ信号の初期の２進数は、およそ１２ボルト（Ｖ）と同じ高さであり得る初期電圧へと変換される。このデジタル・ランプ信号は、続いて、終止電圧まで単調に段階的に低下するアナログ・ランプ信号を生じる２進数を含み得る。これに代えて、デジタル・ランプ信号の初期２進数は、０Ｖと同じ低さである初期電圧に変換されることもできる。そのデジタル・ランプ信号は、続いて、終止電圧へ単調に段階的に上昇する電圧を生じる２進数を含み得る。いくつかの実施形態において、各段階は、デジタル・ランプ信号が電圧における所定の変化を生じる２進数を含む所定の時間間隔であってもよい。これに加えて、デジタル・ランプ信号は、ＬＣＯＳ材料の非線形光学応答を補正できるガンマ曲線に従って変化してもよい。

デジタル・ランプ信号は、単調にランプする電圧を生じる一連の２進数に限定されない。デジタル・ランプ信号は一連の２進数を含むことができ、この一連の２進数は電圧の複数パターン、すなわち複数列を生じる。例えば、デジタル・ランプ信号は、一組の増加する電圧とそれに続く一組の減少する電圧、若しくはその逆の組合せを生じる２進数を含むか、又はＬＣＯＳ ＩＣ１２４Ａの画素１２６を駆動する電圧の範囲にわたる電圧を生じる他の適切なパターンを含み得る。

前述されるように、ＤＡＣ１０６は、デジタル・ランプ信号をそのデジタル・ランプ信号中に含まれる２進数を表すアナログ・ランプ信号に変換する。したがって、そのアナログ・ランプ信号は、そのデジタル・ランプ信号のアナログ表現である。そのアナログ・ランプ信号は、そのデジタル・ランプ信号と同等か、又はそれに関係した増加的に変化する挙動を示し得る。このように、いくつかの実施形態において、アナログ・ランプ信号は初期電圧から終止電圧まで単調に変化し、変化する電圧信号を画素１２６に供給する。より詳細には、アナログ・ランプ信号は画素１２６に目標電圧を供給する。目標電圧は、アナログ・ランプ信号の初期電圧から終止電圧まで境界を含む範囲内にある定義された電圧である。ＬＣＯＳ ＩＣ１２４Ａは、少なくとも部分的に、目標電圧を画素１２６に対して駆動することによって作動する。

画素１２６の明度（ｂｒｉｇｈｔｎｅｓｓ）は画素１２６に供給される目標電圧の振幅によって定義され得る。ひいては、画素１２６の明度は、アナログ・ランプ信号の目標電
圧が所望の明度に相当する電圧と等しい時間にわたってアナログ・ランプ信号を駆動することによって制御される。画素１２６は複数レベルの明度を含んでもよい。例えば、いくつかの実施形態において、画素１２６が２５６通り以上のレベルの明度を表示するようにプログラミングすることもできる。画素１２６に目標電圧を供給する工程は、「画像の書き込み」と示され得る。

これに加えて、アナログ・ランプ信号は、画素１２６の書き込み周期あたりに１度、初期電圧から終止電圧まで単調に変化する。この初期電圧と終止電圧とは、定期的に変化するか、入れ替わるか、又は繰り返してもよい。つまり、第１の書き込み周期において、終止電圧は初期電圧よりも高くあり得る。第２の書き込み周期において、この初期電圧は、該終止電圧よりも高くてもよい。第３の書き込み周期において、該終止電圧は、再び該初期電圧よりも高くてもよい。該初期電圧と該終止電圧とは、このパターンで変化し続けてよい。

アナログ・ランプ信号を画素１２６に供給するタイミングを決定するために、ＦＰＧＡ１０２は、また、ランプ・カウンタ・イネーブル信号をＬＣＯＳ ＩＣ１２４Ａに備えられるランプ・カウンタ１１４に通信し得る。図１において、矢印１４０は、ランプ・カウンタ・イネーブル信号のランプ・カウンタ１１４への通信を表す。一般に、ランプ・カウンタ１１４は、ＦＰＧＡ１０２からランプ・カウンタ・イネーブル信号を受信し、これによってランプ・カウンタ１１４がイネーブルされる、すなわち、オンとされる。イネーブルされると、ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号を受信することによって生じているデジタル・ランプ信号の所定の時間間隔の数を計数するか、追跡する。デジタル・ランプ信号の所定の時間間隔の数は、アナログ・ランプ信号の所定の時間間隔の数と同等であるか、又はそれに関し得る。より詳細には、いくつかの実施形態において、デジタル・ランプ信号はランプ・クロック信号を含んでもよい。ランプ・クロック信号は、同期信号として機能し得る。ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号の受信に続くランプ・クロック信号中に含まれる所定の時間間隔の数を追跡しても、計数してもよい。ランプ・カウンタ１１４は所定の時間間隔の数を指し示すランプ・ステップ信号を出力しても、さもなければ、それを利用可能にしてもよい。

ランプ・カウンタ１１４は、列ドライバ１１２に接続され得る。このランプ・カウンタ１１４は、ランプ・ステップ信号を列ドライバ１１２に通信し得る。これによって、ランプ・カウンタ１１４とランプ・ステップ信号とが特定の時間におけるアナログ・ランプ信号の電圧を決定することに使用され得る。つまり、デジタル・ランプ信号の初期の２進数に起因する初期電圧、所定の時間間隔あたりの所定の電圧変化、及びランプ・ステップ信号が分かっている場合に、アナログ・ランプ信号の電圧は算出され得る。

再びＤＡＣ１０６に言及して、ＤＡＣ１０６を出るアナログ・ランプ信号（線１４８によって示される）は、外部バッファ１５０に入る。外部バッファ１５０は、ＬＣＯＳ ＩＣ１２４ＡからＤＡＣ１０６及び／又はＦＰＧＡ１０２をバッファリングし得る。アナログ・ランプ信号は、外部バッファ１５０からＬＣＯＳ ＩＣ１２４Ａに入り、列ドライバ１１２に供給され、その後、アレイ・コア１２０中に備えられる画素１２６に供給される。

各々の画素１２６は、ＮＭＯＳ／ＰＭＯＳ相補型スイッチ、金属−絶縁体−金属（ＭＩＭ）キャパシタ、及び上層金属（ｔｏｐ−ｌａｙｅｒ ｍｅｔａｌ）の一部分を備え得る。相補型スイッチは、列ドライバ１１２によって供給される電圧を線形に伝達し画素１２６に入力することを可能とする。ＭＩＭキャパシタは、フィールド時間における電荷漏れを制限するべく十分な容量性記憶領域を提供するために備えられ得る。

本実施形態及び他の実施形態において、アレイ・コア１２０は、列と行とに編成され得る画素１２６を備える。各々の列ドライバ１１２は、列配線１３０Ａ〜１３０Ｃ（一般に、列配線１３０）を介して対応する列の画素１２６に供給する。図示される実施形態において、アレイ・コア１２０は９個の画素１２６Ａ〜１２６Ｉを備える。しかしながら、その図示は限定されるものではない。アレイ・コア１２０が９個以上の画素１２６を備え得ることを説明するには、楕円が含まれる。いくつかの実施形態において、アレイ・コア１２０は複数の列バンクへと分離されてもよく、その列バンクはデジタル・ポート１４２の１つに接続され得る（前述に詳しい）。

各行の画素１２６は、行配線１２８Ａ〜１２８Ｃ（一般に、行配線１２８）を介して行デコード１１０に電気的に接続されてよく、各列の画素１２６は、列配線１３０を介して列ドライバ１１２の１つに電気的に接続され得る。

行デコード１１０はコマンド・デコーダ１０８からコマンドを受信し得る。詳細には、行デコード１１０は、行内の画素１２６の起動に関するコマンドを受け取り得る。その行デコード１１０は、その後、行イネーブル・アンプ１２２Ａ〜１２２Ｃ（一般に、行イネーブル・アンプ１２２）を通して行配線１２８の１つに沿って、行内の画素１２６へ起動に関するコマンドを通信し得る。起動信号は、目標電圧に駆動されるように、この受信画素（つまり、行イネーブル・アンプ１２２に接続される行の画素１２６）をイネーブルする、すなわち、トリガする。起動されると、行の画素１２６は、列ドライバ１１２から信号を受信する（後述に詳しい）。

いくつかの実施形態において、画素１２６は１行ずつ書き込まれ得る。つまり、第１の行イネーブル・アンプ１２２Ａは、第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃに第１の行配線１２８Ａを通して起動信号を通信する。第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃが書き込まれた後に、第２の行イネーブル・アンプ１２２Ｂが、それから第４の画素１２６Ｄ、第５の画素１２６Ｅ及び第６の画素１２６Ｆに第２の行配線１２８Ｂを通して起動信号を通信する。

いくつかの実施形態において、列ドライバ１１２は、画素１２６へ電圧を供給するアナログ・ランプ信号を再バッファリングするローカル・バッファを備える。したがって、ＬＣＯＳ ＩＣ１２４Ａは、ＦＰＧＡ１０２又は画素電圧供給源（一般に、電圧源として言及される）として機能し得る他のドライバ回路へ、電気的に接続され得る。電圧源は、画素１２６に動力を供給する画素電圧供給信号（供給信号）を供給する。本実施形態及び他の実施形態において、供給信号は、ＤＡＣ１０６に対し入力されるデジタル・ランプ信号であり、そのデジタル・ランプ信号を表すアナログ・ランプ信号へと変換される。ひいては、これらの実施形態及び他の実施形態において、ＬＣＯＳ ＩＣ１２４Ａから見るとき、電圧源はアナログ・ソースと見なされ得る。

ＤＡＣ１０６から出力されるアナログ・ランプ信号は、外部バッファ１５０を通して進行する。外部バッファ１５０は、ＬＣＯＳ ＩＣ１２４Ａから電圧源（つまり、ＦＰＧＡ１０２）をバッファリングするように構成される。ＬＣＯＳ ＩＣ１２４Ａから電圧源をバッファリングすることによって、電圧源により安定した負荷が印加され得る。例えば、ＦＰＧＡ１０２がＤＡＣ１０６へデジタル・ランプ信号を供給する場合、ＬＣＯＳ ＩＣ１２４ＡによってＦＰＧＡ１０２にかけられる負荷は、外部バッファ１５０によってバッファリングされ得る。

アナログ・ランプ信号はその外部バッファ１５０を出るとともに、集積回路入力線（ＩＣ入力）１５２上でＬＣＯＳ ＩＣ１２４Ａに入り得る。ＩＣ入力１５２は、外部バッファ１５０及び列ドライバ１１２に電気的に接続され得る。

いくつかの実施形態において、ＩＣ入力１５２は、サンプル・スイッチ１５６Ａ〜１５６Ｃ（一般に、サンプル・スイッチ１５６）に電気的に接続されてよく、そのサンプル・スイッチ１５６Ａ〜１５６Ｃは、各々の列ドライバ１１２中に備えられるローカル・バッファ１５４Ａ〜１５４Ｃ（一般に、ローカル・バッファ１５４）にさらに接続される。この例示の構造において、サンプル・スイッチ１５６は、ローカル・バッファ１５４へのアナログ・ランプ信号の導入を制御し得る。本明細書で使用されるように、サンプル・スイッチ１５６又は他の任意のスイッチが開のとき、そのサンプル・スイッチ１５６はローカル・バッファ１５４へのアナログ・ランプ信号の導入を妨げる。それに伴って、サンプル・スイッチ１５６が閉のとき、そのサンプル・スイッチはローカル・バッファ１５４へアナログ・ランプ信号を導入させる。この「開」及び「閉」の決まりは、本明細書を通して使用される。

いくつかの代替的な実施形態において、列ドライバ１１２に備えられるローカル・バッファ１５４はＩＣ入力１５２へ接続される。これらの実施形態において、サンプル・スイッチ１５６はローカル・バッファ１５４と画素１２６との間に接続されてよく、サンプル・スイッチ１５６は対応する列配線１３０に沿った他の場所に備えられてよく、また、サンプル・スイッチ１５６は省略されてもよい。代替的な実施形態のいくつかの追加の詳細は、図１Ｂへの参照に含まれる。

作動時には、およその初期電圧と特定の一部の画素１２６用のおよその目標電圧との間にアナログ・ランプ信号があるとき、サンプル・スイッチ１５６は閉であり得、したがって、アナログ・ランプ信号をローカル・バッファ１５４へ導入させる。ローカル・バッファ１５４は、ローカル・バッファ１５４へ電気的に接続される一部の画素１２６に対して目標電圧を駆動し得る。

一部の画素１２６に対して目標電圧を駆動している間、これに加えて、ローカル・バッファ１５４は、その一部の画素１２６から外部バッファ１５０及び／又は電圧源をバッファリングし得る。ローカル・バッファ１５４を備えない実施形態と比較した際に、外部バッファ１５０及び／又は電圧源をバッファリングすることは、その外部バッファ１５０及び／又は電圧源に与えられる負荷及び／又は負荷変動を低下させ得る。負荷及び／又は負荷変動は、例えば、画素１２６と列配線１３０との容量によるものであり得る。ローカル・バッファ１５４は、したがって外部バッファ１５０のスルー・レートを、アナログ・ランプ信号のスルー・レートと実質的に合わせることができ、及び／又は、外部バッファ１５０から画素１２６と列配線１３０の容量を隠すことによって、外部バッファ１５０のスルー・レートを増加させることができる。

およその目標電圧と特定の一部の画素１２６用のおよその終止電圧との間にアナログ・ランプ信号があるとき、サンプル・スイッチ１５６は開であって、ローカル・バッファ１５４へのアナログ・ランプ信号の導入を妨げ得る。サンプル・スイッチが開であるとき、ローカル・バッファ１５４と一部の画素１２６とからの負荷を、外部バッファ１５０及び／又は電圧源から取り除き得る。

本実施形態及び他の実施形態において、画素１２６は、ローカル・バッファ１５４と各々の列に接続されるサンプル・スイッチ１５６とを備える列ドライバ１１２と共に、列に配置される。したがって、各々の列ドライバ１１２中に備えられるローカル・バッファ１５４は、その画素列からＩＣ入力１５２をバッファリングし、その画素列への供給電圧の導入を制御するように構成され得る。ひいては、ローカル・バッファ１５４とサンプル・スイッチ１５６とを各々の列に接続することによって、各々の列によって与えられる負荷を外部バッファ１５０及び／電圧源から個別に取り除き得る。結果として、ローカル・バ
ッファ１５４と各々の列に接続されるサンプル・スイッチ１５６とを備えない実施形態ほど大きい容量の変化を外部バッファ１５０が「見る」ことは可能でない。これに加えて、目標電圧に達したとき、外部バッファ１５０及び／又は電圧源から全ての画素１２６と列配線１３０との累積的負荷がバッファリングされてもよい。例示の列ドライバのいくつかの追加の詳細は、図２への参照に提供される。

例えば、第１の画素１２６Ａは２Ｖの目標電圧を有してよく、第２の画素１２６Ｂは４Ｖの目標電圧を有してもよい。初期電圧は０Ｖであってよく、終止電圧は６Ｖであってもよい。これらの目標電圧（つまり、第１の画素１２６Ａが２Ｖで、第２の画素１２６Ｂが４Ｖ）を書き込むために、第１の行イネーブル・アンプ１２２Ａは、第１の行配線１２８Ａを通して第１の画素１２６Ａと第２の画素１２６Ｂとへ起動信号を通信する。アナログ・ランプ電圧が０Ｖとおよそ２Ｖとの間にあるとき、第１のサンプル・スイッチ１５６Ａと第２のサンプル・スイッチ１５６Ｂとは閉である。第１のローカル・バッファ１５４Ａと第２のローカル・バッファ１５４Ｂとは、それぞれ第１の画素１２６Ａと第２の画素１２６Ｂとに対して、アナログ・ランプ電圧又はこれらの一部分を駆動する。この時間の間、ローカル・バッファ１５４は、画素１２６と列配線１３０とから外部バッファ１５０及び／又は電圧源をバッファリングする。

アナログ・ランプ電圧が２Ｖに達するとき、第１のサンプル・スイッチ１５６Ａが開くが、第２のサンプル・スイッチ１５６Ｂは閉のままである。第１のサンプル・スイッチ１５６Ａを開くことによって、第１の画素１２６Ａ、第４の画素１２６Ｄ、第７の画素１２６Ｇ及び第１の列配線１３０Ａによって与えられる全ての負荷は、外部バッファ１５０及び／又は電圧源から取り除かれる。アナログ・ランプ電圧が４Ｖに達するとき、第２のサンプル・スイッチ１５６Ｂが開く。第１のサンプル・スイッチ１５６Ａと第２のサンプル・スイッチ１５６Ｂとが開くのに伴い、画素（第１の画素１２６Ａ、第４の画素１２６Ｄ、第７の画素１２６Ｇ、第２の画素１２６Ｂ、第５の画素１２６Ｅ及び第８の画素１２６Ｈ）と第１の列配線１３０Ａ及び第２の列配線１３０Ｂとによって与えられる負荷は、外部バッファ１５０及び／又は電圧源から取り除かれ、アナログ・ランプ電圧は、６Ｖの終止電圧まで単調に変化し続ける。

図１Ｂは、本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム１００Ｂ（第２のＬＣＯＳシステム１００Ｂ）のブロック図である。第２のＬＣＯＳシステム１００Ｂは、図１Ａに記載のＬＣＯＳシステム１００Ａと実質的に類似しており、必然的に図１Ａにおいて記述される１つ以上の構成要素（例えば、１０２，１１２，１０６，１５０，１５２，１１０，１２２，１２６，１２８及び１３０）を含む。これらの構成要素のいくつかの詳細は、図１Ｂにおいて繰り返さない。第２のＬＣＯＳシステム１００Ｂは、しかしながら、さらに簡易化されたブロック図であり、図１Ａにおいて前述される１つ以上の構成要素（例えば、１４４，１４２，１０４，１１８，１１６，１１４及び１０８）を省略する。これらの構成要素は第２のＬＣＯＳシステム１００Ｂ中に明示的には含まれていないが、しかしながら、これらの構成要素とそれに関連する機能とが第２のＬＣＯＳシステム１００Ｂに含まれることが認められる。これに加えて、さらなる簡易性のため、図１Ｂは、図１Ａ中で図示される画素１２６と実質的に類似し、対応している６個の画素１２６Ｊ〜１２６Ｏ（一般に、画素１２６）を備える。第２のＬＣＯＳシステム１００Ｂ中の画素１２６は、図１Ａにおいて記述されるように、列配線１３０と行配線１２８を有する列と行とに編成される。

図１ＡのＬＣＯＳシステム１００Ａと図１Ｂの第２のＬＣＯＳシステム１００Ｂとの間の主要な違いは、列ドライバ１１２の構造である。第２のＬＣＯＳシステム１００Ｂは、列ドライバ１１２を備え得る第２のＬＣＯＳ ＩＣ１２４Ｂを有する。第２のＬＣＯＳ ＩＣ１２４Ｂにおいて、列ドライバ１１２は、第４のローカル・バッファ１５４Ｄと下流
側切替スイッチ１５８Ａ及び１５８Ｂ（一般に、下流側切替スイッチ１５８）とを備える。

一般に、第４のローカル・バッファ１５４Ｄと下流側切替スイッチ１５８とは、それぞれ、図１Ａにおいて記述されるローカル・バッファ１５４とサンプル・スイッチ１５６とに実質的に類似している。しかしながら、第２のＬＣＯＳ ＩＣ１２４Ｂにおいて、第４のローカル・バッファ１５４Ｄは２列の画素１２６の上流に位置する。このことから、第４のローカル・バッファ１５４Ｄは、２列の画素１２６とそれに関連する列配線１３０とから外部バッファ１５０及び／又は電圧源をバッファリングする。なお、図１Ｂにおいて、第４のローカル・バッファ１５４Ｄは２列の配線をバッファリングする。しかしながら、この説明は限定されることを意図しない。代替的な実施形態において、第２のＬＣＯＳ
ＩＣ１２４Ｂは、３列以上の画素をバッファリングする第４のローカル・バッファ１５４Ｄを備えてもよい。

第４のローカル・バッファ１５４Ｄを備えない実施形態と比較した際に、それらの列の画素１２６と列配線１３０とから外部バッファ１５０及び／又は電圧源をバッファリングすることによって、第４のローカル・バッファ１５４Ｄは、外部バッファ１５０及び／又は電圧源に与えられる負荷及び／又は負荷変動を低下させる。図１Ａに記載のローカル・バッファ１５４のように、第４のローカル・バッファ１５４は同様に外部バッファ１５０のスルー・レートに作用し得る。

下流側切替スイッチ１５８は、第４のローカル・バッファ１５４Ｄと列配線１３０との間に位置してもよい。前述されるように、下流側切替スイッチ１５８は、画素１２６へのアナログ・ランプ信号の導入を制御する。

図２は、図１ＡのＬＣＯＳシステム１００Ａに含まれ得る、一例の列ドライバ２００のブロック図である。列ドライバ２００は、列配線２０４を介して１列の画素２０２と電気的に接続され得る。列ドライバ２００は、その画素列２０２へ目標電圧を供給するように構成され得る。これに加えて、列ドライバ２００は、画素列２０２から集積回路入力線（ＩＣ入力）２０６バッファリングするように構成されてもよい。

画素列２０２からＩＣ入力をバッファリングするために、列ドライバ２００は一次回路２１０を備えてもよい。一次回路２１０の一般目的は、画素列２０２中に含まれる一部の画素２１４へ目標電圧を供給することを含み得る。一次回路２１０は、サンプル・ホールド回路２１６を備えてもよい。サンプル・ホールド回路２１６は、ＩＣ入力２０６上の供給信号の電圧をサンプリングする。ＩＣ入力２０６は、一次アンプ２０８のローカル入力線２２０への供給信号の導入を制御するサンプル・スイッチ２１８に接続され得る。サンプル・スイッチ２１８が閉である間、ＩＣ入力２０６上の供給信号は一次アンプ２０８へ供給する。一次アンプ２０８は列配線２０４上に出力信号を生成し、一次キャパシタ２２２は充電される。サンプル・スイッチ２１８が開であるとき、一次アンプ２０８は列配線２０４上に出力信号を生成し続け、一次キャパシタ２２２上の電荷に整合する。しかしながら、サンプル・スイッチ２１８が開であるとき、供給信号はローカル入力線２２０へ入力を提供しなくなり、該ローカル入力線２２０は一次キャパシタ２２２によって供給される。

本実施形態及び他の実施形態において、ＩＣ入力２０６は、前述されるように、所定の時間間隔あたり所定の電圧変化で初期電圧から終止電圧まで単調に変化するアナログ・ランプ信号を含む。初期電圧と終止電圧との間で、アナログ・ランプ信号は目標電圧に達し、その目標電圧は一部の画素２１４に対して駆動される。ＩＣ入力２０６が初期電圧から目標電圧まで変化する間、サンプル・スイッチ２１８は閉である。したがって、ＩＣ入力
２０６（つまり、そのアナログランプ信号）は一次アンプ２０８へ供給される。一次アンプ２０８は列配線２０４上に出力信号を生成し、一次キャパシタ２２２は充電される。そのアナログ・ランプ信号が目標電圧に達するとき、サンプル・スイッチ２１８が開き、それによって一次アンプ２０８への供給が取り除かれる。一次アンプ２０８は無限大に近い入力インピーダンスを含んでもよく、したがって、その一次アンプ２０８は、一次キャパシタ２２２が実質的に放電することなく、列配線２０４上に一次キャパシタ２２２上の電荷と等しい出力信号を生成する。

いくつかの実施形態において、サンプル・スイッチ２１８はデジタル・コンパレータ２２４によって制御される。デジタル・コンパレータ２２４は、例えば、正側入力線２３０において目標カウント信号を、負側入力線２３２においてランプ・ステップ信号を受信する。本実施形態及び他の実施形態において、目標カウント信号は、アナログ・ランプ信号が目標電圧に達するのに要求される時間間隔の数を指し示してよく、それに伴って、どのくらい長くサンプル・スイッチ２１８が閉のままであるかを指し示し得る。目標カウント信号は、ＬＣＯＳ ＩＣを制御するＦＰＧＡからデジタル・データを受信する分波モジュール２３４から通信されてよい。例えば、図１と図２とを統合したものに関して、ＦＰＧＡ１０２は分波モジュール１１６／２３４へデジタル・データを通信し得る。そのデジタル・データは、列ドライバ１１２／２００へ、及び、より詳細には、正側入力線２３０へ通信可能な目標カウント信号を含み得る。

引き続き図１及び図２に関して、ランプ・ステップ信号は、アナログ・ランプ信号がＩＣ入力２０６へ印加されている時間間隔の数を指し示し得る。ランプ・ステップ信号は、ランプ・カウンタ１１４／２３６から通信されてよい。つまり、ランプ・カウンタ１１４／２３６は、そのランプ・カウンタ１１４／２３６の計数を開始するＦＰＧＡ１０２から、ランプ・カウンタ・イネーブル信号を受信し得る。ランプ・カウンタ・イネーブル信号は、また、アナログ・ランプ信号がＩＣ入力２０６へ印加される第１の時間間隔を表してもよい。ランプ・ステップ信号は、その後、アナログ・ランプ信号がローカル入力線２２０に供給する時間間隔の数を追跡する。

いくつかの実施形態において、デジタル・コンパレータ２２４は、ランプ・ステップ信号が目標カウント信号未満の間、サンプル・スイッチ２１８を閉に保つ。ランプ・ステップ信号が目標カウント信号以上のとき、サンプル・スイッチ２１８は開である。

これに加えて、いくつかの実施形態において、列ドライバ２００はフラッシュ回路２１２を備えてもよい。フラッシュ回路２１２の一般目的は、その画素列２０２中に含まれる一部の画素２１４へフラッシュ信号を供給することを含み得る。フラッシュ回路２１２は、フラッシュ・アンプ２４２を備える第２のサンプル・ホールド回路を備えてもよい。いくつかの実施形態において、フラッシュ・アンプ２４２は、一次アンプ２０８と共に作動し、その画素列２０２からＩＣ入力をバッファリングするように構成されてもよい。

本発明は、本発明の本質から逸脱することなく、他の具体的な形態によって具体化されてもよい。本明細書に記載の実施形態は、説明の目的においてのみ示されるものであり、本発明の実施形態に限定することを意図するものではない。そのため、本発明の主題は、前述の実施形態ではなく、特許請求の範囲によって示されるものである。特許請求の範囲と同等の意味及び範囲におけるいかなる変更も、本明細書に記載の発明の本質から逸脱しない。

Claims (20)

1. 複数の画素と、
   前記複数の画素にアナログ・ランプ信号を供給するように構成されている画素電圧供給源と、
   前記複数の画素から前記画素電圧供給源をバッファリングするように構成されている外部バッファと、
   前記複数の画素の一部から前記外部バッファをバッファリングするように構成されているローカル・バッファとを備える、リキッド・クリスタル・オン・シリコン・システム。
2. 前記ローカル・バッファは前記画素の前記一部に目標電圧を供給するように構成されている一次アンプを備える、請求項１に記載のリキッド・クリスタル・オン・シリコン・システム。
3. 前記アナログ・ランプ信号は初期電圧から終止電圧まで単調に変化し、前記リキッド・クリスタル・オン・シリコン・システムはサンプル・スイッチをさらに備え、該サンプル・スイッチは、前記アナログ・ランプ信号が前記初期電圧と目標電圧との間にあるときに、時間の少なくとも一部の間、前記ローカル・バッファへ前記アナログ・ランプ信号を導入するように、及び、前記アナログ・ランプ信号が前記目標電圧と前記終止電圧との間にあるときに、前記ローカル・バッファへの前記アナログ・ランプ信号の導入を妨げるように構成されている、請求項１に記載のリキッド・クリスタル・オン・シリコン・システム。
4. 前記サンプル・スイッチはデジタル・コンパレータによって制御される、請求項３に記載のリキッド・クリスタル・オン・シリコン・システム。
5. 前記デジタル・コンパレータは、前記アナログ・ランプ信号が前記目標電圧に達するまでの時間間隔の数を指し示す目標カウント信号と、前記アナログ・ランプ信号が前記ローカル・バッファへ供給されている時間間隔の数を指し示すランプ・ステップ信号とを比較するように構成されている、請求項４に記載のリキッド・クリスタル・オン・シリコン・システム。
6. 前記ランプ・ステップ信号が前記目標カウント信号未満である間、前記デジタル・コンパレータは前記サンプル・スイッチを閉に保持する、請求項５に記載のリキッド・クリスタル・オン・シリコン・システム。
7. 前記複数の画素は複数の画素列に配置され、
   前記ローカル・バッファは複数のローカル・バッファの１つであり、
   前記複数のローカル・バッファの各々は、前記複数の画素列のうちの１つから前記外部バッファをバッファリングするように構成されている、請求項１に記載のリキッド・クリスタル・オン・シリコン・システム。
8. 前記複数の画素は複数の画素列に配置され、
   前記ローカル・バッファは、前記複数の画素列の一部から前記外部バッファをバッファリングするように構成される、請求項１に記載のリキッド・クリスタル・オン・シリコン・システム。
9. 複数の下流側サンプル・スイッチをさらに備え、前記複数の下流側サンプル・スイッチの各々は、前記ローカル・バッファと前記複数の画素列の前記一部の１つとの間に位置し、前記複数の画素列の前記一部の１つへ前記アナログ・ランプ信号を導入するように構成
   されている、請求項８に記載のリキッド・クリスタル・オン・シリコン・システム。
10. 前記ローカル・バッファは、前記外部バッファのスルー・レートが実質的に前記アナログ・ランプ信号のスルー・レートに合うように構成されている、請求項１に記載のリキッド・クリスタル・オン・シリコン・システム。
11. 画素電圧供給信号を受信するように構成されている集積回路入力線と、
    画素列および画素行に配置されている複数の画素と、
    複数の列ドライバとを備え、前記複数の列ドライバの各々は１つ以上の画素列に電気的に接続されており、前記１つ以上の画素列から前記集積回路入力線をバッファリングするように構成されている、リキッド・クリスタル・オン・シリコン集積回路。
12. 前記画素電圧供給信号は、初期電圧から終止電圧まで単調に変化するアナログ・ランプ信号を含み、前記複数の列ドライバの各々は、前記画素電圧供給信号を受信し、前記初期電圧と前記終止電圧との間の１つの電圧に等しい目標電圧を前記１つ以上の画素列へ供給するように構成されている、請求項１１に記載のリキッド・クリスタル・オン・シリコン集積回路。
13. 前記複数の列ドライバの各々は複数の画素列へ電気的に接続されており、前記複数の列ドライバの各々はローカル・バッファを備え、前記複数の画素列から前記集積回路入力線を少なくとも部分的にバッファリングするように構成されている、請求項１１に記載のリキッド・クリスタル・オン・シリコン集積回路。
14. 前記複数の列ドライバの各々は、複数の下流側切替スイッチをさらに備え、前記複数の下流側切替スイッチの各々は、前記複数の画素列の１つへ電気的に接続されている、請求項１３に記載のリキッド・クリスタル・オン・シリコン集積回路。
15. 前記複数の列ドライバの各々は、
    前記１つ以上の画素列に対し電圧を駆動し、前記１つ以上の画素列から前記集積回路入力線を少なくとも部分的にバッファリングするように構成されている一次アンプと、
    前記集積回路入力線に対する前記一次アンプの接続及び切断を行うように構成されているサンプル・スイッチとを備える、請求項１１に記載のリキッド・クリスタル・オン・シリコン集積回路。
16. 前記サンプル・スイッチは１つ以上のデジタル信号によって制御される、請求項１５に記載のリキッド・クリスタル・オン・シリコン集積回路。
17. 前記複数の列ドライバの各々はフラッシュ・アンプをさらに備え、該フラッシュ・アンプは、フラッシュ電圧で前記１つ以上の画素列をフラッシュし、該画素列から前記集積回路入力線を少なくとも部分的にバッファリングするように構成されている、請求項１６に記載のリキッド・クリスタル・オン・シリコン集積回路。
18. リキッド・クリスタル・オン・シリコン集積チップの一部の画素に対し電圧を駆動するための列ドライバであって、前記列ドライバは、
    集積回路入力線上の電圧をサンプリングするように構成されているサンプル・ホールド回路を備え、前記サンプル・ホールド回路は、
    一次キャパシタと、
    前記一部の画素から前記集積回路入力線を少なくとも部分的にバッファリングするように構成されている一次アンプと、
    サンプル・スイッチであって、前記サンプル・スイッチが閉であるとき、前記集積
    回路入力線上の前記電圧が前記一次キャパシタと前記一次アンプとに対し印加されるべく、前記集積回路入力線と前記一次アンプとの間に接続されているサンプル・スイッチとを備える、列ドライバ。
19. 前記列ドライバは、前記一部の画素へフラッシュ電圧を供給するように構成されているフラッシュ・アンプをさらに備える、請求項１８に記載の列ドライバ。
20. 前記集積回路入力線上の前記電圧は、初期電圧から終止電圧まで単調に変化するアナログ・ランプ信号を含み、前記列ドライバはデジタル・コンパレータをさらに備え、前記デジタル・コンパレータは、前記アナログ・ランプ信号が前記初期電圧と目標電圧との間にある時間の少なくとも一部の間、前記サンプル・スイッチを閉じ、前記アナログ・ランプ信号が前記目標電圧と前記終止電圧との間にあるとき、前記サンプル・スイッチを開く、請求項１８に記載の列ドライバ。

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