KR101547565B1 - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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Abstract

표시 장치 및 표시 장치의 구동 방법이 제공된다. 본 발명의 실시예들에 따른 표시 장치는 다수의 게이트 라인과 데이터 라인이 교차된 영역에 정의된 다수의 화소를 포함하는 표시 패널, 타이밍 컨트롤러에서 제공되는 클럭 생성 제어 신호 및 게이트 온 전압을 이용하여, 게이트 클럭 신호 제공하는 클럭 생성부 및 게이트 클럭 신호에 응답하여, 게이트 라인에 게이트 신호를 제공하는 게이트 구동부를 포함하되, 게이트 신호는 제1 게이트 온 레벨을 가지는 프리차지(pre-charge) 구간과 제1 게이트 온 레벨보다 높은 제2 게이트 온 레벨을 가지는 메인차지(main-charge) 구간을 포함한다.
액정 표시 장치, 프리차지, 게이트 라인

Description

표시 장치 및 이의 구동 방법{Display and driving method of the same}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; 이하, LCD라 함)는 기준 전극과 컬러 필터 등이 형성되어 있는 색필터 표시판과, 스위칭 소자와 화소 전극 등이 형성되어 있는 박막트랜지스터 기판 사이에 액정층이 개재된다. 그리고, 화소 전극과 기준 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현한다.
한편, 액정 표시 장치의 해상도가 증가하여 화소들의 수가 증가함에 따라, 각 화소들을 보다 효과적으로 차지시키기 위하여 각 게이트 라인에 인가되는 게이트 신호들을 서로 오버랩하여 구동하고 있다. 그런데, 이와 같은 방식으로 구동되는 액정 표시 장치에서는 화소간의 크로스토크(crosstalk)에 의한 화질 불량이 발생할 수 있어, 이를 해결하기 위한 방법들이 연구/개발되고 있다.
본 발명이 해결하고자 하는 과제는, 화질 불량이 개선된 표시 장치 및 이의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 태양에 따른 표시 장치는 다수의 게이트 라인과 데이터 라인이 교차된 영역에 정의된 다수의 화소를 포함하는 표시 패널, 타이밍 컨트롤러에서 제공되는 클럭 생성 제어 신호 및 게이트 온 전압을 이용하여, 게이트 클럭 신호 제공하는 클럭 생성부 및 게이트 클럭 신호에 응답하여, 게이트 라인에 게이트 신호를 제공하는 게이트 구동부를 포함하되, 게이트 신호는 제1 게이트 온 레벨을 가지는 프리차지(pre-charge) 구간과 제1 게이트 온 레벨보다 높은 제2 게이트 온 레벨을 가지는 메인차지(main-charge) 구간을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 태양에 따른 표시 장치는 제1 방향으로 나란힌 인접하여 배열된 제1 및 제2 게이트 라인, 제1 및 제2 데이터 라인과 교차하여 배열된 데이터 라인, 데이터 라인 및 제1 게이트 라인에 커플링된 제1 화소 및 데이터 라인 및 제2 게이트 라인에 커플링된 제2 화소를 포함하되, 제1 및 제2 화소가 상기 데이터 라인을 통하여 동시에 데이터 신호를 인가받는 동안, 데이 터 라인에서 제2 화소로 흐르는 전류의 양은 데이터 라인에서 제1 화소로 흐르는 전류의 양보다 적다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치의 구동 방법은 올라가는 계단 형태의 제1 게이트 신호에 응답하여, 제1 게이트 라인에 연결된 화소들을 차지하는 단계 및 올라가는 계단 형태의 제2 게이트 신호에 응답하여, 제1 게이트 라인에 인접한 제2 게이트 라인에 연결된 화소들을 차지하는 단계를 포함하되, 제1 및 제2 게이트 신호는 각각 제1 게이트 온 레벨 및 제1 게이트 온 레벨보다 높은 제2 게이트 온 레벨을 가지는 올라가는 계단 형태의 신호이며, 제2 게이트 신호가 제1 게이트 온 레벨인 구간은 제1 게이트 신호가 제2 게이트 온 레벨인 구간과 오버랩된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 첨부된 도면들을 참조하여, 본 발명의 실시예들에 따른 액정 표시 장치에 대하여 자세히 설명한다.
도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 한 화소의 등가 회로도이며, 도 3은 도 1의 다수의 화소의 구조를 설명하는 예시적인 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 액정 표시 장치(10)는 표시 패널(300), 타이밍 컨트롤러(500), 클럭 생성부(600), 게이트 구동부(400) 및 데이터 구동부(700)를 포함한다.
표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표 시부(PA)로 구분된다. 여기서, 비표시부(PA)는 제1 기판(도 2의 100 참조)이 제2 기판(도 2의 200 참조)보다 더 넓게 형성되어 영상이 표시되지 않는 부분일 수 있다.
표시부(DA)는 다수의 게이트 라인(G1~G2n), 다수의 데이터 라인(D1~Dm), 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여 영상을 표시한다. 게이트 라인(G1~G2n)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
도 2를 참조하여 도 1의 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 예를 들어, i번째(i=1~2n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함한다. 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 a-Si(amorphous - silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)이다.
이러한 화소들은 예컨대, 도 3에 도시된 바와 같이 각 화소의 데이터 라인 방향 길이가 게이트 라인 방향 길이보다 길도록 형성되어 있고, 데이터 라인(D1~Dm)을 따라 순차적으로 적색, 녹색, 청색의 색필터(R, G, B)가 반복 배열되 어 각 게이트 라인에 연결된 화소들은 동일한 색상을 표시할 수 있다. 여기서, 데이터 라인 방향은 데이터 라인(D1~Dm)이 연장되어 있는 방향일 수 있으며, 게이트 라인 방향은 게이트 라인(G1~G2n)이 연장되어 있는 방향일 수 있다.
타이밍 컨트롤러(500)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호는 예컨대, 수직 동기 신호(Vsync)와 수직 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 컨트롤러(500)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 데이터 제어 신호(CONT)를 생성하여, 데이터 제어 신호(CONT)와 영상 데이터(DAT)를 데이터 구동부(700)에 제공할 수 있다. 또한, 타이밍 컨트롤러(500)는 제1 OE 신호(OE_1), 제2 OE 신호(OE_2), 제1 클럭 생성 제어 신호(CPV_1), 제2 클럭생성 신호(CPV_2), 제1 원시 스캔 개시 신호(STV_1) 및 제2 원시 스캔 개시 신호(STV_2)를 클럭 생성부(600)에 제공할 수 있다.
데이터 구동부(700)는 영상 신호(DAT), 데이터 제어 신호(CONT)를 제공받아, 영상 신호(DAT)에 대응하는 영상 데이터 신호를 각 데이터 라인(D1~Dm)에 제공한다. 여기서 데이터 제어 신호(CONT)는 데이터 구동부(700)의 동작을 제어하는 신호로써, 데이터 구동부(700)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다. 이러한 데이터 구동부(700)는 IC(Integrated Circuit)로써 테이프 캐리어 패키지(Tape Carrier Package; TCP)형태로 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예들에서는 표시 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.
클럭 생성부(600)는 제1 및 제2 OE 신호(OE_1, OE_2), 제1 및 제2 클럭 생성 제어 신호(CPV_1, CPV_2), 제1 및 제2 원시 스캔 개시 신호(STV_1, STV_2)를 이용하여, 제1 및 제2 게이트 클럭 신호(CKV_1, CKV_2), 제1 및 제2 게이트 클럭바 신호(CKVB_1, CKVB_2), 제1 및 제2 스캔 개시 신호(STVP_1, STVP_2)를 생성하여 게이트 구동부(400)에 제공한다. 여기서, 제1 게이트 클럭바 신호(CKVB_1) 및 제2 게이트 클럭바 신호(CKVB_2)는 각각 제1 게이트 클럭 신호(CKV_1) 및 제2 게이트 클럭 신호(CKV_2)와 역위상을 가질 수 있다. 클럭 생성부(600)의 구체적인 구성 및 동작에 대해서는 도 7a 및 도 7b를 참고하여 구체적으로 후술하기로 한다.
게이트 구동부(400)는 제1 및 제2 게이트 클럭 신호(CKV_1, CKV_2), 제1 및 제2 게이트 클럭바 신호(CKVB_1, CKVB_2), 제1 및 제2 스캔 개시 신호(STVP_1, STVP_2) 및 게이트 오프 전압(Voff)을 제공받아, 다수의 게이트 라인(G1~G2n)에 게이트 신호(Gout(1)~Gout(2n))를 순차적으로 제공한다. 이하에서는 게이트 구동부가 제1 및 제2 게이트 클럭 신호(CKV_1, CKV_2), 제1 및 제2 게이트 클럭바 신호(CKVB_1, CKVB_2), 제1 및 제2 스캔 개시 신호(STVP_1, STVP_2)를 제공받아 동작하는 것으로 설명하나 이에 한정하는 것은 아니다. 본 발명의 다른 실시예에서 게이트 구동부는 게이트 클럭 신호, 게이트 클럭바 신호 및 스캔 개시 신호를 각각 3개 이상 제공받아 구동될 수도 있다.
이러한 게이트 구동부(400)는 예컨대, 도면에 도시된 바와 같이 표시 패 널(300)의 비표시부(PA) 상에 형성되어 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 IC로써 테이프 캐리어 패키지의 형태로 형성될 수도 있다. 또한, 도면에서는 표시 패널(300)의 일측에 게이트 구동부(400)가 배치되어 있는 것으로 도시하였으나 이에 한정하는 것은 아니며, 본 발명의 다른 실시예에 따른 표시 장치에서는 제1 게이트 구동부 및 제2 게이트 구동부로 표시 패널(300)의 양측에 배치될 수도 있다.
이하, 도 1 내지 도 4를 참고하여, 본 발명의 실시예들에 따른 표시 장치의 동작에 대하여 설명한다.
게이트 구동부(400)는 제1 및 제2 게이트 클럭 신호(CKV_1, CKV_2), 제1 및 제2 게이트 클럭바 신호(CKVB_1, CKVB_2), 제1 및 제2 스캔 개시 신호(STVP_1, STVP_2), 및 게이트 오프 전압(Voff)을 제공받아 다수의 게이트 라인(G1~G2n)에 게이트 신호(Gout(1)~Gout(2n))를 제공하여, 게이트 라인(G1~G2n)에 연결된 스위칭 소자를 턴온시킨다. 그리고, 하나의 게이트 라인(G1~G2n)에 게이트 신호(Gout(1)~Gout(2n))가 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴온되어 있는 동안(이 기간을 '1 수평주기' 또는 '1H (horizontal period)'이라고 함), 데이터 구동부(500)는 각 데이터 신호를 해당 데이터 라인(D1~Dm)에 제공한다. 데이터 라인(D1~Dm)에 제공된 데이터 신호는 턴온된 스위칭 소자를 통해 해당 단위 화소에 인가된다. 이에 의해, 액정 분자들은 화소전극(PE)과 공통 전극(CE)이 생성하는 전기장의 변화에 따라 그 배열을 바꾸고 이에 따라 액정층(150)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 제1 기판(100) 및 제2 기판(200)에 부 착된 편광자(미도시)에 의하여 빛의 투과율 변화로 나타난다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트 라인(G1~G2n)에 대하여 차례로 게이트 신호(Gout(1)~Gout(2n))를 인가하여 모든 단위 화소에 데이터 신호를 인가한다. 예를 들어, 한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어될 수 있다('프레임 반전'). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터 라인을 통하여 흐르는 데이터 전압의 극성이 바뀌거나('라인 반전'), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다('도트 반전').
이하에서, 게이트 라인(G1~G2n)에 게이트 신호(Gout(1)~Gout(2n))를 제공하여, 게이트 라인(G1~G2n)에 연결된 스위칭 소자를 턴온시키는 것에 대하여 보다 구체적으로 설명한다.
도 4는 본 발명의 실시예들에 따른 표시 장치의 게이트 신호를 설명하는 도면이다.
도 1 내지 도 4를 참고하면, 본 발명의 실시예들에 따른 표시 장치는 제1 게이트 라인(2j)에 인가되는 게이트 신호(Gout(2j))와 제1 게이트 라인(2j)과 인접하는 제2 게이트 라인(2j+1)에 인가되는 게이트 신호(Gout(2j+1))가 서로 오버랩되어 제공된다. 또한, 각 게이트 라인(G1~G2n)에 제공되는 게이트 신호(Gout(1)~Gout(2n))는 제1 게이트 온 레벨(Von1)과 제2 게이트 온 레벨(Von2)을 가지는 올라가는 계단 형태의 파형을 가진다.
구체적으로, 본 발명의 실시예들에 따른 표시 장치에서 각 게이트 라인(G1~G2n)에 제공되는 게이트 신호(Gout(1)~Gout(2n))는 제1 게이트 온 레벨(Von1)을 가지는 프리차지(pre-charge) 구간(H1)과 제1 게이트 온 레벨(Von1)보다 높은 제2 게이트 온 레벨(Von2)을 가지는 메인차지(main-charge) 구간(H2)을 포함한다. 또한, 제1 게이트 라인(2j)에 제공되는 게이트 신호(Gout(1)~Gout(2n))의 메인차지 구간(H2)과 제2 게이트 라인(2j+1)에 제공되는 게이트 신호(Gout(1)~Gout(2n))의 프리차지 구간(H1)은 서로 오버랩된다.
이에 의해, 각 게이트 라인(G1~G2n)에 연결된 다수의 화소는 각 게이트 라인(G1~G2n)에 인가되는 게이트 신호(Gout(1)~Gout(2n))의 프리차지 구간(H1) 동안 데이터 라인(D1~Dm)을 통해 데이터 신호를 차례로 데이터 구동부(500)로부터 인가받아 프리차지되며, 게이트 신호(Gout(1)~Gout(2n))의 메인차지 구간(H2) 동안 데이터 라인(D1~Dm)을 통해 데이터 신호를 차례로 데이터 구동부(500)로부터 인가받아 메인차지된다. 예를 들어, 2j+1번째 게이트 라인(G2j+1)에 연결된 화소들은, 우선 이전 2j번째 게이트 라인(Gj)에 연결된 화소들이 2j번째 게이트 라인(Gj)에 연결된 화소들에 대응하는 데이터 신호를 제공받아 메인차지되는 동안 프리차지될 수 있다. 그리고, 2j+1번째 게이트 라인(G2j+1)에 연결된 화소들은 대응하는 데이터 신호를 제공받아 메인차지될 수 있다. 즉, 각 게이트 라인(G1~G2n)에 연결된 화소들은 대응하는 데이터 신호를 제공받아 차지(메인차지)되기 전에, 이전 행에 연결된 화소들에 대응하는 데이터 신호를 제공받아 프리차지 된다.
그런데, 이와 같이 제1 게이트 라인(2j)에 제공되는 게이트 신호(Gout(2j)) 의 메인차지 구간(H2)과 제2 게이트 라인(2j+1)에 제공되는 게이트 신호(Gout(2j+1))의 프리차지 구간(H1)이 오버랩되어 제2 게이트 라인(2j+1)에 연결된 화소들이 프리차지될 경우, 제1 게이트 라인(2j)에 연결된 화소들과 제2 게이트 라인(2j+1)에 연결된 화소들과의 크로스토크가 발생하여 화질 불량을 야기할 수 있다.
하지만, 본 발명의 실시예들에 따른 표시 장치는 각 게이트 라인(G1~G2n)에 인가되는 게이트 신호(Gout(1)~Gout(2n))가 제1 게이트 온 레벨(Von1)을 가지는 프리차지 구간(H1)과 제1 게이트 온 레벨(Von1)보다 높은 제2 게이트 온 레벨(Von2)을 가지는 메인차지 구간(H2)을 포함하므로, 이러한 화질 불량을 줄일 수 있다. 즉, 본 발명의 실시예들에 따른 표시 장치에서 게이트 신호(Gout(1)~Gout(2n))는 메인차지 구간(H2)에서보다 프리차지 구간(H1)에서 더 작은 레벨을 가지므로, 이전 행의 화소(PX)에 인가되는 데이터 신호를 제공받아 프리차지되는 화소(PX)가 상대적으로 오버-차지되는 것을 방지할 수 있다.
구체적으로, 제1 게이트 라인(2j)에 연결된 스위칭 소자(Q)가 제2 게이트 온 레벨(Von2)의 게이트 신호(Gout(2j))를 제공받아 턴온되는 동안, 제2 게이트 라인(2j+1)에 연결된 스위칭 소자(Q)는 제1 게이트 온 레벨(Von1)의 게이트 신호(Gout(2j+1))를 제공받아 턴온된다. 그리고, 턴온된 스위칭 소자(Q)를 통하여 데이터 신호가 제공되어 제1 게이트 라인(2j)에 연결된 화소가 메인차지되며, 제2 게이트 라인(2j+1)에 연결된 화소는 프리차지된다. 그런데, 제2 게이트 라인(2j+1)에 연결된 스위칭 소자(Q)에 제공되는 게이트 신호(Gout(2j+1))의 레벨은 제1 게이트 라인(2j)에 연결된 스위칭 소자(Q)에 제공되는 게이트 신호(Gout(2j))의 레벨보다 낮으므로, 데이터 라인(D1~Dm)에서 제2 게이트 라인(2j+1)에 연결된 화소로 흐르는 전류의 양은 데이터 라인(D1~Dm)에서 제1 게이트 라인(2j)에 연결된 화소(PX)로 흐르는 전류의 양보다 작을 수 있다. 따라서, 제1 게이트 라인(2j)과 제2 게이트 라인(2j+1)에 인가되는 게이트 신호(Gout(2j), Gout(2j+1))가 서로 오버랩되더라도, 제1 게이트 라인(2j)에 연결된 화소와 제2 게이트 라인(2j+1)에 연결된 화소 사이의 크로스토크에 의한 화질 불량을 줄일 수 있다. 즉, 제1 게이트 라인(2j)과 제2 게이트 라인(2j+1)에 인가되는 게이트 신호(Gout(2j), Gout(2j+1))가 서로 오버랩되더라도, 제2 게이트 라인(2j+1)에 연결된 화소가, 제1 게이트 라인(2j)에 연결된 화소에 대응하는 데이터 신호를 제공받아 오버차지되는 것을 방지할 수 있다.
한편, 본 발명의 실시예들에 따른 표시 장치에서 게이트 신호(Gout(1)~Gout(2n))의 프리차지 구간(H1)과 메인차지 구간(H2)의 간격 및/또는 제1 게이트 온 레벨(Von1)과 제2 게이트 온 레벨(Von2)은 화소가 오버-차지되는 것을 방지하기 위하여 각각 조절될 수 있다. 예를 들어, 본 발명의 일 실시예에서 게이트 신호(Gout(1)~Gout(2n))의 프리차지 구간(H1) 및 메인차지 구간(H2)의 간격은 서로 동일할 수 있다. 또한 화소들을 효과적으로 프리차지하면서도 화소들이 오버차지되는 것을 방지하기 위하여, 프리차지 구간(H1)에서의 제1 게이트 온 레벨(Von1)은 메인차지 구간(H2)에서의 제2 게이트 온 레벨(Von2)의 절반보다 높을 수 있다.
이하, 도 5 내지 도 8을 참고하여, 본 발명의 일 실시에에 따른 표시 장치에 대하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 설명하는 블록도이다. 도 6은 도 5의 게이트 온 전압 생성부의 예시적인 회로도이다. 도 5에서는 설명의 편의를 위하여, 게이트 구동부 및 게이트 라인 위주로 도시하였으며, 타이밍 컨트롤러, 데이터 구동부 등은 생략하여 도시하였다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 게이트 온 전압 생성부(800), 클럭 생성부(600), 제1 및 제2 게이트 구동부(401, 402) 등을 포함한다.
게이트 온 전압 생성부(800)는 제1 게이트 온 전압(Von_1) 및 제2 게이트 온 전압(Von2)을 제공받아, 선택 신호(SEL)에 응답하여 클럭 생성부(600)에 게이트 온 전압(Von)을 제공한다. 구체적으로, 게이트 온 전압 생성부(800)는 제1 게이트 온 전압(Von_1) 및 제2 게이트 온 전압(Von2)을 전원 생성부(미도시)에서 제공받아, 선택 신호(SEL)에 응답하여 게이트 온 전압(Von)으로서 제1 게이트 온 전압(Von_1) 또는 제2 게이트 온 전압(Von_2)을 클럭 생성부(600)에 선택적으로 제공한다. 여기서, 선택 신호(SEL)는 타이밍 컨트롤러(500)에서 제공되는 구형파일 수 있으며, 선택 신호(SEL)의 하이 레벨 간격 및 로우 레벨의 간격에 따라 게이트 온 전압(Von)에서 제1 게이트 온 전압(Von_1) 구간 및 제2 게이트 온 전압(Von_2)의 구간 폭이 달라질 수 있다.
이러한 게이트 온 전압 생성부(800)는 예컨데, 도 6에 도시된 바와 같이, 제1 게이트 온 전압 제공부(810) 및 제2 게이트 온 전압 제공부(820)를 포함할 수 있 다. 제1 게이트 온 전압 제공부(810)는 제1 게이트 온 전압(Von_1)과 게이트 온 전압(Von) 출력 노드 사이에 연결되고, 선택 신호(SEL)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다. 또한 제2 게이트 온 전압 제공부(820)는 제2 게이트 온 전압(Von_2)과 게이트 온 전압(Von) 출력 노드 사이에 연결되고, 선택 신호(SEL)를 게이트로 인가받는 NMOS 트랜지스터(MN1)일 수 있다. 이에 의해, 제1 및 제2 게이트 온 전압 제공부(810, 820)는 선택 신호(SEL)에 응답하여, 제1 게이트 온 전압(Von_1) 또는 제2 게이트 온 전압(Von_2)을 게이트 온 전압(Von)으로서 선택적으로 제공할 수 있다.
클럭 생성부(600)는 제1 및 제2 OE 신호(OE_1, OE_2), 제1 및 제2 클럭 생성 제어 신호(CPV_1, CPV_2)를 이용하여, 제1 및 제2 게이트 클럭 신호(CKV_1, CKV_2), 제1 및 제2 게이트 클럭바 신호(CKVB_1, CKVB_2)를 제공하며, 제1 클럭 생성부 및 제2 클럭 생성부를 포함한다. 여기서, 제1 클럭 생성부는 제1 OE 신호(OE_1) 및 제1 클럭 생성 제어 신호(CPV_1)를 이용하여, 제1 게이트 클럭 신호(CKV_1), 제1 게이트 클럭바 신호(CKVB_1)를 제공할 수 있다. 유사하게, 제2 클럭 생성부는 제2 OE 신호(OE_2) 및 제2 클럭 생성 제어 신호(CPV_2)를 이용하여, 제2 게이트 클럭 신호(CKV_2), 제2 게이트 클럭바 신호(CKVB_2)를 제공할 수 있다.
이하에서 도 7a 및 도 7b를 참고하여, 클럭 생성부에 대하여 보다 자세히 설명한다. 도 7a는 도 5의 클럭 생성부를 설명하기 위한 블록이다. 도 7b는 도 7a의 디플립플롭을 설명하기 위한 예시적인 회로도이다.
도 7a 및 도 7b를 참고하면, 제1 클럭 생성부(601)은 논리합 연산자(OR), 디 플립플롭(610), 제1 클럭 전압 인가부(620), 제2 클럭 전압 인가부(630) 및 전하 공유부(640)을 포함한다. 다만, 제1 클럭 생성부(601)의 내부 회로가 이에 한정되는 것은 아니다.
논리합 연산자(OR)는 제1 OE 신호(OE_1)와 제1 클럭 생성 제어 신호(CPV_1)를 입력받아 논리합 연산을 하여 챠지 쉐어링 제어 신호(CPVX_1)를 생성하고, 디플립플롭(610)에 제공한다.
디플립플롭(610)은 도 7b에 도시된 바와 같이, 차지 쉐어링 제어신호(CPVX_1)를 클럭 단자(CLK)로 입력받고, 입력 단자(D)와 출력바 단자(/Q)가 연결되어 있으므로, 출력 단자(Q)에서는 차지 쉐어링 제어신호(CPVX_1)의 라이징 에지마다 토글(toggle)되는 제2 클럭 인에이블 신호(ECS_1)가 출력되고, 출력바 단자(/Q)에서는 제2 클럭 인에이블 신호(ECS_1)와 위상이 반대인 제1 클럭 인에이블 신호(OCS_1)가 출력된다.
제1 클럭 인에이블 신호(OCS_1)는 제1 클럭 전압 인가부(620)에 제공되고, 제2 클럭 인에이블 신호(ECS_1)는 제2 클럭 전압 인가부(630)에 제공된다.
제1 클럭 전압 인가부(620)는 제1 클럭 인에이블 신호(OCS_1)에 인에이블되어, 제1 클럭 인에이블 신호(OCS_1)가 하이 레벨인 경우 게이트 온 전압(Von) 레벨이고, 제1 클럭 인에이블 신호(OCS_1)가 로우 레벨인 경우 게이트 오프 전압(Voff) 레벨을 가지는 제1 게이트 클럭 신호(CKV_1)를 출력한다. 또한, 제2 클럭 전압 인가부(630)는 제2 클럭 인에이블 신호(ECS_1)에 인이에블되어, 제2 클럭 인에이블 신호(ECS_1)가 하이 레벨인 경우 게이트 온 전압(Von) 레벨이고, 제2 클럭 인에이 블 신호(ECS_1)가 로우 레벨인 경우 게이트 오프 전압(Voff) 레벨을 가지는 제1 게이트 클럭바 신호(CKVB_1)를 출력한다.
여기서, 제1 및 제2 클럭 전압 인가부(620, 630)에 제공되는 게이트 온 전압(Von)은 게이트 온 전압 생성부(800)에 제공되는 선택 신호(SEL)에 따라, 제1 게이트 온 전압(Von_1) 레벨 및 제2 게이트 온 전압(Von_2) 레벨을 가질 수 있다. 이에 의해, 클럭 생성부(600)에서 제공되는 제1 게이트 클럭 신호(CKV_1) 및 제1 게이트 클럭바 신호(CKVB_1)는 제1 게이트 온 전압(Von_1) 레벨 및 제2 게이트 온 전압(Von_2) 레벨을 가지는 올라가는 계단 형태의 신호일 수 있다.
전하 공유부(640)는 차지 쉐어링 제어신호(CPVX_1)를 입력받아, 제1 게이트 클럭 신호(CKV_1)와 제1 게이트 클럭바 신호(CKVB_1)의 충전 및 방전시 전하를 공유시킨다. 구체적으로, 챠지 쉐어링 제어신호(CPVX_1)에 응답하여 제1 커패시터(C1) 및 제2 커패시터(C2)를 전기적으로 연결시켜, 제1 커패시터(C1)의 충전과 제2 커패시터(C2)의 방전, 또는 제1 커패시터(C1)의 방전과 제2 커패시터(C2)의 충전을 용이하게 할 수 있다. 다만, 이러한 전하 공유부(640)는 본 발명의 다른 실시예에 따른 표시 장치에서는 선택적으로 포함되지 않을 수도 있다.
제2 클럭 생성부는 앞에서 설명한 제1 클럭 생성부(601)와 내부 회로 및 동작이 실질적으로 동일할 수 있다. 즉, 제1 클럭 생성부(601)와 유사하게 제2 클럭 생성부는 제2 OE 신호(OE_2) 및 제2 클럭 생성 제어 신호(CPV_2)를 이용하여, 제1 게이트 온 전압(Von_1) 레벨 및 제2 게이트 온 전압(Von_2) 레벨을 가지는 올라가는 계단 형태의 제2 게이트 클럭 신호(CKV_2) 및 제2 게이트 클럭바 신호(CKVB_2) 를 제공할 수 있다.
여기서, 제2 클럭 생성부에서 제공되는 제2 게이트 클럭 신호(CKV_2)의 제1 게이트 온 전압(Von_1) 레벨 구간은 제1 클럭 생성부(601)에서 제공되는 제1 게이트 클럭 신호(CKV_1)의 제2 게이트 온 전압(Von_2) 레벨 구간과 서로 오버랩될 수 있다. 유사하게, 제2 클럭 생성부에서 제공되는 제2 게이트 클럭바 신호(CKVB_2)의 제1 게이트 온 전압(Von_1) 레벨 구간은 제1 클럭 생성부(506)에서 제공되는 제1 게이트 클럭바 신호(CKVB_1)의 제2 게이트 온 전압(Von_2) 레벨 구간과 서로 오버랩될 수 있다.
게이트 구동부는 표시 패널(300) 상에 형성된 제1 및 제2 게이트 구동부(401, 402)를 포함한다. 제1 게이트 구동부(401)는 제1 게이트 클럭 신호(CKV_1), 제1 게이트 클럭바 신호(CKVB_1), 제1 게이트 스캔 개시 신호(STVP_1) 및 게이트 오프 전압(Voff)을 제공받아 홀수 게이트 라인(G1~G2n-1)에 게이트 신호(Gout(1)~Gout(2n-1))를 제공할 수 있다. 또한, 제2 게이트 구동부(402)는 제2 게이트 클럭 신호(CKV_2), 제2 게이트 클럭바 신호(CKVB_2), 제2 게이트 스캔 개시 신호(STVP_2) 및 게이트 오프 전압(Voff)을 제공받아 짝수 게이트 라인(G2~G2n)에 게이트 신호(Gout(2)~Gout(2n))를 제공할 수 있다.
이하에서, 도 8 및 도 9를 참조하여, 제1 및 제2 게이트 구동부에 대하여 자세히 설명한다. 도 8은 도 5의 제1 게이트 구동부를 설명하기 위한 예시적인 블록도이고, 도 9는 도 8의 한 스테이지를 설명하기 위한 예시적인 회로도이다.
제1 게이트 구동부(401)는 다수의 스테이지(ST1~ST2n)를 포함하는데, 각 스 테이지(ST1~ST2n)는 케스케이드(cascade)로 연결되어 있으며, 마지막 스테이지(ST2n)를 제외한 각 스테이지(ST1~ST2n-1)는 홀수 게이트 라인(G1~G2n-1)과 일대일로 연결되어 각각 게이트 신호(Gout(1)~Gout(2n-1))를 출력한다. 각 스테이지(ST1~ST2n)에는 게이트 오프 전압(Voff), 제1 게이트 클럭 신호(CBV_1) 및 제1 게이트 클럭바 신호(CKVB_1), 초기화 신호(INT_1)가 입력된다. 여기서 초기화 신호(INT_1)는 클럭 생성부(600)로부터 제공될 수 있다.
각 스테이지(ST1~ST2n)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다.
예를 들어 2j-1번째 게이트 라인과 연결된 스테이지(ST2j-1)의 셋 단자(S)에는 전단 스테이지(ST2j-3)의 캐리 신호(Cout(2j-3))가, 리셋 단자(R)에는 후단 스테이지(ST2j+1)의 게이트 신호(Gout(2j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제1 게이트 클럭 신호(CKV_1) 및 제1 게이트 클럭바 신호(CKVB_1)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT_1) 또는 마지막 스테이지(ST2n)의 캐리 신호(Cout(2n))가 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호(Gout(2j-1))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(2j-1))를 출력한다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 제1 스캔 개시 신호(STVP_1)가 입력되며, 마지막 스테이지(ST2n)에는 후단 게이트 신호 대신 제1 스캔 개시 신호(STVP_1)가 입력된다.
여기서 도 9를 참조하여 도 8의 한 스테이지(ST2j-1)에 대하여 좀더 상세히 설명한다.
도 9를 참조하면, 스테이지(ST2j-1)는 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450) 및 홀딩부(460)를 포함한다.
버퍼부(410)는 트랜지스터(T4)의 드레인과 게이트가 공통되어 셋 단자(S)를 통해 입력된 전단 스테이지(ST2j-3)의 캐리 신호(Cout(2j-3))를, 소스에 연결된 충전부(420), 캐리 신호 발생부(470) 및 풀업부(430)에 제공한다.
충전부(420)는 일단이 트랜지스터(T4)의 소스, 풀업부(430) 및 방전부(450)에 연결되고, 타단이 풀업부(430)의 게이트 출력 단자(OUT1)에 연결된 커패시터(C3)로 이루어진다. 충전부(420)는 전단 스테이지(ST2j-3)의 캐리 신호(Cout(2j-3))를 제공받아 충전된다.
풀업부(430)는 트랜지스터(T1)를 포함하는데, 트랜지스터(T1)의 드레인이 제1 클럭 단자(CK1)에 연결되고, 게이트가 커패시터(C3)의 일단에 연결되며, 소스가 커패시터(C3)의 타단 및 게이트 출력 단자(OUT1)에 연결된다. 충전부(420)의 커패시터(C3)가 충전되면, 트랜지스터(T1)는 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 제1 게이트 클럭 신호(CKV_1)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(2j-1))로 제공한다.
캐리 신호 발생부(470)는 드레인이 제1 클럭 단자(CK1)에 연결되고, 소스가 게이트 출력 단자(OUT1)에 연결되고, 게이트가 버퍼부(410)와 연결되어 있는 트랜 지스터(T15)와 게이트와 소스에 연결된 커패시터(C4)를 포함한다. 커패시터(C2)는 전단 스테이지(ST2j-3)의 캐리 신호(Cout(2j-3))를 제공받아 충전되고, 트랜지스터(T15)는 커패시터(C4)가 충전되면 턴온되어, 제1 게이트 클럭 신호(CKV_1)를 캐리 출력 단자(OUT2)를 통해 캐리 신호(Cout(2j-1))로 출력한다.
풀다운부(440)는 드레인이 트랜지스터(T1)의 소스 및 커패시터(C1)의 타단에 연결되고, 소스가 전원 전압 단자(GV)에 연결되고, 게이트가 리셋 단자(R)에 연결된 트랜지스터(T2)를 포함한다. 풀다운부(440)는 리셋 단자(R)를 통해 입력된 다음 스테이지(ST2j+1)의 게이트 신호(Gout(2j+1))에 턴온되어 게이트 신호(Gout(2j-1))를 게이트 오프 전압(Voff)으로 풀다운시킨다.
방전부(450)는, 게이트가 리셋 단자(R)에 연결되고 드레인이 커패시터(C3)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 다음 스테이지(ST2j+1)의 게이트 신호(Gout(2j+1))에 응답하여 충전부(420)를 방전시키는 트랜지시터(T9)와, 게이트가 프레임 리셋 단자(FR)에 연결되고 드레인이 커패시터(C3)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT_1)에 응답하여 충전부(420)를 방전시키는 트랜지시터(T6)를 포함한다. 즉, 방전부(450)는 다음 스테이지(ST2j+1)의 게이트 신호(Gout(2j+1)) 또는 초기화 신호(INT_1)에 응답하여 커패시터(C3)를 게이트 오프 전압(Voff)으로 방전시켜, 풀업부(430)를 턴오프시킨다.
홀딩부(460)는 게이트 신호(Gout(2j-1))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(2j-1))가 하이 레벨에서 로우 레벨로 변환된 후에는 제1 게이트 클럭 신호(CKV_1) 및 제1 게이트 클럭바 신 호(CKVB_1)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(2j-1))를 로우 레벨로 유지시키는 동작을 수행한다.
좀더 구체적으로 설명하면, 먼저 게이트 신호(Gout(2j-1))가 로우 레벨에서 하이 레벨로 변환된 경우, 트랜지스터들(T8, T13)은 턴온된다. 트랜지스터(T13)는 트랜지스터(T7)를 턴오프시켜 하이 레벨의 제1 게이트 클럭 신호(CKV_1)가 트랜지스터(T3)로 제공되는 것을 차단하고, 트랜지스터(T8)는 트랜지스터(T3)를 턴오프시킨다. 따라서 게이트 신호(Gout(2j-1))가 하이 레벨로 유지된다.
다음으로 게이트 신호(Gout(2j-1))가 하이 레벨에서 로우 레벨로 변환된 후에는 트랜지스터들(T8, T13)은 턴오프된다. 제1 게이트 클럭 신호(CKV1)가 하이 레벨이면, 트랜지스터들(T7, T12)은 트랜지스터(T3)를 턴온시켜 게이트 신호(Gout(2j-1))를 로우 레벨로 유지한다. 또한 트랜지스터(T10)가 턴온되어 트랜지스터(T1)의 게이트가 로우 레벨로 유지되며, 따라서 하이 레벨의 제1 게이트 클럭 신호(CKV_1)가 게이트 출력 단자(OUT1)로 출력되지 않는다. 제1 게이트 클럭바 신호(CKVB_1)가 하이 레벨이면, 트랜지스터들(T5, T11)이 턴온된다. 턴온된 트랜지스터(T5)는 게이트 신호(Gout(2j-1))를 로우 레벨로 유지시키며, 턴온된 트랜지스터(T11)는 커패시터(C3)의 일단을 로우 레벨로 유지시킨다. 따라서, 게이트 신호(Gout(2j-1))가 한 프레임동안 로우 레벨로 유지된다.
다만, 스테이지(ST2j-1)는 캐리 신호 발생부(470)를 포함하지 않을 수 있다. 이러한 경우, 스테이지(ST2j-1)는 전단 스테이지(ST2j-3)의 캐리 신호(Cout(2j-3)) 대신에 전단 스테이지(ST2j-3)의 게이트 신호(Gout(2j-3))를 셋 단자(S)를 통해 입 력받아 동작할 수 있다.
제2 게이트 구동부(402)는 제1 게이트 구동부(401)와 실질적으로 동일할 수 있다. 즉, 제2 게이트 구동부(402)는 도 8에 도시된 바와 같이 케스케이드로 연결된 다수의 스테이지를 포함하고, 각 스테이지는 짝수 게이트 라인(G2~G2n)과 일대일로 연결되며, 각 스테이지의 내부는 도 9에 도시된 바와 동일할 수 있다. 설명의 편의상 제2 게이트 구동부(402)의 상세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 1의 다수의 화소의 구조를 설명하는 예시적인 도면이다.
도 4는 본 발명의 실시예들에 따른 표시 장치의 게이트 신호를 설명하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 설명하는 블록도이다.
도 6은 도 5의 게이트 온 전압 생성부의 예시적인 회로도이다.
도 7a는 도 5의 클럭 생성부를 설명하기 위한 블록이다.
도 7b는 도 7a의 디플립플롭을 설명하기 위한 예시적인 회로도이다.
도 8은 도 5의 제1 게이트 구동부를 설명하기 위한 예시적인 블록도이다
도 9는 도 8의 한 스테이지를 설명하기 위한 예시적인 회로도이다
(도면의 주요부분에 대한 부호의 설명)
10: 액정 표시 장치 100: 제1 기판
200: 제2 기판 300: 액정 패널
400: 게이트 구동부 410: 버퍼부
420: 충전부 430: 풀업부
440: 풀다운부 450: 방전부
460: 홀딩부 470: 캐리 신호 발생부
500: 타이밍 컨트롤러 600: 클럭 생성부
610: 디플립플롭 620: 제1 클럭 전압 인가부
630: 제2 클럭 전압 인가부 640: 전하 공유부
700: 데이터 구동부 800: 게이트 온 전압 제공부

Claims (20)

  1. 다수의 게이트 라인과 데이터 라인이 교차된 영역에 정의된 다수의 화소를 포함하는 표시 패널;
    타이밍 컨트롤러에서 제공되는 클럭 생성 제어 신호 및 게이트 온 전압을 이용하여, 게이트 클럭 신호 제공하는 클럭 생성부; 및
    상기 게이트 클럭 신호에 응답하여, 상기 게이트 라인에 게이트 신호를 제공하는 게이트 구동부를 포함하되,
    상기 게이트 신호는 제1 게이트 온 레벨을 가지는 프리차지(pre-charge) 구간과 상기 제1 게이트 온 레벨보다 높은 제2 게이트 온 레벨을 가지는 메인차지(main-charge) 구간을 포함하고,
    상기 다수의 게이트 라인은 순차적으로 배치된 제1 게이트 라인, 제2 게이트 라인 및 제3 게이트 라인을 포함하며,
    상기 제1 게이트 라인에 제공되는 상기 게이트 신호의 메인차지 구간과 상기 제2 게이트 라인에 제공되는 상기 게이트 신호의 프리차지 구간은 서로 오버랩되고,
    상기 게이트 클럭 신호는 상기 제1 게이트 온 레벨 및 상기 제2 게이트 온 레벨을 가지는 올라가는 계단 형태의 신호이고,
    상기 제1 게이트 온 레벨은 상기 제2 게이트 온 레벨의 절반보다 높고,
    제1 화소, 제2 화소 및 제3 화소는 상기 데이터 라인 방향으로 순차적으로 배열되고, 상기 제1 화소는 제1 게이트 라인 및 제2 데이터 라인에 연결되고, 상기 제2 화소는 제2 게이트 라인 및 제1 데이터 라인에 연결되고, 상기 제3 화소는 제3 게이트 라인 및 제2 데이터 라인에 연결되는,
    표시 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 프리차지 구간의 간격은 상기 메인차지 구간의 간격과 동일한 표시 장치.
  5. 삭제
  6. 제 4항에 있어서,
    선택 신호에 응답하여 제1 게이트 온 전압 또는 제2 게이트 온 전압을 상기 클럭 생성부에 상기 게이트 온 전압으로 선택적으로 제공하는 게이트 온 전압 제공부를 더 포함하는 표시 장치.
  7. 제 1항에 있어서,
    상기 클럭 생성부에서 제공되는 상기 게이트 클럭 신호는 제1 게이트 클럭 신호 및 제2 게이트 클럭 신호를 포함하며,
    상기 다수의 게이트 라인 중 홀수번째 게이트 라인은 상기 제1 게이트 클럭 신호에 응답하여 상기 게이트 신호를 제공하고, 상기 다수의 게이트 라인 중 짝수번째 게이트 라인은 상기 제2 게이트 클럭 신호에 응답하여 상기 게이트 신호를 제공하는 표시 장치.
  8. 제 7항에 있어서,
    상기 제1 및 제2 게이트 클럭 신호는 상기 제1 게이트 온 레벨을 가지는 제1 구간과 상기 제2 게이트 온 레벨을 가지는 제2 구간을 포함하는 올라가는 계단 형태의 신호이며,
    상기 제1 게이트 클럭 신호의 상기 제1 구간과 상기 제2 게이트 클럭 신호의 상기 제2 구간은 서로 오버랩되는 표시 장치.
  9. 제 1항에 있어서,
    상기 화소의 상기 게이트 라인 방향 길이는 상기 데이터 라인 방향 길이보다 길고,
    상기 각 게이트 라인에 연결된 다수의 화소는 동일한 색상을 표시하는 표시 장치.
  10. 제1 방향으로 나란히 인접하여 배열된 제1 및 제2 게이트 라인;
    상기 제1 및 제2 게이트 라인과 교차하는 제2 방향으로 나란히 인접하여 배열된 제1 및 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제1 게이트 라인에 연결된 제1 화소;
    상기 제2 데이터 라인 및 상기 제2 게이트 라인에 연결된 제2 화소; 및
    게이트 클럭 신호에 응답하여, 제1 게이트 온 레벨을 가지는 프리차지 구간 및 제1 게이트 온 레벨보다 높은 제2 게이트 온 레젤을 가지는 메인차지 구간을 가지는 올라가는 계단 형태의 게이트 신호를 상기 제1 및 제2 게이트 라인에 순차적으로 제공하는 게이트 구동부를 포함하되,
    상기 제1 및 제2 화소가 각각 상기 제1 및 제2 데이터 라인을 통하여 동시에 데이터 신호를 인가받는 동안, 상기 제2 데이터 라인에서 상기 제2 화소로 흐르는 전류의 양은 상기 제1 데이터 라인에서 상기 제1 화소로 흐르는 전류의 양보다 적고,
    상기 제1 게이트 라인에 제공되는 상기 게이트 신호의 메인차지 구간과 상기 제2 게이트 라인에 제공되는 상기 게이트 신호의 프리차지 구간은 서로 오버랩되고,
    상기 제1 게이트 온 레벨은 상기 제2 게이트 온 레벨의 절반보다 높은,
    표시 장치.
  11. 삭제
  12. 삭제
  13. 제 10항에 있어서,
    제1 게이트 온 전압 및 제2 게이트 온 전압을 이용하여, 상기 게이트 클럭 신호를 제공하는 게이트 클럭 생성부를 더 포함하되,
    상기 게이트 클럭 신호는 제1 레벨 및 상기 제1 레벨보다 높은 제2 레벨을 가지는 올라가는 계단 형태의 신호인 표시 장치.
  14. 제 13항에 있어서,
    상기 게이트 클럭 신호는 제1 게이트 클럭 신호 및 제2 게이트 클럭 신호를 포함하며,
    상기 게이트 구동부는 상기 제1 게이트 클럭 신호에 응답하여 상기 게이트 신호를 상기 제1 게이트 라인에 제공하며, 상기 제2 게이트 클럭 신호에 응답하여 상기 게이트 신호를 상기 제2 게이트 라인에 제공하는 표시 장치.
  15. 제 10항에 있어서,
    상기 제1 및 제2 화소는 상기 제1 게이트 온 레벨의 게이트 신호에 응답하여 프리차지되고, 상기 제2 게이트 온 레벨의 게이트 신호에 응답하여 메인차지되는 표시 장치.
  16. 제 10항에 있어서,
    상기 화소의 제1 및 제2 게이트 라인 방향 길이는 상기 데이터 라인 방향 길이보다 길고,
    제1 및 제2 게이트 라인에 연결된 다수의 화소는 동일한 색상을 표시하는 표시 장치.
  17. 제1 게이트 신호에 응답하여, 제1 게이트 라인에 연결된 제1 화소를 차지하는 단계; 및
    제2 게이트 신호에 응답하여, 상기 제1 게이트 라인에 인접한 제2 게이트 라인에 연결된 제2 화소를 차지하는 단계를 포함하되,
    상기 제1 및 제2 게이트 신호는 각각 제1 게이트 온 레벨 및 상기 제1 게이트 온 레벨보다 높은 제2 게이트 온 레벨을 가지는 올라가는 계단 형태의 신호이며,
    상기 제2 게이트 신호의 상기 제1 게이트 온 레벨인 구간은 상기 제1 게이트 신호의 상기 제2 게이트 온 레벨인 구간과 오버랩되고
    상기 제1 게이트 온 레벨은 상기 제2 게이트 온 레벨의 절반보다 높고,
    상기 제1 화소는 제1 데이터 라인에 연결되고, 상기 제2 화소는 상기 제1 데이터 라인에 인접한 제2 데이터 라인에 연결되는,
    표시 장치의 구동 방법.
  18. 삭제
  19. 제 17항에 있어서,
    상기 제1 게이트 라인에 연결된 화소들은 상기 제1 게이트 신호가 상기 제1 게이트 온 레벨인 구간동안 프리차지되고, 상기 제1 게이트 신호가 상기 제2 게이트 온 레벨인 구간동안 메인차지되며,
    상기 제2 게이트 라인에 연결된 화소들은 상기 제2 게이트 신호가 상기 제1 게이트 온 레벨인 구간동안 프리차지되고, 상기 제2 게이트 신호가 상기 제2 게이트 온 레벨인 구간동안 메인차지되는 표시 장치의 구동 방법.
  20. 제 17항에 있어서,
    게이트 클럭 신호에 응답하여 상기 제1 및 제2 게이트 신호를 상기 제1 및 제2 게이트 라인에 제공하는 단계를 더 포함하되,
    상기 게이트 클럭 신호는 상기 제1 게이트 온 레벨 및 상기 제2 게이트 온 레벨을 가지는 올라가는 계단 형태의 신호인 표시 장치의 구동 방법.
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