CN106548740A - 移位寄存电路及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明实施例公开了一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置，涉及显示领域，可以增加GOA电路的稳定特性，而不增加GOA单元中TFT的数量，解决了稳定特性与简单实用性无法兼得的问题。所述的移位寄存电路，包括：第一级移位寄存单元和第二级移位寄存单元，所述移位寄存电路还包括：所述第一级移位寄存单元和所述第二级移位寄存单元所共用的稳定模块，所述稳定模块配置为在所述第一级移位寄存单元和所述第二级移位寄存单元均不输出有效信号时稳定所述第一级移位寄存器单元的上拉节点和输出端、第二级移位寄存单元的上拉节点和输出端的电位。

Description

移位寄存电路及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示领域，尤其涉及一种移位寄存器电路及其驱动方法、栅极驱动电路及显示装置。
背景技术
集成栅极驱动电路(GOA，Gate Driver on Array)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上，来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。
GOA电路被广泛应用于显示面板上，包括小尺寸手机GOA模型、中大尺寸GOA模型、高稳定性工控车载GOA模型等等，在边框允许的情况下，中大尺寸GOA模型常常被用在小尺寸移动产品上，以使得面板工作更加稳定。一般而言，GOA单元的稳定特性与简单实用性，无法做到两者兼得，越稳定的GOA单元意味着内部TFT数量越多，即GOA电路愈加复杂。
发明内容
本发明提供一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置，可以增加GOA电路的稳定特性，而不增加GOA单元中TFT的数量，解决了稳定特性与简单实用性无法兼得的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
一种移位寄存电路，包括：第一级移位寄存单元和第二级移位寄存单元，所述移位寄存电路还包括：所述第一级移位寄存单元和所述第二级移位寄存单元所共用的稳定模块，所述稳定模块配置为在所述第一级移位寄存单元和所述第二级移位寄存单元均不输出有效信号时稳定所述第一级移位寄存器单元的上拉节点和输出端、第二级移位寄存单元的上拉节点和输出端的电位。
所述第一级移位寄存单元的上拉节点与所述第二级移位寄存单元的上拉节点直接连接在一起，共用一个上拉节点；所述第一级移位寄存单元与所述第二级移位寄存单元共用一个下拉节点。
本实施例的第一种实施方式中，所述稳定模块包括第一部分和第二部分，所述第一部分用于将共用控制信号传递至所述下拉节点，所述第二部分包括：第一稳定子模块，用于接收所述下拉节点的电位信号和低电平信号，并在所述下拉节点为高电位时，拉低所述上拉节点的电位；第二稳定子模块，用于接收所述下拉节点的电位信号和所述低电平信号，并在所述下拉节点为高电位时，拉低所述第二级输出端的电位；第三稳定子模块，用于接收所述下拉节点的电位信号和所述低电平信号，并在所述下拉节点为高电位时，拉低所述第一级输出端的电位。
所述第一级移位寄存单元包括：预充模块和第一级输出模块，所述预充模块和所述第一级输出模块通过所述第一级移位寄存单元的上拉节点连接在一起，所述预充模块，用于接收第一输入信号和VDD信号，并在所述第一输入信号的控制下拉高所述上拉节点的电位，并在所述上拉节点的电位拉高时，拉低所述下拉节点的电位，所述第一级输出模块，用于接收所述上拉节点的电位信号和第一时钟信号，并在所述上拉节点的电位信号和所述第一时钟信号的控制下，向第一级输出端输出高电平；所述第二级移位寄存单元包括复位模块和第二级输出模块，所述复位模块和所述第二级输出模块通过所述上拉节点连接在一起；所述复位模块，用于接收复位信号和VSS信号，并在所述复位信号的控制下拉低所述上拉节点的电位；所述第二级输出模块，用于接收所述上拉节点的电位信号和第二时钟信号，并在所述上拉节点的电位信号和所述第二时钟信号的控制下，向第二级输出端输出高电平。
所述预充模块包括：第一薄膜晶体管，其控制端输入所述第一输入信号，其第一端输入所述VDD信号，其第二端连接至所述上拉节点；第二薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述下拉节点相连，其第二端输入所述低电压信号；第三薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述稳定模块的第一部分相连，其第二端输入所述低电压信号。
本实施例的第二种实施方式中，所述移位寄存电路包括第一稳定模块和第二稳定模块，所述第一级移位寄存单元和所述第二级移位寄存单元在第一时间内共用所述第一稳定模块，在第二时间内共用所述第二稳定模块。
所述第一级移位寄存单元和所述第二级移位寄存单元在奇数帧共用所述第一稳定模块，在偶数帧共用所述第二稳定模块。
所述第一级移位寄存单元和所述第二级移位寄存单元均包括上拉节点和下拉节点，所述第一级移位寄存单元的上拉节点与所述第二级移位寄存单元的上拉节点直接连接在一起，所述第一级移位寄存单元的下拉节点与所述第二级移位寄存单元的下拉节点交替工作。
所述第一稳定模块的第一部分用于将第一共用控制信号传递至所述第一级移位寄存单元的下拉节点；所述第二稳定模块的第一部分用于将第二共用控制信号传递至所述第二级移位寄存单元的下拉节点；所述第一共用控制信号和所述第二共用控制信号中，在同一时间内只有其中一个为高电平，另一为低电平；所述第一稳定模块的第二部分与所述第二稳定模块的第二部分均包括三个稳定子模块。
所述第一稳定模块的第二部分中的：第一稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述上拉节点的电位，第二稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述第二级输出端的电位，第三稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述第一级输出端的电位；所述第二稳定模块的第二部分中的：第四稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述上拉节点的电位，第五稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述第一级输出端的电位，第六稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述第二级输出端的电位。
所述第一级移位寄存单元还包括：预充模块，用于接收第一输入信号和VDD信号，并在所述第一输入信号的控制下拉高所述上拉节点的电位，并在所述上拉节点的电位拉高时，拉低所述第一级移位寄存单元的下拉节点的电位和所述第二级移位寄存单元的下拉节点的电位，第一级输出模块，用于接收所述上拉节点的电位信号和第一时钟信号，并在所述上拉节点的电位信号和所述第一时钟信号的控制下，向第一级输出端输出高电平；所述第二级移位寄存单元还包括：复位模块，用于接收复位信号和VSS信号，并在所述复位信号的控制下拉低所述上拉节点的电位，第二级输出模块，用于接收所述上拉节点的电位信号和第二时钟信号，并在所述上拉节点的电位信号和所述第二时钟信号的控制下，向第二级输出端输出高电平。
所述预充模块包括：第一薄膜晶体管，其控制端输入所述第一输入信号，其第一端输入所述VDD信号，其第二端连接至所述上拉节点；第二薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第一级移位寄存单元的下拉节点相连，其第二端输入所述低电压信号；第三薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第一稳定模块的第一部分相连，其第二端输入所述低电压信号；第四薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第二级移位寄存单元的下拉节点相连，其第二端输入所述低电压信号；第五薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第二稳定模块的第一部分相连，其第二端输入所述低电压信号。
所述第一级输出模块包括：第六薄膜晶体管，其控制端与所述上拉节点相连，其第一端输入所述第一时钟信号，其第二端与所述第一级输出端相连，第一电容，其第一端与所述上拉节点相连，其第二端与所述第六薄膜晶体管的第二端相连；所述第二级输出模块包括：第七薄膜晶体管，其控制端与所述上拉节点相连，其第一端输入所述第二时钟信号，其第二端与所述第二级输出端相连，第二电容，其第一端与所述上拉节点相连，其第二端与所述第七膜晶体管的第二端相连。
本实施例的第一种实施方式中，可选地，所述第一部分包括：第八薄膜晶体管，其控制端与其第一端连接在一起，并输入所述共用控制信号，其第二端与所述预充模块相连；第九薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述下拉节点相连。
本实施例的第二种实施方式中，可选地，所述第一稳定模块的第一部分包括：第八薄膜晶体管，其控制端与其第一端连接在一起，并输入所述第一共用控制信号，其第二端与所述预充模块相连，第九薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述第一级移位寄存单元的下拉节点相连；所述第二稳定模块的第一部分包括：第十薄膜晶体管，其控制端与其第一端连接在一起，并输入所述第二共用控制信号，其第二端与所述预充模块相连，第十一薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述第二级移位寄存单元的下拉节点相连。本实施例的第一种实施方式中，可选地，所述第一稳定子模块包括：第十二薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；所述第二稳定子模块包括：第十三薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号；所述第三稳定子模块包括：第十四薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号。本实施例的第二种实施方式中，可选地，所述第一稳定子模块包括：第十二薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；所述第二稳定子模块包括：第十三薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号；所述第三稳定子模块包括：第十四薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；所述第四稳定子模块包括：第十五薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；所述第五稳定子模块包括：第十六薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；所述第六稳定子模块包括：第十七薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号。
上述任一实施方式中，可选地，所述复位模块包括：第十八薄膜晶体管，其控制端输入所述复位信号，其第一端与所述上拉节点相连，其第二端输入所述VSS信号。
所述的移位寄存电路，还包括：清屏模块，用于接收所述低电平信号和清屏信号，并在所述清屏信号的控制下，在两帧之间的空白时区拉低所述第一级输出端和所述第二级输出端。可选地，所述清屏模块，包括：第十九薄膜晶体管，其控制端输入所述清屏信号，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；第二十薄膜晶体管，其控制端输入所述清屏信号，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号。在奇数帧，所述第一共用控制信号为高电平信号，所述第二共用控制信号为低电平信号；在偶数帧，所述第一共用控制信号为低电平信号，所述第二共用控制信号为高电平信号；或者，在奇数帧，所述第一共用控制信号为低电平信号，所述第二共用控制信号为高电平信号；在偶数帧，所述第一共用控制信号为高电平信号，所述第二共用控制信号为低电平信号。
如果所述第一级移位寄存单元为第n级移位寄存单元，所述第二级移位寄存单元为第n+1级移位寄存单元，则所述第一输入信号为第n-2级移位寄存单元的输出信号，所述复位信号为第n+3级移位寄存单元的输出信号，其中所述n为大于2的自然数。
所述第一时钟信号和所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期。
一种栅极驱动电路，包括上述任一项所述的移位寄存电路。
所述的栅极驱动电路，包括多个相互级联的移位寄存单元，其中，第1级移位寄存单元与第2级移位寄存单元共用稳定模块，所述第1级移位寄存单元与所述第2级移位寄存单元使用的第一输入信号为帧起始信号，使用的复位信号为第4级移位寄存单元的输出信号；第3级移位寄存单元与第4级移位寄存单元共用稳定模块，所述第3级移位寄存单元与所述第4级移位寄存单元的第一输入信号为第1级移位寄存单元的输出信号，使用的复位信号为第6级移位寄存单元的输出信号；第n级移位寄存单元与第n+1级移位寄存单元共用所述稳定模块，所述第n级移位寄存单元与所述第n+1级移位寄存单元使用的第一输入信号为第n-2级移位寄存单元的输出信号，使用的复位信号为第n+3级移位寄存单元的输出信号，其中所述n为大于3的自然数；最后一级移位寄存单元使用的复位信号为第一控制信号。
每级移位寄存单元使用的时钟信号与上一级移位寄存单元使用的时钟信号相比，相位落后1/4时钟周期。
所述栅极驱动电路为GOA驱动电路。
一种显示装置，包括上述任一项所述的移位寄存电路，或者包括上述任一项所述的栅极驱动电路。
一种驱动方法，适用于所述的移位寄存电路，所述VDD信号为高电平信号，所述VSS信号为接地信号，所述共用控制信号为高电平信号，所述第一时钟信号和所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期，所述第一级输出端输出的信号的相位比所述第一输入信号的相位落后1/2个所述时钟周期，所述第二级输出端输出的信号的相位比所述第一级输出端输出的信号的相位落后1/4个所述时钟周期，所述复位信号的相位比所述第二级输出端输出的信号的相位落后1/2个所述时钟周期。一种驱动方法，适用于所述的移位寄存电路，所述VDD信号为高电平信号，所述VSS信号为接地信号，所述第一共用控制信号和所述第二共用控制信号中，在同一时间内只有其中一个为高电平时，另一为低电平，所述第一时钟信号和所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期，所述第一级输出端输出的信号的相位比所述第一输入信号的相位落后1/2个所述时钟周期，所述第二级输出端输出的信号的相位比所述第一级输出端输出的信号的相位落后1/4个所述时钟周期，所述复位信号的相位比所述第二级输出端输出的信号的相位落后1/2个所述时钟周期。本发明提供一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置，所述移位寄存电路的第一、第二级移位寄存单元共用一个或多个稳定模块，用以在第一级移位寄存单元和第二级移位寄存单元均不输出有效信号时稳定第一级移位寄存器单元的上拉节点和输出端、第二级移位寄存单元的上拉节点和输出端的电位，可以增加GOA电路的稳定特性，使其具有中大尺寸GOA电路的稳定特性，而不增加GOA单元中TFT的数量，解决了稳定特性与简单实用性无法兼得的问题，以及阈值电压漂移和边框增大的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例一的第一示例性实施例提供的移位寄存电路示意图；
图2为本发明实施例一的第二示例性实施例提供的移位寄存电路示意图；
图3为符合本发明实施例一的第二示例性实施例的一种具体电路图；
图4为图3所示电路使用的示例性奇数帧的第一、第二共用控制信号以及PD1、PD2点电压波形示意图；
图5为图3所示电路使用的示例性偶数帧的第一、第二共用控制信号以及PD1、PD2点电压波形示意图；
图6为图3所示电路驱动时的示例性时序图；
图7为本发明实施例二的栅极驱动电路的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
实施例一
本发明实施例提供一种移位寄存电路，包括：第一级移位寄存单元和第二级移位寄存单元，移位寄存电路还包括：第一级移位寄存单元和第二级移位寄存单元所共用的稳定模块，稳定模块配置为在第一级移位寄存单元和第二级移位寄存单元均不输出有效信号时稳定第一级移位寄存器单元的上拉节点和输出端、第二级移位寄存单元的上拉节点和输出端的电位。
上述的第一级、第二级移位寄存单元为对移位寄存单元的通称，并不用于特指某个移位寄存单元。本实施例提供的移位寄存电路中，为任意两个或多个移位寄存单元(一般为相邻的)设置共用的稳定模块，使每级移位寄存单元均获得所需的电路稳定特性，使整个移位寄存电路具有中大尺寸移位寄存电路的稳定特性，同时亦可减少为电路稳定性而设的管子数量，解决了稳定特性与简单实用性无法兼得的问题。同时，本实施例提供的移位寄存电路用于GOA电路时，因为电路稳定性而设的管子数量减少，从而可解决边框增大问题。
本发明对移位寄存电路的具体结构不做限定，本领域技术人员可对移位寄存电路的具体结构以及稳定单元的具体结构进行自行设计，只要符合两个或两个以上移位寄存单元共用稳定单元的要求即可。下面介绍符合本发明实施例的第一示例性实施例，作为参考。
参照图1所示，该第一示例性实施例的移位寄存电路包括：第一级移位寄存单元(其输出端对应图1的output(n))和第二级移位寄存单元(其输出端对应图1的output(n+1))，以及第一级移位寄存单元和第二级移位寄存单元所共用的稳定模块，第一级移位寄存单元的上拉节点与第二级移位寄存单元的上拉节点直接连接在一起，共用一个上拉节点，即第一级移位寄存单元与第二级移位寄存单元只存在公用的上拉节点PU，第一级移位寄存单元与第二级移位寄存单元共用一个下拉节点，即第一级移位寄存单元与第二级移位寄存单元只存在公用的下拉节点PD。
示例性地，移位寄存电路的稳定模块包括第一部分11和第二部分，第一部分11用于将共用控制信号V传递至下拉节点PD，第二部分包括：第一稳定子模块121，用于接收下拉节点PD的电位信号和低电平信号VGL，并在下拉节点PD为高电位时，拉低上拉节点PU的电位；第二稳定子模块122，用于接收下拉节点PD的电位信号和低电平信号VGL，并在下拉节点PD为高电位时，拉低第二级输出端(output(n+1))的电位；第三稳定子模块123，用于接收下拉节点PD的电位信号和低电平信号VGL，并在下拉节点PD为高电位时，拉低第一级输出端(output(n))的电位。第一级移位寄存单元包括：预充模块13和第一级输出模块14，预充模块13和第一级输出模块14通过上拉节点PU连接在一起；预充模块13用于接收第一输入信号(例如图中的output(n-2))和VDD信号，并在第一输入信号的控制下拉高上拉节点PU的电位，并在上拉节点PU的电位拉高时，拉低下拉节点PD的电位；第一级输出模块14，用于接收上拉节点PU的电位信号和第一时钟信号CLKA，并在上拉节点PU的电位信号和第一时钟信号CLKA的控制下，向第一级输出端(output(n))输出高电平。第二级移位寄存单元包括复位模块15和第二级输出模块16，复位模块15和第二级输出模块16通过上拉节点PU连接在一起；复位模块15，用于接收复位信号(如图1中output(n+3))和VSS信号，并在复位信号的控制下拉低上拉节点PU的电位；第二级输出模块16，用于接收上拉节点PU的电位信号和第二时钟信号CLKB，并在上拉节点PU的电位信号和第二时钟信号CLKB的控制下，向第二级输出端(output(n+1))输出高电平。
另外可选地，上述的移位寄存电路还可包括清屏模块17，清屏模块17用于接收低电平信号VGL和清屏信号GCL，并在清屏信号GCL的控制下，在两帧之间的空白时区拉低第一级输出端和第二级输出端。
本实施例对移位寄存电路各个模块的具体结构不做限定，只要各模块能实现上述的功能即可。图1所示，仅为第一示例性实施例的一种具体实现，其中，第n级移位寄存单元和第n+1级移位寄存单元共用一个稳定单元。第n级移位寄存单元包括预充模块13和第一级输出模块14，第n+1级移位寄存单元包括复位模块15和第二级输出模块16。
其中，第n级移位寄存单元的预充模块13包括：第一至第三薄膜晶体管M1、M2、M3，第一薄膜晶体管M1其控制端输入第一输入信号output(n-2)，其第一端输入VDD信号，其第二端连接至上拉节点PU；第二薄膜晶体管M2，其控制端与上拉节点PU相连，其第一端与下拉节点PD相连，其第二端输入低电压信号VGL；第三薄膜晶体管M3，其控制端与上拉节点PU相连，其第一端与稳定模块的第一部分(稳定模块中M8的第二端)相连，其第二端输入低电压信号VGL。当第一输入信号例如output(n-2)的高电平输入时，上拉节点PU为高电平，第二和第三薄膜晶体管M2、M3打开，M2打开使低电压信号VGL进入下拉节点PD，即将PD点拉低，M3打开同时可拉低稳定模块第一部分11中第九薄膜晶体管M9的控制端，使M9处于关闭状态，PD点不受共用控制信号V的电位高低的影响，保证PD点处于低电位。
位于第n级移位寄存单元的第一级输出模块14包括第六薄膜晶体管M6和第一电容C1，第六薄膜晶体管M6的控制端与上拉节点PU相连，其第一端输入所述第一时钟信号CLKA，其第二端与第一级输出端output(n)相连；第一电容C1其第一端与上拉节点PU相连，其第二端与第六薄膜晶体管M6的第二端相连。
其中，第n+1级移位寄存单元包括复位模块15和第二级输出模块16，复位模块15包括第十八薄膜晶体管M18，M18的控制端接收复位信号output(n+3)，第一端接收接地信号VSS，第二端连接至上拉节点PU。第二级输出模块16包括第七薄膜晶体管M7和第二电容C2，M7其控制端与上拉节点PU相连，其第一端输入第二时钟信号CLKB，其第二端与第二级输出端output(n+1)相连；第二电容C2其第一端与上拉节点PU相连，其第二端与第七薄膜晶体管M7的第二端相连。
其中，第n级移位寄存单元和第n+1级移位寄存单元共用的稳定单元包括第一部分11和第二部分，第一部分11包括第八和第九薄膜晶体管M8、M9，第八薄膜晶体管M8其控制端与其第一端连接在一起，并输入共用控制信号V，其第二端与预充模块13相连(具体为与预充模块13的M3相连)；第九薄膜晶体管M9其控制端与第八薄膜晶体管M8的第二端相连，其第一端与第八薄膜晶体管M8的第一端相连，其第二端与下拉节点PD相连。
第二部分包括第一至第三稳定子模块(121、122、123)，第一稳定子模块121包括第十二薄膜晶体管M12，M12其控制端与下拉节点相连，其第一端与上拉节点PD相连，其第二端输入低电平信号VGL；第二稳定子模块122包括第十三薄膜晶体管M13，M13其控制端与下拉节点PD相连，其第一端与第二级输出端output(n+1)相连，其第二端输入低电平信号VGL；第三稳定子模块123包括第十四薄膜晶体管M14，M14其控制端与下拉节点PD相连，其第一端与第一级输出端output(n)相连，其第二端输入低电平信号VGL。
上述的移位寄存电路进行驱动时，所述的VDD信号为高电平信号，所述的VSS信号为接地信号，所述的共用控制信号V为高电平信号例如15V电平，所述的第一时钟信号CLKA与所述第二时钟信号CLKB具有相同的时钟周期，第二时钟信号的相位比第一时钟信号的相位落后1/4个时钟周期，，第一级输出端输出的信号output(n)的相位比所述的第一输入信号output(n-2)的相位落后1/2时钟周期，第二级输出端输出的信号output(n+1)的相位比第一级输出端输出的信号output(n)的相位落后1/4时钟周期，复位信号的相位比第二级输出端输出的信号的相位落后1/2个时钟周期。此处的时钟周期指时钟信号的周期，包括时钟信号的一个高电平持续时间和一个低电平持续时间，本文中也简略表述成周期。
具体驱动过程本领域技术人员可根据施加的驱动信号得出，驱动信号可参照图6所示，简述如下：
预充电过程：第一输入信号的高电位到来，打开预充单元13，预充单元13将VDD信号输入上拉节点PU，上拉节点PU开始充电。具体地，Output(n-2)高电位到来，打开M1，VDD信号输入，PU充电，PU电压抬高。
输出过程：当第一时钟信号CLKA电位由低变高时，通过第一级输出模块14的作用，上拉节点PU的电位被再次抬高，第一级输出模块14向第一级输出端输出高电平，此时，第二级输出端输出低电平。具体地，当CLKA电位由低变高时，通过C1的自举作用，PU点电位被再次抬高，M6打开，第一级输出端输出高电平，Output(n)为高电平，此时第二级输出端输出低电平(M7关闭)，Output(n+1)为低电平。
当第二时钟信号CLKB电位由低变高时，通过第二级输出模块16的作用，第二级输出模块16开始向第二级输出端(Output(n+1))输出高电平。具体地，与上述过程类似，当CLKB电位由低变高时，通过C2的自举作用，PU点电位被再一次抬高，M7打开，第二级输出端输出高电平，Output(n+1)变为高电平。
当第一时钟信号CLKA高电平持续时间结束，电位由高变低时，第一级输出端输出低电平，此时第二级输出端继续输出高电平。当第二时钟信号CLKB电位高电平持续时间结束，电位由高变低时，第二级输出端也开始输出低电平。
下拉过程：复位信号例如Output(n+3)的高电位到来，使复位模块15将VSS信号输入上拉节点PU，将上拉节点PU拉低，第一级输出模块14和第二级输出模块16关闭，第一级输出端和第二级输出端均被拉低保持低电平。
具体地，Output(n+3)信号变为高电平，打开M18，VSS输入低电平，将Pu点拉低，M6和M7关闭，第一级输出端和第二级输出端的输出均被拉低，即输出变为低电平。
上述过程中，第n级移位寄存单元和第n+1级移位寄存单元共用稳定模块(包括第一部分11和第二部分的121、122和123)。当PU被复位信号拉低时，M2、
M3关闭，PD点接收第一部分传递的高电位因而被抬高；当下拉节点PD点为高电平时，第一稳定子模块121(M12)将低电平输入上拉节点PU点，即M12打开，PU点被拉低；同时，第二稳定子模块122(M13)将低电平输入第二输出端，即M13打开，Output(n+1)被拉低为低电平；同时，第三稳定子模块123(M14)将低电平输入第一输出端，即M14打开，Output(n)被拉低为低电平。
本实施例提供的移位寄存电路及其驱动方法，第一、第二级移位寄存单元通过共用的稳定模块获得其电路稳定特性，可简化移位寄存电路的结构，减少TFT管子数量。
本发明还提供另一示例性的移位寄存电路，参照图2所示，该移位寄存电路包括：第一级移位寄存单元(其输出端对应图1的output(n))和第二级移位寄存单元(其输出端对应图1的output(n+1))，以及为第一、第二级移位寄存单元所共用的第一稳定模块和第二稳定模块，其中第一级移位寄存单元和第二级移位寄存单元在第一时间内共用第一稳定模块，在第二时间内共用第二稳定模块。例如可选地，第一、第二级移位寄存单元在奇数帧共用第一稳定模块，在偶数帧共用第二稳定模块。使电路的稳定单元在一帧或数帧的频率下交替工作，除可减化电路外，还可解决稳定单元中薄膜晶体管由于长时间工作而出现的阈值电压漂移问题。
一般而言，现有技术中每个移位寄存单元(例如，GOA Unit)都有自己的稳定单元，本发明将上下两级移位寄存单元(也可以是其它任意两级或多级)共用稳定单元，并使两组稳定单元交替工作，便可解决TFT的阈值电压漂移问题，而且不增加移位寄存单元的TFT数量。本发明从此思路出发，为了实现上述功能，将上下两级的上拉节点PU连在一起，同时使上下两级的下拉节点(PD1、PD2)在两组信号控制下独立交替工作，具体如图2所示。第一级移位寄存单元(例如Unit_n)和第二级移位寄存单元(例如Unit_n+1)均包括上拉节点和下拉节点，第一级移位寄存单元的上拉节点与第二级移位寄存单元的上拉节点直接连接在一起，即图2中的PU节点，第一级移位寄存单元的下拉节点PD1与第二级移位寄存单元的下拉节点PD2交替工作。
下面举出一种移位寄存电路作为示例。参照图3所示，本实施例的移位寄存电路第一级移位寄存单元(例如Unit_n)和第二级移位寄存单元(例如Unit_n+1)，以及第一、第二级移位寄存单元所共用的稳定模块，第一、第二级移位寄存单元的上拉节点直接连接在一起，即图2中的PU节点，第一、第二级的下拉节点PD1和PD2交替工作，即第一稳定模块和第二稳定模块交替被第一、第二级移位寄存单元所共用。
其中，第一级移位寄存单元包括预充模块23和第一级输出模块24，二者通过PU节点连接在一起。预充模块23用于接收第一输入信号(例如Ouput(n-2))和VDD信号，并在第一输入信号的控制下拉高上拉节点PU的电位，并在上拉节点PU的电位拉高时，拉低第一级移位寄存单元的下拉节点PD1的电位和第二级移位寄存单元的下拉节点PD2的电位，第一级输出模块24用于接收上拉节点PU的电位信号和第一时钟信号CLKA，并在上拉节点PU的电位信号和第一时钟信号CLKA的控制下，向第一级输出端输出高电平。
其中，第二级移位寄存单元包括：复位模块25和第二级输出模块26，二者通过PU节点连接在一起。复位模块25用于接收复位信号(例如Ouput(n+3))和VSS信号，并在复位信号的控制下拉低上拉节点PU的电位，第二级输出模块26用于接收上拉节点PU的电位信号和第二时钟信号CLKB，并在上拉节点PU的电位信号和第二时钟信号CLKB的控制下，向第二级输出端输出高电平。
其中，第一、第二级移位寄存单元交替地共用第一稳定模块和第二稳定模块，即第一时间内，第一、第二级移位寄存单元共用第一稳定模块；第二时间内，第一、第二级移位寄存单元共用第二稳定模块。其中，第一稳定模块和第二稳定模块均包括第一部分20和第二部分，第一稳定模块的第一部分20用于将第一共用控制信号V1传递至第一级移位寄存单元的下拉节点PD1，第二稳定模块的第一部分20’用于将第二共用控制信号传V2递至第二级移位寄存单元的下拉节点PD2；第一共用控制信号V1和第二共用控制信号V2中，在同一时间内只有其中一个为高电平，另一为低电平。第一稳定模块的第二部分包括第一、第二和第三稳定子模块(221、222、223)，第二稳定模块的第二部分包括第四、第五和第六稳定子模块(221’、222’、223’)。
第一稳定模块第二部分中的：第一稳定子模块221用于接收第一级移位寄存单元的下拉节点PD1的电位信号和低电平信号VGL，并在第一级移位寄存单元的下拉节点PD1为高电位时，拉低上拉节点PU的电位；第二稳定子模块222用于接收第一级移位寄存单元的下拉节点PD1的电位信号和低电平信号VGL，并在第一级移位寄存单元的下拉节点PD1为高电位时，拉低第二级输出端的电位，第三稳定子模块223用于接收第一级移位寄存单元的下拉节点PD1的电位信号和低电平信号VGL，并在第一级移位寄存单元的下拉节点PD1为高电位时，拉低第一级输出端的电位。第二稳定模块的第二部分中的：第四稳定子模块221’用于接收第二级移位寄存单元的下拉节点PD2的电位信号和低电平信号VGL，并在第二级移位寄存单元的下拉节点PD2为高电位时，拉低上拉节点PU的电位，第五稳定子模块222’用于接收第二级移位寄存单元的下拉节点PD2的电位信号和低电平信号VGL，并在第二级移位寄存单元的下拉节点PD2为高电位时，拉低第一级输出端的电位，第六稳定子模块223’用于接收第二级移位寄存单元的下拉节点PD2的电位信号和低电平信号VGL，并在第二级移位寄存单元的下拉节点PD2为高电位时，拉低第二级输出端的电位。
另外可选地，上述的移位寄存电路还可包括清屏模块27，清屏模块17在清屏信号GCL的控制下，在两帧之间的空白时区拉低第一级输出端和第二级输出端。
本实施例对移位寄存电路各个模块的具体结构也不做限定，只要各模块能实现上述的功能即可。如图3所示，仅为该示例性实施例的一种具体实现，其中，第n级移位寄存单元和第n+1级移位寄存单元交替共用第一和第二稳定单元。
其中具体地，第n级移位寄存单元的预充模块包括第一至第五薄膜晶体管M1、M2、M3、M4、M5，M1其控制端输入第一输入信号(例如Ouput(n-2))，其第一端输入VDD信号，其第二端连接至上拉节点PU；M2其控制端与上拉节点PU相连，其第一端与第一级移位寄存单元的下拉节点PD1相连，其第二端输入低电压信号VGL；M3其控制端与上拉节点PU相连，其第一端与第一稳定模块的第一部分21相连，其第二端输入低电压信号VGL；M4其控制端与上拉节点PU相连，其第一端与第二级移位寄存单元的下拉节点PD2相连，其第二端输入低电压信号VGL；M5其控制端与上拉节点PU相连，其第一端与第二稳定模块的第一部分21’相连，其第二端输入低电压信号VGL。第n级移位寄存单元的第一级输出模块24包括第六薄膜晶体管M6和第一电容C1，M6其控制端与上拉节点PU相连，其第一端输入第一时钟信号CLKA，其第二端与第一级输出端相连，第一电容，其第一端与上拉节点PU相连，其第二端与M6的第二端相连。
其中具体地，第n+1级移位寄存单元包括复位模块25和第二级输出模块26，复位模块25包括第十八薄膜晶体管M18，M18的控制端接收复位信号例如output(n+3)，第一端接收接地信号VSS，第二端连接至上拉节点PU。第二级输出模块26包括第七薄膜晶体管M7和第二电容C2，M7其控制端与上拉节点PU相连，其第一端输入第二时钟信号CLKB，其第二端与第二级输出端相连；第二电容C2其第一端与上拉节点PU相连，其第二端与第七薄膜晶体管M7的第二端相连。
其中具体地，第一稳定模块的第一部分21包括第八和第九薄膜晶体管M8、M9，M8其控制端与其第一端连接在一起，并输入第一共用控制信号V1，其第二端与预充模块23(M3的第一端)相连；M9其控制端与M8第二端相连，其第一端与M88的第一端相连，其第二端与第一级移位寄存单元的下拉节点PD1相连。第一稳定模块的第二部分包括第一至第三稳定子模块，第一稳定子模块221包括第十二薄膜晶体管M12，M12其控制端与第一级移位寄存单元的下拉节点PD1相连，其第一端与上拉节点PU相连，其第二端输入低电平信号VGL。第二稳定子模块222包括第十三薄膜晶体管M13，M13其控制端与第一级移位寄存单元的下拉节点PD1相连，其第一端与第二级输出端相连，其第二端输入低电平信号VGL；第三稳定子模块223包括第十四薄膜晶体管M14，其控制端与第一级移位寄存单元的下拉节点PD1相连，其第一端与第一级输出端相连，其第二端输入低电平信号VGL。
第二稳定模块与第一稳定模块结构类似，第二稳定模块的第一部分包括第十和第十一薄膜晶体管M10、M11，M10其控制端与其第一端连接在一起，并输入第二共用控制信号V2，其第二端与预充模块23(M5的第一端)相连；M11其控制端与M10第二端相连，其第一端与M10的第一端相连，其第二端与第二级移位寄存单元的下拉节点PD2相连。第二稳定模块的第二部分也包括第四至第六稳定子模块，第四稳定子模块221’包括第十五薄膜晶体管M15，M15其控制端与第二级移位寄存单元的下拉节点PD2相连，其第一端与上拉节点PU相连，其第二端输入低电平信号VGL；第五稳定子模块222’包括第十六薄膜晶体管M16，M16其控制端与第二级移位寄存单元的下拉节点PD2相连，其第一端与第一级输出端相连，其第二端输入低电平信号VGL；第六稳定子模块223’包括第十七薄膜晶体管M17，M17其控制端与第二级移位寄存单元的下拉节点PD2相连，其第一端与第二级输出端相连，其第二端输入低电平信号VGL。
另外，图3所示电路的清屏模块27包括第十九和第二十薄膜晶体管M19和M20，M19和M20的控制端均输入清屏信号，M19的第一端与第一级输出端相连，其第二端输入低电平信号VGL；M20的第一端与第二级输出端相连，其第二端输入低电平信号VGL。M19和M20在清屏信号的控制下，在两帧之间的空白时区拉低第一级输出端和第二级输出端，避免上一帧信号残留影响下一帧的显示效果。
本实施例两级电路结构具体如附图3所示，每级移位寄存单元包括10个TFT，一个电容C1，M1完成PU点的预充电过程，M18完成PU点的下拉作用，M6和M7完成每级电路的Output输出，M19和M20完成清屏动作，其他TFT相互作用，稳定移位寄存单元。
本实施例图3所示的电路需要9个时钟信号以及3个DC信号支持移位寄存电路工作，这3个DC信号分别为高电平信号VDD、接地信号VSS、低电平信号VGL；9个时钟信号中，两个为共用控制信号，即第一共用控制信号V1和第二共用控制信号V2，当其一为高电平时，另一为低电平，即V1和V2交替为高电平，实现PD1和PD2的交替工作；还需要4个时钟信号，图3所示第n、n+1级移位寄存单元使用了2个时钟信号CLKA和CLKB，CLKA和CLKB的相位相差1/4时钟周期，另外的2个时钟信号例如CLK1和CLK4为相邻的共用移位寄存单元组(例如第n-1和n-2级移位寄存单元)使用；9个时钟信号中还包括：预充电信号，即第一输入信号，例如Output(n-2)；下拉信号，即复位信号例如output(n+3)；清屏信号GCL。图3所示的本实施例中，第一级输出端输出的信号Output(n)的相位比第一输入信号Output(n-2)的相位落后1/2时钟周期，第二级输出端输出的信号Output(n+1)的相位比第一级输出端输出的信号Output(n)的相位落后1/4时钟周期。
示例性地如图4所示，在奇数帧，第一共用控制信号V1为高电平信号，第二共用控制信号V2为低电平信号VGL，这时(奇数帧)第二级移动寄存单元的下拉节点PD2点不工作，始终为低电平，第一级移动寄存单元的下拉节点PD1点起作用；如图5所示，在偶数帧，第一共用控制信号V1为低电平信号，第二共用控制信号V2为高电平信号，这时(偶数帧)第一级移动寄存单元的下拉节点PD1点始终为低电平，PD1不工作，第二级移动寄存单元的下拉节点PD2点起作用。当然，也可以相反，在奇数帧，第一共用控制信号为低电平信号，第二共用控制信号为高电平信号，PD1点不工作，PD2点工作；在偶数帧，第一共用控制信号为高电平信号，第二共用控制信号为低电平信号，PD2点不工作，PD1点工作。或者，也可以在数帧或某个时间段后PD1和PD2交替工作一次。
下面以PD1和PD2在奇数帧和偶数帧交替工作为例对上述电路的驱动方法进行说明。CLKA和信号CLKB占空比为1/2，高电平时间为2t(t为一行Gate扫描时间)，时钟周期为4t，设CLK1高电平起始时间为T1，CLKA高电平起始时间为T1+t，CLKB高电平起始时间为T1+2t，CLK4高电平起始时间为T1+3t，其中，CLK1和CLK4为相邻的共用移位寄存单元组使用的时钟信号，例如图3中未示出的第n-2级和第n-1级移位寄存单元使用CLK1和CLK4，而不是CLKA和CLKB；V1、V2信号占空比为1/2，高电平时间为T(T为一帧时间)，周期为2T，设V1高电平起始时间为0，V2高电平起始时间为T；Output(n-2)信号高电平时间为2t，周期为T，高电平起始时间为T1-t；Output(n+3)信号高电平时间为2t，周期为2t，高电平起始时间为T1+4t；清屏信号GCL信号周期为T，高电位在芯片IC的Blank区(空白区)；VDD为高电平DC信号；VSS为低电平DC信号，低电平信号VGL同VSS。各驱动信号以及输出信号如附图6所示。如此，上述移位寄存电路的驱动方法包括：
预充电过程：第一输入信号的高电位到来，打开预充单元23，预充单元23将VDD信号输入上拉节点PU，上拉节点PU开始充电。具体地，Output(n-2)高电位到来，打开M1，VDD信号输入，PU充电，PU电压抬高。
输出过程：当第一时钟信号CLKA电位由低变高时，通过第一级输出模块24的作用，上拉节点PU的电位被再次抬高，第一级输出模块24向第一级输出端输出高电平，此时，第二级输出端输出低电平。具体地，当CLKA电位由低变高时，通过C1的自举作用，PU点电位被再次抬高，M6打开，第一级输出端输出高电平，Output(n)为高电平，此时第二级输出端输出低电平，Output(n+1)为低电平。
当第二时钟信号CLKB电位由低变高时，通过第二级输出模块26的作用，第二级输出模块26开始向第二级输出端(Output(n+1))输出高电平。具体地，与上述过程类似，当CLKB电位由低变高时，通过C2的自举作用，PU点电位被再一次抬高，M7打开，第二级输出端输出高电平，Output(n+1)变为高电平。
当第一时钟信号CLKA高电平持续时间结束，电位由高变低时，第一级输出端输出低电平，此时第二级输出端继续输出高电平。当第二时钟信号CLKB电位高电平持续时间结束，电位由高变低时，第二级输出端也开始输出低电平。
下拉过程：复位信号例如Output(n+3)的高电位到来，使复位模块将VSS信号输入上拉节点PU，将上拉节点PU拉低，第一级输出模块24和第二级输出模块26关闭，第一级输出端和第二级输出端保持低电平。具体地，Output(n+3)信号在T1+4t时刻变为高电平，打开M18，VSS输入低电平，将Pu点拉低，M6和M7关闭，第一级输出端和第二级输出端的输出保持低电平。
以图4、图5所示的情况为例，如果为奇数帧，第一共用控制信号V1为高电平信号，第二共用控制信号V2为低电平信号，在该奇数帧开始时PD1由于V1为高电位，PD2为低电位；当上拉节点Pu为由于预充变为高电位以及输出过程被抬高时，预充单元23会拉低PD1点(M2、M3、M4、M5打开)；由于复位信号的输入，当上拉节点Pu被复位单元25拉低时，预充单元23关闭，PD1由于V1重回高电位。具体地，Pu被拉低，M2、M3、M4、M5关闭，PD1由于V1的输入重回高电位，PD2继续保持低电位。
如果是偶数帧，工作过程相类似，只不过PD1始终为低电位，不工作，而PD2工作，其电位有变化。
如果是偶数帧，稳定过程也大致类似：上述过程中，通过第一或第二稳定模块(取决于奇数帧还是偶数帧，以图4、图5所示的情况为例，如果为奇数帧，此处则是第一稳定模块；如果为偶数帧，此处则是第二稳定模块)第二部分的第一稳定子模块稳定PU点电位，通过第一或第二稳定模块(取决于奇数帧还是偶数帧，同上)第二稳定子模块和第三稳定子模块分别稳定第一输出端和第二输出端的电位。
具体地，在奇数帧，V1通过M8、M9输入，PD1为高电位，PD2为低电位，PD1通过M12稳定PU点，通过M14稳定Output(n)，通过M13稳定Output(n+1)；在偶数帧，V2通过M10、M11输入，PD2为高电位，PD1为低电位，PD2通过M15稳定PU点，通过M16稳定Output(n)，通过M17稳定Output(n+1)。这样，PD1与PD2交替工作，可解决稳定单元内TFT阈值电压漂移问题，从而使PU点和栅极(gate)输出更加稳定。PU点通过M2、M3反作用于PD1，通过M4、M5反作用于PD2。
清屏：当一帧扫描结束后，在IC输出的Blank区，GCL高电位到来，将所有gate输出信号(即图3中的第一级输出和第二级输出)拉为低电位。
如上所述，本实施例提供的移位寄存电路，两级移位寄存单元在第一时间内共用第一稳定模块，在第二时间内共用第二稳定模块，既可以避免稳定单元中的管子长期工作导致的阈值漂移问题，又不需要引入过多的管子，电路规模小，稳定性好，适合用于GOA电路中，尤其适合于要求窄边框的产品(如小尺寸的手机类产品)上。
实施例二
本实施例提供一种栅极驱动电路，包括实施例一中的任一移位寄存电路。具体地，本实施例提供的栅极驱动电路包括多个相互级联的移位寄存单元，其中的两级或多级移位寄存单元共用稳定模块，既可以增加电路的稳定特性，又增加太多管子，解决了稳定特性与简单实用性无法兼得的问题。
例如，参照图7所示，为符合本实施例的一种栅极驱动电路，该栅极驱动电路包括多个相互级联的移位寄存单元，其中，第1级移位寄存单元与第2级移位寄存单元共用稳定模块，第1级移位寄存单元与第2级移位寄存单元使用的第一输入信号为帧起始信号，使用的复位信号为第4级移位寄存单元的输出信号；第3级移位寄存单元与第4级移位寄存单元共用稳定模块，第3级移位寄存单元与第4级移位寄存单元的第一输入信号为第1级移位寄存单元的输出信号，使用的复位信号为第6级移位寄存单元的输出信号；依此类推，第n级移位寄存单元与第n+1级移位寄存单元共用稳定模块，第n级移位寄存单元与第n+1级移位寄存单元使用的第一输入信号为第n-2级移位寄存单元的输出信号，使用的复位信号为第n+3级移位寄存单元的输出信号，其中n为大于3的自然数；最后一级移位寄存单元使用的复位信号为第一控制信号。
其中的第一控制信号可以由时序控制电路产生；或者，在栅极驱动电路中设置第一电路，所述第一电路与时序控制电路相连，用于基于时序控制电路的输出信号产生上述第一控制信号。
其中，每级移位寄存单元使用的时钟信号与上一级移位寄存单元使用的时钟信号相比，相位落后1/4时钟周期。
其中，所述栅极驱动电路可用于GOA驱动电路。
该电路具体工作过程可参见实施例一，在此不再详述。本实施例提供的栅极驱动电路，还可进一步地，两级移位寄存单元在第一时间内共用第一稳定模块，在第二时间内共用第二稳定模块，既可以避免稳定单元中的管子长期工作导致的阈值漂移问题，又不需要引入过多的管子，电路规模小，稳定性好，适合用于GOA电路中，尤其适合于要求窄边框的产品(如小尺寸的手机类产品)上。
实施例三
本发明实施例还提供一种显示装置，其包括实施例一所述任意一种移位寄存电路，或者包括实施例二所述任意一种栅极驱动电路。显示装置由于采用本发明所述结构更简单，性能更佳(稳定性好并可避免阈值漂移问题)的栅极驱动电路，因而成本更低、显示品质更高。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也在本发明的保护范围之内。
为了便于清楚说明，在本发明中采用了第一、第二等字样对相似项进行类别区分，该第一、第二字样并不在数量上对本发明进行限制，只是对一种优选的方式的举例说明，本领域技术人员根据本发明公开的内容，想到的显而易见的相似变形或相关扩展均属于本发明的保护范围内。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (30)

1.一种移位寄存电路，包括：第一级移位寄存单元和第二级移位寄存单元，其特征在于，
所述移位寄存电路还包括：所述第一级移位寄存单元和所述第二级移位寄存单元所共用的稳定模块，所述稳定模块配置为在所述第一级移位寄存单元和所述第二级移位寄存单元均不输出有效信号时稳定所述第一级移位寄存器单元的上拉节点和输出端、第二级移位寄存单元的上拉节点和输出端的电位。
2.根据权利要求1所述的移位寄存电路，其特征在于，所述第一级移位寄存单元的上拉节点与所述第二级移位寄存单元的上拉节点直接连接在一起，共用一个上拉节点；所述第一级移位寄存单元与所述第二级移位寄存单元共用一个下拉节点。
3.根据权利要求2所述的移位寄存电路，其特征在于，所述稳定模块包括第一部分和第二部分，所述第一部分用于将共用控制信号传递至所述下拉节点，所述第二部分包括：
第一稳定子模块，用于接收所述下拉节点的电位信号和低电平信号，并在所述下拉节点为高电位时，拉低所述上拉节点的电位，
第二稳定子模块，用于接收所述下拉节点的电位信号和所述低电平信号，并在所述下拉节点为高电位时，拉低所述第二级输出端的电位，
第三稳定子模块，用于接收所述下拉节点的电位信号和所述低电平信号，并在所述下拉节点为高电位时，拉低所述第一级输出端的电位。
4.根据权利要求3所述的移位寄存电路，其特征在于，所述第一级移位寄存单元包括：预充模块和第一级输出模块，所述预充模块和所述第一级输出模块通过所述第一级移位寄存单元的上拉节点连接在一起，
所述预充模块，用于接收第一输入信号和VDD信号，并在所述第一输入信号的控制下拉高所述上拉节点的电位，并在所述上拉节点的电位拉高时，拉低所述下拉节点的电位；
所述第一级输出模块，用于接收所述上拉节点的电位信号和第一时钟信号，并在所述上拉节点的电位信号和所述第一时钟信号的控制下，向第一级输出端输出高电平；
所述第二级移位寄存单元包括复位模块和第二级输出模块，所述复位模块和所述第二级输出模块通过所述上拉节点连接在一起；
所述复位模块，用于接收复位信号和VSS信号，并在所述复位信号的控制下拉低所述上拉节点的电位；
所述第二级输出模块，用于接收所述上拉节点的电位信号和第二时钟信号，并在所述上拉节点的电位信号和所述第二时钟信号的控制下，向第二级输出端输出高电平。
5.根据权利要求4所述的移位寄存电路，其特征在于，所述预充模块包括：
第一薄膜晶体管，其控制端输入所述第一输入信号，其第一端输入所述VDD信号，其第二端连接至所述上拉节点；
第二薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述下拉节点相连，其第二端输入所述低电压信号；
第三薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述稳定模块的第一部分相连，其第二端输入所述低电压信号。
6.根据权利要求1或2所述的移位寄存电路，其特征在于，所述移位寄存电路包括第一稳定模块和第二稳定模块，所述第一级移位寄存单元和所述第二级移位寄存单元在第一时间内共用所述第一稳定模块，在第二时间内共用所述第二稳定模块。
7.根据权利要求6所述的移位寄存电路，其特征在于，所述第一级移位寄存单元和所述第二级移位寄存单元在奇数帧共用所述第一稳定模块，在偶数帧共用所述第二稳定模块。
8.根据权利要求6所述的移位寄存电路，其特征在于，所述第一级移位寄存单元和所述第二级移位寄存单元均包括上拉节点和下拉节点，所述第一级移位寄存单元的上拉节点与所述第二级移位寄存单元的上拉节点直接连接在一起，所述第一级移位寄存单元的下拉节点与所述第二级移位寄存单元的下拉节点交替工作。
9.根据权利要求8所述的移位寄存电路，其特征在于，所述第一稳定模块的第一部分用于将第一共用控制信号传递至所述第一级移位寄存单元的下拉节点；所述第二稳定模块的第一部分用于将第二共用控制信号传递至所述第二级移位寄存单元的下拉节点；
所述第一共用控制信号和所述第二共用控制信号中，在同一时间内只有其中一个为高电平，另一为低电平；所述第一稳定模块的第二部分与所述第二稳定模块的第二部分均包括三个稳定子模块。
10.根据权利要求9所述的移位寄存电路，其特征在于，所述第一稳定模块的第二部分中的：
第一稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述上拉节点的电位，
第二稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述第二级输出端的电位，
第三稳定子模块，用于接收所述第一级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第一级移位寄存单元的下拉节点为高电位时，拉低所述第一级输出端的电位；
所述第二稳定模块的第二部分中的：
第四稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述上拉节点的电位，
第五稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述第一级输出端的电位，
第六稳定子模块，用于接收所述第二级移位寄存单元的下拉节点的电位信号和所述低电平信号，并在所述第二级移位寄存单元的下拉节点为高电位时，拉低所述第二级输出端的电位。
11.根据权利要求10所述的移位寄存电路，其特征在于，所述第一级移位寄存单元还包括：
预充模块，用于接收第一输入信号和VDD信号，并在所述第一输入信号的控制下拉高所述上拉节点的电位，并在所述上拉节点的电位拉高时，拉低所述第一级移位寄存单元的下拉节点的电位和所述第二级移位寄存单元的下拉节点的电位，
第一级输出模块，用于接收所述上拉节点的电位信号和第一时钟信号，并在所述上拉节点的电位信号和所述第一时钟信号的控制下，向第一级输出端输出高电平；所述第二级移位寄存单元还包括：
复位模块，用于接收复位信号和VSS信号，并在所述复位信号的控制下拉低所述上拉节点的电位，
第二级输出模块，用于接收所述上拉节点的电位信号和第二时钟信号，并在所述上拉节点的电位信号和所述第二时钟信号的控制下，向第二级输出端输出高电平。
12.根据权利要求11所述的移位寄存电路，其特征在于，所述预充模块包括：
第一薄膜晶体管，其控制端输入所述第一输入信号，其第一端输入所述VDD信号，其第二端连接至所述上拉节点；
第二薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第一级移位寄存单元的下拉节点相连，其第二端输入所述低电压信号；
第三薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第一稳定模块的第一部分相连，其第二端输入所述低电压信号；
第四薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第二级移位寄存单元的下拉节点相连，其第二端输入所述低电压信号；
第五薄膜晶体管，其控制端与所述上拉节点相连，其第一端与所述第二稳定模块的第一部分相连，其第二端输入所述低电压信号。
13.根据权利要求4或11所述的移位寄存电路，其特征在于，所述第一级输出模块包括：
第六薄膜晶体管，其控制端与所述上拉节点相连，其第一端输入所述第一时钟信号，其第二端与所述第一级输出端相连，
第一电容，其第一端与所述上拉节点相连，其第二端与所述第六薄膜晶体管的第二端相连；所述第二级输出模块包括：
第七薄膜晶体管，其控制端与所述上拉节点相连，其第一端输入所述第二时钟信号，其第二端与所述第二级输出端相连，
第二电容，其第一端与所述上拉节点相连，其第二端与所述第七膜晶体管的第二端相连。
14.根据权利要求3所述的移位寄存电路，其特征在于，所述第一部分包括：
第八薄膜晶体管，其控制端与其第一端连接在一起，并输入所述共用控制信号，其第二端与所述预充模块相连；
第九薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述下拉节点相连。
15.根据权利要求10所述的移位寄存电路，其特征在于，所述第一稳定模块的第一部分包括：
第八薄膜晶体管，其控制端与其第一端连接在一起，并输入所述第一共用控制信号，其第二端与所述预充模块相连，
第九薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述第一级移位寄存单元的下拉节点相连；
所述第二稳定模块的第一部分包括：
第十薄膜晶体管，其控制端与其第一端连接在一起，并输入所述第二共用控制信号，其第二端与所述预充模块相连，
第十一薄膜晶体管，其控制端与所述第八薄膜晶体管的第二端相连，其第一端与所述第八薄膜晶体管的第一端相连，其第二端与所述第二级移位寄存单元的下拉节点相连。
16.根据权利要求3所述的移位寄存电路，其特征在于，所述第一稳定子模块包括：第十二薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；
所述第二稳定子模块包括：第十三薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号；
所述第三稳定子模块包括：第十四薄膜晶体管，其控制端与所述下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号。
17.根据权利要求10所述的移位寄存电路，其特征在于，
所述第一稳定子模块包括：第十二薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；
所述第二稳定子模块包括：第十三薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号；
所述第三稳定子模块包括：第十四薄膜晶体管，其控制端与所述第一级移位寄存单元的下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；
所述第四稳定子模块包括：第十五薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述上拉节点相连，其第二端输入所述低电平信号；
所述第五稳定子模块包括：第十六薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；
所述第六稳定子模块包括：第十七薄膜晶体管，其控制端与所述第二级移位寄存单元的下拉节点相连，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号。
18.根据权利要求3或10所述的移位寄存电路，其特征在于，所述复位模块包括：
第十八薄膜晶体管，其控制端输入所述复位信号，其第一端与所述上拉节点相连，其第二端输入所述VSS信号。
19.根据权利要求4或11所述的移位寄存电路，其特征在于，还包括：
清屏模块，用于接收所述低电平信号和清屏信号，并在所述清屏信号的控制下，在两帧之间的空白时区拉低所述第一级输出端和所述第二级输出端。
20.根据权利要求19所述的移位寄存电路，其特征在于，所述清屏模块，包括：
第十九薄膜晶体管，其控制端输入所述清屏信号，其第一端与所述第一级输出端相连，其第二端输入所述低电平信号；
第二十薄膜晶体管，其控制端输入所述清屏信号，其第一端与所述第二级输出端相连，其第二端输入所述低电平信号。
21.根据权利要求9所述的移位寄存电路，其特征在于，
在奇数帧，所述第一共用控制信号为高电平信号，所述第二共用控制信号为低电平信号；在偶数帧，所述第一共用控制信号为低电平信号，所述第二共用控制信号为高电平信号；或者，
在奇数帧，所述第一共用控制信号为低电平信号，所述第二共用控制信号为高电平信号；在偶数帧，所述第一共用控制信号为高电平信号，所述第二共用控制信号为低电平信号。
22.根据权利要求11所述的移位寄存电路，其特征在于，如果所述第一级移位寄存单元为第n级移位寄存单元，所述第二级移位寄存单元为第n+1级移位寄存单元，则所述第一输入信号为第n-2级移位寄存单元的输出信号，所述复位信号为第n+3级移位寄存单元的输出信号，其中所述n为大于2的自然数。
23.根据权利要求22所述的移位寄存电路，其特征在于，所述第一时钟信号和所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期。
24.一种栅极驱动电路，其特征在于，包括权利要求1-23任一项所述的移位寄存电路。
25.根据权利要求24所述的栅极驱动电路，其特征在于，包括多个相互级联的移位寄存单元，其中，第1级移位寄存单元与第2级移位寄存单元共用稳定模块，所述第1级移位寄存单元与所述第2级移位寄存单元使用的第一输入信号为帧起始信号，使用的复位信号为第4级移位寄存单元的输出信号；
第3级移位寄存单元与第4级移位寄存单元共用稳定模块，所述第3级移位寄存单元与所述第4级移位寄存单元的第一输入信号为第1级移位寄存单元的输出信号，使用的复位信号为第6级移位寄存单元的输出信号；
第n级移位寄存单元与第n+1级移位寄存单元共用所述稳定模块，所述第n级移位寄存单元与所述第n+1级移位寄存单元使用的第一输入信号为第n-2级移位寄存单元的输出信号，使用的复位信号为第n+3级移位寄存单元的输出信号，其中所述n为大于3的自然数；最后一级移位寄存单元使用的复位信号为第一控制信号。
26.根据权利要求25所述的栅极驱动电路，其特征在于，每级移位寄存单元使用的时钟信号与上一级移位寄存单元使用的时钟信号相比，相位落后1/4时钟周期。
27.根据权利要求24-26任一项所述的栅极驱动电路，其特征在于，所述栅极驱动电路为GOA驱动电路。
28.一种显示装置，其特征在于，包括权利要求1-23任一项所述的移位寄存电路，或者包括权利要求24-27任一项所述的栅极驱动电路。
29.一种驱动方法，适用于权利要求4所述的移位寄存电路，其特征在于，所述VDD信号为高电平信号，所述VSS信号为接地信号，所述共用控制信号为高电平信号，所述第一时钟信号与所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期，所述第一级输出端输出的信号的相位比所述第一输入信号的相位落后1/2个所述时钟周期，所述第二级输出端输出的信号的相位比所述第一级输出端输出的信号的相位落后1/4个所述时钟周期，所述复位信号的相位比所述第二级输出端输出的信号的相位落后1/2个所述时钟周期。
30.一种驱动方法，适用于权利要求11所述的移位寄存电路，其特征在于，所述VDD信号为高电平信号，所述VSS信号为接地信号，所述第一共用控制信号和所述第二共用控制信号中，在同一时间内只有其中一个为高电平，另一为低电平，所述第一时钟信号和所述第二时钟信号具有相同的时钟周期，所述第二时钟信号的相位比所述第一时钟信号的相位落后1/4个所述时钟周期，所述第一级输出端输出的信号的相位比所述第一输入信号的相位落后1/2个所述时钟周期，所述第二级输出端输出的信号的相位比所述第一级输出端输出的信号的相位落后1/4个所述时钟周期，所述复位信号的相位比所述第二级输出端输出的信号的相位落后1/2个所述时钟周期。
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