CN202502720U - 一种移位寄存器、阵列基板栅极驱动装置和显示装置 - Google Patents

Abstract

本实用新型提供一种移位寄存器、阵列基板栅极驱动装置和显示装置，用以解决现有移位寄存器的栅极输出端不能保持无效状态，会导致错误操作的问题；以及会出现薄膜晶体管阈值电压上升从而导致缩短移位寄存器的使用寿命的问题。该移位寄存器包括：上拉模块、上拉驱动模块、第一下拉模块、下拉驱动模块和第二下拉模块。该移位寄存器不仅可避免栅极输出端在无效状态时出现悬空，避免受噪声电压的影响，能使得移位寄存器可靠地保持无效状态；并且，使用两个下拉模块交替使处于无效状态的栅极输出端处于低电平，防止了在栅极输出端处于无效状态时，某个别晶体管一直工作，使得薄膜晶体管阈值电压上升的不良现象，增加移位寄存器的使用寿命。

Description

一种移位寄存器、阵列基板栅极驱动装置和显示装置

技术领域

本实用新型涉及栅极驱动技术领域，特别涉及一种移位寄存器、阵列基板栅极驱动装置和显示装置。

背景技术

液晶显示面板采用MxN点排列的逐行扫描矩阵显示。TFT-LCD驱动器主要包括栅极驱动器和数据驱动器，其中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。

移位寄存器常用于液晶显示面板的栅极驱动器中，每一个栅线与移位寄存器的一个级电路单元对接。移位寄存器用于在液晶显示面板工作时，使各个像素大部分时间处于不选状态，要求其各级栅极输出端在有效状态以外的其它时间内均保持无效状态。现有移位寄存器技术使栅极漂浮，易受到噪声电压的影响，移位寄存器的各级栅极输出端不能保持无效状态，导致错误操作。如要降低噪声影响，在各个栅极输出端处于无效状态时，起下拉作用的下拉薄膜晶体管要处于导通状态，下拉薄膜晶体管从而使处于无效状态的栅极输出端处于低电平，即保持无效状态。为了使下拉薄膜晶体管大多数时间处于导通状态，下拉薄膜晶体管必须长时间通以大于阈值的电压。下拉薄膜晶体管长期处于这种电压下会出现阈值电压漂移，导致错误输出，缩短移位寄存器的使用寿命。

图1是现有移位寄存器的结构示意图。

第三薄膜晶体管M3根据从时钟信号输入端输入的信号CLK，向栅极输出端OUTPUT输出栅线驱动信号。第三薄膜晶体管M3的开启通过第一薄膜晶体管M1、第十三薄膜晶体管M13和电容C1实现。其中第一薄膜晶体管M1的栅极和源极分别与栅极输入端INPUT连接、漏极与上拉结点PU点连接；电容C1的一端与PU点连接、另一端与栅极输出端OUTPUT连接。

第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12是为了实现PU点和栅极输出端OUTPUT在无效状态时，对PU点和栅极输出端OUTPUT输入低电压信号。其中第十薄膜晶体管M10用于对PU点噪声进行放电，第十一薄膜晶体管M11、第十二薄膜晶体管M12用于对OUTPUT的噪声进行放电。

第五薄膜晶体管M5、第六薄膜晶体管M6、第八薄膜晶体管M8和第九薄膜晶体管M9，其中，通过第八薄膜晶体管M8与第九薄膜晶体管M9控制下拉控制结点PD_CN点的电平，从而实现对下拉结点PD点电平的控制。

第二薄膜晶体管M2和第四薄膜晶体管M4起到复位作用，当RESET信号输出为高电平时，对PU点和栅极输出端OUTPUT进行放电。

上述现有移位寄存器的工作情况如图2所示：

当输入信号INUPUT和第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平时，栅极输入端的高电平通过第一薄膜晶体管M1对C1进行充电；CLKB通过打开第十二薄膜晶体管M12对栅极输出端OUTPUT的噪声进行放电；此处CLK即为Clock1，CLKB即为Clock2，同理，下文提到的CLK即为Clock1，CLKB即为Clock2。

下一时刻，当INPUT和第二时钟信号Clock2为低电平、第一时钟信号Clock1为高电平时，此时，在上一阶段被充电的电容C1，在自举效应的作用下，使PU点的电压进一步升高，维持第三薄膜晶体管M3的导通，把第一时钟信号Clock1通过第三薄膜晶体管M3传输到栅极输出端OUTPUT。此时PU点始终为高电位，第八薄膜晶体管M8和第六薄膜晶体管M6打开，PD点为低电位，关断了第十薄膜晶体管M10和第十一薄膜晶体管M11，从而有助于高电平信号传输到栅极输出端OUTPUT。

接着，当第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平、RESET信号为高电平时，此时，RESET信号将第二薄膜晶体管M2和第四薄膜晶体管M4打开，对PU点和栅极输出端OUTPUT进行放电，从而实现PU点的关断和栅极输出端OUTPUT的低电位。第二时钟信号Clock2为高电平、PD点为高电平，此时，第十薄膜晶体管M10同时将PU点电位拉低，第十一薄膜晶体管M11和第十二薄膜晶体管M12将低电平传输给栅极输出端OUTPUT。

接下来，当第一时钟信号Clock1为高电平、第二时钟信号Clock2为低电平时，由于PU点在前一时刻已被置于低电位，此时第三薄膜晶体管M3关闭，从而栅极输出端OUTPUT无高电平输出。因第二时钟信号Clock2为低电平，此时PD点为低电位，第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12关闭，栅极输出端OUTPUT出现悬空。

接着，当第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平时，PD点被置为高电位，此时第十薄膜晶体管M10将PU点电位拉低，第十一薄膜晶体管M11和第十二薄膜晶体管M12将低电平传输给栅极输出端OUTPUT。

之后，在INPUT高电平输入前，重复上述最后2个阶段的过程。

上述移位寄存器中，当栅极输出端为无效状态时，其有一半时间处于悬空状态，将会受到噪声电压的影响，使得移位寄存器的各级栅极输出端不能保持无效状态，会导致错误操作。另外，当第三薄膜晶体管M3尺寸增大，由于栅源交叠电容的增大，第三薄膜晶体管M3的自举效应更加明显，此时当第一时钟信号Clock1为高电平时，由于第三薄膜晶体管M3本身的自举效应，耦合的电压可能会超过其阈值电压，此时会导致栅极输出端OUTPUT会有错误的输出。如要降低噪声对栅极输出端OUTPUT的影响，必须在各个栅极输出端处于无效状态时，起下拉作用的薄膜晶体管要处于导通状态，从而使处于无效状态的栅极输出端处于低电平，即保持无效状态。为了使下拉薄膜晶体管大多数时间处于导通状态，下拉薄膜晶体管必须长时间通以大于阈值电压的电压。薄膜晶体管长期处于这种电压下会出现阈值电压漂移，导致错误输出，缩短移位寄存器的使用寿命。

实用新型内容

本实用新型实施例提供了一种移位寄存器、阵列基板栅极驱动装置和阵列基板，用以解决现有移位寄存器的栅极输出端不能保持无效状态，会导致错误操作的问题；以及会出现薄膜晶体管阈值电压上升从而导致缩短移位寄存器的使用寿命的问题。

本实用新型实施例提供了一种移位寄存器，包括：

上拉模块，与上拉结点、栅极输出端和第一时钟信号输入端连接；

上拉驱动模块，与所述上拉结点、栅极输入端和第二时钟信号输入端连接；

第一下拉模块，与所述栅极输出端、所述上拉结点、下拉结点、所述第二时钟信号输入端和低电平连接；

下拉驱动模块，与所述上拉结点、所述下拉结点、所述第二时钟信号输入端和所述低电平连接；

第二下拉模块，与所述上拉结点、所述栅极输出端、所述第一时钟信号输入端和所述低电平连接；

电容，其一端与所述上拉结点连接、另一端与所述栅极输出端连接。

其中，优选地，所述的移位寄存器还可包括：

复位模块，与所述上拉结点、所述栅极输出端、复位信号输入端和所述低电平连接。

优选地，所述第二下拉模块可包括：

第十四薄膜晶体管，其源极与一控制结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第十五薄膜晶体管，其源极与所述第一时钟信号输入端或者一直流信号输入端连接、栅极与所述第一时钟信号输入端连接、漏极与所述控制结点连接；

第十六薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述控制结点连接、漏极与所述低电平连接。

优选地，所述上拉模块可包括：

第三薄膜晶体管，其源极与第一时钟信号输入端连接、漏极与所述栅极输出端连接、栅极与所述上拉结点连接；

所述上拉驱动模块可包括：

第一薄膜晶体管，其栅极和源极与栅极输入端连接、漏极与所述上拉结点连接；

第十三薄膜晶体管，其源极与所述栅极输入端连接、漏极与所述上拉结点连接、栅极与第二时钟信号输入端连接。

优选地，所述第一下拉模块可包括：

第十薄膜晶体管，其源极与所述上拉结点连接、栅极与下拉结点连接、漏极与一低电平连接；

第十一薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述下拉结点连接、漏极与所述低电平连接；

第十二薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述第二时钟信号输入端连接、漏极与所述低电平连接；

所述下拉驱动模块可包括：

第五薄膜晶体管，其源极与所述第二时钟信号输入端连接、栅极与下拉控制结点连接、漏极与所述下拉结点连接，

第六薄膜晶体管，其源极与所述下拉结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第八薄膜晶体管，其源极与所述下拉控制结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第九薄膜晶体管，其源极和栅极与所述第二时钟信号输入端连接、漏极与所述下拉控制结点连接。

优选地，所述复位模块可包括：

第二薄膜晶体管，其源极与所述上拉结点连接、栅极与复位信号输入端连接、漏极与所述低电平连接；

第四薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述复位信号输入端连接、漏极与所述低电平连接。

本实用新型实施例还提供了一种阵列基板栅极驱动装置，包括多个级联的移位寄存器，该移位寄存器为前述任一种移位寄存器。

本实用新型实施例还提供了一种显示装置，包括前述的阵列基板栅极驱动装置。

本实用新型实施例提供的移位寄存器、阵列基板栅极驱动装置和显示装置，当第一时钟信号为低电平、第二时钟信号为高电平时利用第一下拉模块向上拉结点和栅极输出端输入低电压信号；当第一时钟信号为高电平、第二时钟信号为低电平时利用第二下拉模块向栅极输出端输入低电压信号，即第一下拉模块和第二下拉模块交替向栅极输出端输入低电压信号，不仅可避免栅极输出端在无效状态时出现悬空，避免受噪声电压的影响，能使得移位寄存器可靠地保持无效状态；并且，能使处于无效状态的栅极输出端处于低电平，防止薄膜晶体管阈值电压上升，增加移位寄存器的使用寿命。

附图说明

图1为现有移位寄存器的结构图；

图2为图1中移位寄存器的时序图；

图3为本实用新型实施例中一种移位寄存器的结构示意图；

图4为本实用新型实施例中另一种移位寄存器的结构示意图；

图5为本实用新型一具体实施例中移位寄存器的结构示意图；

图6为本实用新型另一具体实施例中移位寄存器的结构示意图；

图7为图5中移位寄存器的时序图。

具体实施方式

为使本实用新型实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图3所示，本实用新型实施例提供了一种移位寄存器，包括：

用于根据第一时钟信号向栅极输出端输出栅极驱动信号的上拉模块，与上拉结点PU、栅极输出端OUTPUT和第一时钟信号输入端CLK连接；

用于开启上拉模块的上拉驱动模块，与上拉结点PU、栅极输入端INPUT(即触发信号输入端)和第二时钟信号输入端CLKB连接；

用于在第一时钟信号为低电平、第二时钟信号为高电平时向栅极输出端输入低电压信号的第一下拉模块，与栅极输出端OUTPUT、上拉节点PU、下拉结点PD、第二时钟信号输入端CLKB和低电平VSS连接；

用于开启第一下拉模块的下拉驱动模块，与上拉结点PU、下拉结点PD、第二时钟信号输入端CLKB和低电平VSS连接；

用于在第一时钟信号为高电平、第二时钟信号为低电平时向栅极输出端输入低电压信号的第二下拉模块，与上拉结点PU、栅极输出端OUTPUT、第一时钟信号输入端CLK和低电平VSS连接；

电容C1，其一端与上拉结点PU连接、另一端与所述栅极输出端OUTPUT连接。

如图4所示，上述移位寄存器还可包括：

用于在复位信号输出为高电平时向上拉结点和栅极输出端输入低电压信号的复位模块，与上拉结点PU、栅极输出端OUTPUT、复位信号输入端RESET和低电平VSS连接。

如图5所示，上述第二下拉模块可包括：

第十四薄膜晶体管M14，其源极与控制结点OP_CN点连接、栅极与上拉结点PU点连接、漏极与低电平VSS连接；

第十五薄膜晶体管M15，其源极与第一时钟信号输入端CLK连接(或者如图6所示，源极亦可与一直流信号输入端Vds连接)、栅极与第一时钟信号输入端CLK连接、漏极与控制结点OP_CN点连接；

第十六薄膜晶体管M16，其源极与栅极输出端OUTPUT连接、栅极与控制结点OP_CN点连接、漏极与低电平VSS连接。

其中，图6所示的第十五薄膜晶体管M15的漏极单独接入一直流信号Vdc，与图5所示的第十五薄膜晶体管M15的漏极连接第一时钟信号输入端CLK相比，具有如下优点：

1、将第十五薄膜晶体管M15的漏极单独接入一直流信号，通过第一时钟信号Clock1对其实现开关，与第十五薄膜晶体管M15的漏极连接第一时钟信号输入端CLK相比，减少了由于第一时钟信号Clock1的delay对第十五薄膜晶体管M15输出的影响，增加了电路的可靠性。

2、减小了第一时钟信号Clock1的负载，使第一时钟信号Clock1失真的更小，对输出影响更小，降低了delay，使显示更加均匀。

3、通过单独接入Vdc信号，增加了设计的自由度，可以根据OP-CN点的电位，自由设置Vdc和薄膜晶体管的大小。

再如图5所示，上述上拉模块可包括：

第三薄膜晶体管M3，其源极与第一时钟信号输入端CLK连接、漏极与栅极输出端OUTPUT连接、栅极与上拉结点PU点连接；当然，本实施例的上拉模块的构成不局限于此，只要能实现根据第一时钟信号向栅极输出端输出栅极驱动信号的设计都在本申请保护范围之内；

上述上拉驱动模块可包括：

第一薄膜晶体管M1，其栅极和源极与栅极输入端INPUT连接、漏极与上拉结点PU点连接；

第十三薄膜晶体管M13，其源极与栅极输入端INPUT连接、漏极与上拉结点PU点连接、栅极与第二时钟信号输入端CLKB连接。当然，本实施例的上拉驱动模块的构成数量和形式不局限于此，只要能实现开启上拉模块的设计都在本申请保护范围之内；例如，可以在具有M13时增加M′13，其源极与栅极输入端INPUT连接、漏极与上拉结点PU点连接、栅极与第二时钟信号输入端CLKB连接；其作用与M13相同，且可以与M13共同实现双重保护；

再如图5所示，上述第一下拉模块可包括：

第十薄膜晶体管M10，其源极与上拉结点PU点连接、栅极与下拉结点PD点连接、漏极与低电平VSS连接；第十薄膜晶体管M10用于对PU点的噪声进行放电；

第十一薄膜晶体管M11，其源极与栅极输出端OUTPUT连接、栅极与下拉结点PD点连接、漏极与低电平VSS连接；

第十二薄膜晶体管M12，其源极与栅极输出端OUTPUT连接、栅极与第二时钟信号输入端CLKB连接、漏极与低电平VSS连接；第十一薄膜晶体管M11和第十二薄膜晶体管M12用于对栅极输出端OUTPUT的噪声进行放电；当然，本实施例的第一下拉模块的构成数量和形式不局限于此，只要能实现该模块功能的设计都在本申请保护范围之内；

上述下拉驱动模块可包括：

第五薄膜晶体管M5，其源极与第二时钟信号输入端CLKB连接、栅极与下拉控制结点PD_CN点连接、漏极与下拉结点PD点连接；

第六薄膜晶体管M6，其源极与下拉结点PD点连接、栅极与上拉结点PU点连接、漏极与低电平VSS连接；

第八薄膜晶体管M8，其源极与下拉控制结点PD_CN点连接、栅极与上拉结点PU点连接、漏极与低电平VSS连接；

第九薄膜晶体管M9，其源极和栅极与第二时钟信号输入端CLKB连接、漏极与下拉控制结点PD_CN点连接。

通过第八薄膜晶体管M8和第九薄膜晶体管M9控制PD_CN点的电位，从而实现对PD点电平的控制；通常的做法是通过设置第八薄膜晶体管M8的沟道的宽长比和第九薄膜晶体管M9的沟道的宽长比之间的比例，以及第五薄膜晶体管M5的沟道的宽长比和第六薄膜晶体管M6的沟道的宽长比之间的比例而实现对PD点电平的控制；当然，本实施例的下拉驱动模块的构成数量和形式不局限于此，只要能实现该模块功能的设计都在本申请保护范围之内；

再如图5所示，上述复位模块可包括：

第二薄膜晶体管M2，其源极与上拉结点PU点连接、栅极与复位信号输入端RESET连接、漏极与低电平VSS连接；

第四薄膜晶体管M4，其源极与栅极输出端OUTPUT连接、栅极与复位信号输入端RESET连接、漏极与低电平VSS连接。当然，本实施例的复位模块的构成数量和形式不局限于此，只要能实现该模块功能的设计都在本申请保护范围之内。

本实用新型实施例提供的移位寄存器，当第一时钟信号为低电平、第二时钟信号为高电平时利用第一下拉模块向上拉结点和栅极输出端输入低电压信号；当第一时钟信号为高电平、第二时钟信号为低电平时利用第二下拉模块向栅极输出端输入低电压信号，即第一下拉模块和第二下拉模块交替向栅极输出端输入低电压信号，不仅可避免栅极输出端在无效状态时出现悬空，避免受噪声电压的影响，能使得移位寄存器可靠地保持无效状态；并且，能使处于无效状态的像素处于低电平，防止薄膜晶体管阈值电压上升，增加移位寄存器的使用寿命。

下面结合图5和图7说明本实用新型实施例提供的移位寄存器的工作过程：

第一阶段，当输入信号INUPUT和第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平时，栅极输入端的高电平通过第一薄膜晶体管M1对C1进行充电；第二时钟信号Clock2通过打开第十二薄膜晶体管M12对栅极输出端OUTPUT的噪声进行放电。此时，由于PU点高电位，所以此时第十四薄膜晶体管M14被打开，OP_CN点为低电位，第十六薄膜晶体管M16关闭。不影响栅极输出端的信号输出。

第二阶段，当INPUT和第二时钟信号Clock2为低电平、第一时钟信号Clock1为高电平时，此时，在上一阶段被充电的电容C1，在自举效应的作用下，使PU点的电压进一步升高，维持第三薄膜晶体管M3的导通，把第一时钟信号Clock1通过第三薄膜晶体管M3传输到栅极输出端OUTPUT。此时PU点始终为高电位，第八薄膜晶体管M8和第六薄膜晶体管M6打开，PD点为低电位，关断了第十薄膜晶体管M10和第十一薄膜晶体管M11，从而有助于高电平信号传输到栅极输出端OUTPUT。此时PU点为高电位。第十四晶体管M14继续打开，OP_CN点为低电位，第十六薄膜晶体管M16关闭。不影响栅极输出端的信号输出。

第三阶段，当第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平、RESET信号为高电平时，此时，RESET信号将第二薄膜晶体管M2和第四薄膜晶体管M4打开，对PU点和栅极输出端OUTPUT进行放电，从而实现PU点的关断和栅极输出端OUTPUT的低电位。第二时钟信号Clock2为高电平、PD点为高电平，此时，第十薄膜晶体管M10同时将PU点电位拉低，第十一薄膜晶体管M11和第十二薄膜晶体管M12将低电平传输给栅极输出端OUTPUT。

在第三阶段中，第十四薄膜晶体管M14、第十五薄膜晶体管M15和第十六薄膜晶体管M16关闭。第三阶段通过第一下拉模块对PU点和OUTPUT点进行放电。第二下拉模块不影响移位寄存器的功能。

第四阶段，当第一时钟信号Clock1为高电平、第二时钟信号Clock2为低电平时，由于PU点在前一时刻已被置于低电位，此时第三薄膜晶体管M3关闭，从而栅极输出端OUTPUT无高电平输出。因第二时钟信号Clock2为低电平，此时PD点为低电位，第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12关闭，第一下拉模块关闭。而由于第一时钟信号Clock1为高电平，PU点为低电位，第十四薄膜晶体管M14关闭，第十五薄膜晶体管M15被打开，OP_CN点为高电位，从而第十六薄膜晶体管M16被打开，通过第十六薄膜晶体管M16，将栅极输出端拉至低电位，保持了移位寄存器的无效状态。

而现有移位寄存器在第四阶段中，栅极输出端OUTPUT会出现悬空，很容易受到噪声电压的影响。

第五阶段，当第二时钟信号Clock2为高电平、第一时钟信号Clock1为低电平时，PD点被置为高电位，此时第十薄膜晶体管M10将PU点电位拉低，第十一薄膜晶体管M11和第十二薄膜晶体管M12将低电平传输给栅极输出端OUTPUT，第一下拉模块工作。由于第一时钟信号Clock1为低电平，第二下拉模块关闭。

之后，在第一阶段开始前，重复上述第四阶段-第五阶段过程。

其中，在PU点为高电位时，第二下拉模块中的第十四薄膜晶体管M14是开启的，此时OP_CN点是低电位，所以不会对PU点和栅极输出端的正常输出造成影响。只有在复位模块复位之后，PU点被放电，此时OP_CN点的电位与第一时钟信号Clock1同相，当第一时钟信号Clock1为高电平时对OP_CN点和栅极输出端OUTPUT的噪声电压进行放电。

本具体实施例中的移位寄存器，当第一时钟信号为低电平、第二时钟信号为高电平时利用第一下拉模块向上拉结点和栅极输出端输入低电压信号；当第一时钟信号为高电平、第二时钟信号为低电平时利用第二下拉模块向上拉结点和栅极输出端输入低电压信号，即第一下拉模块和第二下拉模块交替向栅极输出端输入低电压信号，不仅可避免栅极输出端在无效状态时出现悬空，避免受噪声电压的影响，能使得移位寄存器可靠地保持无效状态；并且，能使处于无效状态的栅极输出端处于低电平，防止薄膜晶体管阈值电压上升，增加移位寄存器的使用寿命。

另外，本实用新型实施例还提供了一种阵列基板栅极驱动装置，包括多个级联的移位寄存器，该移位寄存器为前述任一种移位寄存器。

本实用新型实施例还提供了一种显示装置，包括上述阵列基板栅极驱动装置。

以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (8)

1.一种移位寄存器，其特征在于，包括：

上拉模块，与上拉结点、栅极输出端和第一时钟信号输入端连接；

上拉驱动模块，与所述上拉结点、栅极输入端和第二时钟信号输入端连接；

第一下拉模块，与所述栅极输出端、所述上拉结点、下拉结点、所述第二时钟信号输入端和低电平连接；

下拉驱动模块，与所述上拉结点、所述下拉结点、所述第二时钟信号输入端和所述低电平连接；

第二下拉模块，与所述上拉结点、所述栅极输出端、所述第一时钟信号输入端和所述低电平连接；

电容，其一端与所述上拉结点连接、另一端与所述栅极输出端连接。

2.如权利要求1所述的移位寄存器，其特征在于，还包括：

复位模块，与所述上拉结点、所述栅极输出端、复位信号输入端和所述低电平连接。

3.如权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块包括：

第十四薄膜晶体管，其源极与一控制结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第十五薄膜晶体管，其源极与所述第一时钟信号输入端或者一直流信号输入端连接、栅极与所述第一时钟信号输入端连接、漏极与所述控制结点连接；

第十六薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述控制结点连接、漏极与所述低电平连接。

4.如权利要求1-3中任一所述的移位寄存器，其特征在于，

所述上拉模块包括：

第三薄膜晶体管，其源极与第一时钟信号输入端连接、漏极与所述栅极输出端连接、栅极与所述上拉结点连接；

所述上拉驱动模块包括：

第一薄膜晶体管，其栅极和源极与栅极输入端连接、漏极与所述上拉结点连接；

第十三薄膜晶体管，其源极与所述栅极输入端连接、漏极与所述上拉结点连接、栅极与第二时钟信号输入端连接。

5.如权利要求1-3中任一所述的移位寄存器，其特征在于，

所述第一下拉模块包括：

第十薄膜晶体管，其源极与所述上拉结点连接、栅极与下拉结点连接、漏极与一低电平连接；

第十一薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述下拉结点连接、漏极与所述低电平连接；

第十二薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述第二时钟信号输入端连接、漏极与所述低电平连接；

所述下拉驱动模块包括：

第五薄膜晶体管，其源极与所述第二时钟信号输入端连接、栅极与下拉控制结点连接、漏极与所述下拉结点连接，

第六薄膜晶体管，其源极与所述下拉结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第八薄膜晶体管，其源极与所述下拉控制结点连接、栅极与所述上拉结点连接、漏极与所述低电平连接；

第九薄膜晶体管，其源极和栅极与所述第二时钟信号输入端连接、漏极与所述下拉控制结点连接。

6.如权利要求1-3中任一所述的移位寄存器，其特征在于，所述复位模块包括：

第二薄膜晶体管，其源极与所述上拉结点连接、栅极与复位信号输入端连接、漏极与所述低电平连接；

第四薄膜晶体管，其源极与所述栅极输出端连接、栅极与所述复位信号输入端连接、漏极与所述低电平连接。

7.一种阵列基板栅极驱动装置，包括多个级联的移位寄存器，其特征在于，所述移位寄存器为权利要求1-6中任一所述的移位寄存器。

8.一种显示装置，其特征在于，包括如权利要求7所述的阵列基板栅极驱动装置。

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