WO2015039393A1 - 移位寄存器单元及栅极驱动电路 - Google Patents

移位寄存器单元及栅极驱动电路 Download PDF

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WO2015039393A1
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pull
thin film
film transistor
node
shift register
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曹昆
吴仲远
段立业
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京东方科技集团股份有限公司
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Definitions

  • the present invention relates to the field of liquid crystal display technologies, and in particular, to a shift register unit and a gate drive circuit. Background technique
  • the thin film transistor liquid crystal display (TFT-LCD) driver mainly includes a gate driving circuit and a data driving circuit, wherein the gate driving circuit converts the input clock signal into a gate line of the liquid crystal display panel through a shift register unit, and gates
  • the pole drive circuit can be formed in the same process as the TFT and formed on the LCD panel simultaneously with the TFT.
  • the gate drive circuit includes a shift register unit having a plurality of stages, each stage being connected to a corresponding gate line to output a gate drive signal.
  • the stages of the gate drive circuit are connected to each other, the start signal is input to the first stage in each stage and the gate drive signal is sequentially output to the gate line, wherein the input of the current stage is connected to the output of the upper stage, And the output of the next stage is connected to the control end of the current stage.
  • the gate driving circuit of the above structure is arranged.
  • the potential of the output terminal of the non-output line is generally pulled down by setting the pull-down node, but if the pull-down node is in the DC high-level working state for a long time. , may cause the threshold voltage of the associated thin film transistor to drift, affecting the noise reduction effect. If the voltage signal of the pull-down node is an AC signal, although the effect of the threshold drift can be reduced, there is a gap when the AC signal is pulled low, and an output error may occur, which may cause a read/write error. Summary of the invention
  • embodiments of the present invention provide a shift register unit and a gate driving circuit for suppressing an output error caused by a threshold voltage drift and a gap between the output terminals being pulled down. Improve the stability of the shift register unit.
  • An input module connected to the input signal end of the shift register unit and the first clock signal input end, for responding to the input signal and the first clock signal, and providing the input signal to the pull-up node;
  • the first output module is connected to the second clock signal input end, and configured to provide the second clock signal to the first output terminal in response to the voltage signal of the pull-up node; a pull-down driving module, connected to the first clock signal input end and the second clock signal input end, configured to provide the first clock signal to the first pull-down node in response to the first clock signal, in response to the second clock signal,
  • the second clock signal is provided to the second pull-down node;
  • the first low voltage signal is provided to the first pull-down node and the second pull-down node in response to the voltage signal of the pull-up node; responsive to the voltage of the first pull-down node Transmitting the first low voltage signal to the second pulldown node; and providing the first low voltage signal to the first pulldown node in response to the voltage signal of the second pulldown node;
  • a pull-down module configured to provide a first low voltage signal to the pull-up node in response to a voltage signal of the first pull-down node and the second pull-down node;
  • a first output discharge unit configured to provide a second low voltage signal to the first output terminal of the shift register unit in response to a voltage signal of the first pulldown node and the second pulldown node;
  • the pull-up node is a connection point between the input module and the first output module, and the first pull-down node and the second pull-down node are connection points of the pull-down driver module and the pull-down module.
  • the first low voltage signal is less than or equal to the second low voltage signal.
  • the pull-down driving module is connected to the first clock signal input end and the second clock signal input end, and configured to provide the first clock signal to the first pull-down node in response to the first clock signal, and respond Providing the second clock signal to the second pull-down node in the second clock signal; providing the first low voltage signal to the first pull-down node and the second pull-down node in response to the voltage signal of the pull-up node; a voltage signal of the first pull-down node, providing the first low voltage signal to the second pull-down node; and providing the first low voltage signal to the first pull-down node in response to the voltage signal of the second pull-down node;
  • the first pull-down node and the second pull-down node are connection points of the pull-down driving module and the pull-down module; in the non-output phase, the voltage signals of the first pull-down node and the second node are AC signals Effectively suppressing the erroneous output caused by the drift of the threshold voltage of the component itself, improving the noise
  • the input module includes:
  • a first thin film transistor having a gate and a source simultaneously connected to an input signal terminal of the shift register unit, and a drain connected to a source of the second thin film transistor;
  • the second thin film transistor has a gate connected to the first clock signal input terminal and a drain connected to the pull-up node.
  • the first output module includes:
  • a third thin film transistor having a gate connected to the pull-up node, a drain connected to the second clock signal input end, and a source connected to the first output terminal;
  • a capacitor is connected between the pull-up node and the first output terminal.
  • the third thin film transistor When the pull-up node is high, the third thin film transistor is turned on, and the second clock signal can be supplied to the output terminal through the third thin film transistor; the capacitor is used to maintain the potential of the pull-up node, so that the third film The transistor remains on for a certain period of time.
  • the pull-down driver module includes:
  • a fourth thin film transistor having a gate and a drain connected to the first clock signal input end, and a source connected to the first pull-down node;
  • a fifth thin film transistor having a gate and a source connected to the second clock signal input terminal at the same time, and a drain connected to the second pull-down node;
  • a sixth thin film transistor having a gate connected to the pull-up node, a drain connected to the first pull-down node, and a source connected to the drain of the seventh thin film transistor;
  • a seventh thin film transistor having a gate connected to the pull-up node and a source connected to the first low voltage signal input terminal;
  • An eighth thin film transistor having a gate connected to the pull-up node, a drain connected to the second pull-down node, and a source connected to the drain of the ninth thin film transistor;
  • a ninth thin film transistor having a gate connected to the pull-up node and a source connected to the first low voltage signal input terminal;
  • a tenth thin film transistor having a gate connected to the second pull-down node, a drain connected to the first pull-down node, and a source connected to the first low voltage signal input terminal;
  • the eleventh thin film transistor has a gate connected to the first pull-down node, a source connected to the second pull-down node, and a drain connected to the first low voltage signal input terminal.
  • the pull-down driving module charges the first pull-down node through the fourth thin film transistor, charges the second pull-down node through the fifth thin film transistor, and passes through the sixth thin film transistor, the seventh thin film transistor, and the tenth thin film transistor pair Discharging a node, discharging the second pull-down node through the eighth thin film transistor, the ninth thin film transistor, and the eleventh thin film transistor; due to the non-output phase, the first pull-down node and the second pull-down node
  • the potential of the node is an AC signal, which effectively suppresses the error output caused by the drift of the threshold voltage of the component itself, and improves the effect of noise reduction; and the first pull-down node
  • the voltage signal is complementary to the voltage signal of the second pull-down section such that the first output discharge module always discharges the first output terminal during the non-output phase, overcoming the output error caused by the presence of a gap in the output terminal.
  • the pull-down module includes:
  • a twelfth thin film transistor having a gate connected to the first pull-down node, a source connected to the pull-up node, and a drain connected to the drain of the thirteenth thin film transistor;
  • a thirteenth thin film transistor having a gate connected to the first pull-down node and a drain connected to the first low voltage signal input terminal;
  • a fourteenth thin film transistor having a gate connected to the second pull-down node, a source connected to the pull-up node, and a drain connected to the source of the fifteenth thin film transistor;
  • the fifteenth thin film transistor has a gate connected to the second pull-down node and a drain connected to the first low voltage signal input terminal.
  • the pull-down module continuously discharges the pull-up node by responding to the voltage signal of the first pull-down node and the voltage signal of the second pull-down node to eliminate noise caused by the alternating current signal.
  • the first output discharge module includes:
  • a sixteenth thin film transistor having a gate connected to the first pull-down node, a drain connected to the first output terminal, and a source connected to the second low voltage signal input terminal;
  • the seventeenth thin film transistor has a gate connected to the second pull-down node, a drain connected to the first output terminal, and a source connected to the second low voltage signal input terminal.
  • the first output discharge module continuously discharges the first output terminal in a non-output phase in response to the voltage signal of the first pull-down node and the voltage signal of the second pull-down node, eliminating noise caused by the alternating current signal.
  • the shift register unit further includes a second output module, where the second output module is connected to the second clock signal input end, and configured to provide the second clock signal to the voltage signal of the pull-up node.
  • the second output terminal of the shift register unit provides a reset signal for the shift register unit of the previous stage.
  • the second output module includes:
  • the eighteenth thin film transistor has a gate connected to the pull-up node, a drain connected to the second clock signal input terminal, and a source connected to the second output terminal.
  • the shift register unit further includes a second output discharge module, configured to provide the second low voltage signal to the second output in response to the voltage signals of the first pulldown node and the second pulldown node Child.
  • a second output discharge module configured to provide the second low voltage signal to the second output in response to the voltage signals of the first pulldown node and the second pulldown node Child.
  • the second output discharge module includes:
  • a nineteenth thin film transistor having a gate connected to the first pull-down node, a drain connected to the second output terminal, and a source connected to the second low voltage signal input terminal;
  • the twentieth thin film transistor has a gate connected to the second pull-down node, a drain connected to the second output terminal, and a source connected to the second low voltage signal input terminal.
  • the second output discharge module continuously discharges the second output terminal in a non-output phase in response to the voltage signal of the first pull-down node and the voltage signal of the second pull-down node, eliminating noise caused by the alternating current signal.
  • the shift register unit further includes a third output module, where the third output module is connected to the second clock signal input end, and configured to provide the second clock signal to the voltage signal of the pull-up node.
  • the third output terminal provides a start signal for the next stage shift register unit.
  • the third output module includes:
  • the twenty-first thin film transistor has a gate connected to the pull-up node, a drain connected to the second clock signal input end, and a source connected to the third output terminal.
  • the shift register unit further includes a third output discharge module for providing the first low voltage signal to the third output terminal in response to the voltage signals of the first pulldown node and the second pulldown node.
  • the third output discharge module includes:
  • a twenty-second thin film transistor having a gate connected to the first pull-down node, a drain connected to the third output terminal, and a source connected to the first low voltage signal input terminal;
  • the twenty-third thin film transistor has a gate connected to the second pull-down node, a drain connected to the third output terminal, and a source connected to the first low voltage signal input end.
  • the third output discharge module continuously discharges the third output terminal in a non-output phase by responsive to the voltage signal of the first pull-down node and the voltage signal of the second pull-down node, eliminating noise caused by the alternating current signal.
  • the shift register unit further includes a feedback module that provides a voltage signal of the second output terminal to the input module and the pull-down module in response to the voltage signal of the third output terminal.
  • the feedback module includes:
  • a twenty-fourth thin film transistor having a gate connected to the third output terminal, the drain being simultaneously connected to the source of the second thin film transistor, the drain of the twelfth thin film transistor, and the drain of the fourteenth thin film transistor, the source The pole is connected to the second output terminal.
  • the source of the second thin film transistor, the source of the thirteenth thin film transistor, and the source of the fifteenth thin film transistor are both at a high level, and thus the second thin film transistor T2
  • the thirteenth thin film transistor T13 and the fifteenth thin film transistor T15 are turned off, and the first thin film transistor, the twelfth thin film transistor, and the fourteenth thin film transistor are also completely turned off, and the first thin film transistor and the second thin film are effectively prevented.
  • the first low voltage signal is smaller than the second low voltage signal, and when the first pulldown node and the second pulldown node are both low, the potentials of the first pulldown node and the second pulldown node are lower than the first
  • the potential of the two low voltage signals makes the thin film transistor whose gate is connected to the first pull-down node or the second pull-down node and whose source is connected to the second low voltage signal is more easily cut off, effectively preventing the generation of dark current.
  • the embodiment of the present invention provides a gate driving circuit, including a cascaded shift register unit, wherein an input signal end of the first stage shift register unit is connected to a start signal end of the gate driving circuit, The reset signal end of the first stage shift register unit is connected to any output terminal of the second stage shift register unit; the input signal end of the last stage shift register unit is connected to any output terminal of the shift register unit of the previous stage, and finally The reset signal end of the first stage shift register unit is connected to the start signal end;
  • the input signal terminals of the remaining stages of shift register units are connected to any one of the output terminals of the previous stage shift register unit, and the reset signal terminal is connected to the next stage shift register unit. Any of the output terminals;
  • FIG. 1 is a schematic structural diagram of a shift register unit according to a first embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of another shift register unit according to a second embodiment of the present invention
  • FIG. 4 is a signal timing diagram of each signal terminal of the shift register unit provided in the first embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of a gate driving circuit composed of the shift register unit shown in FIG. 1 according to a fourth embodiment of the present invention. detailed description
  • a shift register unit and a gate driving circuit are provided for suppressing an output error caused by a threshold voltage drift and a gap between the output terminals, and improving the stability of the shift register unit.
  • a first embodiment of the present invention provides a shift register unit, the structure of which is shown in FIG.
  • the shift register unit includes: an input module 101, a first output module 102, a pull-down driver module 103, a pull-down module 104, and a first output discharge module 105.
  • the input module 101 is connected to the input signal end of the shift register unit and the first clock signal input end for providing an input signal to the pull-up node in response to the input signal and the first clock signal, wherein the pull-up node is the input A connection point of the module to the first output module.
  • the first output module 102 is coupled to the second clock signal input for providing a second clock signal to the first output terminal of the shift register unit in response to the voltage signal of the pull-up node.
  • the pull-down driving module 103 is connected to the first clock signal input end and the second clock signal input end, and configured to provide the first clock signal to the first pull-down node in response to the first clock signal, in response to the second clock signal,
  • the second clock signal is provided to the second pull-down node;
  • the first low voltage signal is provided to the first pull-down node and the second pull-down node in response to the voltage signal of the pull-up node; responsive to the voltage of the first pull-down node And providing a first low voltage signal to the second pulldown node; and providing the first low voltage signal to the first pulldown node in response to the voltage signal of the second pulldown node; wherein the first pulldown node and The second pulldown node is a connection point of the pulldown driver module and the pulldown module.
  • the pull-down module 104 provides the first low voltage signal to the pull-up node in response to the voltage signals of the first pull-down node and the second pull-down node.
  • the first output discharge module 105 provides a second low voltage signal to the first output terminal of the shift register unit in response to the voltage signals of the first pulldown node and the second pulldown node.
  • the first low voltage signal is less than or equal to the second low voltage signal; the first low voltage signal and the second low voltage signal are both negative voltages for using the potential of the node and/or the output terminal connected thereto Pull down.
  • the shift register unit shown in FIG. 1 includes: an input module 101, a first output module 102, a pull-down drive module 103, a pull-down module 104, and a first output discharge module 105.
  • the input module 101 includes:
  • a first thin film transistor T1 having a gate and a source simultaneously connected to an input signal terminal INPUT of the shift register unit, and a drain connected to a source of the second thin film transistor T2;
  • the second thin film transistor T2 has a gate connected to the input end of the first clock signal CK and a drain connected to the pull-up node PU.
  • the input signal is supplied to the pull-up node PU through the first thin film transistor T1 and the second thin film transistor T2, so that the potential of the pull-up node PU rises.
  • the first output module 102 includes:
  • the third thin film transistor T3 has a gate connected to the pull-up node PU, a drain connected to the input end of the second clock signal CKB, and a source connected to the first output terminal OT1;
  • the capacitor C is connected between the pull-up node PU and the first output terminal OT1 for maintaining the potential of the pull-up node PU, so that the third thin film transistor T3 is kept in a conductive state for a certain period of time.
  • the pull-down driver module 103 includes:
  • the fourth thin film transistor T4 has its gate and drain connected to the first clock signal CK input terminal, and the source is connected to the first pull-down node PD1;
  • a fifth thin film transistor T5 the gate and the source are simultaneously connected to the second clock signal CKB input terminal, and the drain is connected to the second pull-down node PD2;
  • a sixth thin film transistor T6 having a gate connected to the pull-up node PU, a drain connected to the first pull-down node PD1, and a source connected to the drain of the seventh thin film transistor T7;
  • a seventh thin film transistor T7 having a gate connected to the pull-up node PU and a source connected to the input end of the first low voltage signal Vgl_l;
  • the eighth thin film transistor T8 has a gate connected to the pull-up node PU, a drain connected to the second pull-down node PD2, and a source connected to the drain of the ninth thin film transistor T9;
  • a ninth thin film transistor T9 having a gate connected to the pull-up node PU and a source connected to the input end of the first low voltage signal Vgl_l;
  • a tenth thin film transistor T10 having a gate connected to the second pull-down node PD2, a drain connected to the first pull-down node PD1, and a source connected to the input end of the first low voltage signal Vgl_1;
  • the eleventh thin film transistor Til has a gate connected to the first pull-down node PD1, a source connected to the second pull-down node PD2, and a drain connected to the input end of the first low voltage signal Vgl_1;
  • the pull-down unit 103 charges the first pull-down node PD1 through the fourth thin film transistor T4, charges the second pull-down node PD2 through the fifth thin film transistor T5, and passes through the sixth thin film transistor T6, the seventh thin film transistor ⁇ 7, and the tenth
  • the thin film transistor T10 discharges the first pull-down node PD1, and discharges the second pull-down node PD2 through the eighth thin film transistor ⁇ 8, the ninth thin film transistor ⁇ 9, and the eleventh thin film transistor T11.
  • the voltage signal of the pull-down node PD1 is complementary to the voltage signal of the second pull-down node PD2, so that the first output discharge module 105 always discharges the first output terminal OT1 in the non-output stage, overcoming the existence of a gap due to pulling the output terminal low. The resulting output is wrong.
  • the pull down module 104 includes:
  • the twelfth thin film transistor T12 has a gate connected to the first pull-down node PD1, a source connected to the pull-up node PU, and a drain connected to the drain of the thirteenth thin film transistor T13;
  • a thirteenth thin film transistor T13 having a gate connected to the first pull-down node PD1 and a drain connected to the input end of the first low voltage signal Vgl_l;
  • the fourteenth thin film transistor T14 has a gate connected to the second pull-down node PD2, a source connected to the pull-up node PU, and a drain connected to the source of the fifteenth thin film transistor T15;
  • the fifteenth thin film transistor T15 has a gate connected to the second pull-down node PD2 and a drain connected to the input terminal of the first low voltage signal Vgl_1.
  • the pull-down module 104 continuously discharges the pull-up node PU in response to the voltage signal of the first pull-down node PD1 and the voltage signal of the second pull-down node PD2, eliminating noise caused by the alternating current signal.
  • the first output discharge module 105 includes:
  • the sixteenth thin film transistor T16 has a gate connected to the first pull-down node PD1, a drain connected to the first output terminal OT1, and a source connected to the input end of the second low voltage signal Vgl_2;
  • the seventeenth thin film transistor T17 has a gate connected to the second pull-down node PD2, a drain connected to the first output terminal OT1, and a source connected to the second low voltage signal Vgl_2 input terminal.
  • the first output discharge module 105 continuously discharges the first output terminal OT1 in a non-output phase in response to the voltage signal of the first pull-down node PD1 and the voltage signal of the second pull-down node PD2, eliminating noise caused by the alternating current signal.
  • the pull-down driving module 104 is connected to the first clock signal CK input terminal and the second clock signal CKB input terminal for providing the first clock signal CK to the first signal in response to the first clock signal CK.
  • the first low voltage signal Vgl_1 is supplied to the first pulldown node PD1.
  • the voltage signals of the first pull-down node PD1 and the second node PD2 are both AC signals, effectively suppressing the erroneous output caused by the drift of the threshold voltage of the component itself.
  • the voltage signals of the first pull-down node PD1 and the second node PD2 are complementary, so that the first output discharge module 105 is always discharging the first output terminal in the non-output stage, overcoming the gap due to pulling the output terminal low. The resulting output error.
  • a reset signal input terminal RESET is further provided, and the reset signal input terminal RESET is simultaneously connected to the source of the sixth thin film transistor T6 and the source of the eighth thin film transistor T8.
  • the reset signal is at a high level
  • the sources of the sixth thin film transistor T6 and the eighth thin film transistor T8 are also at a high level, so that the six thin film transistors T6 and the eighth thin film transistor T8 are quickly turned off, preventing the sixth thin film transistor T6 from passing through the dark.
  • the current discharges the first pull-down node PD1 while preventing the eighth thin film transistor T8 from discharging the second pull-down node PD2 by the dark current.
  • the first low voltage signal Vgl_1 is smaller than the second low voltage signal Vgl_2, so that the sixteenth thin film transistor T16 and the seventeenth thin film crystal T17 tube are more easily cut off, effectively preventing the sixteenth thin film transistor T16 and the seventeenth thin film transistor.
  • T17 discharges the first output terminal OT1 at the output stage by the dark current.
  • the shift register unit shown in FIG. 2 includes: an input module 101, a first output module 102, a pull-down drive module 103, a pull-down module 104, and a first output discharge module 105, and further includes: a second output module 106 The second output discharge module 107, the third output module 108, the third output discharge module 109, and the feedback module 110.
  • the second output module 106 is connected to the second clock signal CKB input terminal for providing the second clock signal CKB to the second output terminal OT2 in response to the voltage signal of the pull-up node PU, which is the upper level.
  • the shift register unit provides a reset signal.
  • the second output module 106 includes:
  • the eighteenth thin film transistor ⁇ 8 has a gate connected to the pull-up node PU, a drain connected to the input end of the second clock signal CKB, and a source connected to the second output terminal OT2;
  • the second output discharge module 107 is configured to provide the second low voltage signal Vgl_2 to the second output terminal OT2 in response to the voltage signals of the first pulldown node PD1 and the second pulldown node PD2.
  • the second output discharge module 107 includes:
  • a nineteenth thin film transistor T19 having a gate connected to the first pull-down node PD1, a drain connected to the second output terminal ⁇ 2, and a source connected to the second low voltage signal Vgl_2 input terminal;
  • the twentieth thin film transistor T20 has a gate connected to the second pull-down node PD2, a drain connected to the second output terminal OT2, and a source connected to the second low voltage signal Vgl_2 input terminal.
  • the second output discharge module 107 continuously discharges the second output terminal OT2 in a non-output phase in response to the voltage signal of the first pull-down node PD1 and the voltage signal of the second pull-down node PD2, eliminating noise caused by the alternating current signal.
  • the third output module 108 is connected to the second clock signal CKB input terminal for responding to the voltage signal of the pull-up node PU, and providing the second clock signal CKB to the third output terminal OT3 to provide a start for the next-stage shift register unit. signal.
  • the third output module 108 includes:
  • the eleventh thin film transistor T21 has a gate connected to the pull-up node PU, a drain connected to the second clock signal CKB input end, and a source connected to the third output terminal OT3;
  • the third output discharge module 109 provides the first low voltage signal Vgl_1 to the third output terminal OT3 in response to the voltage signals of the first pulldown node PD1 and the second pulldown node PD2 to provide a start signal for the next stage shift register unit. .
  • the third output discharge module 109 includes:
  • the second thin film transistor T22 has a gate connected to the first pull-down node PD1, a drain connected to the third output terminal OT3, and a source connected to the input end of the first low voltage signal Vgl_l;
  • the twenty-third thin film transistor T23 has a gate connected to the second pull-down node PD2, a drain connected to the third output terminal OT3, and a source connected to the input end of the first low voltage signal Vgl_l.
  • the third output discharge module 109 continuously discharges the third output terminal OT3 in a non-output phase in response to the voltage signals of the first pull-down node voltage signal PD1 and the second pull-down node PD2, eliminating noise caused by the alternating current signal.
  • the feedback module 110 provides an electrical signal of the second output terminal OT2 to the input module 101 and the pull-down module 104 in response to the voltage signal of the third output terminal OT3.
  • the feedback module 110 includes:
  • the twenty-fourth thin film transistor T24 has a gate connected to the third output terminal OT3, and the drain is simultaneously connected to the drain of the first thin film transistor T1, the drain of the twelfth thin film transistor T12, and the drain of the fourteenth thin film transistor T14.
  • the source is connected to the second output terminal OT2.
  • the source of the second thin film transistor ⁇ 2 When the output of the second output terminal ⁇ 2 is at a high level, the source of the second thin film transistor ⁇ 2, the source of the thirteenth thin film transistor T13, and the source of the fifteenth thin film transistor T15 are both at a high level, and thus the second The thin film transistor ⁇ 2, the thirteenth thin film transistor T13, and the fifteenth thin film transistor T15 are turned off, and the first thin film transistor T1, the twelfth thin film transistor T12, and the fourteenth thin film transistor T14 are also completely turned off, preventing the second thin film transistor ⁇ 2.
  • a dark current is generated in the twelfth thin film transistor T12 and the fourteenth thin film transistor T14, and the pull-up node PU is discharged by the dark current.
  • the capacitor C can be disposed between the pull-up node PU and the first output terminal OT1, or between the pull-up node PU and the second output terminal ⁇ 2, and can also be disposed on the pull-up node PU and The third output terminal is between ⁇ 3.
  • the capacitors function the same and are used to maintain the potential of the pull-up node PU.
  • One end of the thin film transistor provided with an arrow is the source of the thin film transistor, and the direction of the arrow is the direction of current flow in the thin film transistor.
  • the above-mentioned shift register unit is cascaded to form an array substrate gate driving circuit.
  • the gate driving circuit provided by the embodiment of the present invention includes cascaded shift register units, wherein the input signal terminal of the first stage shift register unit Connecting the start signal end of the gate driving circuit, the reset signal end of the first stage shift register unit is connected to any output terminal of the second stage shift register unit; before the input signal end of the last stage shift register unit is connected One of the output terminals of the first stage shift register unit, the reset signal end of the last stage shift register unit is connected to the start signal end; except for the first stage and the last stage shift register unit, the remaining stages of the shift register unit
  • the input signal terminal is connected to any output terminal of the shift register unit of the first stage, and the reset signal terminal is connected to any output terminal of the shift register unit of the next stage; all of the cascaded shift register units are shown in FIG.
  • the array substrate gate driving circuit includes a ⁇ stage, where is the number of gate lines, the start signal STV is input as an input signal to the first stage shift register unit, and the gate drive letter is sequentially The number is output to the gate line, the input signal of the nth stage is provided by the output signal of the n-1th stage, and the reset signal of the nth stage is provided by the output signal of the n+1th stage, where n ⁇ N.
  • Fig. 3 shows an array substrate gate drive circuit formed by cascading shift register units of Fig. 1 in a third embodiment of the present invention.
  • Figure 4 is a timing diagram of the signal terminals of the shift register unit. The operation method of the nth (n ⁇ N, N is the number of stages of the array substrate gate circuit) shift register unit in the array substrate gate driving circuit provided by the embodiment of the present invention will be described below with reference to FIG.
  • the gate driving circuit scans, all of the TFTs are turned on at a high level and turned off at a low level; the first clock signal CK is opposite in phase to the second clock signal CKB.
  • the first clock signal CK is at a low level
  • the second clock signal CKB is at a high level
  • the output signal OUTPUT(nl) of the upper stage as the nth stage input signal is at a low level, as a nth
  • the next stage output signal OUTPUT(n+l) of the level reset signal is low level
  • the first pull-down node PD1 is low level
  • the second pull-down node PD2 is high level
  • the tenth thin film transistor T10, the fourteenth thin film transistor T14, the fifteenth thin film transistor T15 and the seventeenth thin film transistor T17 are turned on, and the fourteenth thin film transistor T14 and The fifteenth thin film transistor T15 supplies the first low voltage signal Vgl_1 to the pull-up node PU, and the tenth thin film transistor T10 supplies the first low voltage signal Vgl_1 to the first pull-down node PD1, and the seventeenth thin film transistor T17 to the first output terminal OT1
  • a second low voltage signal Vgl_2 is provided.
  • the output signal OUTPUT(n) of the first output terminal OT1 is at a low level.
  • the first clock signal CK is at a high level
  • the second clock signal CKB is at a low level
  • the OUTPUT (n-l) is at a high level
  • the OUTPUT (n+l) is at a low level
  • the input signal OUTPUT(nl) is at a high level, so that the first thin film transistor T1 is turned on, the first clock signal CK is at a high level, so that the second thin film transistor T2 is turned on, and the input signal passes through the first thin film transistor T1 and the second
  • the thin film transistor T2 charges the capacitor C such that the pull-up node PU is at a high level.
  • the third thin film transistor T3 is turned on, but since the second clock signal CKB is at a low level, the output signal OUTPUT(n) of the first output terminal OT1 is Low level.
  • the sixth thin film transistor T6, the seventh thin film transistor T7, the eighth thin film transistor T8, and the ninth thin film transistor T9 are turned on; the first pull-down node PD1 passes through the sixth thin film transistor T6 And the seventh thin film transistor ⁇ 7 is continuously discharged, the first pull-down node PD1 is kept at a low level; the second pull-down node PD2 is passed through the eighth thin film transistor ⁇ 8 and the ninth thin film transistor ⁇ 9 The discharge causes the potential of the second pull-down node PD2 to rapidly decrease.
  • the first clock signal CK is low
  • the second clock signal CKB is high
  • OUTPUT(n-l) is low
  • OUTPUT(n+l) is low
  • the input signal OUTPUT(nl) is at a low level such that the first thin film transistor T1 is turned off, and the first clock signal CK is at a low level to turn off the second thin film transistor T2, but the pull-up node PU remains high due to the presence of the capacitor C At the same time, the second clock signal CKB is at a high level. Due to the bootstrapping effect of the capacitor C, the potential of the pull-up node PU continues to rise, and the third thin film transistor T3 remains in an on state.
  • the sixth thin film transistor T6, the seventh thin film transistor T7, the eighth thin film transistor T8, and the ninth thin film transistor T9 remain turned on, the first pull-down node PD1 and the second pull-down node PD2 is at a low level.
  • the sixteenth thin film transistor T16 and the seventeenth thin film transistor T17 responsive to the second pull-down node PD2 are turned off.
  • the output signal OUTPUT(n) of the first output terminal OT1 is at a high level.
  • the first clock signal CK is at a high level
  • the second clock signal CKB is at a low level
  • OUTPUT(n-l) is a low level
  • OUTPUT(n+l) is a high level
  • the OUTPUT (n+1) is at a high level, so that the sixth thin film transistor T6, the seventh thin film transistor ⁇ 7, the eighth thin film transistor ⁇ 8, and the ninth thin film transistor ⁇ 9 are completely turned off; the first clock signal CK is at a high level, and the fourth The thin film transistor ⁇ 4 is turned on, and supplies the first clock signal CK to the first pull-down node PD1, and the first pull-down node PD1 rises to a high level, in response to the high-level voltage signal of the first pull-down node PD1, the eleventh The thin film transistor T11, the twelfth thin film transistor T12, the thirteenth thin film transistor T13, and the sixteenth thin film transistor T16 are turned on; the twelfth thin film transistor T12 and the thirteenth thin film transistor T13 discharge the pull-up node PU, the pull-up node The PU is rapidly reduced to a low level; the eleventh thin film transistor T11 supplies the first low voltage signal Vgl_1 to the
  • the output signal OUTPUT(n) of the first output terminal OT1 is at a low level.
  • the first clock signal CK is low
  • the second clock signal CKB is high
  • OUTPUT(n-l) is low
  • OUTPUT(n+l) is low
  • the second clock signal CKB is at a high level to turn on the fifth thin film transistor T5, in response to the pull-up node
  • the eighth thin film transistor T8 and the ninth thin film transistor T9 of the voltage signal of the PU remain off, the second lower
  • the pull-up node PD2 rises to a high level, and in response to the high-level voltage signal of the second pull-down node PD2, the tenth thin film transistor T10, the fourteenth thin film transistor T14, the fifteenth thin film transistor T15, and the seventeenth thin film transistor T17 are guided.
  • the tenth thin film transistor T10 supplies the first low voltage signal Vgl_1 to the first pull-down node PD1, the first pull-down node PD1 maintains a low potential; the fourteenth thin film transistor T14 and the fifteenth thin film transistor T15 pair pull-up node PU Sustained discharge, the pull-up node PU remains at a low potential, the third thin film transistor ⁇ 3 is turned off, and the seventeenth thin film transistor T17 supplies the second low voltage signal Vgl_2 to the first output terminal ⁇ 1(n).
  • FIG. 5 shows an array substrate gate drive circuit formed by cascading the bit register units of Fig. 1 in a fourth embodiment of the present invention.
  • the first output terminal OT1(n) of the shift register unit of the nth stage provides a signal for the row
  • the second output terminal OT2(n) is the n-1th shift.
  • the register unit provides a reset signal, the third output terminal ⁇ 3(n) provides a start signal for the n+1th stage shift register unit; and the first output terminal ⁇ 1( ⁇ ), the second output terminal ⁇ 2( ⁇ ), and the third The output of output ⁇ 3( ⁇ ) is the same, and the output signal is OUTPUT(n).
  • the first clock signal CK is at a low level
  • the second clock signal CKB is at a high level
  • the output signal OUTPUT(nl) of the upper stage as the nth stage input signal is at a low level, as a nth
  • the next stage output signal OUTPUT(n+l) of the level reset signal is low level
  • the first pull-down node PD1 is low level
  • the second pull-down node PD2 is high level
  • the tenth thin film transistor T10, the fourteenth thin film transistor T14, the fifteenth thin film transistor T15, and the seventeenth thin film transistor T17 are turned on in response to the high level voltage signal of the second pull-down node PD2; wherein, the tenth thin film transistor T10
  • the first low voltage signal Vgl_1 is supplied to the first pull-down node PD1
  • the fourteenth thin film transistor T14 and the fifteenth thin film transistor T15 are provided with the first low voltage signal Vgl_1, which is in response to the voltage signal of the pull-up node.
  • the third thin film transistor T3, the eighteenth thin film transistor T18 and the twenty first thin film transistor T21 are turned off; the seventeenth thin film transistor T17 supplies the second low voltage signal Vgl_2 to the first output terminal ⁇ 1(n), and the twentieth thin film transistor T20
  • the second low voltage signal Vgl_2 is supplied to the second output terminal OT2(n), and the twenty-third thin film transistor T23 supplies the first low voltage signal Vgl_1 to the third output terminal OT3(n).
  • the first output terminal ⁇ 1 ( ⁇ ), the second output terminal ⁇ 2 ( ⁇ ), and the third output terminal The output signal OUTPUT(n) of OT3(n) is low.
  • the first clock signal CK is at a high level
  • the second clock signal CKB is at a low level
  • the OUTPUT (n-l) is at a high level
  • the OUTPUT (n+l) is at a low level
  • the input signal OUTPUT (n-1) is at a high level, so that the first thin film transistor T1 is turned on, and the first clock signal CK is at a high level, so that the second thin film transistor T2 is turned on, and the input signal passes through the first thin film transistor T1 and The second thin film transistor T2 charges the capacitor C such that the pull-up node PU is at a high level.
  • the third thin film transistor T3, the eighteenth thin film transistor T18, and the twenty-first thin film transistor T21 are turned on, but since the second clock signal CKB is at a low level, at this time, the output signals OUTPUT(n) of the first output terminal ⁇ 1(n), the second output terminal OT2(n), and the third output terminal ⁇ 3(n) are at a low level.
  • the sixth thin film transistor T6, the seventh thin film transistor T7, the eighth thin film transistor T8, and the ninth thin film transistor T9 are turned on; the first pull-down node PD1 passes through the sixth thin film transistor T6 And the seventh thin film transistor ⁇ 7 is continuously discharged, the first pull-down node PD1 is kept at a low level; the second pull-down node PD2 is continuously discharged through the eighth thin film transistor ⁇ 8 and the ninth thin film transistor ⁇ 9, so that the potential of the second pull-down node PD2 is rapidly lowered.
  • the first clock signal CK is low
  • the second clock signal CKB is high
  • OUTPUT(n-l) is low
  • OUTPUT(n+l) is low
  • the input signal OUTPUT(nl) is at a low level, so that the first thin film transistor T1 is turned off, and the first clock signal CK is at a low level, so that the second thin film transistor T2 is turned off, but the pull-up node PU remains due to the presence of the capacitor C.
  • the sixth thin film transistor ⁇ 6, the seventh thin film transistor ⁇ 7, the eighth thin film transistor ⁇ 8, and the ninth thin film transistor ⁇ 9 remain turned on, the first pull-down node PD1 and the second pull-down node PD2 is at a low level.
  • the sixteenth thin film transistor ⁇ 16, the nineteenth thin film transistor T19, and the twenty-second thin film transistor ⁇ 22 are turned off, in response to the second pull-down node.
  • the seventeenth thin film transistor ⁇ 17, the twentieth thin film transistor ⁇ 20, and the twenty-third thin film transistor ⁇ 23 of the voltage signal of PD2 are turned off.
  • the output signals OUTPUT(n) of the first output terminal ⁇ ( ⁇ ), the second output terminal ⁇ ( ⁇ ), and the third output terminal ⁇ ( ⁇ ) are at a high level;
  • the twenty-fourth thin film transistor ⁇ 24 Turning on, causing the potential of the source of the second thin film transistor T2, the drain of the twelfth thin film transistor T12, and the drain of the fourteenth thin film transistor T14 to rise, so that the second thin film transistor ⁇ 2, the twelfth thin film transistor T12 And the fourteenth thin film transistor T14 is completely turned off to prevent the discharge of the pull-up node PU by the dark current.
  • the first clock signal CK is at a high level
  • the second clock signal CKB is at a low level
  • the OUTPUT (n-l) is at a low level
  • the OUTPUT (n+l) is at a high level
  • the OUTPUT (n+l) is at a high level, so that the sixth thin film transistor T6, the seventh thin film transistor ⁇ 7, the eighth thin film transistor ⁇ 8, and the ninth thin film transistor ⁇ 9 are turned off; the first clock signal CK is at a high level, and the fourth film is The transistor ⁇ 4 is turned on, and supplies the first clock signal CK to the first pull-down node PD1, the first pull-down node PD1 rises to a high level, and in response to the voltage signal of the first pull-down node PD1, the eleventh thin film transistor T11, The twelfth thin film transistor T12, the thirteenth thin film transistor T13, the sixteenth thin film transistor T16, the nineteenth thin film transistor T19, and the twenty-second thin film transistor T22 are turned on; the twelfth thin film transistor T12 and the thirteenth thin film transistor T13 discharges the pull-up node PU, and the pull-up node PU rapidly decreases to a low level; the eleventh thin film transistor
  • the output signals OUTPUT(n) of the first output terminal OT1(n), the second output terminal OT2(n), and the third output terminal (3(n) are at a low level.
  • the first clock signal CK is low
  • the second clock signal CKB is high
  • OUTPUT(n-l) is low
  • OUTPUT(n+l) is high
  • the second clock signal CKB is at a high level to turn on the fifth thin film transistor T5, and the eighth thin film transistor T8 and the ninth thin film transistor T9 in response to the voltage signal of the pull-up node PU remain turned off, and the rise of the second pull-down node PD2 is a high level, in response to a voltage signal of the second pull-down node PD2, a tenth thin film transistor T10, a fourteenth thin film transistor ⁇ 14, a fifteenth thin film transistor ⁇ 15, a seventeenth thin film transistor ⁇ 17, a twentieth thin film transistor ⁇ 20 and a Twenty-three thin film transistors ⁇ 23 are turned on; the tenth thin film transistor T10 supplies a first low voltage signal Vgl_1 to the first pull-down node PD1, the first pull-down node PD1 is kept at a low level; the fourteenth thin film transistor T14 and the fifteenth The thin film transistor T15 continuously discharges the pull-up node PU, the pull-up node PU remains
  • the output signals OUTPUT(n) of the first output terminal OT1(n), the second output terminal OT2(n), and the third output terminal (3(n) are at a low level.
  • the pull-down driving module is connected to the first clock signal and the second clock signal, and is configured to provide the first clock signal to the first pull-down node in response to the first clock signal.
  • the first The pull-down node and the second pull-down node are connection points of the pull-down driver module and the pull-down module; in the non-output phase, the voltage signals of the first pull-down node and the second node are AC signals, effectively suppressing the threshold voltage of the component itself The drift caused by the error output, at the same time

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Abstract

提供了一种移位寄存器单元及栅极驱动电路，用于抑制由于阈值电压漂移和对输出端子拉低存在间隙所导致的输出错误，提高移位寄存器单元的稳定性。该移位寄存器单元包括输入模块、第一输出模块、下拉驱动模块、下拉模块和第一输出放电模块，其中，下拉驱动模块连接第一时钟信号输入端和第二时钟信号输入端，响应第一时钟信号，将第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点。

Description

移位寄存器单元及栅极驱动电路 技术领域
本发明涉及液晶显示技术领域， 尤其涉及一种移位寄存器单元及栅极驱动 电路。 背景技术
薄膜晶体管液晶显示器（TFT-LCD )驱动器主要包括栅极驱动电路和数据 驱动电路， 其中， 栅极驱动电路将输入的时钟信号通过移位寄存器单元转换后 施加在液晶显示面板的栅线上，栅极驱动电路可以与 TFT形成具有相同工艺并 与 TFT—起同时形成在 LCD面板上。 栅极驱动电路包括具有多级的移位寄存 器单元， 每级均连接到相应的栅线以输出栅极驱动信号。 栅极驱动电路的各级 彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅 线， 其中当前级的输入端连接到上一级的输出端， 并且下一级的输出端连接到 当前级的控制端。
在 LCD面板设置上述结构的栅极驱动电路， 目前栅极驱动电路设计中， 一般通过设置下拉节点将非输出行的输出端子的电位拉低， 但是， 如果下拉节 点长期处于直流高电平工作状态， 可能会导致相关的薄膜晶体管的阈值电压发 生漂移， 影响降噪效果。 如果下拉节点的电压信号为交流信号， 虽然可以降低 阈值漂移造成的影响， 但是交流信号在进行拉低时存在间隙， 可能会发生输出 错误， 进而产生读写错误。 发明内容
为解决现有技术中存在的技术问题， 本发明实施例提供了一种移位寄存器 单元及栅极驱动电路， 用于抑制由于阈值电压漂移和对输出端子拉低存在间隙 所导致的输出错误， 提高移位寄存器单元的稳定性。
在本发明实施例中提供的一种移位寄存器单元， 包括：
输入模块， 连接该移位寄存器单元的输入信号端和第一时钟信号输入 端， 用于响应输入信号和第一时钟信号， 将输入信号提供给上拉节点；
第一输出模块， 连接第二时钟信号输入端， 用于响应所述上拉节点的电 压信号， 将第二时钟信号提供给第一输出端子； 下拉驱动模块， 连接第一时钟信号输入端和第二时钟信号输入端， 用于 响应第一时钟信号， 将所述第一时钟信号提供给第一下拉节点， 响应于第二 时钟信号， 将所述第二时钟信号提供给第二下拉节点； 响应于上拉节点的电 压信号， 将第一低电压信号提供给第一下拉节点和第二下拉节点； 响应于第 一下拉节点的电压信号， 将第一低电压信号提供给第二下拉节点； 以及响应 于第二下拉节点的电压信号， 将第一低电压信号提供给第一下拉节点；
下拉模块， 用于响应第一下拉节点和第二下拉节点的电压信号， 将第一 低电压信号提供给上拉节点；
第一输出放电单元， 用于响应第一下拉节点和第二下拉节点的电压信 号， 将第二低电压信号提供给该移位寄存器单元的第一输出端子；
其中， 所述上拉节点为所述输入模块与所述第一输出模块的连接点， 所述 第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下拉模块的连接 点， 所述第一低电压信号小于或等于第二低电压信号。
所述移位寄存器单元中， 下拉驱动模块连接第一时钟信号输入端和第二 时钟信号输入端， 用于响应第一时钟信号， 将所述第一时钟信号提供给第一 下拉节点， 响应于第二时钟信号， 将所述第二时钟信号提供给第二下拉节 点； 响应于上拉节点的电压信号， 将第一低电压信号提供给第一下拉节点和 第二下拉节点； 响应于第一下拉节点的电压信号， 将第一低电压信号提供给 第二下拉节点； 以及响应于第二下拉节点的电压信号， 将第一低电压信号提 供给第一下拉节点； 其中， 所述第一下拉节点和第二下拉节点均为所述下拉 驱动模块与所述下拉模块的连接点； 在非输出阶段， 所述第一下拉节点和第 二节点的电压信号均为交流信号有效抑制了由元件自身的阈值电压的漂移导 致的错误输出， 提高了降噪效果， 同时， 所述第一下拉节点和第二节点的电压 信号互补， 使得在非输出阶段第一输出放电模块始终对第一输出端子进行放 电， 克服了由于对第一输出端子拉低存在间隙所导致的输出错误。
可选择地， 所述输入模块包括：
第一薄膜晶体管， 其栅极与源极同时连接该移位寄存器单元的输入信号 端， 漏极连接第二薄膜晶体管的源极；
第二薄膜晶体管， 其栅极连接第一时钟信号输入端， 漏极连接上拉节 点。
通过所述第一薄膜晶体管和第二薄膜晶体管， 将输入信号提供给上拉节 点， 使得上拉节点的电位升高。
可选择地， 所述第一输出模块包括：
第三薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输入 端， 源极连接第一输出端子；
电容， 连接在上拉节点与第一输出端子之间。
当上拉节点为高电平时， 第三薄膜晶体管导通， 第二时钟信号就可以通 过所述第三薄膜晶体管提供给输出端子； 所述电容用于保持上拉节点的电 位， 使得第三薄膜晶体管在一定时间内保持导通状态。
可选择地， 所述下拉驱动模块包括：
第四薄膜晶体管， 其栅极和漏极同时连接第一时钟信号输入端， 源极连 接第一下拉节点；
第五薄膜晶体管， 其栅极和源极同时连接第二时钟信号输入端， 漏极连 接第二下拉节点；
第六薄膜晶体管， 其栅极连接上拉节点， 漏极连接第一下拉节点， 源极 连接第七薄膜晶体管的漏极；
第七薄膜晶体管， 其栅极连接上拉节点， 源极连接第一低电压信号输入 端；
第八薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二下拉节点， 源极 连接第九薄膜晶体管的漏极；
第九薄膜晶体管， 其栅极连接上拉节点， 源极连接第一低电压信号输入 端；
第十薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一下拉节点， 源极连接第一低电压信号输入端；
第十一薄膜晶体管， 其栅极连接第一下拉节点， 源极连接第二下拉节 点， 漏极连接第一低电压信号输入端。
所述下拉驱动模块通过第四薄膜晶体管对第一下拉节点充电， 通过第五薄 膜晶体管对第二下拉节点充电， 并通过所述第六薄膜晶体管、 第七薄膜晶体管 和第十薄膜晶体管对第一下拉节点进行放电， 通过所述第八薄膜晶体管、 第九 薄膜晶体管和第十一薄膜晶体管对第二下拉节点进行放电； 由于所述在非输出 阶段， 第一下拉节点和第二下拉节点的电位均为交流信号， 有效抑制了由元件 自身的阈值电压的漂移导致的错误输出， 提高了降噪的效果； 且第一下拉节点 的电压信号与第二下拉节的电压信号互补，使得在非输出阶段第一输出放电模 块始终对第一输出端子进行放电， 克服了由于对输出端子拉低存在间隙所导 致的输出错误。
可选择地， 所述下拉模块包括：
第十二薄膜晶体管， 其栅极连接第一下拉节点， 源极连接上拉节点， 漏 极连接第十三薄膜晶体管的漏极；
第十三薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第一低电压信 号输入端；
第十四薄膜晶体管， 其栅极连接第二下拉节点， 源极连接上拉节点， 漏 极连接第十五薄膜晶体管的源极；
第十五薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一低电压信 号输入端。
所述下拉模块通过响应第一下拉节点的电压信号和第二下拉节点的电压 信号， 对上拉节点进行持续放电， 消除由交流电信号引起的噪声。
可选择地， 所述第一输出放电模块包括：
第十六薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第一输出端 子， 源极连接第二低电压信号输入端；
第十七薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一输出端 子， 源极连接第二低电压信号输入端。
所述第一输出放电模块响应于第一下拉节点的电压信号和第二下拉节点 的电压信号， 在非输出阶段对第一输出端子进行持续放电， 消除由交流电信 号引起的噪声。
可选择地， 所述移位寄存器单元还包括第二输出模块， 所述第二输出模块 连接第二时钟信号输入端， 用于响应所述上拉节点的电压信号， 将第二时钟 信号提供给该移位寄存器单元的第二输出端子， 为上一级移位寄存器单元提 供复位信号。
进一步地， 所述第二输出模块包括：
第十八薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输入 端， 源极连接第二输出端子。
可选择地， 所述移位寄存器单元还包括第二输出放电模块， 用于响应第一 下拉节点和第二下拉节点的电压信号， 将第二低电压信号提供给第二输出端 子。
所述第二输出放电模块包括：
第十九薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第二输出端 子， 源极连接第二低电压信号输入端；
第二十薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第二输出端 子， 源极连接第二低电压信号输入端。
所述第二输出放电模块响应于第一下拉节点的电压信号和第二下拉节点 的电压信号， 在非输出阶段对第二输出端子进行持续放电， 消除由交流电信 号引起的噪声。
可选择地， 所述移位寄存器单元还包括第三输出模块， 所述第三输出模块 连接第二时钟信号输入端， 用于响应所述上拉节点的电压信号， 将第二时钟 信号提供给第三输出端子， 为下一级移位寄存器单元提供起始信号。
进一步地， 所述第三输出模块包括：
第二十一薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输 入端， 源极连接第三输出端子。
可选择地， 所述移位寄存器单元还包括第三输出放电模块， 用于响应第一 下拉节点和第二下拉节点的电压信号， 将第一低电压信号提供给第三输出端 子。
所述第三输出放电模块包括：
第二十二薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第三输出端 子， 源极连接第一低电压信号输入端；
第二十三薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第三输出端 子， 源极连接第一低电压信号输入端。
所述第三输出放电模块通过响应第一下拉节点的电压信号和第二下拉节 点的电压信号， 在非输出阶段对第三输出端子进行持续放电， 消除由交流电 信号引起的噪声。
可选择地， 所述移位寄存器单元还包括反馈模块， 响应于第三输出端子 的电压信号， 将第二输出端子的电压信号提供给输入模块和下拉模块。
进一步地， 所述反馈模块包括：
第二十四薄膜晶体管， 其栅极连接第三输出端子， 漏极同时连接第二薄 膜晶体管的源极、 第十二薄膜晶体管的漏极和第十四薄膜晶体管的漏极， 源 极连接第二输出端子。
所述反馈电路上的电压信号为高电平时， 第二薄膜晶体管的源极、第十三 薄膜晶体管的源极和第十五薄膜晶体管的源极均为高电平， 因此第二薄膜晶 体管 T2、 第十三薄膜晶体管 T13和第十五薄膜晶体管 T15截止， 同时第一薄 膜晶体管、 第十二薄膜晶体管和第十四薄膜晶体管也完全截止， 可有效的防止 因第一薄膜晶体管和第二薄膜晶体管中存在暗电流而导致的对上拉节点进行 放电， 因第十二薄膜晶体管和第十三薄膜晶体管中存在暗电流而导致的对上 拉节点放电， 以及因第十四薄膜晶体管和第十五薄膜晶体管中存在暗电流而导 致的对上拉节点放电。
可选择地， 所述第一低电压信号小于第二低电压信号， 当第一下拉节点 和第二下拉节点均为低电平时， 第一下拉节点和第二下拉节点的电位低于第 二低电压信号的电位， 使得其栅极连接第一下拉节点或第二下拉节点、 源极 连接第二低电压信号的薄膜晶体管更容易截止， 有效防止了暗电流的产生。
本发明实施例提供了一种栅极驱动电路， 包括级联的各级移位寄存器单 元， 其中， 第一级移位寄存器单元的输入信号端连接该栅极驱动电路的起始 信号端， 第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的 任一输出端子； 最后一级移位寄存器单元的输入信号端连接前一级移位寄存 器单元的任一输出端子， 最后一级移位寄存器单元的复位信号端连接起始信 号端；
除第一级和最后一级移位寄存器单元外， 其余各级移位寄存器单元的输 入信号端连接上一级移位寄存器单元的任一输出端子， 复位信号端连接下一 级移位寄存器单元的任一输出端子；
所有级联的移位寄存器单元均为上述的移位寄存器单元。 附图说明
图 1为本发明第一实施例中提供的一种移位寄存器单元的结构示意图； 图 2为本发明第二实施例中提供的另一种移位寄存器单元的结构示意图； 图 3为本发明第三实施例中提供的一种由图 1所示的移位寄存器单元组成 的栅极驱动电路的结构示意图；
图 4为本发明第一实施例中提供的移位寄存器单元的各信号端的信号时序 图； 图 5为本发明第四实施例中提供的一种由图 1所示的移位寄存器单元组成 的栅极驱动电路的结构示意图。 具体实施方式
在本发明实施例中提供了一种移位寄存器单元及栅极驱动电路， 用于抑制 由于阈值电压漂移和对输出端子拉低存在间隙所导致的输出错误，提高移位寄 存器单元的稳定性。
下面结合附图， 对本发明实施例进行说明。
本发明第一实施例提供了一种移位寄存器单元， 其结构如图 1所示。 从图 1中可以看出，所述移位寄存器单元包括： 输入模块 101、 第一输出模块 102、 下拉驱动模块 103、 下拉模块 104和第一输出放电模块 105。
输入模块 101 连接该移位寄存器单元的输入信号端和第一时钟信号输入 端， 用于响应输入信号和第一时钟信号， 将输入信号提供给上拉节点， 所述 上拉节点为所述输入模块与所述第一输出模块的连接点。
第一输出模块 102连接第二时钟信号输入端， 用于响应所述上拉节点的电 压信号， 将第二时钟信号提供给该移位寄存器单元的第一输出端子。
下拉驱动模块 103连接第一时钟信号输入端和第二时钟信号输入端， 用于 响应第一时钟信号， 将所述第一时钟信号提供给第一下拉节点， 响应于第二 时钟信号， 将所述第二时钟信号提供给第二下拉节点； 响应于上拉节点的电 压信号， 将第一低电压信号提供给第一下拉节点和第二下拉节点； 响应于第 一下拉节点的电压信号， 将第一低电压信号提供给第二下拉节点； 以及响应 于第二下拉节点的电压信号， 将第一低电压信号提供给第一下拉节点； 其 中， 所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下拉模 块的连接点。
下拉模块 104响应第一下拉节点和第二下拉节点的电压信号， 将第一低电 压信号提供给上拉节点。
第一输出放电模块 105响应第一下拉节点和第二下拉节点的电压信号， 将 第二低电压信号提供给该移位寄存器单元的第一输出端子。
本实施例中， 第一低电压信号小于或等于第二低电压信号； 第一低电压信 号和第二低电压信号均为负电压，用于将与之连接的节点和 /或输出端子的电位 拉低。 下面结合具体实施例， 对本发明工作原理进行详细说明。 需要说明的是， 本实施例是为了更好的解释本发明， 但不限制本发明。
如图 1 中所示的移位寄存器单元， 包括： 输入模块 101、 第一输出模块 102、 下拉驱动模块 103、 下拉模块 104和第一输出放电模块 105。
具体地， 输入模块 101包括：
第一薄膜晶体管 T1 , 其栅极与源极同时连接该移位寄存器单元的输入信 号端 INPUT, 漏极连接第二薄膜晶体管 T2的源极；
第二薄膜晶体管 T2, 其栅极连接第一时钟信号 CK输入端， 漏极连接上 拉节点 PU。
通过第一薄膜晶体管 T1和第二薄膜晶体管 T2, 将输入信号提供给上拉节 点 PU, 使得上拉节点 PU的电位升高。
第一输出模块 102包括：
第三薄膜晶体管 T3 , 其栅极连接上拉节点 PU, 漏极连接第二时钟信号 CKB输入端， 源极连接第一输出端子 OT1；
电容 C, 连接在上拉节点 PU与第一输出端子 OT1之间， 用于保持上拉节 点 PU的电位， 使得第三薄膜晶体管 T3在一定时间内保持导通状态。
下拉驱动模块 103包括：
第四薄膜晶体管 T4, 其栅极和漏极同时连接第一时钟信号 CK输入端， 源极连接第一下拉节点 PD1;
第五薄膜晶体管 T5, 其栅极和源极同时连接第二时钟信号 CKB输入端， 漏极连接第二下拉节点 PD2;
第六薄膜晶体管 T6, 其栅极连接上拉节点 PU, 漏极连接第一下拉节点 PD1 , 源极连接第七薄膜晶体管 T7的漏极；
第七薄膜晶体管 T7, 其栅极连接上拉节点 PU, 源极连接第一低电压信号 Vgl_l输入端；
第八薄膜晶体管 T8, 其栅极连接上拉节点 PU, 漏极连接第二下拉节点 PD2, 源极连接第九薄膜晶体管 T9的漏极；
第九薄膜晶体管 T9, 其栅极连接上拉节点 PU, 源极连接第一低电压信号 Vgl_l输入端；
第十薄膜晶体管 T10, 其栅极连接第二下拉节点 PD2, 漏极连接第一下拉 节点 PD1 , 源极连接第一低电压信号 Vgl_l输入端； 第十一薄膜晶体管 Til , 其栅极连接第一下拉节点 PD1 , 源极连接第二下 拉节点 PD2, 漏极连接第一低电压信号 Vgl_l输入端；
下拉单元 103通过第四薄膜晶体管 T4对第一下拉节点 PD1充电， 通过第 五薄膜晶体管 T5对第二下拉节点 PD2充电， 并通过所述第六薄膜晶体管 T6、 第七薄膜晶体管 Τ7和第十薄膜晶体管 T10对第一下拉节点 PD1进行放电， 通 过所述第八薄膜晶体管 Τ8、第九薄膜晶体管 Τ9和第十一薄膜晶体管 T11对第 二下拉节点 PD2进行放电。 由于在非输出阶段， 第一下拉节点 PD1和第二下 拉节点 PD2的电位均为交流信号，可有效抑制由元件自身的阈值电压的漂移导 致的错误输出，提高了降噪效果；且第一下拉节点 PD1的电压信号与第二下拉 节点 PD2的电压信号互补，使得在非输出阶段第一输出放电模块 105始终对第 一输出端子 OT1 进行放电， 克服了由于对输出端子拉低存在间隙所导致的输 出错误。
下拉模块 104包括：
第十二薄膜晶体管 T12, 其栅极连接第一下拉节点 PD1 , 源极连接上拉节 点 PU, 漏极连接第十三薄膜晶体管 T13的漏极；
第十三薄膜晶体管 T13, 其栅极连接第一下拉节点 PD1 , 漏极连接第一低 电压信号 Vgl_l输入端；
第十四薄膜晶体管 T14, 其栅极连接第二下拉节点 PD2, 源极连接上拉节 点 PU, 漏极连接第十五薄膜晶体管 T15的源极；
第十五薄膜晶体管 T15, 其栅极连接第二下拉节点 PD2, 漏极连接第一低 电压信号 Vgl_l输入端。
下拉模块 104通过响应第一下拉节点 PD1的电压信号和第二下拉节点 PD2 的电压信号， 对上拉节点 PU进行持续放电， 消除由交流电信号引起的噪声。
第一输出放电模块 105包括：
第十六薄膜晶体管 T16, 其栅极连接第一下拉节点 PD1 , 漏极连接第一输 出端子 OT1 , 源极连接第二低电压信号 Vgl_2输入端；
第十七薄膜晶体管 T17, 其栅极连接第二下拉节点 PD2, 漏极连接第一输 出端子 OT1 , 源极连接第二低电压信号 Vgl_2输入端。
第一输出放电模块 105响应第一下拉节点 PD1的电压信号和第二下拉节点 PD2的电压信号， 在非输出阶段对第一输出端子 OT1进行持续放电， 消除由 交流电信号引起的噪声。 在该移位寄存器单元中， 下拉驱动模块 104连接第一时钟信号 CK输入端 和第二时钟信号 CKB输入端， 用于响应第一时钟信号 CK, 将所述第一时钟 信号 CK提供给第一下拉节点 PD1 , 响应于第二时钟信号 CKB, 将所述第二时 钟信号 CKB提供给第二下拉节点 PD2; 响应于上拉节点 PU的电压信号， 将 第一低电压信号 Vgl_l提供给第一下拉节点 PD1和第二下拉节点 PD2; 响应于 第一下拉节点 PD1的电压信号， 将第一低电压信号 Vgl_l提供给第二下拉节点 PD2; 以及响应于第二下拉节点 PD2的电压信号， 将第一低电压信号 Vgl_l提 供给第一下拉节点 PD1。 在非输出阶段， 所述第一下拉节点 PD1 和第二节点 PD2的电压信号均为交流信号，有效抑制了由元件自身的阈值电压的漂移导致 的错误输出。同时，所述第一下拉节点 PD1和第二节点 PD2的电压信号互补， 使得在非输出阶段第一输出放电模块 105始终处于对第一输出端子放电， 克服 了由于对输出端子拉低存在间隙所导致的输出错误。
在该移位寄存器单元中，还设置有复位信号输入端 RESET, 复位信号输入 端 RESET同时连接第六薄膜晶体管 T6的源极和第八薄膜晶体管 T8的源极。 当复位信号为高电平时， 第六薄膜晶体管 T6和第八薄膜晶体管 T8的源极也为 高电平， 使得六薄膜晶体管 T6和第八薄膜晶体管 T8迅速截止， 防止第六薄膜 晶体管 T6通过暗电流对第一下拉节点 PD1进行放电， 同时防止第八薄膜晶体 管 T8通过暗电流对第二下拉节点 PD2进行放电。
第一低电压信号 Vgl_l小于第二低电压信号 Vgl_2, 使得第十六薄膜晶体 管 T16和第十七薄膜晶体 T17管更容易截止， 有效的防止了述第十六薄膜晶体 管 T16和第十七薄膜晶体管 T17通过暗电流在输出阶段对第一输出端子 OT1 进行放电。
图 2示出本发明第二实施例提供的一种移位寄存器单元。 参见图 2, 图 2 所示的移位寄存器单元不仅包括： 输入模块 101、 第一输出模块 102、 下拉驱 动模块 103、 下拉模块 104和第一输出放电模块 105, 还包括： 第二输出模块 106、 第二输出放电模块 107、 第三输出模块 108、 第三输出放电模块 109以及 反馈模块 110。
在第二实施例中， 第二输出模块 106连接第二时钟信号 CKB输入端， 用 于响应上拉节点 PU的电压信号， 将第二时钟信号 CKB提供给第二输出端子 OT2, 为上一级移位寄存器单元提供复位信号。
在这里， 第二输出模块 106包括： 第十八薄膜晶体管 τΐ8, 其栅极连接上拉节点 PU, 漏极连接第二时钟信 号 CKB输入端， 源极连接第二输出端子 OT2;
第二输出放电模块 107, 用于响应第一下拉节点 PD1和第二下拉节点 PD2 的电压信号， 将第二低电压信号 Vgl_2提供给第二输出端子 OT2。
在这里， 第二输出放电模块 107包括：
第十九薄膜晶体管 T19, 其栅极连接第一下拉节点 PD1 , 漏极连接第二输 出端子 ΟΤ2, 源极连接第二低电压信号 Vgl_2输入端；
第二十薄膜晶体管 T20, 其栅极连接第二下拉节点 PD2, 漏极连接第二输 出端子 OT2, 源极连接第二低电压信号 Vgl_2输入端。
第二输出放电模块 107响应于第一下拉节点 PD1的电压信号和第二下拉节 点 PD2的电压信号， 在非输出阶段对第二输出端子 OT2进行持续放电， 消除 由交流电信号引起的噪声。
第三输出模块 108连接第二时钟信号 CKB输入端， 用于响应上拉节点 PU 的电压信号， 将第二时钟信号 CKB提供给第三输出端子 OT3 , 为下一级移位 寄存器单元提供起始信号。
在这里， 第三输出模块 108包括：
第二十一薄膜晶体管 T21 , 其栅极连接上拉节点 PU, 漏极连接第二时钟 信号 CKB输入端， 源极连接第三输出端子 OT3;
第三输出放电模块 109响应第一下拉节点 PD1和第二下拉节点 PD2的电 压信号， 将第一低电压信号 Vgl_l提供给第三输出端子 OT3 , 为下一级移位寄 存器单元提供起始信号。
在这里， 第三输出放电模块 109包括：
第二十二薄膜晶体管 T22, 其栅极连接第一下拉节点 PD1 , 漏极连接第三 输出端子 OT3 , 源极连接第一低电压信号 Vgl_l输入端；
第二十三薄膜晶体管 T23 , 其栅极连接第二下拉节点 PD2, 漏极连接第三 输出端子 OT3 , 源极连接第一低电压信号 Vgl_l输入端。
第三输出放电模块 109响应于第一下拉节点的电压信号 PD1和第二下拉节 点 PD2的电压信号， 在非输出阶段对第三输出端子 OT3进行持续放电， 消除 由交流电信号引起的噪声。
反馈模块 110响应于第三输出端子 OT3的电压信号， 将第二输出端子 OT2 的电信号提供给输入模块 101和下拉模块 104。 在这里， 反馈模块 110包括：
第二十四薄膜晶体管 T24, 其栅极连接第三输出端子 OT3, 漏极同时连接 第一薄膜晶体管 T1的漏极、 第十二薄膜晶体管 T12的漏极和第十四薄膜晶体 管 T14的漏极， 源极连接第二输出端子 OT2。
当第二输出端子 ΟΤ2的输出为高电平时， 第二薄膜晶体管 Τ2的源极、 第 十三薄膜晶体管 T13的源极和第十五薄膜晶体管 T15的源极均为高电平， 因此 第二薄膜晶体管 Τ2、 第十三薄膜晶体管 T13和第十五薄膜晶体管 T15截止， 此时第一薄膜晶体管 Tl、 第十二薄膜晶体管 T12和第十四薄膜晶体管 T14也 完全截止， 防止第二薄膜晶体管 Τ2、 第十二薄膜晶体管 T12和第十四薄膜晶 体管 T14中产生暗电流， 通过暗电流对上拉节点 PU进行放电。
需指出的是， 可将电容 C设置在上拉节点 PU与第一输出端子 OT1之间， 也可设置在上拉节点 PU与第二输出端子 ΟΤ2之间， 还可以设置在上拉节点 PU与第三输出端子 ΟΤ3之间。 对于这三种连接方式， 电容的作用是相同的， 都是用于保持上拉节点 PU的电位。
上述薄膜晶体管中设置有箭头的一端为该薄膜晶体管的源极， 箭头的指向 为该薄膜晶体管中电流的流向。
上述第二实施例中提供的移位寄存器单元中， 由于复位信号与起始信号 都是通过单独的电路输出的， 因此， 该移位寄存器中， 当某一级的移位寄存 器单元的输出出现错误时， 不会影响到上一级和下一级的工作状态。
将上述移位寄存器单元级联形成阵列基板栅极驱动电路， 本发明实施例 提供的栅极驱动电路包括级联的各级移位寄存器单元， 其中， 第一级移位寄 存器单元的输入信号端连接该栅极驱动电路的起始信号端， 第一级移位寄存 器单元的复位信号端连接第二级移位寄存器单元的任一输出端子； 最后一级 移位寄存器单元的输入信号端连接前一级移位寄存器单元的任一输出端子， 最后一级移位寄存器单元的复位信号端连接起始信号端； 除第一级和最后一 级移位寄存器单元外， 其余各级移位寄存器单元的输入信号端连接上一级移 位寄存器单元的任一输出端子， 复位信号端连接下一级移位寄存器单元的任 一输出端子； 所有上述级联的移位寄存器单元均为图 1所示的移位寄存器单元 或图 2所示的移位寄存器单元。
具体地， 该阵列基板栅极驱动电路包括 Ν级， Ν为栅线数量， 起始信号 STV作为输入信号输入到第一级移位寄存器单元， 并且顺序的将栅极驱动信 号输出至栅线， 第 n级的输入信号由第 n-1级的输出信号提供， 且第 n级的复 位信号由第 n+1级的输出信号提供， 其中 n<N。
图 3示出本发明第三实施例中提供的一种由图 1的移位寄存器单元级联形 成阵列基板栅极驱动电路。 图 4为该移位寄存器单元各信号端的时序图。 下面 结合图 4对本发明实施例提供的阵列基板栅极驱动电路中的第 n ( n<N, N为 阵列基板栅极电路的级数 )级移位寄存器单元的工作方法进行说明。
当栅极驱动电路进行扫描时， 所有 TFT 均为高电平导通， 低电平截止； 第一时钟信号 CK与第二时钟信号 CKB的相位相反。
在第一阶段 S1 , 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， 作为第 n级输入信号的上一级输出信号 OUTPUT(n-l)为低电平， 作为第 n 级复位信号的下一级输出信号 OUTPUT(n+l)为低电平， 第一下拉节点 PD1为 低电平， 第二下拉节点 PD2为高电平；
响应于第二下拉节点 PD2的高电平电压信号，第十薄膜晶体管 T10、 第十 四薄膜晶体管 Τ14、 第十五薄膜晶体管 T15和第十七薄膜晶体管 T17导通， 第 十四薄膜晶体管 T14和第十五薄膜晶体管 T15向上拉节点 PU提供第一低电压 信号 Vgl_l , 第十薄膜晶体管 T10向第一下拉节点 PD1提供第一低电压信号 Vgl_l , 第十七薄膜晶体管 T17 向第一输出端子 OT1 提供第二低电压信号 Vgl_2。
因此， 此时第一输出端子 OT1的输出信号 OUTPUT(n)为低电平。
在第二阶段 S2, 第一时钟信号 CK为高电平， 第二时钟信号 CKB为低电 平， OUTPUT(n-l)为高电平， OUTPUT(n+l)为低电平；
输入信号 OUTPUT(n-l)为高电平， 使得第一薄膜晶体管 T1导通， 第一时 钟信号 CK为高电平， 使得第二薄膜晶体管 T2导通， 输入信号通过第一薄膜 晶体管 T1和第二薄膜晶体管 T2向电容 C充电， 使得上拉节点 PU为高电平。 此时， 响应于上拉节点 PU的电压信号， 第三薄膜晶体管 T3导通， 但是由于 第二时钟信号 CKB 为低电平， 因此， 此时第一输出端子 OT1 的输出信号 OUTPUT(n)为低电平。
同时， 响应于上拉节点 PU的电压信号，第六薄膜晶体管 T6、 第七薄膜晶 体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9导通； 第一下拉节点 PD1 通过第六薄膜晶体管 Τ6和第七薄膜晶体管 Τ7持续放电， 第一下拉节点 PD1 保持低电平； 第二下拉节点 PD2通过第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9 放电， 使得第二下拉节点 PD2的电位迅速降低。
在第三阶段 S3, 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为低电平；
输入信号 OUTPUT(n-l)为低电平使得第一薄膜晶体管 T1截止， 第一时钟 信号 CK为低电平使得第二薄膜晶体管 T2截止， 但由于电容 C的存在， 上拉 节点 PU仍保持高电位， 同时第二时钟信号 CKB为高电平， 由于电容 C的自 举效应 （Bootstrapping ) , 上拉节点 PU的电位继续升高， 第三薄膜晶体管 T3 保持导通状态。
同时， 响应于上拉节点 PU的电压信号，第六薄膜晶体管 T6、 第七薄膜晶 体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9保持导通， 第一下拉节点 PD1和第二下拉节点 PD2为低电平， 此时， 响应于第一下拉节点 PD1的低电 平电压信号， 第十六薄膜晶体管 T16和响应于第二下拉节点 PD2的第十七薄 膜晶体管 T17截止。
因此， 此时第一输出端子 OT1的输出信号 OUTPUT(n)为高电平。
在第四阶段 S4, 第一时钟信号 CK为高电平， 第二时钟信号 CKB为低电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为高电平；
OUTPUT(n+l)为高电平， 使得第六薄膜晶体管 T6、 第七薄膜晶体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9完全截止； 第一时钟信号 CK为高电 平， 第四薄膜晶体管 Τ4导通， 向第一下拉节点 PD1提供第一时钟信号 CK, 第一下拉节点 PD1上升为高电平， 响应于第一下拉节点 PD1的高电平电压信 号， 第十一薄膜晶体管 Tll、 第十二薄膜晶体管 Τ12、 第十三薄膜晶体管 T13 和第十六薄膜晶体管 Τ16导通； 第十二薄膜晶体管 T12和第十三薄膜晶体管 T13对上拉节点 PU放电， 上拉节点 PU迅速降低为低电平； 第十一薄膜晶体 管 T11向第二下拉节点 PD2提供第一低电压信号 Vgl_l , 第二下拉节点 PD2 保持低电位； 第十六薄膜晶体管 T16向第一输出端子 OTl(n)提供第二低电压 信号 Vgl_2。
因此， 此时第一输出端子 OT1的输出信号 OUTPUT(n)为低电平。
在第五阶段 S5, 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为低电平；
第二时钟信号 CKB为高电平使第五薄膜晶体管 T5导通， 响应于上拉节点
PU的电压信号的第八薄膜晶体管 T8和第九薄膜晶体管 T9保持截止， 第二下 拉节点 PD2上升为高电平， 响应于第二下拉节点 PD2的高电平电压信号， 第 十薄膜晶体管 T10、 第十四薄膜晶体管 Τ14、 第十五薄膜晶体管 T15和第十七 薄膜晶体管 T17导通； 第十薄膜晶体管 T10向第一下拉节点 PD1提供第一低 电压信号 Vgl_l , 第一下拉节点 PD1保持低电位； 第十四薄膜晶体管 T14和第 十五薄膜晶体管 T15对上拉节点 PU持续放电， 上拉节点 PU保持低电位， 第 三薄膜晶体管 Τ3截止， 同时第十七薄膜晶体管 T17向第一输出端子 ΟΤ1(η)提 供第二低电压信号 Vgl_2。
因此， 此时第一输出端子 OT1的输出信号 OUTPUT(n)输出为低电平。 图 5示出本发明第四实施例中提供的一种由图 1的位寄存器单元级联形成 阵列基板栅极驱动电路。 参见图 5, 该栅极驱动电路中， 第 n级的移位寄存器 单元的第一输出端 OTl(n)为本行提供信号， 第二输出端 OT2(n)为第 η-1级移 位寄存器单元提供复位信号， 第三输出端 ΟΤ3(η)为第 η+1 级移位寄存器单元 提供起始信号； 并且第一输出端 ΟΤ1(η)、 第二输出端 ΟΤ2(η)和第三输出端 ΟΤ3(η)的输出相同， 输出信号均为 OUTPUT(n)。
下面结合图 4对本发明第四实施例中提供的阵列基板栅极驱动电路中的第 n ( n<N, N为阵列基板栅极电路的级数 )级移位寄存器单元的工作方法进行说 明。
在第一阶段 S1 , 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， 作为第 n级输入信号的上一级输出信号 OUTPUT(n-l)为低电平， 作为第 n 级复位信号的下一级输出信号 OUTPUT(n+l)为低电平， 第一下拉节点 PD1为 低电平， 第二下拉节点 PD2为高电平；
响应于第二下拉节点 PD2的高电平电压信号，第十薄膜晶体管 T10、 第十 四薄膜晶体管 Τ14、 第十五薄膜晶体管 T15和第十七薄膜晶体管 T17导通； 其 中， 第十薄膜晶体管 T10向第一下拉节点 PD1提供第一低电压信号 Vgl_l , 第 十四薄膜晶体管 T14和第十五薄膜晶体管 T15向上拉节点 PU提供第一低电压 信号 Vgl_l , 响应于上拉节点的电压信号，第三薄膜晶体管 T3、 第十八薄膜晶 体管 T18和第二十一薄膜晶体管 T21截止； 第十七薄膜晶体管 T17向第一输 出端子 ΟΤ1(η)提供第二低电压信号 Vgl_2, 第二十薄膜晶体管 T20向第二输出 端子 OT2(n)提供第二低电压信号 Vgl_2, 第二十三薄膜晶体管 T23向第三输出 端子 OT3(n)提供第一低电压信号 Vgl_l。
因此， 此时第一输出端子 ΟΤ1(η)、 第二输出端子 ΟΤ2(η) 和第三输出端子 OT3(n)的输出信号 OUTPUT(n)为低电平。
在第二阶段 S2, 第一时钟信号 CK为高电平， 第二时钟信号 CKB为低电 平， OUTPUT(n-l)为高电平， OUTPUT(n+l)为低电平；
输入信号 OUTPUT (n-1)为高电平， 使得第一薄膜晶体管 T1导通， 第一时 钟信号 CK为高电平， 使得第二薄膜晶体管 T2导通， 输入信号通过第一薄膜 晶体管 T1和第二薄膜晶体管 T2向电容 C充电， 使得上拉节点 PU为高电平。 此时， 响应于上拉节点 PU的电压信号，第三薄膜晶体管 T3、 第十八薄膜晶体 管 T18和第二十一薄膜晶体管 T21导通， 但是由于第二时钟信号 CKB为低电 平， 因此， 此时第一输出端子 ΟΤ1(η) 、 第二输出端子 OT2(n) 和第三输出端 子 ΟΤ3(η)的输出信号 OUTPUT ( n ) 为低电平。
同时， 响应于上拉节点 PU的电压信号，第六薄膜晶体管 T6、 第七薄膜晶 体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9导通； 第一下拉节点 PD1 通过第六薄膜晶体管 Τ6和第七薄膜晶体管 Τ7持续放电， 第一下拉节点 PD1 保持低电平； 第二下拉节点 PD2通过第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9 持续放电， 使得第二下拉节点 PD2的电位迅速降低。
在第三阶段 S3, 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为低电平；
输入信号 OUTPUT(n-l)为低电平， 使得第一薄膜晶体管 T1截止， 第一时 钟信号 CK为低电平， 使得第二薄膜晶体管 T2截止， 但由于电容 C的存在， 上拉节点 PU仍保持高电位； 同时第二时钟信号 CKB为高电平， 由于电容 C 的自举效应 ( Bootstrapping ) , 上拉节点 PU的电位继续升高， 第三薄膜晶体 管 T3、 第十八薄膜晶体管 T18和第二十一薄膜晶体管 T21保持导通状态。
同时， 响应于上拉节点 PU的电压信号，第六薄膜晶体管 Τ6、 第七薄膜晶 体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9保持导通， 第一下拉节点 PD1和第二下拉节点 PD2为低电平， 此时， 响应于第一下拉节点 PD1的电压 信号， 第十六薄膜晶体管 Τ16、 第十九薄膜晶体管 T19和第二十二薄膜晶体管 Τ22截止， 响应于第二下拉节点 PD2的电压信号的第十七薄膜晶体管 Τ17、 第 二十薄膜晶体管 Τ20和第二十三薄膜晶体管 Τ23截止。
因此， 此时第一输出端子 ΟΤ(η) 、 第二输出端子 ΟΤ(η) 和第三输出端子 ΟΤ(η)的输出信号 OUTPUT(n)为高电平；
同时， 响应于第二输出端子 OT2(n)的电压信号，第二十四薄膜晶体管 Τ24 导通， 使得第二薄膜晶体管 T2的源极、 第十二薄膜晶体管 T12的漏极和第十 四薄膜晶体管 T14的漏极的电位升高， 使得第二薄膜晶体管 Τ2、 第十二薄膜 晶体管 T12和第十四薄膜晶体管 T14完全截止， 防止通过暗电流对上拉节点 PU进行放电。
在第四阶段 S4, 第一时钟信号 CK为高电平， 第二时钟信号 CKB低电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为高电平；
OUTPUT(n+l)为高电平， 使得第六薄膜晶体管 T6、 第七薄膜晶体管 Τ7、 第八薄膜晶体管 Τ8和第九薄膜晶体管 Τ9截止； 第一时钟信号 CK为高电平， 第四薄膜晶体管 Τ4导通， 向第一下拉节点 PD1提供第一时钟信号 CK, 第一 下拉节点 PD1上升为高电平， 响应于第一下拉节点 PD1的电压信号， 第十一 薄膜晶体管 Tll、 第十二薄膜晶体管 Τ12、 第十三薄膜晶体管 Τ13、 第十六薄 膜晶体管 Τ16、 第十九薄膜晶体管 T19和第二十二薄膜晶体管 Τ22导通； 第十 二薄膜晶体管 T12和第十三薄膜晶体管 T13对上拉节点 PU放电， 上拉节点 PU 迅速降低为低电平； 第十一薄膜晶体管 T11向第二下拉节点 PD2提供第一低 电压信号 Vgl_l , 第二下拉节点 PD2保持低电位； 第十六薄膜晶体管 T16向第 一输出端子 OTl(n)提供第二低电压信号 Vgl_2, 第十九薄膜晶体管 T19向第二 输出端子 OT2(n)提供第二低电压信号 Vgl_2, 第二十二薄膜晶体管 T22向第三 输出端子 OT3(n)提供第一低电压信号 Vgl_l。
因此， 此时第一输出端子 OTl(n) 、 第二输出端子 OT2(n) 和第三输出端 子 ΟΤ3(η)的输出信号 OUTPUT(n)为低电平。
在第五阶段 S5, 第一时钟信号 CK为低电平， 第二时钟信号 CKB为高电 平， OUTPUT(n-l)为低电平， OUTPUT(n+l)为高电平；
第二时钟信号 CKB为高电平使第五薄膜晶体管 T5导通， 响应于上拉节点 PU的电压信号的第八薄膜晶体管 T8和第九薄膜晶体管 T9保持截止， 第二下 拉节点 PD2的上升为高电平， 响应于第二下拉节点 PD2的电压信号， 第十薄 膜晶体管 T10、 第十四薄膜晶体管 Τ14、 第十五薄膜晶体管 Τ15、 第十七薄膜 晶体管 Τ17、 第二十薄膜晶体管 Τ20和第二十三薄膜晶体管 Τ23导通； 第十薄 膜晶体管 T10向第一下拉节点 PD1提供第一低电压信号 Vgl_l , 第一下拉节点 PD1保持低电平； 第十四薄膜晶体管 T14和第十五薄膜晶体管 T15对上拉节点 PU持续放电， 上拉节点 PU保持低电平， 第三薄膜晶体管 T3、 第十八薄膜晶 体管 T18 和第二十一薄膜晶体管 T21 截止； 第十七薄膜晶体管 T17 向 OUTPUTl(n)提供第二低电压信号 Vgl_2, 第二十薄膜晶体管 T20向第二输出 端子 OT2(n)提供第二低电压信号 Vgl_2, 第二十三薄膜晶体管 T23向第三输出 端子 OT3(n)提供第一低电压信号 Vgl_l。
因此， 此时第一输出端子 OTl(n) 、 第二输出端子 OT2(n) 和第三输出端 子 ΟΤ3(η)的输出信号 OUTPUT(n)为低电平。
综上， 在本发明实施例的移位寄存器单元中， 下拉驱动模块连接第一时 钟信号和第二时钟信号， 用于响应第一时钟信号， 将第一时钟信号提供给第 一下拉节点， 响应于第二时钟信号， 将第二时钟信号提供给第二下拉节点； 响应于上拉节点的电压信号， 将第一低电压信号提供给第一下拉节点和第二 下拉节点； 响应于第一下拉节点的电压信号， 将第一低电压信号提供给第二 下拉节点； 以及响应于第二下拉节点的电压信号， 将第一低电压信号提供给 第一下拉节点； 其中， 第一下拉节点和第二下拉节点均为下拉驱动模块与下 拉模块的连接点； 在非输出阶段， 第一下拉节点和第二节点的电压信号均为 交流信号有效抑制了由元件自身的阈值电压的漂移导致的错误输出， 同时， 第 一下拉节点和第二节点的电压信号互补， 使得在非输出阶段第一输出放电模 块始终处于对第一输出端子放电， 克服了由于对输出端子拉低存在间隙所导 致的输出错误。 明的精神和范围。 这样， 倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内， 则本发明也意图包含这些改动和变型在内。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括：
输入模块， 连接该移位寄存器单元的输入信号端和第一时钟信号输入 端， 用于响应输入信号和第一时钟信号， 将输入信号提供给上拉节点；
第一输出模块， 连接第二时钟信号输入端， 用于响应所述上拉节点的电 压信号， 将第二时钟信号提供给该移位寄存器单元的第一输出端子；
下拉驱动模块， 连接第一时钟信号输入端和第二时钟信号输入端， 用于 响应第一时钟信号， 将所述第一时钟信号提供给第一下拉节点， 响应于第二 时钟信号， 将所述第二时钟信号提供给第二下拉节点， 响应于上拉节点的电压 信号， 将第一低电压信号提供给第一下拉节点和第二下拉节点， 响应于第一下 拉节点的电压信号， 将第一低电压信号提供给第二下拉节点， 以及响应于第二 下拉节点的电压信号， 将第一低电压信号提供给第一下拉节点；
下拉模块， 用于响应第一下拉节点和第二下拉节点的电压信号， 将第一 低电压信号提供给上拉节点；
第一输出放电单元， 用于响应第一下拉节点和第二下拉节点的电压信 号， 将第二低电压信号提供给该移位寄存器单元的第一输出端子，
其中， 所述上拉节点为所述输入模块与所述第一输出模块的连接点， 所述 第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下拉模块的连接 点， 所述第一低电压信号小于或等于第二低电压信号。
2、 如权利要求 1所述的移位寄存器单元， 其中， 所述输入模块包括： 第一薄膜晶体管， 其栅极与源极同时连接该移位寄存器单元的输入信号 端， 漏极连接第二薄膜晶体管的源极；
第二薄膜晶体管， 其栅极连接第一时钟信号， 漏极连接上拉节点。
3、 如权利要求 1所述移位寄存器单元， 其中， 所述第一输出模块包括： 第三薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输入 端， 源极连接第一输出端子；
电容， 连接在上拉节点与第一输出端子之间。
4、 如权利要求 1 所述的移位寄存器单元， 其中， 所述下拉驱动模块包 括：
第四薄膜晶体管， 其栅极和漏极同时连接第一时钟信号输入端， 源极连 接第一下拉节点；
第五薄膜晶体管， 其栅极和源极同时连接第二时钟信号输入端， 漏极连 接第二下拉节点；
第六薄膜晶体管， 其栅极连接上拉节点， 漏极连接第一下拉节点， 源极 连接第七薄膜晶体管的漏极；
第七薄膜晶体管， 其栅极连接上拉节点， 源极连接第一低电压信号输入 端；
第八薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二下拉节点， 源极 连接第九薄膜晶体管的漏极；
第九薄膜晶体管， 其栅极连接上拉节点， 源极连接第一低电压信号输入 端；
第十薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一下拉节点， 源极连接第一低电压信号输入端；
第十一薄膜晶体管， 其栅极连接第一下拉节点， 源极连接第二下拉节 点， 漏极连接第一低电压信号输入端。
5、 如权利要求 1所述的移位寄存器单元， 其中， 所述下拉模块包括： 第十二薄膜晶体管， 其栅极连接第一下拉节点， 源极连接上拉节点， 漏 极连接第十三薄膜晶体管的漏极；
第十三薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第一低电压信 号输入端；
第十四薄膜晶体管， 其栅极连接第二下拉节点， 源极连接上拉节点， 漏 极连接第十五薄膜晶体管的源极；
第十五薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一低电压信 号输入端。
6、 如权利要求 1所述的移位寄存器单元， 其中， 所述第一输出放电模块 包括：
第十六薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第一输出端 子， 源极连接第二低电压信号输入端；
第十七薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第一输出端 子， 源极连接第二低电压信号输入端。
7、 如权利要求 1所述的移位寄存器单元， 其中， 所述移位寄存器单元还 包括第二输出模块， 所述第二输出模块连接第二时钟信号输入端， 用于响应 所述上拉节点的电压信号， 将第二时钟信号提供给该移位寄存器单元的第二 输出端子， 为上一级移位寄存器单元提供复位信号。
8、 如权利要求 7 所述的移位寄存器单元， 其中， 所述第二输出模块包 括：
第十八薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输入 端， 源极连接第二输出端子。
9、 如权利要求 8所述的移位寄存器单元， 其中， 所述移位寄存器单元还 包括第二输出放电模块， 用于响应第一下拉节点和第二下拉节点的电压信 号， 将第二低电压信号提供给第二输出端子。
10、 如权利要求 9所述的移位寄存器单元， 其中， 所述第二输出放电模块 包括：
第十九薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第二输出端 子， 源极连接第二低电压信号输入端；
第二十薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第二输出端 子， 源极连接第二低电压信号输入端。
11、 如权利要求 7所述所述的移位寄存器单元， 其中， 所述移位寄存器单 元还包括第三输出模块， 所述第三输出模块连接第二时钟信号输入端， 用于 响应所述上拉节点的电压信号， 将第二时钟信号提供给第三输出端子， 为下 一级移位寄存器单元提供起始信号。
12、 如权利要求 11 所述所述的移位寄存器单元， 其中， 所述第三输出模 块包括：
第二十一薄膜晶体管， 其栅极连接上拉节点， 漏极连接第二时钟信号输 入端， 源极连接第三输出端子。
13、 如权利要求 12所述的移位寄存器单元， 其中， 所述移位寄存器单元 还包括第三输出放电模块， 用于响应第一下拉节点和第二下拉节点的电压信 号， 将第一低电压信号提供给第三输出端子。
14、 如权利要求 13所述的移位寄存器单元， 其中， 所述第三输出放电模 块包括：
第二十二薄膜晶体管， 其栅极连接第一下拉节点， 漏极连接第三输出端 子， 源极连接第一低电压信号输入端； 第二十三薄膜晶体管， 其栅极连接第二下拉节点， 漏极连接第三输出端 子， 源极连接第一低电压信号输入端。
15、 如权利要求 11 所述的移位寄存器单元， 其中， 所述移位寄存器单元 还包括反馈模块， 响应于第三输出端子的电压信号， 将第二输出端子的电压 信号提供给输入模块和下拉模块。
16、 如权利要求 11所述的移位寄存器单元， 其中， 所述反馈模块包括： 第二十四薄膜晶体管， 其栅极连接第三输出端子， 漏极同时连接第二薄 膜晶体管的源极、 第十二薄膜晶体管的漏极和第十四薄膜晶体管的漏极， 源 极连接第二输出端子。
17、 一种栅极驱动电路， 包括级联的各级移位寄存器单元， 其中， 第一 级移位寄存器单元的输入信号端连接该栅极驱动电路的起始信号端， 第一级 移位寄存器单元的复位信号端连接第二级移位寄存器单元的任一输出端子； 最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的任一输 出端子， 最后一级移位寄存器单元的复位信号端连接起始信号端；
除第一级和最后一级移位寄存器单元外， 其余各级移位寄存器单元的输 入信号端连接上一级移位寄存器单元的任一输出端子， 复位信号端连接下一 级移位寄存器单元的任一输出端子；
其中， 所有级联的移位寄存器单元均为如权利要求 1~16任一权利要求所 述的移位寄存器单元。
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