CN105652535B - 一种栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明公开一种栅极驱动电路。其中,输出电路在第一节点连接输入电路和拉动电路,输入电路响应上级扫描驱动信号将拉动电路设置为第一状态,并利用第一参考电位将第一节点的电压设置为第一电压并保持,进而使得输出电路根据第一时钟信号输出本级扫描驱动信号;稳定电路在第二节点连接拉动电路,输入电路响应上级扫描驱动信号利用第一参考电位将第二节点的电压设置为第一电压并保持;拉动控制电路响应第二时钟信号将拉动电路设置为第二状态,进而利用第二参考电位将第一节点和第二节点的电压拉动并保持成第二电压。本发明还公开一种显示面板。通过上述方式,本发明能够减小第一节点和第二节点之间的漏电流,降低电路失效的风险。

Description

一种栅极驱动电路及显示面板

技术领域

[0001]本发明涉及显示驱动领域,特别是涉及一种栅极驱动电路及显示面板。

背景技术

[0002] 随着低温多晶桂(Low Temperature Poly-silicon,LTPS)技术的快速发展,相应 的面板周边集成电路也成为大家关注的焦点,其中一项非常重要的技术就是GOA (Gate Driver On Array,阵列基板行驱动)技术量产化的实现,利用GOA技术将栅极开关电路集成 在液晶显示面板的阵列基板上,从而可以省掉栅极驱动集成电路部分,以从材料成本和制 作工艺两方面降低产品成本。

[0003]这种利用G0A技术集成在阵列基板上的栅极开关电路也称栅极驱动电路。传统的 栅极驱动电路中,在控制其中的输出电路输出栅极扫描驱动信号时,需要连接输出电路的 节点保持一定时间的电压强度,从而在时钟信号脉冲来临时输出栅极扫描驱动信号,如果 在这一定时间内,连接输出电路的节点因为漏电流的出现而无法保持电压强度,会导致电 路失效,无法正常输出栅极扫描驱动信号。

发明内容

[0004] 本发明的目的在于提供一种栅极驱动电路及显示面板,旨在解决因连接输出电路 的节点无法保持一定时间的电压强度而导致电路失效的问题。

[0005] 为实现上述目的,本发明提供一种栅极驱动电路,包括:

[0006] 输入电路、输出电路、稳定电路、拉动电路、拉动控制电路;

[0007] 输出电路在第一节点连接输入电路和拉动电路,输入电路响应上级扫描驱动信号 将拉动电路设置为第一状态,并利用第一参考电位将第一节点的电压设置为第一电压,且 由输出电路进行保持,进而使得输出电路根据第一时钟信号输出本级扫描驱动信号;

[0008] 稳定电路在第二节点连接拉动电路,输入电路响应上级扫描驱动信号利用第一参 考电位将第二节点的电压设置为第一电压,并由稳定电路进行保持,进而减小第一节点与 第二节点之间的漏电流;

[0009] 拉动控制电路响应第二时钟信号将拉动电路设置为第二状态,进而利用第二参考 电位将第一节点和第二节点的电压拉动并保持成第二电压。

[0010]其中,输入电路包括第一开关管和第二开关管;

[0011]第一开关管的第一通路端连接第一开关管的控制端及第二开关管的控制端,并接 收上级扫描驱动信号,第一开关管的第二通路端连接拉动电路,第一开关管在上级扫描驱 动信号的作用下导通,进而将上级扫描驱动信号传递至拉动电路,并将拉动电路设置为第 一状态;

[0012]第二开关管的第一通路端连接第一参考电位,第二开关管的第二通路端连接第一 节点,第二开关管在上级扫描驱动信号的作用下导通,使第一参考电位将第一节点的电压 设置为第一电压,第一开关管的第二通路端进一步连接稳定电路,第一开关管进一步使将 上级扫描驱动信号传递至稳定电路,控制稳定电路导通,进而使第一参考电位将第二节点 的电压设置为第一电压,并由稳定电路进行保持。

[0013] 其中,输入电路进一步包括第三开关管;

[0014]第三开关管的控制端连接第一参考电位或第二参考电位,第三开关管的第一通路 端连接第二开关管的第二通路端,第三开关管的第二通路端连接第一节点,第三开关管在 第一参考电位或第二参考电位的作用下导通,以对第一节点的电压进行稳压。

[0015]其中,输出电路包括开关管及自举电容;

[0016]开关管的控制端连接第一节点,开关管的第一通路端输入第一时钟信号,自举电 容连接于开关管的控制端与开关管的第二通路端之间,第一节点的电压被设置第一电压 时,自举电容对第一电压进行保持,以使得开关管导通,进而根据第一时钟信号在开关管的 第二通路端输出本级扫描驱动信号。

[0017]其中,稳定电路包括开关管;

[0018]开关管的控制端连接输入电路,以接收上级扫描驱动信号,开关管的第一通路端 连接第一参考电位,开关管的第二通路端连接第二节点,开关管在上级扫描驱动信号的作 用下导通,使第一参考电位将第二节点的电压设置为第一电压,并由开关管保持。

[0019]其中,稳定电路还包括另一开关管;

[0020]另一开关管的第一通路端连接第二节点和另一开关管的控制端,另一开关管的第 二通路端连接输入电路,以接收上级扫描驱动信号,另一开关管在第二节点的电压设置为 第一电压时导通,另一开关管与开关管共同对第一电压进行保持。

[0021]其中,拉动电路包括第一开关管、第二开关管、第三开关管、第四开关管和自举电 容;

[0022]第一开关管的第一通路端连接第二节点,第一开关管的第一通路端连接第一节 点,第一开关管的控制端连接第三节点;

[0023]第二开关管的控制端连接输入电路,以接收上级扫描驱动信号,第二开关管的第 一通路端连接第三节点,第二开关管的第二通路端连接第二参考电位;

[0024]第三开关管的控制端连接第三节点,第三开关管的第一通路端连接第二节点,第 三开关管的第二通路端连接第二参考电位;

[0025]第四开关管的控制端连接第三节点,第四开关管的第一通路端连接输出电路的输 出端,第四开关管的第二通路端连接第二参考电位;

[0026] 自举电容连接于第三节点与第二参考电位之间;

[0027] 其中,第二开关管在上级扫描驱动信号作用下导通,使第二参考电位将第三节点 的电压设置为第二电压,第一开关管、第三开关管及第四开关管在第三节点的作用下关闭: 从而使得第一节点的第一电压在输出电路中保持,第二节点的第一电压在稳定电路中保 持;

[0028]拉动控制电路响应第二时钟信号将第三节点的电压设置为第一电压,使得第一开 关管、第三开关管及第四开关管导通,进而使第二参考电位将第一节点和第二节点的电压 设置为第二电压。

[0029] 其中,拉动控制电路包括第五开关管、第六开关管;

[0030]第五开关管的第一通路端连接第三节点,第五开关管的第二通路端连接第一参考 电位,第六开关管的第一通路端连接稳定电路,第六开关管的第二通路端连接第二参考电 位,第五开关管的控制端及第六开关管的控制端接收第二时钟信号;

[0031]第六开关管在第二时钟信号的作用下导通,使第二参考电位经第六开关管,控制 稳定电路解除对第一电压的保持; ^032]第五开关管在第二时钟信号的作用下导通,使第一参考电位经第五开关管将第三 节点的电压设置为第一电压,使得第一开关管、第三开关管、第四开关管导通,进而利用第 二参考电位将第一节点、第二节点的电压设置为第二电压。

[0033]其中,第一参考电位为高参考电位和低参考电位中的一个,第二参考电位为高参 考电位和低参考电位中的另一个。

[0034]为实现上述目的,本发明还提供一种显示面板,包括基板及基板上的栅极驱动电 路。

[0035]—本发明的有益效果是:区别于现有技术的情况,本发明通过在输入电路响应上级 扫描驱动信号将拉动电路设置为第一状态,并利用第一参考电位将第一节点的电压设置为 第一电压,且由输出电路进行保持的同时,通过输入电路响应上级扫描驱动信号利用第一 参考电位将第二节点的电压设置为第一电压,并由稳定电路进行保持,进而使得输出电路 根据第一时钟信号输出本级扫描驱动信号。通过这种方式,本发明在第一节点的电压为第 一电压的同时,也使第二节点的电压为第一电压,从而减小第一节点和第二节点之间的漏 电流,使得第一节点的电压可以由输出电路保持一定时间的强度,等待时钟信号的到来,从 而输出本级扫描驱动信号,降低电路失效的风险。

附图说明

[0036]图1是本发明栅极驱动电路实施一的原理示意图;

[0037]图2是本发明栅极驱动电路实施例一的具体电路图;

[0038]图3是本发明栅极驱动电路实施例一的驱动框架示意图;

[0039]图4是本发明栅极驱动电路实施例一的时序图;

[0040]图5是本发明栅极驱动电路实施例二的具体电路图;

[0041]图6是本发明栅极驱动电路实施例二的时序图。

具体实施方式

[0042]为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图和具体实施 方式对本发明所提供的一种栅极驱动电路及显示面板做进一步详细描述。

[0043]如图1所不,本发明栅极驱动电路实施例一包括:输入电路101、输出电路102、稳定 电路103、拉动电路104、拉动控制电路105。

[0044]输出电路1〇2在第一节点Q⑽连接输入电路101和拉动电路104,输入电路101响应 上级扫描驱动信号Gate (N-2)将拉动电路104设置为第一状态,并利用第一参考电位VI将第 一节点Q 0^)的电压设置为第一电压,且由输出电路102进行保持,进而使得输出电路1 〇2根 据第一时钟信号CK⑽输出本级扫描驱动信号Gate (N);

[0045]稳定电路103在第二节点H(N)连接拉动电路104,输入电路101响应上级扫描驱动 信号Gate (N-2)利用第一参考电位VI将第二节点H⑽的电压设置为第一电压,并由稳定电 路103进行保持,进而减小第一节点q⑻与第二节点H⑽之间的漏电流;

[0046] 拉动控制电路105响应第二时钟信号CK(M+1)将拉动电路104设置为第二状态,进 而利用第二参考电位V2将第一节点Q(N)与第二节点H(N)的电压拉动并保持成第二电压。 [0047]具体地,本实施例一的电路利用上级扫描驱动信号Gate (N-2)作为启动信号,在第 一时钟信号CK⑽的作用下,输出本级扫描驱动信号Gate (N),在本级扫描驱动信号Gate (N) 的作用下,其所在行的开关管写入像素后,需要将本级扫描驱动信号Gate⑼恢复到常态即 使其所在扫描行的开关管保持截止,因此需要使拉动控制电路105响应第二时钟信号CK(M+ 1)将拉动电路104设置为第二状态,进而利用第二参考电位V2将第一节点Q⑽与第二节点H 0^0的电压拉动并保持成第二电压,使本级扫描驱动信号Gate 〇^)的电压保持为第二电压, 第二电压使扫描行的开关管保持截止。

[0048]其中,本实施例一的上级扫描驱动信号Gate (N-2)是本级扫描驱动信号Gate (N)前 两级的扫描驱动信号,在其他实施中,上级扫描驱动信号可选本级扫描驱动信号前几级的 扫描驱动信号,或本级扫描驱动信号后几级的扫描驱动信号,级数并不做限定。第一时钟信 号CK (M)、第二时钟信号CK (M+1)可选高频或低频时钟信号。

[0049]在传统电路中,连接输出电路的节点(类比本实施例一的第一节点)被设置为一定 强度的电压,以等待时钟信号的来临从而输出本级扫描驱动信号时,并没有能与连接输出 电路的节点保持同等电压的节点或是存储电压,此时,如果连接输出电路的节点的开关管 的漏电特性不是很好,输出电路的节点的电压无法保持一定强度,当时钟信号来临时,连接 输出电路的节点使输出电路无法发挥作用,栅极扫描驱动信号无法正常输出,导致电路失 效。

[0050]而本实施例一中,第一节点Q (N)连接输入电路101、输出电路102、拉动电路104,是 控制本级扫描信号Gate⑽输出的点,第二节点h (N)连接于稳定电路1〇3与拉动电路丨04之 间,是防止漏电流出现的点,输入电路101首先需要响应上级扫描驱动信号将拉动电路1〇4 设置为第一状态,为第一节点Q(N)、第二节点IKN)的电压设置以及设置后电压的保持做准 备,在输入电路101输入上级扫描驱动信号使第一节点Q 的电压被第一参考电位¥丨设置 为第一,压时,输入电路1〇1也通过稳定电路103将第二节点H(N)的电压被第一参考电位¥1 设置为第一电压,第一节点Q(N)与第二节点H(N)的电压相同,两个节点之间几乎不存在漏 电流,第一节点Q^)的电压在输出电路1〇2中得以保持,通过这种方式,使电路失效的风 大大降低。

[0051]〜f中,在优选实,例中,第一参考电位”为高参考电位VGH和低参考电位VGL中的 一个,第一参考,电位V2为尚参考电位VGH和低参考电位VGL中的另一个,也就是说,如果第一 参考电位VI是高参考电位VGH,那么第二参考电位V2就是低参考电位VGL,如果第一参考电 位VI是低参考电位VGL,那么第一参考电位¥1就是高参考电位VGH,第一参考电位vi^ 参考电位V2用于设置第-电压为高电位和低电位中的—个,第二电压为高电位和低 的另一个。 _2]臟㈣电_开关賴常采醒舰体管,_晶体管有職类 一 种是以空穴导电为主的P型器件(PMOS),一种是以电子导电为主的N型器件(NM〇s) , _3]在本实施例-的-应臟景中,如图2所示,以顺〇s单型器件设计集成的麵 驱动电路为例来进行具体阐述,其中,各个开关管的控制端对应于魔〇s晶体 管的第一通路端及第二通路端分别对应于NMOS晶体管的源极及漏极。在其他实施例中, NM0S晶体管的源极及漏极的位置也可以根据需要进行互换。

[0054]具体地,输入电路101包括晶体管H、晶体管T2、晶体管T3;

[0055]晶体管T1的源极连接晶体管T1的栅极及晶体管T2的栅极,并接收上级扫描驱动信 号Gate (N_2),晶体管T1的漏极连接拉动电路104、稳定电路103;晶体管T2的源极连接第一 参考电位VGH,晶体管T2的漏极连接晶体管T3的源极,晶体管T3的漏极连接第一节点Q⑻, 晶体管T3的栅极连接第一参考电位VI,第一参考电位VI是高参考电位VGH;

[0056]输入电路101实现扫描驱动级传信号的输入,实现对第一节点Q(N)、第二节点H(N) 电压的设置,实现对拉动电路104第一状态的设置,其中,晶体管T3主要起到稳定电压的作 用。

[0057] 输出电路102包括晶体管T4及自举电容C1;

[0058]晶体管T4的栅极连接第一节点Q(N),晶体管T4的源极输入第一时钟信号CK01),自 举电容C1连接于晶体管T4的栅极与晶体管T4的漏极之间,第一节点(KN)的电压被设置第一 电压时,自举电容C1对第一电压进行保持,以使得晶体管T4导通,进而根据第一时钟信号CK ⑽在晶体管T4的漏极输出本级扫描驱动信号Gate (N)。

[0059]稳定电路103包括晶体管T5和晶体管T6;

[0060]晶体管T5的栅极连接晶体管T1的漏极,以接收上级扫描驱动信号Gate (N-2),晶体 管T5的源极连接第一参考电位VGH,晶体管T5的漏极连接第二节点H(N),晶体管T6的源极连 接第二节点H (N)和晶体管T6的栅极,晶体管T6的漏极连接晶体管T1的漏极。

[0061] 其中,在其他实施例中,稳定电路103中晶体管T6可以移除。

[0062]拉动电路104包括晶体管T7、晶体管T8、晶体管T9和晶体管T10和自举电容C2;

[0063]晶体管17的源极连接第二节点H (N),晶体管17的漏极连接第一节点Q⑽,晶体管 17的栅极连接第三节点P(N);晶体管TS的栅极连接晶体管T1的漏极,以接收上级扫描驱动 信号Gate(N-2),晶体管TS的源极连接第三节点p(N),晶体管T8的漏极连接第二参考电位 V2,第二参考电位V2是低参考电位VGL;晶体管T9的栅极连接第三节点P(N),晶体管T9的源 极连接第二节点H (N),晶体管T9的漏极连接第二参考电位VGL;晶体管T10的栅极连接第三 节点P (N),晶体管T10的源极连接晶体管T 4的漏极,晶体管T10的漏极连接第二参考电位 VGL;自举电容C2连接于第三节点P⑽与第二参考电位VGL之间。

[00M] 拉动控制电路1 〇5包括晶体管T11、晶体管T12;

[0065]晶体管T11的源极连接第三节点P⑽,晶体管爪的漏极连接第一参考电位顺,晶 体管T12的源极连接晶体管T5的漏极,晶体管T12的漏极连接第二参考电位VGL,晶体管?11 的栅极及晶体管T12的栅极接收第二时钟信号CK(M+1)。

[0066]在上述电路中,第一参考电位VGH可选恒压正电位,第二参考电位VGL可选恒压负 电位。

[0067]第一时钟信号CK(M)、第二时钟信号CK(M+1)是从同一组的四个时钟信号中选取的 两组时钟信号,比如,CK (1)、CK⑵、CK (3)、CK⑷为同一组时钟信号CK⑽所包含的四组交 替循环的时钟信号,均为低频时钟信号,如图3所示,是本实施例一的驱动框架示意图,如果 第一级扫描驱动彳目号Gate (1)用到的时钟信号CK⑽、CK (M+i)对应于CK⑴、CK⑵,那么第 二级扫描驱动信号Gate⑵用到的时钟信号⑶⑽、CK (M+1)对应于CK⑵、CK⑶,第三级扫 描驱动信号Gate (3)用到的时钟信号CK (M)、CK (M+1)对应于CK (3)、CK (4),第四级扫描驱动 信号Gate⑷用到的时钟信号CK⑽、CK (M+1)对应于CK⑷、CK (1),以次类推交替循环。

[0068]同时从图3可以看出,本级扫描驱动信号Gate (N)是以其前两级的扫描驱动信号 Gate (N-2)为输入启动信号进行作用,但是在第一级扫描驱动信号Gate (丨)、第二级扫描驱 动信号Gate (2)的连接关系中,无法使用其前两级的扫描驱动信号,因此,在本实施例一的 第一级扫描驱动信号Gate (1)的连接关系中,晶体管T1的栅极及源极连接输入启动信号 STV1,在第一级扫描驱动彳g号Gate⑵的连接关系中,晶体管T1的棚极及源极连接输入启动 信号STV2,输入启动信号STVUSTV2给出高电位脉冲,使电路启动。

[0069]图4所示是本发明栅极驱动电路实施例一的时序图,结合图2,本实施例一的具体 工作过程为:

[0070]当上级扫描驱动信号Gate (N-2)的高电位来临时,晶体管n、晶体管T2导通,由于 晶体管T3的栅极连接第一参考电位VGH的高电位,处于导通常态,第一参考电位VGH的高电 位通过晶体管T2、晶体管T3将第一节点Q(N)的电压设置为第一电压,第一电压为高电位; [0071]上级扫描驱动信号Gate (N-2)的高电位通过晶体管T1使晶体管T5的栅极为高电 位,晶体管T5导通,第一参考电位VGH的高电位通过晶体管T5将第二节点H(N)的电压设置为 第一电压即高电位,晶体管T6导通,上级扫描驱动信号Gate (N-2)的高电位通过晶体管T6继 续加速第二节点IKN)电位的上升,第二节点H⑽的高电位在晶体管T5、晶体管T6中进行存 储保持;

[0072]上级扫描驱动信号Gate (N-2)的高电位通过晶体管T1使晶体管T8的栅极为高电 位,晶体管T8导通,第三节点P⑽被第二参考电位VGL拉低至第二电压,第二电压是低电位, 晶体管17、晶体管T9、晶体管T10截止,此时第二时钟信号CK (M+1)也为低电位,晶体管T11、 晶体管H2截止,拉动电路104保持为第一状态;

[0073]上级扫描驱动信号Gate (N-2)的高电位作用完毕后,晶体管T1、晶体管T2截止,前 述拉动电路104已经被设置为第一状态,晶体管T7、晶体管T9截止,第一节点Q (N)的电压得 以保持为高电位,从图4可以看出,在等待第一时钟信号CK⑽来临时,第一节点Q(N)的高电 位需要保持两个时钟脉冲的时间,第一时钟信号本实施例一的电路,在传统电路的基础上 增加第二节点H(N)的电位存储,使得连接第一节点Q(N)的晶体管T2、晶体管T7的源极均为 高电位,不存在漏电路径,降低电路失效的风险;

[0074]在第一节点Q⑼的高电位保持期间,晶体管T4导通,当第一时钟信号CK⑽的高电 位来临时,第一节点Q^〇由于自举电容C1的自举作用会出现电位的继续上升,通过晶体管 T4输出本级扫描驱动信号Gate⑽的高电位。

[0075]第一时钟信号CK⑽的高电位作用完毕后,第二时钟信号CK(M+1)的高电位来临, 晶体管T11、晶体管T12导通,晶体管T1的漏极通过晶体管T12被第二参考电位VGL拉低至第 二电压的低电位,晶体管T5、晶体管T8截止,第一参考电位VGH的高电位通过晶体管T11将第 二节点P (N)设置为第一电压的高电位,此时拉动电路为第二状态;

[0076]第三节点P (N)的高电位使晶体管T9、晶体管T7导通,第一节点Q⑼通过晶体管T7、 晶体管T9被第二参考电位VGL下拉至低电位,第二节点h(N)通过晶体管T9被第二参考电位 VGL下拉至低电位,在第二节点H (N)的低电位还不足以使晶体管T6截止时,晶体管罚源极的 低电位也会加速第二节点H(N)电位的下拉;

[0077]第三节点P⑽的高电位同时使晶体管Tio导通,本级扫描驱动信号Gate⑽也被第 二参考电位VGL下拉至低电位,至此,完成整个电路一个时序周期的工作。

[0078]-本发明栅极驱动电路实施例二,以PM0S单型器件设计集成的PM〇s栅极驱动电路为 例来进行具体阐述,其中,各个开关管的控制端对应于PM0S晶体管的栅极,开关管的第一通 路端及第二通路端分别对应于PM0S晶体管的源极及漏极。

[0079]如图5所示,该实施例二与实施例—图2的区别在于,将电路中的NM〇s晶体管全部 换成PM0S晶体管,第一参考电位是低参考电位VGL,第二参考电位是高参考电位VGH,电路结 构与实施例一相类似,此处不再赘述。 ~

[0080]图6是本发明栅极驱动电路实施例二的时序图,具体地,结合图5,本实施例二PM0S 栅极驱动电路的工作过程为:

[0081]当上级扫描驱动信号Gate(N_2)的低电位来临时,晶体管pT1、晶体管PT2导通,由 于晶体管PT3的栅极连接第一参考电位VGL的低电位,处于导通常态,第一参考电位VGL的低 电位通过晶体管PT2、晶体管PT3将第一节点的电压设置为第一电压,第一电压为低电 位;

[0082]上级扫描驱动信号Gate (N-2)的低电位通过晶体管pn使晶体管PT5的栅极为低电 位,晶体管PT5导通,第一参考电位VGL的低电位通过晶体管PT5将第二节点H⑽的电压设置 为第一电压即低电位,晶体管PT6导通,上级扫描驱动信号Gate (N-2)的低电位通过晶体管 PTC继续加速第二节点H(N)电位的下降,第二节点H(N)的低电位在晶体管PT5、晶体管PT6中 进行存储保持;

[0083]上级扫描驱动信号Gate (N-2)的低电位通过晶体管PT1使晶体管PT8的栅极为低电 位,晶体管PT8导通,第三节点P(N)被第二参考电位VGH拉高至第二电压,第二电压是高电 位,晶体管PI7、晶体管PT9、晶体管PT10截止,此时第二时钟信号CK (M+1)也为高电位,晶体 管PT11、晶体管PT12截止;

[0084]上级扫描驱动信号Gate (N-2)的低电位作用完毕后,晶体管PT1、晶体管PT2截止, 前述提到晶体管PT11、晶体管PT12截止,第一节点Q⑽的电压在自举电容C1中保持为低电 位,从图6可以看出,在等待第一时钟信号Ck⑽来临时,第一节点q⑽的低电位需要保持两 个时钟脉冲的时间,第一时钟信号本实施例二的电路,在传统电路的基础上增加第二节 ⑽的电位存储,使得连接第一节点Q⑻的晶体管PT2、晶体管PT7的源极均为低电位,几乎 不存在漏电路径,降低电路失效的风险;

[0085]在第一节点Q⑼的低电位保持期间,晶体管PT4导通,当第一时钟信号CK⑽的高 电位来临时,第一节点Q(N)由于自举电容C1的自举作用会出现电位的继续下降,通过晶体 管PT4输出本级扫描驱动信号Gate (N)的低电位。

[0086]第一时钟信号CK⑽的低电位作用完毕后,第二时钟信号〇(値+1)的低电位来临, 晶体管PT 11、晶体管PT 12导通,晶体管PT 1的漏极通过晶体管pt 12被第二参考电位VGH拉高 至第二电压的高电位,晶体管PT5、晶体管PT8截止,第一参考电位VGL的低电位通过晶体管 PT11将第三节点P (N)设置为第一电压的低电位; _7]第三节点p⑻的低电位使晶体管pTg、晶体管pT?导通,第一节点Q⑼通过晶体管 PT7、晶体管PT9被第二参考电位VGH拉高至第二电压的高电位,第二节点h(N)通过晶体管 PT9被第二参考电位VGH拉至高电位,在第二节点H (N)的高电位还不足以使晶体管PT6截止 时,晶体管PT6源极的高电位也会加速第二节点H⑽电位的上升;

[0088] 第三节点P (N)的低电位同时使晶体管PT10导通,本级扫描驱动信号Gate (N)也被 第二参考电位VGH拉至高电位,至此,完成整个电路一个时序周期的工作。

[0089]本发明实施例三提供一种显示面板,包括基板及在基板上形成栅极驱动电路,该 栅极驱动电路为上述任一实施例提供的栅极驱动电路。

[0090] 本发明实施例一及本发明实施例二分别以匪0S栅极驱动电路及PM0S栅极驱动电 路为例,但并不以此为限,在其他实施例中,基于不同的实现原理,栅极驱动电路的具体电 路结构可以不同,电路中包含的元器件也可不同,如晶体管可选CMOS半导体元件等,以满足 实际需求为准。

[0091]本发明通过上述三个实施例详细描述了一种栅极驱动电路及显示面板,通过在输 入电路响应上级扫描驱动信号将拉动电路设置为第一状态,并利用第一参考电位将第一节 点的电压设置为第一电压,且由输出电路进行保持的同时,通过输入电路响应上级扫描驱 动信号利用第一参考电位将第二节点的电压设置为第一电压,并由稳定电路进行保持,进 而使得输出电路根据第一时钟信号输出本级扫描驱动信号。通过这种方式,本发明在将第 一节点的电压设置为第一电压的同时,也将第二节点的电压设置为第一电压,从而减小第 一节点和第二节点之间的漏电流,使得第一节点的电压可以由输出电路保持一定时间的强 度,等待时钟信号的到来,从而输出本级扫描驱动信号,减小电路失效的风险。

[0092]以上所述仅为本发明的实施方式,并非因此限制本发明的专利范围,凡是利用本 发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的 技术领域,均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动电路,其特征在于,包括: 输入电路、输出电路、稳定电路、拉动电路、拉动控制电路; 所述输出电路在第一节点连接所述输入电路和所述拉动电路,所述输入电路响应上级 扫描驱动信号将所述拉动电路设置为第一状态,并利用第一参考电位将所述第一节点的电 压设置为第一电压,且由所述输出电路进行保持,进而使得所述输出电路根据第一时钟信 号输出本级扫描驱动信号; 所述稳定电路在第二节点连接所述拉动电路,所述输入电路响应所述上级扫描驱动信 号利用所述第一参考电位将所述第二节点的电压设置为所述第一电压,并由所述稳定电路 进行保持,进而减小所述第一节点与所述第二节点之间的漏电流; 所述拉动控制电路响应第二时钟信号将所述拉动电路设置为第二状态,进而利用第二 参考电位将所述第一节点和所述第二节点的电压拉动并保持成第二电压。
2.根据权利要求1所述的栅极驱动电路,其特征在于, 所述输入电路包括第一开关管和第二开关管; 所述第一开关管的第一通路端连接所述第一开关管的控制端及所述第二开关管的控 制端,并接收所述上级扫描驱动信号,所述第一开关管的第二通路端连接所述拉动电路,所 述第一开关管在所述上级扫描驱动信号的作用下导通,进而将所述上级扫描驱动信号传递 至所述拉动电路,并将所述拉动电路设置为所述第一状态; 所述第二开关管的第一通路端连接所述第一参考电位,所述第二开关管的第二通路端 连接所述第一节点,所述第二开关管在所述上级扫描驱动信号的作用下导通,使所述第一 参考电位将所述第一节点的电压设置为所述第一电压,所述第一开关管的第二通路端进一 步连接所述稳定电路,所述第一开关管进一步使将所述上级扫描驱动信号传递至所述稳定 电路,控制所述稳定电路导通,进而使所述第一参考电位将所述第二节点的电压设置为所 述第一电压,并由所述稳定电路进行保持。
3. 根据权利要求2所述的栅极驱动电路,其特征在于, 所述输入电路进一步包括第三开关管; 所述第三开关管的控制端连接所述第一参考电位或所述第二参考电位,所述第三开关 管的第一通路端连接所述第二开关管的第二通路端,所述第三开关管的第二通路端连接所 述第一节点,所述第三开关管在所述第一参考电位或所述第二参考电位的作用下导通,以 对所述第一节点的电压进行稳压。
4. 根据权利要求1所述的栅极驱动电路,其特征在于, 所述输出电路包括开关管及自举电容; 所述开关管的控制端连接所述第一节点,所述开关管的第一通路端输入所述第一时钟 信号,所述自举电容连接于所述开关管的控制端与所述开关管的第二通路端之间,所述第 一节点的电压被设置所述第一电压时,所述自举电容对所述第一电压进行保持,以使得所 述开关管导通,进而根据所述第一时钟信号在所述开关管的第二通路端输出所述本级扫描 驱动信号。
5. 根据权利要求1所述的栅极驱动电路,其特征在于, 所述稳定电路包括开关管; 所述开关管的控制端连接所述输入电路,以接收所述上级扫描驱动信号,所述开关管 的第一通路端连接所述第一参考电位,所述开关管的第二通路端连接所述第二节点,所述 开关管在所述上级扫描驱动信号的作用下导通,使所述第一参考电位将所述第二节点的电 压设置为所述第一电压,并由所述开关管保持。
6. 根据权利要求5所述的栅极驱动电路,其特征在于, 所述稳定电路还包括另一开关管; 所述另一开关管的第一通路端连接所述第二节点和所述另一开关管的控制端,所述另 一开关管的第二通路端连接所述输入电路,以接收所述上级扫描驱动信号,所述另一开关 管在所述第二节点的电压设置为所述第一电压时导通,所述另一开关管与所述开关管共同 对所述第一电压进行保持。
7. 根据权利要求1所述的栅极驱动电路,其特征在于, 所述拉动电路包括第一开关管、第二开关管、第三开关管、第四开关管和自举电容; 所述第一开关管的第一通路端连接所述第二节点,所述第一开关管的第二通路端连接 所述第一节点,所述第一开关管的控制端连接第三节点; 所述第二开关管的控制端连接所述输入电路,以接收所述上级扫描驱动信号,所述第 二开关管的第一通路端连接所述第三节点,所述第二开关管的第二通路端连接所述第二参 考电位; 所述第三开关管的控制端连接所述第三节点,所述第三开关管的第一通路端连接所述 第二节点,所述第三开关管的第二通路端连接所述第二参考电位; 所述第四开关管的控制端连接所述第三节点,所述第四开关管的第一通路端连接所述 输出电路的输出端,所述第四开关管的第二通路端连接所述第二参考电位; 所述自举电容连接于所述第三节点与所述第二参考电位之间; 其中,所述第二开关管在所述上级扫描驱动信号作用下导通,使所述第二参考电位将 所述第三节点的电压设置为所述第二电压,所述第一开关管、所述第三开关管及所述第四 开关管在所述第三节点的作用下关闭,从而使得所述第一节点的第一电压在所述输出电路 中保持,所述第二节点的第一电压在所述稳定电路中保持; 所述拉动控制电路响应所述第二时钟信号将所述第三节点的电压设置为所述第一电 压,使得所述第一开关管、所述第三开关管及所述第四开关管导通,进而使所述第二参考电 位将所述第一节点和所述第二节点的电压设置为所述第二电压。
8. 根据权利要求7所述的栅极驱动电路,其特征在于, 所述拉动控制电路包括第五开关管、第六开关管; 所述第五开关管的第一通路端连接所述第三节点,所述第五开关管的第二通路端连接 所述第一参考电位,所述第六开关管的第一通路端连接所述稳定电路,所述第六开关管的 第二通路端连接所述第二参考电位,所述第五开关管的控制端及所述第六开关管的控制端 接收所述第二时钟信号; 所述第六开关管在所述第二时钟信号的作用下导通,使所述第二参考电位经所述第六 开关管,控制所述稳定电路解除对所述第一电压的保持; 所述第五开关管在所述第二时钟信号的作用下导通,使所述第一参考电位经所述第五 开关管将所述第三节点的电压设置为所述第一电压,使得所述第一开关管、所述第三开关 管、所述第四开关管导通,进而利用所述第二参考电位将所述第一节点、所述第二节点的电 压坟置方所还弟二电压。
9.根据权利要求1所述的栅极驱动电路,其特征在于, 所述第一参考电位为尚参考电位和低参考电位中的一个,所述第二参考电位为高参考 电位和低参考电位中的另一个。
10.—种显示面板,其特征在于,包括基板及基板上如权利要求卜9任意一项所述的栅 极驱动电路。
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