JP6077681B2

JP6077681B2 - シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置

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Description

本発明は、表示装置の分野に関し、特に、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置に関する。

現在、表示装置は、軽薄化、高解像度化、狭ベゼル化及び省エネ化方向に向いて発展しているので、より多くのスイッチ素子と、より小さな画素とを有限的な空間内に集合させて表示装置の要求を満たす必要がある。作業手順及び製造コストを増やさないことを目的として、通常は、ゲートドライバオンアレイ（ＧａｔｅＤｒｉｖｅｒｏｎＡｒｒａｙ，ＧＯＡと略称する）技術を採用して、ゲート駆動ユニットをアレイ基板上に集積して、ＧＯＡユニットを形成する。ここで、ゲート駆動技術は、主にシフトレジスタによって、スキャン駆動の目的を実現する。

上記のスキャン駆動を実現する過程において、従来の技術では、図１に示すシフトレジスタ構成を例とすれば、第１の薄膜トランジスタＭ１′〜第６の薄膜トランジスタＭ６′及び第１のキャパシタＣ１′を含み、ここで、上記の薄膜トランジスタは、いずれもＰ型薄膜トランジスタであり、この薄膜トランジスタのアクティブレベルがローレベルである（薄膜トランジスタのアクティブレベルとは、前記薄膜トランジスタがオンになれる場合に対応するレベルである。Ｐ型薄膜トランジスタを例とすれば、ローレベルは、Ｐ型薄膜トランジスタがオンになれるように制御するので、Ｐ型薄膜トランジスタのアクティブレベルがローレベルであり、ハイレベルは、Ｐ型薄膜トランジスタがオフになれるように制御するので、Ｐ型薄膜トランジスタの非アクティブレベルがハイレベルである）という問題点が少なくとも存在する。図２に示すように、第１の段階Ｔ１において、第１のノードＡ′にローレベルが入力され、第３のノードＣ′にハイレベルが入力され、第２の段階Ｔ２において、第１のノードＡ′にハイレベルが入力され、第３のノードＣ′にハイレベルが入力され、第３の段階Ｔ３において、第１のノードＡ′にローレベルが入力され、第３のノードＣ′がフローティングになって且つハイレベルを保持し、第４の段階Ｔ４において、第１のノードＡ′がフローティングになって且つローレベルを保持すると共に、第５の薄膜トランジスタＭ５′がオンになるので、第３のノードＣ′に残留されるレベルが、第１のノードＡ′に対して干渉を生じて、上記のシフトレジスタが電圧を引き上げる時にドリフト現象が生じるように第６の薄膜トランジスタＭ６′のオン状態に影響して、出力信号が不安定になってしまい、シフトレジスタの動作信頼性に影響を与える。

本発明の実施態様は、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置を提供し、効率的に出力信号ドリフト現象を改善して、シフトレジスタの動作安定性を向上させることができる。

上記の技術的問題を解決するために、本発明の実施態様は、以下のような技術的解決策を採用する。

シフトレジスタは、
開始信号入力端、第１のクロック信号入力端及び第２のクロック信号入力端を含むシフトレジスタ入力端と、
開始信号及び第１のクロック信号に応答して、第１の導通レベル及び第２の導通レベルを出力するプリチャージ回路と、
前記第１の導通レベルの制御下で、前記開始信号のアクティブレベル及び前記第１のクロック信号のアクティブレベルに応答して、ハイレベルを出力する第１の引き上げ回路と、
前記第２の導通レベルの制御下で、前記開始信号の非アクティブレベル、前記第１のクロック信号の非アクティブレベル及び第２のクロック信号のアクティブレベルに応答して、ローレベルを出力する引き下げ回路と、
前記第２の導通レベルが非アクティブレベルである場合に、ハイレベルを出力する第２の引き上げ回路と、
前記第１の引き上げ回路の出力端と、前記引き下げ回路の出力端と、前記第２の引き上げ回路の出力端とにそれぞれ接続されており、レベル信号を出力するシフトレジスタ出力端と
を備える。

さらに、前記第２の引き上げ回路は、反転回路と、引き上げサブ回路とを含み、
前記反転回路は、前記第２の導通レベルがアクティブレベルである場合に、ハイレベルを出力し、前記第２の導通レベルが非アクティブレベルである場合に、ローレベルを出力し、
前記引き上げサブ回路は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する。

さらに、前記プリチャージ回路は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第１のノードと、第２のノードと、第１のキャパシタとを含み、
前記第１の薄膜トランジスタは、ゲートが前記第１のクロック信号入力端に接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第２のノードに接続されており、
前記第２の薄膜トランジスタは、ゲートが前記第２のノードに接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第１のノードに接続されており、
前記第１のノードは、前記プリチャージ回路の前記第１の導通レベルを出力するために用いられ、
前記第２のノードは、前記プリチャージ回路の前記第２の導通レベルを出力するために用いられ、
前記第１のキャパシタは、一端が前記第２のノードに接続されており、他端が前記シフトレジスタ出力端に接続されている。

さらに、前記第１の引き上げ回路は、第３の薄膜トランジスタを含み、
前記第３の薄膜トランジスタは、ゲートが前記第１のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。

さらに、前記引き下げ回路は、第４の薄膜トランジスタを含み、
前記第４の薄膜トランジスタは、ゲートが前記第２のノードに接続されており、ソースが前記第２のクロック信号入力端に接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。

さらに、前記反転回路は、第５の薄膜トランジスタと、第６の薄膜トランジスタと、第７の薄膜トランジスタと、第３のノードとを含み、
前記第５の薄膜トランジスタは、ゲートが前記第２のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記第３のノードに接続されており、
前記第６の薄膜トランジスタは、ゲートが前記第７の薄膜トランジスタのソースに接続されており、ソースがローレベルに接続されており、ドレーンが前記第３のノードに接続されており、
前記第７の薄膜トランジスタは、ゲートがローレベルに接続されており、ソースが前記第６の薄膜トランジスタのゲートに接続されており、ドレーンがローレベルに接続されており、
前記第３のノードは、前記反転回路の出力端である。

さらに、前記引き上げサブ回路は、第８の薄膜トランジスタを含み、
前記第８の薄膜トランジスタは、ゲートが前記第３のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている。

ゲート駆動回路は、上記のようなシフトレジスタを含む。

アレイ基板は、上記のようなゲート駆動回路を含む。

表示装置は、上記のようなアレイ基板を含む。

本発明の実施態様は、シフトレジスタ、ゲート駆動回路、アレイ基板及び表示装置を提供し、複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、シフトレジスタの動作安定性を向上させることができる。

本発明の実施形態又は従来技術における技術的解決策を、更に明確にするために、以下、実施形態又は従来技術の説明に必要な図面を簡単に説明する。当然ながら、以下に説明する図面は、本発明の実施形態の一部に過ぎず、当業者は、創造的な労力なしに、これらの図面から他の図面を得ることもできる。

従来技術のシフトレジスタの回路の模式図である。従来技術のシフトレジスタのタイミングチャートである。本発明の実施形態のシフトレジスタの構造のブロック図である。本発明の実施形態のシフトレジスタの回路の模式図である。本発明の実施形態のシフトレジスタのタイミングチャートである。本発明の実施形態のゲート駆動回路の構造の模式図である。本発明の実施形態のゲート駆動回路のタイミングチャートである。

以下、本発明の実施形態の図面を参照して、本発明の実施形態の技術的解決策を明確かつ完全に説明する。当然ながら、記載される実施形態は、実施形態の全てではなく、実施形態の一部に過ぎない。本発明における実施形態に基づいて、当業者が創造的な労力なしに得られる他の実施形態の全ては、本発明の保護の範囲に含まれる。

図３に示すように、本発明の実施形態は、シフトレジスタを提供し、このシフトレジスタは、シフトレジスタ入力端と、プリチャージ回路１と、第１の引き上げ回路２と、引き下げ回路３と、第２の引き上げ回路４と、シフトレジスタ出力端６とを含み、シフトレジスタ入力端は、開始信号入力端５１と、第１のクロック信号入力端５２と、第２のクロック信号入力端５３とを含む。

プリチャージ回路１は、開始信号ＳＴＶ及び第１のクロック信号ＣＬＫに応答して、第１の導通レベルＶ１及び第２の導通レベルＶ２を出力し、ここで、第１の導通レベルＶ１と第２の導通レベルＶ２は共に開始信号ＳＴＶ及び第１のクロック信号ＣＬＫに応答するが、第１の導通レベルＶ１と第２の導通レベルＶ２とは、第１の導通レベルＶ１が第１の引き上げ回路２の制御に用いられ、第２の導通レベルＶ２が第２の引き下げ回路３及び第２の引き上げ回路４の制御に用いられるという違いが存在することに留意されたい。

第１の引き上げ回路２は、第１の導通レベルＶ１の制御下で、開始信号ＳＴＶのアクティブレベル及び第１のクロック信号ＣＬＫのアクティブレベルに応答して、ハイレベルを出力する。

引き下げ回路３は、第２の導通レベルＶ２の制御下で、開始信号ＳＴＶの非アクティブレベルと、第１のクロック信号ＣＬＫの非アクティブレベルと、第２のクロック信号ＣＬＫＢのアクティブレベルとに応答して、ローレベルを出力する。

第２の引き上げ回路４は、第２の導通レベルＶ２が非アクティブレベルである場合に、ハイレベルを出力する。

シフトレジスタ出力端６は、前記第１の引き上げ回路２の出力端と、前記引き下げ回路３の出力端と、前記第２の引き上げ回路４とに接続されており、ＶＯＵＴレベル信号を出力する。

本発明の更なる実施形態としては、前記第２の引き上げ回路４は、反転回路４０１及び引き上げサブ回路４０２を含み、反転回路４０１は、前記第２の導通レベルＶ２がアクティブレベルである場合に、ハイレベルを出力し、前記第２の導通レベルＶ２が非アクティブレベルである場合に、ローレベルを出力し、引き上げサブ回路４０２は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する。

以下、具体的な実施形態を参照して、さらに本発明によるシフトレジスタについて説明する。次の実施形態中の薄膜トランジスタがＰ型薄膜トランジスタである場合を例とすれば、前記アクティブレベルがローレベルであり、非アクティブレベルがハイレベルである。薄膜トランジスタのアクティブレベルとは、前記薄膜トランジスタがオンされる場合に対応するレベルであることに留意されたい。Ｐ型薄膜トランジスタを例とすれば、ローレベルは、Ｐ型薄膜トランジスタをオンさせるように制御するので、Ｐ型薄膜トランジスタのアクティブレベルがローレベルであり、ハイレベルは、Ｐ型薄膜トランジスタをオフさせるように制御するので、Ｐ型薄膜トランジスタの非アクティブレベルがハイレベルである。したがって、第１の導通レベルがアクティブレベルであることに対応するのは、第１の導通レベルＶ１により制御される薄膜トランジスタがオンされる場合であり、第１の導通レベルが非アクティブレベルであることに対応するのは、第１の導通レベルＶ１により制御される薄膜トランジスタがオフされる場合である。同様的に、第２の導通レベルがアクティブレベルであることに対応するのは、第２の導通レベルＶ２により制御される薄膜トランジスタがオンされる場合であり、第２の導通レベルが非アクティブレベルであることに対応するのは、第２の導通レベルＶ２により制御される薄膜トランジスタがオフされる場合である。

図４は、本発明によるシフトレジスタのより詳細な一実施形態を示している。本実施形態において、各スイッチＭ１〜Ｍ８は、いずれもＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）である。図４から分かるように、前記プリチャージ回路１は、第１の薄膜トランジスタＭ１と、第２の薄膜トランジスタＭ２と、第１のノードＡと、第２のノードＢと、第１のキャパシタＣ１とを含み、ここで、第１の薄膜トランジスタＭ１は、ゲートが第１のクロック信号入力端５２に接続されており、第１のクロック信号ＣＬＫが入力されるために用いられ、ソースが開始信号入力端５１に接続されており、ドレーンが前記第２のノードＢに接続されている。第１の薄膜トランジスタＭ１のソースは、開始信号入力端５１に接続されており、開始信号ＳＴＶが入力されるために用いられることに留意されたい。実際には、第１の薄膜トランジスタＭ１のソースが対応する前段のシフトレジスタの出力端に接続されており、前段のシフトレジスタから出力されるレベル信号を開始信号としてもよい。第２の薄膜トランジスタＭ２は、ゲートが前記第２のノードＢに接続されており、ソースが開始信号入力端５１に接続されており、ドレーンが前記第１のノードＡに接続されている。第１のノードＡは、前記プリチャージ回路の第１の導通レベルＶ１を出力するために用いられる。第２のノードＢは、前記プリチャージ回路の第２の導通レベルＶ２を出力するために用いられる。第１のキャパシタＣ１は、一端が前記第２のノードＢに接続されており、他端が前記シフトレジスタ出力端６に接続されている。

前記第１の引き上げ回路２は、ゲートが前記第１のノードＡに接続されており、ソースがハイレベルＶＧＨに接続されており、ドレーンが前記シフトレジスタ出力端６に接続されている第３の薄膜トランジスタＭ３を含む。

前記引き下げ回路３は、ゲートが前記第２のノードＢに接続されており、ソースが第２のクロック信号入力端５３に接続されて第２のクロック信号ＣＬＫＢが入力され、ドレーンが前記シフトレジスタ出力端６に接続されている第４の薄膜トランジスタＭ４を含む。

前記反転回路４０１は、第５の薄膜トランジスタＭ５と、第６の薄膜トランジスタＭ６と、第７の薄膜トランジスタＭ７と、第３のノードＣとを含み、第５の薄膜トランジスタＭ５は、ゲートが前記第２のノードＢに接続されており、ソースがハイレベルＶＧＨに接続されており、ドレーンが前記第３のノードＣに接続されており、第６の薄膜トランジスタＭ６は、ゲートが前記第７の薄膜トランジスタＭ７のソースに接続されており、ソースがローレベルＶＧＬに接続されており、ドレーンが前記第３のノードＣに接続されており、第７の薄膜トランジスタＭ７は、ゲートがローレベルＶＧＬに接続されており、ソースが前記第６の薄膜トランジスタＭ６のゲートに接続されており、ドレーンがローレベルＶＧＬに接続されており、第３のノードＣは、前記反転回路４０１の出力端である。

前記引き上げサブ回路４０２は、ゲートが前記第３のノードＣに接続されており、ソースがハイレベルＶＧＨに接続されており、ドレーンが前記シフトレジスタ出力端６に接続されている第８の薄膜トランジスタＭ８を含む。

図５は、本実施形態のシフトレジスタの動作タイミングチャートを示す。上記のシフトレジスタは、差動入力の第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢの下において動作する。即ち、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢは差動入力される。したがって、第１のクロック信号ＣＬＫがハイレベルにある場合に、第２のクロック信号ＣＬＫＢがローレベルにあり、第１のクロック信号ＣＬＫがローレベルにある時に、第２のクロック信号ＣＬＫＢがハイレベルにある。

第１の段階Ｔ１において、開始信号ＳＴＶがローレベルを出力し、第１のクロック信号ＣＬＫがローレベルを出力し、第２のクロック信号ＣＬＫＢがハイレベルを出力する。この時、第１の薄膜トランジスタＭ１がオンされており、第２のノードＢから出力される第２の導通レベルＶ２がローレベルであり、且つ同時に第１のキャパシタＣ１に対して充電を行い始め、第２の薄膜トランジスタＭ２がオンされており、第１のノードＡから出力される第１の導通レベルＶ１がローレベルである。第１のノードＡから出力される第１の導通レベルＶ１がローレベルである場合に、第３の薄膜トランジスタＭ３がオンされることによって、ハイレベルＶＧＨは、この第３の薄膜トランジスタＭ３の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端６から出力されるＶＯＵＴがハイレベルである。第２のノードＢから出力される第２の導通レベルＶ２がローレベルである場合に、第４の薄膜トランジスタＭ４がオンされており、第２のクロック信号ＣＬＫＢもハイレベルを出力するので、シフトレジスタ出力端６から出力されるＶＯＵＴもハイレベルである。また、第５の薄膜トランジスタＭ５がオンされており、第６の薄膜トランジスタＭ６がオフされており、第７の薄膜トランジスタＭ７がオフされており、第３のノードＣがハイレベルを出力して、第８の薄膜トランジスタＭ８がオフされている。

第２の段階Ｔ２において、開始信号ＳＴＶがハイレベルを出力し、第１のクロック信号ＣＬＫがハイレベルを出力し、第２のクロック信号ＣＬＫＢがローレベルを出力する。この時、第１の薄膜トランジスタＭ１がオフされると共に、第１のキャパシタＣ１は、放電が始まり、第１のキャパシタＣ１の放電過程が終了するまでに、第２のノードＢから出力される第２の導通レベルＶ２がローレベルを維持する。実際には、第１のキャパシタＣ１の放電過程は、次回の充電過程を始めるまで続き、したがって、第２のノードＢから出力される第２の導電レベルＶ２にとって、第２の段階Ｔ２においてローレベルの出力を維持する。第２のノードＢから出力される第２の導通レベルＶ２がローレベルである場合に、第２の薄膜トランジスタＭ２がオンされており、第１のノードＡから出力される第１の導通レベルＶ１がハイレベルである。第１のノードＡから出力される第１の導通レベルＶ１がハイレベルである場合に、第３の薄膜トランジスタＭ３がオフされる。第２のノードＢから出力される第２の導通レベルＶ２がローレベルである場合に、第５の薄膜トランジスタＭ５がオンされており、第６の薄膜トランジスタＭ６がオフされており、第７の薄膜トランジスタＭ７がオフされており、第３のノードＣがハイレベルを出力し、第８の薄膜トランジスタＭ８がオフされている。また、第２のノードＢから出力される第２の導通レベルＶ２がローレベルである場合に、第４の薄膜トランジスタＭ４がオンされることによって、第２のクロック信号ＣＬＫＢは、この第４の薄膜トランジスタＭ４の出力を、ローレベルを出力するように引き下げるので、シフトレジスタ出力端６から出力されるＶＯＵＴがローレベルである。

第３の段階Ｔ３において、開始信号ＳＴＶがハイレベルを出力し、第１のクロック信号ＣＬＫがローレベルを出力し、第２のクロック信号ＣＬＫＢがハイレベルを出力する。この時、第１の薄膜トランジスタＭ１がオンされており、第２のノードＢから出力される第２の導通レベルＶ２がハイレベルであると共に、第１のキャパシタＣ１に対して充電を行い始め、第２の薄膜トランジスタＭ２がオフされており、この時、第１のノードＡがフローティングノードになっている。フローティングノードとは、このノードの状態が現在のタイミングの入力電圧により制御されてなく、直前のタイミングでこのノードに残留された電圧により制御されるものである。したがって、第１のノードＡがフローティングノードであり、残留して出力される第１の導通レベルＶ１がそのままハイレベルである。第１のノードＡから出力される第１の導通レベルＶ１がハイレベルである場合に、第３の薄膜トランジスタＭ３がオフされている。第２のノードＢから出力される第２の導通レベルＶ２がハイレベルである場合に、第４の薄膜トランジスタＭ４がオフされており、第５の薄膜トランジスタＭ５がオフされており、第６の薄膜トランジスタＭ６がオンされており、第７の薄膜トランジスタＭ７がオンされており、第３のノードＣがローレベルを出力し、第８の薄膜トランジスタＭ８がオンされることによって、ハイレベルＶＧＨは、この第８の薄膜トランジスタＭ８の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端６から出力されるＶＯＵＴがハイレベルである。

第４の段階Ｔ４において、開始信号ＳＴＶがハイレベルを出力し、第１のクロック信号ＣＬＫがハイレベルを出力し、第２のクロック信号ＣＬＫＢがローレベルを出力する。この時、第１の薄膜トランジスタＭ１がオフされると共に、第１のキャパシタＣ１は、放電が始まり、第１のキャパシタＣ１の放電過程が終了するまでに、第２のノードＢから出力される第２の導通レベルＶ２がハイレベルであるように維持する。実際には、第１のキャパシタＣ１の放電過程は、次回の充電過程を始めるまで続き、したがって、第２のノードＢから出力される第２の導電レベルＶ２にとって、第４の段階Ｔ４においてハイレベルの出力を維持する。第２のノードＢから出力される第２の導通レベルＶ２がハイレベルである場合に、第２の薄膜トランジスタＭ２がオフされており、この時、第１のノードＡがそのままフローティングノードである。したがって、第１のノードＡがフローティングノードであり、残留して出力される第１の導電レベルＶ１がそのままハイレベルである。第１のノードＡから出力される第１の導通レベルＶ１がハイレベルである場合に、第３の薄膜トランジスタＭ３がオフされている。第２のノードＢから出力される第２の導通レベルＶ２がハイレベルである場合に、第４の薄膜トランジスタＭ４がオフされており、第５の薄膜トランジスタＭ５がオフされており、第６の薄膜トランジスタＭ６がオンされており、第７の薄膜トランジスタＭ７がオンされており、第３のノードＣがローレベルを出力し、第８の薄膜トランジスタＭ８がオンされることによって、ハイレベルＶＧＨは、第８の薄膜トランジスタＭ４の出力を、ハイレベルを出力するように引き上げ、この時シフトレジスタ出力端６から出力されるＶＯＵＴがハイレベルである。

以上の通り、本発明のより詳細な一実施形態において、前記シフトレジスタの第２のノードＢは、第４の段階Ｔ４タイミングから常にハイレベルである第２の導通レベルＶ２を出力して、第５の薄膜トランジスタＭ５をオフさせ、第６の薄膜トランジスタＭ６をオンさせ、第７の薄膜トランジスタＭ７をオンさせ、第８の薄膜トランジスタＭ８をさせるようにして、引き上げを実行し、それによってシフトレジスタ出力端６がハイレベルのＶＯＵＴを出力する。それにより、複数のフローティングノードが互いに干渉して出力信号に影響することを根絶し、シフトレジスタの動作安定性を向上させる。

なお、図５に示すように、上記の解析過程によって、第１の段階Ｔ１〜第４の段階Ｔ４において第１のノードＡから出力される第１の導通レベルＶ１と第２のノードＢから出力される第２の導通レベルＶ２のレベルの変化状況が得られる。

なお、以下の点に留意されたい。続く時間周期において、即ち第４の段階Ｔ４タイミングの後の時間帯内において、第２のノードＢから出力される第２の導通レベルＶ２が常にハイレベルであり（ここで、第１のキャパシタＣ１の第２のノードＢに対する充電過程及び放電過程が含まれる）、第５の薄膜トランジスタＭ５がオフされ、第６の薄膜トランジスタＭ６がオンされ、第７の薄膜トランジスタＭ７がオンされ、第８の薄膜トランジスタＭ８がオンされるようにして、シフトレジスタ出力端６の出力レベルを引き上げて、ハイレベルのＶＯＵＴを出力させ、したがって、シフトレジスタ出力端６から出力されるハイレベルのＶＯＵＴの安定性を保証した。

したがって、Ｔ１〜Ｔ４タイミングが一つの完全な信号変化周期であることは、上記の解析過程から分かる。しかし、Ｔ４タイミングの後、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢがどのように変化しても、開始信号ＳＴＶがローレベルを入力しない限り、シフトレジスタ出力端６から出力されるＶＯＵＴはハイレベルを維持する。ただし、開始信号ＳＴＶが再びローレベルを入力する時に、本発明の実施形態によるシフトレジスタは、上記の第１の段階Ｔ１〜第４の段階Ｔ４の動作シーケンス変化周期を繰り返す。

本発明の実施形態は、シフトレジスタを提供し、複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、シフトレジスタの出力安定性を向上させることができる。

なお、本発明の実施形態は、さらにゲート駆動回路を提供し、このゲート駆動回路は、上記の実施形態によるシフトレジスタを含む。図６に示すように、前記ゲート駆動回路は、第１のシフトレジスタ、第２のシフトレジスタ、第３のシフトレジスタ、第４のシフトレジスタ、…、第ｎのシフトレジスタである多段のシフトレジスタを含み、ここで、各段のシフトレジスタはカスケード接続されており、それぞれＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３、ＶＯＵＴ４、…、ＶＯＵＴｎを出力して、スキャン信号を生成するために用いられる。各段のシフトレジスタは、第１のクロック信号ＣＬＫ、第２のクロック信号ＣＬＫＢ、開始信号が入力され、スキャン信号を出力する。ここで、第１のシフトレジスタは、開始信号ＳＴＶが入力され、他のシフトレジスタは、開始信号として対応する前段のシフトレジスタから出力されるスキャン信号が入力される。各段のシフトレジスタユニット回路は、すべて上記の回路構造のシフトレジスタを用いる。

なお、以下の点に留意されたい。第１のシフトレジスタを除く他のいずれかのシフトレジスタにとって、当該いずれかのシフトレジスタにおいて、プリチャージ回路の第１の薄膜トランジスタＭ１のソース及び第２の薄膜トランジスタＭ２のソースは、それ以上に開始信号ＳＴＶが入力されなく、当該いずれかのシフトレジスタの前段のシフトレジスタの出力端から出力されるＶＯＵＴ波形が入力され、他の部分の構造が変わらない。したがって、動作原理及び回路構造は、上記の実施形態のシフトレジスタと同一であるので、ここでは説明を省略する。

このゲート駆動回路の動作過程は、以下のように説明される。

初段にある第１のシフトレジスタは、開始信号ＳＴＶ、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢが入力され、第１のスキャン信号ＶＯＵＴ１を出力し、第２の段にある第２のシフトレジスタは、開始信号とする第１のスキャン信号ＶＯＵＴ１、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢが入力され、第２のスキャン信号ＶＯＵＴ２を出力し、類推して、第ｎの段にある第ｎのシフトレジスタまで、第ｎのスキャン信号ＶＯＵＴｎを出力する。

図７に示すように、前記ゲート駆動電極は、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢの制御下で、トップダウンのように１行ごとに、第１のスキャン信号ＶＯＵＴ１、第２のスキャン信号ＶＯＵＴ２、…、第ｎのスキャン信号ＶＯＵＴｎを出力する。

本発明の実施形態は、ゲート駆動回路を提供し、このゲート駆動回路に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、ゲート駆動回路の動作安定性を向上させることができる。

なお、本発明の実施形態は、さらにアレイ基板を提供し、このアレイ基板は、上記の実施形態におけるゲート駆動回路を含む。ここで、ゲート駆動回路の部分は、上記の実施形態と同一であるので、ここでは説明を省略する。なお、アレイ基板の他の部分の構造は、従来技術を参考にしてもよく、これについては詳しく説明しない。

本発明の実施形態は、アレイ基板を提供し、このアレイ基板に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、アレイ基板の動作安定性を向上させることができる。

なお、本発明の実施形態は、さらに表示装置を提供し、この表示装置は、上記の実施形態におけるアレイ基板を含む。ここで、アレイ基板の部分は、上記の実施形態と同一であるので、ここでは説明を省略する。なお、表示装置の他の部分の構造は、従来技術を参考にしてもよく、これについては詳しく説明しない。

本発明の実施形態は、表示装置を提供し、この表示装置に含まれるシフトレジスタの複数のフローティングノードが互いに干渉して出力端の特性に影響することを根絶し、効率的に出力信号のドリフト現象を改善して、表示装置の動作安定性を向上させることができる。

以上に記載した内容は、本発明の具体的な実施の形態に過ぎず、本発明の保護の範囲は、これに限定されるものではなく、本発明により開示される技術範囲内で当業者が容易に想到できる変更や交換は、全て本発明の保護の範囲内に含まれる。したがって、本発明の保護の範囲は、特許請求の範囲の保護の範囲によって定まる。

１プリチャージ回路
２第１の引き上げ回路
３引き下げ回路
４第２の引き上げ回路
５１開始信号入力端
５２第１のクロック信号入力端
５３第２のクロック信号入力端
６シフトレジスタ出力端

Claims

シフトレジスタであって、
開始信号入力端、第１のクロック信号入力端及び第２のクロック信号入力端を含むシフトレジスタ入力端と、
開始信号及び第１のクロック信号に応答して、第１の導通レベル及び第２の導通レベルを出力するプリチャージ回路と、
前記第１の導通レベルの制御下で、前記開始信号のアクティブレベル及び前記第１のクロック信号のアクティブレベルに応答して、ハイレベルを出力する第１の引き上げ回路と、
前記第２の導通レベルの制御下で、前記開始信号の非アクティブレベル、前記第１のクロック信号の非アクティブレベル及び第２のクロック信号のアクティブレベルに応答して、ローレベルを出力する引き下げ回路と、
前記第２の導通レベルが非アクティブレベルである場合に、ハイレベルを出力する第２の引き上げ回路と、
前記第１の引き上げ回路の出力端と、前記引き下げ回路の出力端と、前記第２の引き上げ回路の出力端とにそれぞれ接続されており、レベル信号を出力するシフトレジスタ出力端と
を備えるシフトレジスタ。
前記第２の引き上げ回路は、反転回路と、引き上げサブ回路とを含み、
前記反転回路は、前記第２の導通レベルがアクティブレベルである場合に、ハイレベルを出力し、前記第２の導通レベルが非アクティブレベルである場合に、ローレベルを出力し、
前記引き上げサブ回路は、前記反転回路から出力されるローレベルに応答して、ハイレベルを出力する請求項１に記載のシフトレジスタ。
前記プリチャージ回路は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第１のノードと、第２のノードと、第１のキャパシタとを含み、
前記第１の薄膜トランジスタは、ゲートが前記第１のクロック信号入力端に接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第２のノードに接続されており、
前記第２の薄膜トランジスタは、ゲートが前記第２のノードに接続されており、ソースが前記開始信号入力端に接続されており、ドレーンが前記第１のノードに接続されており、
前記第１のノードは、前記プリチャージ回路の前記第１の導通レベルを出力するために用いられ、
前記第２のノードは、前記プリチャージ回路の前記第２の導通レベルを出力するために用いられ、
前記第１のキャパシタは、一端が前記第２のノードに接続されており、他端が前記シフトレジスタ出力端に接続されている請求項１に記載のシフトレジスタ。
前記第１の引き上げ回路は、第３の薄膜トランジスタを含み、
前記第３の薄膜トランジスタは、ゲートが第１のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項１に記載のシフトレジスタ。
前記引き下げ回路は、第４の薄膜トランジスタを含み、
前記第４の薄膜トランジスタは、ゲートが第２のノードに接続されており、ソースが前記第２のクロック信号入力端に接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項１に記載のシフトレジスタ。
前記反転回路は、第５の薄膜トランジスタと、第６の薄膜トランジスタと、第７の薄膜トランジスタと、第３のノードとを含み、
前記第５の薄膜トランジスタは、ゲートが第２のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記第３のノードに接続されており、
前記第６の薄膜トランジスタは、ゲートが前記第７の薄膜トランジスタのソースに接続されており、ソースがローレベルに接続されており、ドレーンが前記第３のノードに接続されており、
前記第７の薄膜トランジスタは、ゲートがローレベルに接続されており、ソースが前記第６の薄膜トランジスタのゲートに接続されており、ドレーンがローレベルに接続されており、
前記第３のノードは、前記反転回路の出力端である請求項２に記載のシフトレジスタ。
前記引き上げサブ回路は、第８の薄膜トランジスタを含み、
前記第８の薄膜トランジスタは、ゲートが前記第３のノードに接続されており、ソースがハイレベルに接続されており、ドレーンが前記シフトレジスタ出力端に接続されている請求項６に記載のシフトレジスタ。
ゲート駆動回路であって、
請求項１ないし７のいずれか１項に記載のシフトレジスタを含むゲート駆動回路。
アレイ基板であって、
請求項８に記載のゲート駆動回路を含むアレイ基板。
表示装置であって、
請求項９に記載のアレイ基板を含む表示装置。