CN102800289B - 移位寄存器及其驱动方法、栅极驱动装置与显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。所述移位寄存器包括预充电单元、上拉控制单元、上拉单元、下拉控制单元和下拉单元，其中，预充电单元，与起始信号输入端、第一时钟信号输入端、控制节点和驱动电源的低电平输出端连接；上拉控制单元，与控制节点、上拉节点、第一时钟信号输入端、驱动电源的高电平输出端和低电平输出端连接；下拉控制单元，与控制节点、下拉节点、驱动电源的高电平输出端和驱动电平的低电平输出端连接；上拉单元，与上拉节点和输出端连接；下拉单元，分别与下拉节点、输出端和驱动电源的低电平输出端连接；第一时钟信号和第二时钟信号反相。本发明解决了输出波形不稳定，噪音大的问题。

Description

移位寄存器及其驱动方法、栅极驱动装置与显示装置

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。

背景技术

在平板显示当中，实现一帧画面显示的基本原理是通过source（源极）驱动将每一行像素所需的数据信号依次从上往下输出，Gate（栅极）驱动依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。

现今的制造方法是将栅极驱动IC（集成电路）和源极驱动IC通过COG（Chip On Glass，将芯片固定于玻璃上）工艺bonding（绑定）在玻璃面板上。当分辨率较高时，gate驱动输出较多，驱动IC的长度将增大，这将增大COG工艺的难度，降低产品的良率。

发明内容

本发明的主要目的在于提供一种移位寄存器及其驱动方法，解决了现有技术中输出波形不稳定，噪音大的问题。

本发明还提供了一种栅极驱动装置和显示装置，解决了现有技术中需要将栅极驱动IC和源极驱动IC通过COG工艺绑定在玻璃面板上而导致产品良率降低的问题。

为了达到上述目的，本发明提供了一种移位寄存器，包括预充电单元、上拉控制单元、上拉单元、下拉控制单元、下拉单元、起始信号输入端、第一时钟信号输入端、第二时钟信号输入端，其中，

预充电单元，分别与起始信号输入端、第一时钟信号输入端、控制节点和驱动电源的低电平输出端连接，用于在预充电阶段利用起始信号进行预充电，以使得控制节点的电位为高电平，并在输出阶段维持所述控制节点的电位为高电平；

上拉控制单元，分别与所述控制节点、上拉节点、第二时钟信号输入端、驱动电源的高电平输出端和低电平输出端连接，在起始阶段、预充电阶段和复位阶段控制上拉节点的电位为低电平，在输出阶段控制上拉节点的电位为高电平；

下拉控制单元，分别与所述控制节点、下拉节点、驱动电源的高电平输出端和驱动电平的低电平输出端连接，用于在起始阶段、复位阶段和结束阶段控制下拉节点电位为高电平，并在预充电阶段和输出阶段控制下拉节点的电位为低电平；

上拉单元，分别与所述上拉节点和输出端连接，用于当上拉节点的电位为高电平时开启从而控制输出端输出高电平；

下拉单元，分别与所述下拉节点、所述输出端和所述驱动电源的低电平输出端连接，用于当下拉节点的电位为高电平时开启从而控制输出端输出低电平。

其中，预充电单元包括预充电薄膜晶体管和存储电容；

预充电薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与起始信号输入端连接，源极与控制节点连接并通过所述存储电容与驱动电源的低电平输出端连接。

其中，上拉控制单元包括第一上拉控制薄膜晶体管、第二上拉控制薄膜晶体管和第三上拉控制薄膜晶体管，其中，

第一上拉控制薄膜晶体管，栅极与所述控制节点连接，漏极与第二时钟信号输入端连接，源极与所述第二上拉控制薄膜晶体管的栅极连接；

第二上拉控制薄膜晶体管，漏极与驱动电源的高电平输出端连接，源极与上拉节点连接；

第三上拉控制薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与上拉节点连接，源极与驱动电源的低电平输出端连接。

其中，下拉单元包括下拉薄膜晶体管；

下拉薄膜晶体管，栅极与下拉节点连接，源极与驱动电源的低电平输出端连接，漏极与输出端连接。

其中，上拉单元还与所述驱动电源的高电平输出端连接；

上拉单元包括上拉薄膜晶体管；

上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与驱动电源的高电平输出端连接。

其中，下拉控制单元包括第一下拉控制薄膜晶体管和第二下拉控制薄膜晶体管，

第一下拉控制薄膜晶体管，栅极和漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；

第二下拉控制薄膜晶体管，栅极与控制节点连接，漏极与下拉节点连接，源极与驱动电源的低电平输出端连接。

其中，上拉单元还与第二时钟信号输入端连接；

上拉单元包括上拉薄膜晶体管；

上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与第二时钟信号输入端连接。

其中，下拉控制单元还分别与第一时钟信号输入端和第二时钟信号输入端连接；

下拉控制单元包括第一下拉控制薄膜晶体管、第二下拉控制薄膜晶体管和第三下拉控制薄膜晶体管，其中，

第一下拉控制薄膜晶体管，栅极与第二时钟信号输入端连接，漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；

第二下拉控制薄膜晶体管，栅极与控制节点连接，漏极与下拉节点连接，源极与驱动电源的低电平输出端连接；

第三下拉控制薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与驱动电源的高电平输出端连接，源极与下拉节点连接。

本发明还提供一种驱动移位寄存器的驱动方法，应用于上述的移位寄存器，

在起始阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，下拉控制单元控制下拉节点的电位为高电平，从而控制下拉单元开启，使得输出端输出低电平；

在预充电阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入高电平，预充电单元利用起始信号进行预充电，使得控制节点的电位为高电平，上拉控制单元控制上拉节点的电位为低电平，从而控制上拉单元关闭，输出端保持输出低电平；

在输出阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述预充电单元维持所述控制节点的电位为高电平，以使得所述上拉控制单元控制所述上拉节点的电位为高电平，从而控制上拉单元开启，下拉控制单元控制下拉节点的电位为低电平，从而控制下拉单元关闭，以使得输出端输出高电平；

在复位阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入低电平，上拉控制单元控制上拉节点的电位为低电平，从而控制上拉单元关闭，下拉控制单元控制下拉节点的电位为高电平，从而控制下拉单元开启，以使得输出端输出低电平；

在结束阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，预充电单元控制控制节点的电位为低电平，下拉控制单元控制下拉节点的电位维持高电平，从而控制下拉单元开启，以使得输出端维持输出低电平，直至起始信号输入端再次输入高电平。

本发明还提供一种栅极驱动装置，包括上述的移位寄存器；

其中，除了第一级移位寄存器之外，其余每一级移位寄存器的起始信号输入端都和与该移位寄存器相邻的上一级移位寄存器的信号输出端连接。

本发明还提供一种显示装置，包括上述的栅极驱动装置。

与现有技术相比，本发明所述的移位寄存器及其驱动方法、栅极驱动装置与显示装置，使用直流下拉设计，使得输出波形稳定，毛刺很少，并且通过阵列基板行驱动电路的设计，在不增加任何工艺和成本的情况下将栅极驱动IC通过阵列工艺制作在玻璃面板上，不但可以节省成本，同时还可以增加可靠性。

附图说明

图1是本发明第一实施例所述的移位寄存器的电路图；

图2是本发明第二实施例所述的移位寄存器的电路图；

图3是本发明第三实施例所述的移位寄存器的电路图；

图4是本发明第三实施例所述的移位寄存器的工作时序图；

图5是本发明第四实施例所述的移位寄存器的电路图；

图6是本发明第五实施例所述的移位寄存器的电路图；

图7是本发明一实施例所述的栅极驱动装置的电路图。

具体实施方式

为了使本发明实施例的目的、技术方案和优点更加明白，下面结合实施例和附图，对本发明的实施例做进一步详细的说明。在此，本发明的示意性实施例以及说明用于解释本发明，但不作为对本发明的限定。

本发明提供一种移位寄存器，通过直流下拉设计，使得输出波形稳定，噪音少。

并且，本发明通过GOA（Gate Driver On Array，阵列基板行驱动）电路的设计，在不增加任何工艺和成本的情况下将栅极驱动IC通过阵列工艺制作在玻璃面板上，栅极驱动电路的集成不但可以节省成本，对小尺寸TFT-LCD（薄膜场效应晶体管-液晶显示器）而言，减小了IC bounding（IC绑定）的难度，同时还增加了面板的可靠性。

如图1所示，本发明第一实施例所述的移位寄存器包括预充电单元11、上拉控制单元12、下拉控制单元13、上拉单元14和下拉单元15，其中，所述预充电单元11，分别与起始信号输入端STVIN、第一时钟信号输入端CKIN、控制节点A和驱动电源的低电平输出端VSS连接，用于在预充电阶段利用起始信号STV进行预充电，以使得控制节点A的电位为高电平，并在输出阶段维持所述控制节点A的电位为高电平；

所述上拉控制单元12，分别与所述控制节点A、上拉节点Q、第二时钟信号输入端CKBIN、驱动电源的高电平输出端VDD和驱动电源的低电平输出端VSS连接，用于在预充电阶段和复位阶段控制上拉节点Q的电位为低电平，在输出阶段控制上拉节点Q的电位为高电平；

所述下拉控制单元13，分别与所述控制节点A、下拉节点QB、驱动电源的高电平输出端VDD和驱动电平的低电平输出端VSS连接，用于在起始阶段、复位阶段和结束阶段控制下拉节点QB电位为高电平，并在预充电阶段控制下拉节点QB的电位为低电平；

所述上拉单元14，分别与所述上拉节点Q和输出端OUT连接，用于当上拉节点Q的电位为高电平时开启从而控制输出端OUT输出高电平；

所述下拉单元15，分别与所述下拉节点QB、所述输出端OUT和所述驱动电源的低电平输出端VSS连接，用于当下拉节点QB的电位为高电平时开启从而控制输出端OUT输出低电平；

所述上拉节点Q是与所述上拉薄膜晶体管TU的栅极连接的节点；

所述下拉节点QB是与所述下拉薄膜晶体管TD的栅极连接的节点；

所述控制节点A是预充电单元11和上拉控制单元12之间的连接线路上的节点；

第一时钟信号CK和第二时钟信号CKB反相。

图2是本发明第二实施例所述的移位寄存器的电路图，本发明第二实施例所述的移位寄存器基于本发明第一实施例所述的移位寄存器。

如图2所示并结合图1，本发明第二实施例所述的移位寄存器，所述上拉单元15还与所述驱动电源的高电平输出端连接。

图3是本发明第三实施例所述的移位寄存器的电路图，本发明第三实施例所述的移位寄存器基于本发明第二实施例所述的移位寄存器。

如图3所示并结合图1，在本发明第三实施例所述的移位寄存器中，

所述上拉单元14包括上拉薄膜晶体管TU，所述下拉单元15包括下拉薄膜晶体管TD；

所述上拉薄膜晶体管TU，栅极与上拉节点Q连接，漏极与驱动电源的高电平输出端VDD连接，源极与输出端OUT连接；

所述下拉薄膜晶体管TD，栅极与下拉节点QB连接，漏极与输出端OUT连接，源极与驱动电源的低电平输出端VSS连接；

所述预充电单元11包括预充电薄膜晶体管T1和存储电容C1；

所述预充电薄膜晶体管T1，栅极与第一时钟信号输入端CKIN连接，漏极与起始信号输入端STVIN连接，源极与控制节点A连接并通过所述存储电容C1与驱动电源的低电平输出端VSS连接;

所述上拉控制单元12包括第一上拉控制薄膜晶体管T2、第二上拉控制薄膜晶体管T3和第三上拉控制薄膜晶体管T4，其中，

所述第一上拉控制薄膜晶体管T2，栅极与所述控制节点A连接，漏极与第二时钟信号输入端CKBIN连接，源极与所述第二上拉控制薄膜晶体管T3的栅极连接；

所述第二上拉控制薄膜晶体管T3，漏极与驱动电源的高电平输出端VDD连接，源极与上拉节点Q连接;

所述第二上拉控制薄膜晶体管的栅极与节点B连接；

所述第三上拉控制薄膜晶体管T4，栅极与第一时钟信号输入端CKIN连接，漏极与上拉节点Q连接，源极与驱动电源的低电平输出端VSS连接。

所述下拉控制单元23包括第一下拉控制薄膜晶体管T5和第二下拉控制薄膜晶体管T6，其中，

所述第一下拉控制薄膜晶体管T5，栅极和漏极与驱动电源的高电平输出端VDD连接，源极与下拉节点QB连接；

所述第二下拉控制薄膜晶体管T6，栅极与控制节点A连接，漏极与下拉节点QB连接，源极与驱动电源的低电平输出端VSS连接；

所述预充电薄膜晶体管T1、所述第一上拉控制薄膜晶体管T2、所述第二上拉控制薄膜晶体管T3、所述第三上拉控制薄膜晶体管T4、所述第一下拉控制薄膜晶体管T5、所述第二下拉控制薄膜晶体管T6、所述上拉薄膜晶体管TU和所述下拉薄膜晶体管TD是n型薄膜晶体管。

图4是本发明第三实施例所述的移位寄存器的工作时序图；其中，V_OUT为输出端OUT上的电压。

如图4所示，本发明第三实施例所述的移位寄存器在工作时：

在起始阶段A内：CKB为高电平，CK为低电平，STV为低电平，T5打开，QB点电位为高电平，TD打开，输出端OUT的电位V_OUT为低电平；

在预充电阶段B内：CK为高电平，CKB为低电平，T1打开，A点电位为高电平，起始信号STV为高电平，STV同时对电容C1充电，T4和T6打开，QB点电位为低电平，Q点电位为低电平，TU和TD同时关闭，V_OUT保持为低电平；

在输出阶段C内：CK为低电平，CKB为高电平，STV为低电平，T1关闭，由于C1作用，A点电位保持高电平，T2、T3和T6打开，QB点电位为低电平，TD关闭，Q点电位为高电平，TU打开，V_OUT为高电平；

在复位阶段D内：CK为高电平，CKB为低电平，STV为低电平，T1打开，A点电位为低电平，T2和T6关闭，T4打开，Q点电位为低电平，QB电位为高电平，TU关闭，TD打开，V_OUT为低电平；

在复位阶段D后的结束阶段E：由于存储电容C1已经通过T1放电至起始信号输入端STVIN，因此A点电位保持低电平，T6常闭，此后不管第一时钟信号CK和第二时钟信号CKB是高电平或低电平，由于T6常闭则QB电位会一直为高电平，TD常开，V_OUT保持为低电平，直到起始信号STV再次为高电平。

图5是本发明第四实施例所述的移位寄存器的电路图，本发明第四实施例所述的移位寄存器基于本发明第一实施例所述的移位寄存器。

如图5所示并结合图1，在本发明第四实施例所述的移位寄存器中，所述下拉控制单元23还分别与第一时钟信号输入端CKIN和第二时钟信号输入端CKBIN连接；所述上拉单元TU还与所述第二时钟信号输入端CKBIN连接。

图6是本发明第五实施例所述的移位寄存器的电路图，本发明第五实施例所述的移位寄存器基于本发明第四实施例所述的移位寄存器。

如图6所示并结合图1，在本发明第五实施例所述的移位寄存器中，

所述上拉单元14包括上拉薄膜晶体管TU，所述下拉单元15包括下拉薄膜晶体管TD；

所述上拉薄膜晶体管TU，栅极与上拉节点Q连接，漏极与第二时钟信号输入端连接，源极与输出端OUT连接；

所述下拉薄膜晶体管TD，栅极与下拉节点QB连接，漏极与输出端OUT连接，源极与驱动电源的低电平输出端VSS连接；

所述预充电单元41包括第一薄膜晶体管T1和存储电容C1；

所述预充电薄膜晶体管T1，栅极与第一时钟信号输入端CKIN连接，漏极与起始信号输入端STVIN连接，源极与控制节点A连接并通过所述存储电容C1与驱动电源的低电平输出端VSS连接;

所述上拉控制单元42包括第一上拉控制薄膜晶体管T2、第二上拉控制薄膜晶体管T3和第三上拉控制薄膜晶体管T4，其中，

所述第一上拉控制薄膜晶体管T2，栅极与所述控制节点A连接，漏极与第二时钟信号输入端CKBIN连接，源极与所述第二上拉控制薄膜晶体管T3的栅极连接；

所述第二上拉控制薄膜晶体管T3，漏极与驱动电源的高电平输出端VDD连接，源极与上拉节点Q连接;

所述第二上拉控制薄膜晶体管T3的栅极与节点B连接；

所述第三上拉控制薄膜晶体管T4，栅极与第一时钟信号输入端CKIN连接，漏极与上拉节点Q连接，源极与驱动电源的低电平输出端VSS连接；

所述下拉控制单元43包括第一下拉控制薄膜晶体管T5、第二下拉控制薄膜晶体管T6和第三下拉控制薄膜晶体管T7，其中，

所述第一下拉控制薄膜晶体管T5，栅极和第二时钟信号CKB连接，漏极与驱动电源的高电平输出端VDD连接，源极与下拉节点QB连接；

所述第二下拉控制薄膜晶体管T6，栅极与控制节点A连接，漏极与下拉节点QB连接，源极与驱动电源的低电平输出端VSS连接；

所述第三下拉控制薄膜晶体管T7，栅极与第一时钟信号输入端CKIN连接，漏极与驱动电源的高电平输出端VDD连接，源极与下拉节点QB连接。

本发明还提供了一种驱动移位寄存器的方法，应用于上述的移位寄存器，包括：

在起始阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述下拉控制单元控制下拉节点的电位为高电平，从而控制下拉单元开启，使得输出端输出低电平；

在预充电阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入高电平，所述预充电单元利用起始信号进行预充电，使得所述控制节点的电位为高电平，所述上拉控制单元控制上拉节点的电位为低电平，从而控制上拉单元关闭，输出端保持输出低电平；

在输出阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述预充电单元维持所述控制节点的电位为高电平，以使得所述上拉控制单元控制所述上拉节点的电位为高电平，从而控制所述上拉单元开启，并所述下拉控制单元控制所述下拉节点的电位为低电平，从而控制所述下拉单元关闭，以使得输出端输出高电平；

在复位阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入低电平，所述上拉控制单元控制所述上拉节点的电位为低电平，从而控制所述上拉单元关闭，所述下拉控制单元控制所述下拉节点的电位为高电平，从而控制所述下拉单元开启，以使得输出端输出低电平；

在结束阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述预充电单元控制所述控制节点的电位为低电平，所述下拉控制单元控制所述下拉节点的电位维持高电平，从而控制所述下拉单元开启，以使得输出端维持输出低电平，直至起始信号输入端再次输入高电平。

本发明还提供了一种栅极驱动装置，包括制作在液晶显示器阵列基板上的多级上述的移位寄存器；

除了第一级移位寄存器之外，其余每一级移位寄存器的起始信号输入端都和与该移位寄存器相邻的上一级移位寄存器的输出端连接。

如图7所示，本发明所述的液晶显示器栅极驱动装置的一实施例的电路图，除了第一级移位寄存器之外，每级移位寄存器以上一级移位寄存器的输出信号作为起始信号STV。

在图7中，SR₁为第一级移位寄存器，SR₂为第二级移位寄存器，SR₃为第三级移位寄存器，SR_N-1为第(N-1)级移位寄存器，SR_N为第N级移位寄存器，N为大于4的正整数。

在图7中，OUT1是第一级移位寄存器的输出端，OUT2为第二级移位寄存器的输出端，OUT3为第三级移位寄存器的输出信号，OUTN-1是第（N-1）级移位寄存器的输出端，OUTN是第N级移位寄存器的输出端。

本发明还提供了一种显示装置，包括上述的栅极驱动装置。所述显示装置可以为液晶面板、液晶电视、液晶显示器、OLED面板、OLED显示器、等离子显示器或电子纸等显示装置。

本发明所述的移位寄存器、栅极驱动装置与显示装置特别适合LTPS（低温多晶硅技术）制程下的GOA电路需求，也可适用于非晶硅工艺下的GOA电路。

以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (11)

1.一种移位寄存器，包括上拉控制单元、上拉单元、下拉控制单元、下拉单元、起始信号输入端、第一时钟信号输入端、第二时钟信号输入端；

所述上拉单元，分别与上拉节点和输出端连接，用于当上拉节点的电位为高电平时开启从而控制输出端输出高电平；

所述下拉单元，分别与下拉节点、所述输出端和驱动电源的低电平输出端连接，用于当下拉节点的电位为高电平时开启从而控制输出端输出低电平，其特征在于，

还包括预充电单元；

所述预充电单元，分别与起始信号输入端、第一时钟信号输入端、控制节点和驱动电源的低电平输出端连接，用于在预充电阶段利用起始信号进行预充电，以使得控制节点的电位为高电平，并在输出阶段维持所述控制节点的电位为高电平；

所述上拉控制单元，分别与所述控制节点、上拉节点、第二时钟信号输入端、驱动电源的高电平输出端和低电平输出端连接，在起始阶段、预充电阶段和复位阶段控制上拉节点的电位为低电平，在输出阶段控制上拉节点的电位为高电平；

所述下拉控制单元，分别与所述控制节点、下拉节点、驱动电源的高电平输出端和驱动电平的低电平输出端连接，用于在起始阶段、复位阶段和结束阶段控制下拉节点电位为高电平，并在预充电阶段和输出阶段控制下拉节点的电位为低电平，其中，在起始阶段和结束阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，在复位阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入低电平。

2.如权利要求1所述的移位寄存器，其特征在于，

所述预充电单元包括预充电薄膜晶体管和存储电容；

所述预充电薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与起始信号输入端连接，源极与控制节点连接并通过所述存储电容与驱动电源的低电平输出端连接。

3.如权利要求2所述的移位寄存器，其特征在于，

所述上拉控制单元包括第一上拉控制薄膜晶体管、第二上拉控制薄膜晶体管和第三上拉控制薄膜晶体管，其中，

所述第一上拉控制薄膜晶体管，栅极与所述控制节点连接，漏极与第二时钟信号输入端连接，源极与所述第二上拉控制薄膜晶体管的栅极连接；

所述第二上拉控制薄膜晶体管，漏极与驱动电源的高电平输出端连接，源极与上拉节点连接；

所述第三上拉控制薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与上拉节点连接，源极与驱动电源的低电平输出端连接。

4.如权利要求3所述的移位寄存器，其特征在于，所述下拉单元包括下拉薄膜晶体管；

所述下拉薄膜晶体管，栅极与下拉节点连接，源极与驱动电源的低电平输出端连接，漏极与输出端连接。

5.如权利要求1至4中任一权利要求所述的移位寄存器，其特征在于，

所述上拉单元还与所述驱动电源的高电平输出端连接；

所述上拉单元包括上拉薄膜晶体管；

所述上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与驱动电源的高电平输出端连接。

6.如权利要求5所述的移位寄存器，其特征在于，所述下拉控制单元包括第一下拉控制薄膜晶体管和第二下拉控制薄膜晶体管，其中，

所述第一下拉控制薄膜晶体管，栅极和漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；

所述第二下拉控制薄膜晶体管，栅极与控制节点连接，漏极与下拉节点连接，源极与驱动电源的低电平输出端连接。

7.如权利要求1至4中任一权利要求所述的移位寄存器，其特征在于，所述上拉单元还与所述第二时钟信号输入端连接；

所述上拉单元包括上拉薄膜晶体管；

所述上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与第二时钟信号输入端连接。

8.如权利要求7所述的移位寄存器，其特征在于，所述下拉控制单元还分别与第一时钟信号输入端和第二时钟信号输入端连接；

所述下拉控制单元包括第一下拉控制薄膜晶体管、第二下拉控制薄膜晶体管和第三下拉控制薄膜晶体管，其中，

所述第一下拉控制薄膜晶体管，栅极与第二时钟信号输入端连接，漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；

所述第二下拉控制薄膜晶体管，栅极与控制节点连接，漏极与下拉节点连接，源极与驱动电源的低电平输出端连接；

所述第三下拉控制薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与驱动电源的高电平输出端连接，源极与下拉节点连接。

9.一种驱动移位寄存器的驱动方法，应用于如权利要求1至8中任一权利要求所述的移位寄存器，其特征在于，包括：

在起始阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述下拉控制单元控制下拉节点的电位为高电平，从而控制下拉单元开启，使得输出端输出低电平；

在预充电阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入高电平，所述预充电单元利用起始信号进行预充电，使得所述控制节点的电位为高电平，所述上拉控制单元控制上拉节点的电位为低电平，从而控制上拉单元关闭，输出端保持输出低电平；

在输出阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述预充电单元维持所述控制节点的电位为高电平，以使得所述上拉控制单元控制所述上拉节点的电位为高电平，从而控制所述上拉单元开启，所述下拉控制单元控制所述下拉节点的电位为低电平，从而控制所述下拉单元关闭，以使得输出端输出高电平；

在复位阶段，第一时钟信号为高电平，第二时钟信号为低电平，起始信号输入端输入低电平，所述上拉控制单元控制所述上拉节点的电位为低电平，从而控制所述上拉单元关闭，所述下拉控制单元控制所述下拉节点的电位为高电平，从而控制所述下拉单元开启，以使得输出端输出低电平；

在结束阶段，第一时钟信号为低电平，第二时钟信号为高电平，起始信号输入端输入低电平，所述预充电单元控制所述控制节点的电位为低电平，所述下拉控制单元控制所述下拉节点的电位维持高电平，从而控制所述下拉单元开启，以使得输出端维持输出低电平，直至起始信号输入端再次输入高电平。

10.一种栅极驱动装置，包括多级移位寄存器，除了第一级移位寄存器之外，其余每一级移位寄存器的起始信号输入端都和与该移位寄存器相邻的上一级移位寄存器的信号输出端连接，其特征在于，所述移位寄存器为如权利要求1至8中任一权利要求所述的移位寄存器。

11.一种显示装置，包括栅极驱动装置，其特征在于，所述栅极驱动装置为如权利要求10所述的栅极驱动装置。