CN104299591B - 阵列基板行驱动电路及液晶显示装置 - Google Patents

Abstract

本发明提供一种阵列基板行驱动电路及液晶显示装置，所述电路包括多级连接的阵列基板行驱动单元和多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，第N级阵列基板行驱动单元包括：上拉控制单元、上拉单元、下拉控制单元、下拉单元；所述下拉单元包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接，并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位，其中N为大于3的正整数；n表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数。本发明的阵列基板行驱动电路及液晶显示装置，解决了现有技术中下拉单元漏电的问题，提高了液晶显示器的显示效果。

Description

阵列基板行驱动电路及液晶显示装置

技术领域

本发明涉及显示器领域，特别是涉及一种阵列基板行驱动电路及液晶显示装置。

背景技术

阵列基板行驱动电路简称GOA(Gate Driver On Array)电路，利用现有薄膜晶体管液晶显示器的阵列制程技术将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。

目前，氧化物半导体薄膜晶体管，由于具有良好的电学特性得到了越来越多的关注，而将氧化物半导体薄膜晶体管集成到液晶显示器的驱动电路中的应用也越来越广泛。对于氧化物半导体薄膜晶体管，由于其电学特性中的阈值电压，有时候会小于0V。

现有的第N级GOA单元的结构图，如图1所示，主要包括：上拉控制单元101、上拉单元102、下拉单元103、以及下拉控制单元104。在实际应用过程中，下拉单元103存在明显的漏电现象。薄膜晶体管T11的漏极输入的信号为G(N-2)、薄膜晶体管T11的栅极输入的信号为ST(N-2)、薄膜晶体管T41和T31的栅极输入的信号为G(N+2)，薄膜晶体管T21和T22的漏极输入的时钟信号为CK(n)、第一输出端的输出信号为G(N)、第二输出端的输出信号为ST(N)、下拉点Q(N)、低电平输入端(VSS1)、所述薄膜晶体管T43和T33以及低电平输入端的信号LC1、LC2是所述下拉控制单元的一部分，鉴于下拉控制单元104的具体结构已在现有技术记载，此处不详细说明。

如图2所示，STV表示阵列基板行驱动电路的开启信号，CK1-CK4表示所述阵列基板行驱动电路包括的时钟信号，G1-G4表示所述第1-4级GOA单元的第一输出端的信号，后一级GOA单元的时钟信号的周期和前一级GOA单元的时钟信号的周期重叠1/4个周期，所述时钟信号的占空比都为50/50。由于当薄膜晶体管T21关闭时，此时薄膜晶体管T21的栅极接VSS1，源极接VSS1，使得中VGS＝0V，当薄膜晶体管的阈值电压小于0V时，存在着较大的漏电。

因此，有必要提供一种阵列基板行驱动电路及液晶显示装置，以解决现有技术所存在的问题。

发明内容

本发明的目的在于提供一种阵列基板行驱动电路及液晶显示装置，以解决现有技术中下拉单元出现的漏电问题，以提高液晶显示器的显示效果。

为解决上述技术问题，本发明构造了一种阵列基板行驱动电路，其包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：

第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；

上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；

下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元、及所述下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；

下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。

在本发明的阵列基板行驱动电路中，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第一栅极电性连接至所述第n+2级高频时钟信号输入端，所述第一源极与所述下拉点电性连接，所述第一漏极与所述下拉控制单元共同连接于所述第一输出端。

在本发明的阵列基板行驱动电路中，所述阵列基板行驱动电路包括相互之间不级联的第一级联体和第二级联体，所述第一级联体由多个位于第2k+1级的阵列基板行驱动单元级联而成，所述第二级联体由多个位于第2k级的阵列基板行驱动单元级联而成，所述第一级联体和所述第二级联体单独驱动，其中k为正整数。

在本发明的阵列基板行驱动电路中，所述第一级联体和所述第二级联体的时钟信号的占空比都为1/3。

在本发明的阵列基板行驱动电路中，所述上拉控制单元包括第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极、第二漏极；

所述第二栅极连接于所述第N-1级信号第二输入端、所述第二漏极连接于所述第N-1级信号第一输入端，所述第二源极连接于所述下拉点。

在本发明的阵列基板行驱动电路中，所述上拉单元包括电容、第三薄膜晶体管、第四薄膜晶体管、所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；

所述第三栅极、所述第四栅极及所述电容的一端共同连接于所述下拉点，所述第三漏极与所述第四漏极共同连接于所述第n级高频时钟信号输入端，所述第三源极及所述电容的另一端连接于所述第一输出端、所述第四源极连接于所述第二输出端。

在本发明的阵列基板行驱动电路中，所述低电平输入端包括第一低电平输入端、第二低电平输入端；所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端和低频时钟信号第二输入端；所述下拉控制单元包括：第一下拉控制单元；所述第一下拉控制单元包括：

第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极；

所述第五源极与所述第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；

所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；

所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；

所述第一下拉控制单元还包括：

第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极；

所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；

所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极；

所述第十栅极连接所述低频时钟信号第二输入端，所述第十漏极连接所述第六栅极。

在本发明的阵列基板行驱动电路中，所述下拉控制单元还包括第二下拉控制子单元，所述第二下拉控制单元包括：

第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管，所述第十一薄膜晶体管具有第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管具有第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管具有第十三栅极、第十三源极及第十三漏极；

所述第十一漏极连接所述下拉点，第十一源极与所述第二低电平输入端连接；所述第十一栅极与所述第十二栅极共同连接至第十五漏极以及第十六源极；

所述第十二漏极与所述第一输出端连接，所述第十二源极与所述第一低电平输入端连接；

所述第十三栅极连接所述下拉点，所述第十三源极连接所述第一低电平输入端，所述第十三漏极连接第十五栅极和第十四漏极；

所述第二下拉控制单元还包括：

第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管，所述第十四薄膜晶体管具有第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管具有第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管具有第十六栅极、第十六源极及第十六漏极；

所述第十四源极、所述第十四栅极、所述第十五源极、所述第十六漏极共同连接于所述低频时钟信号第二输入端；

所述第十五栅极连接所述第十四漏极，所述第十五漏极连接所述第十二栅极；

所述第十六栅极连接所述低频时钟信号第一输入端，所述第十六源极连接所述第十二栅极。

在本发明的阵列基板行驱动电路中，所述下拉控制单元还包括桥接单元，所述桥接单元包括：

第十七薄膜晶体管，所述第十七薄膜晶体管具有第十七栅极、第十七源极及第十七漏极，所述第十七栅极连接所述下拉点，所述第十七漏极分连接所述第六栅极；所述第十七源极连接所述第十二栅极。

本发明另一个目的在于提供一种液晶显示装置，所述装置包括阵列基板行驱动电路，以及与所述阵列基板行驱动电路连接的显示区域，所述阵列基板行驱动电路包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：

第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；

上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；

下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元、及所述下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；

下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。

本发明的阵列基板行驱动电路及液晶显示装置，通过对现有技术的下拉单元进行改进，解决了现有技术的阵列基板行驱动电路漏电的问题，进而提高液晶显示器的显示效果。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：

附图说明

图1为现有技术的第N级阵列基板行驱动单元的结构图；

图2为现有技术的阵列基板行驱动电路的波形示意图；

图3为本发明第一实施例的第N级阵列基板行驱动单元的结构示意图；

图4为本发明第二实施例的第N级阵列基板行驱动单元的结构示意图；

图5为本发明的阵列基板行驱动电路的波形示意图；

图6为本发明的阵列基板行驱动电路的结构示意图；

图7为图6中阵列基板行驱动电路在普通模式下的波形示意图；

图8为图6中阵列基板行驱动电路在显示3D模式下的波形示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。

在图中，结构相似的单元是以相同标号表示。

请参照图3，图3为本发明第一实施例的第N级阵列基板行驱动单元的结构图。

本发明的阵列基板行驱动电路，如图3所示，其包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，所述阵列基板行驱动电路中的第N级阵列基板行驱动单元包括：第N-1级信号第一输入端的信号为G(N-1)、第N-1级信号第二输入端的信号为ST(N-1)、第n+2级高频时钟信号输入端的信号为CK(n+2)、第一输出端的信号为G(N)、第二输出端的信号为ST(N)、下拉点的信号为Q(N)、低电平输入端、以及第n级高频时钟信号输入端的信号为CK(n)，其中N为大于3的正整数，n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

所述n级高频时钟信号按顺序分别输入N级阵列基板行驱动单元，上述方式譬如将第1级高频时钟信号输入第1级阵列基板行驱动单元，将第2级高频时钟信号输入第2级阵列基板行驱动单元，以此类推。上述方式还可以为，将第3级高频时钟信号输入第1级阵列基板行驱动单元，将第4级高频时钟信号输入第2级阵列基板行驱动单元，将第1级高频时钟信号输入第3级阵列基板行驱动单元，将第2级高频时钟信号输入第4级阵列基板行驱动单元。当然也可以有其他的方式，在此不一一列举。

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元201、上拉单元202、下拉单元203、下拉控制单元204。

所述上拉控制单元201，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的信号Q(N)的电位；以控制所述上拉单元202是否开启。

上拉单元202，分别与所述第n级高频时钟信号输入端、所述第一输出端、所述第二输出端连接，并与所述上拉控制单元201共同连接于所述下拉点，用于对所述第一输出端的信号G(N)进行充电，以使所述下拉点的信号Q(N)达到更高的电位；

下拉控制单元204，分别与低电平输入端、所述上拉控制单元201、所述上拉单元202、及所述下拉单元203连接，所述下拉控制单元204在所述第一输出端的信号处于非充电状态时(即CK(n)为低电平时)，控制所述下拉点和所述第一输出端保持低电位；其中所述下拉控制单元204的具体结构详见本发明第二实施例及图4。

下拉单元203，包括第一薄膜晶体管，分别与第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。

本发明与现有技术的区别之处在于：所述下拉单元仅设置了一个薄膜晶体管，而现有技术采用两个薄膜晶体管，本发明的所述下拉单元203包括：第一薄膜晶体管T41，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；所述第一栅极电性连接至所述第n+2级高频时钟信号输入端，所述第一源极与所述下拉点电性连接，所述第一漏极与所述下拉控制单元204共同连接于所述第一输出端。

优选地，所述上拉控制单元201包括第二薄膜晶体管T11，所述第二薄膜晶体管T11具有第二栅极、第二源极、第二漏极；

所述第二栅极连接于所述第N-1级信号第二输入端、所述第二漏极连接于所述第N-1级信号第一输入端，所述第二源极连接于所述下拉点。

所述上拉单元202包括电容Cb、第三薄膜晶体管T21、第四薄膜晶体管T22、所述第三薄膜晶体管T21具有第三栅极、第三源极及第三漏极，所述第四薄膜晶体管T22具有第四栅极、第四源极及第四漏极；

所述第三栅极与所述第四栅极及所述电容的一端共同连接于所述下拉点，所述第三漏极与所述第四漏极共同连接于第n级高频时钟信号输入端，所述第三源极及所述电容的另一端连接于所述第一输出端、所述第四源极连接于所述第二输出端。

图4为本发明第二实施例的第N级阵列基板行驱动单元的结构示意图；本实例中给出所述下拉控制单元204的优选方式，其余部分与实施例一相同。

结合图4，所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端的信号为LC1和低频时钟信号第二输入端的信号为LC2；所述低电平输入端包括第一低电平输入端的信号为VSS1、第二低电平输入端的信号为VSS2；所述下拉控制单元204包括：第一下拉控制单元2041；

所述第一下拉控制单元2041包括：

第五薄膜晶体管T42、第六薄膜晶体管T32、第七薄膜晶体管T52，所述第五薄膜晶体管T42具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管T32具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管T52具有第七栅极、第七源极及第七漏极；

所述第五源极与第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；

所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；

所述第一下拉控制单元还包括：

第八薄膜晶体管T51、第九薄膜晶体管T53、第十薄膜晶体管T54，所述第八薄膜晶体管T51具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管T53具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管T54具有第十栅极、第十源极及第十漏极；

所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；所述第八源极连接所述第七源极；

所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极，同时还连接至第五栅极；所述第十栅极连接所述低频时钟信号第二输入端；所述第十漏极连接所述第六栅极。

所述下拉控制单元还包括第二下拉控制子单元2042，所述第二下拉控制单元2042包括：

第十一薄膜晶体管T43、第十二薄膜晶体管T33、第十三薄膜晶体管T62，所述第十一薄膜晶体管T43具有第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管T33具有第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管T62具有第十三栅极、第十三源极及第十三漏极；

所述第十一漏极通过所述下拉点与所述第二漏极连接，并与所述第一源极连接，第十一源极与所述第二低电平输入端连接；

所述第十一栅极与所述第十二栅极共同连接至第十五漏极以及第十六源极；

所述第十二漏极与所述第一输出端连接，所述第十二源极与所述第一低电平输入端连接；

所述第十三栅极连接所述下拉点，所述第十三源极连接所述第一低电平输入端，所述第十三漏极连接第十五栅极和第十四漏极；所述第十五栅极和所述第十四漏极连接在一起。

所述第二下拉控制单元2042还包括：

第十四薄膜晶体管T61、第十五薄膜晶体管T63、第十六薄膜晶体管T64，所述第十四薄膜晶体管T61具有第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管T63具有第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管T64具有第十六栅极、第十六源极及第十六漏极；

所述第十五栅极连接所述第十四漏极，所述第十五漏极连接所述第十二栅极；所述第十五源极、所述第十六漏极、所述第十四源极、所述第十四栅极共同连接于所述低频时钟信号第二输入端；

所述第十六栅极连接所述低频时钟信号第一输入端LC1，所述第十六源极连接所述第十二栅极。

所述下拉控制单元还包括桥接单元，所述桥接单元包括：

第十七薄膜晶体管T55，所述第十七薄膜晶体管T55具有第十七栅极、第十七源极及第十七漏极，所述第十七栅极连接所述下拉点，所述第十七漏极(或源极)分连接所述第六栅极；所述第十七源极(或漏极)连接所述第十二栅极。

本发明的GOA电路的工作原理为：当所述上拉控制单元201的第N-1级信号第二输入端的信号ST(N-1)为高电平时，所述第二薄膜晶体管T11闭合，当所述第N-1级信号第一输入端的信号G(N-1)输入为高电平时，所述下拉点的信号Q(N)变为高电平，此时所述上拉单元202的第三薄膜晶体管T21以及所述第四薄膜晶体管T22闭合，同时输入所述第n级高频时钟信号输入端的信号CK(n)。

图5本发明的阵列基板行驱动电路的波形示意图，结合图5具体说明，以所述阵列基板行驱动电路包括4级GOA单元为例说明，STV表示开启信号，所述阵列基板行驱动电路包括4级所述高频时钟信号(当然也可以为其他的级数)，分别为CK1-CK4，譬如将第1级高频时钟信号CK1输入第1级GOA单元，将第2级高频时钟信号CK2输入第2级GOA单元，将第3级高频时钟信号CK3输入第3级GOA单元，将第4级高频时钟信号CK4输入第4级GOA单元，G1-G4分别表示第1-4级所述GOA单元的第一输出端的信号，Q4表示第4级GOA单元的所述下拉点的信号。譬如当所述GOA电路包括6级GOA单元时，前4级GOA单元的高频时钟信号的输入方式同上，其余两级为：将第1级高频时钟信号CK1输入第5级GOA单元，将第2级高频时钟信号CK2输入第6级GOA单元，以此类推。

以第4级GOA单元为例，在时间为t1时，所述第3级GOA单元第一输入端的信号CK3为高电平时，从而使得所述下拉点的信号Q4的电位第一次升高，所述下拉控制单元维持当前所述下拉点的信号Q4的电位，同时所述第三薄膜晶体管T21闭合，由于所述第4级高频时钟信号输入端的高频时钟信号CK4为低电平，此时所述第一输出端信号G4的电位等于CK4的电位(CK4的电位低于在所述第三薄膜晶体管T21断开时G4的电位)。

在时间为t2时，所述第4级高频时钟信号输入端的高频时钟信号CK4为高电平，使得所述下拉点的信号Q4的电位再次升高，所述下拉控制单元维持当前所述下拉点的信号Q4的电位，此时所述第一输出端信号G4的电位为高电平。

在时间为t3时，所述第4级高频时钟信号输入端的高频时钟信号CK4为低电平，所述下拉点的信号Q4的电位第一次降低，所述下拉控制单元维持当前所述下拉点的信号Q4的电位，由于所述下拉点的电位仍比较高，所述第三薄膜晶体管T21此时仍闭合，同时随着所述第4级高频时钟信号输入端的高频时钟信号CK4变为低电平，此时所述第一输出端信号G4的电位等于所述CK4的电位(CK4的电位低于在所述第三薄膜晶体管T21断开时G4的电位)。

在时间为t4时，所述第n+2级高频时钟信号输入端的高频时钟信号CK2为高电平，当n+2大于4时，所述第n+2级高频时钟信号输入端的高频时钟信号此时对应为第n+2-4级的高频时钟信号输入端的高频时钟信号，所述下拉单元的第一薄膜晶体管T41闭合，控制所述下拉点保持低电位，从而使所述下拉点的信号Q(N)的恢复初始状态的低电位。此时所述第三薄膜晶体管T21断开，此时所述第一输出端信号G4的电位为低电位。

具体控制过程为，当所述下拉点的信号Q(N)电位为低电位时，此时所述下拉控制单元204工作，使得所述第十二薄膜晶体管T33、所述第十一薄膜晶体管T43开始工作，由于所述第三薄膜晶体管T21的栅极通过所述第十一薄膜晶体管T43连接所述第二低电平输入端的信号VSS2、所述第三薄膜晶体管T21的漏极通过所述第十二薄膜晶体管T33连接所述第一低电平输入端的信号VSS1，由于VSS2的电位小于VSS1，因此使所述第三薄膜晶体管T21的Vgs小于0，从而在所述第一输出端的信号处于非充电状态时，能够很好地关闭所述第三薄膜晶体管T21，避免栅漏极之间的电压大于阈值电压，而产生漏电现象。

同时本发明为了满足预充电的需求，对阵列基板行驱动电路的结构做了改进，图6为本发明的阵列基板行驱动电路的结构示意图，如图6所示，所述阵列基板行驱动电路包括相互之间不级联的第一级联体301和第二级联体302，所述第一级联体由多个位于第2k+1级的阵列基板行驱动单元(譬如图中位于奇数级的GOA1、GOA3、GOA5、GOA7、GOA9)级联而成，GOA1-GOA9分别表示第1-9级的GOA单元，所述第二级联体由多个位于第2k级的阵列基板行驱动单元(譬如图中位于偶数级的GOA2、GOA4、GOA6、GOA8)级联而成，所述第一级联体和所述第二级联体单独驱动，其中k为正整数。级联是将相互连接的上一级GOA单元的输出信号传递给下一级GOA单元。STV1表示所述第一级联体301的开启信号，STV2表示所述第二级联体302的开启信号。所述第一级联体301包括4级所述高频时钟信号，即CK1-CK4。CK1-CK4分别表示所述第1、3、5、7级阵列基板行驱动单元输入的高频时钟信号，第9级阵列基板行驱动单元对应的高频时钟信号为CK1。所述第二级联体302包括4级所述高频时钟信号，即XCK1-XCK4。XCK1-XCK4分别表示第2、4、6、8级阵列基板行驱动单元输入的高频时钟信号，G1-G9分别表示第1-9级GOA单元的第一输出端的信号。

结合图7，图7为图6中阵列基板行驱动电路在普通模式下的波形示意图；所述第二级联体302的开启信号的周期比所述第一级联体301的开启信号的周期推迟半个脉冲宽度，所述第一级联体和所述第二级联体的高频时钟信号的占空比都为1/3，第2k级GOA单元的高频时钟信号的周期比第2K+1级GOA单元的的高频时钟信号的周期推迟半个脉冲宽度，譬如XCK1比CK1的周期推迟半个脉冲宽度。本发明采用两个级联体交替驱动的方式，譬如CK1驱动第1级GOA单元、XCK1驱动第2级GOA单元、CK2驱动第3级GOA单元、XCK2驱动第4级GOA单元，能够使得G1-G4相邻两级之间的输出信号之间有交叠，实现了预充电的效果，从而节省了充电时间。

图8为图6中阵列基板行驱动电路在显示3D模式下的波形示意图，如图8所示，所述液晶显示器显示3D图像时，所述第二级联体的开动信号STV2的周期与所述第一级联体的开动信号STV1的周期相同，第2k级GOA单元的的高频时钟信号的周期与第2K+1级GOA单元的的高频时钟信号的周期相同，即所述第一级联体的高频时钟信号CK1与所述第二级联体的高频时钟信号XCK1的周期相同、所述第一级联体的高频时钟信号CK2与所述第二级联体的高频时钟信号XCK2的周期相同、所述第一级联体的高频时钟信号CK3与所述第二级联体的高频时钟信号XCK3的周期相同、所述第一级联体的高频时钟信号CK4与所述第二级联体的高频时钟信号XCK4的周期相同。CK1驱动第1级GOA单元、XCK1驱动第2级GOA单元、CK2驱动第3级GOA单元、XCK2驱动第4级GOA单元，此处仅以4级输出信号为例说明，由于其它级数的驱动方式与上述驱动方式相同，在此不一一列举。

本发明的阵列基板行驱动电路，通过对下拉单元进行改进，解决了现有技术中下拉单元的漏电问题，以提高液晶显示器的显示效果。

本发明还提供一种液晶显示装置，其包括阵列基板行驱动电路，以及与所述阵列基板行驱动电路连接的显示区域，所述阵列基板行驱动电路包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：

第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；

上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；

下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元、及所述下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；

下拉单元，包括第一薄膜晶体管，分别与第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位。

本发明的液晶显示装置可包括上述任何一种GOA电路，鉴于所述GOA电路在上文已有详细的描述，此处不再赘述。

本发明的液晶显示装置，通过对下拉单元进行改进，解决了现有技术中下拉单元的漏电问题，以提高液晶显示器的显示效果。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种阵列基板行驱动电路，其特征在于，包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：

第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；所述上拉控制单元包括第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极、第二漏极；

上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；

下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元及下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；

所述下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位；

其中，所述低电平输入端包括第一低电平输入端、第二低电平输入端；所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端和低频时钟信号第二输入端；所述下拉控制单元包括：第一下拉控制单元，所述第一下拉控制单元包括：

第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极；

所述第五源极与所述第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；

所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；

所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；

所述第一下拉控制单元还包括：

第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极；

所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；

所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极；

所述第十栅极连接所述低频时钟信第二输入端，所述第十漏极连接所述第六栅极。

2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极；

所述第一栅极电性连接至所述第n+2级高频时钟信号输入端，所述第一源极与所述下拉点电性连接，所述第一漏极与所述下拉控制单元共同连接于所述第一输出端。

3.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动电路包括相互之间不级联的第一级联体和第二级联体，所述第一级联体由多个位于第2k+1级的阵列基板行驱动单元级联而成，所述第二级联体由多个位于第2k级的阵列基板行驱动单元级联而成，所述第一级联体和所述第二级联体单独驱动，其中k为正整数。

4.根据权利要求3所述的阵列基板行驱动电路，其特征在于，所述第一级联体和所述第二级联体的时钟信号的占空比都为1/3。

5.根据权利要求1所述的阵列基板行驱动电路，其特征在于，

所述第二栅极连接于所述第N-1级信号第二输入端、所述第二漏极连接于所述第N-1级信号第一输入端，所述第二源极连接于所述下拉点。

6.根据权利要求5所述的阵列基板行驱动电路，其特征在于，所述上拉单元包括电容、第三薄膜晶体管、第四薄膜晶体管、所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极；

所述第三栅极、所述第四栅极及所述电容的一端共同连接于所述下拉点，所述第三漏极与所述第四漏极共同连接于所述第n级高频时钟信号输入端，所述第三源极及所述电容的另一端连接于所述第一输出端、所述第四源极连接于所述第二输出端。

7.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉控制单元还包括第二下拉控制子单元，所述第二下拉控制单元包括：

第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管，所述第十一薄膜晶体管具有第十一栅极、第十一源极及第十一漏极；所述第十二薄膜晶体管具有第十二栅极、第十二源极及第十二漏极；所述第十三薄膜晶体管具有第十三栅极、第十三源极及第十三漏极；

所述第十一漏极连接所述下拉点，第十一源极与所述第二低电平输入端连接；所述第十一栅极与所述第十二栅极共同连接至第十五漏极以及第十六源极；

所述第十二漏极与所述第一输出端连接，所述第十二源极与所述第一低电平输入端连接；

所述第十三栅极连接所述下拉点，所述第十三源极连接所述第一低电平输入端，所述第十三漏极连接第十五栅极和第十四漏极；

所述第二下拉控制单元还包括：

第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管，所述第十四薄膜晶体管具有第十四栅极、第十四源极及第十四漏极；所述第十五薄膜晶体管具有第十五栅极、第十五源极及第十五漏极；所述第十六薄膜晶体管具有第十六栅极、第十六源极及第十六漏极；

所述第十四源极、所述第十四栅极、所述第十五源极、所述第十六漏极共同连接于所述低频时钟信号第二输入端；

所述第十五栅极连接所述第十四漏极，所述第十五漏极连接所述第十二栅极；

所述第十六栅极连接所述低频时钟信号第一输入端，所述第十六源极连接所述第十二栅极。

8.根据权利要求7所述的阵列基板行驱动电路，其特征在于，所述下拉控制单元还包括桥接单元，所述桥接单元包括：

第十七薄膜晶体管，所述第十七薄膜晶体管具有第十七栅极、第十七源极及第十七漏极，所述第十七栅极连接所述下拉点，所述第十七漏极分连接所述第六栅极；所述第十七源极连接所述第十二栅极。

9.一种液晶显示装置，其特征在于，包括阵列基板行驱动电路，以及与所述阵列基板行驱动电路连接的显示区域，所述阵列基板行驱动电路包括多级连接的阵列基板行驱动单元以及多级高频时钟信号，所述多级高频时钟信号由相应级的高频时钟信号输入端输入，其中第N级阵列基板行驱动单元包括：

第N-1级信号第一输入端、第N-1级信号第二输入端、第n+2级高频时钟信号输入端、第一输出端、第二输出端、下拉点、低电平输入端、以及第n级高频时钟信号输入端，其中N为大于3的正整数；n为正整数，表示所述阵列基板行驱动电路包括的所述高频时钟信号的级数；

其中，所述第N-1级信号第一输入端与第N-1级的阵列基板行驱动单元的第一输出端相连；所述第N-1级信号第二输入端与第N-1级的阵列基板行驱动单元的第二输出端相连、所述第一输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第一输入端相连、第二输出端与第N+1级的阵列基板行驱动单元的第N-1级信号第二输入端连接，所述第一输出端，用于向显示区域的第N级水平扫描线提供扫描信号；

所述第N级阵列基板行驱动单元还包括：

上拉控制单元，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；所述上拉控制单元包括第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极、第二漏极；

上拉单元，分别与所述第n级高频时钟信号输入端、所述第一输出端、所述第二输出端连接，并与所述上拉控制单元共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；

下拉控制单元，分别与低电平输入端、所述上拉控制单元、所述上拉单元及下拉单元连接，用于在所述第一输出端的信号处于非充电状态时，控制所述下拉点和所述第一输出端保持低电位；

所述下拉单元，包括第一薄膜晶体管，分别与所述第n+2级高频时钟信号输入端、所述下拉控制单元连接、并与所述上拉单元及所述上拉控制单元共同连接于所述下拉点，用于下拉所述下拉点的电位；

其中，所述低电平输入端包括第一低电平输入端、第二低电平输入端；所述第N级阵列基板行驱动单元还包括低频时钟信号第一输入端和低频时钟信号第二输入端；所述下拉控制单元包括：第一下拉控制单元，所述第一下拉控制单元包括：

第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极；所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极；

所述第五源极与所述第二源极连接，所述第五漏极与所述第二低电平输入端连接；所述第五栅极与所述第六栅极共同连接至第九源极以及第十漏极；

所述第六源极与所述第一输出端连接，所述第六漏极与所述第一低电平输入端连接；

所述第七栅极连接所述下拉点，所述第七漏极连接所述第一低电平输入端，所述第七源极连接第九栅极和第八源极；

所述第一下拉控制单元还包括：

第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极；所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极；所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极；

所述第八栅极、所述第八漏极、所述第九漏极及所述第十源极共同连接于所述低频时钟信号第一输入端；

所述第九栅极连接所述第八源极，所述第九源极连接所述第六栅极；

所述第十栅极连接所述低频时钟信号第二输入端，所述第十漏极连接所述第六栅极。