CN106057152A - 一种goa电路及液晶显示面板 - Google Patents
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Abstract
本发明提供一种GOA电路及液晶显示面板，其包括上拉控制模块、上拉模块、下传模块、下拉模块、下拉维持模块、自举电容、第一低频交流电源、以及第二低频交流电源；其中，上拉控制模块包括第一上拉控制单元和第二上拉控制单元。本发明的GOA电路及液晶显示面板通过在上拉控制模块上设置第一上拉控制单元和第二上拉控制单元，并且通过第一低频交流电源和第二低频交流电源控制第一上拉控制单元和第二上拉控制单元交替工作，可以抑制因薄膜晶体管长时间工作，使得其阈值电压往负值移动，进而不会使得扫描信号输出异常，影响显示。
Description
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种GOA电路及液晶显示面板。
背景技术
Gate Driver On Array，简称GOA，即在现有薄膜晶体管液晶显示面板的阵列基板上制作扫描驱动电路，实现对扫描线逐行扫描的驱动方式。现有的GOA电路的结构示意图如图1所示，该GOA电路包括上拉控制模块101、上拉模块104、下传模块105、下拉模块106、自举电容103以及下拉维持模块102。
上拉控制模块101包括一薄膜晶体管，该薄膜晶体管长时间工作时，其阈值电压会往负值移动，导致扫描信号充电不足，进而造成扫描信号输出异常。
故，有必要提供一种GOA电路，以解决现有技术存在的问题。
发明内容
本发明的目的在于提供一种抑制薄膜晶体管阈值电压往负值移动的GOA电路，以解决现有的GOA电路因薄膜晶体管阈值电压往负值移动使得扫描信号输出异常，进而影响显示的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明实施例提供一种GOA电路，其包括：
上拉控制模块，包括第一上拉控制单元和第二上拉控制单元，上拉控制模块用于接收上一级的扫描信号，并受上一级的级传信号的控制生成本级的扫描电平信号；
上拉模块，用于根据本级的扫描电平信号以及本级的时钟信号拉升本级的扫描信号；
下传模块，用于根据本级的扫描电平信号以及本级的时钟信号生成本级的级传信号；
下拉模块，用于根据下一级的扫描信号，拉低本级的扫描电平信号；
下拉维持模块，用于维持本级的扫描电平信号的低电平；
自举电容，用于生成本级的扫描信号的高电平；以及，
第一低频交流电源和第二低频交流电源；其中，上拉控制模块分别与上拉模块、下传模块、下拉模块、下拉维持模块连接，第二低频交流电源与第一上拉控制单元连接，第一低频交流电源与第二上拉控制单元连接。
在本发明的GOA电路中，第一低频交流电源提供的第一低频交流电平与第二低频交流电源提供的第二低频交流电平相位相反。
在本发明的GOA电路中，第一上拉控制单元包括第十一薄膜晶体管和第十三薄膜晶体管；
十一薄膜晶体管的栅极接入上一级的级传信号，第十一薄膜晶体管的源极接入上一级的扫描信号，第十一薄膜晶体管的漏极电性连接于第十三薄膜晶体管的源极；
第十三薄膜晶体管的栅极电性连接于第二低频交流电源，第十三薄膜晶体管的漏极电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，第二上拉控制单元包括第十二薄膜晶体管和第十四薄膜晶体管；
十二薄膜晶体管的栅极接入上一级的级传信号，第十二薄膜晶体管的源极接入上一级的扫描信号，第十二薄膜晶体管的漏极电性连接于第十四薄膜晶体管的源极；
第十四薄膜晶体管的栅极电性连接于第一低频交流电源，第十四薄膜晶体管的漏极电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，上拉模块包括第二十一薄膜晶体管，第二十一薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第二十一薄膜晶体管的源极接入本级的时钟信号，第二十一薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。
在本发明的GOA电路中，下传模块包括第二十二薄膜晶体管，第二十二薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第二十二薄膜晶体管的源极接入本级的时钟信号，第二十二薄膜晶体管的漏极电性连接于本级的级传信号的输出端。
在本发明的GOA电路中，下拉模块包括第三十一薄膜晶体管和第四十一薄膜晶体管；
第三十一薄膜晶体管的栅极接入下一级的扫描信号，第三十一薄膜晶体管的源极电性连接于恒压低电平源，第三十一薄膜晶体管的漏极电性连接于本级的扫描信号的输出端；
第四十一薄膜晶体管的栅极接入下一级的扫描信号，第四十一薄膜晶体管的源极电性连接于恒压低电平源，第四十一薄膜晶体管的漏极电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，下拉维持模块包括第一下拉维持单元和第二下拉维持单元；
第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第五十五薄膜晶体管以及第五十六薄膜晶体管；
第五十一薄膜晶体管的栅极和漏极电性连接于第二低频交流电源，第五十一薄膜晶体管的漏极电性连接于第五十三薄膜晶体管的栅极和第五十二薄膜晶体管的漏极；
第五十二薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第五十二薄膜晶体管的源极电性连接于恒压低电平源；
第五十三薄膜晶体管的的源极电性连接于第二低频交流电源，第五十三薄膜晶体管的漏极电性连接于下拉维持模块的第一控制端；
第五十四薄膜晶体管的源极电性连接于恒压低电平源，第五十四薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第五十四薄膜晶体管的漏极电性连接于下拉维持模块的第一控制端；
第五十五薄膜晶体管的栅极电性连接于下拉维持模块的第一控制端，第五十五薄膜晶体管的源极电性连接于恒压低电平源，第五十五薄膜晶体管的漏极电性连接于本级的扫描信号的输出端；
第五十六薄膜晶体管的栅极电性连接于下拉维持模块的第一控制端，第五十六薄膜晶体管的源极电性连接于恒压低电平源，第五十六薄膜晶体管的漏极电性连接于上拉控制模块的输出端；
第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第六十五薄膜晶体管以及第六十六薄膜晶体管；
第六十一薄膜晶体管的栅极和漏极电性连接于第一低频交流电源，第六十一薄膜晶体管的漏极电性连接于第六十三薄膜晶体管的栅极和第六十二薄膜晶体管的漏极；
第六十二薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第六十二薄膜晶体管的源极电性连接于恒压低电平源；
第六十三薄膜晶体管的的源极电性连接于第一低频交流电源，第六十三薄膜晶体管的漏极电性连接于下拉维持模块的第二控制端；
第六十四薄膜晶体管的源极电性连接于恒压低电平源，第六十四薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第六十四薄膜晶体管的漏极电性连接于下拉维持模块的第二控制端；
第六十五薄膜晶体管的栅极电性连接于下拉维持模块的第二控制端，第六十五薄膜晶体管的源极电性连接于恒压低电平源，第六十五薄膜晶体管的漏极电性连接于本级的扫描信号的输出端；
第六十六薄膜晶体管的栅极电性连接于下拉维持模块的第二控制端，第六十六薄膜晶体管的源极电性连接于恒压低电平源，第六十六薄膜晶体管的漏极电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，恒压低电平源的电平值为-6V。
依据本发明的上述目的，提出一种液晶显示面板，包括以上的GOA电路。
相较于现有的GOA电路及液晶显示面板，本发明的GOA电路及液晶显示面板通过在上拉控制模块上设置第一上拉控制单元和第二上拉控制单元，并且通过第一低频交流电源和第二低频交流电源控制第一上拉控制单元和第二上拉控制单元交替工作，可以抑制因薄膜晶体管长时间工作，使得其阈值电压往负值移动，进而不会使得扫描信号输出异常，影响显示；解决了现有的GOA电路及液晶显示面板因薄膜晶体管的阈值电压往负值移动导致扫描信号充电不足，进而造成扫描信号输出异常，影响显示的技术问题。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为一种现有的GOA电路的结构示意图；
图2为本发明的GOA电路的优选实施例的结构示意图；
图3为本发明的GOA电路的优选实施例的第一信号波形图；
图4为本发明的GOA电路的优选实施例的第二信号波形图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
参见图2，为本发明的GOA电路的优选实施例的结构示意图；
本优选实施例的GOA电路包括上拉控制模块201、上拉模块206、下传模块203、下拉模块205、下拉维持模块202、自举电容Cbt、第一低频交流电源LC1以及第二低频交流电源LC2。上拉控制模块201，包括第一上拉控制单元2011和第二上拉控制单元2012，上拉控制模块201用于接收上一级的扫描信号G(N-1)，并受上一级的级传信号ST(N-1)的控制生成本级的扫描电平信号；上拉模块206，用于根据本级的扫描电平信号以及本级的时钟信号CK(N)拉升本级的扫描信号G(N)；下传模块203，用于根据本级的扫描电平信号以及本级的时钟信号CK(N)生成本级的级传信号ST(N)；下拉模块205，用于根据下一级的扫描信号G(N+1)，拉低本级的扫描电平信号；下拉维持模块202，用于维持本级的扫描电平信号的低电平；自举电容Cbt设置在上拉控制模块201的输出端以及本级的扫描信号G(N)的输出端之间，用于生成本级的扫描信号G(N)的高电平；以及第一低频交流电源LC1和第二低频交流电源LC2；
其中，上拉控制模块201分别与上拉模块206、下传模块203、下拉模块205、下拉维持模块连接202，第二低频交流电源LC2与第一上拉控制单元2011连接，第一低频交流电源LC1与第二上拉控制单元2012连接。
第一低频交流电源2011提供的第一低频交流电平与第二低频交流电源2012提供的第二低频交流电平相位相反。
第一上拉控制单元2011包括第十一薄膜晶体管T11和第十三薄膜晶体管T13；
十一薄膜晶体管T11的栅极接入上一级的级传信号ST(N-1)，第十一薄膜晶体管T11的源极接入上一级的扫描信号G(N-1)，第十一薄膜晶体管T11的漏极电性连接于第十三薄膜晶体管T13的源极；
第十三薄膜晶体管T13的栅极电性连接于第二低频交流电源LC2，第十三薄膜晶体管T13的漏极电性连接于上拉控制模块201的输出端。
第二上拉控制单元2012包括第十二薄膜晶体管T12和第十四薄膜晶体管T14；
第十二薄膜晶体管T12的栅极接入上一级的级传信号ST(N-1)，第十二薄膜晶体管T12的源极接入上一级的扫描信号G(N-1)，第十二薄膜晶体管T12的漏极电性连接于第十四薄膜晶体管T14的源极；
第十四薄膜晶体管T14的栅极电性连接于第一低频交流电源LC1，第十四薄膜晶体管T14的漏极电性连接于上拉控制模块201的输出端。
上拉模块206包括第二十一薄膜晶体管T21，第二十一薄膜晶体管T21的栅极电性连接于上拉控制模块201的输出端，第二十一薄膜晶体管T21的源极接入本级的时钟信号CK(N)，第二十一薄膜晶体管T21的漏极电性连接于本级的扫描信号G(N)的输出端。
下传模块203包括第二十二薄膜晶体管T22，第二十二薄膜晶体管T22的栅极电性连接于上拉控制模块201的输出端，第二十二薄膜晶体管T22的源极接入本级的时钟信号CK(N)，第二十二薄膜晶体管T22的漏极电性连接于本级的级传信号ST(N)的输出端。
下拉模块205包括第三十一薄膜晶体管T31和第四十一薄膜晶体管T41；
第三十一薄膜晶体管T31的栅极接入下一级的扫描信号G(N+1)，第三十一薄膜晶体管T31的源极电性连接于恒压低电平源Vss，第三十一薄膜晶体管T31的漏极电性连接于本级的扫描信号G(N)的输出端；
第四十一薄膜晶体管T41的栅极接入下一级的扫描信号G(N+1)，第四十一薄膜晶体管的源极电性连接于恒压低电平源Vss，第四十一薄膜晶体管T41的漏极电性连接于上拉控制模块201的输出端。
下拉维持模块202包括第一下拉维持单元2021和第二下拉维持单元2022；
第一下拉维持单元2021包括第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第五十五薄膜晶体管T55以及第五十六薄膜晶体管T56；
第五十一薄膜晶体管T51的栅极和漏极电性连接于第二低频交流电源LC2，第五十一薄膜晶体管T51的漏极电性连接于第五十三薄膜晶体管T53的栅极和第五十二薄膜晶体管T52的漏极；
第五十二薄膜晶体管T52的栅极电性连接于上拉控制模块201的输出端，第五十二薄膜晶体管T52的源极电性连接于恒压低电平源Vss；
第五十三薄膜晶体管T53的的源极电性连接于第二低频交流电源LC2，第五十三薄膜晶体管T53的漏极电性连接于下拉维持模块202的第一控制端；
第五十四薄膜晶体管T54的源极电性连接于恒压低电平源Vss，第五十四薄膜晶体管T54的栅极电性连接于上拉控制模块201的输出端，第五十四薄膜晶体管T54的漏极电性连接于下拉维持模块202的第一控制端；
第五十五薄膜晶体管T55的栅极电性连接于下拉维持模块202的第一控制端，第五十五薄膜晶体管T55的源极电性连接于恒压低电平源Vss，第五十五薄膜晶体管T55的漏极电性连接于本级的扫描信号G(N)的输出端；
第五十六薄膜晶体管T56的栅极电性连接于下拉维持模块202的第一控制端，第五十六薄膜晶体管T56的源极电性连接于恒压低电平源Vss，第五十六薄膜晶体管T56的漏极电性连接于上拉控制模块201的输出端；
第二下拉维持单元2022包括第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、第六十四薄膜晶体管T64、第六十五薄膜晶体管T65以及第六十六薄膜晶体管T66；
第六十一薄膜晶体管T61的栅极和漏极电性连接于第一低频交流电源LC1，第六十一薄膜晶体管T61的漏极电性连接于第六十三薄膜晶体管T63的栅极和第六十二薄膜晶体管T62的漏极；
第六十二薄膜晶体管T62的栅极电性连接于上拉控制模块201的输出端，第六十二薄膜晶体管T62的源极电性连接于恒压低电平源Vss；
第六十三薄膜晶体管T63的的源极电性连接于第一低频交流电源LC1，第六十三薄膜晶体管T63的漏极电性连接于下拉维持模块202的第二控制端；
第六十四薄膜晶体管T64的源极电性连接于恒压低电平源Vss，第六十四薄膜晶体管T64的栅极电性连接于上拉控制模块201的输出端，第六十四薄膜晶体管T64的漏极电性连接于下拉维持模块202的第二控制端；
第六十五薄膜晶体管T65的栅极电性连接于下拉维持模块202的第二控制端，第六十五薄膜晶体管T65的源极电性连接于恒压低电平源Vss，第六十五薄膜晶体管T65的漏极电性连接于本级的扫描信号G(N)的输出端；
第六十六薄膜晶体管T66的栅极电性连接于下拉维持模块202的第二控制端，第六十六薄膜晶体管T66的源极电性连接于恒压低电平源Vss，第六十六薄膜晶体管T66的漏极电性连接于上拉控制模块201的输出端。
恒压低电平源Vss的电平值为-6V。
参见图3，为本发明的GOA电路的优选实施例的第一信号波形图；
参见图2、图3，本优选实施例的GOA电路使用时，当上一级的级传信号ST(N-1)为高电平，上一级的扫描信号G(N-1)为高电平时，第十一薄膜晶体管T11和第十二薄膜晶体管T12导通，第二低频交流电源LC2提供的第二低频交流电平为高电平，第一低频交流电源LC1提供的第一低频交流电平为低电平时，第十三薄膜晶体管T13导通，第十四薄膜晶体管T14关闭，上一级的扫描信号G(N-1)通过第十一薄膜晶体管T11和第十三薄膜晶体管T13给自举电容Cbt充电，使得第一参考点Q(N)上升到一较高的电平。
随后上一级的级传信号ST(N-1)转为低电平，第十一薄膜晶体管T11关闭，第一参考点Q(N)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(N)转为高电平，时钟信号CK(N)通过第二十一薄膜晶体管T21继续给自举电容Cbt充电，使得第一参考点Q(N)达到一更高的电平，本级的扫描信号G(N)和级传信号ST(N)也转为高电平。
当下一级的扫描信号G(N+1)转为高电平时，第三十一薄膜晶体管T31和第四十一薄膜晶体管T41打开，恒压低电平源Vss产生的恒压低电平传至第一参考点Q(N)，恒压低电平源Vss产生的恒压低电平传至本级的扫描信号G(N)的输出端，第一参考点Q(N)处的电压和本级的扫描信号G(N)被拉低。
由于第一参考点Q(N)转为低电平，使得第五十二薄膜晶体管T52和第五十四薄膜晶体管T54关闭，同时，第二低频交流电源LC2产生的电平使得第五十一薄膜晶体管T51和第五十三薄膜晶体管T53打开，第二低频交流电源LC2产生的电平传至第二参考点K(N)，使得第五十五薄膜晶体管T55和第五十六薄膜晶体管T56打开，恒压低电平源Vss产生的恒压低电平维持第一参考点Q(N)和本级扫描信号G(N)输出端的低电平。
参见图4，为本发明的GOA电路的优选实施例的第二信号波形图；
参见图2、图4，本优选实施例的GOA电路使用时，当上一级的级传信号ST(N-1)为高电平，上一级的扫描信号G(N-1)为高电平时，第十一薄膜晶体管T11和第十二薄膜晶体管T12导通，第一低频交流电源LC1提供的第一低频交流电平为高电平，第二低频交流电源LC2提供的第二低频交流电平为低电平时，第十三薄膜晶体管T13关闭，第十四薄膜晶体管T14导通，上一级的扫描信号G(N-1)通过第十二薄膜晶体管T12和第十四薄膜晶体管T14给自举电容Cbt充电，使得第一参考点Q(N)上升到一较高的电平。
随后上一级的级传信号ST(N-1)转为低电平，第十二薄膜晶体管T12关闭，第一参考点Q(N)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(N)转为高电平，时钟信号CK(N)通过第二十一薄膜晶体管T21继续给自举电容Cbt充电，使得第一参考点Q(N)达到一更高的电平，本级的扫描信号G(N)和级传信号ST(N)也转为高电平。
当下一级的扫描信号G(N+1)转为高电平时，第三十一薄膜晶体管T31和第四十一薄膜晶体管T41打开，恒压低电平源Vss产生的恒压低电平传至第一参考点Q(N)，恒压低电平源Vss产生的恒压低电平传至本级的扫描信号G(N)的输出端，第一参考点Q(N)处的电压和本级的扫描信号G(N)被拉低。
由于第一参考点Q(N)转为低电平，使得第六十二薄膜晶体管T62和第六十四薄膜晶体管T64关闭，同时，第一低频交流电源LC1产生的电平使得第六十一薄膜晶体管T61和第六十三薄膜晶体管T63打开，第一低频交流电源LC1产生的电平传至第三参考点P(N)，使得第六十五薄膜晶体管T65和第六十六薄膜晶体管T66打开，恒压低电平源Vss产生的恒压低电平维持第一参考点Q(N)和本级扫描信号G(N)输出端的低电平。
本发明实施例可以通过在上拉控制模块201上设置第一上拉控制单元2011和第二上拉控制单元2012，并且通过第一低频交流电源LC1和第二低频交流电源LC2控制第一上拉控制单元2011和第二上拉控制单元2012交替工作，可以抑制因薄膜晶体管长时间工作，使得其阈值电压往负值移动，进而不会使得扫描信号输出异常，影响显示。
本发明还提供一种液晶显示面板，本优选实施例的液晶显示面板包括一种GOA电路，其包括上拉控制模块201、上拉模块206、下传模块203、下拉模块205、下拉维持模块202、自举电容Cbt、第一低频交流电源LC1以及第二低频交流电源LC2。上拉控制模块201，包括第一上拉控制单元2011和第二上拉控制单元2012，上拉控制模块201用于接收上一级的扫描信号G(N-1)，并受上一级的级传信号ST(N-1)的控制生成本级的扫描电平信号；上拉模块206，用于根据本级的扫描电平信号以及本级的时钟信号CK(N)拉升本级的扫描信号G(N)；下传模块203，用于根据本级的扫描电平信号以及本级的时钟信号CK(N)生成本级的级传信号ST(N)；下拉模块205，用于根据下一级的扫描信号G(N+1)，拉低本级的扫描电平信号；下拉维持模块202，用于维持本级的扫描电平信号G(N)的低电平；自举电容Cbt设置在上拉控制模块201的输出端以及本级的扫描信号G(N)的输出端之间，用于生成本级的扫描信号G(N)的高电平；以及第一低频交流电源LC1和第二低频交流电源LC2；
其中，上拉控制模块201分别与上拉模块206、下传模块203、下拉模块205、下拉维持模块连接202，第二低频交流电源LC2与第一上拉控制单元2011连接，第一低频交流电源LC1与第二上拉控制单元2012连接。
第一低频交流电源2011提供的第一低频交流电平与第二低频交流电源2012提供的第二低频交流电平相位相反。
第一上拉控制单元2011包括第十一薄膜晶体管T11和第十三薄膜晶体管T13；
十一薄膜晶体管T11的栅极接入上一级的级传信号ST(N-1)，第十一薄膜晶体管T11的源极接入上一级的扫描信号G(N-1)，第十一薄膜晶体管T11的漏极电性连接于第十三薄膜晶体管T13的源极；
第十三薄膜晶体管T13的栅极电性连接于第二低频交流电源LC2，第十三薄膜晶体管T13的漏极电性连接于上拉控制模块201的输出端。
第二上拉控制单元2012包括第十二薄膜晶体管T12和第十四薄膜晶体管T14；
第十二薄膜晶体管T12的栅极接入上一级的级传信号ST(N-1)，第十二薄膜晶体管T12的源极接入上一级的扫描信号G(N-1)，第十二薄膜晶体管T12的漏极电性连接于第十四薄膜晶体管T14的源极；
第十四薄膜晶体管T14的栅极电性连接于第一低频交流电源LC1，第十四薄膜晶体管T14的漏极电性连接于上拉控制模块201的输出端。
上拉模块206包括第二十一薄膜晶体管T21，第二十一薄膜晶体管T21的栅极电性连接于上拉控制模块201的输出端，第二十一薄膜晶体管T21的源极接入本级的时钟信号CK(N)，第二十一薄膜晶体管T21的漏极电性连接于本级的扫描信号G(N)的输出端。
下传模块203包括第二十二薄膜晶体管T22，第二十二薄膜晶体管T22的栅极电性连接于上拉控制模块201的输出端，第二十二薄膜晶体管T22的源极接入本级的时钟信号CK(N)，第二十二薄膜晶体管T22的漏极电性连接于本级的级传信号ST(N)的输出端。
下拉模块205包括第三十一薄膜晶体管T31和第四十一薄膜晶体管T41；
第三十一薄膜晶体管T31的栅极接入下一级的扫描信号G(N+1)，第三十一薄膜晶体管T31的源极电性连接于恒压低电平源Vss，第三十一薄膜晶体管T31的漏极电性连接于本级的扫描信号G(N)的输出端；
第四十一薄膜晶体管T41的栅极接入下一级的扫描信号G(N+1)，第四十一薄膜晶体管的源极电性连接于恒压低电平源Vss，第四十一薄膜晶体管T41的漏极电性连接于上拉控制模块201的输出端。
下拉维持模块202包括第一下拉维持单元2021和第二下拉维持单元2022；
第一下拉维持单元2021包括第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第五十五薄膜晶体管T55以及第五十六薄膜晶体管T56；
第五十一薄膜晶体管T51的栅极和漏极电性连接于第二低频交流电源LC2，第五十一薄膜晶体管T51的漏极电性连接于第五十三薄膜晶体管T53的栅极和第五十二薄膜晶体管T52的漏极；
第五十二薄膜晶体管T52的栅极电性连接于上拉控制模块201的输出端，第五十二薄膜晶体管T52的源极电性连接于恒压低电平源Vss；
第五十三薄膜晶体管T53的的源极电性连接于第二低频交流电源LC2，第五十三薄膜晶体管T53的漏极电性连接于下拉维持模块202的第一控制端；
第五十四薄膜晶体管T54的源极电性连接于恒压低电平源Vss，第五十四薄膜晶体管T54的栅极电性连接于上拉控制模块201的输出端，第五十四薄膜晶体管T54的漏极电性连接于下拉维持模块202的第一控制端；
第五十五薄膜晶体管T55的栅极电性连接于下拉维持模块202的第一控制端，第五十五薄膜晶体管T55的源极电性连接于恒压低电平源Vss，第五十五薄膜晶体管T55的漏极电性连接于本级的扫描信号G(N)的输出端；
第五十六薄膜晶体管T56的栅极电性连接于下拉维持模块202的第一控制端，第五十六薄膜晶体管T56的源极电性连接于恒压低电平源Vss，第五十六薄膜晶体管T56的漏极电性连接于上拉控制模块201的输出端；
第二下拉维持单元2022包括第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、第六十四薄膜晶体管T64、第六十五薄膜晶体管T65以及第六十六薄膜晶体管T66；
第六十一薄膜晶体管T61的栅极和漏极电性连接于第一低频交流电源LC1，第六十一薄膜晶体管T61的漏极电性连接于第六十三薄膜晶体管T63的栅极和第六十二薄膜晶体管T62的漏极；
第六十二薄膜晶体管T62的栅极电性连接于上拉控制模块201的输出端，第六十二薄膜晶体管T62的源极电性连接于恒压低电平源Vss；
第六十三薄膜晶体管T63的的源极电性连接于第一低频交流电源LC1，第六十三薄膜晶体管T63的漏极电性连接于下拉维持模块202的第二控制端；
第六十四薄膜晶体管T64的源极电性连接于恒压低电平源Vss，第六十四薄膜晶体管T64的栅极电性连接于上拉控制模块201的输出端，第六十四薄膜晶体管T64的漏极电性连接于下拉维持模块202的第二控制端；
第六十五薄膜晶体管T65的栅极电性连接于下拉维持模块202的第二控制端，第六十五薄膜晶体管T65的源极电性连接于恒压低电平源Vss，第六十五薄膜晶体管T65的漏极电性连接于本级的扫描信号G(N)的输出端；
第六十六薄膜晶体管T66的栅极电性连接于下拉维持模块202的第二控制端，第六十六薄膜晶体管T66的源极电性连接于恒压低电平源Vss，第六十六薄膜晶体管T66的漏极电性连接于上拉控制模块201的输出端。
恒压低电平源Vss的电平值为-6V。
本优选实施例的液晶显示面板的工作原理跟上述优选实施例的GOA电路的工作原理一致，具体可参考上述优选实施例的GOA电路的合作原理，此处不再做赘述。
本优选实施例的液晶显示面板通过在上拉控制模块201上设置第一上拉控制单元2011和第二上拉控制单元2012，并且通过第一低频交流电源LC1和第二低频交流电源LC2控制第一上拉控制单元2011和第二上拉控制单元2012交替工作，可以抑制因薄膜晶体管长时间工作，使得其阈值电压往负值移动，进而不会使得扫描信号输出异常，影响显示。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种GOA电路，其特征在于，包括：
上拉控制模块，包括第一上拉控制单元和第二上拉控制单元，所述上拉控制模块用于接收上一级的扫描信号，并受上一级的级传信号的控制生成本级的扫描电平信号；
上拉模块，用于根据所述本级的扫描电平信号以及本级的时钟信号拉升本级的扫描信号；
下传模块，用于根据所述本级的扫描电平信号以及本级的时钟信号生成本级的级传信号；
下拉模块，用于根据下一级的扫描信号，拉低所述本级的扫描电平信号；
下拉维持模块，用于维持所述本级的扫描电平信号的低电平；
自举电容，用于生成所述本级的扫描信号的高电平；以及，
第一低频交流电源和第二低频交流电源；其中，所述上拉控制模块分别与所述上拉模块、所述下传模块、所述下拉模块、所述下拉维持模块连接，所述第二低频交流电源与所述第一上拉控制单元连接，所述第一低频交流电源与所述第二上拉控制单元连接。
2.根据权利要求1所述的GOA电路，其特征在于，所述第一低频交流电源提供的第一低频交流电平与所述第二低频交流电源提供的第二低频交流电平相位相反。
3.根据权利要求1所述的GOA电路，其特征在于，所述第一上拉控制单元包括第十一薄膜晶体管和第十三薄膜晶体管；
所述十一薄膜晶体管的栅极接入所述上一级的级传信号，所述第十一薄膜晶体管的源极接入所述上一级的扫描信号，所述第十一薄膜晶体管的漏极电性连接于所述第十三薄膜晶体管的源极；
所述第十三薄膜晶体管的栅极电性连接于所述第二低频交流电源，所述第十三薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端。
4.根据权利要求1所述的GOA电路，其特征在于，所述第二上拉控制单元包括第十二薄膜晶体管和第十四薄膜晶体管；
所述十二薄膜晶体管的栅极接入所述上一级的级传信号，所述第十二薄膜晶体管的源极接入所述上一级的扫描信号，所述第十二薄膜晶体管的漏极电性连接于所述第十四薄膜晶体管的源极；
所述第十四薄膜晶体管的栅极电性连接于所述第一低频交流电源，所述第十四薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端。
5.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第二十一薄膜晶体管的源极接入所述本级的时钟信号，所述第二十一薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端。
6.根据权利要求1所述的GOA电路，其特征在于，所述下传模块包括第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第二十二薄膜晶体管的源极接入所述本级的时钟信号，所述第二十二薄膜晶体管的漏极电性连接于所述本级的级传信号的输出端。
7.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第三十一薄膜晶体管和第四十一薄膜晶体管；
所述第三十一薄膜晶体管的栅极接入下一级的扫描信号，所述第三十一薄膜晶体管的源极电性连接于恒压低电平源，所述第三十一薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端；
所述第四十一薄膜晶体管的栅极接入所述下一级的扫描信号，所述第四十一薄膜晶体管的源极电性连接于所述恒压低电平源，所述第四十一薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端。
8.根据权利要求7所述的GOA电路，其特征在于，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元；
所述第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第五十五薄膜晶体管以及第五十六薄膜晶体管；
所述第五十一薄膜晶体管的栅极和漏极电性连接于所述第二低频交流电源，所述第五十一薄膜晶体管的漏极电性连接于所述第五十三薄膜晶体管的栅极和所述第五十二薄膜晶体管的漏极；
所述第五十二薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第五十二薄膜晶体管的源极电性连接于所述恒压低电平源；
所述第五十三薄膜晶体管的的源极电性连接于所述第二低频交流电源，所述第五十三薄膜晶体管的漏极电性连接于所述下拉维持模块的第一控制端；
所述第五十四薄膜晶体管的源极电性连接于所述恒压低电平源，所述第五十四薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第五十四薄膜晶体管的漏极电性连接于所述下拉维持模块的第一控制端；
所述第五十五薄膜晶体管的栅极电性连接于所述下拉维持模块的第一控制端，所述第五十五薄膜晶体管的源极电性连接于所述恒压低电平源，所述第五十五薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端；
所述第五十六薄膜晶体管的栅极电性连接于所述下拉维持模块的第一控制端，所述第五十六薄膜晶体管的源极电性连接于所述恒压低电平源，所述第五十六薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端；
所述第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第六十五薄膜晶体管以及第六十六薄膜晶体管；
所述第六十一薄膜晶体管的栅极和漏极电性连接于所述第一低频交流电源，所述第六十一薄膜晶体管的漏极电性连接于所述第六十三薄膜晶体管的栅极和所述第六十二薄膜晶体管的漏极；
所述第六十二薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第六十二薄膜晶体管的源极电性连接于所述恒压低电平源；
所述第六十三薄膜晶体管的的源极电性连接于所述第一低频交流电源，所述第六十三薄膜晶体管的漏极电性连接于所述下拉维持模块的第二控制端；
所述第六十四薄膜晶体管的源极电性连接于所述恒压低电平源，所述第六十四薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第六十四薄膜晶体管的漏极电性连接于所述下拉维持模块的第二控制端；
所述第六十五薄膜晶体管的栅极电性连接于所述下拉维持模块的第二控制端，所述第六十五薄膜晶体管的源极电性连接于所述恒压低电平源，所述第六十五薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端；
所述第六十六薄膜晶体管的栅极电性连接于所述下拉维持模块的第二控制端，所述第六十六薄膜晶体管的源极电性连接于所述恒压低电平源，所述第六十六薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端。
9.根据权利要求7所述的GOA电路，其特征在于，所述恒压低电平源的电平值为-6V。
10.根据权利要求1所述的液晶显示面板，其特征在于，包括权利要求1-9任一所述的GOA电路。
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