CN111477156A - Goa电路及显示面板 - Google Patents

Abstract

本申请公开一种GOA电路以及显示面板，该GOA电路包括多级级联的GOA单元，每一级GOA单元均包括上拉控制模块，所述上拉控制模块接入上一级级传信号以及多个控制信号，并电性连接于第一节点；其中，所述多个控制信号交替输出高电平，使得所述上拉控制模块在所述上一级级传信号的控制下将相应所述控制信号输出至第一节点。该方案能够维持第一节点的稳定性，进而提高GOA电路的稳定性。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。此外，GOA电路结构复杂，信号线众多且排布密集，因而对GOA电路稳定性的要求很高。但是，现有技术中的GOA电路因晶体管负偏或漏电流等的影响，极易造成GOA电路不稳定。

发明内容

本申请实施例提供一种GOA电路及显示面板，能够提高GOA电路的稳定性。

本申请提供了一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉控制模块、下传模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块以及第二下拉维持模块；

所述上拉控制模块接入上一级级传信号以及多个交替输出高电平的控制信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下，将相应所述控制信号输出至所述第一节点；

所述下传模块接入高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位以及所述高频时钟信号的控制下输出本级级传信号；

所述上拉模块接入所述高频时钟信号，并电性连接于所述第一节点和第二节点，用于在所述第一节点的电位以及所述高频时钟信号的控制下输出本级扫描信号；

所述第一下拉模块接入下一级扫描信号以及第一参考低电平信号，并电性连接于所述第一节点，用于在所述下一级扫描信号以及所述第一参考低电平信号的控制下下拉所述第一节点的电位；

所述第二下拉模块接入起始信号以及所述第一参考低电平信号，并电性连接于所述第一节点，用于在所述起始信号以及所述第一参考低电平信号的控制下下拉所述第一节点的电位；

所述第一下拉维持模块接入所述第一参考低电平信号、第二参考低电平信号以及第一低频时钟信号，并电性连接于所述第一节点以及所述第二节点，用于在所述第一参考低电平信号、所述第二参考低电平信号以及所述第一低频时钟信号的控制下维持所述第一节点和所述本级扫描信号的低电位；

所述第二下拉维持模块接入所述第一参考低电平信号、所述第二参考低电平信号以及第二低频时钟信号，并电性连接于所述第一节点以及所述第二节点，用于在所述第一参考低电平信号、所述第二参考低电平信号以及所述第二低频时钟信号的控制下维持所述第一节点和所述本级扫描信号的低电位。

在本申请提供的GOA电路中，所述上拉控制模块包括多个与所述控制信号一一对应的晶体管；

每一所述晶体管的栅极均接入所述上一级级传信号，每一所述第一晶体管的漏极均接入相应所述控制信号，每一所述晶体管的源极均电性连接于所述第一节点。

在本申请提供的GOA电路中，所述控制信号包括第一控制信号与第二控制信号，所述上拉控制模块包括第一晶体管与第二晶体管；

所述第一晶体管的栅极与所述第二晶体管的栅极均接入所述上一级级传信号，所述第一晶体管的源极接入所述第一控制信号，所述第二晶体管的源极接入所述第二控制信号，所述第一晶体管的漏极与所述第二晶体管的漏极均电性连接于所述第一节点。

在本申请提供的GOA电路中，当所述第一控制信号输出高电平时，所述第二控制信号关闭；当所述第一控制信号关闭时，所述第二控制信号输出高电平。

在本申请提供的GOA电路中，所述下传模块包括第三晶体管；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极接入所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级级传信号。

在本申请提供的GOA电路中，所述第一下拉模块包括第五晶体管；

所述第五晶体管的栅极接入所述下一级扫描信号，所述第五晶体管的源极接入所述第一参考低电平信号，所述第五晶体管的漏极电性连接于所述第一节点。

在本申请提供的GOA电路中，所述第二下拉模块包括第六晶体管；

所述第六晶体管的栅极接入所述起始信号，所述第六晶体管的源极接入所述第一参考低电平信号，所述第六晶体管的漏极电性连接于所述第一节点。

在本申请提供的GOA电路中，所述第一下拉维持单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的漏极以及所述第十晶体管的漏极均电性连接于第三节点；所述第七晶体管的源极、所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号；所述第七晶体管的漏极、所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的漏极电性连接于所述第二节点；所述第八晶体管的源极电性连接于所述第二参考低电平信号；所述第九晶体管的栅极、所述第十一晶体管的漏极与所述第十二晶体管的漏极电性连接；所述第九晶体管的源极、所述第十一晶体管的栅极、所述第十一晶体管的源极均接入所述第一低频时钟信号。

在本申请提供的GOA电路中，所述第二下拉维持单元包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管以及第十八晶体管；

所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的漏极以及所述第十六晶体管的漏极均电性连接于第四节点；所述第十三晶体管的源极、所述第十六晶体管的源极以及所述第十八晶体管的源极均电性连接于所述第一参考低电平信号；所述第十三晶体管的漏极、所述第十六晶体管的栅极以及所述第十八晶体管的栅极均电性连接于所述第一节点；所述第十四晶体管的漏极电性连接于所述第二节点；所述第十四晶体管的源极电性连接于所述第二参考低电平信号；所述第十五晶体管的栅极、所述第十七晶体管的漏极与所述第十八晶体管的漏极电性连接；所述第十五晶体管的源极、所述第十七晶体管的栅极、所述第十七晶体管的源极均接入所述第二低频时钟信号。

相应的，本申请还提供一种显示面板，其包括以上任一项所述的GOA电路。

本申请公开一种GOA电路以及显示面板，该GOA电路包括多级级联的GOA单元，每一级GOA单元均包括上拉控制模块、下传模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块以及第二下拉维持模块，其中上拉控制模块接入上一级级传信号以及多个控制信号，并电性连接于第一节点，所述多个控制信号交替输出高电平，使得所述上拉控制模块在所述上一级级传信号的控制下将相应控制信号输出至第一节点。该方案能够维持第一节点的稳定性，进而提高GOA电路的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路中一GOA单元的结构示意图；

图2为本申请实施例提供的GOA电路中一GOA单元的第一电路示意图；

图3为本申请实施例提供的GOA电路中一GOA单元的第二电路示意图；

图4为本申请实施例提供的图3中的控制信号时序图；

图5为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“第一”与“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”与“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括P型晶体管与/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。本申请实施例均以N型晶体管为例进行说明。

请参阅图1，图1为本申请实施例提供的GOA电路中一GOA单元的结构示意图。如图1所示，该GOA单元包括：上拉控制模块101、下传模块102、上拉模块103、第一下拉模块104、第二下拉模块105、第一下拉维持模块106以及第二下拉维持模块107。

其中，上拉控制模块101接入上一级级传信号ST(n-4)以及多个交替输出高电平的控制信号LC，并电性连接于第一节点Q(n)，用于在上一级级传信号ST(n-4)的控制下，将相应控制信号LC输出至第一节点Q(n)。

其中，下传模块102接入高频时钟信号CK，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级级传信号ST(n)。

其中，上拉模块103接入高频时钟信号CK，并电性连接于第一节点Q(n)，和第二节点M(n)，用于在第一节点Q(n)的电位控制下输出本级扫描信号G(n)；

其中，第一下拉模块104接入下一级扫描信号G(n+4)以及第一参考低电平信号VSSQ，并电性连接于第一节点Q(n)，用于在下一级扫描信号G(n+4)以及第一参考低电平信号VSSQ的控制下下拉第一节点Q(n)的电位；

其中，第二下拉模块105接入起始信号STV以及第一参考低电平信号VSSQ，并电性连接于第一节点Q(n)，用于在起始信号STV以及第一参考低电平信号VSSQ的控制下下拉第一节点Q(n)的电位。

其中，第一下拉维持模块106接入第一参考低电平信号VSSQ、第二参考低电平信号VSSG以及第一低频时钟信号K1，并电性连接于第一节点Q(n)以及第二节点M(n)，用于根据第一参考低电平信号VSSQ、第二参考低电平信号VSSG以及第一低频时钟信号K1维持第一节点Q(n)和本级扫描信号G(n)的低电位。

其中，第二下拉维持模块107接入第一参考低电平信号VSSQ、第二参考低电平信号VSSG以及第二低频时钟信号K2，并电性连接于第一节点Q(n)以及第二节M(n)点，用于根据第一参考低电平信号VSSQ、第二参考低电平信号VSSG以及第二低频时钟信号K2维持第一节点Q(n)和本级扫描信号G(n)的低电位。

本申请实施例提供的GOA电路通过将上拉控制模块101接入上一级级传信号ST(n-4)以及多个控制信号LC，并电性连接于第一节点Q(n)，多个控制信号LC交替输出高电平至第一节点Q(n)，从而保持第一节点Q(n)的稳定性，进而提高GOA电路的稳定性。

请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一电路示意图。如图2所示，上拉控制模块101接入多个控制信号LC，多个控制信号LC交替输出高电平至第一节点Q(n)。相应的，上拉控制模块101包括多个与控制信号LC一一对应的晶体管T。每一晶体管T的栅极均接入上一级级传信号。每一晶体管T的源极极均接入相应控制信号LC。每一晶体管T的漏极均电性连接于第一节点Q(n)。其中，晶体管T以及接入的控制信号LC的数量可根据实际需求进行设置；多个控制信号LC交替输出高电平的时间可根据实际需求进行设置；本申请对此均不作具体限定。

可以理解的是，由于上一级级传信号ST(n-4)长时间处于低电平状态，当晶体管T的源极一直接入高电平时，容易发生负偏，而当晶体管T负偏严重时，第一节点Q(n)会发生漏电，造成本级扫描信号G(n)输出异常，进而影响GOA电路的稳定性。在本申请实施例中，由于与每一晶体管T对应的控制信号LC交替输出高电平，当上一级级传信号ST(n)处于低电平状态时，每一晶体管T承受的负偏压力减少；当上一级级传信号ST(n-4)处于高电平状态时，多个晶体管T在相应控制信号LC的控制下交替输出高电平至第一节点Q(n)，从而拉高第一节点Q(n)的电位。即，上拉控制模块101在上拉第一节点Q(n)的电位的同时能够减少每一晶体管T的负偏，避免第一节点Q(n)处漏点，进而提高GOA电路的稳定性。

下传模块102包括第三晶体管T3。第三晶体管T3的栅极电性连接于第一节点Q(n)。第三晶体管T3的源极接入高频时钟信号CK。第三晶体管T3的漏极电性连接于本级级传信号ST(n)。当第一节点Q(n)的电位被拉高时，第三晶体管T3打开，并利用高频时钟信号CK输出本级级传信号ST(n)。

上拉模块103包括第四晶体管T4以及自举电容Cb。第四晶体管T4的栅极电性连接于第一节点Q(n)。第四晶体管T4的源极接入高频时钟信号CK。第四晶体管T4的漏极电性连接于第二节点M(n)。当第一节点Q(n)的电位被拉高时，第四晶体管T4打开，并利用高频时钟信号CK输出本级扫描信号G(n)。自举电容Cb的第一端电性连接于第一节点Q(n)，自举电容Cb的第二端电性连接于第二节点M(n)。其中，自举电容Cb，用于在本级扫描信号输出高电平期间使得第一节点Q(n)的电位抬升并保持抬升后的电位。

第一下拉模块104包括第五晶体管T5。第五晶体管T5的栅极接入下一级扫描信号G(N+4)。第五晶体管T5的源极接入第一参考低电平信号VSSQ。第五晶体管T5的漏极电性连接于第一节点Q(n)。

第二下拉模块105包括第六晶体管T6。第六晶体管T6的栅极接入起始信号STV。第六晶体管T6的源极接入第一参考低电平信号VSSQ。第六晶体管T6的漏极电性连接于第一节点Q(n)。

第一下拉维持单元106包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12。

其中，第七晶体管T7的栅极、第八晶体管T8的栅极、第九晶体管T9的漏极以及第十晶体管T10的漏极均电性连接于第三节点P(n)。第七晶体管T7的源极、第十晶体管T10的源极以及第十二晶体管T12的源极均电性连接于第一参考低电平信号VSSQ。第七晶体管T7的漏极、第十晶体管T10的栅极以及第十二晶体管T12的栅极均电性连接于第一节点Q(n)。第八晶体管T8的漏极电性连接于第二节点M(n)。第八晶体管T8的源极电性连接于第二参考低电平信号VSSG。第九晶体管T9的栅极、第十一晶体管T11的漏极与第十二晶体管T12的漏极电性连接。第九晶体管T9的源极、第十一晶体管T11的栅极、第十一晶体管T11的源极均接入第一低频时钟信号VSSQ。

第二下拉维持单元107包括第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17以及第十八晶体管T18。

其中，第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的漏极以及第十六晶体管T16的漏极均电性连接于第四节点Kn。第十三晶体管T13的源极、第十六晶体管T16的源极以及第十八晶体管T18的源极均电性连接于第一参考低电平信号VSSQ。第十三晶体管T13的漏极、第十六晶体管T16的栅极以及第十八晶体管T18的栅极均电性连接于第一节点Q(n)。第十四晶体管T14的漏极电性连接于第二节点M(n)。第十四晶体管T14的源极电性连接于第二参考低电平信号VSSG。第十五晶体管T15的栅极、第十七晶体管T17的漏极与第十八晶体管T18的漏极电性连接。第十五晶体管T15的源极、第十七晶体管T17的栅极、第十七晶体管T17的源极均接入第二低频时钟信号K2。

可以理解的是，第一下拉模块104与第二下拉模块105对称设置，均用于下拉第一节点Q(n)的电位。第一下拉维持模块106与第二下拉维持模块107对称设置，均用于维持第一节点Q(n)以及本级扫描信号G(n)的低电位。该设置提高了GOA电路的均匀性，进而提高了GOA电路的稳定性。

此外，在本申请实施例中，第一下拉维持模块106中的第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12构成一个反相器，在第一低频时钟信号K1的控制下，使得第三节点P(n)的电位与第一节点Q(n)的电位保持反相。在上拉控制模块101拉高第一节点Q(n)的电位时，第一下拉维持模块106将第三节点P(n)的电位下拉至第一参考低电平信号VSSQ；在第一节点Q(n)电位被下拉后，利用第一低频时钟信号K1周期性抬升第三节点P(n)的电位，以将第一节点Q(n)的电位维持在第一参考低电平信号VSSQ。

第二下拉维持模块107中的第十五晶体管T15、第十六晶体管T16、第十七晶体管T17以及第十八晶体管T18构成一个反相器，在第二低频时钟信号K2的控制下，使得第四节点Kn的电位与第一节点的电位保持反相。在上拉控制模块101拉高第一节点Q(n)的电位时，第二下拉维持模块107将第四节点Kn的电位下拉至第一参考低电平信号VSSQ；在第一节点Q(n)电位被下拉后，利用第二低频时钟信号K2周期性抬升第四节点Kn的电位，以将第一节点Q(n)的电位维持在第一参考低电平信号VSSQ。

需要说明的是，第一下拉维持模块106和第二下拉维持模块107可以同时工作，以维持第一节点Q(n)以及本级扫描信号G(n)的低电位，也可以通过控制第一低频时钟信号K1和第二低频时钟信号K2使得第一下拉维持模块106和第二下拉维持模块107进行交替工作，提高GOA电路本申请在此不再赘述。

本申请实施例提供一种GOA电路，该GOA电路包括多级级联的GOA单元，每一级GOA单元均包括上拉控制模块、下传模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块以及第二下拉维持模块。其中上拉控制模块101包括多个与控制信号LC一一对应的晶体管T，使得多个晶体管T交替工作，减小了每一晶体管T的负偏压力，避免第一节点Q(n)发生漏电，进而提高了GOA电路的稳定性。

此外，在本申请实施例中，GOA电路中的晶体管可以是低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。具体可根据实际需求进行设置，本申请实施例对此不作限定。

在一些实施例中，请参阅图3，图3本申请实施例提供的GOA电路中一GOA单元的第二电路示意图。如图3所示，上拉控制模块101包括第一晶体管T1与第二晶体管T2；控制信号LC包括第一控制信号LC1与第二控制信号LC2。

其中，第一晶体管T1的栅极与第二晶体管T2的栅极均接入上一级级传信号ST(n-4)。第一晶体管T1的源极接入第一控制信号LC1。第二晶体管T2的源极接入第二控制信号LC2。第一晶体管T1的漏极与第二晶体管T2的漏极均电性连接于第一节点Q(n)。

进一步的，请参阅图4，第一控制信号LC1和第二控制信号LC2交替输出高电平。具体的，当第一控制信号LC1输出高电平VGH时，第二控制信号LC2关闭，处于无信号输出状态；当第一控制信号LC1关闭时，第二控制信号LC2输出高电平VGH；使得第一晶体管T1与第二晶体管T2在第一控制信号LC1以及第二控制信号LC2的作用下交替输出高电平VGH至第一节点Q(n)。即，第一晶体管T1和第二晶体管T2交替工作，减小第一晶体管T1或第二晶体管T2的负偏压力，进而提高GOA电路的稳定性。

请参阅图5，图5为本申请实施例提供的显示面板的结构示意图。如图5所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构与原理类似，这里不再赘述。需要说明的是，本申请实施例提供的显示面板以GOA电路200设置在显示区域100一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板的实际需求采用双侧驱动或其他驱动方式，本申请对此作具体限定。

本申请提供一种显示面板，该显示面板包括GOA电路200，该GOA电路200包括多级级联的GOA单元，每一级GOA单元均包括上拉控制模块、下传模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块以及第二下拉维持模块，其中上拉控制模块接入上一级级传信号以及多个控制信号，并电性连接于第一节点。其中，多个控制信号交替输出高电平，使得上拉控制模块在上一级级传信号的控制下将相应控制信号输出至第一节点，从而保持第一节点的稳定性，进而提高GOA电路的稳定性。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉控制模块、下传模块、上拉模块、第一下拉模块、第二下拉模块、第一下拉维持模块以及第二下拉维持模块；

所述上拉控制模块接入上一级级传信号以及多个交替输出高电平的控制信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下，将相应所述控制信号输出至所述第一节点；

所述下传模块接入高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位以及所述高频时钟信号的控制下输出本级级传信号；

所述上拉模块接入所述高频时钟信号，并电性连接于所述第一节点和第二节点，用于在所述第一节点的电位以及所述高频时钟信号的控制下输出本级扫描信号；

所述第一下拉模块接入下一级扫描信号以及第一参考低电平信号，并电性连接于所述第一节点，用于在所述下一级扫描信号以及所述第一参考低电平信号的控制下下拉所述第一节点的电位；

所述第二下拉模块接入起始信号以及所述第一参考低电平信号，并电性连接于所述第一节点，用于在所述起始信号以及所述第一参考低电平信号的控制下下拉所述第一节点的电位；

所述第一下拉维持模块接入所述第一参考低电平信号、第二参考低电平信号以及第一低频时钟信号，并电性连接于所述第一节点以及所述第二节点，用于在所述第一参考低电平信号、所述第二参考低电平信号以及所述第一低频时钟信号的控制下维持所述第一节点和所述本级扫描信号的低电位；

所述第二下拉维持模块接入所述第一参考低电平信号、所述第二参考低电平信号以及第二低频时钟信号，并电性连接于所述第一节点以及所述第二节点，用于在所述第一参考低电平信号、所述第二参考低电平信号以及所述第二低频时钟信号的控制下维持所述第一节点和所述本级扫描信号的低电位。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括多个与所述控制信号一一对应的晶体管；

每一所述晶体管的栅极均接入所述上一级级传信号，每一所述第一晶体管的漏极均接入相应所述控制信号，每一所述晶体管的源极均电性连接于所述第一节点。

3.根据权利要求2所述的GOA电路，其特征在于，所述控制信号包括第一控制信号与第二控制信号，所述上拉控制模块包括第一晶体管与第二晶体管；

所述第一晶体管的栅极与所述第二晶体管的栅极均接入所述上一级级传信号，所述第一晶体管的源极接入所述第一控制信号，所述第二晶体管的源极接入所述第二控制信号，所述第一晶体管的漏极与所述第二晶体管的漏极均电性连接于所述第一节点。

4.根据权利要求3所述的GOA电路，其特征在于，当所述第一控制信号输出高电平时，所述第二控制信号关闭；当所述第一控制信号关闭时，所述第二控制信号输出高电平。

5.根据权利要求1所述的GOA电路，其特征在于，所述下传模块包括第三晶体管；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极接入所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级级传信号。

6.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉模块包括第五晶体管；

所述第五晶体管的栅极接入所述下一级扫描信号，所述第五晶体管的源极接入所述第一参考低电平信号，所述第五晶体管的漏极电性连接于所述第一节点。

7.根据权利要求1所述的GOA电路，其特征在于，所述第二下拉模块包括第六晶体管；

所述第六晶体管的栅极接入所述起始信号，所述第六晶体管的源极接入所述第一参考低电平信号，所述第六晶体管的漏极电性连接于所述第一节点。

8.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉维持单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的漏极以及所述第十晶体管的漏极均电性连接于第三节点；所述第七晶体管的源极、所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号；所述第七晶体管的漏极、所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的漏极电性连接于所述第二节点；所述第八晶体管的源极电性连接于所述第二参考低电平信号；所述第九晶体管的栅极、所述第十一晶体管的漏极与所述第十二晶体管的漏极电性连接；所述第九晶体管的源极、所述第十一晶体管的栅极、所述第十一晶体管的源极均接入所述第一低频时钟信号。

9.根据权利要求1所述的GOA电路，其特征在于，所述第二下拉维持单元包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管以及第十八晶体管；

所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的漏极以及所述第十六晶体管的漏极均电性连接于第四节点；所述第十三晶体管的源极、所述第十六晶体管的源极以及所述第十八晶体管的源极均电性连接于所述第一参考低电平信号；所述第十三晶体管的漏极、所述第十六晶体管的栅极以及所述第十八晶体管的栅极均电性连接于所述第一节点；所述第十四晶体管的漏极电性连接于所述第二节点；所述第十四晶体管的源极电性连接于所述第二参考低电平信号；所述第十五晶体管的栅极、所述第十七晶体管的漏极与所述第十八晶体管的漏极电性连接；所述第十五晶体管的源极、所述第十七晶体管的栅极、所述第十七晶体管的源极均接入所述第二低频时钟信号。

10.一种显示面板，其特征在于，包括如权利要求1-9中任意一项所述的GOA电路。

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