CN110619839A - 栅极驱动电路以及移位暂存器的控制方法 - Google Patents

栅极驱动电路以及移位暂存器的控制方法 Download PDF

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Abstract

一种栅极驱动电路以及移位暂存器的控制方法，其中栅极驱动电路包含多级且串接的多个移位暂存器，其中第n级移位暂存器包含驱动电路、上拉电路以及第一辅助稳压电路。驱动电路电性耦接至输出端以及第一节点，上拉电路电性耦接至驱动电路。第一辅助稳压电路电性耦接至上拉电路以及第二节点，用以接收控制信号以及第二节点对应的第二电压。

Description

栅极驱动电路以及移位暂存器的控制方法
技术领域
本公开文件涉及一种栅极驱动电路以及移位暂存器的控制方法，特别涉及一种用于不同更新率的栅极驱动电路以及移位暂存器的控制方法。
背景技术
一般而言，显示装置中的栅极驱动电路是由多级且串接的移位暂存器组成，每级移位暂存器用以输出当级的栅极驱动信号，并通过此栅极驱动信号开启对应的像素列，使得该像素列中的每一像素皆能写入显示数据。
近年来，为了满足消费者的需求，高分辨率的高阶显示面板可维持画面品质，通常采用较高画面更新率(Frame Rate)，例如120Hz的画面更新率。但面板厂商为了符合不同客户的需求，也会需要提供较低画面更新率，例如60Hz的画面更新率。因此，需要一种可以符合不同画面更新率的显示面板。
发明内容
本公开的第一实施方式是在提供一种栅极驱动电路，包含多级且串接的多个移位暂存器，其中第n级移位暂存器包含：驱动电路、上拉电路以及第一辅助稳压电路。驱动电路电性耦接至输出端以及第一节点，用以接收时脉信号并且根据时脉信号输出栅极信号。上拉电路电性耦接至驱动电路。第一辅助稳压电路电性耦接至上拉电路以及第二节点，用以接收控制信号以及第二节点对应的第二电压。
本公开的第二实施方式是在提供一种移位暂存器的控制方法，包含：当移位暂存电路操作于第一更新率时，控制信号切换至致能位准(电平)，使得第一辅助稳压电路将第一节点的电压维持在第二低电压；以及当移位暂存电路操作于第二更新率时，控制信号切换至禁能位准，以减少于移位暂存电路的第一节点上的漏电流。其中，第一辅助稳压电路包含第一晶体管以及第二晶体管。
本公开栅极驱动电路以及移位暂存器的控制方法主要是提升显示面板在较高更新率的稳压能力，以及利用新的电路设计让显示面板在较低更新率时，可以减少晶体管的漏电问题，达到让显示面板可以操作于不同画面更新率的技术效果。
附图说明
为让公开文件的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：
图1为根据本公开文件一实施例的栅极驱动电路的电路方框图；
图2为根据本公开文件一实施例的移位暂存器的电路图；
图3为根据本公开文件一实施例的移位暂存器的运行时序图；以及
图4为根据本公开文件一实施例的移位暂存器的控制方法的流程图。
附图标记说明：
100：栅极驱动电路
200、SR1～SRn：移位暂存器
210：驱动电路
220：上拉电路
230：下拉电路
240、260：稳压控制电路
250、270：稳压电路
251、271：辅助稳压电路
280：重置电路
Q、S、P、K：节点
G1～Gn、G(n+4)：栅极信号
HC1～HCn：时脉信号
T21、T11、T12、T31、T32、T33、T34、T35、T41、T51、T52、T53、T54、T55、T56、T61、T62、T63、T64、T65、T66、T42a、T42b、T42c、T43a、T43b、T43c、T44：晶体管
S(n)、S(n+4)、S(n-4)：传递信号
VSS1、VSS2：低电压
OUT：输出端
LC1、LC2：操作信号
Q(n)、Q(n-2)、P(n)、K(n)：电压信号
CTL：控制信号
ST：起始信号
V1：第一电压
V2：工作电压
VGHD：高电压
PH：高准位
PL：低准位
C：电容
400：移位暂存器的控制方法
S410～S420：步骤
具体实施方式
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
请参阅图1。图1为根据本公开文件一实施例的栅极驱动电路100的电路方框图。如图1所示出，栅极驱动电路100包含多级且串接的多个移位暂存器SR1、SR2、SR3、SR4、SR5、SR6……、SRn。每一移位暂存器SR1～SRn分别输出对应的栅极信号G1、G2、G3、G4、G5、G6……、Gn，并且每一移位暂存器SR1～SRn分别电性耦接至对应的时脉信号HC1、HC2、HC3、HC4、HC5、HC6……、HCn。
进一步参考图2，图2为根据本公开文件一实施例的移位暂存器200的电路图。如图2所示出，移位暂存器200包含驱动电路210、上拉电路220、下拉电路230、稳压控制电路240及260、稳压电路250及270、辅助稳压电路251及271以及重置电路280。驱动电路210电性耦接至输出端OUT以及节点Q，上拉电路220电性耦接至驱动电路210、稳压电路250及270以及辅助稳压电路251及271。下拉电路230电性耦接至驱动电路210以及节点Q，稳压电路250电性耦接至节点S、上拉电路220以及该辅助稳压电路251，稳压电路270电性耦接至节点S、上拉电路220以及辅助稳压电路270。稳压控制电路240电性耦接至辅助稳压电路251，稳压控制电路260电性耦接至辅助稳压电路271，重置电路280电性耦接至上拉电路220。
承上述，驱动电路210用以接收时脉信号HCn并且根据时脉信号HCn输出栅极信号Gn。于此实施例中，移位暂存器以第5级移位暂存器(n＝5)为例，因此驱动电路210用以根据时脉信号HC5输出栅极信号G5。驱动电路210包含晶体管T21，晶体管T21的第一端用以接收时脉信号HCn(在此情况中，晶体管T21的第一端用以接收时脉信号HC5)，晶体管T21的第二端电性耦接至输出端OUT，晶体管T21的控制端电性耦接至节点Q。
承上述，上拉电路220用以接收时脉信号HCn、高电压VGHD以及节点S的第(n-4)级传递信号S(n-4)，并将节点Q的第n级电压信号Q(n)抬升至高准位。上拉电路220包含晶体管T11及T12。晶体管T11的第一端用以接收高电压VGHD，晶体管T11的第二端电性耦接至节点Q，晶体管T11的控制端用以接收第(n-4)级传递信号S(n-4)。晶体管T12的第一端用以接收时脉信号HCn，晶体管T12的第二端电性耦接至节点S，晶体管T12的控制端电性耦接至晶体管T11的第二端。于此实施例中，晶体管T11的控制端用以接收第1级传递信号S1，晶体管T21的第一端用以接收时脉信号HC5。
承上述，下拉电路230用以接收第(n+4)级传递信号S(n+4)以及第(n+4)级栅极信号G(n+4)，并将栅极信号Gn拉低至低电压VSS1以及节点Q的第n级电压信号Q(n)拉低至低电压VSS2。下拉电路230包含晶体管T31及T41。晶体管T31的第一端电性耦接至输出端OUT，晶体管T31的第二端电性耦接至低电压VSS1，晶体管T31的控制端用以接收第(n+4)级栅极信号G(n+4)。晶体管T41的第一端电性耦接至节点Q，晶体管T41的第二端性耦接至低电压VSS2，晶体管T41的控制端用以接收第(n+4)级传递信号S(n+4)。于此实施例中，晶体管T31的控制端用以接收第9级栅极信号G9，晶体管T41的控制端用以接收第9级传递信号S9。
承上述，稳压控制电路240用以接收第一操作信号LC1、节点Q的第n级电压信号Q(n)以及节点Q的第(n-2)级电压信号Q(n-2)，并控制辅助稳压电路251以及稳压电路250。稳压控制电路240包含晶体管T51、T52、T53、T54、T55及T56。晶体管T51的第一端电性耦接至晶体管T51的控制端，晶体管T51的控制端用以接收操作信号LC1。晶体管T52的第一端电性耦接至晶体管T51的第一端，晶体管T52的第二端电性耦接至节点P，晶体管T52的控制端电性耦接至晶体管T51的第二端。
承上述，晶体管T53的第一端电性耦接至晶体管T52的控制端，晶体管T53的第二端电性耦接至低电压VSS2，晶体管T53的控制端用以接收节点Q的第n级电压信号Q(n)。晶体管T54的第一端电性耦接至节点P，晶体管T54的第二端电性耦接至低电压VSS2，晶体管T54的控制端用以接收节点Q的第n级电压信号Q(n)。晶体管T55的第一端电性耦接至晶体管T51的第二端，晶体管T55的第二端电性耦接至低电压VSS2，晶体管T55的控制端用以接收节点Q的第(n-2)级电压信号Q(n-2)。晶体管T56的第一端电性耦接至节点P，晶体管T56的第二端电性耦接至低电压VSS2，晶体管T56的控制端用以接收节点Q的第(n-2)级电压信号Q(n-2)。于此实施例中，晶体管T53及T54的控制端用以接收第5级电压信号Q(5)，晶体管T55及T56的控制端用以接收第3级电压信号Q(3)。
承上述，稳压电路250用以接收节点P的电压信号P(n)，并将栅极信号G(n)维持在低电压VSS1，以及节点Q的第n级电压信号Q(n)以及节点S的第n级传递信号S(n)维持在低电压VSS2。稳压电路250包含晶体管T42a、T32及T34以及电容C。电容C的第一端电性耦接至节点Q，电容C的第二端电性耦接至输出端OUT。晶体管T42a的第一端电性耦接至电容C的第一端，晶体管T42a的第二端电性耦接至低电压VSS2，晶体管T42a的控制端用以接收节点P的第n级电压信号P(n)。晶体管T32的第一端电性耦接至电容C的第二端，晶体管T32的第二端电性耦接至低电压VSS1，晶体管T32的控制端用以接收节点P的第n级电压信号P(n)。晶体管T34的第一端电性耦接至节点S，晶体管T34的第二端电性耦接至低电压VSS2，晶体管T34的控制端用以接收节点P的第n级电压信号P(n)。
承上述，辅助稳压电路251用以接收控制信号CTL，并根据控制信号CTL将节点Q的第n级电压Q(n)维持在低电压VSS2。辅助稳压电路251包含晶体管T42b及T42c。晶体管T42b的第一端电性耦接至节点Q，晶体管T42b的控制端用以接收节点P的第n级电压信号P(n)。晶体管T42c的第一端电性耦接至晶体管T42b的第二端，晶体管T42c的第二端电性耦接至低电压VSS2，晶体管T42c的控制端用以接收控制信号CTL。
承上述，稳压控制电路260用以接收第一操作信号LC2、节点Q的第n级电压信号Q(n)以及节点Q的第(n-2)级电压信号Q(n-2)，并控制辅助稳压电路271以及稳压电路270。稳压控制电路260包含晶体管T61、T62、T63、T64、T65及T66。晶体管T61的第一端电性耦接至晶体管T61的控制端，晶体管T61的控制端用以接收操作信号LC2。晶体管T62的第一端电性耦接至晶体管T61的第一端，晶体管T62的第二端电性耦接至节点K，晶体管T62的控制端电性耦接至晶体管T61的第二端。
承上述，晶体管T63的第一端电性耦接至晶体管T62的控制端，晶体管T63的第二端电性耦接至低电压VSS2，晶体管T63的控制端用以接收节点Q的第n级电压信号Q(n)。晶体管T64的第一端电性耦接至节点K，晶体管T64的第二端电性耦接至低电压VSS2，晶体管T64的控制端用以接收节点Q的第n级电压信号Q(n)。晶体管T65的第一端电性耦接至晶体管T61的第二端，晶体管T65的第二端电性耦接至低电压VSS2，晶体管T65的控制端用以接收节点Q的第(n-2)级电压信号Q(n-2)。晶体管T66的第一端电性耦接至节点K，晶体管T66的第二端电性耦接至低电压VSS2，晶体管T66的控制端用以接收节点Q的第(n-2)级电压信号Q(n-2)。于此实施例中，晶体管T63及T64的控制端用以接收第5级电压信号Q(5)，晶体管T65及T66的控制端用以接收第3级电压信号Q(3)。
承上述，稳压电路270用以接收节点K的电压信号K(n)，并将栅极信号G(n)维持在低电压VSS1，以及节点Q的第n级电压信号Q(n)以及节点S的第n级传递信号S(n)维持在低电压VSS2。稳压电路270包含晶体管T43a、T33及T33。晶体管T43a的第一端电性耦接至晶体管T11的第二端，晶体管T43a的第二端电性耦接至低电压VSS2，晶体管T43a的控制端用以接收节点K的第n级电压信号K(n)。晶体管T33的第一端电性耦接至输出端OUT，晶体管T33的第二端电性耦接至低电压VSS1，晶体管T33的控制端用以接收节点K的第n级电压信号K(n)。晶体管T35的第一端电性耦接至节点S，晶体管T35的第二端电性耦接至低电压VSS2，晶体管T35的控制端用以接收节点K的第n级电压信号K(n)。
承上述，辅助稳压电路271用以接收控制信号CTL，并根据控制信号CTL将节点Q的第n级电压信号Q(n)维持在低电压VSS2。辅助稳压电路271包含晶体管T43b及T43c。晶体管T43b的第一端电性耦接至节点Q，晶体管T43b的控制端用以接收节点K的第n级电压信号K(n)。晶体管T43c的第一端电性耦接至晶体管T43b的第二端，晶体管T42c的第二端电性耦接至低电压VSS2，晶体管T43c的控制端用以接收控制信号CTL。
承上述，重置电路280用以接收起始信号ST，并根据起始信号ST重置节点Q的第n级电压信号Q(n)。重置电路280包含晶体管T44。晶体管T44的第一端电性耦接至节点Q，晶体管T44的第二端电性耦接至低电压VSS2，晶体管T44的控制端用以接收起始信号ST。
实作上，本公开所述的晶体管可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，晶体管也可以用P型的非晶硅(amorphous silicon)薄膜晶体管或其他形式的薄膜晶体管来实现。
以下将配合图1～图3来进一步说明移位暂存器200的运行方式，图3为根据本公开文件一实施例的移位暂存器200的运行时序图。如图3所示，在阶段TP1中，起始信号ST为高准位PH以及节点Q的第(n-2)级电压信号Q(n-2)为工作电压V2，使得晶体管T44、T55、T56、T65及T66为导通状态，将节点Q、P及K的电压位准重置到低电压VSS2。
接着，在阶段TP2中，节点S的第(n-4)级传递信号S(n-4)为高准位PH使得晶体管T11为导通状态，将节点Q的电压位准耦合至第一电压V1。此时，节点Q的第n级电压信号Q(n)为第一电压V1，使得晶体管T53、T54、T63及T64为导通状态，将晶体管T52、T62、T42a、T42b、T32、T34、T43a、T43b、T33及T35的控制端维持在低电压VSS2。
接着，在阶段TP3中，由于晶体管T11及T44为关断状态，晶体管T12及T21因为节点Q的第n级电压信号Q(n)为第一电压V1而处于导通状态以及时脉信号HCn为高准位PH，使得晶体管T12传输时脉信号HCn作为传递信号S(n)，以及晶体管T21传输时脉信号HCn作为栅极信号G(n)。此时，节点Q的第n级电压信号Q(n)再被时脉信号HCn耦合至工作电压V2。接着，在阶段TP4中，由于时脉信号HCn为低准位PL，使得节点Q的第n级电压信号Q(n)为第一电压V1。
接着，在阶段TP5中，由于第(n+4)级传递信号S(n+4)以及第(n+4)级栅极信号G(n+4)为高准位PH，使得晶体管T31及T41为导通状态，晶体管T31会将栅极信号G(n)拉低至低电压VSS1，晶体管T41会将节点Q的第n级电压信号Q(n)拉低至低电压VSS2。此时，由于节点Q的第n级电压信号Q(n)以及节点Q的第(n-2)级电压信号Q(n-2)为低电压VSS2，因此晶体管T51、T52、T61及T62会因为操作信号LC1及LC2导通，使得晶体管T32、T33、T34、T35、T42a、T42b、T43a以及T43b导通，晶体管T34及T35用以将节点S的电压维持在低位准VSS2，晶体管T32及T33用以将栅极信号G(n)维持在低位准VSS1，晶体管T42a及T43a用以将节点Q的电压维持在低位准VSS2。
于一实施例中，如果控制信号CTL为高位准PH，使得晶体管T42c及T43c为导通状态，因此在阶段TP5中可以帮助晶体管T42a及T43a将节点Q的电压维持在低位准VSS2。在此情况中，控制信号CTL可以实施为高电压VGHD。
于另一实施例中，如果控制信号CTL为低位准PL，使得晶体管T42c及T43c为关断状态，因此在阶段TP5中由于晶体管T42c及T43c为关断状态，并且晶体管T42b及T43b为关断状态，因此可以降低节点Q的漏电流。在此情况中，控制信号CTL可以实施为起始信号ST。
请参考图4，图4为根据本公开文件一实施例的移位暂存器的控制方法400的流程图。如图4所示出，移位暂存器的控制方法400首先执行步骤S410当移位暂存电路200操作于第一更新率时，控制信号CTL切换至致能位准，使得辅助稳压电路251及271将节点Q的电压维持在低电压。于此实施例中，第一更新率可以实施为较高的画面更新率(例如，120Hz)。如果显示面板采用较高的画面更新率可以利用致能控制信号CTL，让晶体管T42b、T43b、T42c及T43c帮助晶体管T42a及T43a将节点Q的电压维持在低位准VSS2，以增加移位暂存器的稳压能力。
接着，移位暂存器的控制方法400执行步骤S420当移位暂存电路200操作于第二更新率时，控制信号CTL切换至禁能位准，以减少于移位暂存电路200的节点Q上的漏电流。于此实施例中，第二更新率可以实施为较低的画面更新率(例如，60Hz)。如果显示面板采用较低的画面更新率可以利用禁能控制信号CTL，以及晶体管T42b及T43b于禁能状态时，可以减少节点Q的漏电流，以减少移位暂存器的漏电路径。
综上所述，本公开的栅极驱动电路以及移位暂存器的控制方法主要是提升显示面板在较高更新率的稳压能力，以及利用新的电路设计让显示面板在较低更新率时，可以减少晶体管的漏电问题，达到让显示面板可以操作于不同画面更新率的技术效果。
在说明书及相关申请文件中使用了某些词汇来指称特定的元件。然而，所属技术领域中技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及相关申请文件并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及相关申请文件中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (23)

1.一种栅极驱动电路，包含多级且串接的多个移位暂存器，其中第n级移位暂存器包含：
一驱动电路，电性耦接至一输出端以及一第一节点，用以接收一时脉信号并且根据该时脉信号输出一栅极信号；
一上拉电路，电性耦接至该驱动电路；
一第一辅助稳压电路，电性耦接至该上拉电路以及一第二节点，用以接收一控制信号以及该第二节点对应的一第二电压。
2.如权利要求1所述的栅极驱动电路，其中该上拉电路用以接收该时脉信号、一高电压以及一第(n-4)级传递信号，并将该第一节点的一第n级第一电压抬升至一工作电压。
3.如权利要求2所述的栅极驱动电路，还包含：
一第二辅助稳压电路，电性耦接至该上拉电路以及一第三节点，用以接收该控制信号以及该第三节点对应的一第三电压，并根据该控制信号将该第n级第一电压维持在一第二低电压。
4.如权利要求2所述的栅极驱动电路，还包含：
一下拉电路，电性耦接至该驱动电路以及该第一节点，用以接收一第(n+4)级传递信号以及一第(n+4)级栅极信号，并将该栅极信号拉低至一第一低电压以及该第n级第一电压拉低至一第二低电压。
5.如权利要求3所述的栅极驱动电路，还包含：
一第一稳压电路，电性耦接至一第四节点、该上拉电路以及该第一辅助稳压电路，用以接收该第二节点的该第二电压，并将该栅极信号维持在一第一低电压，以及该第n级第一电压以及一第n级传递信号维持在该第二低电压；以及
一第二稳压电路，电性耦接至该第四节点、该上拉电路以及该第二辅助稳压电路，用以接收该第三节点的该第三电压，并将该栅极信号维持在该第一低电压，以及该第n级第一电压以及该第n级传递信号维持在该第二低电压。
6.如权利要求5所述的栅极驱动电路，还包含：
一第一稳压控制电路，电性耦接至该第一辅助稳压电路，用以接收一第一操作信号、该第n级第一电压以及一第(n-2)级第一电压，并控制该第一辅助稳压电路以及该第一稳压电路；以及
一第二稳压控制电路，电性耦接至该第二辅助稳压电路，用以接收一第二操作信号、该第n级第一电压以及该第(n-2)级第一电压，并控制该第二辅助稳压电路以及该第二稳压电路。
7.如权利要求1所述的栅极驱动电路，还包含：
一重置电路，电性耦接至该上拉电路，用以接收一起始信号，并根据该起始信号重置一第n级第一电压。
8.如权利要求1所述的栅极驱动电路，其中该驱动电路，还包含：
一晶体管，具有一第一端、一第二端以及一控制端，该第一端用以接收该时脉信号，该第二端电性耦接至该输出端，该控制端电性耦接至该第一节点。
9.如权利要求2所述的栅极驱动电路，其中该上拉电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端用以接收该高电压，该第二端电性耦接至该第一节点，该第一控制端用以接收该第(n-4)级传递信号；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端用以接收该时脉信号，该第四端电性耦接至一第四节点，该第二控制端电性耦接至该第二端。
10.如权利要求1所述的栅极驱动电路，其中该第一辅助稳压电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第一节点，该第一控制端电性耦接至一第二节点；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第二端，该第四端电性耦接至一第二低电压，该第二控制端用以接收该控制信号。
11.如权利要求10所述的栅极驱动电路，其中，当该控制信号于一致能位准时，使得该第二晶体管导通，该第一晶体管以及该第二晶体管将一第n级第一电压维持在该第二低电压。
12.如权利要求3所述的栅极驱动电路，其中该第二辅助稳压电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第一节点，该第一控制端电性耦接至一第三节点；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第二端，该第四端电性耦接至该第二低电压，该第二控制端用以接收该控制信号。
13.如权利要求12所述的栅极驱动电路，其中，当该控制信号于一致能位准时，使得该第二晶体管导通，该第一晶体管以及该第二晶体管将该第n级第一电压维持在该第二低电压。
14.如权利要求4所述的栅极驱动电路，其中该下拉电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该输出端，该第二端电性耦接至该第一低电压，该第一控制端用以接收该第(n+4)级栅极信号；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第一节点，该第四端电性耦接至该第二低电压，该第二控制端用以接收该第(n+4)级传递信号。
15.如权利要求5所述的栅极驱动电路，其中该第一稳压电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第四节点，该第二端电性耦接至该第二低电压，该第一控制端电性耦接至该第二节点；
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该输出端，该第四端电性耦接至该第一低电压，该第二控制端电性耦接至该第二节点；以及
一第三晶体管，具有一第五端、一第六端以及一第三控制端，该第五端电性耦接至该第一节点，该第六端电性耦接至该第二低电压，该第三控制端电性耦接至该第二节点。
16.如权利要求5所述的栅极驱动电路，其中该第二稳压电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第四节点，该第二端电性耦接至该第二低电压，该第一控制端电性耦接至该第三节点；
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该输出端，该第四端电性耦接至该第一低电压，该第二控制端电性耦接至该第三节点；以及
一第三晶体管，具有一第五端、一第六端以及一第三控制端，该第五端电性耦接至该第一节点，该第六端电性耦接至该第二低电压，该第三控制端电性耦接至该第三节点。
17.如权利要求6所述的栅极驱动电路，其中该第一稳压控制电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第一控制端，该第一控制端用以接收该第一操作信号；
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第一端，该第四端电性耦接至该第二节点，该第二控制端电性耦接至该第二端；
一第三晶体管，具有一第五端、一第六端以及一第三控制端，该第五端电性耦接至该第二控制端，该第六端电性耦接至该第二低电压，该第三控制端用以接收该第n级第一电压；
一第四晶体管，具有一第七端、一第八端以及一第四控制端，该第七端电性耦接至该第二节点，该第八端电性耦接至该第二低电压，该第四控制端用以接收该第n级第一电压；
一第五晶体管，具有一第九端、一第十端以及一第五控制端，该第九端电性耦接至该第二端，该第十端电性耦接至该第二低电压，该第五控制端用以接收该第(n-2)级第一电压；以及
一第六晶体管，具有一第十一端、一第十二端以及一第六控制端，该第十一端电性耦接至该第二节点，该第十二端电性耦接至该第二低电压，该第六控制端用以接收该第(n-2)级第一电压。
18.如权利要求6所述的栅极驱动电路，其中该第二稳压控制电路，还包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第一控制端，该第一控制端用以接收该第二操作信号；
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第一端，该第四端电性耦接至该第三节点，该第二控制端电性耦接至该第二端；
一第三晶体管，具有一第五端、一第六端以及一第三控制端，该第五端电性耦接至该第二控制端，该第六端电性耦接至该第二低电压，该第三控制端用以接收该第n级第一电压；
一第四晶体管，具有一第七端、一第八端以及一第四控制端，该第七端电性耦接至该第三节点，该第八端电性耦接至该第二低电压，该第四控制端用以接收该第n级第一电压；
一第五晶体管，具有一第九端、一第十端以及一第五控制端，该第九端电性耦接至该第二端，该第十端电性耦接至该第二低电压，该第五控制端用以接收该第(n-2)级第一电压；以及
一第六晶体管，具有一第十一端、一第十二端以及一第六控制端，该第十一端电性耦接至该第三节点，该第十二端电性耦接至该第二低电压，该第六控制端用以接收该第(n-2)级第一电压。
19.如权利要求7所述的栅极驱动电路，其中该重置电路，还包含：
一晶体管，具有一第一端、一第二端以及一控制端，该第一端电性耦接至该第一节点，该第二端电性耦接至一第二低电压，该控制端用以接收该起始信号。
20.一种移位暂存器的控制方法，包含：
当一移位暂存电路操作于一第一更新率时，一控制信号切换至一致能位准，使得一第一辅助稳压电路将一第一节点的电压维持在一第二低电压；以及
当该移位暂存电路操作于一第二更新率时，该控制信号切换至一禁能位准，以减少于该移位暂存电路的该第一节点上的一漏电流；
其中，该第一辅助稳压电路包含一第一晶体管以及一第二晶体管。
21.如权利要求20所述的移位暂存器的控制方法，还包含：
当该移位暂存电路操作于该第一更新率时，该控制信号切换至该致能位准，使得一第二辅助稳压电路将该第一节点的电压维持在该第二低电压，
其中该第二辅助稳压电路包含一第三晶体管以及一第四晶体管。
22.如权利要求21所述的移位暂存器的控制方法，其中当该控制信号以及一第一操作信号于该致能位准时，该第一晶体管以及该第二晶体管导通，当该控制信号以及一第二操作信号于该致能位准时，该第三晶体管以及该第四晶体管导通，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管用以将该第一节点的电压维持在该第二低电压。
23.如权利要求21所述的移位暂存器的控制方法，其中当该控制信号于该禁能位准时，该第二晶体管以及该第四晶体管关断。
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