CN103500550B

CN103500550B - 电压拉升电路、移位寄存器和栅极驱动模块

Info

Publication number: CN103500550B
Application number: CN201310363177.3A
Authority: CN
Inventors: 林炜力; 董哲维; 陈嘉亨; 侯淑方
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2013-05-10
Filing date: 2013-08-20
Publication date: 2016-01-20
Anticipated expiration: 2033-08-20
Also published as: TW201443850A; TWI463460B; CN103500550A

Abstract

一种电压拉升电路、移位寄存器和栅极驱动模块。该电位拉升电路，包括第一开关、第二开关和第三开关。第一开关可以依据第一驱动讯号而决定是否将第一电压讯号传送至第二节点。另外，第二开关则是依据第二驱动讯号而决定是否将一电压提升讯号送至第一节点。第二驱动讯号被致能的时间与电压提升讯号被致能时间相重迭，并且第二驱动讯号被致能的时间与第一驱动讯号被致能的时间不会重迭。另外，电压提升讯号的频率可以大于或等于第二驱动讯号的频率。此外，第三开关会依据第一节点的状态而决定将一时钟讯号传送至一输出端。

Description

电压拉升电路、移位寄存器和栅极驱动模块

技术领域

本发明涉及一种移位寄存器，特别是涉及一种应用于显示器中的栅极驱动模块的移位寄存器。

背景技术

图1A示出了现有的栅极驱动阵列的方块图，而图1B则示出了图1A中各栅极驱动讯号的时序图。请合并参照图1A和图1B，现有的栅极驱动阵列100可以适用于一显示装置，其包括多个移位寄存器，例如102、104、106、108、110和112，并且每一移位寄存器102、104、106、108、110和112都会依据一起始讯号(例如ST1)和一时钟讯号CLK，而各自输出对应的栅极讯号G1、G2、G3、G4、G5和G6给显示装置中的每一列，以启动各列中的像素。

然而，最近几年，立体影像显示装置开始蓬勃发展。由于立体影像显示装置在一个帧(frame)周期内需要显示左眼画面和右眼画面，因此就需要更快的驱动频率。如此一来，现有的驱动电路无法适用在立体影像显示装置上。

发明内容

因此，本发明提供一种栅极驱动模块，可以适用于立体影像显示装置中。

本发明也提供一种移位寄存器，可以组成上述的栅极驱动模块。

另外，本发明又提供一种电位拉升电路，可以适用于上述的移位寄存器，以使上述的移位寄存器提供较大的驱动力。

本发明提供一种电位拉升电路，包括第一开关、第二开关和第三开关。第一开关可以依据第一驱动讯号而决定是否将一第一电压讯号传送至一第二节点。另外，第二开关则是依据一第二驱动讯号而决定是否将一电压提升讯号送至第一节点，而第二驱动讯号被致能的时间与电压提升讯号被致能时间相重迭，并且第二驱动讯号被致能的时间与第一驱动讯号被致能的时间不会重迭。另外，电压提升讯号的频率可以大于或等于第二驱动讯号的频率。此外，第三开关会依据第一节点的状态而决定将一时钟讯号传送至一输出端。

从另一观点来看，本发明提供一种移位寄存器，具有上述的电位拉升电路。此外，本发明的移位寄存器还包括上拉控制电路、下拉控制电路、下拉电路和主下拉电路。上拉控制电路依据一第一起始讯号而将第一驱动讯号传送至第一节点，以使第三开关可以依据第一驱动讯号的状态而决定是否将第二时钟讯号送至移位寄存器的输出端。下拉控制电路则是依据第一节点的状态，而决定输出第一电压讯号给下拉电路。下拉电路则是耦接下拉控制电路、第一节点和移位寄存器的输出端，以依据下拉控制电路的输出而稳定第一节点和移位寄存器的输出端的电位。另外，主下拉电路则耦接一第二电压讯号和第三开关，以通过控制该第三开关的作动，而下拉第一节点和移位寄存器的输出端的电位。

从另一观点来看，本发明又提供一种栅极驱动模块，其具有多个上述的移位寄存器，并且依序排列。其中，每一移位寄存器中的第一开关是依据排列在前的移位寄存器所输出的栅极讯号当作第一驱动讯号。另外，各移位寄存器中的第二开关则是依据排列在前或排列在后的移位寄存器所输出的栅极讯号当作第二驱动讯号。

由于在本发明的移位寄存器中配置了第二上拉电路，因此可以通过第二节点的电位拉升致使第一节点的电位可以拉升到更高的电平，用以提升第三开关的栅极电压的电位。如此一来，就可以增加移位寄存器的驱动力。

为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1A示出了现有的栅极驱动阵列的方块图。

图1B示出了图1A中各栅极驱动讯号的时序图。

图2示出了依照本发明的一较佳实施例用于显示装置中的栅极驱动模块的电路方块图。

图3示出了依照本发明的一实施例的显示装置在显示立体影像模式下的时钟讯号的时序图。

图4示出了依照本发明的一实施例的一种移位寄存器的内部电路图。

图5示出了依照本发明的一较佳实施例的一种图4的移位寄存器内部讯号的时序图。

图6示出了图4中节点Qn的电压图。

附图符号说明

100：栅极驱动阵列

102、104、106、108、110、112、SR1、SR2、SR3、SR4、SR5…、SRn：移位寄存器：移位寄存器

200：栅极驱动模块

402：第二上拉电路

404：上拉控制电路

406：第一下拉控制电路

408：第二下拉控制电路

410：第一下拉电路

412：第二下拉电路

414：主下拉电路

416：第一上拉电路

422、424、426：开关

428：电容

602：电压虚线

604：电压实线

5t1、5t2、5t3：时间点

Qn：第一节点

An：第二节点

G1、G2、G3、G4、G5、G6、G(n-4)、Gn、G(n+1)：栅极讯号

CLK、HC1、HC2、HC3、HC4、HC5、HC6、HC7、HC8、HCn：时钟讯号

LC1、LC2：控制讯号

ST1、STn、ST(n-4)、ST(n+4)、ST5、ST9：起始讯号

T11、T12、T21、T22、T23、T31、T32、T33、T34、T35、T41、T42、T43、T51、T52、T53、T54、T61、T62、T63、T64：晶体管

VSS1：第一电压讯号

VSS2：第二电压讯号

具体实施方式

图2示出了依照本发明的一较佳实施例用于显示装置中的栅极驱动模块的电路方块图。请参照图2，本实施例所提供的栅极驱动模块200，包括多个移位寄存器SR1、SR2、SR3、SR4、SR5…、SRn依序排列。其中，每一移位寄存器分别输出一栅极讯号G1、G2、G3、G4、G5…、Gn，以扫描显示装置中对应的栅极线。此外，在本实施例中，各移位寄存器分别耦接一时钟讯号，例如图3所示的HC1、HC2、HC3、HC4、HC5…。

图3示出了依照本发明的一实施例的显示装置在显示立体影像模式下的时钟讯号的时序图。请合并参照图2和图3，当显示装置在显示立体影像(也就是工作在3D模式下)时，由于在一帧中需要显示左眼讯号和右眼讯号，因此时钟讯号的频率就需要加快。在本实施例中，每一相对于奇数栅极线的时钟讯号的相位与对应于下一栅极线的时钟讯号的相位相同。例如，相对于第一栅极线的时钟讯号HC1与相对于第二栅极线的时钟讯号HC2的相位相同；相对于第三栅极线的时钟讯号HC3与相对于第四栅极线的时钟讯号HC4的相位相同；相对于第五栅极线的时钟讯号HC5与相对于第六栅极线的时钟讯号HC6的相位相同；以及相对于第七栅极线的时钟讯号HC7与相对于第八栅极线的时钟讯号HC8的相位相同。另外，每一相对于奇数栅极线的时钟讯号被致能的周期会与相对于下一个奇数栅极线的时钟讯号被致能的周期会有部分重迭。例如，相对于第一栅极线的时钟讯号HC1被致能的时间的部分与相对于第三栅极线的时钟讯号HC3被致能的时间重迭。

另外，每一移位寄存器所输出的栅极讯号被致能的时间会与相对应的时钟讯号被致能的时间重迭。例如，移位寄存器SR5所输出的栅极讯号G5被致能的时间会与对应的时钟讯号HC5被致能的时间重迭。

图4示出了依照本发明的一实施例的一种移位寄存器的内部电路图。请参照图4，本实施例所提供的移位寄存器的电路，适用于图2的栅极驱动模块200中的移位寄存器。本实施例所提供的移位寄存器的电路，包括第二上拉电路402、上拉控制电路404、第一下拉控制电路406、第二下拉控制电路408、第一下拉电路410、第二下拉电路412、主下拉电路414以及第一上拉电路416。

请继续参照图4，第一上拉电路416包括开关426。在本实施例中，开关426可以用晶体管T21来完成。在本实施例的第一上拉电路416中，晶体管T21的栅极端耦接至第一节点Qn，而第一节点Qn是通过电容428耦接至第二节点An。晶体管T21的第一源/漏极端则是耦接至对应于相同栅极线的时钟讯号，而其第二源/漏极端则耦接移位寄存器的输出端，以输出栅极讯号Gn。本实施例所揭示的移位寄存器，是对应于第五栅极线(n=5)的移位寄存器，因此晶体管T21的第一源/漏极端是耦接至时钟讯号HC5。

请继续参照图4，第二上拉电路402包括开关422、424和电容428。在本实施例中，开关422和424可以分别用晶体管T22和T23来完成。在本实施例中，排列在第n个的移位寄存器中的晶体管T22的栅极端是接收第n-4个移位寄存器所输出的栅极讯号G(n-4)当作第一驱动讯号。另外，晶体管T22的第一源/漏极端耦接第一电压讯号VSS1，而其第二源/漏极端则是耦接第二节点An。在本实施例中，电压讯号VSS1的极性为负极性。

另外，晶体管T23的栅极端是耦接至排列在前或在后的移位寄存器所输出的栅极讯号当作第二驱动讯号。在本实施例中，若是移位寄存器是排列在奇数列，则其晶体管T23的栅极端就是耦接下一级(第n+1级)移位寄存器所输出的栅极讯号当作第二驱动讯号。相对地，在排列在偶数列的移位寄存器中，其晶体管T23的栅极端则是耦接至上一级(第n-1级)移位寄存器所输出的栅极讯号当作第二驱动讯号。在本实施例所提供移位寄存器是排在奇数列，因此晶体管T23的栅极端就接收第n+1级移位寄存器所输出的栅极讯号G(n+1)当作第二驱动讯号。另外，晶体管T23的第一源/漏极端则是耦接一电压提升讯号。在本实施例中，晶体管T23的第一源/漏极端则与栅极端互相耦接，以栅极讯号G(n+1)当作电压提升讯号。晶体管T23的第二源/漏极端则是耦接至第二节点An。在其它的一些实施例中，晶体管T23的第一源/漏极端也可以直接耦接至下一级的时钟讯号。

另外，在本实施例中，上拉控制电路404包括晶体管T11和T12。晶体管T11的栅极端耦接至排列在前的移位寄存器所输出的起始讯号，例如是耦接起始讯号ST(n-4)。另外，晶体管T11的第一源/漏极端与晶体管T22的栅极端共同接收第一驱动讯号(例如是G(n-4))，而晶体管T11的第二源/漏极端则耦接第一节点Qn。另一方面，晶体管T12的第一源/漏极端和栅极端分别耦接晶体管T21的第一源/漏极端和栅极端，并且晶体管T12的第二源/漏极端还可以输出对应的起始讯号STn。

第一下拉控制电路406则包括晶体管T51、T52、T53和T54。晶体管T51的栅极端和第一源/漏极端共同耦接控制讯号LC1和晶体管T53的第一源/漏极端。晶体管T53的栅极端耦接至晶体管T51和T52的第二源/漏极端，而晶体管T53的第二源/漏极端则耦接至晶体管T54的第二源/漏极端。另外，晶体管T52和T54的第一源/漏极端耦接第一电压讯号VSS1，而栅极端则共同耦接至第一节点Qn。

与第一下拉控制电路406配合的是第一下拉电路410。在本实施例中，第一下拉电路410包括晶体管T32、T34和T42。晶体管T42的第一源/漏极端和第二源/漏极端分别耦接晶体管T12的第二源/漏极端和栅极端，而晶体管T42的栅极端则与晶体管T32和T34的栅极端耦接至晶体管T53的第二源/漏极端。另外，晶体管T32的第一源/漏极端耦接至第二电压讯号VSS2，而其第二源/漏极端则耦接移位寄存器的输出端，其中第二电压讯号VSS2的电位低于第一电压讯号VSS1。另一方面，晶体管T34的第一源/漏极端耦接第一电压讯号VSS1，而其第二源/漏极端则耦接至晶体管T12的第二源/极极端。

类似地，第二下拉控制电路408包括晶体管T61、T62、T63和T64。晶体管T61的栅极端和第一源/漏极端共同耦接控制讯号LC2和晶体管T63的第一源/漏极端。晶体管T63的栅极端耦接至晶体管T61和T62的第二源/漏极端，而晶体管T63的第二源/漏极端则耦接至晶体管T64的第二源/漏极端。另外，晶体管T62和T64的第一源/漏极端分别耦接第一电压讯号VSS1，而栅极端则共同耦接至第一节点Qn。

而与第二下拉控制电路408配合的第二下拉电路412同样也包括晶体管T33、T35和T43。晶体管T43的第一源/漏极端和第二源/漏极端分别耦接晶体管T42的第一源/漏极端和第二源/漏极端，而晶体管T43的栅极端则与晶体管T33和T35的栅极端耦接至晶体管T63的第二源/漏极端。另外，晶体管T33和T35的第一源/漏极端和第二源/漏极端分别对应耦接至晶体管T32和34的第一源/漏极端和第二源/漏极端。

主下拉电路414则包括晶体管T31和T41。晶体管T31和T41的栅极端和第一源/漏极端彼此耦接。在本实施例中，晶体管T31和T41的栅极端共同耦接起始讯号ST(n+4)，而晶体管T41和T31的第一源/漏极端则共同耦接第二电压讯号VSS2。另外，晶体管T31的第二源/漏极端耦接至第一节点Qn，而晶体管T31的第二源/漏极端则耦接至移位寄存器的输出端。

图5示出了依照本发明的一较佳实施例的一种图4的移位寄存器内部讯号的时序图。在本实施例中，以排列在第五个移位寄存器(n=5)当作例子来说明，本领域技术人员可以自行推得其它移位寄存器的操作原理。请合并参照图4和图5，在5t1时，时钟讯号HC1和栅极讯号G1都被致能，因此晶体管T11和T22被开启。因此，晶体管T11会将栅极讯号G1传送至节点Q5，而将节点Q5的电位上拉至一第一电位。此时，晶体管T12和T21就会被导通。由于在5t1时，时钟讯号HC5为低电位，因此起始讯号ST5和栅极讯号G5都是低电位。

在5t2时，时钟讯号HC5被致能而被上拉至高电位。由于起始讯号ST9此时还是处于低电位，导致晶体管T41和T31持续关闭。另外，晶体管T12和T21会维持为开启的状态。如此一来，晶体管T21就会将高电位的时钟讯号HC5导通至移位寄存器的输出端，使得移位寄存器输出高电位的栅极讯号G5，并且使得节点Q5的电压从第一电位被上拉至更高的第二电位。另外，起始讯号ST5也会被上拉至高电位。

另一方面，由于栅极讯号G6与G5具有相同的相位，因此晶体管T23会被开启。因此，晶体管T23会将栅极讯号G6导通至节点A5，并且节点A5的电压经过电容428会耦合到节点Q5，进而拉升节点Q5的电位。如此一来，晶体管T21的栅极端会被施加更高的电压，而使得流过晶体管T21的电流增加，并且提高了位寄存器的驱动能力。

由于在一些实施例中，晶体管T23的第一源/漏极端可以直接耦接至下一级的时钟讯号HC6，并且因为时钟讯号HC6的波形会比栅极讯号G6的波形品质更好，因此可以增加移位寄存器的驱动力。

接着，在5t3时，由于起始讯号ST9被致能，因此晶体管T41和T31就会导通。因此，第二电压讯号VSS2会被施加到晶体管T21的栅极端，而关闭晶体管T21，并且将节点Q5下拉到低电位。另外，第二电压讯号VSS2也会被施加到移位寄存器的输出端，而使得栅极讯号G5被下拉到低电位。

另一方面，晶体管T62和T64则会因为节点Q5被下拉到低电位而被关闭。相对地，晶体管T61则会因为控制讯号LC2维持在高电位而被导通，因此晶体管T63也会被导通，而将高电位的控制讯号LC2施加到晶体管T43、T33和T35。如此一来，晶体管T43、T33和T35都会被导通，使得节点Q5、栅极讯号G5和起始讯号ST5都被稳定在低电位。

同理，当在下一帧(Frame)期间，控制讯号LC1被切换至高电位，而控制讯号LC2被下拉的低电位，则稳压电路410会如同稳压电路412动作，以稳定节点Q5、栅极讯号G5和起始讯号ST5的电位。

图6示出了图4中节点Qn的电压图。请合并参照图4和图6，节点Qn在没有利用晶体管T22和T23进行电压上拉时的电压变化是以虚线602来表示，而配置了晶体管T22和T23时节点Qn的电压变化是用实线604来表示。从图6可以明显的看出，本发明因为配置了晶体管T22和T23，因此节点Qn在高电平时的电位，会比没有配置晶体管T22和T23时节点Qn在高电平时的电位高。如此一来，就可以增加移位寄存器的驱动力。

请返回参照图3和图4，当显示装置显示二维影像(也就是工作在2D模式下)时，时钟讯号HC1、HC2、…的频率就可以降低。换句话说，时钟讯号HC1、HC2、…被致能的时间彼此不会重迭。如此一来，每一级移位寄存器所输出的栅极讯号(G1、G2、…)被致能的时间也不会重迭。因此，当显示装置工作在2D模式，并且HC5被致能时，由于栅极讯号G6还是维持在低电平，晶体管T23就会维持关闭的状态。因此，节点Qn的电位并不会上拉到更高的电平，并且流经晶体管T21的电流并不会增加。换句话说，当显示装置操作在2D模式下时，并不会消耗额外的电能。

综上所述，由于本发明利用晶体管T22和T23来上拉节点Qn的电位，因此就可以使移位寄存器具有较大的驱动力。另一方面，本发明在显示装置工作在2D模式下时，并不会消耗额外的电能。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims

1.一种电位拉升电路，包括：

一第一开关，依据一第一驱动讯号而决定是否将一第一电压讯号传送至一第二节点；

一第二开关，依据一第二驱动讯号而决定是否将一电压提升讯号送至第一节点，其中该第二驱动讯号被致能的时间会与该电压提升讯号被致能时间重迭，且该电压提升讯号的频率会大于或等于该第二驱动讯号的频率，而该第二驱动讯号被致能的时间与该第一驱动讯号被致能的时间不会重迭；以及

一第三开关，依据该第一节点的状态而决定将一时钟讯号传送至一输出端。

2.如权利要求1所述的电位拉升电路，其中该第二驱动讯号与该电压提升讯号为相同的讯号。

3.如权利要求1所述的电位拉升电路，还包括一电容，其第一端耦接该第二节点，而其第二端则通过一第一节点耦接至该第三开关，以使该第三开关得以依据该第一节点的状态而将该时钟讯号传送至该输出端。

4.一种移位寄存器，具有如权利要求1-3任一权利要求所述的电位拉升电路，且该移位寄存器还包括：

一上拉控制电路，依据一第一控制讯号而将该第一驱动讯号送至该第三开关，以使该第三开关依据该驱动讯号而决定将该时钟讯号送至该输出端；

一下拉控制电路，依据该第一节点的状态，而决定输出该第一电压讯号；

一下拉电路，耦接该下拉控制电路和该输出端，以依据该下拉控制电路的输出而稳定该输出端的电位；以及

一主下拉电路，耦接一第二电压讯号和该第三开关，以通过控制该第三开关的作动，而下拉该输出端的电位。

5.一种栅极驱动模块，适用于一显示器，并具有多个移位寄存器，而每一该些移位寄存器具有一输出端以输出对应的栅极讯号，且各该移位寄存器还包括：

一第一开关，依据排列在前的移位寄存器所输出的栅极讯号的状态，而决定是否将一第一电压讯号传送至一第二节点；

一第二开关，依据排列在前或排列在后的移位寄存器所输出的栅极讯号当作一第二驱动讯号，而决定是否将一电压提升讯号送至第一节点，其中该第二驱动讯号被致能的时间与该电压提升讯号被致能时间相重迭，且该电压提升讯号的频率大于或等于该第二驱动讯号的频率，而该第二驱动讯号被致能的时间与第一驱动讯号被致能的时间不会重迭；

一第三开关，依据该第一节点的状态而决定将一时钟讯号传送至一输出端；

一下拉控制电路，依据该第一节点的状态，而决定输出该第一电压讯号；以及

一下拉电路，耦接该下拉控制电路和该输出端，以依据该下拉控制电路的输出而稳定该输出端的电位；

一主下拉电路，耦接一第二电压讯号和该第三开关，以控制该第三开关的作动，而下拉该输出端的电位，

其中第m级移位寄存器所输出的栅极讯号与第m+1级移位寄存器所输出的栅极讯号为同相，而m为奇数。

6.如权利要求5所述的栅极驱动模块，其中奇数级的各该移位寄存器中的第二开关是依据下一级移位寄存器所输出的栅极讯号当作该第二驱动讯号。

7.如权利要求5所述的栅极驱动模块，其中偶数级的各该移位寄存器中的第二开关是依据前一级移位寄存器所输出的栅极讯号当作该第二驱动讯号。

8.如权利要求5所述的栅极驱动模块，其中每一该些移位寄存器接收下一级移位寄存器所输出的栅极讯号当作控制其第二开关的第二驱动讯号。

9.如权利要求5所述的栅极驱动模块，其中该第二驱动讯号与该电压提升讯号为相同的讯号。

10.如权利要求5所述的栅极驱动模块，其中各该移位寄存器还包括一电容，其第一端耦接该第二节点，而其第二端则通过一第一节点耦接至该第三开关，以使该第三开关得以依据该第一节点的状态而将该时钟讯号传送至该输出端。