CN106448538A - 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置 - Google Patents

Abstract

本发明提供了一种栅极驱动单元，包括输入模块、上拉模块、传输模块、输出模块、复位模块、下拉模块和存储模块、输入信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端、复位信号输入端、第一电平输入端、第二电平输入端和栅极驱动信号输出端。本发明还提供了一种栅极驱动电路及其驱动方法，以及一种显示装置。

Description

栅极驱动单元、栅极驱动电路及其驱动方法和显示装置

技术领域

本发明涉及显示技术领域，特别地，涉及栅极驱动单元、包括栅极驱动单元的栅极驱动电路、包括栅极驱动电路的显示装置，以及栅极驱动电路的驱动方法。

背景技术

目前，显示装置通常由垂直和水平阵列式像素矩阵组成。在显示装置的显示过程中，通过栅极驱动电路输出栅极扫描信号，从而逐行扫描访问各像素，并配合图像数据实现显示。

在显示装置中，采用栅极驱动电路以用于产生用于各像素的栅极扫描信号。栅极驱动电路中的每一级栅极驱动单元作为一个移位寄存器将扫描信号依次传递给下一级栅极驱动单元，从而逐行开启像素的薄膜晶体管（TFT）开关，完成对像素的数据信号输入。双向扫描电路为一种特殊的栅极驱动电路，其可以在不改变栅极驱动单元的物理结构的情况下，仅通过改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。

时钟信号是驱动栅极驱动单元工作的外部输入信号，其通常为周期性的正负交替的电压信号。为保证栅极驱动电路中的各像素能够正常开启，时钟信号的有效电平一般需要绝对值较高的电压。这样，在时钟信号的正负交替过程中将产生较高的功率消耗。

因此，如何降低栅极驱动电路的时钟信号的功率消耗，而同时保证显示装置的像素正常工作，是本领域技术人员亟待解决的问题。

发明内容

本发明的一个目的在于提供一种栅极驱动单元、包括栅极驱动单元的栅极驱动电路、包括栅极驱动电路的显示装置，以及栅极驱动电路的驱动方法，其能够至少部分地缓解或消除以上提到的现有技术中的问题中的一个或多个。

根据本发明的一个方面，提供了一种栅极驱动单元。该栅极驱动单元包括输入模块、上拉模块、传输模块、输出模块、复位模块、下拉模块和存储模块。该栅极驱动单元还包括输入信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端、复位信号输入端、第一电平输入端、第二电平输入端和栅极驱动信号输出端。输入模块连接到输入信号输入端、第一时钟信号输入端和上拉节点，用于在第一时钟信号的控制下将输入信号输入至上拉节点。上拉模块连接到第二时钟信号输入端、上拉节点和下拉节点，用于将下拉节点上拉至第三电平并且通过存储模块对上拉节点的电平进行上拉。传输模块连接到第二时钟信号输入端、上拉节点和传输节点，用于在第二时钟信号的控制下将上拉节点上的电平传输至传输节点。输出模块连接到传输节点、第一电平输入端和栅极驱动信号输出端，用于输出栅极驱动信号。复位模块连接到复位信号输入端、第一时钟信号输入端、栅极驱动信号输出端和第二电平输入端，用于在复位信号的控制下对栅极驱动信号输出端复位。下拉模块连接到上拉节点、下拉节点、传输节点、第二电平输入端、第三时钟信号输入端和第四时钟信号输入端，用于在第三时钟信号和第四时钟信号的控制下将上拉节点、下拉节点和传输节点下拉至第二电平。存储模块连接到上拉节点和下拉节点，用于存储输入信号。特别地，第三电平是第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平，并且第三电平的绝对值小于第一电平的绝对值。

如本文所使用的，信号的“有效电平”是指使得由该信号控制的模块采取相应动作的电平。例如，第一时钟信号的有效电平使得输入模块将输入信号输入至上拉节点，并且第二时钟信号的有效电平使得传输模块将上拉节点上的电平传输至传输节点。

在本公开所提供的上述栅极驱动单元中，通过利用额外的直流电平信号驱动栅极扫描信号，使得时钟信号的有效电平能够处在较低的电压水平处，而同时保证显示装置的像素正常工作，从而达到降低功耗的目的。

在一些实施例中，下拉模块包括第一下拉子模块、第二下拉子模块和第三下拉子模块。第一下拉子模块连接到上拉节点、第二电平输入端和第四时钟信号输入端，用于在第四时钟信号的控制下将上拉节点下拉至第二电平。第二下拉子模块连接到第三时钟信号输入端、第二电平输入端和下拉节点，用于在第三时钟信号的控制下将下拉节点下拉至第二电平。第三下拉子模块连接到第三时钟信号输入端、传输节点和第二电平输入端，用于在第三时钟信号的控制下将传输节点下拉至第二电平。

在一些实施例中，下拉模块包括第一下拉子模块和第二下拉子模块。第一下拉子模块连接到上拉节点、第二电平输入端和第四时钟信号输入端，用于在第四时钟信号的控制下将上拉节点下拉至第二电平。第二下拉子模块连接到第三时钟信号输入端、第二电平输入端、下拉节点和传输节点，用于在第三时钟信号的控制下将下拉节点和传输节点下拉至第二电平。

在一些实施例中，输入模块包括第一晶体管，第一晶体管的控制极连接到第一时钟信号输入端，第一极连接到输入信号输入端，第二极连接到上拉节点。

在一些实施例中，第一下拉子模块包括第二晶体管，第二晶体管的控制极连接到第四时钟信号输入端，第一极连接到第二电平输入端，第二极连接到上拉节点。

在一些实施例中，第二下拉子模块包括第三晶体管，第三晶体管的控制极连接到第三时钟信号输入端，第一极连接到第二电平输入端，第二极连接到下拉节点。

在一些实施例中，第三下拉子模块包括第四晶体管，第四晶体管的控制极连接到第三时钟信号输入端，第一极连接到第二电平输入端，第二极连接到传输节点。

在一些实施例中，上拉模块包括第五晶体管，第五晶体管的控制极连接到上拉节点，第一极连接到第二时钟信号输入端，第二极连接到下拉节点。

在一些实施例中，传输模块包括第六晶体管，第六晶体管的控制极连接到第二时钟信号输入端，第一极连接到上拉节点，第二极连接到传输节点。

在一些实施例中，输出模块包括第七晶体管，第七晶体管的控制极连接到传输节点，第一极连接到第一电平输入端，第二极连接到栅极驱动信号输出端。

在一些实施例中，复位模块包括第八晶体管和第九晶体管，第八晶体管的控制极连接到复位信号输入端，第一极连接到第二电平输入端，第二极连接到栅极驱动信号输出端。第九晶体管的控制极连接到第一时钟信号输入端，第一极连接到第二电平输入端，第二极连接到栅极驱动信号输出端。

在一些实施例中，存储模块包括电容器，电容器的第一极板连接到上拉节点，第二极板连接到下拉节点。

在一些实施例中，第一至第九晶体管为N型晶体管，第一极为漏极，第二极为源极，第一电平输入端为高电平输入端，并且第二电平输入端为低电平输入端。

根据本发明的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括级联的多个上述任一种栅极驱动单元，以及信号输入端和信号复位端。在该栅极驱动电路中，除第一级和最后一级栅极驱动单元之外，每一级栅极驱动单元的栅极驱动信号输出端连接到上一级栅极驱动单元的复位信号输入端和下一级栅极驱动单元的输入信号输入端。第一级栅极驱动单元的输入信号输入端连接到栅极驱动电路的信号输入端，并且最后一级栅极驱动单元的复位信号输入端连接到栅极驱动电路的信号复位端。

在一些实施例中，栅极驱动电路与第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线连接。第（4n）级栅极驱动单元的第一时钟信号输入端连接到第一时钟信号线，第二时钟信号输入端连接到第二时钟信号线，第三时钟信号输入端连接到第三时钟信号线，第四时钟信号输入端连接到第四时钟信号线。第（4n+1）级栅极驱动单元的第一时钟信号输入端连接到第二时钟信号线，第二时钟信号输入端连接到第三时钟信号线，第三时钟信号输入端连接到第四时钟信号线，第四时钟信号输入端连接到第一时钟信号线。第（4n+2）级栅极驱动单元的第一时钟信号输入端连接到第三时钟信号线，第二时钟信号输入端连接到第四时钟信号线，第三时钟信号输入端连接到第一时钟信号线，第四时钟信号输入端连接到第二时钟信号线。第（4n+3）级栅极驱动单元的第一时钟信号输入端连接到第四时钟信号线，第二时钟信号输入端连接到第一时钟信号线，第三时钟信号输入端连接到第二时钟信号线，第四时钟信号输入端连接到第三时钟信号线。特别地，n是大于等于0的整数。

在上述栅极驱动电路中，每四个相邻的栅极驱动单元的时钟信号输入端所对应的时钟信号线顺延改变，从而产生用于各像素的栅极扫描信号。

根据本发明的又一方面，提供了一种显示装置，包括上述任一种栅极驱动电路。

本发明另外的方面还提供了一种驱动上述任一种栅极驱动电路的方法。在该方法中，驱动第N级栅极驱动单元的过程包括输入充电阶段、输出阶段、复位阶段和放电阶段。在输入充电阶段中，在第一时钟信号的控制下，输入模块将上拉节点上拉至第一电平，并且存储模块充电以存储上拉节点上的第一电平。在输出阶段中，在第二时钟信号的控制下，上拉模块进一步上拉第一节点，并且传输模块将上拉节点处的电平传输至传输节点，并且在所述电平的控制下，输出模块输出第N级栅极驱动信号。在复位阶段中，下拉模块在第三时钟信号的控制下将下拉节点和传输节点下拉至第二电平，将上拉节点下拉至第一电平，并且复位模块在复位信号的控制下对栅极驱动信号输出端复位。在放电阶段中，在第四时钟信号的控制下，存储模块放电，并且下拉模块将上拉节点下拉至第二电平。N是大于等于一的整数

在一些实施例中，当驱动除第N级栅极驱动单元之外的栅极驱动单元时，通过第N级栅极驱动单元的下拉模块，在第三时钟信号和第四时钟信号的控制下，使第N级栅极驱动单元的上拉节点、下拉节点和传输节点保持在第二电平处。

在这样的实施例中，保证在非第N级栅极驱动单元时段期间，第N级栅极驱动单元的各重要节点的电平保持在第二、无效电平处，从而起到抗噪的作用。

在一些实施例中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平时间均为1/4周期。也就是说，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平时间相等，并且一起构成栅极驱动电路的一个完整的时钟周期。

在一些实施例中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号采用顺序驱动方式或逆序驱动方式。在顺序驱动方式中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号依次被设置为有效电平，且分别依次滞后1/4周期。在逆序驱动方式中，第四时钟信号、第三时钟信号、第二时钟信号和第一时钟信号依次被设置为有效电平，且分别依次滞后1/4周期。逆序驱动方式中的第四时钟信号相比于顺序驱动方式中的第一时钟信号提前1/4周期。

在这样的实施例中，可以在不改变栅极驱动单元的物理结构的情况下，仅通过改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。

应当指出的是，本发明的各方面具有类似或相同的示例实现和益处，在此不再赘述。

本发明的这些和其它方面将从以下描述的实施例显而易见并且将参照以下描述的实施例加以阐述。

附图说明

图1示意性地图示了根据本发明的实施例的栅极驱动单元的结构框图；

图2示意性地图示了根据本发明的实施例的下拉模块的结构框图；

图3示意性地图示了根据本发明的实施例的下拉模块的另一结构框图；

图4示意性地图示了根据本发明的实施例的栅极驱动单元的电路图；

图5示意性地图示了根据本发明的实施例的栅极驱动电路的结构图；以及

图6示意性地图示了如图5中所示的栅极驱动电路的工作时序图。

具体实施方式

以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部分。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。

图1示意性地图示了根据本发明的实施例的栅极驱动单元100的结构框图。如图1所示，栅极驱动单元100包括输入模块101、上拉模块102、下拉模块103、传输模块104、输出模块105、复位模块106和存储模块107。栅极驱动单元100还包括用于输入和输出各种信号的信号输入端和信号输出端。具体地，栅极驱动单元100包括输入信号输入端Input、第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、第三时钟信号输入端CLK3、第四时钟信号输入端CLK4、复位信号输入端Reset、第一电平输入端VDD、第二电平输入端VSS和栅极驱动信号输出端Gout。

如图1所示，输入模块101连接到输入信号输入端Input、第一时钟信号输入端CLK1和上拉节点Q，用于在通过第一时钟信号输入端CLK1输入的第一时钟信号的控制下将通过输入信号输入端Input输入的输入信号输入至上拉节点Q。

上拉模块102连接到第二时钟信号输入端CLK2、上拉节点Q和下拉节点P，用于将下拉节点P上拉至第三电平并且通过存储模块107对上拉节点Q的电平进行上拉。

传输模块104连接到第二时钟信号输入端CLK2、上拉节点Q和传输节点R，用于在通过第二时钟信号输入端CLK2输入的第二时钟信号的控制下将上拉节点Q上的电平传输至传输节点R。

输出模块105连接到传输节点R、第一电平输入端VDD和栅极驱动信号输出端Gout，用于输出栅极驱动信号。

复位模块106连接到复位信号输入端Reset、第一时钟信号输入端CLK1、栅极驱动信号输出端Gout和第二电平输入端VSS，用于在通过复位信号输入端Reset输入的复位信号的控制下对栅极驱动信号输出端Gout复位。

下拉模块103连接到上拉节点Q、下拉节点P、传输节点R、第二电平输入端VSS、第三时钟信号输入端CLK3和第四时钟信号输入端CLK4，用于在分别通过第三时钟信号输入端CLK3和第四时钟信号输入端CLK4输入的第三时钟信号和第四时钟信号的控制下将上拉节点Q、下拉节点P和传输节点R下拉至第二电平。

存储模块107连接到上拉节点Q和下拉节点P，用于存储通过输入信号输入端Input输入的输入信号。

在栅极驱动单元100中，第三电平是分别通过第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、第三时钟信号输入端CLK3和第四时钟信号输入端CLK4输入的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平，并且第三电平的绝对值小于通过第一电平输入端VDD输入的第一电平的绝对值。

如上文所指示的，信号的“有效电平”是指使得由该信号控制的模块采取相应动作的电平。例如，第一时钟信号CLK1的有效电平使得输入模块101将输入信号输入至上拉节点Q，并且第二时钟信号CLK2的有效电平使得传输模块104将上拉节点Q上的电平传输至传输节点R。

在本公开所提供的上述栅极驱动单元中，通过利用额外的直流电平信号驱动栅极扫描信号，使得时钟信号的有效电平能够处在较低的电压水平处，而同时保证显示装置的像素正常工作，从而达到降低功耗的目的。

图2示意性地图示了根据本发明的实施例的下拉模块的结构框图。下拉模块103包括第一下拉子模块2031、第二下拉子模块2032和第三下拉子模块2033。

如图2所示，第一下拉子模块2031连接到上拉节点Q、第二电平输入端VSS和第四时钟信号输入端CLK4，用于在通过第四时钟信号输入端CLK4输入的第四时钟信号的控制下将上拉节点Q下拉至通过第二电平输入端VSS输入的第二电平。

第二下拉子模块2032连接到第三时钟信号输入端CLK3、第二电平输入端VSS和下拉节点P，用于在通过第三时钟信号输入端CLK3输入的第三时钟信号的控制下将下拉节点P下拉至通过第二电平输入端VSS输入的第二电平。

第三下拉子模块2033连接到第三时钟信号输入端CLK3、传输节点R和第二电平输入端VSS，用于在通过第三时钟信号输入端CLK3输入的第三时钟信号的控制下将传输节点R下拉至通过第二电平输入端VSS输入的第二电平。

可替换地，如图3所示，下拉模块103包括第一下拉子模块3031和第二下拉子模块3032。第一下拉子模块3031类似于图2中的第一下拉子模块2031，连接到上拉节点Q、第二电平输入端VSS和第四时钟信号输入端CLK4，用于在通过第四时钟信号输入端CLK4输入的第四时钟信号的控制下将上拉节点Q下拉至通过第二电平输入端VSS输入的第二电平。

第二下拉子模块3032连接到第三时钟信号输入端CLK3、第二电平输入端VSS、下拉节点P和传输节点R，用于在通过第三时钟信号输入端CLK3输入的第三时钟信号的控制下将下拉节点P和传输节点R下拉至通过第二电平输入端VSS输入的第二电平。

图4示意性地图示了根据本发明的实施例的栅极驱动单元的电路图。如图4所示，输入模块包括第一晶体管T1。第一晶体管T1的控制极连接到第一时钟信号输入端CLK1，第一极连接到输入信号输入端Input，第二极连接到上拉节点Q。

下拉模块包括第二晶体管T2、第三晶体管T3和第四晶体管T4。第二晶体管T2的控制极连接到第四时钟信号输入端CLK4，第一极连接到第二电平输入端VSS，第二极连接到上拉节点Q。第三晶体管T3的控制极连接到第三时钟信号输入端CLK3，第一极连接到第二电平输入端VSS，第二极连接到下拉节点P。第四晶体管T4的控制极连接到第三时钟信号输入端CLK3，第一极连接到第二电平输入端VSS，第二极连接到传输节点R。

上拉模块包括第五晶体管T5。第五晶体管T5的控制极连接到上拉节点Q，第一极连接到第二时钟信号输入端CLK2，第二极连接到下拉节点P。

传输模块包括第六晶体管T6。第六晶体管T6的控制极连接到第二时钟信号输入端CLK2，第一极连接到上拉节点Q，第二极连接到传输节点R。

输出模块包括第七晶体管T7。第七晶体管T7的控制极连接到传输节点R，第一极连接到第一电平输入端VDD，第二极连接到栅极驱动信号输出端Gout。

复位模块包括第八晶体管T8和第九晶体管T9。第八晶体管T8的控制极连接到复位信号输入端Reset，第一极连接到第二电平输入端VSS，第二极连接到栅极驱动信号输出端Gout。第九晶体管T9的控制极连接到第一时钟信号输入端CLK1，第一极连接到第二电平输入端VSS，第二极连接到栅极驱动信号输出端Gout。

存储模块包括电容器C。电容器C的第一极板连接到上拉节点Q，第二极板连接到下拉节点P。

第一至第九晶体管可以选择本领域中任何已知类型的晶体管。例如，如图4所示，第一至第九晶体管T1-T9均为N型晶体管。在这样的情况下，晶体管的第一极为漏极，并且第二极为源极。相应地，第一电平输入端VDD为高电平输入端，第二电平输入端VSS为低电平输入端，第三电平为高电平，并且第三电平小于通过第一电平输入端VDD输入的电平。

图5示意性地图示了根据本发明的实施例的栅极驱动电路的结构图。如图5所示，栅极驱动电路包括级联的多个上述任一种栅极驱动单元100，以及信号输入端Gin和信号复位端RST。在该栅极驱动电路中，除第一级和最后一级栅极驱动单元之外，每一级栅极驱动单元100[N]的栅极驱动信号输出端Gout[N]连接到上一级栅极驱动单元100[N-1]的复位信号输入端Reset[N-1]和下一级栅极驱动单元100[N+1]的输入信号输入端Input[N+1]。第一级栅极驱动单元的输入信号输入端连接到栅极驱动电路的信号输入端Gin，并且最后一级栅极驱动单元的复位信号输入端连接到栅极驱动电路的信号复位端RST。每一级栅极驱动单元的第一电平输入端和第二电平输入端分别连接到第一电平线Vdd和第二电平线Vss。

为了产生用于与各级栅极驱动单元对应的各像素的栅极扫描信号，栅极驱动电路与第一时钟信号线Clk1、第二时钟信号线Clk2、第三时钟信号线Clk3和第四时钟信号线Clk4连接。第（4n）级栅极驱动单元的第一时钟信号输入端CLK1[4n]连接到第一时钟信号线Clk1，第二时钟信号输入端CLK2[4n]连接到第二时钟信号线Clk2，第三时钟信号输入端CLK3[4n]连接到第三时钟信号线Clk3，第四时钟信号输入端CLK4[4n]连接到第四时钟信号线Clk4。第（4n+1）级栅极驱动单元的第一时钟信号输入端CLK1[4n+1]连接到第二时钟信号线Clk2，第二时钟信号输入端CLK2[4n+1]连接到第三时钟信号线Clk3，第三时钟信号输入端CLK3[4n+1]连接到第四时钟信号线Clk4，第四时钟信号输入端CLK4[4n+1]连接到第一时钟信号线Clk1。第（4n+2）级栅极驱动单元的第一时钟信号输入端CLK1[4n+2]连接到第三时钟信号线Clk3，第二时钟信号输入端CLK2[4n+2]连接到第四时钟信号线Clk4，第三时钟信号输入端CLK3[4n+2]连接到第一时钟信号线Clk1，第四时钟信号输入端CLK4[4n+2]连接到第二时钟信号线Clk2。第（4n+3）级栅极驱动单元的第一时钟信号输入端CLK1[4n+3]连接到第四时钟信号线Clk4，第二时钟信号输入端CLK2[4n+3]连接到第一时钟信号线Clk1，第三时钟信号输入端CLK3[4n+3]连接到第二时钟信号线Clk2，第四时钟信号输入端CLK4[4n+3]连接到第三时钟信号线Clk3。n是大于等于0的整数，也就是说，此时，第一级栅极驱动单元也可以被称为第0级栅极驱动单元。

在上述栅极驱动电路中，由于除第一级栅极驱动单元之外，每一级栅极驱动单元的输入信号来自于上一级上级驱动单元的栅极驱动信号输出，并且时钟信号的有效电平需要与输入信号同步，因此使每四个相邻的栅极驱动单元的时钟信号输入端所对应的时钟信号线顺延改变，从而产生用于各像素的栅极扫描信号。

以下结合图4所示的电路图以及示意性地图示了如图5中所示的栅极驱动电路的工作时序的图6来详细描述本发明实施例所提供的栅极驱动电路的工作过程。需要指出的是，在图4中，第一至第九晶体管T1-T9均为N型晶体管，并且第一电平输入端VDD为高电平输入端，第二电平输入端VSS为低电平输入端。第三电平为高电平Vc，并且第三电平Vc小于通过第一电平输入端VDD输入的电平Vd。

如图6所示，驱动第N级栅极驱动单元的过程包括输入充电阶段、输出阶段、复位阶段和放电阶段。

在输入充电阶段t1中，第一时钟信号输入端CLK1输入有效电平Vc，使第一晶体管T1导通，因而将上拉节点Q[N]上拉至从输入信号输入端Input输入的上一级栅极驱动单元的输出G[N-1]的第一电平Vd。同时，对电容器C充电，从而将第一电平Vd存储在电容器C中。由于上拉节点Q[N]为第一电平Vd，第二时钟信号输入端CLK2为低电平，因而第五晶体管T5导通，将下拉节点P[N]下拉至低电平。另外，由于第九晶体管T9导通，因此将栅极驱动单元的栅极信号输出端下拉至低电平，即栅极驱动单元不输出有效的栅极驱动信号。

在输出阶段t2中，第二时钟信号输入端CLK2输入有效电平Vc。由于第五晶体管T5保持导通，因而将下拉节点P[N]上拉至高电平Vc。由于电容器C要保持两个极板之间的电压差不变（即电容器的自举作用），因而上拉节点Q[N]处的电平被进一步上拉至（Vd+Vc）。同时，第六晶体管T6导通，从而将上拉节点Q[N]处的高电平（Vd+Vc）传输至传输节点R[N]。此时，第七晶体管T7的栅极电压为（Vd+Vc），从而保证作为驱动晶体管的第七晶体管T7能够充分开启，使得栅极驱动单元输出栅极驱动信号Gout[N]。同时，栅极驱动信号Gout[N]的高电平Vd也能够满足使像素中的薄膜晶体管能够开启的要求。

在复位阶段t3中，第三时钟信号输入端CLK3输入有效电平Vc，使得第三晶体管T3和第四晶体管T4导通，从而将下拉节点P[N]和传输节点R[N]下拉至低电平。同样由于电容器C的自举作用，上拉节点Q[N]的电平被下拉至Vd。复位信号输入端Reset[N]输入由下一级栅极驱动单元输出的栅极驱动信号，使第八晶体管T8导通，从而将栅极驱动信号输出端下拉至低电平。

在放电阶段t4中，第四时钟信号输入端CLK4输入有效电平Vc，使得第二晶体管T2导通，电容器C通过第二晶体管T2放电，从而将上拉节点Q[N]下拉至低电平。

从以上描述可以看到，在本发明所提供的栅极驱动电路中，在时钟信号的有效电平Vc的基础上，添加额外的直流电平Vd来驱动栅极扫描信号，使得时钟信号的有效电平Vc可以处在较低的电压水平处，而同时保证显示装置的像素正常工作。因此，相比于现有的栅极驱动电路，本发明所提供的栅极驱动电路的功耗能够被降低。

在一些实施例中，当驱动除第N级栅极驱动单元之外的栅极驱动单元时，通过第N级栅极驱动单元的下拉模块，在第三时钟信号和第四时钟信号的控制下，使第N级栅极驱动单元的上拉节点、下拉节点和传输节点保持在第二电平处。这样可以保证在非第N级栅极驱动单元时段期间，第N级栅极驱动单元的各重要节点（即上拉节点、下拉节点和传输节点）的电平保持在第二、无效电平处，从而起到抗噪的作用。

如图6所示，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平时间均为1/4周期。也就是说，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平时间相等，并且一起构成栅极驱动电路的一个完整的时钟周期。

第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号可以采用顺序驱动方式或逆序驱动方式。在顺序驱动方式中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号依次被设置为有效电平，且分别依次滞后1/4周期。在逆序驱动方式中，第四时钟信号、第三时钟信号、第二时钟信号和第一时钟信号依次被设置为有效电平，且分别依次滞后1/4周期。逆序驱动方式中的第四时钟信号相比于顺序驱动方式中的第一时钟信号提前1/4周期。

在这样的实施例中，可以在不改变栅极驱动单元的物理结构的情况下，仅通过改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。

本发明实施例还提供了一种显示装置，包括上述任一种栅极驱动电路。该显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

应当指出的是，尽管在图6中将栅极驱动电路的驱动方法划分为四个阶段，但是这仅仅为了描述的简单和方便。而且，尽管以一定顺序描述了栅极驱动电路的驱动方法，但是该驱动方法不受限于所描述的顺序。事实上，图6中的驱动过程可以如适当的那样划分成若干个阶段，并且不同阶段之间可以在时间上交错或合并而不脱离于本发明的精神和范围。

尽管上文已经详细描述了几个实施例，但是其它修改是可能的。例如，以上描述的驱动方法不要求所描述的特定次序或顺序的次序来实现合期望的结果。可以提供其它步骤，或者可以从所描述的流中除去步骤，并且其它组件可以添加到所描述的系统或者从所描述的系统移除。其它实施例可以在本发明的范围内。本领域技术人员鉴于本发明的教导，可以实现众多变型和修改而不脱离于本发明的精神和范围。

Claims (20)

1.一种栅极驱动单元，其特征在于，包括输入模块、上拉模块、传输模块、输出模块、复位模块、下拉模块和存储模块、输入信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端、复位信号输入端、第一电平输入端、第二电平输入端和栅极驱动信号输出端，其中

所述输入模块连接到输入信号输入端、第一时钟信号输入端和上拉节点，用于在第一时钟信号的控制下将输入信号输入至上拉节点；

所述上拉模块连接到第二时钟信号输入端、上拉节点和下拉节点，用于将下拉节点上拉至第三电平并且通过存储模块对上拉节点的电平进行上拉；

所述传输模块连接到第二时钟信号输入端、上拉节点和传输节点，用于在第二时钟信号的控制下将上拉节点上的电平传输至传输节点；

所述输出模块连接到传输节点、第一电平输入端和栅极驱动信号输出端，用于输出栅极驱动信号；

所述复位模块连接到复位信号输入端、第一时钟信号输入端、栅极驱动信号输出端和第二电平输入端，用于在复位信号的控制下对栅极驱动信号输出端复位；

所述下拉模块连接到上拉节点、下拉节点、传输节点、第二电平输入端、第三时钟信号输入端和第四时钟信号输入端，用于在第三时钟信号和第四时钟信号的控制下将上拉节点、下拉节点和传输节点下拉至第二电平；

所述存储模块连接到上拉节点和下拉节点，用于存储输入信号，

其中，第三电平是第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平，并且第三电平的绝对值小于第一电平的绝对值。

2.根据权利要求1所述的栅极驱动单元，其特征在于，所述下拉模块包括第一下拉子模块、第二下拉子模块和第三下拉子模块，其中

所述第一下拉子模块连接到上拉节点、第二电平输入端和第四时钟信号输入端，用于在第四时钟信号的控制下将上拉节点下拉至第二电平；

所述第二下拉子模块连接到第三时钟信号输入端、第二电平输入端和下拉节点，用于在第三时钟信号的控制下将下拉节点下拉至第二电平；并且

所述第三下拉子模块连接到第三时钟信号输入端、传输节点和第二电平输入端，用于在第三时钟信号的控制下将传输节点下拉至第二电平。

3.根据权利要求1所述的栅极驱动单元，其特征在于，下拉模块包括第一下拉子模块和第二下拉子模块，其中第一下拉子模块连接到上拉节点、第二电平输入端和第四时钟信号输入端，用于在第四时钟信号的控制下将上拉节点下拉至第二电平，第二下拉子模块连接到第三时钟信号输入端、第二电平输入端、下拉节点和传输节点，用于在第三时钟信号的控制下将下拉节点和传输节点下拉至第二电平。

4.根据权利要求1所述的栅极驱动单元，其特征在于，所述输入模块包括第一晶体管，第一晶体管的控制极连接到第一时钟信号输入端，第一极连接到输入信号输入端，第二极连接到上拉节点。

5.根据权利要求2所述的栅极驱动单元，其特征在于，所述第一下拉子模块包括第二晶体管，第二晶体管的控制极连接到第四时钟信号输入端，第一极连接到第二电平输入端，第二极连接到上拉节点。

6.根据权利要求5所述的栅极驱动单元，其特征在于，所述第二下拉子模块包括第三晶体管，第三晶体管的控制极连接到第三时钟信号输入端，第一极连接到第二电平输入端，第二极连接到下拉节点。

7.根据权利要求6所述的栅极驱动单元，其特征在于，所述第三下拉子模块包括第四晶体管，第四晶体管的控制极连接到第三时钟信号输入端，第一极连接到第二电平输入端，第二极连接到传输节点。

8.根据权利要求7所述的栅极驱动单元，其特征在于，所述上拉模块包括第五晶体管，第五晶体管的控制极连接到上拉节点，第一极连接到第二时钟信号输入端，第二极连接到下拉节点。

9.根据权利要求8所述的栅极驱动单元，其特征在于，所述传输模块包括第六晶体管，第六晶体管的控制极连接到第二时钟信号输入端，第一极连接到上拉节点，第二极连接到传输节点。

10.根据权利要求9所述的栅极驱动单元，其特征在于，所述输出模块包括第七晶体管，第七晶体管的控制极连接到传输节点，第一极连接到第一电平输入端，第二极连接到栅极驱动信号输出端。

11.根据权利要求10所述的栅极驱动单元，其特征在于，所述复位模块包括第八晶体管和第九晶体管，第八晶体管的控制极连接到复位信号输入端，第一极连接到第二电平输入端，第二极连接到栅极驱动信号输出端；第九晶体管的控制极连接到第一时钟信号输入端，第一极连接到第二电平输入端，第二极连接到栅极驱动信号输出端。

12.根据权利要求1所述的栅极驱动单元，其特征在于，所述存储模块包括电容器，电容器的第一极板连接到上拉节点，第二极板连接到下拉节点。

13.根据权利要求11所述的栅极驱动单元，其特征在于，所述第一至第九晶体管为N型晶体管，第一极为漏极，第二极为源极，第一电平输入端为高电平输入端，并且第二电平输入端为低电平输入端。

14. 一种栅极驱动电路，其特征在于，包括级联的多个根据权利要求1-13中任一项所述的栅极驱动单元，以及信号输入端和信号复位端，其中除第一级和最后一级栅极驱动单元之外，每一级栅极驱动单元的栅极驱动信号输出端连接到上一级栅极驱动单元的复位信号输入端和下一级栅极驱动单元的输入信号输入端，第一级栅极驱动单元的输入信号输入端连接到栅极驱动电路的信号输入端，并且最后一级栅极驱动单元的复位信号输入端连接到栅极驱动电路的信号复位端。

15.根据权利要求14所述的栅极驱动电路，其特征在于，所述栅极驱动电路与第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线连接，其中

第（4n）级栅极驱动单元的第一时钟信号输入端连接到第一时钟信号线，第二时钟信号输入端连接到第二时钟信号线，第三时钟信号输入端连接到第三时钟信号线，第四时钟信号输入端连接到第四时钟信号线，

第（4n+1）级栅极驱动单元的第一时钟信号输入端连接到第二时钟信号线，第二时钟信号输入端连接到第三时钟信号线，第三时钟信号输入端连接到第四时钟信号线，第四时钟信号输入端连接到第一时钟信号线，

第（4n+2）级栅极驱动单元的第一时钟信号输入端连接到第三时钟信号线，第二时钟信号输入端连接到第四时钟信号线，第三时钟信号输入端连接到第一时钟信号线，第四时钟信号输入端连接到第二时钟信号线，

第（4n+3）级栅极驱动单元的第一时钟信号输入端连接到第四时钟信号线，第二时钟信号输入端连接到第一时钟信号线，第三时钟信号输入端连接到第二时钟信号线，第四时钟信号输入端连接到第三时钟信号线，

其中，n是大于等于0的整数。

16. 一种显示装置，其特征在于，包括根据权利要求14或15所述的栅极驱动电路。

17.一种驱动根据权利要求13或14所述的栅极驱动电路的方法，其特征在于，驱动第N级栅极驱动单元的过程包括：输入充电阶段、输出阶段、复位阶段和放电阶段，其中

在输入充电阶段中，在第一时钟信号的控制下，输入模块将上拉节点上拉至第一电平，并且存储模块充电以存储上拉节点上的第一电平；

在输出阶段中，在第二时钟信号的控制下，上拉模块进一步上拉第一节点，并且传输模块将上拉节点处的电平传输至传输节点，并且在所述电平的控制下，输出模块输出第N级栅极驱动信号；

在复位阶段中，下拉模块在第三时钟信号的控制下将下拉节点和传输节点下拉至第二电平，将上拉节点下拉至第一电平，并且复位模块在复位信号的控制下对栅极驱动信号输出端复位；以及

在放电阶段中，在第四时钟信号的控制下，存储模块放电，并且下拉模块将上拉节点下拉至第二电平，

其中N是大于等于一的整数。

18.根据权利要求17所述的方法，其特征在于，当驱动除第N级栅极驱动单元之外的栅极驱动单元时，通过第N级栅极驱动单元的下拉模块，在第三时钟信号和第四时钟信号的控制下，使第N级栅极驱动单元的上拉节点、下拉节点和传输节点保持在第二电平处。

19. 根据权利要求17所述的方法，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平时间均为1/4周期。

20.根据权利要求19所述的方法，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号采用顺序驱动方式或逆序驱动方式，其中

在顺序驱动方式中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号依次被设置为有效电平，且分别依次滞后1/4周期；

在逆序驱动方式中，第四时钟信号、第三时钟信号、第二时钟信号和第一时钟信号依次被设置为有效电平，且分别依次滞后1/4周期；

其中，逆序驱动方式中的第四时钟信号相比于顺序驱动方式中的第一时钟信号提前1/4周期。