KR102221997B1 - 게이트 구동부와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 풀-업 노드의 방전 전위를 안정적으로 유지함으로써 스테이지의 비정상적인 게이트하이전압 출력을 방지할 수 있는 게이트 구동부를 포함한 게이트 구동부와 이를 포함한 표시장치에 관한 것이다. 본 발명의 실시예에 따른 게이트 구동부는 복수의 스테이지들을 구비하고, 상기 스테이지는, 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 신호를 출력 단자로 출력하는 풀-업 트랜지스터; 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 출력단자로 출력하는 풀-다운 트랜지스터; 및 상기 제1 클럭 단자로 입력되는 클럭 신호에 따라 상기 풀-업 노드에 게이트 오프 전압을 공급하여 상기 풀-업 노드의 노이즈를 제거하는 제1 노이즈 제거부를 포함하는 것을 특징으로 한다.

Description

게이트 구동부와 이를 포함한 표시장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 게이트 구동부와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치가 활용되고 있다.
이러한 평판 표시장치는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들에 접속된 다수의 화소들을 포함하는 표시패널, 게이트라인들에 게이트신호들을 공급하는 게이트 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비한다. 게이트 구동부는 표시패널의 비표시영역에 형성될 수 있으며, 다수의 트랜지스터(transistor)들을 갖는 스테이지들을 포함하여 게이트라인들에 게이트하이전압과 게이트로우전압을 스윙하는 게이트신호들을 공급한다.
스테이지들 각각은 풀-업 노드, 풀-다운 노드, 풀-업 노드가 충전되는 경우 게이트하이전압을 출력하는 풀-업 트랜지스터, 풀-다운 노드가 충전되는 경우 게이트로우전압을 출력하는 풀-다운 트랜지스터, 및 풀-업 노드와 풀-다운 노드의 충방전을 제어하기 위한 제어회로를 포함한다. 이때, 제어회로는 안정적으로 게이트하이전압을 출력하기 위해 풀-업 노드가 충전되는 경우 풀-다운 노드를 방전시키며, 안정적으로 게이트로우전압을 출력하기 위해 풀-다운 노드가 충전되는 경우 풀-업 노드를 방전시킨다.
도 1은 N 타입 MOSFET의 트랜지스터의 게이트-소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다. 도 1을 참조하면, N 타입 MOSFET의 트랜지스터의 문턱전압은 제조시의 공정 편차 또는 장기간 구동으로 인한 스트레스 등의 원인으로 인하여, 네거티브 쉬프트될 수 있다. N 타입 MOSFET의 트랜지스터의 문턱전압(Vth)이 네거티브 쉬프트되는 경우, N 타입 MOSFET의 트랜지스터의 게이트-소스간 전압(Vgs)에 따른 드레인-소스간 전류(Ids)를 보여주는 곡선은 원래 의도된 곡선(A)으로부터 네거티브 쉬프트(negative shift)된 곡선(B)으로 이동될 수 있다. 따라서, 문턱전압이 네거티브 쉬프트된 트랜지스터는 누설전류를 흘리게 되는 문제가 발생할 수 있다.
한편, 제어회로는 풀-업 노드의 노이즈를 제거하기 위한 트랜지스터(이하 "노이즈 제거 트랜지스터"로 칭함)를 포함할 수 있다. 노이즈 제거 트랜지스터의 문턱전압이 도 1과 같이 네거티브 쉬프트되는 경우, 노이즈 제거 트랜지스터의 누설 전류로 인하여 풀-업 노드에는 리플(ripple) 또는 노이즈(noise)가 반영될 수 있다. 이로 인해, 풀-업 노드의 방전 전위는 흔들리게 되며, 따라서 스테이지가 비정상적으로 게이트하이전압을 출력하는 문제가 발생할 수 있다.
본 발명의 실시예는 풀-업 노드의 방전 전위를 안정적으로 유지함으로써 스테이지의 비정상적인 게이트하이전압 출력을 방지할 수 있는 게이트 구동부를 포함한 게이트 구동부와 이를 포함한 표시장치를 제공한다.
본 발명의 실시예에 따른 게이트 구동부는 복수의 스테이지들을 구비하고, 상기 스테이지는, 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 신호를 출력 단자로 출력하는 풀-업 트랜지스터; 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 출력단자로 출력하는 풀-다운 트랜지스터; 및 상기 제1 클럭 단자로 입력되는 클럭 신호에 따라 상기 풀-업 노드에 게이트 오프 전압을 공급하여 상기 풀-업 노드의 노이즈를 제거하는 제1 노이즈 제거부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들에 접속되는 화소들, 및 상기 게이트라인들에 게이트신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하는 표시패널; 및 상기 데이터라인들에 데이터전압들을 공급하는 데이터 구동부를 구비하고, 상기 스테이지는, 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 신호를 출력 단자로 출력하는 풀-업 트랜지스터; 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 출력단자로 출력하는 풀-다운 트랜지스터; 및 상기 제1 클럭 단자로 입력되는 클럭 신호에 따라 상기 풀-업 노드에 게이트 오프 전압을 공급하여 상기 풀-업 노드의 노이즈를 제거하는 제1 노이즈 제거부를 포함한다.
본 발명의 실시예는 복수 개의 노이즈 제거부들을 이용하여 풀-업 노드의 노이즈를 제거한다. 그 결과, 본 발명의 실시예는 어느 한 노이즈 제거부의 트랜지스터의 문턱전압이 네거티브 쉬프트되더라도, 다른 노이즈 제거부를 이용하여 풀-업 노드의 노이즈를 제거할 수 있다. 따라서, 본 발명의 실시예는 풀-업 노드의 방전 전위를 안정적으로 유지할 수 있으므로, 스테이지의 비정상적인 게이트 온 전압 출력을 방지할 수 있다.
본 발명의 실시예는 풀-다운 노드 충방전부를 이용하여 제1 클럭 단자로 게이트 온 전압의 클럭 신호가 입력될 때를 제외하고는 풀-다운 노드를 게이트 온 전압으로 충전시킨다. 그 결과, 본 발명의 실시예는 블랭크 기간의 유무에 상관없이 풀-다운 트랜지스터를 턴-온시켜 게이트라인들에 안정적으로 게이트 오프 전압을 공급할 수 있다. 따라서, 본 발명의 실시예는 표시장치가 소비전력을 절감하기 위해 표시장치를 로우 리프레쉬 레이트 또는 가변 리프레쉬 레이트로 구동하거나, 스톱&스타트 구동함으로써, 블랭크 기간이 길어지는 경우, 노이즈 등으로 인하여 게이트라인들이 게이트 오프 전압으로 유지되지 못하는 문제를 해결할 수 있다.
도 1은 N 타입 MOSFET의 트랜지스터의 게이트-소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 3은 도 2의 화소를 보여주는 일 예시도면.
도 4는 도 2의 화소를 보여주는 또 다른 예시도면.
도 5a 및 도 5b는 60Hz의 프레임 주파수와 1Hz의 프레임 주파수에서의 액티브 기간과 블랭크 기간을 보여주는 예시도면들.
도 6a는 도 2의 제1 게이트 구동부의 일 예를 보여주는 블록도.
도 6b는 도 2의 제2 게이트 구동부의 일 예를 보여주는 블록도.
도 7은 제1 게이트 구동부의 제q 스테이지의 일 예를 상세히 보여주는 회로도.
도 8은 도 7의 제q 스테이지의 스타트 단자, 전단 출력신호 입력단자에 입력되는 신호들, 클럭신호들, 풀-업 노드의 전압, 및 제q 내지 제q+3 게이트신호들을 보여주는 파형도.
도 9a 내지 도 9f는 풀-업 기간의 제1 내지 제6 기간들 동안 도 4의 제k 스테이지를 보여주는 예시도면들.
도 10a 내지 도 10d는 풀-다운 기간의 제7 내지 제10 기간들 동안 도 4의 제k 스테이지를 보여주는 예시도면들.
도 11a는 도 2의 제1 게이트 구동부의 또 다른 예를 보여주는 블록도.
도 11b는 도 2의 제2 게이트 구동부의 또 다른 예를 보여주는 블록도.
도 12는 제1 게이트 구동부의 제q 스테이지의 또 다른 예를 상세히 보여주는 회로도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부(20), 및 타이밍 제어부(30)를 구비한다.
본 발명의 실시예에 따른 표시장치는 게이트신호들을 게이트라인들(G1~Gn)에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(10)은 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트라인들(G1~Gn, n은 2 이상의 양의 정수), 및 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)에 접속된 화소(P)들, 제1 및 제2 게이트 구동부들(11, 12)을 포함한다.
화소(P)는 데이터라인들(D1~Dm) 중 어느 하나와 게이트라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)는 게이트라인에 게이트신호가 공급될때 데이터라인의 데이터전압을 공급받으며, 공급된 데이터전압에 따라 소정의 밝기로 발광한다.
표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 3과 같이 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.
표시장치가 유기발광표시장치로 구현되는 경우, 화소(P)들 각각은 도 4와 같이 유기발광다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제k 게이트라인(Gk)의 게이트신호에 응답하여 제j 데이터라인(Dj)의 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 공급한다. 구동 트랜지스터(DT)는 게이트 전극에 공급되는 데이터전압에 따라 고전위전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 구동전류를 제어한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)와 저전위전압라인(VSSL) 사이에 마련되어, 구동전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고전위전압라인(VDDL) 사이에 마련될 수 있다.
제1 게이트 구동부(11)는 기수 게이트라인들(G1, G3, …, Gn-1)에 접속되어 기수 게이트신호들을 공급하고, 제2 게이트 구동부(12)는 우수 게이트라인들(G2, G4, …, Gn)에 접속되어 우수 게이트신호들을 공급한다. 즉, 제1 및 제2 게이트 구동부들(11, 12)은 인터레이스(interlace) 방식으로 구동될 수 있다. 구체적으로, 제1 게이트 구동부(11)는 타이밍 제어부(30)로부터 제1 게이트 제어신호(GCS1)를 입력받고, 제1 게이트 제어신호(GCS1)에 따라 기수 게이트신호들을 생성하여 기수 게이트라인들(G1, G3, …, Gn-1)에 공급한다. 제2 게이트 구동부(12)는 우수 게이트라인들(G2, G4, …, Gn)에 접속되어 우수 게이트신호들을 공급한다. 제2 게이트 구동부(12)는 타이밍 제어부(30)로부터 제2 게이트 제어신호(GCS2)를 입력받고, 제2 게이트 제어신호(GCS2)에 따라 우수 게이트신호들을 생성하여 우수 게이트라인들(G2, G4, …, Gn)에 공급한다.
한편, 제1 및 제2 게이트 구동부(11, 12)들은 인터레이스 방식으로 구동되는 것에 한정되지 않음에 주의하여야 한다. 즉, 제1 게이트 구동부(11)는 표시패널(10)의 일부 게이트 라인들에 게이트신호들을 공급하고, 제2 게이트 구동부(12)는 표시패널(10)의 나머지 게이트 라인들에 게이트 신호들을 공급할 수 있다. 제1 및 제2 게이트 구동부들(11, 12)에 대한 자세한 설명은 도 6a 및 도 6b를 결부하여 후술한다.
표시패널(10)은 표시영역(DA)과 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)은 화소(P)들이 마련되어 화상이 표시되는 영역이다. 비표시영역(NDA)은 표시영역(DA)의 주변에 마련되는 영역으로, 화상이 표시되지 않는 영역이다. 제1 및 제2 게이트 구동부(11, 12)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역(NDA)에 마련될 수 있다. 도 2에서는 제1 게이트 구동부(11)가 표시패널(10)의 일측 비표시영역에 마련되고 제2 게이트 구동부(12)가 표시패널(10)의 타측 비표시영역에 마련된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다.
데이터 구동부(20)는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부(20)는 타이밍 제어부(30)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(20)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 데이터 구동부(20)는 하나의 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함) 또는 복수의 소스 드라이브 IC들을 포함할 수 있다.
타이밍 제어부(30)는 외부의 시스템 보드(미도시)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어부(30)는 타이밍 신호에 기초하여 제1 및 제2 게이트 구동부들(11, 12)의 동작 타이밍을 제어하기 위한 제1 및 제2 게이트 제어신호들(GCS1, GCS2)과 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다.
제1 게이트 제어신호(GCS1)는 도 7과 같이 제1 및 제2 스타트 신호들(STV1, VST2), 클럭신호들 중 일부 클럭신호들(CLK1, CLK3, CLK5, CLK7), 및 제1 리셋 신호(RS1) 등을 포함할 수 있다. 제2 게이트 제어신호(GCS2)는 제3 및 제4 스타트 신호들(STV3, STV4), 클럭신호들 중 다른 일부 클럭신호들(CLK2, CLK4, CLK6, CLK8), 및 제2 리셋 신호(RS2) 등을 포함할 수 있다. 제1 및 제2 게이트 제어신호들(GCS1, GCS2)에 대한 자세한 설명은 도 7을 결부하여 후술한다.
타이밍 제어부(30)는 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(20)에 공급한다. 타이밍 제어부(30)는 제1 게이트 제어신호(GCS1)를 제1 게이트 구동부(11)에 공급하고, 제2 게이트 제어신호(GCS2)를 제2 게이트 구동부(12)에 공급한다.
한편, 타이밍 제어부(30)는 디지털 비디오 데이터(DATA)의 비디오 영상이 정지영상인 경우, 표시장치를 저전력으로 구동하기 위해, 표시장치를 낮은 프레임 주파수로 구동하도록 제어할 수 있다. 즉, 타이밍 제어부(30)는 표시장치를 로우 리프레쉬 레이트(low refresh rate, LRR) 또는 가변 리프레쉬 레이트(variable refresh rate, VRR)로 구동하도록 제어할 수 있다.
예를 들어, 타이밍 제어부(30)는 디지털 비디오 데이터(DATA)의 비디오 영상이 동영상인 경우 도 5a와 같이 표시장치를 60Hz의 프레임 주파수로 구동하도록 제어하는 반면에, 디지털 비디오 데이터(DATA)의 비디오 영상이 정지영상인 경우 도 5b와 같이 표시장치를 1Hz의 프레임 주파수로 구동하도록 제어할 수 있다. 60Hz의 프레임 주파수의 경우 도 5a와 같이 1 초(1s) 동안 60 개의 프레임 기간들(FR1~FR60)이 존재하고, 1Hz의 프레임 주파수의 경우 도 5b와 같이 1 초(1s) 동안 1 개의 프레임 기간(FR1)이 존재한다. 프레임 기간들 각각은 액티브 기간(AP)과 블랭크 기간(BP)을 포함한다. 액티브 기간(AP)은 제1 및 제2 게이트 구동부들(11, 12)이 게이트신호들을 출력하고 데이터 구동부(20)가 데이터전압들을 출력하여, 화소(P)들에 데이터전압들을 공급하는 기간이다. 블랭크 기간(BP)은 액티브 기간(AP)들 사이에 삽입되는 휴지기간이다. 따라서, 블랭크 기간(BP) 동안 제1 및 제2 게이트 구동부들(11, 12)이 게이트신호들을 출력하지 않고, 데이터 구동부(20)는 데이터전압들을 출력하지 않는다. 도 5b와 같이 표시장치를 1Hz의 프레임 주파수로 구동하는 경우, 블랭크 기간(BP)이 액티브 기간(AP)에 비해 매우 길어지므로, 표시장치의 소비전력은 절감될 수 있다.
또한, 타이밍 제어부(30)는 표시장치를 스톱&스타트 구동하도록 제어할 수 있다. 스톱&스타트 구동은 표시패널(10)을 N(N은 2 이상의 양의 정수) 개의 블록들로 분할하고, 표시패널(10)의 N 개의 블록들에 대응되도록 제1 및 제2 게이트 구동부들(11, 12) 각각의 스테이지들 역시 N 개의 블록들로 분할한 후, 화상이 표시되는 표시패널(10)의 블록에 대응되는 제1 및 제2 게이트 구동부들(11, 12) 각각의 블록에 포함된 스테이지들이 게이트신호들을 출력하도록 제어하고, 화상이 비표시되는 표시패널(10)의 블록에 대응되는 제1 및 제2 게이트 구동부들(11, 12) 각각의 블록에 포함된 스테이지들이 게이트신호들을 출력하지 않도록 제어하는 구동 방법이다. 따라서, 표시장치의 소비전력은 절감될 수 있다.
도 6a는 도 2의 제1 게이트 구동부의 일 예를 보여주는 블록도이다. 도 6a를 참조하면, 제1 게이트 구동부(11)에는 제1 스타트 신호가 공급되는 제1 스타트 신호라인(STL1), 제2 스타트 신호가 공급되는 제2 스타트 신호라인(STL2), 제1 리셋 신호가 공급되는 제1 리셋 라인(RL1), 제1, 제3, 제5 및 제7 클럭신호들이 공급되는 제1, 제3, 제5 및 제7 클럭라인들(CL1, CL3, CL5, CL7), 직류전압인 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)이 마련된다. 제1 및 제2 스타트 신호들, 제1 리셋 신호, 제1, 제3, 제5 및 제7 클럭신호들은 도 1의 타이밍 제어부(30)로부터 공급되며, 제1 전원전압은 전원 공급원(미도시)으로부터 공급될 수 있다.
제1 게이트 구동부(11)는 기수 게이트라인들(G1, G3, …, Gn-1)에 접속된 스테이지들(STA1~STAp, 2p=n을 만족하는 양의 정수)을 포함한다. 도 6a에서는 설명의 편의를 위해 제1, 제3, 제5, 및 제7 게이트라인들(G1, G3, G5, G7)에 접속된 제1 내지 제4 스테이지들(STA1~STA4)만을 도시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제3 스테이지(STA3)의 전단 스테이지들은 제1 및 제2 스테이지들(STA1, STA2)을 지시하고, 제3 스테이지(STA3)의 후단 스테이지들은 제4 내지 제p 스테이지들(STA4~STAp)을 지시한다.
제1 게이트 구동부(11)의 제q(q는 1≤q≤p를 만족하는 양의 정수) 스테이지(STAq)는 제q 게이트라인(Gq)에 접속되어 게이트신호를 출력한다.
스테이지들(STA1~STAp) 각각은 스타트 단자(ST), 리셋 단자(RT), 전단 캐리신호 입력단자(PT), 후단 캐리신호 입력단자(NT), 제1 내지 제3 클럭 단자들(CT1, CT2, CT3), 제1 전원전압 단자(VSST), 및 출력단자(OT)를 포함한다.
스테이지들(STA1~STAp) 각각의 스타트 단자(ST)는 제1 스타트 신호라인(STL1), 제2 스타트 신호라인(STL2) 또는 두 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 즉, 제q 스테이지(STAq)의 스타트 단자(ST)는 제1 스타트 신호라인(STL1), 제2 스타트 신호라인(STL2) 또는 제q-2 스테이지(STAq-2)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제q 스테이지(STAq)의 스타트 단자(ST)에는 제1 스타트 신호라인(STL1)의 제1 스타트 신호, 제2 스타트 신호, 또는 제q-2 스테이지(STAq-2)의 출력단자(OT)의 출력신호가 입력될 수 있다. 예를 들어, 도 6a와 같이 제1 및 제2 스테이지들(STA1~STA2)은 두 번째 전단 스테이지가 없기 때문에, 제1 스테이지(STA1)의 스타트 단자(ST)는 제1 스타트 신호라인(STL1)에 접속되어 제1 스타트 신호를 입력받고, 제2 스테이지(STA2)의 스타트 단자(ST)는 제2 스타트 신호라인(STL2)에 접속되어 제2 스타트 신호를 입력받을 수 있다. 또한, 도 6a와 같이 제3 내지 제p 스테이지들(STA3~STAp) 각각의 스타트 단자(ST)에는 두 번째 전단 스테이지의 출력단자(OT)에 접속되어 두 번째 전단 스테이지의 출력단자(OT)의 출력신호를 입력받을 수 있다.
스테이지들(STA1~STAp) 각각의 리셋 단자(RT)는 리셋 신호라인(RL)에 접속될 수 있다. 스테이지들(STA1~STAp) 각각의 리셋 단자(RT)에는 리셋 신호가 입력될 수 있다.
스테이지들(STA1~STAp) 각각의 전단 출력신호 입력단자(PT)는 제2 스타트 신호라인(STL2) 또는 첫 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 즉, 제q 스테이지(STAq)의 전단 출력신호 입력단자(PT)는 제2 스타트 신호라인(STL2) 또는 제q-1 스테이지(STAq-1)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제q 스테이지(STAq)의 전단 출력신호 입력단자(PT)에는 제2 스타트 신호라인(STL2)의 제2 스타트신호 또는 제q-1 스테이지(STAq-1)의 출력단자(OT)의 출력신호가 입력될 수 있다. 예를 들어, 도 6a와 같이 제1 스테이지는 첫 번째 전단 스테이지가 없기 때문에, 제1 스테이지(STA1)의 전단 출력신호 입력단자(PT)는 제2 스타트 신호라인(STL2)에 접속되어 제2 스타트 신호를 입력받는다. 또한, 도 6a와 같이 제2 내지 제p 스테이지들(STA2~STAp) 각각의 전단 출력신호 입력단자(PT)는 첫 번째 전단 스테이지의 출력단자(OT)에 접속되어 첫 번째 전단 스테이지의 출력단자(OT)의 출력신호를 입력받을 수 있다. 제q 스테이지(STAq)를 기준으로 첫 번째 전단 스테이지는 제q-1 스테이지(STAq-1)를 지시한다.
스테이지들(STA1~STAp) 각각의 후단 출력신호 입력단자(NT)는 세 번째 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제q 스테이지(STAq)를 기준으로 세 번째 후단 스테이지는 제q+3 스테이지(STAq+3)를 지시한다. 즉, 제q 스테이지(STAq)의 후단 출력신호 입력단자(NT)는 제q+3 스테이지(STAq+3)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제q 스테이지(STAq)의 후단 출력신호 입력단자(NT)에는 제q+3 스테이지(STAq+3)의 출력단자(OT)의 출력신호가 입력될 수 있다.
스테이지들(STA1~STAp) 각각의 제1 내지 제3 클럭 단자들(CT1, CT2, CT3) 각각은 제1, 제3, 제5, 및 제7 클럭 라인들(CL1, CL3, CL5, CL7) 중 어느 하나에 접속된다. 클럭 신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 4 이상의 자연수) 상 클럭 신호들로 구현되는 것이 바람직하다. 본 발명의 실시 예에서는 도 8과 같이 클럭 신호들이 소정의 기간만큼 중첩되고 순차적으로 위상이 지연되는 8 상 클럭 신호들인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 클럭 신호들 각각은 소정의 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
스테이지들(STA1~STAp) 각각의 제1 내지 제3 클럭 단자들(CT1, CT2, CT3) 각각은 서로 다른 클럭 라인들에 접속된다. 따라서, 스테이지들(STA1~STAp) 각각의 제1 내지 제3 클럭 단자들(CT1, CT2, CT3) 각각에는 서로 다른 클럭 신호들이 입력된다. 예를 들어, 도 6a와 같이 제1 스테이지(STA1)의 제1 클럭 단자(CT1)는 제1 클럭 라인(CL1)에 접속되고, 제2 클럭 단자(CT2)는 제7 클럭 라인(CL7)에 접속되며, 제3 클럭 단자(CT3)는 제5 클럭 라인(CL5)에 접속된다. 이 경우, 제2 스테이지(STA2)의 제1 클럭 단자(CT1)에는 제3 클럭 신호(CLK3)가 입력되고, 제2 클럭 단자(CT2)에는 제1 클럭 신호(CLK1)가 입력되며, 제3 클럭 단자(CT3)에는 제7 클럭 신호(CLK7)가 입력될 수 있다.
스테이지들(STA1~STAp)의 제1 내지 제3 클럭 단자들(CT1, CT2, CT3) 각각에는 기수 클럭 신호들이 순차적으로 공급된다. 예를 들어, 도 6a와 같이 제1 스테이지(STA1)의 제1 클럭 단자(CT1)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭 신호를 입력받고, 제2 스테이지(STA2)의 제1 클럭 단자(CT1)는 제3 클럭 라인(CL3)에 접속되어 제3 클럭 신호를 입력받으며, 제3 스테이지(STA3)의 제1 클럭 단자(CT1)는 제5 클럭 라인(CL5)에 접속되어 제5 클럭 신호를 입력받는다. 또한, 도 6a와 같이 제1 스테이지(STA1)의 제2 클럭 단자(CT2)는 제7 클럭 라인(CL7)에 접속되어 제7 클럭 신호를 입력받고, 제2 스테이지(STA2)의 제2 클럭 단자(CT2)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭 신호를 입력받으며, 제3 스테이지(STA3)의 제2 클럭 단자(CT2)는 제3 클럭 라인(CL3)에 접속되어 제3 클럭 신호를 입력받는다. 또한, 도 6a와 같이 제1 스테이지(STA1)의 제3 클럭 단자(CT3)는 제5 클럭 라인(CL5)에 접속되어 제5 클럭 신호를 입력받고, 제2 스테이지(STA2)의 제3 클럭 단자(CT3)는 제7 클럭 라인(CL7)에 접속되어 제7 클럭 신호를 입력받으며, 제3 스테이지(STA3)의 제3 클럭 단자(CT3)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭 신호를 입력받는다.
스테이지들(STA1~STAp) 각각의 제1 전원전압 단자(VSST)는 제1 전원전압라인(VSSL)에 접속된다. 따라서, 스테이지들(STA1~STAp) 각각의 제1 전원전압 단자(VSST)에는 제1 전원전압이 공급된다.
스테이지들(STA1~STAp) 각각의 출력단자(OT)는 게이트라인에 접속된다. 스테이지들(STA1~STAp) 각각의 출력단자(OT)에는 게이트신호가 출력된다. 또한, 스테이지들(STA1~STAp) 각각의 출력단자(OT)는 첫 번째 후단 스테이지의 전단 출력신호 입력단자(PT), 두 번째 후단 스테이지의 스타트 단자(ST), 및 세 번째 전단 스테이지의 후단 출력신호 입력단자(NT)에 접속된다. 제q 스테이지(STAq)를 기준으로 첫 번째 후단 스테이지는 제q+1 스테이지(STAq+1)를 지시하고, 두 번째 후단 스테이지는 제q+2 스테이지(STAq+2)를 지시하며, 세 번째 전단 스테이지는 제q-3 스테이지(STAq-3)를 지시한다.
도 6b는 도 2의 제2 게이트 구동부의 일 예를 보여주는 블록도이다. 도 6b를 참조하면, 제2 게이트 구동부(12)에는 제3 스타트 신호가 공급되는 제3 스타트 신호라인(STL3), 제4 스타트 신호가 공급되는 제4 스타트 신호라인(STL4), 제2 리셋 신호가 공급되는 제2 리셋 라인(RL2), 우수 클럭신호들인 제2, 제4, 제6 및 제8 클럭신호들이 공급되는 제2, 제4, 제6 및 제8 클럭라인들(CL2, CL4, CL6, CL8), 직류전압인 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)이 마련된다. 제3 및 제4 스타트 신호들, 제2 리셋 신호, 제2, 제4, 제6 및 제8 클럭신호들은 도 1의 타이밍 제어부(30)로부터 공급되며, 제1 전원전압은 전원 공급원(미도시)으로부터 공급될 수 있다.
제2 게이트 구동부(12)는 우수 게이트라인들(G2, G4, …, Gn)에 접속된 스테이지들(STB1~STBp)을 포함한다. 도 6b에서는 설명의 편의를 위해 제2, 제4, 제6, 및 제8 게이트라인들(G2, G4, G6, G8)에 접속된 제1 내지 제4 스테이지들(STB1~STB4)만을 도시하였다.
제2 게이트 구동부(12)의 제q 스테이지(STBq)는 제2q 게이트라인(G2q)에 접속되어 게이트신호를 출력한다.
제2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각은 제1 및 제2 스타트 신호라인들(STL1, STL2), 제1 리셋 라인(RL1), 제1, 제3, 제5 및 제7 클럭 라인들(CL1, CL3, CL5, CL7) 대신에 제3 및 제4 스타트 신호라인들(STL3, STL4), 제2 리셋 라인(RL2), 제2, 제4, 제6 및 제8 클럭 라인들(CL2, CL4, CL6, CL8)에 접속되는 것을 제외하고는, 도 6a를 결부하여 설명한 제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각에 대한 설명과 실질적으로 동일하다. 따라서, 제2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각에 대한 자세한 설명은 생략한다.
도 7은 제1 게이트 구동부의 제q 스테이지의 일 예를 상세히 보여주는 회로도이다. 도 7에서는 설명의 편의를 위해 풀-업 노드는 Q 노드(NQ)이고, 풀-다운 노드는 QB 노드(NQB)인 것을 중심으로 설명하였다.
도 7을 참조하면, 제1 게이트 구동부의 제q 스테이지(STAq)는 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노이즈 제거부(100), 제2 노이즈 제거부(200), Q 노드 충방전부(300), Q 노드 리셋부(400), 출력단자 노이즈 제거부(500), 및 부스팅 커패시터(CB)를 포함한다.
풀-업 트랜지스터(TU)의 게이트 전극은 Q 노드(NQ)에 접속되고, 제1 전극은 출력 단자(OT)에 접속되며, 제2 전극은 제1 클럭 단자(CT1)에 접속될 수 있다. 풀-업 트랜지스터(TU)는 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온되어 제1 클럭 단자(CT1)로 입력되는 클럭 신호를 출력 단자(OT)로 공급한다. 풀-업 트랜지스터(TU)가 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온되고 게이트 온 전압의 클럭 신호가 제1 클럭 단자(CT1)로 입력되는 경우, 게이트 온 전압의 게이트신호가 출력 단자(OT)로 출력될 수 있다.
풀-다운 트랜지스터(TD)의 게이트 전극은 제3 클럭 단자(CT3)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 출력 단자(OT)에 접속될 수 있다. 풀-다운 트랜지스터(TD)는 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압단자(VSST)로 입력되는 제1 전원전압을 출력 단자(OT)로 공급한다. 풀-다운 트랜지스터(TD)가 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온되는 경우, 게이트 오프 전압의 게이트신호가 출력 단자(OT)로 출력될 수 있다. 이하에서는, 제1 전원전압단자(VSST)로 입력되는 제1 전원전압이 게이트 오프 전압인 것으로 설명한다. 게이트 오프 전압은 게이트라인들(G1~Gn)에 접속된 화소(P)들의 트랜지스터들을 턴-오프시킬 수 있는 전압이고, 게이트 온 전압은 상기 트랜지스터들을 턴-온시킬 수 있는 전압이다. 상기 트랜지스터들이 N 타입 MOSFET으로 형성되는 경우, 게이트 온 전압은 게이트하이전압, 게이트 오프 전압은 게이트로우전압으로 설정될 수 있다.
제1 노이즈 제거부(100)는 제1 클럭 단자(CT1)로 입력되는 클럭 신호에 따라 Q 노드(NQ)의 노이즈를 제거한다. 제1 노이즈 제거부(100)는 제1 내지 제4 트랜지스터들(T1, T2, T3, T4)을 포함할 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 Q 노드(NQ)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 게이트 온 전압에 의해 턴-온되어 Q 노드(NQ)를 제1 전원전압 단자(VSST)에 접속시킨다. 제1 트랜지스터(T1)가 턴-온되는 경우 Q 노드(NQ)에는 게이트 오프 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
제2 트랜지스터(T2)의 게이트 전극과 제2 전극은 제1 클럭 단자(CT1)에 접속되고, 제1 전극은 제1 노드(N1)에 접속될 수 있다. 즉, 제2 트랜지스터(T2)는 다이오드(diode) 접속될 수 있다. 제2 트랜지스터(T2)는 제1 클럭 단자(CT1)로 입력되는 클럭 신호의 게이트 온 전압에 의해 턴-온되어 제1 노드(N1)에 게이트 온 전압을 공급한다. 제2 트랜지스터(T2)가 턴-온되는 경우 제1 노드(N1)에는 게이트 온 전압이 공급되므로, 제1 트랜지스터(T1)는 턴-온될 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 Q 노드(NQ)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제3 트랜지스터(T3)는 Q 노드(NQ)의 게이트 온 전압에 의해 턴-온되어 상기 제1 노드(N1)를 제1 전원전압 단자(VSST)에 접속시킨다. 제3 트랜지스터(T3)가 턴-온되는 경우 제1 노드(N1)에 게이트 오프 전압이 공급되며, 이로 인해 제1 트랜지스터(T1)는 턴-오프될 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 QB 노드(NQB)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제4 트랜지스터(T4)는 QB 노드(NQB)의 게이트 온 전압에 의해 턴-온되어 상기 제1 노드(N1)를 제1 전원전압 단자(VSST)에 접속시킨다. 제4 트랜지스터(T4)가 턴-온되는 경우 제1 노드(N1)에 게이트 오프 전압이 공급되며, 이로 인해 제1 트랜지스터(T1)는 턴-오프될 수 있다.
제2 노이즈 제거부(200)는 제2 클럭 단자(CT2)로 입력되는 클럭 신호에 따라 Q 노드(NQ)의 노이즈를 제거한다. 제2 노이즈 제거부(200)는 제5 트랜지스터(T5)을 포함할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 Q 노드(NQ)에 접속되며, 제2 전극은 전단 출력신호 입력단자(PT)에 접속될 수 있다. 제5 트랜지스터(T5)는 제2 클럭 단자(CT2)로 입력되는 클럭 신호의 게이트 온 전압에 의해 턴-온되어 Q 노드(NQ)를 전단 출력신호 입력단자(PT)에 접속시킨다. 제5 트랜지스터(T5)가 턴-온되는 경우, Q 노드(NQ)에 전단 출력신호 입력단자(PT)로부터 입력되는 제q-1 스테이지(STAq-1)의 출력신호의 게이트 온 전압 또는 게이트 오프 전압이 공급될 수 있다. 제5 트랜지스터(T5)가 턴-온되어 Q 노드(NQ)에 게이트 오프 전압이 공급되는 경우, Q 노드(NQ)의 노이즈는 제거될 수 있다.
Q 노드 충방전부(300)는 스타트 단자(ST)로 입력되는 제1 스타트 신호, 제2 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호에 따라 Q 노드(NQ)를 게이트 온 전압으로 충전하거나, 후단 출력신호 입력단자(NT)로 입력되는 제q+3 스테이지(STAq+3)의 출력신호에 따라 Q 노드(NQ)를 게이트 오프 전압으로 방전한다. Q 노드 충방전부(300)는 제6 및 제7 트랜지스터들을 포함할 수 있다.
제6 트랜지스터(T6)의 게이트 전극과 제2 전극은 스타트 단자(ST)에 접속되고, 제1 전극은 Q 노드(NQ)에 접속될 수 있다. 즉, 제6 트랜지스터(T6)는 다이오드 접속될 수 있다. 제6 트랜지스터(T6)는 스타트 단자(ST)로 입력되는 제1 스타트 신호, 제2 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호의 게이트 온 전압에 의해 턴-온되어 Q 노드(NQ)에 게이트 온 전압을 공급한다. 제6 트랜지스터(T6)가 턴-온되는 경우 Q 노드(NQ)에는 게이트 온 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-온될 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 후단 출력신호 입력단자(NT)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 Q 노드(NQ)에 접속될 수 있다. 제7 트랜지스터(T7)는 후단 출력신호 입력단자(NT)로 입력되는 제q+3 스테이지(STAq+3)의 출력신호의 게이트 온 전압에 의해 턴-온되어 Q 노드(NQ)에 게이트 오프 전압을 공급한다. 제7 트랜지스터(T7)가 턴-온되는 경우 Q 노드(NQ)에는 게이트 오프 전압이 공급되므로, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
Q 노드 리셋부(400)는 리셋 단자(RT)로 입력되는 제1 리셋 신호에 따라 Q 노드(NQ)를 게이트 오프 전압으로 리셋한다. Q 노드 리셋부(400)는 제8 트랜지스터(T8)를 포함할 수 있다.
제8 트랜지스터(T8)의 게이트 전극은 리셋 단자(RT)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 Q 노드(NQ)에 접속될 수 있다. 제8 트랜지스터(T8)는 리셋 단자(RT)로 입력되는 제1 리셋 신호의 게이트 온 전압에 따라 Q 노드(NQ)를 제1 전원전압 단자(VSST)에 접속시킨다. 제8 트랜지스터(T8)가 턴-온되는 경우 Q 노드(NQ)는 게이트 오프 전압으로 리셋될 수 있다.
출력 단자 노이즈 제거부(500)는 출력 단자(OT)의 전압에 따라 출력 단자(OT)를 제1 클럭단자(CT1)에 접속시켜 출력 단자(OT)의 노이즈를 제거한다. 출력 단자 노이즈 제거부(500)는 제9 트랜지스터(T9)를 포함할 수 있다.
제9 트랜지스터(T9)의 게이트 전극과 제1 전극이 출력 단자(OT)에 접속되고, 제2 전극이 제1 클럭 단자(CT1)에 접속된다. 즉, 제9 트랜지스터(T9)는 다이오드 접속될 수 있다. 제9 트랜지스터(T9)는 출력 단자(OT)의 전압이 제1 클럭 단자(OT)로 입력되는 클럭 신호의 전압과 제9 트랜지스터(T9)의 문턱전압의 합보다 높아지는 경우, 출력 단자(OT)를 제1 클럭단자(CT1)에 접속시킨다. 따라서, 출력 단자(OT)에 노이즈가 발생하여 출력 단자(OT)의 전압이 제1 클럭 단자(OT)로 입력되는 클럭 신호의 게이트 오프 전압과 제9 트랜지스터(T9)의 문턱전압의 합보다 높아지는 경우, 출력 단자(OT)의 노이즈는 제1 클럭 단자(OT)로 방전될 수 있다.
부스팅 캐패시터(CB)는 출력 단자(OT)와 Q 노드(NQ) 사이에 접속된다. 부스팅 커패시터(CB)는 출력 단자(OT)와 Q 노드(NQ)의 차전압을 유지한다.
풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제9 트랜지스터들(T1~T9)의 제1 전극은 소스 전극, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다. 즉, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제9 트랜지스터들(T1~T9)의 제1 전극은 드레인 전극, 제2 전극은 소스 전극일 수 있다.
한편, 본 발명의 실시예에 따른 표시장치가 소비전력을 절감하기 위해 표시장치를 로우 리프레쉬 레이트 또는 가변 리프레쉬 레이트로 구동하거나, 스톱&스타트 구동하는 경우, 블랭크 기간(BP)이 길어질 수 있기 때문에, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제9 트랜지스터들(T1~T9)의 반도체 층은 oxide로 구현되는 것이 바람직하다. 하지만, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제9 트랜지스터들(T1~T9)의 반도체 층은 oxide에 한정되지 않으며, 아모포스 실리콘(amorphous silicon, a-Si) 또는 폴리 실리콘(poly silicon, Poly-Si)으로도 형성될 수 있다.
한편, 도 7에서는 설명의 편의를 위해 제q 스테이지(STAq)만을 예시하였으나, 제1 게이트 구동부(11)의 스테이지들(STA1~STAp)과 제2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각은 도 7에 도시된 제q 스테이지(STAq)와 실질적으로 동일하게 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 복수 개의 노이즈 제거부들(100, 200)을 포함하여 Q 노드(NQ)의 노이즈를 제거할 수 있다. 그 결과, 본 발명의 실시예는 어느 한 노이즈 제거부의 트랜지스터의 문턱전압이 네거티브 쉬프트되더라도, 다른 노이즈 제거부를 이용하여 Q 노드(NQ)의 노이즈를 제거할 수 있다. 따라서, 본 발명의 실시예는 풀-업 노드의 방전 전위를 안정적으로 유지할 수 있으므로, 스테이지의 비정상적인 게이트 온 전압 출력을 방지할 수 있다. 본 발명의 실시예에 따른 복수 개의 노이즈 제거부들(10, 20)의 동작에 대한 자세한 설명은 도 8, 도 9a 내지 도 9g, 및 도 10a 내지 도 10d를 결부하여 후술한다.
도 8은 도 7의 제q 스테이지의 스타트 단자, 전단 출력신호 입력단자에 입력되는 신호들, 클럭신호들, 풀-업 노드의 전압, 및 제q 내지 제q+3 게이트신호들을 보여주는 파형도이다. 도 8에는 도 7의 제q 스테이지(STAq)의 스타트 단자(ST)에 입력되는 제1 스타트 신호(VST1), 전단 출력신호 입력단자(PT)에 입력되는 제2 스타트 신호(VST2), 제1, 제3, 제5, 및 제7 클럭신호들(CLK1, CLK3, CLK5, CLK7), Q 노드의 전압(VQ), 제1 노드(N1)의 전압(VN1), 제q 내지 제q+3 게이트신호들(GSq, GSq+1, GSq+2, GSq+3)이 나타나 있다. 제q 스테이지(STAq)의 스타트 단자(ST)에는 제1 스타트 신호(VST1) 대신에 제q-2 스테이지(STAq-2)의 출력신호(GSq-2)가 입력될 수 있으며, 제q 스테이지(STAq)의 전단 출력신호 입력단자(PT)에는 제2 스타트 신호(VST2) 대신에 제q-1 스테이지(STAq-1)의 출력신호(GSq-1)가 입력될 수 있다.
도 8을 참조하면, 제1 및 제2 스타트 신호들(VST1, VST2)은 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이에서 스윙한다. 제1 스타트 신호(VST1)의 게이트 온 전압(Von)의 펄스가 제2 게이트 신호(VST2)의 게이트 온 전압(Von)의 펄스보다 앞서 발생한다. 제1 스타트 신호(VST1)의 게이트 온 전압(Von)의 펄스는 제2 게이트 신호(VST2)의 게이트 온 전압(Von)의 펄스와 소정의 기간 중첩될 수 있다.
클럭 신호들(CLK1, CLK3, CLK5, CLK7)은 소정의 기간만큼 중첩되고 순차적으로 위상이 지연되는 8 상으로 구현될 수 있으며, 이에 한정되지 않음에 주의하여야 한다. 도 8에서는 기수 클럭 신호들(CLK1, CLK3, CLK5, CLK7)만을 예시하였다.
클럭 신호들(CLK1, CLK3, CLK5, CLK7)은 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이에서 스윙한다. 클럭 신호들(CLK1, CLK3, CLK5, CLK7) 각각은 4 수평 기간 동안 게이트 온 전압(Von)을 갖고, 4 수평 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 이 경우, 기수 클럭 신호들(CLK1, CLK3, CLK5, CLK7) 각각은 2 수평기간만큼 서로 중첩될 수 있다. 1 수평기간은 표시패널(10)의 어느 한 게이트 라인에 접속된 화소들에 데이터 전압들이 공급되는 1 수평 라인 스캐닝 기간을 지시한다.
한편, 제q 스테이지(STAq)의 동작 기간은 도 8과 같이 풀-업 기간(put)과 풀-다운 기간으로 구분될 수 있다. 풀-업 기간(put)은 제q 스테이지(STAq)의 풀-업 노드인 Q 노드(NQ)가 게이트 온 전압(Von)으로 충전되어 제q 스테이지(STAq)가 게이트 온 전압(Von)을 출력하는 기간을 지시한다. 풀-다운 기간(pdt)은 제q 스테이지(STAq)의 Q 노드(NQ)가 게이트 오프 전압(Voff)으로 방전되고 풀-다운 노드인 QB 노드(NQB)가 게이트 온 전압(Von)으로 충전되어 제q 스테이지(STAq)가 게이트 오프 전압(Voff)을 출력하는 기간을 지시한다. 풀-업 기간(put)은 제1 내지 제6 기간들(t1~t6)을 포함하고, 풀-다운 기간(pdt)은 제7 내지 제10 기간들(t7~t10)을 포함할 수 있다.
한편, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제9 트랜지스터들(T1~T9)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 8의 신호들은 수정되어야 할 것이다.
이하에서, 도 9a 내지 도 9f를 결부하여 풀-업 기간(put) 동안 제q 스테이지(STAq)의 동작을 상세히 설명하고, 도 10a 내지 도 10d를 결부하여 풀-다운 기간(pdt) 동안 제q 스테이지(STAq)의 동작을 상세히 설명한다.
도 9a 내지 도 9f는 풀-업 기간의 제1 내지 제6 기간들 동안 도 7의 제q 스테이지를 보여주는 예시도면들이다. 이하에서, 도 8 및 도 9a 내지 도 9f를 결부하여 풀-업 기간(put)의 제1 내지 제6 기간들(t1~t6) 동안 제q 스테이지(STAq)의 동작을 구체적으로 설명한다.
도 9a 내지 도 9f에서는 제q 스테이지(STAq)의 스타트 단자(ST)에는 제1 스타트 신호(VST1)가 입력되고, 전단 출력신호 입력단자(PT)에는 제2 스타트 신호(VST2)가 입력되며, 제1 클럭 단자(CT1)에는 제1 클럭 신호(CLK1)가 입력되고, 제2 클럭 단자(CT2)에는 제7 클럭 신호(CLK7)가 입력되며, 제3 클럭 단자(CT3)에는 제5 클럭 신호(CLK5)가 입력되고, 후단 출력신호 입력단자(NT)에는 제q+3 게이트신호(GSq+3)가 입력되는 것을 중심으로 설명하였다.
첫 번째로, 제1 기간(t1) 동안 스타트 단자(ST)에는 게이트 온 전압(Von)의 제1 스타트 신호(VST1)가 입력된다. 이로 인해, 제1 기간(t1) 동안 제6 트랜지스터(T6)가 턴-온되므로, 도 9a와 같이 Q 노드(NQ)에는 제1 스타트 신호(VST1)의 게이트 온 전압(Von)이 공급된다.
제1 기간(t1) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 제3 트랜지스터(T3)가 턴-온되며, 이로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속된다. 따라서, 도 9a와 같이 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다. 또한, 제1 기간(t1) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 풀-업 트랜지스터(TU)가 턴-온되며, 이로 인해 출력 단자(OT)는 제1 클럭 단자(CT1)에 접속된다. 제1 기간(t1) 동안 제1 클럭 단자(CT1)에는 게이트 오프 전압(Voff)의 제1 클럭 신호(CLK1)가 입력되므로, 출력 단자(OT)로는 게이트 오프 전압(Voff)이 출력된다.
제1 기간(t1) 동안 풀-다운 트랜지스터(TD), 제1, 제2, 제4, 제5, 및 제7 내지 제9 트랜지스터들(T1, T2, T4, T5, T7~T9)은 턴-오프된다.
두 번째로, 제2 기간(t2) 동안 스타트 단자(ST)에는 게이트 온 전압(Von)의 제1 스타트 신호(VST1)가 입력되고, 제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제7 클럭 신호(CLK7)가 입력된다. 이로 인해 제2 기간(t2) 동안 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되므로, 도 9b와 같이 Q 노드(NQ)에는 제1 스타트 신호(VST1)의 게이트 온 전압(Von)과 제2 스타트 신호(VST2)의 게이트 온 전압(Von)이 공급된다.
제2 기간(t2) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 제3 트랜지스터(T3)가 턴-온되며, 이로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속된다. 따라서, 도 9b와 같이 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다. 또한, 제2 기간(t2) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 풀-업 트랜지스터(TU)가 턴-온되며, 이로 인해 출력 단자(OT)는 제1 클럭 단자(CT1)에 접속된다. 제2 기간(t2) 동안 제1 클럭 단자(CT1)에는 게이트 오프 전압(Voff)의 제1 클럭 신호(CLK1)가 입력되므로, 출력 단자(OT)로는 게이트 오프 전압(Voff)이 출력된다.
제2 기간(t2) 동안 풀-다운 트랜지스터(TD), 제1, 제2, 제4, 및 제7 내지 제9 트랜지스터들(T1, T2, T4, T7~T9)은 턴-오프된다.
세 번째로, 제3 기간(t3) 동안 제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제7 클럭 신호(CLK7)가 입력된다. 이로 인해, 제3 기간(t3) 동안 제5 트랜지스터(T5)가 턴-온되므로, 도 9c와 같이 Q 노드(NQ)에는 제2 스타트 신호(VST2)의 게이트 온 전압(Von)이 공급된다.
제3 기간(t3) 동안 제1 클럭 단자(CT1)에는 게이트 온 전압(Von)의 제1 클럭 신호(CLK1)가 입력되며, 이로 인해 제2 트랜지스터(T2)가 턴-온된다. 또한, 제3 기간(t3) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 제3 트랜지스터(T3)가 턴-온된다. 그러므로, 제2 트랜지스터(T2)가 턴-온되더라도, 제3 트랜지스터(T3)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속된다. 따라서, 도 9c와 같이 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
또한, 제3 기간(t3) 동안 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 풀-업 트랜지스터(TU)가 턴-온되며, 이로 인해 출력 단자(OT)는 제1 클럭 단자(CT1)에 접속된다. 이로 인해, 제3 기간(t3) 동안 제1 클럭 단자(CT1)로 입력되는 제1 클럭 신호(CLK1)의 게이트 온 전압(Von)이 출력 단자(OT)로 공급된다.
한편, 출력 단자(OT)의 전압 변화량이 부스팅 캐패시터(CB)에 의해 Q 노드(NQ)로 부스팅되므로, Q 노드(NQ)의 전압은 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')로 상승한다. 이 경우, 풀-업 트랜지스터(TU)는 Q 노드(NQ)의 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')에 의해 완전히 턴-온되므로, 출력 단자(OT)로는 제1 클럭 신호(CLK1)의 게이트 온 전압(Von)이 안정적으로 출력될 수 있다.
제3 기간(t3) 동안 풀-다운 트랜지스터(TD), 제1, 제4, 제6, 및 제7 내지 제9 트랜지스터들(T1, T2, T4, T7~T9)은 턴-오프된다.
네 번째로, 제4 기간(t4) 동안 제1 클럭 단자(CT1)에는 게이트 온 전압(Von)의 제1 클럭 신호(CLK1)가 입력되며, 이로 인해 제2 트랜지스터(T2)가 턴-온된다. 제4 기간(t4) 동안 Q 노드(NQ)는 부스팅 커패시터(CB)에 의해 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')을 유지하므로, 제3 트랜지스터(T3)가 턴-온된다. 제2 트랜지스터(T2)가 턴-온되더라도, 제3 트랜지스터(T3)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속된다. 그러므로, 도 9d와 같이 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
또한, 제4 기간(t4) 동안 Q 노드(NQ)는 부스팅 커패시터(CB)에 의해 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')을 유지하므로, 풀-업 트랜지스터(TU)는 Q 노드(NQ)의 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')에 의해 완전히 턴-온될 수 있다. 이로 인해, 출력 단자(OT)로는 제1 클럭 신호(CLK1)의 게이트 온 전압(Von)이 안정적으로 출력될 수 있다.
제4 기간(t4) 동안 풀-다운 트랜지스터(TD), 제1, 제4 내지 제9 트랜지스터들(T1, T4~T9)은 턴-오프된다.
다섯 번째로, 제5 기간(t5) 동안 제3 클럭 단자(CT3)에는 게이트 온 전압(Von)의 제5 클럭 신호(CLK5)가 입력되며, 이로 인해 풀-다운 트랜지스터(TD)와 제4 트랜지스터(T4)가 턴-온된다. 풀-다운 트랜지스터(TD)의 턴-온으로 인해 출력 단자(OT)는 제1 전원전압 단자(VSST)에 접속되므로, 출력 단자(OT)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속되므로, 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
한편, 출력 단자(OT)의 전압이 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 하강하므로, 부스팅 캐패시터(CB)에 의해 Q 노드(NQ)의 전압(VQ)은 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로부터 게이트 온 전압(Von)으로 하강한다. 풀-업 트랜지스터(TU)는 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 턴-온되고, 제1 클럭 단자(CT1)로 입력되는 제1 클럭 신호(CLK1)의 게이트 오프 전압(Voff)을 출력 단자(OT)로 출력한다. 또한, 제3 트랜지스터(T3)는 Q 노드(NQ)의 게이트 온 전압(Von)에 의해 턴-온된다. 제3 트랜지스터(T3)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속되므로, 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
제5 기간(t5) 동안 제1, 제2, 제5 내지 제9 트랜지스터들(T1, T2, T5~T9)은 턴-오프된다.
여섯 번째로, 제6 기간(t6) 동안 후단 출력신호 입력단자(NT)에는 게이트 온 전압(Von)의 제q+3 스테이지(STAq+3)의 게이트신호(GSq+3)가 입력되고, 제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제7 클럭 신호(CLK7)가 입력된다. 이로 인해, 제6 기간(t6) 동안 제5 및 제7 트랜지스터들(T5, T7)이 턴-온되므로, 도 9f와 같이 Q 노드(NQ)에는 게이트 오프 전압(Voff)이 공급된다.
제6 기간(t6) 동안 제3 클럭 단자(CT3)에는 게이트 온 전압(Von)의 제5 클럭 신호(CLK5)가 입력되며, 이로 인해 풀-다운 트랜지스터(TD)와 제4 트랜지스터(T4)가 턴-온된다. 풀-다운 트랜지스터(TD)의 턴-온으로 인해 출력 단자(OT)는 제1 전원전압 단자(VSST)에 접속되므로, 출력 단자(OT)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속되므로, 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
제6 기간(t6) 동안 풀-업 트랜지스터(TU), 제1 내지 제3, 제6, 제8 및 제9 트랜지스터들(T1, T2, T3, T6, T8, T9)은 턴-오프된다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 풀-업 기간(put)의 제3 및 제4 기간들(t3, t4) 동안 게이트 온 전압(Von)을 출력 단자(OT)로 출력할 수 있다.
도 10a 내지 도 10d는 풀-다운 기간의 제7 내지 제10 기간들 동안 도 4의 제k 스테이지를 보여주는 예시도면들이다. 이하에서, 도 8 및 도 10a 내지 도 10d를 결부하여 풀-다운 기간(pdt)의 제7 내지 제10 기간들(t7~t10) 동안 제q 스테이지(STAq)의 동작을 구체적으로 설명한다.
도 10a 내지 도 10d에서는 제q 스테이지(STAq)의 스타트 단자(ST)에는 제1 스타트 신호(VST1)가 입력되고, 전단 출력신호 입력단자(PT)에는 제2 스타트 신호(VST2)가 입력되며, 제1 클럭 단자(CT1)에는 제1 클럭 신호(CLK1)가 입력되고, 제2 클럭 단자(CT2)에는 제7 클럭 신호(CLK7)가 입력되며, 제3 클럭 단자(CT3)에는 제5 클럭 신호(CLK5)가 입력되고, 후단 출력신호 입력단자(NT)에는 제q+3 게이트신호(GSq+3)가 입력되는 것을 중심으로 설명하였다.
첫 번째로, 제7 기간(t7) 동안 제1 클럭 단자(CT1)에는 게이트 온 전압(Von)의 제1 클럭 신호(CLK1)가 입력된다. 이로 인해, 제2 트랜지스터(T2)가 턴-온되며, 제1 노드(N1)에는 게이트 온 전압(Von)이 공급된다. 이 경우, 제1 트랜지스터(T1)가 턴-온되므로, Q 노드(NQ)는 제1 전원전압 단자(VSST)에 접속된다. 그러므로, Q 노드(NQ)에는 게이트 오프 전압(Voff)이 공급된다.
제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제7 클럭 신호(CLK7)이 입력된다. 이로 인해, 제5 트랜지스터(T5)가 턴-온되므로, Q 노드(NQ)는 전단 출력신호 입력단자(PT)에 접속된다. 그러므로, Q 노드(NQ)에는 제2 스타트 신호(VST2)의 게이트 오프 전압(Voff)이 공급된다.
또한, 제7 기간(t7) 동안 후단 출력신호 입력단자(NT)에는 제q+3 스테이지(STAq+3)의 게이트 온 전압(Von)의 제q+3 게이트신호가 입력된다. 이로 인해, 제7 트랜지스터(T7)는 턴-온되므로, Q 노드(NQ)는 제1 전원전압 단자(VSST)에 접속된다. 그러므로, Q 노드(NQ)에는 게이트 오프 전압(Voff)이 공급된다. 한편, 제7 기간(t7)을 제외한 나머지 풀-다운 기간(pdt) 동안 게이트 오프 전압(Voff)의 제q+3 게이트신호가 입력되므로, 제7 트랜지스터(T7)는 턴-오프됨에 주의하여야 한다.
제7 기간(t7) 동안 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제3, 제4, 제6, 제8 및 제9 트랜지스터들(T3, T4, T6, T8, T9)은 턴-오프된다.
결국, 제7 기간(t7) 동안 제1 노이즈 제거부(100)의 제1 트랜지스터(T1)와 제2 노이즈 제거부(200)의 제5 트랜지스터(T5)에 의해 Q 노드(NQ)의 방전 전위는 게이트 로우 전압(Voff)으로 안정적으로 유지될 수 있다.
두 번째로, 제8 기간(t8) 동안 제1 클럭 단자(CT1)에는 게이트 온 전압(Von)의 제1 클럭 신호(CLK1)가 입력된다. 이로 인해, 제2 트랜지스터(T2)가 턴-온되며, 제1 노드(N1)에는 게이트 온 전압(Von)이 공급된다. 이 경우, 제1 트랜지스터(T1)가 턴-온되므로, Q 노드(NQ)는 제1 전원전압 단자(VSST)에 접속된다. 그러므로, Q 노드(NQ)에는 게이트 오프 전압(Voff)이 공급된다.
제8 기간(t8) 동안 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제3 내지 제9 트랜지스터들(T3~T9)은 턴-오프된다.
결국, 제8 기간(t8) 동안 제1 노이즈 제거부(100)의 제1 트랜지스터(T1)에 의해 Q 노드(NQ)의 방전 전위는 게이트 로우 전압(Voff)으로 안정적으로 유지될 수 있다.
세 번째로, 제9 기간(t9) 동안 제3 클럭 단자(CT3)에는 게이트 온 전압(Von)의 제5 클럭 신호(CLK5)가 입력되며, 이로 인해 풀-다운 트랜지스터(TD)와 제4 트랜지스터(T4)가 턴-온된다. 풀-다운 트랜지스터(TD)의 턴-온으로 인해 출력 단자(OT)는 제1 전원전압 단자(VSST)에 접속되므로, 출력 단자(OT)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속되므로, 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
제9 기간(t9) 동안 풀-업 트랜지스터(TU), 제1 내지 제3, 제5 내지 제9 트랜지스터들(T1, T2, T3, T5~T9)은 턴-오프된다.
네 번째로, 제10 기간(t10) 동안 제3 클럭 단자(CT3)에는 게이트 온 전압(Von)의 제5 클럭 신호(CLK5)가 입력되며, 이로 인해 풀-다운 트랜지스터(TD)와 제4 트랜지스터(T4)가 턴-온된다. 풀-다운 트랜지스터(TD)의 턴-온으로 인해 출력 단자(OT)는 제1 전원전압 단자(VSST)에 접속되므로, 출력 단자(OT)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 턴-온으로 인해 제1 노드(N1)는 제1 전원전압 단자(VSST)에 접속되므로, 제1 노드(N1)에는 게이트 오프 전압(Voff)이 공급된다.
또한, 제10 기간(t10) 동안 제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제7 클럭 신호(CLK7)이 입력된다. 이로 인해, 제5 트랜지스터(T5)가 턴-온되므로, Q 노드(NQ)는 전단 출력신호 입력단자(PT)에 접속된다. 그러므로, Q 노드(NQ)에는 제2 스타트 신호(VST2)의 게이트 오프 전압(Voff)이 공급된다.
제10 기간(t10) 동안 풀-업 트랜지스터(TU), 제1 내지 제3, 제6 내지 제9 트랜지스터들(T1, T2, T3, T6~T9)은 턴-오프된다.
결국, 제10 기간(t10) 동안 제2 노이즈 제거부(200)의 제5 트랜지스터(T5)에 의해 Q 노드(NQ)의 방전 전위는 게이트 로우 전압(Voff)으로 안정적으로 유지될 수 있다.
풀-다운 기간(pdt)의 제7 내지 제10 기간들(t7~t10)은 다음 풀-업 기간(put)까지 반복될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 풀-다운 기간(pdt)의 제7, 제8, 제10 기간들(t7, t8, t10) 동안 제1 및 제2 노이즈 제거부(10, 20)를 이용하여 Q 노드(NQ)의 노이즈를 제거할 수 있다. 구체적으로, 제7 및 제8 기간들(t7, t8)은 제1 노이즈 제거부(100)를 이용하여 Q 노드(NQ)의 노이즈를 제거하는 기간이고, 제7 및 제10 기간들(t7, t10)은 제2 노이즈 제거부(200)를 이용하여 Q 노드(NQ)의 노이즈를 제거하는 기간이다.
특히, 풀-업 트랜지스터(TU)의 게이트 전극과 제2 전극 사이에는 기생 용량이 형성될 수 있다. 이 경우, 제1 클럭 신호(CLK1)가 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 입력될 때 기생 용량으로 인해 Q 노드(NQ)가 제1 클럭 신호(CLK1)에 의해 영향을 받을 수 있다. 이로 인해, Q 노드(NQ)에 리플(ripple) 또는 노이즈(noise)가 포함될 수 있다. 하지만, 본 발명의 실시예는 풀-다운 기간(pdt) 중에서 제1 클럭 신호(CLK1)가 게이트 온 전압(Von)으로 입력되는 기간 동안 제1 노이즈 제거부(100)의 제1 트랜지스터(T1)를 이용하여 Q 노드(NQ)에 게이트 오프 전압(Voff)을 공급하므로, Q 노드(NQ)의 노이즈를 제거할 수 있다. 그 결과, 본 발명의 실시예는 풀-다운 기간(pdt) 동안 Q 노드(NQ)의 방전 전위를 안정적으로 유지할 수 있으므로, 스테이지의 비정상적인 게이트 온 전압 출력을 방지할 수 있다.
도 11a는 도 2의 제1 게이트 구동부의 또 다른 예를 보여주는 블록도이다. 도 11a를 참조하면, 제1 게이트 구동부(11)에는 제1 스타트 신호가 공급되는 제1 스타트 신호라인(STL1), 제2 스타트 신호가 공급되는 제2 스타트 신호라인(STL2), 제1 리셋 신호가 공급되는 제1 리셋 라인(RL1), 제1, 제3, 제5 및 제7 클럭신호들이 공급되는 제1, 제3, 제5 및 제7 클럭라인들(CL1, CL3, CL5, CL7), 직류전압인 제1 전원전압이 공급되는 제1 전원전압라인(VSSL), 및 또 다른 직류전압인 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)이 마련된다. 제1 및 제2 스타트 신호들, 제1 리셋 신호, 제1, 제3, 제5 및 제7 클럭신호들은 도 1의 타이밍 제어부(30)로부터 공급되며, 제1 전원전압 및 제2 전원전압은 전원 공급원(미도시)으로부터 공급될 수 있다. 제1 전원전압은 게이트 오프 전압일 수 있고, 제2 전원전압은 게이트 온 전압일 수 있다.
제1 게이트 구동부(11)는 기수 게이트라인들(G1, G3, …, Gn-1)에 접속된 스테이지들(STA1~STAp)을 포함한다. 도 11a에서는 설명의 편의를 위해 제1, 제3, 제5, 및 제7 게이트라인들(G1, G3, G5, G7)에 접속된 제1 내지 제4 스테이지들(STA1~STA4)만을 도시하였다.
제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각은 스타트 단자(ST), 리셋 단자(RT), 전단 캐리신호 입력단자(PT), 후단 캐리신호 입력단자(NT), 제1 및 제2 클럭 단자들(CT1, CT2), 제1 전원전압 단자(VSST), 제2 전원전압 입력단자(VDDT) 및 출력단자(OT)를 포함한다.
스테이지들(STA1~STAp) 각각의 제2 전원전압 단자(VDDT)는 제2 전원전압라인(VDDL)에 접속될 수 있다. 스테이지들(STA1~STAp) 각각의 제2 전원전압 단자(VDDT)에는 제2 전원전압이 공급될 수 있다.
한편, 도 11a에 도시된 제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각은 제3 클럭 단자(CT3) 대신에 제2 전원전압 단자(VDDT)를 포함하는 것을 제외하고는 도 6a를 결부하여 설명한 제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각에 대한 설명과 실질적으로 동일하다. 따라서,도 11a에 도시된 제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각의 스타트 단자(ST), 리셋 단자(RT), 전단 캐리신호 입력단자(PT), 후단 캐리신호 입력단자(NT), 제1 및 제2 클럭 단자들(CT1, CT2), 제1 전원전압 단자(VSST), 및 출력단자(OT)에 대한 자세한 설명은 생략한다.
도 11b는 도 2의 제2 게이트 구동부의 또 다른 예를 보여주는 블록도이다. 도 11b를 참조하면, 제2 게이트 구동부(12)에는 제3 스타트 신호가 공급되는 제3 스타트 신호라인(STL3), 제4 스타트 신호가 공급되는 제4 스타트 신호라인(STL4), 제2 리셋 신호가 공급되는 제2 리셋 라인(RL2), 우수 클럭신호들인 제2, 제4, 제6 및 제8 클럭신호들이 공급되는 제2, 제4, 제6 및 제8 클럭라인들(CL2, CL4, CL6, CL8), 직류전압인 제1 전원전압이 공급되는 제1 전원전압라인(VSSL), 및 또 다른 직류전압인 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)이 마련된다. 제3 및 제4 스타트 신호들, 제2 리셋 신호, 제2, 제4, 제6 및 제8 클럭신호들은 도 1의 타이밍 제어부(30)로부터 공급되며, 제1 전원전압 및 제2 전원전압은 전원 공급원(미도시)으로부터 공급될 수 있다. 제1 전원전압은 게이트 오프 전압일 수 있고, 제2 전원전압은 게이트 온 전압일 수 있다.
제2 게이트 구동부(12)는 우수 게이트라인들(G2, G4, …, Gn)에 접속된 스테이지들(STB1~STBp)을 포함한다. 도 6b에서는 설명의 편의를 위해 제2, 제4, 제6, 및 제8 게이트라인들(G2, G4, G6, G8)에 접속된 제1 내지 제4 스테이지들(STB1~STB4)만을 도시하였다.
제2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각은 제1 및 제2 스타트 신호라인들(STL1, STL2), 제1 리셋 라인(RL1), 제1, 제3, 제5 및 제7 클럭 라인들(CL1, CL3, CL5, CL7) 대신에 제3 및 제4 스타트 신호라인들(STL3, STL4), 제2 리셋 라인(RL2), 제2, 4, 제6 및 제8 클럭 라인들(CL2, CL4, CL6, CL8)에 접속되는 것을 제외하고는, 도 11a를 결부하여 설명한 제1 게이트 구동부(11)의 스테이지들(STA1~STAp) 각각에 대한 설명과 실질적으로 동일하다. 따라서, 제2 게이트 구동부(12)의 스테이지들(STB1~STBp) 각각에 대한 자세한 설명은 생략한다.
도 12는 제1 게이트 구동부의 제q 스테이지의 또 다른 예를 상세히 보여주는 회로도이다. 도 12에서는 설명의 편의를 위해 풀-업 노드는 Q 노드(NQ)이고, 풀-다운 노드는 QB 노드(NQB)인 것을 중심으로 설명하였다.
도 12를 참조하면, 제1 게이트 구동부의 제q 스테이지(STAq)는 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노이즈 제거부(100), 제2 노이즈 제거부(200), Q 노드 충방전부(300), Q 노드 리셋부(400), 출력단자 노이즈 제거부(500), QB 노드 충방전부(600), 및 부스팅 커패시터(CB)를 포함한다.
도 12에 도시된 제q 스테이지(STAq)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노이즈 제거부(100), 제2 노이즈 제거부(200), Q 노드 충방전부(300), Q 노드 리셋부(400), 출력단자 노이즈 제거부(500), 및 부스팅 커패시터(CB)는 도 7에 도시된 제q 스테이지(STAq)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노이즈 제거부(100), 제2 노이즈 제거부(200), Q 노드 충방전부(300), Q 노드 리셋부(400), 출력단자 노이즈 제거부(500), 및 부스팅 커패시터(CB)와 실질적으로 동일하다. 따라서, 도 12에 도시된 제q 스테이지(STAq)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노이즈 제거부(100), 제2 노이즈 제거부(200), Q 노드 충방전부(300), Q 노드 리셋부(400), 출력단자 노이즈 제거부(500), 및 부스팅 커패시터(CB)에 대한 자세한 설명은 생략한다.
QB 노드 충방전부(600)는 QB 노드를 제2 전원전압 단자(VDDT)로 입력되는 제2 전원전압으로 충전하고, 제1 클럭 단자(CLK1)로 입력되는 클럭 신호에 따라 QB 노드(NQB)를 방전한다. QB 노드 충방전부(600)는 제10 내지 제12 트랜지스터들(T10~T12)을 포함할 수 있다.
제10 트랜지스터(T10)의 게이트 전극과 제2 전극은 제2 전원전압 단자(VDDT)에 접속되고, 제1 전극은 제11 트랜지스터(T11)의 게이트 전극에 접속된다. 즉, 제10 트랜지스터(T10)는 다이오드 접속된다. 제10 트랜지스터(T10)는 제2 전원전압 단자(VDDT)의 게이트 온 전압에 의해 턴-온되어 제11 트랜지스터(T11)의 게이트 전극에 게이트 온 전압을 공급한다. 이하에서는, 제2 전원전압 단자(VDDT)로 입력되는 제2 전원전압이 게이트 온 전압인 것으로 설명한다.
제11 트랜지스터(T11)의 게이트 전극은 제10 트랜지스터(T10)의 제1 전극에 접속되고, 제1 전극은 QB 노드(NQB)에 접속되며, 제2 전극은 제2 전원전압 단자(VDDT)에 접속될 수 있다. 제11 트랜지스터(T11)는 제10 트랜지스터(T10)를 통해 공급되는 제2 전원전압 단자(VDDT)의 게이트 온 전압에 의해 턴-온되어 QB 노드(NQB)를 제2 전원전압 단자(VDDT)에 접속시킨다. 제11 트랜지스터(T11)이 턴-온되는 경우 QB 노드(NQB)에는 게이트 온 전압이 공급되며, 이로 인해 풀-다운 트랜지스터(TD)는 턴-온될 수 있다.
제12 트랜지스터(T12)의 게이트 전극은 제1 클럭 단자(CT1)에 접속되고, 제1 전극은 제1 전원전압 단자(VSST)에 접속되며, 제2 전극은 QB 노드(NQB)에 접속될 수 있다. 제12 트랜지스터(T12)는 제1 클럭 단자(CT1)로 입력되는 클럭 신호의 게이트 온 전압에 의해 턴-온되어 QB 노드(NQB)를 제1 전원전압 단자(VSST)에 접속시킨다. 제12 트랜지스터(T12)가 턴-온되는 경우 QB 노드(NQB)에는 게이트 오프 전압이 공급되며, 이로 인해 풀-다운 트랜지스터(TD)는 턴-오프될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 QB 노드 충방전부(600)를 이용하여 제1 클럭 단자(CT1)로 게이트 온 전압(Von)의 클럭 신호가 입력될 때를 제외하고는 QB 노드(NQB)를 게이트 온 전압(Von)으로 충전시킨다.
한편, 본 발명의 실시예에 따른 표시장치가 소비전력을 절감하기 위해 표시장치를 로우 리프레쉬 레이트 또는 가변 리프레쉬 레이트로 구동하거나, 스톱&스타트 구동하는 경우, 블랭크 기간(BP)이 길어질 수 있다. 도 7에 도시된 제q 스테이지(STAq)의 제3 클럭 단자(CT3)에 입력되는 클럭 신호는 블랭크 기간(BP) 동안 입력되지 않기 때문에, 블랭크 기간(BP)이 길어지는 경우 풀-다운 트랜지스터(TD)가 턴-온되지 않는 기간이 길어진다. 그러므로, 게이트라인들에 게이트 오프 전압(Voff)이 공급되지 않는 기간이 길어진다. 이 경우, 노이즈 등으로 인하여 게이트라인들이 게이트 오프 전압(Voff)으로 유지되지 못하는 문제가 있다.
하지만, 도 11에 도시된 제q 스테이지(STAq)는 QB 노드 충방전부(600)를 이용하여 제1 클럭 단자(CT1)로 게이트 온 전압(Von)의 클럭 신호가 입력될 때를 제외하고는 QB 노드(NQB)를 게이트 온 전압(Von)으로 충전시킨다. 그러므로, 본 발명의 실시예는 블랭크 기간(BP)의 유무에 상관없이 풀-다운 트랜지스터(TD)를 턴-온시켜 게이트라인들에 안정적으로 게이트 오프 전압(Voff)을 공급할 수 있다. 그 결과, 본 발명의 실시예는 표시장치가 소비전력을 절감하기 위해 표시장치를 로우 리프레쉬 레이트 또는 가변 리프레쉬 레이트로 구동하거나, 스톱&스타트 구동하는 경우, 블랭크 기간(BP)이 길어지는 경우, 노이즈 등으로 인하여 게이트라인들이 게이트 오프 전압(Voff)으로 유지되지 못하는 문제를 해결할 수 있다.
한편, 도 11에 도시된 제q 스테이지(STAq))의 스타트 단자(ST)에 입력되는 제1 스타트 신호(VST1), 전단 출력신호 입력단자(PT)에 입력되는 제2 스타트 신호(VST2), 제1, 제3, 제5, 및 제7 클럭신호들(CLK1, CLK3, CLK5, CLK7), Q 노드의 전압(VQ), 제1 노드(N1)의 전압(VN1), 제q 내지 제q+3 게이트신호들(GSq, GSq+1, GSq+2, GSq+3)은 도 8에 도시된 바와 실질적으로 동일하다.
또한, 도 11에 도시된 제q 스테이지(STAq))의 풀-업 기간(put)의 동작은 도 9a 내지 도 9f를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 11에 도시된 제q 스테이지(STAq))의 풀-업 기간(put)의 동작에 대한 자세한 설명은 생략한다.
나아가, 도 11에 도시된 제q 스테이지(STAq))의 풀-다운 기간(pdt)의 동작은 도 10a 내지 도 10d를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 11에 도시된 제q 스테이지(STAq))의 풀-다운 기간(pdt)의 동작에 대한 자세한 설명은 생략한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 제1 게이트 구동부
12: 제2 게이트 구동부 20: 데이터 구동부
30: 타이밍 제어부 100: 제1 노이즈 제거부
200: 제2 노이즈 제거부 300: 풀-업 노드 충방전부
400: 풀-업 노드 리셋부 500: 출력 노드 노이즈 제거부
600: 풀-다운 노드 충방전부

Claims (14)

  1. 복수의 스테이지들을 구비하고,
    상기 스테이지는,
    풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 신호를 출력 단자로 출력하는 풀-업 트랜지스터;
    풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 출력단자로 출력하는 풀-다운 트랜지스터; 및
    상기 제1 클럭 단자로 입력되는 클럭 신호에 따라 상기 풀-업 노드에 게이트 오프 전압을 공급하여 상기 풀-업 노드의 노이즈를 제거하는 제1 노이즈 제거부를 포함하며,
    상기 제1 노이즈 제거부는,
    제1 노드의 게이트 온 전압에 의해 턴-온되어 상기 풀-업 노드에 상기 제1 전원전압 단자의 제1 전원전압을 공급하는 제1 트랜지스터;
    상기 제1 클럭단자로 입력되는 상기 클럭 신호의 게이트 온 전압에 의해 턴-온되어 상기 제1 트랜지스터의 게이트 전극에 상기 클럭 신호의 게이트 온 전압을 공급하는 제2 트랜지스터; 및
    상기 풀-업 노드의 게이트 온 전압에 의해 턴-온되어 상기 제1 노드에 상기 제1 전원전압 단자의 상기 제1 전원전압을 공급하는 제3 트랜지스터를 포함하는 게이트 구동부.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 노이즈 제거부는,
    상기 풀-다운 노드의 게이트 온 전압에 의해 턴-온되어 상기 제1 노드에 상기 제1 전원전압 단자의 제1 전원전압을 공급하는 제4 트랜지스터를 더 포함하는 게이트 구동부.
  4. 제 1 항에 있어서,
    상기 스테이지는,
    제2 클럭 단자로 입력되는 상기 제1 클럭 단자로부터의 클럭 신호와 다른 클럭 신호의 게이트 온 전압에 의해 턴-온되어 상기 풀-업 노드를 전단 출력신호 입력단자에 접속시키는 제5 트랜지스터를 갖는 제2 노이즈 제거부를 더 포함하는 게이트 구동부.
  5. 제 1 항에 있어서,
    상기 스테이지는,
    스타트 단자로 입력되는 신호에 따라 상기 풀-업 노드를 게이트 온 전압으로 충전하거나, 후단 출력신호 입력단자로 입력되는 신호에 따라 상기 풀-업 노드를 게이트 오프 전압으로 방전하는 풀-업 노드 충방전부;
    리셋 단자로 입력되는 리셋 신호에 따라 상기 풀-업 노드를 리셋시키는 풀-업 노드 리셋부; 및
    상기 출력 단자의 노이즈를 제거하는 출력 단자 노이즈 제거부를 더 포함하는 게이트 구동부.
  6. 제 5 항에 있어서,
    상기 풀-업 노드 충방전부는,
    스타트 단자로 입력되는 신호의 게이트 온 전압에 의해 턴-온되어 상기 풀-업 노드에 상기 스타트 단자로 입력되는 신호의 게이트 온 전압을 공급하는 제6 트랜지스터; 및
    상기 후단 출력신호 입력단자로 입력되는 신호의 게이트 온 전압에 의해 턴-온되어 상기 풀-업 노드에 상기 제1 전원전압 단자의 상기 제1 전원전압을 공급하는 제7 트랜지스터를 포함하는 게이트 구동부.
  7. 제 5 항에 있어서,
    상기 풀-업 노드 리셋부는,
    상기 리셋 단자로 입력되는 상기 리셋 신호의 게이트 온 전압에 의해 턴-온되어 상기 풀-업 노드에 상기 제1 전원전압 단자의 상기 제1 전원전압을 공급하는 제8 트랜지스터를 포함하는 게이트 구동부.
  8. 제 5 항에 있어서,
    상기 출력 단자 노이즈 제거부는,
    상기 출력 단자의 전압에 따라 상기 출력단자를 상기 제1 클럭 단자에 접속시키는 제9 트랜지스터를 포함하는 게이트 구동부.
  9. 제 1 항에 있어서,
    상기 풀-다운 노드는 제3 클럭 단자에 접속되는 게이트 구동부.
  10. 제 9 항에 있어서,
    상기 제1 내지 제3 클럭단자들에는 서로 다른 클럭신호들이 입력되는 게이트 구동부.
  11. 제 1 항에 있어서,
    상기 스테이지는,
    상기 풀-다운 노드를 제2 전원전압 단자로 입력되는 제2 전원전압으로 충전하고, 상기 제1 클럭 단자로 입력되는 클럭 신호에 따라 상기 풀-다운 노드를 방전하는 풀-다운 노드 충방전부를 더 포함하는 게이트 구동부.
  12. 제 11 항에 있어서,
    상기 풀-다운 노드 충방전부는,
    상기 제2 전원전압 단자로 입력되는 제2 전원전압을 상기 풀-다운 노드로 공급하는 제10 및 제11 트랜지스터들; 및
    상기 제1 클럭 단자로 입력되는 상기 클럭 신호의 게이트 온 전압에 의해 턴-온되어 상기 풀-다운 노드에 상기 제1 전원전압 단자의 상기 제1 전원전압을 공급하는 제12 트랜지스터를 포함하는 게이트 구동부.
  13. 제 12 항에 있어서,
    상기 제10 트랜지스터의 게이트 전극과 제2 전극은 상기 제2 전원전압 단자에 접속되고, 제1 전극은 상기 제11 트랜지스터의 게이트 전극에 접속되며,
    상기 제11 트랜지스터의 제1 전극은 상기 풀-다운 노드에 접속되고, 제2 전극은 상기 제2 전원전압 단자에 접속되는 게이트 구동부.
  14. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들에 접속되는 화소들, 및 상기 게이트라인들에 게이트신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하는 표시패널; 및
    상기 데이터라인들에 데이터전압들을 공급하는 데이터 구동부를 구비하고,
    상기 게이트 구동부는 청구항 제 1 항, 청구항 제 3 항 내지 청구항 제 13 항 중 어느 한 항의 게이트 구동부인, 표시장치.
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