KR20230041119A - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

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김현준
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전상진
황정환
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Abstract

표시 장치가 제공된다. 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고, 상기 표시 영역은 제1 화소 행을 따라 제1 방향으로 배열되는 화소들, 상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 및 제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며, 상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격된다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 복수의 표시 장치 각각의 비표시 영역 또는 베젤 영역으로 인하여, 복수의 표시 장치 사이의 심(Seam)이라는 경계 부분을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 비표시 영역을 최소화하고 인접한 표시 장치 사이의 화소 피치를 표시 장치 내의 화소 피치와 동일하게 설계할 수 있는 표시 장치 및 이를 포함하는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 복수의 표시 장치 사이의 경계 부분 또는 비표시 영역이 인지되는 것을 방지함으로써, 복수의 표시 장치 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 표시 장치 및 이를 포함하는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고, 상기 표시 영역은 제1 화소 행을 따라 제1 방향으로 배열되는 화소들, 상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 및 제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며, 상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격된다.
상기 표시 영역은 상기 제1 화소 행의 화소들 각각과 상기 제1 회로 행의 화소 회로들 각각을 전기적으로 연결시키는 제1 애노드 연결 라인을 더 포함하고, 상기 제1 애노드 연결 라인은 상기 제2 화소 행과 중첩될 수 있다.
상기 표시 영역은 상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 및 제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며, 상기 제2 화소 행과 상기 제2 회로 행은 상기 제3 화소 행을 사이에 두고 이격될 수 있다.
상기 표시 영역은 상기 제2 화소 행의 화소들 각각과 상기 제2 회로 행의 화소 회로들 각각을 전기적으로 연결시키는 제2 애노드 연결 라인을 더 포함하고, 상기 제2 애노드 연결 라인은 상기 제3 화소 행과 중첩될 수 있다.
상기 표시 영역은 상기 제2 화소 행과 상기 제3 화소 행 사이에 배치된 디먹스를 더 포함하고, 상기 제1 회로 행은 상기 디먹스 및 상기 제3 회로 행 사이에 배치될 수 있다.
상기 표시 영역은 상기 비표시 영역의 패드부 및 상기 디먹스 사이에 배치된 팬 아웃 라인을 포함하는 팬 아웃 영역을 더 포함하고, 상기 팬 아웃 라인은 상기 패드부 및 상기 디먹스 사이에 접속될 수 있다.
상기 팬 아웃 영역은 상기 제2 화소 행과 중첩될 수 있다.
상기 표시 영역은 상기 비표시 영역 및 상기 팬 아웃 영역 사이에 배치된 정전기 방지 회로를 더 포함하고, 상기 정전기 방지 회로는 상기 제1 화소 행과 중첩될 수 있다.
상기 표시 영역은 상기 제1 회로 행과 상기 패드부 사이에 배치된 디먹스, 상기 디먹스와 상기 패드부 사이에 배치된 정전기 방지 회로, 및 상기 정전기 방지 회로와 상기 패드부 사이에 배치된 팬 아웃 라인을 더 포함할 수 있다.
상기 표시 영역은 상기 제1 회로 행과 상기 패드부 사이에 배치된 정전기 방지 회로, 상기 정전기 방지 회로와 상기 패드부 사이에 배치된 디먹스, 및 상기 디먹스와 상기 패드부 사이에 배치된 팬 아웃 라인을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고, 상기 표시 영역은 제1 화소 행을 따라 제1 방향으로 배열되는 화소들, 상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들, 상기 제2 화소 행을 사이에 두고 상기 비표시 영역과 이격되는 디먹스, 및 상기 패드부와 상기 디먹스 사이에 접속되는 팬 아웃 라인을 포함한다.
상기 팬 아웃 라인은 상기 제2 화소 행과 중첩될 수 있다.
상기 표시 영역은 상기 팬 아웃 라인을 포함하는 팬 아웃 영역 및 상기 비표시 영역 사이에 배치된 정전기 방지 회로를 더 포함하고, 상기 정전기 방지 회로는 상기 제1 화소 행과 중첩될 수 있다.
상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격될 수 있다.
상기 표시 영역은 상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 및 제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며, 상기 제2 화소 행과 상기 제2 회로 행은 상기 제3 화소 행을 사이에 두고 이격될 수 있다.
상기 디먹스 및 상기 제1 회로 행은 상기 제2 화소 행 및 상기 제3 화소 행 사이에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고, 상기 표시 영역은 제1 화소 행을 따라 제1 방향으로 배열되는 화소들, 상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 상기 제2 화소 행을 사이에 두고 상기 비표시 영역과 이격되는 복수의 디먹스, 상기 복수의 디먹스 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 클럭 라인, 상기 복수의 디먹스 중 적어도 하나의 디먹스를 사이에 두고 상기 클럭 라인과 이격되는 전압 라인, 및 상기 클럭 라인 및 상기 전압 라인에 접속되는 복수의 스테이지를 포함하는 게이트 구동부를 포함한다.
상기 표시 영역은 제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들, 상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들; 및 제2 회로 행의 다음 회로 행인 제3 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제3 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 더 포함하며, 상기 게이트 구동부는 상기 제3 화소 행을 사이에 두고 상기 비표시 영역과 이격될 수 있다.
상기 게이트 구동부는 상기 제1 회로 행에 접속되는 제1 게이트 라인과 전기적으로 연결되는 제1 스테이지를 포함하고, 상기 제1 스테이지는 상기 제2 회로 행 및 상기 제3 회로 행과 중첩되는 연결 라인을 통해 상기 제1 게이트 라인에 전기적으로 연결될 수 있다.
상기 제1 게이트 라인은 스캔 초기화 라인 및 스캔 기입 라인을 포함하고, 상기 제1 스테이지는 상기 스캔 초기화 라인에 스캔 초기화 신호를 공급하는 스캔 초기화 스테이지, 및 상기 스캔 기입 라인에 상기 스캔 초기화 신호보다 위상이 지연된 스캔 기입 신호를 공급하는 스캔 기입 스테이지를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 타일형 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 복수의 표시 장치, 및 상기 복수의 표시 장치 사이에 배치되는 결합 영역을 포함하고, 상기 복수의 표시 장치 각각의 표시 영역은 제1 화소 행을 따라 제1 방향으로 배열되는 화소들, 상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들, 및 제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며, 상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 정전기 방지 회로, 팬 아웃 라인, 디먹스, 및 게이트 구동부를 표시 영역에 배치함으로써, 비표시 영역을 최소화하고 인접한 표시 장치 사이의 화소 피치를 표시 장치 내의 화소 피치와 동일하게 설계할 수 있다. 따라서, 타일형 표시 장치는 복수의 표시 장치 사이의 간격을 최소화함으로써, 사용자가 복수의 표시 장치 사이의 결합 영역을 인지하는 것을 방지하고, 복수의 표시 장치 사이의 단절감을 개선하여 영상의 몰입도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 화소와 화소 회로의 연결 관계를 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치에서, 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방지 영역, 및 비표시 영역을 나타내는 도면이다.
도 5는 도 4의 A1 영역의 확대도이다.
도 6은 도 4의 A1 영역을 간략하게 나타내는 도면이다.
도 7은 다른 실시예에 따른 표시 장치에서, 화소 회로 영역, 디먹스 영역, 정전기 방지 영역, 팬 아웃 영역, 및 비표시 영역을 나타내는 도면이다.
도 8은 또 다른 실시예에 따른 표시 장치에서, 화소 회로 영역, 정전기 방지 영역, 디먹스 영역, 팬 아웃 영역, 및 비표시 영역을 나타내는 도면이다.
도 9는 일 실시예에 따른 표시 장치에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다.
도 10은 일 실시예에 따른 표시 장치에서, 복수의 스테이지 및 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.
도 11은 일 실시예에 따른 표시 장치의 화소 회로 영역을 나타내는 도면이다.
도 12는 일 실시예에 따른 표시 장치의 화소 회로 영역에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다.
도 13은 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 14는 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 회로도이다.
도 15는 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 레이아웃 도이다.
도 16은 도 15의 A2 영역의 확대도이다.
도 17은 도 15의 A3 영역의 확대도이다.
도 18은 도 15의 A4 영역의 확대도이다.
도 19는 도 15의 선 A-A'을 따라 자른 단면도이다.
도 20은 도 15의 선 B-B'을 따라 자른 단면도이다.
도 21은 도 15의 선 C-C'을 따라 자른 단면도이다.
도 22는 도 15의 선 D-D'을 따라 자른 단면도이다.
도 23은 도 15의 선 E-E'을 따라 자른 단면도이다.
도 24는 도 15의 선 F-F'을 따라 자른 단면도이다.
도 25는 도 15의 선 G-G'을 따라 자른 단면도이다.
도 26은 도 15의 선 H-H'을 따라 자른 단면도이다.
도 27은 도 15의 선 I-I'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
타일형 표시 장치(TD)는 제1 내지 제4 표시 장치(10-1~10-4)를 포함할 수 있다. 표시 장치(10)의 개수 및 결합 관계는 도 1의 실시예에 한정되지 않는다. 표시 장치(10)의 개수는 표시 장치(10) 및 타일형 표시 장치(TD) 각각의 크기에 따라 결정될 수 있다.
복수의 표시 장치(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(10)에 의해 둘러싸일 수 있다.
복수의 표시 장치(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 단위 화소(UP)를 포함하여 영상을 표시할 수 있다. 복수의 단위 화소(UP) 각각은 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum Dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED)를 포함할 수 있다. 이하에서는, 제1 내지 제3 화소(SP1, SP2, SP3) 각각이 마이크로 발광 다이오드를 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역 또는 개구 영역을 포함할 수 있고, 발광 영역 또는 개구 영역을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 발광 영역은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다. 제1 화소(SP1)는 제1 색의 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3)는 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 영역의 면적은 실질적으로 동일할 수 있다. 다른 예를 들어, 제3 화소(SP3)의 발광 영역의 면적은 제1 화소(SP1)의 발광 영역의 면적보다 넓을 수 있고, 제1 화소(SP1)의 발광 영역의 면적은 제2 화소(SP2)의 발광 영역의 면적보다 넓을 수 있으나, 이에 한정되지 않는다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 또는 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 예를 들어, 제1 표시 장치(10-1)의 화소들과 제2 표시 장치(10-2)의 화소들 사이의 제1 수평 화소 피치(HPP1)는 제2 표시 장치(10-2)의 화소들 사이의 제2 수평 화소 피치(HPP2)와 실질적으로 동일할 수 있다. 제1 표시 장치(10-1)의 화소들과 제3 표시 장치(10-3)의 화소들 사이의 제1 수직 화소 피치(VPP1)는 제3 표시 장치(10-3)의 화소들 사이의 제2 수직 화소 피치(VPP2)와 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 3은 일 실시예에 따른 표시 장치에서, 화소와 화소 회로의 연결 관계를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소 회로 영역(CCA), 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방지 영역(ESA)을 포함할 수 있다. 예를 들어, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방지 영역(ESA)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다. 도 2는 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방지 영역(ESA)이 표시 영역(DA)의 상측 가장자리에 배치된 것으로 도시하고 있으나, 이들의 배치 위치는 이에 한정되지 않는다. 다른 예를 들어, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방지 영역(ESA)은 좌우측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 복수의 패드부(PAD)를 포함할 수 있다.
복수의 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 도 2의 제1 내지 제3 화소(SP1, SP2, SP3)는 개구 영역에 의해 노출된 적어도 하나의 발광 소자에 해당할 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 두 개의 발광 소자를 포함할 수 있다. 이 경우, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 3 이상의 발광 소자를 포함할 수 있다. 따라서, 제1 내지 제3 화소(SP1, SP2, SP3)는 해당 화소의 계조에 대응하는 광을 방출할 수 있다.
예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 소자는 장변이 제2 방향(Y축 방향)과 나란하도록 배치될 수 있다. 하나의 화소가 복수의 발광 소자를 포함하는 경우, 한 화소의 복수의 발광 소자는 제1 방향(X축 방향)으로 인접할 수 있다.
다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 소자는 장변이 제1 방향(X축 방향)과 나란하도록 배치될 수 있다. 하나의 화소가 복수의 발광 소자를 포함하는 경우, 한 화소의 복수의 발광 소자는 제2 방향(Y축 방향)으로 인접할 수 있다.
복수의 단위 화소(UP)는 균일한 화소 피치를 갖도록 배열될 수 있다. 복수의 단위 화소(UP)는 복수의 화소 행을 따라 배열될 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3)는 제1 내지 제7 화소 행(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7)을 따라 배열될 수 있다. 제1 내지 제7 화소 행(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7)은 제2 방향(Y축 방향)의 반대 방향을 따라 순차적으로 배열될 수 있다.
복수의 화소 회로(PC)는 화소 회로 영역(CCA)에 배치될 수 있다. 복수의 화소 회로(PC)는 제1 내지 제3 화소 회로(PC1, PC2, PC3)를 포함할 수 있다. 제1 화소 회로(PC1)는 제1 화소(SP1)에 구동 전류를 공급할 수 있고, 제2 화소 회로(PC2)는 제2 화소(SP2)에 구동 전류를 공급할 수 있으며, 제3 화소 회로(PC3)는 제3 화소(SP3)에 구동 전류를 공급할 수 있다. 복수의 화소 회로(PC)는 복수의 회로 행을 따라 배열될 수 있다. 제1 내지 제3 화소 회로(PC1, PC2, PC3)는 제1 내지 제7 회로 행(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7)을 따라 배열될 수 있다. 제1 내지 제7 회로 행(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7)은 제2 방향(Y축 방향)의 반대 방향을 따라 순차적으로 배열될 수 있다.
제1 화소 행(PROW1)은 표시 영역(DA)의 최외곽에 배치될 수 있다. 제1 화소 행(PROW1)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다. 제1 화소 행(PROW1)은 정전기 방지 영역(ESA)과 중첩될 수 있다. 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 제2 방향(Y축 방향)으로 이격될 수 있다. 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 제2 화소 행(PROW2)을 사이에 두고 이격될 수 있다. 제1 회로 행(CROW1)은 제2 화소 행(PROW2) 및 제3 화소 행(PROW3) 사이에 배치될 수 있다. 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 팬 아웃 영역(FOA) 및 디먹스 영역(DMA)을 사이에 두고 이격될 수 있다.
제1 화소 행(PROW1)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 회로 행(CROW1)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제1 화소 행(PROW1)의 제1 화소(SP1)는 제1a 애노드 연결 라인(ACL1a)을 통해 제1 회로 행(CROW1)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제1 화소 행(PROW1)의 제2 화소(SP2)는 제1b 애노드 연결 라인(ACL1b)을 통해 제1 회로 행(CROW1)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제1 화소 행(PROW1)의 제3 화소(SP3)는 제1c 애노드 연결 라인(ACL1c)을 통해 제1 회로 행(CROW1)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제1 애노드 연결 라인(ACL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 애노드 연결 라인(ACL1)은 화소 회로 영역(CCA)에서부터 정전기 방지 영역(ESA)까지 연장될 수 있다. 제1 애노드 연결 라인(ACL1)은 제2 화소 행(PROW2)과 중첩될 수 있다. 제1 애노드 연결 라인(ACL1)은 팬 아웃 영역(FOA) 및 디먹스 영역(DMA)과 중첩될 수 있다.
제2 화소 행(PROW2)은 제1 화소 행(PROW1)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제2 화소 행(PROW2)은 팬 아웃 영역(FOA)과 중첩될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 제2 방향(Y축 방향)으로 이격될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 제3 화소 행(PROW3)을 사이에 두고 이격될 수 있다. 제2 회로 행(CROW2)은 제3 화소 행(PROW3) 및 제4 화소 행(PROW4) 사이에 배치될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 디먹스 영역(DMA)을 사이에 두고 이격될 수 있다.
제2 화소 행(PROW2)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제2 회로 행(CROW2)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제2 화소 행(PROW2)의 제1 화소(SP1)는 제2a 애노드 연결 라인(ACL2a)을 통해 제2 회로 행(CROW2)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제2 화소 행(PROW2)의 제2 화소(SP2)는 제2b 애노드 연결 라인(ACL2b)을 통해 제2 회로 행(CROW2)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제2 화소 행(PROW2)의 제3 화소(SP3)는 제2c 애노드 연결 라인(ACL2c)을 통해 제2 회로 행(CROW2)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제2 애노드 연결 라인(ACL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 애노드 연결 라인(ACL2)은 화소 회로 영역(CCA)에서부터 팬 아웃 영역(FOA)까지 연장될 수 있다. 제2 애노드 연결 라인(ACL2)은 제3 화소 행(PROW3)과 중첩될 수 있다. 제2 애노드 연결 라인(ACL2)은 디먹스 영역(DMA)과 중첩될 수 있다.
제3 화소 행(PROW3)은 제2 화소 행(PROW2)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제3 화소 행(PROW3)은 화소 회로 영역(CCA)에 배치될 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3)은 제2 방향(Y축 방향)으로 이격될 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3)은 제2 회로 행(CROW2)을 사이에 두고 이격될 수 있다. 제3 회로 행(CROW3)은 제3 화소 행(PROW3) 및 제4 화소 행(PROW4) 사이에 배치될 수 있다.
제3 화소 행(PROW3)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제3 회로 행(CROW3)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제3 화소 행(PROW3)의 제1 화소(SP1)는 제3a 애노드 연결 라인(ACL3a)을 통해 제3 회로 행(CROW3)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제3 화소 행(PROW3)의 제2 화소(SP2)는 제3b 애노드 연결 라인(ACL3b)을 통해 제3 회로 행(CROW3)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제3 화소 행(PROW3)의 제3 화소(SP3)는 제3c 애노드 연결 라인(ACL3c)을 통해 제3 회로 행(CROW3)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제3 애노드 연결 라인(ACL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 애노드 연결 라인(ACL3)은 제2 회로 행(CROW2)과 중첩될 수 있다.
제4 및 제5 화소 행(PROW4, PROW5)은 제3 화소 행(PROW3)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제4 및 제5 화소 행(PROW4, PROW5)은 화소 회로 영역(CCA)에 배치될 수 있다. 제4 화소 행(PROW4)은 제4 회로 행(CROW4)과 제2 방향(Y축 방향)으로 인접할 수 있고, 제5 화소 행(PROW5)은 제5 회로 행(CROW5)과 제2 방향(Y축 방향)으로 인접할 수 있다. 제4 및 제5 회로 행(CROW4, CROW5)은 제4 및 제5 화소 행(PROW4, PROW5) 사이에 배치될 수 있다.
제4 화소 행(PROW4)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제4 회로 행(CROW4)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제4 화소 행(PROW4)의 제1 화소(SP1)는 제4a 애노드 연결 라인(ACL4a)을 통해 제4 회로 행(CROW4)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제4 화소 행(PROW4)의 제2 화소(SP2)는 제4b 애노드 연결 라인(ACL4b)을 통해 제4 회로 행(CROW4)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제4 화소 행(PROW4)의 제3 화소(SP3)는 제4c 애노드 연결 라인(ACL4c)을 통해 제4 회로 행(CROW4)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제4 애노드 연결 라인(ACL4)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제5 화소 행(PROW5)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제5 회로 행(CROW5)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제5 화소 행(PROW5)의 제1 화소(SP1)는 제5a 애노드 연결 라인(ACL5a)을 통해 제5 회로 행(CROW5)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제5 화소 행(PROW5)의 제2 화소(SP2)는 제5b 애노드 연결 라인(ACL5b)을 통해 제5 회로 행(CROW5)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제5 화소 행(PROW5)의 제3 화소(SP3)는 제5c 애노드 연결 라인(ACL5c)을 통해 제5 회로 행(CROW5)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제5 애노드 연결 라인(ACL5)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제6 및 제7 화소 행(PROW6, PROW7)은 제5 화소 행(PROW5)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제6 및 제7 화소 행(PROW6, PROW7)은 화소 회로 영역(CCA)에 배치될 수 있다. 제6 화소 행(PROW6)은 제6 회로 행(CROW6)과 제2 방향(Y축 방향)으로 인접할 수 있고, 제7 화소 행(PROW7)은 제7 회로 행(CROW7)과 제2 방향(Y축 방향)으로 인접할 수 있다. 제6 및 제7 회로 행(CROW6, CROW7)은 제6 및 제7 화소 행(PROW6, PROW7) 사이에 배치될 수 있다.
제6 화소 행(PROW6)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제6 회로 행(CROW6)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제6 화소 행(PROW6)의 제1 화소(SP1)는 제6a 애노드 연결 라인(ACL6a)을 통해 제6 회로 행(CROW6)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제6 화소 행(PROW6)의 제2 화소(SP2)는 제6b 애노드 연결 라인(ACL6b)을 통해 제6 회로 행(CROW6)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제6 화소 행(PROW6)의 제3 화소(SP3)는 제6c 애노드 연결 라인(ACL6c)을 통해 제6 회로 행(CROW6)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제6 애노드 연결 라인(ACL6)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제7 화소 행(PROW7)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제7 회로 행(CROW7)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제7 화소 행(PROW7)의 제1 화소(SP1)는 제7a 애노드 연결 라인(ACL7a)을 통해 제7 회로 행(CROW7)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제7 화소 행(PROW7)의 제2 화소(SP2)는 제7b 애노드 연결 라인(ACL7b)을 통해 제7 회로 행(CROW7)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제7 화소 행(PROW7)의 제3 화소(SP3)는 제7c 애노드 연결 라인(ACL7c)을 통해 제7 회로 행(CROW7)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다. 제7 애노드 연결 라인(ACL7)은 제2 방향(Y축 방향)으로 연장될 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인, 전압 라인, 및 캐리 라인에 접속될 수 있다. 게이트 구동부(GDR)는 두 개의 화소 행 사이에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(GDR)는 스캔 초기화 구동부, 스캔 기입 구동부, 스캔 제어 구동부, 스윕 구동부, PWM 구동부, 및 PAM 구동부 중 적어도 하나를 포함할 수 있다.
게이트 구동부(GDR)는 제1 내지 제5 스테이지(STG1, STG2, STG3, STG4, STG5)를 포함할 수 있다. 제1 내지 제3 스테이지(STG1, STG2, STG3)는 제5 화소 행(PROW5) 및 제6 화소 행(PROW6) 사이에 배치될 수 있다. 제1 스테이지(STG1)는 제1 회로 행(CROW1)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제1 스테이지(STG1) 및 제1 회로 행(CROW1)은 제3 내지 제5 화소 행(PROW3, PROW4, PROW5) 및 제2 내지 제5 회로 행(CROW2, CROW3, CROW4, CROW5)을 사이에 두고 이격될 수 있다.
제2 스테이지(STG2)는 제2 회로 행(CROW2)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제2 스테이지(STG2) 및 제2 회로 행(CROW2)은 제4 및 제5 화소 행(PROW4, PROW5) 및 제3 내지 제5 회로 행(CROW3, CROW4, CROW5)을 사이에 두고 이격될 수 있다.
제3 스테이지(STG3)는 제3 회로 행(CROW3)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제3 스테이지(STG3) 및 제3 회로 행(CROW3)은 제4 및 제5 화소 행(PROW4, PROW5) 및 제4 및 제5 회로 행(CROW4, CROW5)을 사이에 두고 이격될 수 있다.
제4 및 제5 스테이지(STG4, STG5)는 제7 화소 행(PROW7)의 하측에 배치될 수 있다. 제4 스테이지(STG4)는 제4 회로 행(CROW4)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제4 스테이지(STG4) 및 제4 회로 행(CROW4)은 제5 내지 제7 화소 행(PROW5, PROW6, PROW7) 및 제5 내지 제7 회로 행(CROW5, CROW6, CROW7)을 사이에 두고 이격될 수 있다.
제5 스테이지(STG5)는 제5 회로 행(CROW5)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제5 스테이지(STG5) 및 제5 회로 행(CROW5)은 제5 내지 제7 화소 행(PROW5, PROW6, PROW7) 및 제6 및 제7 회로 행(CROW6, CROW7)을 사이에 두고 이격될 수 있다.
따라서, 표시 장치(10)는 화소 회로 영역(CCA), 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방지 영역(ESA)을 표시 영역(DA) 내에 배치함으로써, 비표시 영역(NDA)을 최소화하고 인접한 표시 장치(10) 사이의 화소 피치를 표시 장치(10) 내의 화소 피치와 동일하게 설계할 수 있다. 정전기 방지 영역(ESA)은 표시 영역(DA)의 외곽에 배치됨으로써, 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있다. 또한, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 간격을 최소화함으로써, 사용자가 복수의 표시 장치(10) 사이의 결합 영역(SM)을 인지하는 것을 방지하고, 복수의 표시 장치(10) 사이의 단절감을 개선하여 영상의 몰입도를 향상시킬 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방지 영역, 및 비표시 영역을 나타내는 도면이다.
도 4를 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 정전기 방지 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 예를 들어, 정전기 방지 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 정전기 방지 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 양측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 또 다른 예를 들어, 정전기 방지 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA) 중 적어도 하나는 표시 장치(10)의 적어도 일측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 복수의 패드부(PAD)를 포함할 수 있다.
정전기 방지 영역(ESA)은 복수의 정전기 방지 회로(ESD)를 포함할 수 있다. 복수의 정전기 방지 회로(ESD)는 제1 화소 행(PROW1)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 정전기 방지 회로(ESD)는 팬 아웃 라인(FOL), 디먹스(DMX), 및 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
팬 아웃 영역(FOA)은 복수의 팬 아웃 라인(FOL)을 포함할 수 있다. 복수의 팬 아웃 라인(FOL)은 제2 화소 행(PROW2)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압을 디먹스(DMX)에 공급할 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 클럭 라인(CKL)에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 전압 라인(VL)에 공급할 수 있다.
디먹스 영역(DMA)은 복수의 디먹스(DMX)를 포함할 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 순차적으로 공급할 수 있다. 표시 장치(10)는 복수의 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수를 감소시키고 팬 아웃 영역(FOA)의 면적을 감소시킬 수 있다.
화소 회로 영역(CCA)은 데이터 라인(DL), 클럭 라인(CKL), 전압 라인(VL), 및 캐리 라인(CRL)을 포함할 수 있다.
데이터 라인(DL)은 디먹스(DMX) 및 화소 회로(PC) 사이에 접속될 수 있다. 복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 데이터 라인(DL)은 디먹스(DMX)로부터 수신된 데이터 전압을 화소 회로(PC)에 공급할 수 있다. 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 동일 열에 배치된 복수의 제1 화소 회로(PC1)에 데이터 전압을 공급할 수 있다. 제1 데이터 라인(DL1)은 동일 열에 배치된 복수의 제1 화소(SP1)와 중첩될 수 있다. 제2 데이터 라인(DL2)은 동일 열에 배치된 복수의 제2 화소 회로(PC2)에 데이터 전압을 공급할 수 있다. 제2 데이터 라인(DL2)은 동일 열에 배치된 복수의 제2 화소(SP2)와 중첩될 수 있다. 제3 데이터 라인(DL3)은 동일 열에 배치된 복수의 제3 화소 회로(PC3)에 데이터 전압을 공급할 수 있다. 제3 데이터 라인(DL3)은 동일 열에 배치된 복수의 제3 화소(SP3)와 중첩될 수 있다.
클럭 라인(CLK)은 인접한 두 개의 디먹스(DMX) 사이에서 제2 방향(Y축 방향)으로 연장될 수 있다. 예를 들어, 클럭 라인(CLK)은 제1 방향(X축 방향)으로 인접한 두 개의 디먹스(DMX) 중 좌측의 디먹스(DMX)에 접속된 제3 데이터 라인(DL3) 및 우측의 디먹스(DMX)에 접속된 제1 데이터 라인(DL1) 사이에 배치될 수 있다. 클럭 라인(CLK)은 팬 아웃 라인(FOL)으로부터 클럭 신호를 수신하여 제1 내지 제3 스테이지(STG1, STG2, STG3)에 공급할 수 있다.
전압 라인(VL)은 인접한 두 개의 디먹스(DMX) 사이에서 제2 방향(Y축 방향)으로 연장될 수 있다. 예를 들어, 전압 라인(VL)은 제1 방향(X축 방향)으로 인접한 두 개의 디먹스(DMX) 중 좌측의 디먹스(DMX)에 접속된 제3 데이터 라인(DL3) 및 우측의 디먹스(DMX)에 접속된 제1 데이터 라인(DL1) 사이에 배치될 수 있다. 전압 라인(VL) 및 클럭 라인(CLK)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 사이에 두고 이격될 수 있다. 전압 라인(VL)은 제1 내지 제3 스테이지(STG1, STG2, STG3)에 게이트 하이 전압, 게이트 로우 전압, 전원 전압, 및 제어 전압 중 적어도 하나를 공급할 수 있다. 전압 라인(VL)은 제1 내지 제3 스테이지(STG1, STG2, STG3)를 지날 수 있으나, 이에 한정되지 않는다.
캐리 라인(CRL)은 제1 방향(X축 방향)으로 인접한 두 개의 디먹스(DMX) 중 좌측의 디먹스(DMX)에 접속된 제3 데이터 라인(DL3) 및 우측의 디먹스(DMX)에 접속된 제1 데이터 라인(DL1) 사이에 배치될 수 있다. 캐리 라인(CRL) 및 클럭 라인(CLK)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 사이에 두고 이격될 수 있다. 캐리 라인(CRL)은 제1 스테이지(STG1)의 캐리 신호를 제2 스테이지(STG2)에 공급할 수 있고, 제2 스테이지(STG2)의 캐리 신호를 제3 스테이지(STG3)에 공급할 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인(CLK), 전압 라인(VL), 및 캐리 라인(CRL)에 접속될 수 있다. 게이트 구동부(GDR)는 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 스테이지(STG1, STG2, STG3)는 제5 회로 행(CROW5)의 하측에 배치될 수 있다. 제1 스테이지(STG1)는 제1 회로 행(CROW1)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제2 스테이지(STG2)는 제2 회로 행(CROW2)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제3 스테이지(STG3)는 제3 회로 행(CROW3)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다.
도 5는 도 4의 A1 영역의 확대도이고, 도 6은 도 4의 A1 영역을 간략하게 나타내는 도면이다.
도 5 및 도 6을 참조하면, 패드부(PAD)에 접속된 팬 아웃 라인(FOL)은 제1 라인 저항(R1) 및 제2 라인 저항(R2)을 포함할 수 있다. 제1 및 제2 라인 저항(R1, R2) 각각은 지그재그 패턴으로 형성될 수 있다. 제1 및 제2 라인 저항(R1, R2) 각각의 길이는 팬 아웃 라인(FOL)의 위치에 따라 다르게 설계될 수 있다. 따라서, 표시 장치(10)의 팬 아웃 라인들(FOL)의 길이는 실질적으로 동일한 길이를 가짐으로써, 팬 아웃 라인들(FOL)은 실질적으로 동일한 저항 값을 가질 수 있다.
정전기 방지 회로(ESD)는 팬 아웃 라인(FOL)에 인접하게 배치될 수 있다. 정전기 방지 회로들(ESD) 중 일부는 팬 아웃 라인(FOL) 및 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있고, 정전기 방지 회로들(ESD) 중 다른 일부는 게이트 온 전압 라인(VGLL) 사이에 접속될 수 있다. 정전기 방지 회로(ESD)는 팬 아웃 라인(FOL)의 제1 및 제2 라인 저항(R1, R2) 사이의 부분에 접속될 수 있으나, 이에 한정되지 않는다. 따라서, 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
도 7은 다른 실시예에 따른 표시 장치에서, 화소 회로 영역, 디먹스 영역, 정전기 방지 영역, 팬 아웃 영역, 및 비표시 영역을 나타내는 도면이다. 도 7의 표시 장치는 도 4의 표시 장치에서 정전기 방지 영역(ESA)의 위치를 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 7을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 팬 아웃 영역(FOA), 정전기 방지 영역(ESA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 예를 들어, 팬 아웃 영역(FOA), 정전기 방지 영역(ESA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 팬 아웃 영역(FOA), 정전기 방지 영역(ESA), 및 디먹스 영역(DMA)은 양측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 복수의 패드부(PAD)를 포함할 수 있다.
팬 아웃 영역(FOA)은 복수의 팬 아웃 라인(FOL)을 포함할 수 있다. 복수의 팬 아웃 라인(FOL)은 제1 화소 행(PROW1)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압을 디먹스(DMX)에 공급할 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 클럭 라인(CKL)에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 전압 라인(VL)에 공급할 수 있다.
정전기 방지 영역(ESA)은 복수의 정전기 방지 회로(ESD)를 포함할 수 있다. 복수의 정전기 방지 회로(ESD)는 제2 화소 행(PROW2)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 정전기 방지 회로(ESD)는 디먹스(DMX) 및 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
디먹스 영역(DMA)은 복수의 디먹스(DMX)를 포함할 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 순차적으로 공급할 수 있다. 표시 장치(10)는 복수의 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수를 감소시키고 팬 아웃 영역(FOA)의 면적을 감소시킬 수 있다.
화소 회로 영역(CCA)은 데이터 라인(DL), 클럭 라인(CKL), 전압 라인(VL), 및 캐리 라인(CRL)을 포함할 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인(CLK), 전압 라인(VL), 및 캐리 라인(CRL)에 접속될 수 있다. 게이트 구동부(GDR)는 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다.
도 8은 또 다른 실시예에 따른 표시 장치에서, 화소 회로 영역, 정전기 방지 영역, 디먹스 영역, 팬 아웃 영역, 및 비표시 영역을 나타내는 도면이다. 도 8의 표시 장치는 도 4 및 도 7의 표시 장치에서 정전기 방지 영역(ESA)의 위치를 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 8을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 팬 아웃 영역(FOA), 디먹스 영역(DMA), 정전기 방지 영역(ESA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 예를 들어, 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 정전기 방지 영역(ESA)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 정전기 방지 영역(ESA)은 양측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 복수의 패드부(PAD)를 포함할 수 있다.
팬 아웃 영역(FOA)은 복수의 팬 아웃 라인(FOL)을 포함할 수 있다. 복수의 팬 아웃 라인(FOL)은 제1 화소 행(PROW1)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압을 디먹스(DMX)에 공급할 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 클럭 라인(CKL)에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 전압 라인(VL)에 공급할 수 있다.
디먹스 영역(DMA)은 복수의 디먹스(DMX)를 포함할 수 있다. 복수의 디먹스(DMX)는 제2 화소 행(PROW2)의 제1 내지 제3 화소(SP1, SP2, SP3)와 중첩될 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 순차적으로 공급할 수 있다. 표시 장치(10)는 복수의 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수를 감소시키고 팬 아웃 영역(FOA)의 면적을 감소시킬 수 있다.
정전기 방지 영역(ESA)은 복수의 정전기 방지 회로(ESD)를 포함할 수 있다. 정전기 방지 회로(ESD)는 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
화소 회로 영역(CCA)은 데이터 라인(DL), 클럭 라인(CKL), 전압 라인(VL), 및 캐리 라인(CRL)을 포함할 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인(CLK), 전압 라인(VL), 및 캐리 라인(CRL)에 접속될 수 있다. 게이트 구동부(GDR)는 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다.
도 9는 일 실시예에 따른 표시 장치에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다.
도 9를 참조하면, 게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인(CLK), 전압 라인(VL), 및 캐리 라인(CRL)에 접속될 수 있다. 게이트 구동부(GDR)는 두 개의 화소 행 사이에 배치될 수 있다. 게이트 구동부(GDR)는 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다.
게이트 구동부(GDR)는 제1 내지 제5 스테이지(STG1, STG2, STG3, STG4, STG5)를 포함할 수 있다. 제1 내지 제3 스테이지(STG1, STG2, STG3)는 제5 회로 행(CROW5) 및 제6 회로 행(CROW6) 사이에 배치될 수 있다. 제1 스테이지(STG1) 및 제1 회로 행(CROW1)은 제2 내지 제5 회로 행(CROW2, CROW3, CROW4, CROW5)을 사이에 두고 이격될 수 있다. 제1 스테이지(STG1)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 제1 게이트 라인(GL1)에 게이트 신호를 공급할 수 있다. 제1 스테이지(STG1)는 연결 라인(CL)을 통해 제1 게이트 라인(GL1)에 접속될 수 있다. 제1 스테이지(STG1)는 제1 방향(X축 방향)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(Y축 방향)으로 연장되는 제2 연결 라인(CL2)을 통해 제1 게이트 라인(GL1)에 접속될 수 있다. 제1 및 제2 연결 라인(CL1, CL2)은 복수의 화소(SP) 사이에 마련된 공간에 배치될 수 있다. 제1 및 제2 연결 라인(CL1, CL2)은 복수의 화소 회로(PC) 사이에 마련된 공간에 배치될 수 있다. 제1 연결 라인(CL1)은 화소 회로(PC)의 박막 트랜지스터의 게이트 전극과 동일 층에 배치될 수 있고, 제2 연결 라인(CL2)은 데이터 라인(DL)과 동일 층에 배치될 수 있으나, 이에 한정되지 않는다.
제2 스테이지(STG2) 및 제2 회로 행(CROW2)은 제3 내지 제5 회로 행(CROW3, CROW4, CROW5)을 사이에 두고 이격될 수 있다. 제2 스테이지(STG2)는 제2 회로 행(CROW2)의 화소 회로들(PC)에 접속되는 제2 게이트 라인(GL2)에 게이트 신호를 공급할 수 있다. 제2 스테이지(STG2)는 연결 라인(CL)을 통해 제2 게이트 라인(GL2)에 접속될 수 있다. 제2 스테이지(STG2)는 제1 방향(X축 방향)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(Y축 방향)으로 연장되는 제2 연결 라인(CL2)을 통해 제2 게이트 라인(GL2)에 접속될 수 있다.
제3 스테이지(STG3) 및 제3 회로 행(CROW3)은 제4 및 제5 회로 행(CROW4, CROW5)을 사이에 두고 이격될 수 있다. 제3 스테이지(STG3)는 제3 회로 행(CROW3)의 화소 회로들(PC)에 접속되는 제3 게이트 라인(GL3)에 게이트 신호를 공급할 수 있다. 제3 스테이지(STG3)는 연결 라인(CL)을 통해 제3 게이트 라인(GL3)에 접속될 수 있다. 제3 스테이지(STG3)는 제1 방향(X축 방향)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(Y축 방향)으로 연장되는 제2 연결 라인(CL2)을 통해 제3 게이트 라인(GL3)에 접속될 수 있다.
제4 및 제5 스테이지(STG4, STG5)는 제7 화소 행(PROW7)의 하측에 배치될 수 있다. 제4 스테이지(STG4) 및 제4 회로 행(CROW4)은 제5 내지 제7 회로 행(CROW5, CROW6, CROW7)을 사이에 두고 이격될 수 있다. 제4 스테이지(STG4)는 제4 회로 행(CROW4)의 화소 회로들(PC)에 접속되는 제4 게이트 라인(GL4)에 게이트 신호를 공급할 수 있다. 제4 스테이지(STG4)는 연결 라인(CL)을 통해 제4 게이트 라인(GL4)에 접속될 수 있다.
제5 스테이지(STG5) 및 제5 회로 행(CROW5)은 제6 및 제7 회로 행(CROW6, CROW7)을 사이에 두고 이격될 수 있다. 제5 스테이지(STG5)는 제5 회로 행(CROW5)의 화소 회로들(PC)에 접속되는 제5 게이트 라인(GL5)에 게이트 신호를 공급할 수 있다. 제5 스테이지(STG5)는 연결 라인(CL)을 통해 제5 게이트 라인(GL5)에 접속될 수 있다.
제6 회로 행(CROW6)의 화소 회로들(PC)은 제6 게이트 라인(GL6)으로부터 게이트 신호를 수신할 수 있고, 제7 회로 행(CROW7)의 화소 회로들(PC)은 제7 게이트 라인(GL7)으로부터 게이트 신호를 수신할 수 있다.
도 10은 일 실시예에 따른 표시 장치에서, 복수의 스테이지 및 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.
도 10을 도 9에 결부하면, 게이트 구동부(GDR)는 제1 내지 제5 스테이지(STG1, STG2, STG3, STG4, STG5)를 포함할 수 있다. 제1 내지 제5 스테이지(STG1, STG2, STG3, STG4, STG5) 각각은 스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 스테이지(STG1)는 스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST) 중 적어도 하나를 포함할 수 있다.
스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST)는 화소 회로 영역(CCA)에 배치될 수 있다. 스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST) 각각은 클럭 라인(CLK), 전압 라인(VL), 및 캐리 라인(CRL)에 접속될 수 있다. 스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST) 각각은 두 개의 화소 행 사이에 배치될 수 있다. 스캔 초기화 스테이지(GIST), 스캔 기입 스테이지(GWST), 스캔 제어 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST) 각각은 복수의 화소(SP) 또는 복수의 화소 회로(PC)와 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 중첩되지 않을 수 있으나, 이에 한정되지 않는다.
제1 내지 제7 게이트 라인(GL1, GL2, GL3, GL4, GL5, GL6, GL7) 각각은 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 게이트 라인(GL1)은 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL) 중 적어도 하나를 포함할 수 있다.
스캔 초기화 스테이지(GIST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 스캔 초기화 라인(GIL)에 스캔 초기화 신호를 공급할 수 있다. 스캔 초기화 스테이지(GIST)는 연결 라인(CL)을 통해 스캔 초기화 라인(GIL)에 접속될 수 있다.
스캔 기입 스테이지(GWST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 스캔 기입 라인(GWL)에 스캔 기입 신호를 공급할 수 있다. 스캔 기입 스테이지(GWST)는 연결 라인(CL)을 통해 스캔 기입 라인(GWL)에 접속될 수 있다.
스캔 제어 스테이지(GCST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 스캔 제어 라인(GCL)에 스캔 제어 신호를 공급할 수 있다. 스캔 제어 스테이지(GCST)는 연결 라인(CL)을 통해 스캔 제어 라인(GCL)에 접속될 수 있다.
스윕 스테이지(SWST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 스윕 라인(SWPL)에 스윕 신호를 공급할 수 있다. 스윕 스테이지(SWST)는 연결 라인(CL)을 통해 스윕 라인(SWPL)에 접속될 수 있다.
PWM 스테이지(PWST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 PWM 발광 라인(PWEL)에 스윕 신호를 공급할 수 있다. PWM 스테이지(PWST)는 연결 라인(CL)을 통해 PWM 발광 라인(PWEL)에 접속될 수 있다.
PAM 스테이지(PAST)는 제1 회로 행(CROW1)의 화소 회로들(PC)에 접속되는 PAM 발광 라인(PAEL)에 스윕 신호를 공급할 수 있다. PAM 스테이지(PAST)는 연결 라인(CL)을 통해 PAM 발광 라인(PAEL)에 접속될 수 있다.
도 11은 일 실시예에 따른 표시 장치의 화소 회로 영역을 나타내는 도면이고, 도 12는 일 실시예에 따른 표시 장치의 화소 회로 영역에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다. 도 11 및 도 12의 화소 회로 영역(CCA)은 디먹스 영역(DMA)과 인접하지 않은 대부분의 화소 회로 영역(CCA)에 해당할 수 있다.
도 11 및 도 12를 도 2, 도 3, 도 9에 결부하면, 화소 회로(PC)는 제6 화소 행(PROW6)의 상측 및 제7 화소 행(PROW7)의 하측에 배치되지 않을 수 있다. 예를 들어, 도 11 및 도 12의 k는 6 이상의 정수일 수 있으나, 이에 한정되지 않는다.
제k 화소 행(PROWk)은 제k 회로 행(CROWk)과 제2 방향(Y축 방향)으로 인접할 수 있고, 제k+1 화소 행(PROWk+1)은 제k+1 회로 행(CROWk+1)과 제2 방향(Y축 방향)으로 인접할 수 있다. 제k 및 제k+1 회로 행(CROWk, CROWk+1)은 제k 및 제k+1 화소 행(PROWk, PROWk+1) 사이에 배치될 수 있다. 제k 화소 행(PROWk)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k 회로 행(CROWk)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제k+1 화소 행(PROWk+1)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k+1 회로 행(CROWk+1)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다.
제k+2 화소 행(PROWk+2)은 제k+2 회로 행(CROWk+2)과 제2 방향(Y축 방향)으로 인접할 수 있고, 제k+3 화소 행(PROWk+3)은 제k+3 회로 행(CROWk+3)과 제2 방향(Y축 방향)으로 인접할 수 있다. 제k+2 및 제k+3 회로 행(CROWk+2, CROWk+3)은 제k+2 및 제k+3 화소 행(PROWk+2, PROWk+3) 사이에 배치될 수 있다. 제k+2 화소 행(PROWk+2)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k+2 회로 행(CROWk+2)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제k+3 화소 행(PROWk+3)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k+3 회로 행(CROWk+3)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다.
제k+4 화소 행(PROWk+4)은 제k+4 회로 행(CROWk+4)과 제2 방향(Y축 방향)으로 인접할 수 있고, 제k+5 화소 행(PROWk+5)은 제k+5 회로 행(CROWk+5)과 제2 방향(Y축 방향)으로 인접할 수 있다. 제k+4 및 제k+5 회로 행(CROWk+4, CROWk+5)은 제k+4 및 제k+5 화소 행(PROWk+4, PROWk+5) 사이에 배치될 수 있다. 제k+4 화소 행(PROWk+4)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k+4 회로 행(CROWk+4)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제k+5 화소 행(PROWk+5)의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 애노드 연결 라인(ACL)을 통해 제k+5 회로 행(CROWk+5)의 제1 내지 제3 화소 회로(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다.
제k 스테이지(STGk)는 제k 회로 행(CROWk) 및 제k 화소 행(PROWk)의 상측에 배치될 수 있다. 제k 스테이지(STGk)는 제k 회로 행(CROWk)의 화소 회로들(PC)에 접속되는 제k 게이트 라인(GLk)에 게이트 신호를 공급할 수 있다. 제k 스테이지(STGk)는 연결 라인(CL)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다. 제k 스테이지(STGk)는 제1 방향(X축 방향)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(Y축 방향)으로 연장되는 제2 연결 라인(CL2)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다.
제k+1 스테이지(STGk+1) 및 제k+2 스테이지(STGk+2)는 제k+1 화소 행(PROWk+1) 및 제k+2 화소 행(PROWk+2) 사이에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1) 및 제k+1 화소 행(PROWk+1)의 하측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로들(PC)에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 연결 라인(CL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2) 및 제k+2 화소 행(PROWk+2)의 상측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로들(PC)에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 연결 라인(CL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+3 스테이지(STGk+3) 및 제k+4 스테이지(STGk+4)는 제k+3 화소 행(PROWk+3) 및 제k+4 화소 행(PROWk+4) 사이에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3) 및 제k+3 화소 행(PROWk+3)의 하측에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3)의 화소 회로들(PC)에 접속되는 제k+3 게이트 라인(GLk+3)에 게이트 신호를 공급할 수 있다. 제k+3 스테이지(STGk+3)는 연결 라인(CL)을 통해 제k+3 게이트 라인(GLk+3)에 접속될 수 있다.
제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4) 및 제k+4 화소 행(PROWk+4)의 상측에 배치될 수 있다. 제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4)의 화소 회로들(PC)에 접속되는 제k+4 게이트 라인(GLk+4)에 게이트 신호를 공급할 수 있다. 제k+4 스테이지(STGk+4)는 연결 라인(CL)을 통해 제k+4 게이트 라인(GLk+4)에 접속될 수 있다.
제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5) 및 제k+5 화소 행(PROWk+5)의 하측에 배치될 수 있다. 제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5)의 화소 회로들(PC)에 접속되는 제k+5 게이트 라인(GLk+5)에 게이트 신호를 공급할 수 있다. 제k+5 스테이지(STGk+5)는 연결 라인(CL)을 통해 제k+5 게이트 라인(GLk+5)에 접속될 수 있다.
도 13은 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13을 참조하면, 표시 장치(10)는 기판(SUB), 차광층(BML), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연막(GI1), 제1 게이트층(GTL1), 제2 게이트 절연막(GI2), 제2 게이트층(GTL2), 층간 절연막(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 소스 금속층(SDL3), 제3 비아층(VIA3), 제3 보호층(PAS3), 제4 소스 금속층(SDL4), 애노드층(ANDL), 제4 비아층(VIA4), 제4 보호층(PAS4), 제5 보호층(PAS5), 컨택 전극(CTE), 리드 라인(LDL), 측면 연결 라인(SCL), 제5 비아층(VIA5), 제6 보호층(PAS6), 및 연성 필름(FPCB)을 포함할 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 화소 회로(PC) 및 화소 전극(AND)에 입사되는 광을 차단할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 박막 트랜지스터(TFT)의 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기에서, 박막 트랜지스터(TFT)는 화소 회로(PC)를 구성하는 트랜지스터일 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 다른 예를 들어, 액티브층(ACTL)은 서로 다른 층에 배치되는 제1 및 제2 액티브층을 포함할 수 있다. 이 경우, 제1 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있고, 제2 액티브층은 산화물 반도체를 포함할 수 있다.
제1 게이트 절연막(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연막(GI1)은 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 채널(CH)을 절연시킬 수 있다. 제1 게이트 절연막(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 팬 아웃 라인(FOL), 박막 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
팬 아웃 라인(FOL)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하는 패드부(PAD)에 접속될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 표시 영역(DA)까지 연장됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다.
제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연막(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
층간 절연막(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연막(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연막(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.제1 소스 금속층(SDL1)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 연결 전극(CCE)을 포함할 수 있다. 연결 전극(CCE)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 애노드 연결 라인(ACL)에 접속될 수 있다. 연결 전극(CCE)은 층간 절연막(ILD), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 따라서, 연결 전극(CCE)은 애노드 연결 라인(ACL) 및 드레인 전극(DE)을 전기적으로 연결시킬 수 있다. 제1 소스 금속층(SDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시킬 수 있다. 제1 비아층(VIA1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치되어 제1 소스 금속층(SDL1)을 보호할 수 있다. 제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 소스 금속층(SDL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 애노드 연결 전극(ACE)에 접속될 수 있다. 애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하여 연결 전극(CCE)에 접속될 수 있다. 따라서, 애노드 연결 라인(ACL)은 애노드 연결 전극(ACE) 및 연결 전극(CCE)을 전기적으로 연결시킬 수 있다. 제2 소스 금속층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 비아층(VIA2)은 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다. 제2 비아층(VIA2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치되어 제2 소스 금속층(SDL2)을 보호할 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제3 소스 금속층(SDL3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하는 제1 화소 전극(AND1)에 접속될 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하여 애노드 연결 라인(ACL)에 접속될 수 있다. 따라서, 애노드 연결 전극(ACE)은 제1 화소 전극(AND1) 및 애노드 연결 라인(ACL)을 전기적으로 연결시킬 수 있다. 제3 소스 금속층(SDL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 비아층(VIA3)은 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화시킬 수 있다. 제3 비아층(VIA3)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치되어 제3 소스 금속층(SDL3)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제4 소스 금속층(SDL4)은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제1 화소 전극(AND1)을 포함할 수 있다. 제1 화소 전극(AND1)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하여 애노드 연결 전극(ACE)에 접속될 수 있다. 제4 소스 금속층(SDL4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제2 화소 전극(AND2)을 포함할 수 있다. 애노드층(ANDL)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
패드부(PAD)는 비표시 영역(NDA)에서 제3 보호층(PAS3) 상에 배치될 수 있다. 패드부(PAD)는 측면 연결 라인(SCL)으로부터 수신된 전압 또는 신호를 팬 아웃 라인(FOL)에 공급할 수 있다. 패드부(PAD)는 제1 패드 전극(PAD1) 및 제2 패드 전극(PAD2)을 포함할 수 있다. 제1 패드 전극(PAD1)은 제1 화소 전극(AND1)과 동일 공정에서 동일 물질로 형성될 수 있다. 제1 패드 전극(PAD1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하여 팬 아웃 라인(FOL)에 접속될 수 있다. 제2 패드 전극(PAD2)은 제2 화소 전극(AND2)과 동일 공정에서 동일 물질로 형성될 수 있다. 제2 패드 전극(PAD2)은 측면 연결 라인(SCL)을 통해 리드 라인(LDL)에 전기적으로 연결될 수 있다.
제4 비아층(VIA4)은 화소 전극(AND)이 형성되지 않은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 비아층(VIA4)은 제3 보호층(PAS3)의 상단을 평탄화시킬 수 있다.
제4 보호층(PAS4)은 제4 비아층(VIA4) 및 화소 전극(AND)의 가장자리 상에 배치될 수 있다. 제4 보호층(PAS4)은 무기막을 포함할 수 있다. 예를 들어, 제4 보호층(PAS4)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다. 제4 보호층(PAS4)은 화소 전극(AND)의 상면 일부를 덮지 않고 노출할 수 있다. 발광 소자(ED)는 제4 보호층(PAS4)에 의해 덮이지 않은 화소 전극(AND) 상에 배치될 수 있다.
제5 보호층(PAS5)은 기판(SUB)의 하면에 배치되어 기판(SUB)의 하면을 평탄화시킬 수 있다. 제5 보호층(PAS5)은 무기막을 포함할 수 있다. 예를 들어, 제5 보호층(PAS5)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
컨택 전극(CTE)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 컨택 전극(CTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 컨택 전극(CTE)은 접속 필름(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다.
컨택 전극(CTE)은 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함할 수 있다. 제1 컨택 전극(CTE1)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 제1 컨택 전극(CTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 제2 컨택 전극(CTE2)은 제1 컨택 전극(CTE1)의 일면 또는 하면에 배치될 수 있다. 제2 컨택 전극(CTE2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
리드 라인(LDL)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 리드 라인(LDL)은 제1 컨택 전극(CTE1)과 동일 층에서 동일 물질로 형성될 수 있다. 리드 라인(LDL)은 컨택 전극(CTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다.
측면 연결 라인(SCL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 연결 라인(SCL)의 일단은 리드 라인(LDL)에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 패드부(PAD)에 접속될 수 있다. 측면 연결 라인(SCL)은 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연막(GI1, GI2), 층간 절연막(ILD), 및 제1 내지 제3 보호층(PAS1, PAS2, PAS3)의 측면을 지날 수 있다.
제5 비아층(VIA5)은 컨택 전극(CTE) 및 리드 라인(LDL)의 적어도 일부를 덮을 수 있다. 제5 비아층(VIA5)은 기판(SUB)의 하단을 평탄화시킬 수 있다. 제5 비아층(VIA5)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제6 보호층(PAS6)은 제5 비아층(VIA5)의 일면 또는 하면에 배치되어 컨택 전극(CTE) 및 리드 라인(LDL)을 보호할 수 있다. 제6 보호층(PAS6)은 무기막을 포함할 수 있다. 예를 들어, 제6 보호층(PAS6)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
연성 필름(FPCB)은 제6 보호층(PAS6)의 일면 또는 하면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재(미도시)를 이용하여 제6 보호층(PAS6)의 하면에 부착될 수 있다. 연성 필름(FPCB)의 일측은 컨택 전극(CTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 통해 기판(SUB)의 상부에 배치된 패드부(PAD)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)의 타측은 기판(SUB)의 하부에서 소스 회로 보드(미도시)에 접속될 수 있다. 연성 필름(FPCB)은 표시 구동부(미도시)의 신호를 표시 장치(10)에 전송할 수 있다.
접속 필름(ACF)은 연성 필름(FPCB)을 컨택 전극(CTE)의 하면에 부착시킬 수 있다. 예를 들어, 접속 필름(ACF)은 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 접속 필름(ACF)이 이방성 도전 필름을 포함하는 경우, 접속 필름(ACF)은 컨택 전극(CTE)과 연성 필름(FPCB)이 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 컨택 전극(CTE)에 전기적으로 연결시킬 수 있다.
표시 장치(10)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB), 기판(SUB)의 상부에 배치된 패드부(PAD), 연성 필름(FPCB)과 패드부(PAD)를 전기적으로 연결시키는 컨택 전극(CTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
도 14는 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 회로도이다.
도 14를 참조하면, 화소 회로(PC)는 스캔 기입 라인(GWL), 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), PAM 발광 라인(PAEL), 데이터 라인(DL), 및 PAM 데이터 라인(RDL)에 연결될 수 있다. 화소 회로(PC)는 제1 전원 전압이 인가되는 제1 전원 라인(VDL1), 제2 전원 전압이 인가되는 제2 전원 라인(VDL2), 제3 전원 전압이 인가되는 제3 전원 라인(VSL), 초기화 전압이 인가되는 초기화 전압 라인(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 라인(VGHL)에 연결될 수 있다.
화소 회로(PC)는 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 소자(ED)에 접속될 수 있다.
발광 소자(ED)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류에 따라 발광할 수 있다. 발광 소자(ED)는 제17 트랜지스터(T17)와 제3 전원 라인(VSL) 사이에 배치될 수 있다. 발광 소자(ED)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 발광 소자(ED)의 제2 전극은 제3 전원 라인(VSL)에 연결될 수 있다. 발광 소자(ED)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(ED)는 무기 반도체로 이루어진 마이크로 발광 다이오드(Micro LED)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 데이터 라인(DL)의 데이터 전압을 기초로 제어 전류를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어할 수 있다. 제1 화소 구동부(PDU1)의 제어 전류는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭을 조정할 수 있고, 제1 화소 구동부(PDU1)는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭 변조(Pulse Width Modulation)를 수행할 수 있다. 따라서, 제1 화소 구동부(PDU1)는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압을 기초로 제2 전극과 제1 전극 사이에 흐르는 제어 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 데이터 라인(DL)의 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 데이터 라인(DL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 라인(VIL)의 초기화 전압과 상이할 수 있다. 게이트 온 전압(VGL)과 초기화 전압 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 문턱 전압에 상관없이 초기화 전압을 안정적으로 수신할 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 제1 및 제2 서브 트랜지스터(T31, T32)는 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 전기적으로 연결할 수 있다. 따라서, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 제3 및 제4 서브 트랜지스터(T41, T42)는 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제1 전원 라인(VDL1)을 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결할 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 전기적으로 연결할 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 라인(VGHL)의 게이트 오프 전압(VGH)을 스윕 라인(SWPL)에 연결된 제1 노드(N1)에 공급할 수 있다. 따라서, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압이 인가되는 기간과 데이터 라인(DL)의 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제1 커패시터(C1)에 의해 스윕 라인(SWPL)의 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 게이트 오프 전압 라인(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 스윕 라인(SWPL), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동부(PDU2)는 PAM 데이터 라인(RDL)의 PAM 데이터 전압을 기초로 발광 소자(ED)에 공급되는 구동 전류를 생성할 수 있다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(Pulse Amplitude Modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 제1 내지 제3 화소(SP1, SP2, SP3)의 휘도에 관계없이 동일한 PAM 데이터 전압을 입력 받아 동일한 구동 전류를 생성하는 정전류 생성부일 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압을 기초로 발광 소자(ED)로 흐르는 구동 전류를 제어할 수 있다.
제9 트랜지스터(T9)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 PAM 데이터 라인(RDL)의 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급할 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 PAM 데이터 라인(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결할 수 있다. 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 라인(VIL)의 초기화 전압과 상이할 수 있다. 게이트 온 전압(VGL)과 초기화 전압 간의 차전압이 제10 트랜지스터(T10)의 문턱 전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극은 제10 트랜지스터(T10)의 문턱 전압에 상관없이 초기화 전압을 안정적으로 수신할 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 제5 및 제6 서브 트랜지스터(T101, T102)는 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제8 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 전기적으로 연결할 수 있다. 따라서, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 제7 및 제8 서브 트랜지스터(T111, T112)는 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 라인(VDL2)에 전기적으로 연결할 수 있다. 제12 트랜지스터(T12)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 제1 전원 라인(VDL1)을 제2 노드(N2)에 전기적으로 연결할 수 있다. 제13 트랜지스터(T13)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 노드(N2)에 전기적으로 연결할 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제2 전원 라인(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압을 기초로 구동 전류가 발광 소자(ED)에 공급되는 기간을 제어할 수 있다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류는 발광 소자(ED)에 공급될 수 있다. 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류는 발광 소자(ED)에 공급되지 않을 수 있다. 따라서, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(ED)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제3 노드(N3)에 전기적으로 연결할 수 있다. 따라서, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 제9 및 제10 서브 트랜지스터(T161, T162)는 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 PAM 발광 라인(PAEL)의 PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(ED)의 제1 전극에 전기적으로 연결할 수 있다. 제17 트랜지스터(T17)의 게이트 전극은 PAM 발광 라인(PAEL)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(ED)의 제1 전극에 연결될 수 있다.
제18 트랜지스터(T18)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 발광 소자(ED)의 제1 전극에 전기적으로 연결할 수 있다. 따라서, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(ED)의 제1 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 발광 소자(ED)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 라인(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(ED)의 제1 전극을 제3 전원 라인(VSL)에 전기적으로 연결할 수 있다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 라인(TSTL)에 연결되고, 제1 전극은 발광 소자(ED)의 제1 전극에 연결되며, 제2 전극은 제3 전원 라인(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 라인(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(C3)의 일 전극의 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
도 14는 제1 내지 제19 트랜지스터(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
도 15는 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 레이아웃 도이고, 도 16은 도 15의 A2 영역의 확대도이다. 도 17은 도 15의 A3 영역의 확대도이고, 도 18은 도 15의 A4 영역의 확대도이다.
도 15 내지 도 18을 참조하면, 초기화 전압 라인(VIL), 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), PWM 발광 라인(PWEL), 제1 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 라인(SWPL), 스캔 제어 라인(GCL), PAM 발광 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 이격될 수 있다.
데이터 라인(DL), 제1 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 이격될 수 있다.
화소 회로(PC)는 제1 내지 제19 트랜지스터들(T1~T19), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제7 연결 전극들(CCE1~CCE7), 애노드 연결 라인(ACL), 및 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 채널(CH1)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 컨택홀(CT1)을 통해 제1 연결 전극(CCE1)에 연결될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다. 제1 드레인 전극(D1)은 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 채널(CH2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제1 데이터 컨택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다. 제2 드레인 전극(D2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함할 수 있다. 제1 서브 채널(CH31)은 제3 방향(Z축 방향)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다. 제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치될 수 있다. 제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)에 연결되고, 제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)에 연결될 수 있다. 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31)은 제1 서브 게이트 전극(G31)과 중첩하지 않을 수 있다. 제1 서브 소스 전극(S31)은 제3 방향(Z축 방향)에서 스캔 기입 라인(GWL)과 중첩할 수 있다. 제1 서브 드레인 전극(D31)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함할 수 있다. 제2 서브 채널(CH32)은 제3 방향(Z축 방향)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다. 제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치될 수 있다. 제2 서브 소스 전극(S32)은 제1 서브 드레인 전극(D31)에 연결되고, 제2 서브 드레인 전극(D32)은 제1 전원 컨택홀(VCT1)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제2 서브 게이트 전극(G32)과 중첩하지 않을 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함할 수 있다. 제3 서브 채널(CH41)은 제3 방향(Z축 방향)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다. 제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제3 서브 드레인 전극(D31)은 제3 서브 채널(CH41)의 타 측에 배치될 수 있다. 제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)에 연결되고, 제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)에 연결될 수 있다. 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41)은 제3 서브 게이트 전극(G41)과 중첩하지 않을 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함할 수 있다. 제4 서브 채널(CH42)은 제3 방향(Z축 방향)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다. 제4 서브 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치될 수 있다. 제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D32)에 연결되고, 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)에 연결될 수 있다. 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42)은 제4 서브 게이트 전극(G42)과 중첩하지 않을 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 채널(CH5)은 제3 방향(Z축 방향)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제2 전원 컨택홀(VCT2)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1)에 연결될 수 있다. 제5 소스 전극(S5)과 제5 드레인 전극(D5)은 제3 방향(Z축 방향)에서 제5 게이트 전극(G5)과 중첩하지 않을 수 있다. 제5 드레인 전극(D5)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 채널(CH6)은 제3 방향(Z축 방향)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1)에 연결될 수 있다. 제6 드레인 전극(D6)은 제10 컨택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제6 소스 전극(S6)과 제6 드레인 전극(D6)은 제3 방향(Z축 방향)에서 제6 게이트 전극(G6)과 중첩하지 않을 수 있다. 제6 드레인 전극(D6)은 제3 방향(Z축 방향)에서 제2 연결 전극(CCE2) 및 제1 수평 전원 라인(HVDL)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함할 수 있다. 제7 채널(CH7)은 제3 방향(Z축 방향)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제7 컨택홀(CT7)을 통해 게이트 오프 전압 라인(VGHL)에 연결될 수 있다. 제7 드레인 전극(D7)은 제6 컨택홀(CT6)을 통해 스윕 라인(SWPL)에 연결될 수 있다. 제7 소스 전극(S7)과 제7 드레인 전극(D7)은 제3 방향(Z축 방향)에서 제7 게이트 전극(G7)과 중첩하지 않을 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함할 수 있다. 제8 채널(CH8)은 제3 방향(Z축 방향)에서 제8 게이트 전극(G8)과 중첩할 수 있다. 제8 게이트 전극(G8)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치될 수 있다. 제8 소스 전극(S8)은 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다. 제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)에 연결될 수 있다. 제8 소스 전극(S8)과 제8 드레인 전극(D8)은 제3 방향(Z축 방향)에서 제8 게이트 전극(G8)과 중첩하지 않을 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함할 수 있다. 제9 채널(CH9)은 제3 방향(Z축 방향)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제3 데이터 컨택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제9 드레인 전극(D9)은 제8 소스 전극(D8)에 연결될 수 있다. 제9 소스 전극(S9)과 제9 드레인 전극(D9)은 제3 방향(Z축 방향)에서 제9 게이트 전극(G9)과 중첩하지 않을 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함할 수 있다. 제5 서브 채널(CH101)은 제3 방향(Z축 방향)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다. 제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치될 수 있다. 제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)에 연결되고, 제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)에 연결될 수 있다. 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101)은 제5 서브 게이트 전극(G101)과 중첩하지 않을 수 있다. 제5 서브 소스 전극(S101)은 제3 방향(Z축 방향)에서 스캔 기입 라인(GWL)과 중첩할 수 있다. 제5 서브 드레인 전극(D101)는 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함할 수 있다. 제6 서브 채널(CH102)은 제3 방향(Z축 방향)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다. 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치될 수 있다. 제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)에 연결되고, 제6 서브 드레인 전극(D102)은 제1 전원 컨택홀(VCT1)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제6 서브 게이트 전극(G102)과 중첩하지 않을 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함할 수 있다. 제7 서브 채널(CH111)은 제3 방향(Z축 방향)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다. 제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치될 수 있다. 제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)에 연결되고, 제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)에 연결될 수 있다. 제7 서브 소스 전극(S111)과 제7 서브 드레인 전극(D111)은 제7 서브 게이트 전극(G111)과 중첩하지 않을 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함할 수 있다. 제8 서브 채널(CH112)은 제3 방향(Z축 방향)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다. 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치될 수 있다. 제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)에 연결되고, 제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)에 연결될 수 있다. 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112)은 제8 서브 게이트 전극(G112)과 중첩하지 않을 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함할 수 있다. 제12 채널(CH12)은 제3 방향(Z축 방향)에서 제12 게이트 전극(G12)과 중첩할 수 있다. 제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다. 제12 소스 전극(S12)은 제11 컨택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제12 소스 전극(S12)과 제12 드레인 전극(D12)은 제3 방향(Z축 방향)에서 제12 게이트 전극(G12)과 중첩하지 않을 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함할 수 있다. 제13 채널(CH13)은 제3 방향(Z축 방향)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제2 전원 컨택홀(VCT2)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다. 제13 드레인 전극(D13)은 제3 컨택홀(CT3)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제13 소스 전극(S13)과 제13 드레인 전극(D13)은 제3 방향(Z축 방향)에서 제13 게이트 전극(G13)과 중첩하지 않을 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함할 수 있다. 제14 채널(CH14)은 제3 방향(Z축 방향)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제11 컨택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제14 드레인 전극(D14)은 제4 컨택홀(CT4)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제14 소스 전극(S14)과 제14 드레인 전극(D14)은 제3 방향(Z축 방향)에서 제14 게이트 전극(G14)과 중첩하지 않을 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함할 수 있다. 제15 채널(CH15)은 제3 방향(Z축 방향)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제9 드레인 전극(D5)에 연결될 수 있다. 제15 드레인 전극(D15)은 제17 소스 전극(S17)에 연결될 수 있다. 제15 소스 전극(S15)과 제15 드레인 전극(D15)은 제3 방향(Z축 방향)에서 제15 게이트 전극(G15)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함할 수 있다. 제9 서브 채널(CH161)은 제3 방향(Z축 방향)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다. 제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치될 수 있다. 제9 서브 소스 전극(S161)은 제10 컨택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결되고, 제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다. 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161)은 제9 서브 게이트 전극(G161)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함할 수 있다. 제10 서브 채널(CH162)은 제3 방향(Z축 방향)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다. 제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치될 수 있다. 제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)에 연결되고, 제10 서브 드레인 전극(D162)은 제9 컨택홀(CT9)를 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162)은 제10 서브 게이트 전극(G162)과 중첩하지 않을 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함할 수 있다. 제17 채널(CH17)은 제3 방향(Z축 방향)에서 제17 게이트 전극(G17)과 중첩할 수 있다. 제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다. 제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치될 수 있다. 제17 소스 전극(S17)은 제15 드레인 전극(D15)에 연결될 수 있다. 제17 드레인 전극(D17)은 제16 컨택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제17 소스 전극(S17)과 제17 드레인 전극(D17)은 제3 방향(Z축 방향)에서 제17 게이트 전극(G17)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함할 수 있다. 제18 채널(CH18)은 제3 방향(Z축 방향)에서 제18 게이트 전극(G18)과 중첩할 수 있다. 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치될 수 있다. 제18 소스 전극(S18)은 제9 컨택홀(CT9)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제18 드레인 전극(D18)은 제16 컨택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제18 소스 전극(S18)과 제18 드레인 전극(D18)은 제3 방향(Z축 방향)에서 제18 게이트 전극(G18)과 중첩하지 않을 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함할 수 있다. 제19 채널(CH19)은 제3 방향(Z축 방향)에서 제19 게이트 전극(G19)과 중첩할 수 있다. 제19 게이트 전극(G19)은 제23 컨택홀(CT23)을 통해 테스트 신호 라인(TSTL)에 연결될 수 있다. 제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치될 수 있다. 제19 소스 전극(S19)은 제21 컨택홀(CT21)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다. 제19 드레인 전극(D19)은 제24 컨택홀(CT24)을 통해 제3 전원 라인(VSL)에 연결될 수 있다. 제19 소스 전극(S19)과 제19 드레인 전극(D19)은 제3 방향(Z축 방향)에서 제19 게이트 전극(G19)과 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제2 커패시터 전극(CE2)은 제3 방향(Z축 방향)에서 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)은 제1 커패시터(C1)의 일 전극이고, 제2 커패시터 전극(CE2)은 제1 커패시터(C1)의 타 전극일 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함하며, 제1 연결 전극(CCE1)은 홀에서 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(Y축 방향)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 PWM 발광 라인(PWEL) 및 제1 수평 전압 라인(HVDL)과 교차할 수 있다. 제2 커패시터(CE2)의 연장부(EX)는 제5 컨택홀(CT5)을 통해 스윕 라인(SWPL)에 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다. 제4 커패시터 전극(CE4)은 제3 방향(Z축 방향)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터(C2)의 일 전극이고, 제4 커패시터 전극(CE4)은 제2 커패시터(C2)의 타 전극일 수 있다.
제4 커패시터 전극(CE4)은 제8 게이트 전극(G8)을 노출시키는 홀을 포함하며, 제6 연결 전극(CCE6)은 상기 홀에서 제12 컨택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다. 제6 커패시터 전극(CE6)은 제3 방향(Z축 방향)에서 제5 커패시터 전극(CE5)와 중첩할 수 있다. 제5 커패시터 전극(CE5)은 제3 커패시터(C3)의 일 전극이고, 제6 커패시터 전극(CE6)은 제3 커패시터(C3)의 타 전극일 수 있다. 제6 커패시터 전극(CE6)은 제18 컨택홀(CT18)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제1 게이트 컨택홀(GCT1)과 제3 게이트 컨택홀(GCT3)을 통해 스캔 기입 라인(GWL)에 연결될 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 컨택홀(GCT2)을 통해 스캔 초기화 라인(GIL)에 연결될 수 있다. 제6 게이트 연결 전극(GCE6)은 제14 컨택홀(CT14)을 통해 PWM 발광 라인(PWEL)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제8 컨택홀(CT8)을 통해 스캔 제어 라인(GCL)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 컨택홀(CT17)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 컨택홀(CT19)을 통해 PAM 발광 라인(PAEL)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 컨택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 컨택홀(DCT2)을 통해 데이터 라인(DL)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 컨택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 컨택홀(DCT4)을 통해 PAM 데이터 라인(RDL)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 컨택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제3 컨택홀(CT3)을 통해 제12 드레인 전극(D12)에 연결되고, 제4 컨택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 컨택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 연결 전극(CCE3)은 제21 컨택홀(CT21)을 통해 제19 소스 전극(S19)에 연결되고, 제22 컨택홀(CT22)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 방향(X축 방향)으로 연장될 수 있다. 제4 연결 전극(CCE4)은 제10 컨택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 컨택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 방향(X축 방향)으로 연장될 수 있다. 제5 연결 전극(CCE5)은 제11 컨택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결되며, 제4 전원 컨택홀(VDCT4)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제6 연결 전극(CCE6)은 제12 컨택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 컨택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 컨택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제20 컨택홀(CT20)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다.
애노드 연결 라인(ACL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 애노드 연결 라인(ACL)은 제20 컨택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제22 컨택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제4 전원 컨택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
도 19는 도 15의 선 A-A'을 따라 자른 단면도이고, 도 20은 도 15의 선 B-B'을 따라 자른 단면도이다. 도 21은 도 15의 선 C-C'을 따라 자른 단면도이고, 도 22는 도 15의 선 D-D'을 따라 자른 단면도이다. 도 23은 도 15의 선 E-E'을 따라 자른 단면도이고, 도 24는 도 15의 선 F-F'을 따라 자른 단면도이다. 도 25는 도 15의 선 G-G'을 따라 자른 단면도이고, 도 26은 도 15의 선 H-H'을 따라 자른 단면도이며, 도 27은 도 15의 선 I-I'을 따라 자른 단면도이다.
도 19 내지 도 27을 참조하면, 표시 장치(10)는 기판(SUB), 버퍼층(BF), 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 층간 절연막(ILD), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 비아층(VIA3), 제3 보호층(PAS3), 및 제4 보호층(PAS4)을 포함할 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 단층의 무기막 또는 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 채널들(CH1~CH19), 제1 내지 제19 소스 전극들(S1~S19), 및 제1 내지 제19 드레인 전극들(D1~D19)을 포함할 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
다른 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 중 일부의 채널들, 소스 전극들, 및 드레인 전극들은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함하는 제1 액티브층에 배치될 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 중 다른 일부의 채널들, 소스 전극들, 및 드레인 전극들은 산화물 반도체를 포함하는 제2 액티브층에 배치될 수 있다.
제1 내지 제19 채널들(CH1~CH19) 각각은 제3 방향(Z축 방향)에서 제1 내지 제19 게이트 전극들(G1~G19) 각각과 중첩할 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 제3 방향(Z축 방향)에서 제1 내지 제19 게이트 전극들(G1~G19)과 중첩하지 않을 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 게이트 절연막(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연막(GI1)은 제1 내지 제19 채널들(CH1~CH19) 각각과 제1 내지 제19 게이트 전극들(G1~G19) 각각을 절연시킬 수 있다. 제1 게이트 절연막(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.제1 게이트층(GTL1)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5)을 포함할 수 있다.
제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연막(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4), 및 제6 커패시터 전극(CE6)을 포함할 수 있다.
층간 절연막(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연막(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연막(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 소스 금속층(SDL1)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 초기화 전압 라인(VIL), 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), PWM 발광 라인(PWEL), 제1 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 라인(SWPL), 스캔 제어 라인(GCL), PAM 발광 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)을 포함할 수 있다. 제1 소스 금속층(SDL1)은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제7 연결 전극들(CCE1~CCE7)을 포함할 수 있다.
스캔 기입 라인(GWL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제1 게이트 컨택홀(GCT1)과 제3 게이트 컨택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)에 연결될 수 있다. 스캔 초기화 라인(GIL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제2 게이트 컨택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. PWM 발광 라인(PWEL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제14 컨택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)에 연결될 수 있다. 스캔 제어 라인(GCL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제8 컨택홀(CT8)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다. PAM 발광 라인(PAEL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제19 컨택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다.
초기화 전압 라인(VIL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제1 전원 컨택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 제6 서브 드레인 전극(D102)에 연결될 수 있다. 초기화 전압 라인(VIL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제9 컨택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다. 초기화 전압 라인(VIL)은 층간 절연막(ILD)을 관통하는 제18 컨택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다. 제1 수평 전원 라인(HVDL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제2 전원 컨택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 게이트 오프 전압 라인(VGHL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제7 컨택홀(CT7)을 통해 제7 소스 전극(S7)에 연결될 수 있다. 테스트 신호 라인(TSTL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제23 컨택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다. 제3 전원 라인(VSL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제24 컨택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제1 데이터 컨택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제3 데이터 컨택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제2 컨택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제3 컨택홀(CT3)을 통해 제17 드레인 전극(D17)에 연결되고, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제4 컨택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 층간 절연막(ILD)을 관통하는 제15 컨택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 연결 전극(CCE3)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제21 컨택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제10 컨택홀(CT10)을 통해 제6 드레인 전극(D6)에 연결되고, 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제17 컨택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제11 컨택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제12 컨택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결되고, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제13 컨택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제16 컨택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시킬 수 있다.
제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치되어 제1 소스 금속층(SDL1)을 보호할 수 있다. 제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 소스 금속층(SDL2)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 데이터 라인(DL), 제1 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)을 포함할 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다.
데이터 라인(DL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제2 데이터 컨택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. PAM 데이터 라인(RDL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제4 데이터 컨택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제1 수직 전원 라인(VVDL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제3 전원 컨택홀(VCT3)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다. 제3 전원 컨택홀(VCT3)은 제3 방향(Z축 방향)에서 제2 전원 컨택홀(VCT2)와 중첩할 수 있다. 제3 전원 컨택홀(VCT3)의 면적은 제2 전원 컨택홀(VCT2)의 면적보다 클 수 있다.
애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제20 컨택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제22 컨택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다. 제2 전원 연결 전극(VDCE)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제4 전원 컨택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
제2 비아층(VIA2)은 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다.
제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치되어 제2 소스 금속층(SDL2)을 보호할 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제3 소스 금속층(SDL3)은 제2 보호층(PAS2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 제1 서브 전원 라인(VDL21)을 포함할 수 있다. 제1 서브 전원 라인(VDL21)은 제2 비아층(VIA2)을 관통하는 제5 전원 컨택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다.
제3 비아층(VIA3)은 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화시킬 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치되어 제3 소스 금속층(SDL3)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제4 소스 금속층(SDL4)은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제2 서브 전원 라인(VDL22) 및 제1 화소 전극(AND1)을 포함할 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제3 서브 전원 라인(VDL23) 및 제2 화소 전극(AND2)을 포함할 수 있다. 제3 서브 전원 라인(VDL23)과 제2 화소 전극(AND2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제4 보호층(PAS4)은 애노드층(ANDL) 상에 배치될 수 있다. 제4 보호층(PAS4)은 무기막을 포함할 수 있다. 예를 들어, 제4 보호층(PAS4)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다. 제4 보호층(PAS4)은 화소 전극(AND)의 상면 일부를 덮지 않고 노출할 수 있다.
발광 소자(ED)는 제4 보호층(PAS4)에 의해 덮이지 않은 화소 전극(AND) 상에 배치될 수 있다. 접촉 전극(CAND)은 발광 소자(ED)와 화소 전극(AND) 사이에 배치되어, 발광 소자(ED)와 화소 전극(AND)을 전기적으로 연결할 수 있다.
발광 소자(ED)는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 순차적으로 적층되는 제1 반도체층, 전자 저지층, 활성층, 초격자층, 및 제2 반도체층을 포함할 수 있다.
제1 반도체층은 접촉 전극(CAND) 상에 배치될 수 있다. 제1 반도체층은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층은 p형 Mg로 도핑된 p-GaN일 수 있다.
전자 저지층은 제1 반도체층 상에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층은 생략될 수 있다.
활성층은 전자 저지층 상에 배치될 수 있다. 활성층은 제1 반도체층과 제2 반도체층을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(Well Layer)과 배리어층(Barrier Layer)이 서로 교번하여 적층된 구조일 수도 있다.
또는, 활성층은 밴드 갭(Band Gap) 에너지가 큰 종류의 반도체 물질과 밴드 갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층이 InGaN를 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 화소(SP3)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 대략 15%이고, 제2 화소(SP2)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 대략 25%이며, 제1 화소(SP1)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층의 인듐(In)의 함량을 조정함으로써, 제1 화소(SP1)의 발광 소자(ED)는 제1 색의 광을 방출하고, 제2 화소(SP2)의 발광 소자(ED)는 제2 색의 광을 방출하며, 제3 화소(SP3)의 발광 소자(ED)는 제3 색의 광을 방출할 수 있다.
초격자층은 활성층 상에 배치될 수 있다. 초격자층은 제2 반도체층과 활성층 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 초격자층은 생략될 수 있다.
제2 반도체층은 초격자층 상에 배치될 수 있다. 제2 반도체층은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층은 n형 Si로 도핑된 n-GaN일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치 10: 표시 장치
UP: 단위 화소 SP1, SP2, SP3: 제1 내지 제3 화소
PROW: 화소 행 PC: 화소 회로
CROW: 회로 행 ACL: 애노드 연결 라인
ESD: 정전기 방지 회로 FOL: 팬 아웃 라인
DMX: 디먹스 DL: 데이터 라인
GDR: 게이트 구동부 PAD: 패드부
SCL: 측면 연결 라인 LDL: 리드 라인
CTE: 컨택 전극 FPCB: 연성 필름

Claims (21)

  1. 영상을 표시하는 표시 영역; 및
    상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고,
    상기 표시 영역은,
    제1 화소 행을 따라 제1 방향으로 배열되는 화소들;
    상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들; 및
    제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며,
    상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격되는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은 상기 제1 화소 행의 화소들 각각과 상기 제1 회로 행의 화소 회로들 각각을 전기적으로 연결시키는 제1 애노드 연결 라인을 더 포함하고,
    상기 제1 애노드 연결 라인은 상기 제2 화소 행과 중첩되는 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 영역은,
    상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들; 및
    제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며,
    상기 제2 화소 행과 상기 제2 회로 행은 상기 제3 화소 행을 사이에 두고 이격되는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 영역은 상기 제2 화소 행의 화소들 각각과 상기 제2 회로 행의 화소 회로들 각각을 전기적으로 연결시키는 제2 애노드 연결 라인을 더 포함하고,
    상기 제2 애노드 연결 라인은 상기 제3 화소 행과 중첩되는 표시 장치.
  5. 제1 항에 있어서,
    상기 표시 영역은 상기 제2 화소 행과 상기 제3 화소 행 사이에 배치된 디먹스를 더 포함하고,
    상기 제1 회로 행은 상기 디먹스 및 상기 제3 회로 행 사이에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 표시 영역은 상기 비표시 영역의 패드부 및 상기 디먹스 사이에 배치된 팬 아웃 라인을 포함하는 팬 아웃 영역을 더 포함하고,
    상기 팬 아웃 라인은 상기 패드부 및 상기 디먹스 사이에 접속되는 표시 장치.
  7. 제6 항에 있어서,
    상기 팬 아웃 영역은 상기 제2 화소 행과 중첩되는 표시 장치.
  8. 제5 항에 있어서,
    상기 표시 영역은 상기 비표시 영역 및 상기 팬 아웃 영역 사이에 배치된 정전기 방지 회로를 더 포함하고,
    상기 정전기 방지 회로는 상기 제1 화소 행과 중첩되는 표시 장치.
  9. 제1 항에 있어서,
    상기 표시 영역은,
    상기 제1 회로 행과 상기 패드부 사이에 배치된 디먹스;
    상기 디먹스와 상기 패드부 사이에 배치된 정전기 방지 회로; 및
    상기 정전기 방지 회로와 상기 패드부 사이에 배치된 팬 아웃 라인을 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 표시 영역은,
    상기 제1 회로 행과 상기 패드부 사이에 배치된 정전기 방지 회로;
    상기 정전기 방지 회로와 상기 패드부 사이에 배치된 디먹스; 및
    상기 디먹스와 상기 패드부 사이에 배치된 팬 아웃 라인을 더 포함하는 표시 장치.
  11. 영상을 표시하는 표시 영역; 및
    상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고,
    상기 표시 영역은,
    제1 화소 행을 따라 제1 방향으로 배열되는 화소들;
    상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들;
    제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들;
    상기 제2 화소 행을 사이에 두고 상기 비표시 영역과 이격되는 디먹스; 및
    상기 패드부와 상기 디먹스 사이에 접속되는 팬 아웃 라인을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 팬 아웃 라인은 상기 제2 화소 행과 중첩되는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 영역은 상기 팬 아웃 라인을 포함하는 팬 아웃 영역 및 상기 비표시 영역 사이에 배치된 정전기 방지 회로를 더 포함하고,
    상기 정전기 방지 회로는 상기 제1 화소 행과 중첩되는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격되는 표시 장치.
  15. 제11 항에 있어서,
    상기 표시 영역은,
    상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들; 및
    제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며,
    상기 제2 화소 행과 상기 제2 회로 행은 상기 제3 화소 행을 사이에 두고 이격되는 표시 장치.
  16. 제15 항에 있어서,
    상기 디먹스 및 상기 제1 회로 행은 상기 제2 화소 행 및 상기 제3 화소 행 사이에 배치되는 표시 장치.
  17. 영상을 표시하는 표시 영역; 및
    상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고,
    상기 표시 영역은,
    제1 화소 행을 따라 제1 방향으로 배열되는 화소들;
    상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들;
    상기 제2 화소 행을 사이에 두고 상기 비표시 영역과 이격되는 복수의 디먹스;
    상기 복수의 디먹스 사이에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 클럭 라인;
    상기 복수의 디먹스 중 적어도 하나의 디먹스를 사이에 두고 상기 클럭 라인과 이격되는 전압 라인; 및
    상기 클럭 라인 및 상기 전압 라인에 접속되는 복수의 스테이지를 포함하는 게이트 구동부를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 표시 영역은,
    제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들;
    상기 제2 화소 행의 다음 화소 행인 제3 화소 행을 따라 상기 제1 방향으로 배열되는 화소들;
    제1 회로 행의 다음 회로 행인 제2 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제2 화소 행의 화소들에 전기적으로 연결되는 화소 회로들; 및
    제2 회로 행의 다음 회로 행인 제3 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제3 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 더 포함하며,
    상기 게이트 구동부는 상기 제3 화소 행을 사이에 두고 상기 비표시 영역과 이격되는 표시 장치.
  19. 제18 항에 있어서,
    상기 게이트 구동부는 상기 제1 회로 행에 접속되는 제1 게이트 라인과 전기적으로 연결되는 제1 스테이지를 포함하고,
    상기 제1 스테이지는 상기 제2 회로 행 및 상기 제3 회로 행과 중첩되는 연결 라인을 통해 상기 제1 게이트 라인에 전기적으로 연결되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 게이트 라인은 스캔 초기화 라인 및 스캔 기입 라인을 포함하고,
    상기 제1 스테이지는,
    상기 스캔 초기화 라인에 스캔 초기화 신호를 공급하는 스캔 초기화 스테이지; 및
    상기 스캔 기입 라인에 상기 스캔 초기화 신호보다 위상이 지연된 스캔 기입 신호를 공급하는 스캔 기입 스테이지를 포함하는 표시 장치.
  21. 영상을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 복수의 표시 장치; 및
    상기 복수의 표시 장치 사이에 배치되는 결합 영역을 포함하고,
    상기 복수의 표시 장치 각각의 표시 영역은,
    제1 화소 행을 따라 제1 방향으로 배열되는 화소들;
    상기 제1 화소 행의 다음 행인 제2 화소 행을 따라 상기 제1 방향으로 배열되는 화소들; 및
    제1 회로 행을 따라 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 화소들에 전기적으로 연결되는 화소 회로들을 포함하며,
    상기 제1 화소 행과 상기 제1 회로 행은 상기 제2 화소 행을 사이에 두고 이격되는 타일형 표시 장치.
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