KR20240038861A - 백플래인 기판, 표시 장치 및 타일형 표시 장치 - Google Patents

백플래인 기판, 표시 장치 및 타일형 표시 장치 Download PDF

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Abstract

백플래인 기판, 표시 장치 및 타일형 표시 장치가 제공된다. 백플래인 기판은 지지기판, 상기 지지기판의 제1 면 상에 배치되고 서브 화소들에 각각 대응한 화소구동부들을 포함하는 회로층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함하는 전극층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층, 및 상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함한다.

Description

백플래인 기판, 표시 장치 및 타일형 표시 장치{BACKPLANE SUBSTRATE, DISPLAY DEVICE AND TILE SHAPED DISPLAY DEVICE}
본 발명은 백플래인 기판, 표시 장치 및 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다.
유기 발광 표시 장치의 경우, 유기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조정함으로써 유기 발광 다이오드 소자의 광의 휘도 또는 계조를 조정한다.
반면, 발광 다이오드 표시 장치의 경우, 무기 발광 다이오드 소자로부터 방출되는 광의 색상이 구동 전류에 따라 변동됨에 따라, 무기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조절하는 것만으로는 화상을 적절하게 표시할 수 없다.
한편, 발광 다이오드 표시 장치는 서브 화소들 각각의 화소구동부, 애노드 전극 및 캐소드 전극을 포함한 백플래인 기판과, 서브 화소들 각각의 애노드 전극과 캐소드 전극에 실장되는 발광 소자를 포함할 수 있다.
백플래인 기판을 마련하는 공정과 백플래인 기판에 발광 소자를 실장하는 공정은 별도의 작업 공간에서 실시되는 경우, 백플래인 기판의 이송이 불가피하다. 이러한 백플래인 기판의 이송 시, 백플래인 기판의 양면의 표면을 이물 또는 손상으로부터 보호하기 위해 백플래인 기판은 보호층에 의해 임시적으로 커버될 수 있다.
그리고, 백플래인 기판이 발광 소자를 실장하는 공정의 작업 공간으로 이동된 이후, 발광 소자와 회로 기판 등을 실장하기 위해 백플래인 기판을 덮는 보호층이 제거되어야 한다.
이때, 보호층이 잔류되는 경우, 발광 소자의 실장 불량이 유발될 수 있는 문제점이 있다.
이에, 본 발명이 해결하고자 하는 과제는 애노드 전극 및 캐소드 전극 상에 보호층이 잔류되는 것을 저감시킬 수 있는 백플래인 기판, 표시 장치 및 타일형 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 무기 발광 다이오드 소자에 인가되는 구동 전류에 따라 서브 화소의 색상이 변동되는 것을 방지함으로써 화상의 품질을 개선시킬 수 있는 백플래인 기판, 표시 장치 및 타일형 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따르면, 서브 화소들을 포함한 표시 장치의 백플래인 기판은 지지기판, 상기 지지기판의 제1 면 상에 배치되고 상기 서브 화소들에 각각 대응한 화소구동부들을 포함하는 회로층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함하는 전극층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층, 및 상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함한다.
상기 표시 장치는 상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함할 수 있다. 상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함할 수 있다. 상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태일 수 있다.
상기 회로층은 상기 지지기판의 제1 면 상에 배치되는 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층, 및 상기 제5 도전층을 덮는 제3 평탄화층을 포함할 수 있다. 상기 전극층은 상기 제3 평탄화층 상에 배치될 수 있다. 상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함할 수 있다.
상기 뱅크 절연층은 무기절연재료로 이루어지고, 상기 서브 화소들 각각의 발광 영역의 가장자리로 연장되어 상기 애노드 전극의 가장자리 일부 및 상기 캐소드 전극의 가장자리 일부를 덮을 수 있다.
상기 회로층은 상기 화소구동부들에 제1 전원을 전달하는 제1 전원 배선, 및 상기 화소구동부들에 제2 전원을 전달하는 제2 전원 배선을 더 포함할 수 있다. 상기 전극층은 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함할 수 있다. 상기 밸리는 상기 제3 전원 배선과 중첩되고 상기 뱅크 평탄화층을 관통하는 제1 밸리부를 포함할 수 있다. 상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제5 도전층은 상기 제2 전원 배선을 포함할 수 있다. 상기 밸리는 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 더 포함할 수 있다.
상기 제2 밸리부 및 상기 제3 밸리부 각각은 상기 뱅크 평탄화층을 관통할 수 있다.
상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통할 수 있다. 상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제3 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통할 수 있다.
또는, 상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통할 수 있다.
상기 전극층은 상기 애노드 전극 상에 배치되는 애노드 패드, 및 상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함할 수 있다. 상기 서브 화소들 각각의 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자이고, 상기 애노드 패드 및 상기 캐소드 패드 상에 실장될 수 있다.
상기 서브 화소들 각각의 화소구동부는 상기 서브 화소들 각각의 애노드 전극과 전기적으로 연결될 수 있다. 상기 회로층은 스캔 기입 신호를 전달하는 스캔 기입 배선, 스캔 초기화 신호를 전달하는 스캔 초기화 배선, 스윕 신호를 전달하는 스윕 신호 배선, 제1 데이터 전압을 전달하는 제1 데이터 배선, 및 제2 데이터 전압을 전달하는 제2 데이터 배선을 더 포함할 수 있다. 상기 화소구동부들 중 하나의 화소구동부는 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부, 상기 제2 데이터 전압에 따라 상기 애노드 전극으로 전달되는 구동 전류를 생성하는 제2 화소 구동 회로부, 및 상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 상기 애노드 전극에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함할 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 연결하는 제4 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.
상기 회로층은 게이트 레벨 전압을 전달하는 게이트 전압 배선, 제1 발광 신호를 전달하는 제1 발광 배선, 및 스캔 제어 신호를 전달하는 스캔 제어 배선을 더 포함할 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터, 상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터, 및 상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 게이트 전압 배선에 연결하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 화소 구동 회로부는 상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터, 및 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함할 수 있다.
상기 제2 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터, 및 상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함할 수 있다.
상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결될 수 있다. 상기 제3 화소 구동 회로부는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터, 상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터, 상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터, 및 상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함할 수 있다.
상기 반도체층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함할 수 있다. 상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극과, 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제2 및 제3 커패시터 전극을 포함할 수 있다. 상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제4, 제5 및 제6 커패시터 전극을 포함할 수 있다. 상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 스윕 신호 배선, 상기 게이트 전압 배선, 상기 스캔 제어 배선을 포함할 수 있다. 상기 제4 도전층은 상기 제1 데이터 배선 및 상기 제2 데이터 배선을 포함할 수 있다. 상기 제5 도전층은 상기 제2 전원 배선을 포함할 수 있다. 상기 제1 전원 배선은 상기 제3 도전층으로 이루어지고 제1 방향으로 연장되는 제1 전원 메인 배선과, 상기 제4 도전층으로 이루어지고 제2 방향으로 연장되며 상기 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함할 수 있다. 상기 제3 도전층은 상기 제3 전원이 인가되는 제3 전원 보조 배선을 더 포함할 수 있다.
상기 제4 도전층은 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제1 전원 메인 배선으로부터 이격되고, 상기 제17 트랜지스터, 상기 제18 트랜지스터 및 상기 제19 트랜지스터와 전기적으로 연결되는 제1 애노드 연결 전극을 더 포함할 수 있다. 상기 제5 도전층은 상기 제2 전원 배선으로부터 이격되고 상기 제1 애노드 연결 전극과 전기적으로 연결되는 제2 애노드 연결 전극을 더 포함할 수 있다. 상기 애노드 전극은 상기 제2 애노드 연결 전극과 전기적으로 연결될 수 있다.
상기 회로층은 상기 제1 평탄화층과 상기 제4 도전층 사이에 배치되고 무기절연재료로 이루어지는 제1 보조 절연층, 상기 제2 평탄화층과 상기 제5 도전층 사이에 배치되고 상기 무기절연재료로 이루어지는 제2 보조 절연층, 및 상기 제3 평탄화층과 상기 전극층 사이에 배치되고 상기 무기절연재료로 이루어지는 제3 보조 절연층을 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 서브 화소들에 각각 대응한 화소구동부들 및 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함한 백플래인 기판, 및 상기 서브 화소들의 발광 영역들에 각각 대응되고 상기 애노드 전극과 상기 캐소드 전극 상에 실장되는 발광 소자들을 포함한다. 상기 백플래인 기판은 지지기판, 상기 지지기판의 제1 면 상에 배치되고 상기 화소구동부들을 포함하는 회로층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 애노드 전극과 상기 캐소드 전극을 포함하는 전극층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층, 및 상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함한다.
상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함할 수 있다. 상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함할 수 있다. 상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태일 수 있다.
상기 회로층은 상기 지지기판의 제1 면 상에 배치되는 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층, 및 상기 제5 도전층을 덮는 제3 평탄화층을 포함할 수 있다. 상기 전극층은 상기 제3 평탄화층 상에 배치될 수 있다. 상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함할 수 있다. 상기 뱅크 절연층은 무기절연재료로 이루어지고, 상기 서브 화소들 각각의 발광 영역의 가장자리로 연장되어 상기 애노드 전극의 가장자리 일부 및 상기 캐소드 전극의 가장자리 일부를 덮을 수 있다.
상기 회로층은 상기 화소구동부들에 제1 전원을 전달하는 제1 전원 배선, 및 상기 화소구동부들에 제2 전원을 전달하는 제2 전원 배선을 더 포함할 수 있다. 상기 전극층은 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함할 수 있다. 상기 제5 도전층은 상기 제2 전원 배선을 포함할 수 있다. 상기 밸리는 상기 제3 전원 배선과 중첩되는 제1 밸리부, 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 포함할 수 있다. 상기 제1 밸리부는 상기 뱅크 평탄화층을 관통할 수 있다. 상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통할 수 있다. 상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통할 수 있다.
상기 발광 소자는 베이스 기판, 상기 베이스 기판의 일면 상에 배치되는 제1 반도체, 상기 제1 반도체의 일부 상에 배치되는 활성층, 상기 활성층 상에 배치되고 상기 제1 반도체와 상이한 도전형인 제2 반도체, 상기 제1 반도체의 다른 일부 상에 배치되는 제1 컨택 전극, 및 상기 제2 반도체 상에 배치되는 제2 컨택 전극을 포함할 수 있다.
상기 전극층은 상기 애노드 전극 상에 배치되는 애노드 패드, 및 상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함할 수 있다. 상기 애노드 패드는 애노드 컨택 전극을 통해 상기 제1 컨택 전극과 전기적으로 연결될 수 있다. 상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 제2 컨택 전극과 전기적으로 연결될 수 있다.
상기 서브 화소들 각각의 화소구동부는 상기 서브 화소들 각각의 애노드 전극과 전기적으로 연결될 수 있다. 상기 회로층은 스캔 기입 신호를 전달하는 스캔 기입 배선, 스캔 초기화 신호를 전달하는 스캔 초기화 배선, 스윕 신호를 전달하는 스윕 신호 배선, 제1 데이터 전압을 전달하는 제1 데이터 배선, 및 제2 데이터 전압을 전달하는 제2 데이터 배선을 더 포함할 수 있다. 상기 화소구동부들 중 하나의 화소구동부는 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부, 상기 제2 데이터 전압에 따라 상기 애노드 전극으로 전달되는 구동 전류를 생성하는 제2 화소 구동 회로부, 및 상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 상기 애노드 전극에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함할 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 연결하는 제4 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.
상기 회로층은 게이트 레벨 전압을 전달하는 게이트 전압 배선, 제1 발광 신호를 전달하는 제1 발광 배선, 및 스캔 제어 신호를 전달하는 스캔 제어 배선을 더 포함할 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터, 상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터, 및 상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 게이트 전압 배선에 연결하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 화소 구동 회로부는 상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터, 및 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함할 수 있다.
상기 제2 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터, 및 상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함할 수 있다.
상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결될 수 있다. 상기 제3 화소 구동 회로부는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터, 상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터, 상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터, 및 상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함할 수 있다.
상기 반도체층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함할 수 있다. 상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극과, 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제2 및 제3 커패시터 전극을 포함할 수 있다. 상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제4, 제5 및 제6 커패시터 전극을 포함할 수 있다. 상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 스윕 신호 배선, 상기 게이트 전압 배선, 상기 스캔 제어 배선을 포함할 수 있다. 상기 제4 도전층은 상기 제1 데이터 배선 및 상기 제2 데이터 배선을 포함할 수 있다. 상기 제5 도전층은 상기 제2 전원 배선을 포함할 수 있다. 상기 제1 전원 배선은 상기 제3 도전층으로 이루어지고 제1 방향으로 연장되는 제1 전원 메인 배선과, 상기 제4 도전층으로 이루어지고 제2 방향으로 연장되며 상기 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함할 수 있다. 상기 제3 도전층은 상기 제3 전원이 인가되는 제3 전원 보조 배선을 더 포함할 수 있다.
상기 제4 도전층은 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제1 전원 메인 배선으로부터 이격되고, 상기 제17 트랜지스터, 상기 제18 트랜지스터 및 상기 제19 트랜지스터와 전기적으로 연결되는 제1 애노드 연결 전극을 더 포함할 수 있다. 상기 제5 도전층은 상기 제2 전원 배선으로부터 이격되고 상기 제1 애노드 연결 전극과 전기적으로 연결되는 제2 애노드 연결 전극을 더 포함할 수 있다. 상기 애노드 전극은 상기 제2 애노드 연결 전극과 전기적으로 연결될 수 있다.
상기 백플래인 기판은 상기 지지기판의 제2 면 상에 배치되는 부가 회로층, 상기 지지기판의 제2 면의 일부 상에 배치되고 상기 부가 회로층의 일부를 덮는 부가 평탄화층, 상기 지지기판의 제2 면 상에 배치되며 상기 부가 평탄화층을 덮고 상기 무기절연재료로 이루어지는 부가 절연층, 상기 지지기판의 측면에 배치되고 상기 회로층과 상기 부가 회로층 사이를 전기적으로 연결하는 측면 배선들, 상기 측면 배선들을 덮는 오버코트층을 더 포함할 수 있다. 상기 백플래인 기판의 일면은 상기 뱅크층 상에 배치되는 제1 보호층으로 덮이고, 상기 백플래인 기판의 다른 일면은 상기 부가 절연층 상에 배치되는 제2 보호층으로 덮일 수 있다. 상기 제1 보호층은 상기 밸리로 둘러싸인 영역 내에 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 타일형 표시 장치는 상호 나란하게 배열된 표시 장치들과, 상기 표시 장치들 사이에 배치되는 이음부를 포함한다. 상기 표시 장치들 중 하나의 표시 장치는 서브 화소들에 각각 대응한 화소구동부들 및 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함한 백플래인 기판, 및 상기 서브 화소들의 발광 영역들에 각각 대응되고 상기 애노드 전극과 상기 캐소드 전극 상에 실장되는 발광 소자들을 포함한다. 상기 백플래인 기판은 지지기판, 상기 지지기판의 제1 면 상에 배치되고 상기 화소구동부들을 포함하는 회로층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 애노드 전극과 상기 캐소드 전극을 포함하는 전극층, 상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층, 및 상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함한다.
상기 하나의 표시 장치는 상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함할 수 있다. 상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함할 수 있다. 상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태일 수 있다.
상기 회로층은 상기 지지기판의 제1 면 상에 배치되는 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층, 및 상기 제5 도전층을 덮는 제3 평탄화층을 포함한 구조로 이루어질 수 있다. 상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함할 수 있다. 상기 제3 도전층은 제1 전원을 전달하고 제1 방향으로 연장되는 제1 전원 메인 배선을 포함할 수 있다. 상기 제4 도전층은 상기 제1 방향에 교차하는 제2 방향으로 연장되고 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함할 수 있다. 상기 제5 도전층은 제2 전원을 전달하는 제2 전원 배선을 포함할 수 있다. 상기 전극층은 상기 제3 평탄화층 상에 배치되며 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함할 수 있다. 상기 밸리는 상기 제3 전원 배선과 중첩되는 제1 밸리부, 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 포함할 수 있다. 상기 제1 밸리부는 상기 뱅크 평탄화층을 관통할 수 있다. 상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통할 수 있다. 상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접할 수 있다.
상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통할 수 있다.
상기 발광 소자는 베이스 기판, 상기 베이스 기판의 일면 상에 배치되는 제1 반도체, 상기 제1 반도체의 일부 상에 배치되는 활성층, 상기 활성층 상에 배치되고 상기 제1 반도체와 상이한 도전형인 제2 반도체, 상기 제1 반도체의 다른 일부 상에 배치되는 제1 컨택 전극, 및 상기 제2 반도체 상에 배치되는 제2 컨택 전극을 포함할 수 있다. 상기 전극층은 상기 애노드 전극 상에 배치되는 애노드 패드, 및 상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함할 수 있다. 상기 애노드 패드는 애노드 컨택 전극을 통해 상기 제1 컨택 전극과 전기적으로 연결될 수 있다. 상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 제2 컨택 전극과 전기적으로 연결될 수 있다.
상기 백플래인 기판은 상기 지지기판의 제1 면에 배치되는 신호 패드, 상기 지지기판의 상기 제1 면에 반대면인 제2 면에 배치되는 배면 패드, 상기 지지기판의 측면에 배치되고 상기 신호 패드와 상기 배면 패드 사이를 전기적으로 연결하는 측면 배선, 및 상기 지지기판의 상기 제2 면에 배치되고 상기 배면 패드와 전기적으로 연결되는 배면 연결 배선을 더 포함할 수 있다. 상기 배면 연결 배선은 도전성 접착 부재를 통해 회로 보드와 전기적으로 연결될 수 있다.
상기 지지기판은 유리로 이루어질 수 있다.
상기 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 백플래인 기판은 서브 화소들을 포함한 표시 장치에 구비되고, 지지기판, 지지기판의 제1 면 상에 배치되는 회로층, 회로층 상에 배치되는 전극층과 뱅크층, 및 지지기판의 가장자리로부터 이격되고 적어도 뱅크층을 관통하는 밸리를 포함한다.
표시 장치는 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 포함하고, 화소들은 지지기판의 가장자리에 가장 인접한 제1 화소들과, 제1 화소들과 인접한 제2 화소들을 포함할 수 있다.
밸리는 제1 화소들의 발광 영역들과 제2 화소들의 발광 영역들 사이의 경계에 배치될 수 있다.
뱅크층은 서브 화소들 각각의 발광 영역 주변에 배치되는 뱅크 평탄화층과, 뱅크 평탄화층을 덮는 뱅크 절연층을 포함할 수 있다.
밸리는 적어도 뱅크 평탄화층을 관통할 수 있다.
이와 같이 밸리를 포함함에 따라, 백플래인 기판의 이송 시 전극층의 보호를 위한 제1 보호층을 잉크젯 방식으로 배치하는 과정에서, 제1 보호층의 액상 재료가 밸리에 의해 둘러싸인 영역 내에 확산될 수 있으면서도, 밸리에 의해 둘러싸인 영역에 대응한 임계 이상의 잔여물이 밸리에 수용될 수 있다. 이로써, 밸리에 의해 둘러싸인 영역에 배치된 애노드 패드 및 캐소드 패드는 제1 보호층으로 완전히 덮일 수 있으면서도, 밸리와 기판의 가장자리 사이에 배치되는 제1 화소들의 발광 영역들에 배치된 애노드 패드의 일부 및/또는 캐소드 패드의 일부가 제1 보호층으로 덮이는 불량이 방지될 수 있다. 즉, 제1 보호층의 가장자리가 애노드 패드 및/또는 캐소드 패드에 중첩되는 것이 방지될 수 있다.
그러므로, 제1 보호층의 제거 과정에서, 제1 보호층의 가장자리 일부가 애노드 패드 및/또는 캐소드 패드에 잔류되는 불량이 미연에 방지될 수 있다. 이로써, 제1 보호층의 잔여물로 인한 발광 소자의 실장 불량이 방지될 수 있다.
따라서, 표시 장치의 제조 불량율, 및 표시 장치를 포함한 타일형 표시 장치의 제조 불량율이 감소될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 A 부분을 상세히 보여주는 레이아웃 도이다.
도 3은 도 1의 화소에 대한 다른 예시를 보여주는 레이아웃 도이다.
도 4는 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 6은 도 5의 화소구동부를 보여주는 등가회로도이다.
도 7은 하나의 서브 화소에 대응한 화소구동부 중 반도체층, 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층을 보여주는 평면도이다.
도 8은 도 7의 Ⅰ 부분을 상세히 보여주는 확대 평면이다.
도 9는 도 7의 Ⅱ 부분을 상세히 보여주는 확대 평면도이다.
도 10은 도 7의 Ⅲ 부분을 상세히 보여주는 확대 평면도이다.
도 11은 도 7의 도시와 함께, 하나의 서브 화소에 대응한 화소구동부 중 제5 도전층을 보여주는 평면도이다.
도 12는 도 7의 도시와 함께, 하나의 서브 화소에 대응한 화소구동부와 중첩되는 전극층을 보여주는 평면도이다.
도 13은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 D-D'를 따라 절단한 면을 보여주는 단면도이다.
도 14는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 E-E'를 따라 절단한 면을 보여주는 단면도이다.
도 15는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 F-F'를 따라 절단한 면을 보여주는 단면도이다.
도 16은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 G-G'를 따라 절단한 면을 보여주는 단면도이다.
도 17은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 H-H'를 따라 절단한 면을 보여주는 단면도이다.
도 18은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 I-I'를 따라 절단한 면을 보여주는 단면도이다.
도 19는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 J-J'를 따라 절단한 면을 보여주는 단면도이다.
도 20은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 K-K'를 따라 절단한 면을 보여주는 단면도이다.
도 21은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 L-L'를 따라 절단한 면을 보여주는 단면도이다.
도 22는 도 1의 B 부분 중 제5 도전층과 밸리를 보여주는 평면도이다.
도 23은 도 1의 B 부분을 보여주는 평면도이다.
도 24는 제1 실시예에 따른 도 23의 M-M'를 보여주는 단면도이다.
도 25는 제1 실시예에 따른 도 23의 N-N'를 보여주는 단면도이다.
도 26은 제1 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 27은 제2 실시예에 따른 도 23의 N-N'를 보여주는 단면도이다.
도 28은 제2 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 29는 제3 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 30은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다.
도 31, 도 32, 도 33, 도 34 및 도 35는 도 30의 단계들을 보여주는 공정도이다.
도 36은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
도 37은 도 36의 TD_C 부분을 보여주는 확대도이다.
도 38은 도 37의 P-P'를 보여주는 단면도이다.
도 39는 도 36의 TD_B 부분의 배면을 보여주는 레이아웃 도이다.
도 40은 도 36의 Q-Q'를 보여주는 단면도이다.
도 41은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 실시예에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 A 부분을 상세히 보여주는 레이아웃 도이다. 도 3은 도 1의 화소에 대한 다른 예시를 보여주는 레이아웃 도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 평판 형태로 이루어질 수 있다.
일 예로, 표시 장치(10)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다.
이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
표시 장치(10)는 화상을 표시하기 위해 각각의 색상과 휘도로 광을 방출하는 화소(PX)들을 포함한다. 화소(PX)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 매트릭스 배열될 수 있다.
화소(PX)들은 표시 장치(10)의 가장자리, 즉 지지기판(도 4의 110)의 가장자리에 가장 인접한 제1 화소들(PXS1)과, 제1 화소들(PXS1)과 인접한 제2 화소들(PXS)들을 포함할 수 있다.
즉, 제1 화소들(PXS1)은 화소(PX)들 중 가장 외곽에 배치되고 지지기판(110)의 가장자리를 따라 나열될 수 있다.
제2 화소들(PXS2)은 제1 화소들(PXS1)로 둘러싸일 수 있다. 즉, 제1 화소들(PXS1)은 지지기판(110)의 가장자리와 제2 화소들(PXS2) 사이에 배치될 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이의 경계에 배치되고 표시 장치(10)의 가장자리와 닮은 형태인 밸리(VLY)를 포함한다. 밸리(VLY)는 이송 시 손상을 방지하기 위해 임시적으로 백플래인 기판(도 4의 101)의 일면을 덮는 제1 보호층(도 31의 PTL1)의 배치 범위를 한정시키기 위한 것이다. 이에 대한 상세한 설명은 이하에 기재한다.
도 2를 참조하면, 화소(PX)들 각각은 상호 인접한 둘 이상의 서브 화소들(SP1, SP2, SP3)을 포함하고, 둘 이상의 서브 화소들(SP1, SP2, SP3)로부터 방출된 광들의 혼색으로 각종 색상을 표시할 수 있다.
달리 설명하면, 표시 장치(10)는 서브 화소들(SP1, SP2, SP3)을 포함하고, 화소(PX)들 각각은 서브 화소들(SP1, SP2, SP3) 중 상호 인접한 둘 이상의 서브 화소들(SP1, SP2, SP3)에 의해 마련될 수 있다.
서브 화소들(SP1, SP2, SP3) 각각은 발광 소자(도 4의 LE)가 실장되는 발광 영역(EA1, EA2, EA3), 및 발광 소자(LE)에 구동 전류를 공급하는 화소 구동부(PXD)를 포함할 수 있다.
즉, 화소 구동부(PXD)는 발광 영역(EA1, EA2, EA3)들 사이의 비발광 영역에 배치될 수 있다.
서브 화소들(SP1, SP2, SP3)에 각각 대응하는 발광 영역들(EA1, EA2, EA3)은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 일 예로, 발광 영역들(EA1, EA2, EA3) 각각은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다.
또는, 별도로 도시되지 않았으나, 발광 영역들(EA1, EA2, EA3) 각각은 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형이거나, 또는 상호 교차하는 대각선 방향들(미도시)에서 동일한 길이를 갖는 마름모의 평면 형태를 가질 수 있다.
서브 화소들(SP1, SP2, SP3) 각각은 서로 다른 색상들 중 어느 하나에 대응한 파장영역의 광을 방출할 수 있다.
서브 화소들(SP1, SP2, SP3)은 소정의 파장 대역에 의한 제1 색상에 대응하는 제1 서브 화소(SP1), 제1 색상보다 낮은 파장 대역에 의한 제2 색상에 대응하는 제2 서브 화소(SP2) 및 제2 색상보다 낮은 파장 대역에 의한 제3 색상에 대응하는 제3 서브 화소(SP3)를 포함할 수 있다. 여기서, 제1 색상은 대략 600㎚ 내지 750㎚의 파장 대역에 의한 적색(RED)이고, 제2 색상은 대략 480㎚ 내지 560㎚의 파장 대역에 의한 녹색(GREEN)이며, 제3 색상은 대략 370㎚ 내지 460㎚의 파장 대역에 의한 청색일 수 있다. 다만 이는 단지 예시일 뿐이며, 본 명세서의 일 실시예에 따른 제1, 제2 및 제3 서브 화소(SP1, SP2, SP3) 각각의 색상은 이에 한정되지 않는다.
화소(PX)들 각각은 제1 방향(DR1)으로 나란하게 배열된 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다.
또는, 도 3을 참조하면, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 제1 방향(DR1)으로 교번 배치되고, 제3 서브 화소(SP3)는 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 각각에 제2 방향(DR2)으로 교번 배치될 수 있다.
이 경우, 화소(PX)들 각각은 제1 방향(DR1)으로 이웃한 어느 하나의 제1 서브 화소(SP1)와 어느 하나의 제2 서브 화소(SP2) 및 이들 중 적어도 하나와 제2 방향(DR2)으로 이웃한 적어도 하나의 제3 서브 화소(SP3)를 포함할 수 있다.
도 2 및 도 3은 표시 장치(10)의 서브 화소들(SP1, SP2, SP3)이 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하고, 화소(PX)들 각각은 상호 인접한 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 경우를 도시한다. 그러나, 이는 단지 예시일 뿐이며, 일 실시예는 도 2 및 도 3의 도시로 한정되지 않는다. 일 예로, 표시 장치(10)는 서로 다른 넷 이상의 색상 중 하나를 각각 표시하는 서브 화소들(SP1, SP2, SP3)을 포함할 수도 있다.
그리고, 도 2 및 도 3은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)가 상호 동일한 면적인 경우를 도시한다. 그러나, 이는 단지 예시일 뿐이며, 일 실시예는 도 2 및 도 3의 도시에 한정되지 않는다. 즉, 제1 서브 화소(SP1)의 면적, 제2 서브 화소(SP2)의 면적, 및 제3 서브 화소(SP3)의 면적 중 적어도 하나는 나머지 다른 하나와 동일하지 않을 수 있다.
도 4는 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 서브 화소들(SP1, SP2, SP3)에 각각 대응한 화소구동부(PXD)들, 및 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 대응되는 애노드 전극(AND)과 캐소드 전극(CTD)을 포함한 백플래인 기판(101)과, 서브 화소들(SP1, SP2, SP3)의 발광 영역들(EA1, EA2, EA3)에 각각 대응되고 애노드 전극(AND)과 캐소드 전극(CTD) 상에 실장되는 발광 소자(LE)들을 포함한다.
서브 화소들(SP1, SP2, SP3)에 각각 대응한 발광 영역들(EA1, EA2, EA3)은 소정의 파장 대역에 의한 제1 색상에 대응하는 제1 발광 영역(EA1), 제1 색상보다 낮은 파장 대역에 의한 제2 색상에 대응하는 제2 발광 영역(EA2), 및 제2 색상보다 낮은 파장 대역에 의한 제3 색상에 대응하는 제3 발광 영역(EA3)을 포함할 수 있다. 일 예로, 제1 색상, 제2 색상 및 제3 색상은 적색, 녹색 및 청색일 수 있다.
발광 소자(LE)들은 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있다.
즉, 발광 소자(LE)들 각각은 베이스 기판(BSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(BSUB)은 사파이어 기판일 수 있으나, 일 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)는 베이스 기판(BSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)는 베이스 기판(BSUB)의 하면 상에 배치될 수 있다.
n형 반도체(NSEM)는 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일부 상에 배치될 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)는 활성층(MQW) 상에 배치될 수 있다. p형 반도체(PSEM)는 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치될 수 있다.
제2 컨택 전극(CTE2)은 n형 반도체(NSEM) 중 활성층(MQW)이 배치된 일부를 제외한 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)은 애노드 컨택 전극(ANDC)을 통해 애노드 전극(AND)과 전기적으로 연결되고 본딩될 수 있다.
제2 컨택 전극(CTE2)은 캐소드 컨택 전극(CTDC)을 통해 캐소드 전극(CTD)과 전기적으로 연결되고 본딩될 수 있다.
백플래인 기판(101)은 지지기판(110), 지지기판(110)의 제1 면 상에 배치되고 서브 화소들(SP1, SP2, SP3)에 각각 대응한 화소 구동부(PXD)들을 포함하는 회로층(120), 회로층(120) 상에 배치되고 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 대응되는 애노드 전극(AND)과 캐소드 전극(CTD)을 포함하는 전극층, 및 회로층(120) 상에 배치되고 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3) 주변에 대응되는 뱅크층(131, 132)을 포함한다.
지지기판(110)은 유리 재질의 리지드(rigid) 기판일 수 있다.
또는, 기판(110)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플라스틱 재질의 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(110)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
전극층(AND, CTD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 전극층(AND, CTD)은 티타늄(Ti)의 제1 금속층, 알루미늄(Al) 또는 몰리브덴(Mo)의 제2 금속층, 및 티타늄(Ti)의 제3 금속층이 순차 적층된 다중층(Ti / Al or Mo / Ti)일 수 있다.
뱅크층(131, 132)은 회로층(120) 상에 배치되는 뱅크 평탄화층(131), 및 뱅크 평탄화층(131)을 덮는 뱅크 절연층(132)을 포함할 수 있다.
뱅크 평탄화층(131)은 발광 영역들(EA1, EA2, EA3) 간의 이격 영역인 비발광 영역(NEA)에 배치되고, 애노드 전극(AND) 및 캐소드 전극(CTD)로부터 이격될 수 있다.
뱅크 평탄화층(131)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 중 적어도 하나로 선택되는 유기 절연 재료로 이루어질 수 있다.
뱅크 절연층(132)은 뱅크 평탄화층(131)을 덮는다.
그리고, 뱅크 절연층(132)은 발광 영역들(EA1, EA2, EA3) 각각의 가장자리로 연장된다. 이에 따라, 뱅크 절연층(132)은 발광 영역들(EA1, EA2, EA3) 각각의 가장자리에 대응되는 애노드 전극(AND)의 가장자리 일부 및 캐소드 전극(CTD)의 가장자리 일부를 덮을 수 있다. 달리 설명하면, 애노드 전극(AND)과 캐소드 전극(CTD) 사이에는 뱅크 절연층(132)이 배치되지 않을 수 있다.
즉, 뱅크 절연층(132)은 애노드 전극(AND)의 가장자리 및 캐소드 전극(CTD)의 가장자리 중 상호 마주하는 일부를 제외한 나머지 일부를 덮을 수 있다.
뱅크 절연층(132)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 및 알루미늄옥사이드 중 적어도 하나로 선택되는 무기 절연 재료로 이루어질 수 있다
이와 같이 애노드 전극(AND)의 가장자리와 캐소드 전극(CTD)의 가장자리가 유기 절연 재료의 뱅크 평탄화층(131)과 접하지 않고, 무기 절연 재료의 뱅크 절연층(132)으로 덮인다. 이로써, 수분 또는 이온 등의 불순물에 의한 애노드 전극(AND)과 캐소드 전극(CTD)의 표면 손상이 저감될 수 있다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 스캔 구동부(SCDR), 소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)를 포함할 수 있다.
표시 패널(100)은 백플래인 기판(101)을 포함하고, 백플래인 기판(101)은 서브 화소(SP1, SP2, SP3)들에 각각 대응하는 화소 구동부(PXD)들을 포함한다.
그리고, 백플래인 기판(101)은 스캔 구동부(SCDR), 소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)로부터 전달되는 신호 또는 전압을 화소 구동부(PXD)들에 전달하는 배선들을 더 포함할 수 있다.
타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어부(300)는 타이밍 신호들(TS)에 따라 스캔 구동부(SCDR)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어 신호를 생성할 수 있다. 스캔 타이밍 제어 신호는 제1 스캔 구동 제어 신호, 제2 스캔 구동 제어 신호, 제1 발광 제어 신호, 제2 발광 제어 신호, 및 스윕 제어 신호를 포함할 수 있다.
타이밍 제어부(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 더 생성할 수 있다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 소스 구동부(200)로 출력할 수 있다.
스캔 구동부(SCDR)과 전기적으로 연결되는 배선들은 제1 방향(DR1)으로 연장되고, 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들을 포함할 수 있다.
도 5는 스캔 구동부(SCDR)가 표시 패널(100)의 제1 방향(DR1)의 일 측 가장자리에 인접하게 배치된 것을 도시하고 있으나, 이는 간결한 도시를 위한 예시일 뿐이다. 즉, 일 실시예에 따른 스캔 구동부(SCDR)는 화소 구동부들(PXD) 사이에 복수 개로 분할 배치될 수도 있다.
스캔 구동부(SCDR)는 타이밍 제어부(300)로부터 입력된 제1 스캔 구동 제어 신호에 따라, 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다.
스캔 구동부(SCDR)는 타이밍 제어부(300)로부터 입력된 제2 스캔 구동 제어 신호에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
스캔 구동부(SCDR)는 타이밍 제어부(300)로부터 입력된 제1 발광 제어 신호에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력할 수 있다.
스캔 구동부(SCDR)는 타이밍 제어부(300)로부터 입력된 스윕 제어 신호에 따라 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다.
스캔 구동부(SCDR)는 타이밍 제어부(300)로부터 입력된 제2 발광 제어 신호에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
제2 방향(DR2)으로 연장되는 배선들은 PWM 데이터 배선(PWM_DL)들과, PAM 데이터 배선(PAM_DL)들을 포함할 수 있다.
PWM 데이터 배선(PWM_DL)들은 소스 구동부(200)와 전기적으로 연결될 수 있다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 PWM 데이터 전압들로 변환하여 PWM 데이터 배선(PWM_DL)들에 출력할 수 있다.
PAM 데이터 배선(PAM_DL)들은 전원 공급부(400)와 전기적으로 연결될 수 있다.
PAM 데이터 배선(PAM_DL)들은 제1 서브 화소(SP1)의 화소 구동부(PXD)에 연결되는 제1 PAM 데이터 배선, 제2 서브 화소(SP2)의 화소 구동부(PXD)에 연결되는 제2 PAM 데이터 배선, 및 제3 서브 화소(SP3)의 화소 구동부(PXD)에 연결되는 제3 PAM 데이터 배선을 포함할 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 배선에 출력하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 배선에 출력하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 배선에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(PWM_VDD), 제2 전원 전압(PAM_VDD), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 레벨 전압들(VGL, VGH) 등과 같은 각종 전압들을 표시 패널(100)에 공급할 수 있다.
제1 전원 전압(PWM_VDD)은 발광 소자(LE)의 구동 전류를 생성하기 위한 고전위 구동 전압일 수 있다.
제2 전원 전압(PAM_VDD)은 발광 소자(LE)에 구동 전류를 인가하는 기간을 스위칭하는 트랜지스터의 턴온을 위한 고전위 구동 전압일 수 있다.
제3 전원 전압(VSS)은 제1 전원 전압(PWM_VDD) 및 제2 전원 전압(PAM_VDD)보다 낮은 저전위 구동 전압일 수 있다.
초기화 전압(VINT)은 서브 화소들(SP1, SP2, SP3)의 화소 구동부들(PXD)의 출력을 초기화시키기 위한 전압일 수 있다.
게이트 레벨 전압들(VGL, VGH)은 트랜지스터의 구동을 제어하기 위한 것으로, 스캔 구동부(SCDR) 또는 화소 구동부들(PXD)에 공급될 수 있다. 일 예로, 트랜지스터가 P 타입 MOSFET인 경우, 트랜지스터의 턴온 상태는 게이트 로우 레벨 전압(VGL)과 대응하고, 트랜지스터의 턴오프 상태는 게이트 하이 레벨 전압(VGH)과 대응할 수 있다. 이는 단지 예시일 뿐이며, 게이트 레벨 전압들(VGL, VGH)에 대응되는 트랜지스터의 구동은 이에 한정되지 않는다.
소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400) 각각은 집적 회로(integrated circuit)로 마련될 수 있다.
이러한 집적 회로들은 지지기판(110)의 제2 면 아래에 배치된 연성 필름(미도시)에 실장될 수 있다.
도 6은 도 5의 화소구동부를 보여주는 등가회로도이다.
도 6을 참조하면, 화소 구동부(PXD)는 제1 전원 전압(PWM_VDD)이 인가되는 제1 전원 배선(PWM_VDL), 제2 전원 전압(PAM_VDD)이 인가되는 제2 전원 배선(PAM_VDL), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 트랜지스터의 턴오프 상태와 대응한 게이트 하이 레벨 전압(VGH)이 인가되는 게이트 전압 배선(VGHL)과 전기적으로 연결될 수 있다.
발광 소자(LE)는 화소 구동부(PXD)와 제3 전원 배선(VSL) 사이에 전기적으로 연결되고, 화소 구동부(PXD)로부터 공급된 구동 전류(Ids)에 기초하여 광을 방출할 수 있다.
발광 소자(LE)의 제1 전극은 p형 반도체(도 4의 PSEM) 상의 제1 컨택 전극(도 4의 CTE1)에 대응되는 애노드 전극(즉, 화소 전극)일 수 있다.
발광 소자(LE)의 제2 전극은 n형 반도체(도 4의 NSEM) 상의 제2 컨택 전극(도 4의 CTE2)에 대응되는 캐소드 전극(즉, 공통 전극)일 수 있다.
발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 무기 반도체를 포함한 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
화소 구동부(PXD)는 제1 화소 구동 회로부(PDU1), 제2 화소 구동 회로부(PDU2), 및 제3 화소 구동 회로부(PDU3)를 포함할 수 있다.
제1 화소 구동 회로부(PDU1)는 PWM 데이터 배선(PWM_DL)의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제1 화소 구동 회로부(PDU1)와 제3 화소 구동 회로부(PDU3) 사이의 제3 노드(N3)에 공급한다.
제1 화소 구동 회로부(PDU1)의 제어 전류(Ic)에 의해 발광 소자(LE)에 흐르는 구동 전류(Ids)의 펄스 폭이 조정될 수 있다. 이에, 제1 화소 구동 회로부(PDU1)는 발광 소자(LE)에 흐르는 구동 전류(Ids)의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM unit)일 수 있다.
제1 화소 구동 회로부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(PC1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 PWM 데이터 전압에 따라 제어 전류 (Ic)를 생성한다.
제2 트랜지스터(T2)는 제1 데이터 배선(PWM_DL)과 제1 트랜지스터(T1)의 게이트 전극 사이에 전기적으로 연결되고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 기입 배선(GWL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 의해 턴-온되어 제1 데이터 배선(PWM_DL)의 PWM 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다.
제3 트랜지스터(T3)는 초기화 전압 배선(VIL)과 제1 트랜지스터(T1)의 게이트 전극 사이에 전기적으로 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 초기화 배선(GIL)에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 스캔 초기화 배선(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화될 수 있다.
이때, 게이트 전압 배선(VGHL)의 게이트 하이 레벨 전압(VGH)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 즉, 게이트 하이 레벨 전압(VGH)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 제1 트랜지스터(T1)의 게이트 전극에 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결되며, 제1 서브 트랜지스터(T31)의 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 전기적으로 연결될 수 있다. 제2 서브 트랜지스터(T32)의 제2 전극은 초기화 전압 배선(VIL)에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극 사이에 전기적으로 연결되고, 제4 트랜지스터(T4)의 게이트 전극은 스캔 기입 배선(GWL)에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 전기적으로 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결되고, 제3 서브 트랜지스터(T41)의 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 전기적으로 연결될 수 있다. 제4 서브 트랜지스터(T42)의 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전원 배선(PWM_VDL)과 제1 트랜지스터(T1)의 제1 전극 사이에 전기적으로 연결되고, 제5 트랜지스터(T5)의 게이트 전극은 PWM 발광 배선(PWEL)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 제3 노드(N3) 사이에 전기적으로 연결되고, 제6 트랜지스터(T6)의 게이트 전극은 PWM 발광 배선(PWEL)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 PWM 발광 배선(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제1 전원 배선(PWM_VDL)과 제1 트랜지스터(T1) 사이 및 제1 트랜지스터(T1)와 제3 노드(N3)를 전기적으로 연결한다. 이로써, 제1 트랜지스터(T1)에 의한 제어 전류(Ic)가 제3 노드(N3)에 공급된다.
제7 트랜지스터(T7)는 게이트 전압 배선(VGHL)과 제1 노드(N1) 사이에 전기적으로 연결되고 제7 트랜지스터(T7)의 게이트 전극은 스캔 제어 배선(GCL)에 전기적으로 연결될 수 있다. 제1 노드(N1)는 스윕 신호 배선(SWPL)과 제1 커패시터(PC1) 사이의 접점이다. 제7 트랜지스터(T7)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 턴-온되어 게이트 전압 배선(VGHL)의 게이트 하이 레벨 전압(VGH)을 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 PWM 데이터 배선(PWM_DL)의 PWM 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 스윕 신호 배선(SWPL)의 스윕 신호에 반영되는 것을 방지할 수 있다.
제1 커패시터(PC1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다.
제2 화소 구동 회로부(PDU2)는 제2 데이터 배선(PAM_DL)의 PAM 데이터 전압에 따라 발광 소자(LE)에 인가되는 구동 전류(Ids)를 생성한다. 제2 화소 구동 회로부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동 회로부(PDU2)는 PAM 데이터 전압에 따라 일정한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
각 서브 화소(SP1, SP2, SP3)의 제2 화소 구동 회로부(PDU2)는 각 서브 화소(SP1, SP2, SP3)의 휘도에 관계없이 일정한 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다.
제2 화소 구동 회로부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(PC2)를 포함할 수 있다.
제8 트랜지스터(T8)는 발광 소자(LE)에 공급될 구동 전류(Ids)를 생성한다.
제9 트랜지스터(T9)는 제2 데이터 배선(PAM_DL)과 제8 트랜지스터(T8)의 제1 전극 사이에 전기적으로 연결되고, 제9 트랜지스터(T9)의 게이트 전극은 스캔 기입 배선(GWL)에 전기적으로 연결될 수 있다. 제9 트랜지스터(T9)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 의해 턴-온되어 제2 데이터 배선(PAM_DL)의 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다.
제10 트랜지스터(T10)는 초기화 전압 배선(VIL)과 제8 트랜지스터(T8)의 게이트 전극 사이에 전기적으로 연결되고, 제10 트랜지스터(T10)의 게이트 전극은 스캔 초기화 배선(GIL)에 전기적으로 연결될 수 있다. 제10 트랜지스터(T10)는 스캔 초기화 배선(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화될 수 있다. 이때, 스캔 초기화 신호의 게이트 하이 레벨 전압(VGH)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 하이 레벨 전압(VGH)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결되며, 제5 서브 트랜지스터(T101)의 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 전기적으로 연결될 수 있다. 제6 서브 트랜지스터(T102)의 제2 전극은 초기화 전압 배선(VIL)에 전기적으로 연결될 수 있다.
제11 트랜지스터(T11)는 제8 트랜지스터(T8)의 게이트 전극과 제8 트랜지스터(T8)의 제2 전극 사이에 전기적으로 연결되고, 제11 트랜지스터(T11)의 게이트 전극은 스캔 기입 배선(GWL)에 전기적으로 연결될 수 있다. 제11 트랜지스터(T11)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제8 트랜지스터(T8)의 제2 전극을 전기적으로 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 전기적으로 연결되고, 제7 서브 트랜지스터(T111)의 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 전기적으로 연결될 수 있다. 제8 서브 트랜지스터(T112)의 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결될 수 있다.
제12 트랜지스터(T12)는 제2 전원 배선(PAM_VDL)과 제8 트랜지스터(T8)의 제1 전극 사이에 전기적으로 연결되고, 제12 트랜지스터(T12)의 게이트 전극은 PWM 발광 배선(PWEL)에 전기적으로 연결될 수 있다. 제12 트랜지스터(T12)는 PWM 발광 배선(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(PAM_VDL)에 전기적으로 연결한다.
제13 트랜지스터(T13)는 제1 전원 배선(PWM_VDL)과 제2 노드(N2) 사이에 전기적으로 연결되고, 제13 트랜지스터(T13)의 게이트 전극은 스캔 제어 배선(GCL)에 전기적으로 연결될 수 있다. 제13 트랜지스터(T13)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(PWM_VDL)을 제2 노드(N2)에 전기적으로 연결한다.
제14 트랜지스터(T14)는 제2 전원 배선(PAM_VDL)과 제2 노드(N2) 사이에 전기적으로 연결되고, 제14 트랜지스터(T14)의 게이트 전극은 PWM 발광 배선(PWEL)에 전기적으로 연결될 수 있다. 제14 트랜지스터(T14)는 PWM 발광 배선(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(PAM_VDL)을 제2 노드(N2)에 전기적으로 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(PAM_VDL)의 제2 전원 전압(PAM_VDD)이 제2 노드(N2)에 공급될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(PC2)가 연결된 접점이다.
제2 커패시터(PC2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
제3 화소 구동 회로부(PDU3)는 제3 노드(N3)에 공급되는 제1 화소 구동 회로부(PDU1)에 의한 제어 전류(Ic)에 따라 제2 화소 구동 회로부(PDU2)에 의한 구동 전류(Ids)가 발광 소자(LE)에 인가되는 기간을 조정한다.
제3 화소 구동 회로부(PDU3)는 제15 내지 제18 트랜지스터들(T15~T18)과 제3 커패시터(PC3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제2 화소 구동 회로부(PDU2)의 제8 트랜지스터(T8)의 제2 전극과 제17 트랜지스터(T17) 사이에 전기적으로 연결되고, 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 전기적으로 연결될 수 있다. 제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 제17 트랜지스터(T17)를 통해 발광 소자(LE)에 공급될 수 있다. 즉, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(LE)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(LE)의 발광 기간과 실질적으로 동일할 수 있다.
제16 트랜지스터(T16)는 초기화 전압 배선(VIL)과 제3 노드(N3) 사이에 전기적으로 연결되고, 제16 트랜지스터(T16)의 게이트 전극은 스캔 제어 배선(GCL)에 전기적으로 연결될 수 있다. 제16 트랜지스터(T16)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 전기적으로 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 초기화될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 제1 전극은 제3 노드(N3)에 전기적으로 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 전기적으로 연결될 수 있다. 제10 서브 트랜지스터(T162)의 제2 전극은 초기화 전압 배선(VIL)에 전기적으로 연결될 수 있다.
제17 트랜지스터(T17)는 제15 트랜지스터(T15)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 전기적으로 연결되고, 제17 트랜지스터(T17)의 게이트 전극은 PAM 발광 배선(PAEL)에 전기적으로 연결될 수 있다. 발광 소자(LE)의 제1 전극은 애노드 전극(AND)에 대응된다. 제17 트랜지스터(T17)는 PAM 발광 배선(PAEL)의 PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(LE)의 제1 전극에 전기적으로 연결한다.
제18 트랜지스터(T18)는 초기화 전압 배선(VIL)과 발광 소자(LE)의 제1 전극 사이에 전기적으로 연결되고, 제18 트랜지스터(T18)의 게이트 전극은 스캔 제어 배선(GCL)에 전기적으로 연결될 수 있다. 제18 트랜지스터(T18)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(LE)의 제1 전극에 전기적으로 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(LE)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 초기화될 수 있다.
제19 트랜지스터(T19)는 제3 전원 배선(VSL)과 발광 소자(LE)의 제1 전극 사이에 전기적으로 연결되고, 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 배선(TSTL)에 전기적으로 연결될 수 있다. 제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 전기적으로 연결한다. 이로 인해, 제19 트랜지스터(T19)가 턴-온되는 기간 동안 제3 전원 배선(VSL)을 발광 소자(LE)의 제1 전극에 전기적으로 연결한다.
제3 커패시터(PC3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 전기적으로 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(PC3)가 연결된 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 채널은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 채널이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
도 6에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 일 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 중 적어도 하나는 N 타입 MOSFET으로 형성될 수도 있다.
일 예로, 누설 전류를 차단하여 발광 소자(LE)의 블랙 표현 능력을 높이기 위해, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다.
이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제어 신호(미도시)에 전기적으로 연결될 수 있다. 스캔 초기화 신호(GIL)와 제어 신호(미도시)는 게이트 하이 레벨 전압(VGH)으로 발생하는 펄스를 가질 수 있다.
또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 채널은 산화물 반도체로 형성되고, 나머지 트랜지스터들의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
도 7은 하나의 서브 화소에 대응한 화소구동부 중 반도체층, 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층을 보여주는 평면도이다. 도 8은 도 7의 Ⅰ 부분을 상세히 보여주는 확대 평면이다. 도 9는 도 7의 Ⅱ 부분을 상세히 보여주는 확대 평면도이다. 도 10은 도 7의 Ⅲ 부분을 상세히 보여주는 확대 평면도이다. 도 11은 도 7의 도시와 함께, 하나의 서브 화소에 대응한 화소구동부 중 제5 도전층을 보여주는 평면도이다. 도 12는 도 7의 도시와 함께, 하나의 서브 화소에 대응한 화소구동부와 중첩되는 전극층을 보여주는 평면도이다.
도 7, 도 8, 도 9, 도 10 및 도 11을 참조하면, 일 실시예에 따른 회로층(120)은 반도체층(SEL), 제1 도전층(CDL1), 제2 도전층(CDL2), 제3 도전층(CDL3), 제4 도전층(CDL4) 및 제5 도전층(CDL5)을 포함한다.
반도체층(SEL)은 화소 구동부(PXD)에 포함된 제1 내지 제19 트랜지스터들(T1~T19)의 채널(CH: CH1, CH2, CH31, CH32, CH41, CH42, CH5, CH6, CH7, CH8, CH9, CH101, CH102, CH111, CH112, CH12, CH13, CH14, CH15, CH161, CH162, CH17, CH18, CH19), 소스 전극(S: S1, S2, S31, S32, S41, S42, S5, S6, S7, S8, S9, S101, S102, S111, S112, S12, S13, S14, S15, S161, S162, S17, S18, S19) 및 드레인 전극(D: D1, D2, D31, D32, D41, D42, D5, D6, D7, D8, D9, D101, D102, D111, D112, D12, D13, D14, D15, D161, D162, D17, D18, D19)을 포함할 수 있다.
채널(CH)의 일측은 소스 전극(S)과 연결되고, 채널(CH)의 다른 일측은 드레인 전극(D)과 연결될 수 있다.
제1 도전층(CDL1)은 화소 구동부(PXD)에 포함된 제1 내지 제19 트랜지스터들(T1~T19)의 게이트 전극(G: G1, G2, G31, G32, G41, G42, G5, G6, G7, G8, G9, G101, G102, G111, G112, G12, G13, G14, G15, G161, G162, G17, G18, G19)을 포함할 수 있다.
제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 이루어질 수 있다.
제8 게이트 전극(G8)은 제2 커패시터 전극(CE2)과 일체로 이루어질 수 있다.
제15 게이트 전극(G15)은 제3 커패시터 전극(CE3)과 일체로 이루어질 수 있다.
제2 게이트 전극(G2), 제3 서브 게이트 전극(G41), 제4 서브 게이트 전극(G42), 제9 게이트 전극(G9), 제7 서브 게이트 전극(G111) 및 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)의 서로 다른 일부로 각각 이루어질 수 있다. 제1 게이트 연결 전극(GCE1)은 제1 게이트 콘택홀(GCT1)을 통해 스캔 기입 배선(GWL)과 전기적으로 연결될 수 있다.
제1 서브 게이트 전극(G31), 제2 서브 게이트 전극(G32), 제5 서브 게이트 전극(G101), 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)의 서로 다른 일부로 각각 이루어질 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 콘택홀(GCT2)을 통해 스캔 초기화 배선(GIL)과 전기적으로 연결될 수 있다.
제7 게이트 전극(G7), 제13 게이트 전극(G13), 제9 서브 게이트 전극(G161), 제10 서브 게이트 전극(G162), 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)의 서로 다른 일부로 각각 이루어질 수 있다. 제3 게이트 연결 전극(GCE3)은 제8 콘택홀(CT8)을 통해 스캔 제어 배선(GCL)과 전기적으로 연결될 수 있다.
제15 게이트 전극(G15) 및 제3 커패시터 전극(CE3)은 제4 게이트 연결 전극(GCE4)으로 이루어질 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 콘택홀(CT17)을 통해 제4 연결 전극(CCE4)과 전기적으로 연결될 수 있다.
제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 이루어질 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 콘택홀(CT19)을 통해 PAM 발광 배선(PAEL)과 전기적으로 연결될 수 있다.
제5 게이트 전극(G5), 제6 게이트 전극(G6), 제12 게이트 전극(G12), 제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)의 서로 다른 일부로 각각 이루어질 수 있다. 제6 게이트 연결 전극(GCE6)은 제14 콘택홀(CT14)을 통해 PWM 발광 배선(PWEL)과 전기적으로 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)과 전기적으로 연결되고, 제2 데이터 콘택홀(DCT2)을 통해 PWM 데이터 배선(PWM_DL)과 전기적으로 연결될 수 있다.
제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)과 전기적으로 연결되고, 제4 데이터 콘택홀(DCT4)을 통해 PAM 데이터 배선(PAM_DL)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제1 채널(CH1)은 제1 소스 전극(S1)과 제1 드레인 전극(D1) 사이에 연결될 수 있다.
제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 채널(CH1)과 중첩될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 이루어질 수 있다.
제1 게이트 전극(G1)은 제1 콘택홀(CT1)을 통해 제1 연결 전극(CCE1)과 전기적으로 연결될 수 있다.
제1 소스 전극(S1)은 제2 드레인 전극(D2) 및 제5 드레인 전극(D5)과 연결될 수 있다.
제1 드레인 전극(D1)은 제3 서브 소스 전극(S41) 및 제6 소스 전극(S6)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다.
제2 채널(CH2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 연결될 수 있다.
제2 게이트 전극(G2)은 제3 방향(DR3)에서 제2 채널(CH2)과 중첩될 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제2 소스 전극(S2)은 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)과 전기적으로 연결될 수 있다.
제2 드레인 전극(D2)은 제1 소스 전극(S1)과 연결될 수 있다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함한다.
제1 서브 채널(CH31)은 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31) 사이에 연결될 수 있다.
제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다.
제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)의 일부로 이루어질 수 있다.
제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)과 연결될 수 있다.
제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)과 연결될 수 있다.
제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함한다.
제2 서브 채널(CH32)은 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32) 사이에 연결될 수 있다.
제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다.
제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)의 일부로 이루어질 수 있다.
제2 서브 드레인 전극(D32)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함한다.
제3 서브 채널(CH41)은 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41) 사이에 연결될 수 있다.
제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다.
제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)과 연결될 수 있다.
제3 서브 드레인 전극(D31)은 제4 서브 소스 전극(S42)과 연결될 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함한다.
제4 서브 채널(CH42)은 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42) 사이에 연결될 수 있다.
제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다.
제4 서브 게이트 전극(G42)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D32)과 연결될 수 있다.
제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)과 연결될 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함한다.
제5 채널(CH5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 연결될 수 있다.
제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다.
제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)의 일부로 이루어질 수 있다.
제5 소스 전극(S5)은 제2 전원 콘택홀(VCT2)을 통해 제1 전원 메인 배선(VDL11)과 전기적으로 연결될 수 있다.
제5 드레인 전극(D5)은 제1 소스 전극(S1)과 연결될 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함한다.
제6 채널(CH6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 연결될 수 있다.
제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다.
제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)의 일부로 이루어질 수 있다.
제6 소스 전극(S6)은 제1 드레인 전극(D1)과 연결될 수 있다.
제6 드레인 전극(D6)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)과 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함한다.
제7 채널(CH7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 연결될 수 있다.
제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다.
제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)의 일부로 이루어질 수 있다.
제7 소스 전극(S7)은 제7 콘택홀(CT7)을 통해 게이트 전압 배선(VGHL)과 전기적으로 연결될 수 있다.
제7 드레인 전극(D7)은 제6 콘택홀(CT6)을 통해 스윕 신호 배선(SWPL)과 전기적으로 연결될 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함한다.
제8 채널(CH8)은 제8 소스 전극(S8)과 제8 드레인 전극(D8) 사이에 연결될 수 있다.
제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다.
제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 이루어질 수 있다.
제8 소스 전극(S8)은 제9 드레인 전극(D9) 및 제12 드레인 전극(D12)과 연결될 수 있다.
제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)과 연결될 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함한다.
제9 채널(CH9)은 제9 소스 전극(S9)과 제9 드레인 전극(D9) 사이에 연결될 수 있다.
제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다.
제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제9 소스 전극(S9)은 제3 데이터 콘택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)과 전기적으로 연결될 수 있다.
제9 드레인 전극(D9)은 제8 소스 전극(D8)과 연결될 수 있다.
제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다.
제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함한다.
제5 서브 채널(CH101)은 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101) 사이에 연결될 수 있다.
제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다.
제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)의 일부로 이루어질 수 있다.
제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)과 연결될 수 있다.
제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)과 연결될 수 있다.
제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함한다.
제6 서브 채널(CH102)은 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102) 사이에 연결될 수 있다.
제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다.
제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)의 일부로 이루어질 수 있다.
제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)과 연결될 수 있다.
제6 서브 드레인 전극(D102)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다.
제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함한다.
제6 서브 채널(CH111)은 제6 서브 소스 전극(S111)과 제6 서브 드레인 전극(D111) 사이에 연결될 수 있다.
제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다.
제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)과 연결될 수 있다.
제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)과 연결될 수 있다.
제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함한다.
제8 서브 채널(CH112)은 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112) 사이에 연결될 수 있다.
제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다.
제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)의 일부로 이루어질 수 있다.
제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)과 연결될 수 있다.
제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)과 연결될 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함한다.
제12 채널(CH12)은 제12 소스 전극(S12)과 제12 드레인 전극(D12) 사이에 연결될 수 있다.
제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다.
제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)의 일부로 이루어질 수 있다.
제12 소스 전극(S12)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)과 전기적으로 연결될 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함한다.
제13 채널(CH13)은 제13 소스 전극(S13)과 제13 드레인 전극(D13) 사이에 연결될 수 있다.
제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다.
제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)의 일부로 이루어질 수 있다.
제13 소스 전극(S13)은 제2 전원 콘택홀(VCT2)을 통해 제1 전원 메인 배선(VDL11)과 전기적으로 연결될 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함한다.
제14 채널(CH14)은 제14 소스 전극(S14)과 제14 드레인 전극(D14) 사이에 연결될 수 있다.
제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다.
제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 이루어질 수 있다.
제14 소스 전극(S14)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)과 전기적으로 연결될 수 있다.
제14 드레인 전극(D14)은 제4 콘택홀(CT4)을 통해 제2 연결 전극(CCE2)과 전기적으로 연결될 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함한다.
제15 채널(CH15)은 제15 소스 전극(S15)과 제15 드레인 전극(D15) 사이에 연결될 수 있다.
제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다.
제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 이루어질 수 있다.
제15 소스 전극(S15)은 제9 드레인 전극(D5)과 전기적으로 연결될 수 있다.
제15 드레인 전극(D15)은 제17 소스 전극(S17)과 전기적으로 연결될 수 있다.
제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다.
제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함한다.
제9 서브 채널(CH161)은 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161) 사이에 연결될 수 있다.
제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다.
제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 이루어질 수 있다.
제9 서브 소스 전극(S161)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다.
제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다.
제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함한다.
제10 서브 채널(CH162)은 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162) 사이에 연결될 수 있다.
제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다.
제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 이루어질 수 있다.
제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)과 전기적으로 연결될 수 있다.
제10 서브 드레인 전극(D162)은 제9 콘택홀(CT9)를 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함한다.
제17 채널(CH17)은 제17 소스 전극(S17)과 제17 드레인 전극(D17) 사이에 연결될 수 있다.
제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다.
제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 이루어질 수 있다.
제17 소스 전극(S17)은 제15 드레인 전극(D15)과 전기적으로 연결될 수 있다.
제17 드레인 전극(D17)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)과 전기적으로 연결될 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함한다.
제18 채널(CH18)은 제18 소스 전극(S18)과 제18 드레인 전극(D18) 사이에 연결될 수 있다.
제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다.
제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다.
제18 소스 전극(S18)은 제9 콘택홀(CT9)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
제18 드레인 전극(D18)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)과 전기적으로 연결될 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함한다.
제19 채널(CH19)은 제19 소스 전극(S19)과 제19 드레인 전극(D19) 사이에 연결될 수 있다.
제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다.
제19 게이트 전극(G19)은 제23 콘택홀(CT23)을 통해 테스트 신호 배선(TSTL)과 전기적으로 연결될 수 있다.
제19 소스 전극(S19)은 제21 콘택홀(CT21)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다.
제19 드레인 전극(D19)은 제24 콘택홀(CT24)을 통해 제3 전원 보조 배선(VSAL)에 연결될 수 있다.
제2 도전층(CDL2)은 제1 커패시터 전극(CE1)과 중첩되는 제4 커패시터 전극(CE4), 제2 커패시터 전극(CE2)과 중첩되는 제5 커패시터 전극(CE5), 및 제3 커패시터 전극(CE3)과 중첩되는 제6 커패시터 전극(CE6)을 포함할 수 있다.
제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩될 수 있다. 제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 이루어질 수 있다.
제4 커패시터 전극(CE4)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제4 커패시터 전극(CE4)의 연장부(EX)는 PWM 발광 배선(PWEL) 및 제1 전원 메인 배선(VDL11)과 교차할 수 있다.
제4 커패시터(CE4)의 연장부(EX)는 제5 콘택홀(CT5)을 통해 스윕 신호 배선(SWPL)과 전기적으로 연결될 수 있다.
이로써, 제1 커패시터 전극(CE1)과 제4 커패시터 전극(CE4) 간의 중첩 영역에 의해 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제1 전원 배선(VDL1) 사이에 연결되는 제1 커패시터(도 6의 PC1)가 마련될 수 있다.
제5 커패시터 전극(CE5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제2 커패시터 전극(CE2)은 제8 게이트 전극(G8)과 일체로 이루어질 수 있다.
제5 커패시터 전극(CE5)은 제3 콘택홀(CT3), 제4 콘택홀(CT4) 및 제2 연결 전극(CCE2)을 통해 제13 드레인 전극(D13) 및 제14 드레인 전극(D14)과 전기적으로 연결될 수 있다.
이로써, 제2 커패시터 전극(CE3)과 제5 커패시터 전극(CE4) 간의 중첩 영역에 의해 제2 노드(N2)와 제8 트랜지스터(T8)의 제8 게이트 전극(G8) 사이에 연결되는 제2 커패시터(도 6의 PC2)가 마련될 수 있다.
제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제15 게이트 전극(G15)과 일체로 이루어질 수 있다.
제6 커패시터 전극(CE6)은 제18 콘택홀(CT18)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
이로써, 제3 커패시터 전극(CE3)과 제6 커패시터 전극(CE6) 간의 중첩 영역에 의해 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 연결되는 제3 커패시터(도 6의 PC3)가 마련될 수 있다.
제3 도전층(CDL3)은 제1 방향(DR1)으로 연장되는 배선들을 포함할 수 있다. 즉, 제3 도전층(CDL3)은 초기화 전압 배선(VIL), 스캔 초기화 배선(GIL), 스캔 기입 배선(GWL), PWM 발광 배선(PWEL), 스윕 신호 배선(SWPL), 스캔 제어 배선(GCL), PAM 발광 배선(PAEL), 게이트 전압 배선(VGHL) 및 테스트 신호 배선(TSTL)을 포함할 수 있다.
제3 도전층(CDL3)은 제3 전원(VSS)을 전달하는 제3 전원 보조 배선(VSAL)을 더 포함할 수 있다.
제3 도전층(CDL3)은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과, 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 연결 전극들(CCE1~CCE8)을 더 포함할 수 있다.
제4 도전층(CDL4)은 제2 방향(DR2)으로 연장되는 배선들을 포함할 수 있다. 즉, 제4 도전층(CDL4)은 PWM 데이터 배선(PWM_DL), 제1 전원 서브 배선(VDL12) 및 PAM 데이터 배선(PAM_DL)을 포함할 수 있다.
제4 도전층(CDL4)은 제1 애노드 연결 전극(ANDE1)을 더 포함할 수 있다.
제4 도전층(CDL4)은 제2 전원 연결 전극(VDCE)을 더 포함할 수 있다.
도 11을 참조하면, 제5 도전층(CDL5)은 제2 전원 전압(PAM_VDD)을 전달하는 제2 전원 배선(VDL2)과, 제2 전원 배선(VDL2)로부터 이격되고 제1 애노드 연결 전극(ANDE1)과 중첩되는 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
제2 전원 배선(VDL2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되고 제2 애노드 연결 전극(ANDE2)을 둘러싸는 메쉬 형태로 배치될 수 있다.
도 12를 참조하면, 전극층(ELEL)은 제3 전원 전압(VSS)을 전달하는 제3 전원 배선(VSL)과, 제3 전원 배선(VSL)과 연결되는 캐소드 전극(CTD)과, 제3 전원 배선(VSL) 및 캐소드 전극(CTD)으로부터 이격되고 제2 애노드 연결 전극(ANDE2)과 중첩되는 애노드 전극(AND)을 포함할 수 있다.
제3 전원 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 메쉬 형태로 배치될 수 있다.
도 13은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 D-D'를 따라 절단한 면을 보여주는 단면도이다. 도 14는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 E-E'를 따라 절단한 면을 보여주는 단면도이다. 도 15는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 F-F'를 따라 절단한 면을 보여주는 단면도이다. 도 16은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 G-G'를 따라 절단한 면을 보여주는 단면도이다. 도 17은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 H-H'를 따라 절단한 면을 보여주는 단면도이다. 도 18은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 I-I'를 따라 절단한 면을 보여주는 단면도이다. 도 19는 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 J-J'를 따라 절단한 면을 보여주는 단면도이다. 도 20은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 K-K'를 따라 절단한 면을 보여주는 단면도이다. 도 21은 도 7, 도 11 및 도 12에 도시된 평면도 중 도 7의 L-L'를 따라 절단한 면을 보여주는 단면도이다.
일 실시예에 따른 표시 장치(10)는 백플래인 기판(101)을 포함하고, 백플래인 기판(101)은 지지기판(110)과, 지지기판(110) 상에 배치되는 회로층(120)과, 전극층(ELEL: VSL, CTD, AND)을 포함할 수 있다.
도 21을 참조하면, 표시 장치(10)는 백플래인 기판(101) 상에 실장되고 서브 화소들(SP1, SP2, SP3)에 각각 대응하는 발광 소자(LE)들을 더 포함할 수 있다.
회로층(120)은 서브 화소들(SP1, SP2, SP3)에 각각 대응하는 화소 구동부(PXD)들을 포함할 수 있다.
지지기판(110)은 폴리이미드(polyimide)의 고분자 수지로 이루어질 수 있다. 지지기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
도 13 내지 도 21의 도시와 같이, 회로층(120)은 지지기판(110)의 제1 면 상에 배치되는 반도체층(SEL: CH, S, D), 반도체층(SEL을 덮는 제1 게이트 절연층(122), 제1 게이트 절연층(122) 상에 배치되는 제1 도전층(CDL1: G, CE1, CE2, CE3, GCE1~CGE6), 제1 도전층(CDL1: G, CE1, CE2, CE3, GCE1~CGE6)을 덮는 제2 게이트 절연층(123), 제2 게이트 절연층(123) 상에 배치되는 제2 도전층(CDL2: CE4, CE5, CE6), 제2 도전층(CDL2: CE4, CE5, CE6)을 덮는 층간 절연층(124), 층간 절연층(124) 상에 배치되는 제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8), 제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화층(125), 제1 평탄화층(125) 상에 배치되는 제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE), 제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE)을 덮는 제2 평탄화층(126), 제2 평탄화층(126) 상에 배치되는 제5 도전층(CDL5: VDL2, ANDE2), 및 제5 도전층(CDL5: VDL2, ANDE2)을 덮는 제3 평탄화층(127)을 포함할 수 있다.
그리고, 회로층(120)은 제1 평탄화층(125)과 제4 도전층(CDL4) 사이에 배치되고 무기절연재료로 이루어지는 제1 보조 절연층(125'), 제2 평탄화층(126)과 제5 도전층(CDL5) 사이에 배치되고 무기절연재료로 이루어지는 제2 보조 절연층(126'), 및 제3 평탄화층(127)과 전극층(ELEL) 사이에 배치되고 무기절연재료로 이루어지는 제3 보조 절연층(127')을 더 포함할 수 있다.
이 경우, 제3 평탄화층(127)을 관통하는 홀(예를 들면, 제2 애노드 콘택홀(ANDH2))은 제3 보조 절연층(127')을 더 관통할 수 있다.
제2 평탄화층(126)을 관통하는 홀(예를 들면, 제1 애노드 콘택홀(ANDH1))은 제2 보조 절연층(126')을 더 관통할 수 있다.
제1 평탄화층(125)을 관통하는 홀(예를 들면, 제20 콘택홀(CT20), 제22 콘택홀(CT22), 제3 전원 콘택홀(VCT3), 제4 전원 콘택홀(VCT4), 제2 데이터 콘택홀(DCT2), 제4 데이터 콘택홀(DCT4) 등)은 제1 보조 절연층(125')을 더 관통할 수 있다.
다만, 이는 단지 예시일 뿐이며, 일 실시예에 따르면, 제1, 제2 및 제3 평탄화층(125, 126, 127)에 대한 도전층들(CDL4, CDL5, ELEL)의 들뜸 불량 등을 고려하여, 제1 보조 절연층(125'), 제2 보조 절연층(126') 및 제3 보조 절연층(127') 중 적어도 하나가 선택적으로 배치될 수 있다.
회로층(120)은 지지기판(110)의 제1 면을 덮는 버퍼층(121)을 더 포함할 수 있다. 이 경우, 반도체층(SEL: CH, S, D)과 제1 게이트 절연층(122)은 버퍼층(121) 상에 배치될 수 있다.
버퍼층(121)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(121)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼층(121) 상의 반도체층(SEL: CH, S, D)은 화소 구동부(PD)에 포함된 트랜지스터들(T1~T19)의 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19)과 소스 전극(S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19)과 드레인 전극(D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)을 포함할 수 있다.
반도체층(SEL: CH, S, D)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
반도체층(SEL) 중 트랜지스터들(T1~T19)의 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19)을 제외한 나머지는 이온 또는 불순물이 도핑되어 도전성을 갖는 실리콘 반도체 또는 산화물 반도체로 이루어질 수 있다.
반도체층(SEL: CH, S, D)을 덮는 제1 게이트 절연층(122)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 게이트 절연층(122)은 제1 절연막으로 칭해질 수 있다.
제1 게이트 절연층(122) 상에 배치되는 제1 도전층(CDL1: G, CE1, CE2, CE3, GCE1~CGE5)은 화소 구동부(PD)에 포함된 트랜지스터들(T1~T19) 각각의 게이트 전극(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19)과, 제1 내지 제5 게이트 연결 전극들(GCE1~CGE5)과, 제1 내지 제3 커패시터 전극(CE1~CE3)을 포함할 수 있다.
제1 도전층(CDL1: G, CE1, CE2, CE3, GCE1~CGE5)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 도전층(CDL1: G, CE1, CE2, CE3, GCE1~CGE5)을 덮는 제2 게이트 절연층(123)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 게이트 절연층(123)은 제2 절연막으로 칭해질 수 있다.
제2 게이트 절연층(123) 상에 배치되는 제2 도전층(CDL2: CE4, CE5, CE6)은 제4 커패시터 전극(CE4), 제5 커패시터 전극(CE5) 및 제6 커패시터 전극(CE6)을 포함할 수 있다.
제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제2 게이트 절연층(123)을 사이에 둔 상태로 제1 커패시터 전극(CE1)과 중첩됨으로써, 제1 커패시터(PC1)가 마련될 수 있다.
제5 커패시터 전극(CE5)은 제3 방향(DR3)에서 제2 게이트 절연층(123)을 사이에 둔 상태로 제2 커패시터 전극(CE2)과 중첩됨으로써, 제2 커패시터(PC2)가 마련될 수 있다.
제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제2 게이트 절연층(123)을 사이에 둔 상태로 제3 커패시터 전극(CE3)과 중첩됨으로써, 제3 커패시터(PC3)가 마련될 수 있다.
제2 도전층(CDL2: CE4, CE5, CE6)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 도전층(CDL2: CE4, CE5, CE6)을 덮는 층간 절연층(124)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
층간 절연층(124) 상에 배치되는 제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8)은 제1 방향(DR1)으로 연장되는 배선들과, 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과, 제1 내지 제8 연결 전극들(CCE1~CCE8)을 포함할 수 있다.
제1 방향(DR1)으로 연장되는 배선들은 스캔 구동부(SCDR)와 전기적으로 연결되는 초기화 전압 배선(VIL), 스캔 초기화 배선(GIL), 스캔 기입 배선(GWL), PWM 발광 배선(PWEL), 스윕 신호 배선(SWPL), 스캔 제어 배선(GCL) 및 PAM 발광 배선(PAEL)을 포함할 수 있다.
그리고, 제1 방향(DR1)으로 연장되는 배선들은 게이트 전압 배선(VGHL), 제1 전원 메인 배선(VDL11), 테스트 신호 배선(TSTL) 및 제3 전원 보조 배선(VSAL)을 더 포함할 수 있다.
제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 13의 도시와 같이, 스캔 기입 배선(GWL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제1 게이트 콘택홀(GCT1)을 통해 제4 서브 게이트 전극(G42)과 전기적으로 연결될 수 있다.
도 17의 도시와 같이, 스캔 기입 배선(GWL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제3 게이트 콘택홀(GCT3)을 통해 제8 서브 게이트 전극(G112)과 전기적으로 연결될 수 있다.
제2 게이트 전극(G2), 제3 서브 게이트 전극(G41), 제4 서브 게이트 전극(G42), 제9 게이트 전극(G9), 제7 서브 게이트 전극(G111) 및 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 이루어진다. 그리고, 제1 게이트 연결 전극(GCE1)은 제1 게이트 콘택홀(GCT1) 및 제3 게이트 콘택홀(GCT3)을 통해 스캔 기입 배선(GWL)과 전기적으로 연결될 수 있다. 이에 따라, 제2 트랜지스터(T2), 제4 트랜지스터(T4)의 제3 및 제4 서브 트랜지스터(T41, T42), 제9 트랜지스터(T9), 제11 트랜지스터(T11)의 제7 및 제8 서브 트랜지스터(T111, T112)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 기초하여 턴온될 수 있다.
도 14의 도시와 같이, 스캔 초기화 배선(GIL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제2 게이트 콘택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)과 전기적으로 연결될 수 있다.
제1 서브 게이트 전극(G31), 제2 서브 게이트 전극(G32), 제5 서브 게이트 전극(G101) 및 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 이루어진다. 그리고, 제2 게이트 연결 전극(GCE2)은 제2 게이트 콘택홀(GCT2)을 통해 스캔 초기화 배선(GIL)과 전기적으로 연결될 수 있다. 이로써, 제3 트랜지스터(T3)의 제1 및 제2 서브 트랜지스터(T31, T32)와 제10 트랜지스터(T10)의 제5 및 제6 서브 트랜지스터(T101, T102)는 스캔 초기화 배선(GIL)의 스캔 초기화 신호에 기초하여 턴온될 수 있다.
도 20의 도시와 같이, PWM 발광 배선(PWEL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제14 콘택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)과 전기적으로 연결될 수 있다.
제6 게이트 연결 전극(GCE6)은 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제12 게이트 전극(G12) 및 제14 게이트 전극(G14)과 일체로 이루어진다. 이로써, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12) 및 제14 트랜지스터(T14)는 PWM 발광 배선(PWEL)의 PWM 발광 신호에 기초하여 턴온될 수 있다.
도 16의 도시와 같이, 스캔 제어 배선(GCL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제8 콘택홀(CT8)을 통해 제3 게이트 연결 전극(GCE3)과 전기적으로 연결될 수 있다.
제3 게이트 연결 전극(GCE3)은 제7 게이트 전극(G7), 제13 게이트 전극(G13), 제9 서브 게이트 전극(G161), 제10 서브 게이트 전극(G162) 및 제18 게이트 전극(G18)과 일체로 이루어진다. 이로써, 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16)의 제9 및 제10 서브 트랜지스터(T161, T162) 및 제18 트랜지스터(T18)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 기초하여 턴온될 수 있다.
도 20의 도시와 같이, PAM 발광 배선(PAEL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제19 콘택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)과 전기적으로 연결될 수 있다.
제5 게이트 연결 전극(GCE5)은 제17 게이트 전극(G17)과 일체로 이루어진다. 이로써, 제17 트랜지스터(T17)는 PAM 발광 배선(PAEL)의 PAM 발광 신호에 기초하여 턴온될 수 있다.
도 14의 도시와 같이, 초기화 전압 배선(VIL)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제1 전원 콘택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 전기적으로 연결될 수 있다.
제2 서브 드레인 전극(D32)은 제6 서브 드레인 전극(D102)과 연결된다.
도 16의 도시와 같이, 초기화 전압 배선(VIL)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제9 콘택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)과 전기적으로 연결될 수 있다.
도 20의 도시와 같이, 초기화 전압 배선(VIL)은 층간 절연층(124)을 관통하는 제18 콘택홀(CT18)을 통해 제6 커패시터 전극(CE6)과 전기적으로 연결될 수 있다.
이로써, 제3 트랜지스터(T3), 제16 트랜지스터(T16), 제3 커패시터(PC3) 및 제18 트랜지스터(T18)는 초기화 전압을 공급하는 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
도 15의 도시와 같이, 제1 전원 메인 배선(VDL11)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5) 및 제13 소스 전극(S13)과 전기적으로 연결될 수 있다.
제1 전원 서브 배선(VDL12)은 제1 평탄화층(125)을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 전원 메인 배선(VDL11)과 전기적으로 연결될 수 있다. 즉, 제1 전원(VDD1)을 공급하는 제1 전원 배선(VDL1)은 제1 전원 메인 배선(VDL11)과 제1 전원 서브 배선(VDL12)을 포함할 수 있다.
이로써, 제5 트랜지스터(T5) 및 제13 트랜지스터(T13)는 제1 전원 배선(VDL1)과 전기적으로 연결될 수 있다.
도 16의 도시와 같이, 게이트 전압 배선(VGHL)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제7 콘택홀(CT7)을 통해 제7 소스 전극(S7)과 전기적으로 연결될 수 있다.
도 21의 도시와 같이, 테스트 신호 배선(TSTL)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제23 콘택홀(CT23)을 통해 제19 게이트 전극(G19)과 전기적으로 연결될 수 있다.
제3 전원(VSS)을 공급하는 제3 전원 보조 배선(VSAL)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)과 전기적으로 연결될 수 있다.
도 13의 도시와 같이, 제1 데이터 연결 전극(DCE1)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
PWM 데이터 배선(PWM_DL)은 제1 평탄화층(125)을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)과 전기적으로 연결될 수 있다.
도 17의 도시와 같이, 제2 데이터 연결 전극(DCE2)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)과 전기적으로 연결될 수 있다.
PAM 데이터 배선(PAM_DL)은 제1 평탄화층(125)을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)과 전기적으로 연결될 수 있다.
도 14의 도시와 같이, 제1 연결 전극(CCE1)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.
그리고, 제1 연결 전극(CCE1)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제2 콘택홀(CT2)을 통해 제4 서브 드레인 전극(D42)과 전기적으로 연결될 수 있다. 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)과 연결된다. 이로써, 제1 트랜지스터(T1)의 게이트 전극(G1)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 전기적으로 연결될 수 있다.
도 15의 도시와 같이, 제2 연결 전극(CCE2)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제3 콘택홀(CT3)을 통해 제13 드레인 전극(D13)과 전기적으로 연결될 수 있다.
도 19의 도시와 같이, 제2 연결 전극(CCE2)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)과 전기적으로 연결될 수 있다.
그리고, 제2 연결 전극(CCE2)은 층간 절연층(124)을 관통하는 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)과 전기적으로 연결될 수 있다.
이로써, 제13 트랜지스터(T13), 제14 트랜지스터(T14) 및 제2 커패시터(PC2)가 상호 연결되는 제2 노드(N2)가 마련될 수 있다.
도 16의 도시와 같이, 제4 연결 전극(CCE4)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제10 콘택홀(CT10)을 통해 제16 드레인 전극(D16)과 전기적으로 연결될 수 있다.
도 20의 도시와 같이, 제4 연결 전극(CCE4)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)과 전기적으로 연결될 수 있다.
제4 게이트 연결 전극(GCE4)은 제5 커패시터 전극(CE5) 및 제15 게이트 전극(G15)과 일체로 이루어진다.
이로써, 제16 트랜지스터(T16), 제3 커패시터(PC3) 및 제15 트랜지스터(T15)가 상호 연결되는 제3 노드(N3)가 마련될 수 있다.
도 17 및 도 18의 도시와 같이, 제5 연결 전극(CCE5)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 전기적으로 연결될 수 있다.
제12 소스 전극(S12)은 제14 소스 전극(S14)과 연결된다.
도 18의 도시와 같이, 제6 연결 전극(CCE6)은 제2 게이트 절연층(123)과 층간 절연층(124)을 관통하는 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)과 전기적으로 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 이루어진다.
제6 연결 전극(CCE6)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101) 및 제8 서브 드레인 전극(D112)과 전기적으로 연결될 수 있다.
제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)과 연결된다.
이로써, 제2 커패시터(PC2), 제8 트랜지스터(T8)의 게이트 전극(G8), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)가 상호 연결될 수 있다.
도 19의 도시와 같이, 제7 연결 전극(CCE7)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 전기적으로 연결될 수 있다.
제17 드레인 전극(D17)은 제18 드레인 전극(D18)과 연결된다.
도 21의 도시와 같이, 제8 연결 전극(CCE8)은 제1 게이트 절연층(122), 제2 게이트 절연층(123), 및 층간 절연층(124)을 관통하는 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)과 전기적으로 연결될 수 있다.
제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화층(125)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화층(125)은 제1 보조 절연층(125')으로 덮일 수 있다. 제1 보조 절연층(125')은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 평탄화층(125), 또는 제1 평탄화층(125)과 제1 보조 절연층(125')은 제4 절연막으로 칭해질 수 있다.
제1 평탄화층(125) 상에 배치되는 제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE)은 제2 방향(DR2)으로 연장되는 배선들과, 제1 애노드 연결 전극(ANDE1)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다.
제2 방향(DR2)으로 연장되는 배선들은 PWM 데이터 배선(PWM_DL), 제1 전원 서브 배선(VDL12), 및 PAM 데이터 배선(PAM_DL)을 포함할 수 있다.
제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 13의 도시와 같이, PWM 데이터 배선(PWM_DL)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)과 전기적으로 연결될 수 있다. 제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)과 전기적으로 연결될 수 있다. 이로써, 제2 트랜지스터(T2)는 PWM 데이터 배선(PWM_DL)과 전기적으로 연결될 수 있다.
도 17의 도시와 같이, PAM 데이터 배선(PAM_DL)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)과 전기적으로 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)과 전기적으로 연결될 수 있다. 이로써, 제9 트랜지스터(T9)는 PAM 데이터 배선(PAM_DL)과 전기적으로 연결될 수 있다.
도 15의 도시와 같이, 제1 전원 서브 배선(VDL12)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 전원 메인 배선(VDL11)과 전기적으로 연결될 수 있다.
여기서, 제3 전원 콘택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 콘택홀(VCT2)와 중첩할 수 있다. 일 예로, 제3 전원 콘택홀(VCT3)의 면적은 제2 전원 콘택홀(VCT2)의 면적보다 클 수 있다.
도 21의 도시와 같이, 제1 애노드 연결 전극(ANDE1)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)과 전기적으로 연결될 수 있다. 제7 연결 전극(CCE7)은 제16 콘택홀(CT16)을 통해 제17 드레인 전극(D17)과 전기적으로 연결될 수 있다. 제17 드레인 전극(D17)은 제18 드레인 전극(D18)과 연결된다.
그리고, 제1 애노드 연결 전극(ANDE1)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제22 콘택홀(CT22)을 통해 제8 연결 전극(CCE8)과 전기적으로 연결될 수 있다. 제8 연결 전극(CCE8)은 제19 콘택홀(CT21)을 통해 제19 소스 전극(S19)과 전기적으로 연결될 수 있다.
이로써, 제1 애노드 연결 전극(ANDE1)은 제17 트랜지스터(T17), 제18 트랜지스터(T18) 및 제19 트랜지스터(T19)과 전기적으로 연결될 수 있다.
도 17의 도시와 같이, 제2 전원 연결 전극(VDCE)은 제1 평탄화층(125)과 제1 보조 절연층(125')을 관통하는 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)과 전기적으로 연결될 수 있다. 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12) 및 제14 소스 전극(S14)과 전기적으로 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 평탄화층(126)을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 배선(VDL2)과 전기적으로 연결될 수 있다.
이로써, 제12 트랜지스터(T12)와 제14 트랜지스터(T14)가 제2 전원 배선(VDL2)과 전기적으로 연결될 수 있다.
제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE)을 덮는 제2 평탄화층(126)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화층(126)은 제2 보조 절연층(126')으로 덮일 수 있다. 제2 보조 절연층(126')은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 평탄화층(126), 또는 제2 평탄화층(126)과 제2 보조 절연층(126')은 제5 절연막으로 칭해질 수 있다.
제2 평탄화층(126) 상에 배치되는 제5 도전층(CDL5: VDL2, ANDE2)은 제2 전원 전압(PAM_VDD)을 전달하는 제2 전원 배선(VDL2) 및 제1 애노드 연결 전극(ANDE1)과 중첩되는 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
도 17의 도시와 같이, 제2 전원 배선(VDL2)은 제2 평탄화층(126)과 제2 보조 절연층(126')을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다. 제2 전원 연결 전극(VDCE)은 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)과 전기적으로 연결되고, 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)과 전기적으로 연결될 수 있다.
이로써, 제12 트랜지스터(T12) 및 제14 트랜지스터(T14)는 제2 전원 배선(VDL2)과 전기적으로 연결될 수 있다.
도 21의 도시와 같이, 제2 애노드 연결 전극(ANDE2)은 제2 평탄화층(126)과 제2 보조 절연층(126')을 관통하는 제1 애노드 연결홀(ANDH1)을 통해 제1 애노드 연결 전극(ANDE1)과 전기적으로 연결될 수 있다.
제5 도전층(CDL5: VDL2, ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제5 도전층(CDL5: VDL2, ANDE2)을 덮는 제3 평탄화층(127)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 평탄화층(127)은 제3 보조 절연층(127')으로 덮일 수 있다. 제3 보조 절연층(127')은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제3 평탄화층(127), 또는 제3 평탄화층(127)과 제3 보조 절연층(127')은 제5 절연막으로 칭해질 수 있다.
도 12의 도시와 같이, 회로층(120) 상에 배치되는 전극층(ELEL)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치되는 애노드 전극(AND)과 캐소드 전극(CTD), 및 캐소드 전극(CTD)과 연결되는 제3 전원 배선(VSL)을 포함할 수 있다.
제3 전원 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 메쉬 형태로 배치될 수 있다.
도 21의 도시와 같이, 애노드 전극(AND)은 제3 평탄화층(127)과 제3 보조 절연층(127')을 관통하는 제2 애노드 콘택홀(ANDH2)을 통해 제2 애노드 연결 전극(ANDE2)과 전기적으로 연결될 수 있다.
제2 애노드 연결 전극(ANDE2)은 제1 애노드 콘택홀(ANDH1)을 통해 제1 애노드 연결 전극(ANDE1)과 전기적으로 연결되고, 제1 애노드 연결 전극(ANDE1)은 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)과 전기적으로 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)과 전기적으로 연결되고, 제22 콘택홀(CT22)을 통해 제19 소스 전극(S19)과 전기적으로 연결될 수 있다.
이로써, 애노드 전극(AND)은 제17 트랜지스터(T17), 제18 트랜지스터(T18) 및 제19 트랜지스터(T19)와 전기적으로 연결될 수 있다.
전극층(ELEL: VSL, CTD, AND)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
일 예로, 전극층(ELEL: VSL, CTD, AND)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. 다른 일 예로, 전극층(ELEL: VSL, CTD, AND)은 Al/Ti의 이중층 구조로 이루어질 수 있다.
백플래인 기판(101)은 애노드 전극(AND) 상에 배치되는 애노드 패드(ANDP), 및 캐소드 전극(CTD) 상에 배치되는 캐소드 패드(CTDP)를 더 포함할 수 있다.
애노드 패드(ANDP) 및 캐소드 패드(CTDP)는 ITO 및 IZO 등과 같은 투명 도전성 물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
이러한 애노드 패드(ANDP) 및 캐소드 패드(CTDP)에 의해, 발광 소자(LE)의 고정이 더욱 견고해질 수 있고, 애노드(AND) 및 캐소드(CSD)의 부식 또는 손상이 저감될 수 있다.
도 4 및 도 13 내지 도 20의 도시와 같이, 백플래인 기판(101)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3) 주변에 대응되는 뱅크층(131, 132)을 더 포함할 수 있다.
뱅크층(131, 132)은 뱅크 평탄화층(131), 및 뱅크 평탄화층(131)을 덮는 뱅크 절연층(132)을 포함할 수 있다.
애노드 패드(ANDP)는 애노드 컨택 전극(ANDC)을 통해 발광 소자(LE)의 제1 컨택 전극(CTE1)과 전기적으로 연결되고 접착될 수 있다.
캐소드 패드(CTDP)는 캐소드 컨택 전극(CTDC)을 통해 발광 소자(LE)의 제2 컨택 전극(CTE2)과 전기적으로 연결되고 접착될 수 있다.
애노드 컨택 전극(ANDC) 및 캐소드 컨택 전극(CTDC)은 도전성 점착 물질로 이루어질 수 있다.
발광 소자(LE)에 대해서는 위에서 도 4와 결부하여 설명하였으므로, 중복 설명을 생략한다.
도 22는 도 1의 B 부분 중 제5 도전층과 밸리를 보여주는 평면도이다. 도 23은 도 1의 B 부분을 보여주는 평면도이다.
도 22를 참조하면, 제5 도전층(CDL5)은 제2 전원 배선(VDL2) 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
제2 전원 배선(VDL2)은 화소 구동부(PXD)들에 제2 전원 전압(PAM_VDD)을 전달하기 위한 것으로, 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 메쉬 형태로 배치될 수 있다.
제2 전원 배선(VDL2)은 서브 화소들(SP1, SP2, SP3)에 각각 대응되는 화소 구동부(PXD)들과 중첩될 수 있다.
제2 전원 배선(VDL2) 중 일부는 지지기판(110)의 가장자리를 향해 연장되고, 지지기판(110)의 가장자리에 인접하게 배치되는 신호패드(SPD)들 중 적어도 하나의 신호패드(SPD)와 전기적으로 연결될 수 있다.
제2 애노드 연결 전극(ANDE2)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치될 수 있다.
서브 화소들(SP1, SP2, SP3) 각각에서, 제2 애노드 연결 전극(ANDE2)은 화소 구동부(PXD)와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 백플래인 기판(101)은 지지기판(110)의 가장자리와 닮음 형태로 이루어지는 밸리(VLY)를 포함한다.
앞서 도 1을 참조하여 설명한 바와 같이, 일 실시예의 표시 장치(10)는 화소(PX)들을 포함하고, 화소(PX)들 각각은 서브 화소(SP1, SP2, SP3)들 중 인접하게 배치되는 둘 이상의 서브 화소(SP1, SP2, SP3)를 포함한다.
화소(PX)들은 지지기판(110)의 가장자리에 가장 인접한 제1 화소들(도 1의 PXS1), 및 제1 화소들(PXS1)과 인접한 제2 화소들(도 1의 PXS2)을 포함할 수 있다.
제2 화소들(PXS2)은 지지기판(110)의 가장자리에 인접하고 제1 화소들(PXS1)로 둘러싸인다. 즉, 제1 화소들(PXS1)은 제2 화소들(PXS2)과 지지기판(110)의 가장자리 사이에 배치된다.
밸리(VLY)는 제1 화소들(PXS1)의 발광 영역들과 제2 화소들(PXS2)의 발광 영역들 사이의 경계에 배치될 수 있다.
일 예로, 도 22의 도시와 같이, 발광 영역(EA1, EA2, EA3)들에 각각 대응한 제2 애노드 연결 전극(ANDE2)들이 제1 방향(DR1)에서 상호 나란하게 배열되고, 제2 방향(DR2)에서 적어도 하나의 화소 구동부(PXD)를 사이에 두고 이격될 수 있다.
이 경우, 밸리(VLY) 중 제2 방향(DR2)에서 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치된 일부 모서리는 제1 화소들(PXS1)의 제2 애노드 연결 전극(ADNE2)과 제1 화소들(PXS1)의 화소 구동부(PXD) 사이를 횡단할 수 있다.
이와 같이 하면, 도 22에 도시된 서브 화소들(SP1, SP2, SP3)의 배열 조건 하에서, 밸리(VLY) 중 제2 방향(DR2)에서 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치된 일부 모서리가 지지기판(110)의 가장자리에 더욱 인접할 수 있다, 이에 따라, 밸리(VLY)에 의한 제1 보호층(PTL1)의 배치 범위가 넓어질 수 있다. 또한, 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3)이 지지기판(110)의 가장자리에 인접하면서도, 제1 화소들(PXS1)의 화소 구동부(PXD)는 제1 보호층(PTL1)으로 보호될 수 있다.
다만, 이는 단지 예시일 뿐이며, 서브 화소들(SP1, SP2, SP3)의 배열 조건 등에 따라, 밸리(VLY) 중 제2 방향(DR2)에서 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치된 일부 모서리가 제1 화소들(PXS1)의 화소 구동부(PXD)와 제2 화소들(PXS2)의 제2 애노드 연결 전극(ADNE2) 사이를 횡단할 수도 있다.
제2 전원 배선(VDL2) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부는 밸리(VLY)와 중첩될 수 있다.
더불어, 일 실시예에 따르면, 화소 구동부(PXD)의 트랜지스터들(T1~T9) 중 일부에 게이트 신호를 공급하는 스캔 구동부(도 5의 SCDR)는 서브 화소(SP1, SP2, SP3)들의 화소 구동부(PXD)들 사이의 이격 영역(SCDRA)에 복수 개로 분할 배치될 수 있다.
이와 같이, 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3)과 지지기판(110)의 가장자리 간의 이격 영역에 스캔 구동부(SCDR)가 전체적으로 배치되지 않으므로, 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3)과 지지기판(110)의 가장자리 간의 간격이 화소(PX)들 간의 간격 이하로 작아질 수 있다. 이로써, 타일 형태로 조립된 표시 장치들로 이루어진 타일형 표시 장치(도 36의 TD)를 구현하기가 용이해질 수 있다.
도 23을 참조하면, 전극층(ELEL)은 제3 전원 배선(VSL), 캐소드 전극(CTD) 및 애노드 전극(AND)을 포함할 수 있다.
제3 전원 배선(VSL)은 캐소드 전극(CTD)에 제3 전원 전압(VSS)을 전달하기 위한 것으로, 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 메쉬 형태로 배치될 수 있다.
제3 전원 배선(VSL)은 서브 화소들(SP1, SP2, SP3)에 각각 대응되는 화소 구동부(PXD)들과 중첩될 수 있다.
제3 전원 배선(VSL) 중 일부는 지지기판(110)의 가장자리를 향해 연장되고, 지지기판(110)의 가장자리에 인접하게 배치되는 신호패드(SPD)들 중 적어도 하나의 신호패드(SPD)와 전기적으로 연결될 수 있다.
캐소드 전극(CTD)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치되고, 제3 전원 배선(VSL)과 연결된다. 즉, 캐소드 전극(CTD)은 제3 전원 배선(VSL) 중 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)으로 연장되는 일부로 이루어질 수 있다.
애노드 전극(AND)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치되고, 제3 전원 배선(VSL)으로부터 절연된다. 즉, 애노드 전극(AND)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 아일랜드 형태로 배치되고, 캐소드 전극(CTD) 및 제3 전원 배선(VSL)으로부터 이격될 수 있다.
애노드 전극(AND)은 제2 애노드 연결 전극(ANDE2)과 중첩될 수 있다.
밸리(VLY)는 제1 화소들(PXS1)의 발광 영역들과 제2 화소들(PXS2)의 발광 영역들 사이의 경계에 배치될 수 있다.
이에 따라, 제3 전원 배선(VSL) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부는 밸리(VLY)와 중첩될 수 있다.
즉, 밸리(VLY)는 제3 전원 배선(VSL)과 중첩되는 제1 밸리부(VLYP1), 제2 전원 배선(VDL2)과 중첩되는 제2 밸리부(VLYP2) 및 제1 밸리부(VLYP1)와 제2 밸리부(VLYP2)를 제외한 나머지인 제3 밸리부(VLYP3)를 포함할 수 있다.
제1 밸리부(VLYP1)는 제3 전원 배선(VSL) 및/또는 제2 전원 배선(VDL2)과 제3 방향(DR3)에서 중첩될 수 있다.
제2 밸리부(VLYP2)는 제3 전원 배선(VSL)과 중첩되지 않고, 제2 전원 배선(VDL2)과 제3 방향(DR3)에서 중첩될 수 있다.
제3 밸리부(VLYP3)는 제3 전원 배선(VSL) 및 제2 전원 배선(VDL2)과 제3 방향(DR3)에서 중첩되지 않는다.
그리고, 도 22 및 도 23에 상세히 도시되지 않았으나, 밸리(VLY)는 제3 도전층(CDL3)으로 이루어지고 제1 방향(DR1)으로 연장되는 배선들(VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부와 제3 방향(DR3)에서 중첩될 수 있다.
또한, 밸리(VLY)는 제4 도전층(CDL4)으로 이루어지고 제2 방향(DR2)으로 연장되는 배선들(PWM_DL, VDL12, PAM_DL) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부와 제3 방향(DR3)에서 중첩될 수 있다.
도 24는 제1 실시예에 따른 도 23의 M-M'를 보여주는 단면도이다. 도 25는 제1 실시예에 따른 도 23의 N-N'를 보여주는 단면도이다. 도 26은 제1 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 24, 도 25 및 도 26을 참조하면, 제1 실시예에 따른 표시 장치(10)의 백플래인 기판(101)은 지지기판(110), 회로층(120), 전극층(ELEL), 뱅크층(131, 132) 및 밸리(VLY)를 포함할 수 있다.
뱅크층(131, 132)은 회로층(120) 상에 배치되고 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3) 주변에 대응된다.
즉, 뱅크층(131, 132)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3) 주변에 배치되는 뱅크 평탄화층(131), 및 뱅크 평탄화층(131)을 덮는 뱅크 절연층(132)을 포함할 수 있다.
뱅크 절연층(132)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)의 가장자리로 연장될 수 있다. 이에, 뱅크 절연층(132)DMS 발광 영역(EA1, EA2, EA3)의 가장자리에 중첩되는 애노드 전극(AND)의 가장자리 일부 및 캐소드 전극(CTD)의 가장자리 일부를 덮을 수 있다.
제1 실시예에 따르면, 밸리(VLY)는 뱅크 평탄화층(131)을 관통할 수 있다.
즉, 도 24의 도시와 같이, 밸리(VLY) 중 제3 전원 배선(VSL)과 중첩되는 제1 밸리부(VLYP1)는 뱅크 평탄화층(131)을 관통할 수 있다.
이에 따라, 제3 전원 배선(VSL) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부는 제1 밸리부(VLYP1)를 통해 뱅크 절연층(132)과 접할 수 있다.
도 25의 도시와 같이, 밸리(VLY) 중 제2 전원 배선(VDL2)과 중첩되는 제2 밸리부(VLYP2)는 뱅크 평탄화층(131)을 관통할 수 있다.
도 26의 도시와 같이, 밸리(VLY) 중 제1 밸리부(VLYP1) 및 제2 밸리부(VLYP2)를 제외한 나머지인 제3 밸리부(VLYP3)는 뱅크 평탄화층(131)을 관통할 수 있다.
한편, 밸리(VLY)는 잉크젯 도포 방식으로 제1 절연층(도 31의 PTL1)을 배치하는 과정에서, 제1 절연층(PTL1)의 배치 범위를 한정하기 위한 것이다. 이에 따라, 밸리(VLY)의 깊이가 커질수록, 제1 절연층(PTL1)의 재료가 수용되는 부피가 커질 수 있다.
이하에서는 밸리(VLY) 중 일부가 뱅크 평탄화층(131)보다 더 큰 깊이로 이루어지는 제2 실시예 및 제3 실시예를 설명한다.
도 27은 제2 실시예에 따른 도 23의 N-N'를 보여주는 단면도이다. 도 28은 제2 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 27 및 도 28을 참조하면, 제2 실시예에 따른 표시 장치(10)의 백플래인 기판(101)은 밸리(VLY) 중 일부가 뱅크 평탄화층(131) 및 제3 평탄화층(127)을 관통하는 점을 제외하고는 제1 실시예와 동일하므로, 이하에서 중복되는 설명을 생략한다.
제2 실시예에 따르면, 밸리(VLY) 중 전극층(ELEL)으로 이루어진 제3 전원 배선(VSL)과 중첩되는 제1 밸리부(VLYP1)을 제외한 나머지인 제2 밸리부(VLYP2) 및 제3 밸리부(VLYP3)는 뱅크 평탄화층(131) 및 제3 평탄화층(127)을 관통한다.
도 27의 도시와 같이, 밸리(VLY) 중 제2 전원 배선(VDL2)과 중첩되는 제2 밸리부(VLYP2')는 뱅크 평탄화층(131) 및 제3 평탄화층(127)을 관통할 수 있다.
이에 따라, 제2 전원 배선(VDL2) 중 제1 화소들(PXS1)과 제2 화소들(PXS2) 사이에 배치되는 일부는 제2 밸리부(VLYP2')를 통해 뱅크 절연층(132)과 접할 수 있다.
도 28의 도시와 같이, 밸리(VLY) 중 제1 밸리부(VLYP1) 및 제2 밸리부(VLYP2)를 제외한 나머지인 제3 밸리부(VLYP3')는 뱅크 평탄화층(131) 및 제3 평탄화층(127)을 관통할 수 있다.
도 29는 제3 실시예에 따른 도 23의 O-O'를 보여주는 단면도이다.
도 29를 참조하면, 제3 실시예에 따른 표시 장치(10)의 백플래인 기판(101)은 밸리(VLY) 중 일부가 뱅크 평탄화층(131), 제3 평탄화층(127) 및 제2 평탄화층(126)을 관통하는 점을 제외하고는 제1 실시예 또는 제2 실시예와 동일하므로, 이하에서 중복되는 설명을 생략한다.
제3 실시예에 따르면, 밸리(VLY) 중 제3 전원 배선(VSL) 및 제2 전원 배선(VDL2)과 중첩되지 않는 제3 밸리부(VLYP3")는 뱅크 평탄화층(131), 제3 평탄화층(127) 및 제2 평탄화층(126)을 관통할 수 있다.
도 30은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다. 도 31, 도 32, 도 33, 도 34 및 도 35는 도 30의 단계들을 보여주는 공정도이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 양면에 제1 보호층(PTL1) 및 제2 보호층(PTL2)이 배치된 백플래인 기판(101)을 마련하는 단계(S10), 백플래인 기판(101)으로부터 제1 보호층(PTL1) 및 제2 보호층(PTL2)을 제거하는 단계(S20), 백플래인 기판(101)의 전극층(ELEL) 상에 발광 소자(LE)들을 실장하는 단계(S30), 및 발광 소자(LE)들을 덮는 전방 커버(도 35의 102)를 배치하는 단계(S40)를 포함할 수 있다.
백플래인 기판(101)을 마련하는 단계(S10)는 지지기판(110)의 제1 면 상에 회로층(120), 전극층(ELEL) 및 뱅크층(131, 132)을 배치하는 단계(S11), 뱅크층 상에 제1 보호층(PTL1)을 배치하는 단계(S12), 지지기판의 제2 면 상에 부가 회로층, 부가 평탄화층 및 부가 절연층을 배치하는 단계(S13) 및 부가 절연층 상에 제2 보호층(PTL2)을 배치하는 단계(S14)를 포함할 수 있다.
도 31을 참조하면, 회로층(120), 전극층(ELEL) 및 뱅크층(131, 132)이 지지기판(110)의 제1 면 상에 순차적으로 배치된다. (S11)
회로층(120)은 버퍼층(121), 버퍼층(121) 상의 반도체층(SEL: CH, S, D)을 덮는 제1 게이트 절연층(122), 제1 게이트 절연층(122) 상의 제1 도전층(CDL1: G, CE1, CE2, CE3)을 덮는 제2 게이트 절연층(123), 제2 게이트 절연층(123) 상의 제2 도전층(CDL2: CE4, CE5, CE6)을 덮는 층간 절연층(124), 층간 절연층(124) 상의 제3 도전층(CDL3: VIL, GIL, GWL, PWEL, VDL11, VGHL, SWPL, GCL, PAEL, TSTL, VSAL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화층(125), 제1 평탄화층(125) 상의 제4 도전층(CDL4: PWM_DL, VDL12, PAM_DL, ANDE1, VDCE)을 덮는 제2 평탄화층(126), 및 제2 평탄화층(126) 상의 제5 도전층(CDL5: VDL2, ANDE2)을 덮는 제3 평탄화층(127)을 포함할 수 있다.
전극층(ELEL: VSL, CTD, AND)은 제3 평탄화층(127) 상에 배치될 수 있다.
전극층(ELEL)은 제3 전원 전압(VSS)을 전달하는 제3 전원 배선(VSL), 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치되고 제3 전원 배선(VSL)과 연결되는 캐소드 전극(CTD), 및 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)에 배치되고 제3 전원 배선(VSL) 및 캐소드 전극(CTD)으로부터 이격된 아일랜드 형태로 이루어지는 애노드 전극(AND)을 포함할 수 있다.
애노드 전극(AND)은 제7 연결 전극(CCE7), 제1 애노드 연결 전극(ANDE1) 및 제2 애노드 연결 전극(ANDE2)을 통해 제17 트랜지스터(T17), 제18 트랜지스터(T18) 및 제19 트랜지스터(T19)과 전기적으로 연결될 수 있다.
그리고, 애노드 전극(AND) 상에는 애노드 패드(ANDP)가 배치되고, 캐소드 전극(CTD) 상에는 캐소드 패드(CTDP)가 배치될 수 있다.
애노드 패드(ANDP) 및 캐소드 패드(CTDP)는 전극층(ELEL)보다 얇은 두께이고, ITO 등의 투명 도전성 재료로 이루어질 수 있다.
뱅크층(131, 132)은 제3 평탄화층(127) 상에 배치되고 전극층(ELEL) 중 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)의 주변에 대응한 뱅크 평탄화층(131)과, 뱅크 평탄화층(131) 상에 배치되는 뱅크 절연층(132)을 포함할 수 있다. 뱅크 절연층(132)은 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EA1, EA2, EA3)의 주변에 배치되고, 애노드 전극(AND)의 가장자리 일부와 캐소드 전극(CTD)의 가장자리 일부를 덮을 수 있다.
회로층(120), 전극층(ELEL) 및 뱅크층(131, 132)을 배치하는 단계(S11)에서, 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3)과 제2 화소들(PXS2)의 발광 영역들(EA1, EA2, EA3) 사이에 배치되는 밸리(VLY)가 함께 마련될 수 있다. 밸리(VLY)는 적어도 뱅크 평탄화층(131)을 관통할 수 있다.
도 24의 도시와 같이, 밸리(VLY) 중 제3 전원 배선(VSL)과 교차하는 제1 밸리부(VLYP1)는 뱅크 평탄화층(131)을 관통할 수 있다.
도 25 및 도 27의 도시와 같이, 밸리(VLY) 중 제2 전원 배선(VDL2)에만 교차하는 제2 밸리부(VLYP2)는 뱅크 평탄화층(131)을 관통하거나, 또는 뱅크 평탄화층(131)과 제3 평탄화층(127)을 관통할 수 있다.
도 26, 도 28 및 도 29의 도시와 같이, 밸리(VLY) 중 제1 밸리부(VLYP1) 및 제2 밸리부(VLYP2)를 제외한 나머지인 제3 밸리부(VLYP3)는 뱅크 평탄화층(131)을 관통하거나, 또는 뱅크 평탄화층(131)과 제3 평탄화층(127)을 관통하거나, 또는 뱅크 평탄화층(131), 제3 평탄화층(127) 및 제2 평탄화층(126)을 관통할 수 있다.
회로층(120), 전극층(ELEL) 및 뱅크층(131, 132)를 배치하는 단계(S11) 이후에, 뱅크층(131, 132) 상에 배치되는 제1 보호층(PTL1)이 마련될 수 있다. (S12)
제1 보호층(PTL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 보호층(PTL1)을 배치하는 단계(S12)는 잉크젯 방식으로 액상의 무기 절연 재료를 뱅크층(131, 132) 상에 도포하는 과정과, 액상의 무기 절연 재료를 경화하는 과정을 포함할 수 있다.
이때, 액상의 무기 절연 재료를 도포하는 과정에서, 뱅크층(131, 132) 상에 투하된 액상의 무기 절연 재료는 투하 지점으로부터 넓게 확산될 수 있다. 그리고, 액상의 무기 절연 재료는 밸리(VLY)로 둘러싸인 영역 내에서 펼쳐진 다음, 밸리(VLY)에 수용될 수 있다.
이로써, 밸리(VLY)로 둘러싸인 영역에서는 애노드 패드(ANDP)와 캐소드 패드(CTDP)가 제1 보호층(PTL1)으로 커버될 수 있다. 그리고, 기판(110)의 가장자리와 밸리(VLY) 사이의 영역, 즉 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3) 각각에 배치된 애노드 패드(ANDP)와 캐소드 패드(CTDP)는 제1 보호층(PTL1)에 노출되지 않을 수 있다.
또한, 밸리(VLY)로 제1 보호층(PTL1)의 배치 범위가 한정됨으로써, 제1 보호층(PTL1)이 애노드 패드(ANDP)의 일부 및/또는 캐소드 패드(CTDP)의 일부를 덮는 불량이 방지될 수 있다.
다음, 도 32를 참조하면, 제1 보호층(PTL1)을 배치한 상태에서, 지지기판(110)의 제2 면이 노출되도록 지지기판(110)을 회전시킨 다음, 지지기판(110)의 제2 면 상에 부가 회로층(ACCL), 부가 평탄화층(141) 및 부가 절연층(142)이 배치될 수 있다. (S13)
상세히 도시되지 않았으나, 부가 회로층(ACCL)은 측면 배선(도 40의 SSL)들을 통해 회로층(120)의 신호 패드(SPD)들과 각각 전기적으로 연결되는 배면 패드(도 39의 BSPD)들, 외부의 회로 보드(도 40의 FPCB)가 접속되는 회로 보드용 패드들(미도시)과, 배면 패드(BSPD)들과 회로 보드용 패드들 사이를 각각 연결하는 배면 배선들(미도시)을 포함할 수 있다.
부가 평탄화층(141)은 지지기판(110)의 제2 면 상에 배치되고 부가 회로층(ACCL) 중 일부를 덮을 수 있다. 일 예로, 부가 평탄화층(141)은 부가 회로층(ACCL) 중 배면 패드(BSPD)들과 회로 보드용 패드들을 제외한 나머지를 덮을 수 있다.
부가 평탄화층(141)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
부가 절연층(142)은 지지기판(110)의 제2 면 상에 배치되고 부가 평탄화층(141)을 덮을 수 있다. 그리고, 부가 절연층(142)은 부가 회로층(ACCL) 중 부가 평탄화층(141) 주변의 일부를 덮을 수 있다.
부가 절연층(142)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
그리고, 백플래인 기판(101)은 지지기판(110)의 측면에 배치되고 회로층(120)의 신호 패드(PAD)와 부가 회로층(ACCL)의 배면 패드(BSPD)를 각각 전기적으로 연결하는 측면 배선(도 40의 SSL)을 더 포함할 수 있다.
이어서, 도 33을 참조하면, 지지기판(110)의 제2 면 상에 배치되는 제2 보호층(PTL2)이 마련될 수 있다. (S14)
제2 보호층(PTL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 보호층(PTL2)은 부가 절연층(142) 및 부가 회로층(ACCL)을 덮을 수 있다.
이로써, 양면에 제1 보호층(PTL1)과 제2 보호층(PTL2)으로 커버된 상태의 백플래인 기판(101)이 마련될 수 있다. 이후 백플래인 기판(101)은 발광 소자(LE)들의 실장을 실시하는 작업장으로 이송될 수 있다.
다음, 도 34를 참조하면, 백플래인 기판(101)으로부터 제1 보호층(PTL1) 및 제2 보호층(PTL2)이 제거된다. (S20) 이때, 백플래인 기판(101)의 애노드 패드(ANDP)와 캐소드 패드(CTDP)가 노출될 수 있다.
제1 보호층(PTL1)을 배치하는 단계(S12)에서, 제1 보호층(PTL1)의 배치 범위가 밸리(VLY)로 둘러싸인 영역 이내로 한정될 수 있다. 이로써, 밸리(VLY)와 지지기판(110)의 가장자리 사이에 배치되는 제1 화소들(PXS1)의 발광 영역들(EA1, EA2, EA3)에 대응한 캐소드 패드(CTDP)의 일부 및/또는 애노드 패드(ANDP)의 일부가 제1 보호층(PTL1)으로 덮이는 불량이 방지될 수 있다.
또한, 제1 보호층(PTL1)의 배치를 위한 액상 재료의 잔여물이 밸리(VLY)에 수용될 수 있다. 그러므로, 액상 재료의 마진양을 증가시킴으로써, 밸리(VLY)로 둘러싸인 영역에 배치된 캐소드 패드(CTDP) 및 애노드 패드(ANDP)가 제1 보호층(PTL1)으로 완전히 커버되는 구조가 보다 용이하게 마련될 수 있다.
따라서, 제1 보호층(PTL1)의 가장자리가 애노드 패드(ANDP) 및/또는 캐소드 패드(CTDP)와 중첩되지 않을 수 있다.
그로 인해, 제1 보호층(PTL1)을 제거하는 단계(S20)에서, 제1 보호층(PTL1)의 가장자리 일부가 애노드 패드(ANDP) 및/또는 캐소드 패드(CTDP) 상에 잔류되는 것이 미연에 방지될 수 있다.
이어서, 애노드 패드(ANDP)와 캐소드 패드(CTDP) 상에 발광 소자(LE)가 실장될 수 있다. (S30)
발광 소자(LE)를 실장하는 단계(S30)에서, 발광 소자(LE)의 제1 컨택 전극(CTE1)은 애노드 컨택 전극(ANDC)을 통해 애노드 패드(ANDP) 상에 고정되고 애노드 패드(ANDP)와 전기적으로 연결될 수 있다.
그리고, 발광 소자(LE)의 제2 컨택 전극(CTE2)은 캐소드 컨택 전극(CTDC)을 통해 캐소드 패드(CTDP) 상에 고정되고 캐소드 패드(CTDP)와 전기적으로 연결될 수 있다.
이후, 도 35의 도시와 같이, 지지기판(110)의 제1 면과 대향하고 발광 소자(LE)를 덮는 전방 커버(102)가 백플래인 기판(101)과 합착될 수 있다. (S40)
전방 커버(102)는 커버 기판(151)과, 커버 기판(151) 상에 배치되는 눈부심 방지층(152) 및 광 투과율 조절층(153)을 포함할 수 있다.
백플래인 기판(101)과 전방 커버(102) 사이에는 접착 부재(미도시)가 더 배치될 수 있다. 투광성 접착 부재(103)는 발광 소자(LE)를 덮을 수 있다. 투광성 접착 부재(103)는 투광성을 갖는 접착 재료로 이루어질 수 있다. 일 예로, 투광성 접착 부재(103)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
이상과 같이, 일 실시예에 따른 백플래인 기판(101)은 밸리(VLY)를 포함함에 따라, 제1 보호층(PTL1)이 애노드 패드(ANDP) 및/또는 캐소드 패드(CTDP) 상에 잔류되는 것이 방지될 수 있다. 이로써, 제1 보호층(PTL1)의 잔류물로 인한 발광 소자(LE)의 실장 불량이 방지될 수 있다.
한편, 일 실시예의 표시 장치(10)는 비교적 작은 베젤 너비를 포함함으로써, 타일형 표시 장치의 구현에 용이하게 적용될 수 있다.
도 36은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
타일형 표시 장치(TD)는 표시 장치들(11, 12, 13, 14: 10), 및 표시 장치들(11, 12, 13, 14) 사이의 이음부(SM)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
표시 장치들(11, 12, 13, 14)은 M(M은 양의 정수) 개의 행과 N(N은 양의 정수) 개의 열에 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
하지만, 타일형 표시 장치(TD)에서 표시 장치들(11, 12, 13, 14)의 개수와 배치는 도 36에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
표시 장치들(11, 12, 13, 14)은 서로 동일한 크기를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치들(11, 12, 13, 14)은 서로 다른 크기를 가질 수 있다.
표시 장치들(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 표시 장치들(11, 12, 13, 14)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 표시 장치들(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 표시 장치들(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 표시 장치들(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
표시 장치들(11, 12, 13, 14) 각각은 도 1 내지 도 35를 결부하여 설명한 일 실시예의 표시 장치(10)와 실질적으로 동일할 수 있다. 그러므로, 표시 장치들(11, 12, 13, 14) 각각에 대한 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 표시 장치들(11, 12, 13, 14)은 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
도 37은 도 36의 TD_C 부분을 보여주는 확대도이다.
도 37을 참조하면, 이음부(SM)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM4)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 37의 도시와 같이, 복수의 표시 장치(11, 12, 13, 14)가 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 38은 도 37의 P-P'를 보여주는 단면도이다.
도 38을 참조하면, 제1 표시 장치(11)와 제2 표시 장치(12) 각각은 백플래인 기판(101), 전방 커버(102) 및 이들 사이의 투광성 접착 부재(103)를 포함할 수 있다.
백플래인 기판(101)은 지지기판(110)과 회로층(120)과 전극층(ELEL: AND, CTD)과 뱅크층(131, 132)을 포함할 수 있다.
지지기판(110)은 그 상부에 복수의 발광 소자(LE)들이 배치되는 제1 면(FS)과, 제1 면에 반대되는 제2 면(BS)과, 제1 면 및 제2 면 사이에 배치되는 측면(SS)들을 포함할 수 있다. 일 예로, 제1 면(FS)은 상면, 제2 면(BS)은 배면 또는 하면일 수 있다.
지지기판(110)은 제1 면(FS)과 측면(SS) 사이에 배치되는 챔퍼면(CSF, chamfer side), 및 제2 면(BS)과 측면(SS) 사이에 배치되는 챔퍼면(CSB)을 더 포함할 수 있다. 챔퍼면(CSF, CSB)들은 제1 면(FS)으로부터 분리된 영역이므로, 챔퍼면(CSF, CSB) 상에는 복수의 발광 소자(LE)들이 배치되지 않는다.
챔퍼면(CSF, CSB)으로 인해, 제1 표시 장치(11)와 제2 표시 장치(12)의 지지기판(110)들이 충돌하여 파손되는 것이 방지될 수 있다.
제1 면(FS)과 제2 면(BS)이 사각형 형태로 이루어진 경우, 챔퍼면(CSF, CSB)은 제1 면(FS)과 제2 면(BS) 각각의 네 모서리에 인접하게 배치될 수 있다.
전방 커버(102)는 지지기판(110)의 제1 면(FS) 및 챔퍼면(CSF, CSB)에 마주할 수 있다.
즉, 전방 커버(140)는 제1 방향(DR1) 및 제2 방향(DR2)에서 지지기판(110)보다 큰 너비로 이루어지며, 지지기판(110)보다 돌출될 수 있다. 이에 따라, 제1 표시 장치(11)와 제2 표시 장치(12)에 있어서, 지지기판(110)들 간의 거리(GSUB)는 전방 커버(102)들 간의 거리(GCOV)보다 클 수 있다.
전방 커버(102)는 지지기판(101)의 제1 면(FS)에 대향하는 커버기판(151), 커버기판(151)과 백플래인 기판(101) 사이에 배치되는 광 투과율 조절층(152) 및 눈부심 방지층(153)을 포함할 수 있다.
백플래인 기판(101)과 전방 커버(102) 사이에 배치되는 투광성 접착 부재(103)는 발광 소자(LE)를 감싸고 뱅크층(131, 132) 상에 부착될 수 있다. 투광성 접착 부재(103)는 광을 투과시키는 투명한 접착 재료일 수 있다. 예를 들어, 투광성 접착 부재(103)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
광 투과율 조절층(153)은 투광성 접착 부재(103) 상에 부착된다. 광 투과율 조절층(153)은 제1 방향(DR1) 및 제2 방향(DR2)에서 지지기판(110)보다 큰 너비로 이루어질 수 있다.
광 투과율 조절층(153)은 회로층(120) 및 전극층(ELEL)에서 반사되는 광의 투과율을 저하시키기 위한 것이다. 이러한 광 투과율 조절층(153)에 의해 제1 표시 장치(11)와 제2 표시 장치(12)의 지지기판(110)들 사이의 간격(GSUB)이 외부에서 시인되는 것이 방지될 수 있다.
눈부심 방지층(152)은 외부 광을 난반사함으로써, 외부 광이 표시 장치(10)의 표면에서 반사되는 것을 방지하기 위한 것이다. 이러한 눈부심 방지층(152)으로 인해, 표시 장치(10)에 의한 영상의 명암비가 개선될 수 있다. 눈부심 방지층(152)은 지지기판(110)보다 큰 너비로 이루어질 수 있다.
광 투과율 조절층(153)은 위상 지연층으로 구현되고, 눈부심 방지층(152)은 편광판으로 구현될 수 있으나, 이는 단지 예시일 뿐이며, 일 실시예에 따른 전방 커버(102)의 구조는 이에 한정되지 않는다.
한편, 도 37의 제1 표시 장치(11)와 제3 표시 장치(13) 사이의 단면, 제3 표시 장치(13)와 제4 표시 장치(14) 사이의 단면 및 제2 표시 장치(12)와 제4 표시 장치(14) 사이의 단면은 별도로 도시되지 않았으나, 도 38에 의해 예시된 제1 표시 장치(11)와 제2 표시 장치(12) 사이의 단면과 실질적으로 동일하므로, 이에 대한 설명을 생략한다.
도 39는 도 36의 TD_B 부분의 배면을 보여주는 레이아웃 도이다. 도 40은 도 36의 Q-Q'를 보여주는 단면도이다.
도 39는 설명의 편의를 위해 복수의 표시 장치(11, 12, 13, 14) 중 어느 하나의 표시 장치(10)의 제2 면(즉, 지지기판(110)의 배면(BS))과 이에 배치된 배면 패드(BSPD)들을 도시한다.
도 39를 참조하면, 어느 하나의 표시 장치(10)는 지지기판(110)의 제2 면(BS)의 가장자리에 나란하게 배열된 배면 패드(BSPD)들을 더 포함할 수 있다.
도 40을 참조하면, 어느 하나의 표시 장치(10)는 지지기판(110)의 제1 면(FS)의 가장자리 상에 배치되는 신호 패드(SPD), 지지기판(110)의 배면에 배치되는 배면 패드(BSPD), 지지기판(110)의 측면에 배치되고 신호 패드(SPD)와 배면 패드(BSPD)를 전기적으로 연결하는 측면 배선(SSL), 지지기판(110)의 측면에 배치되고 측면 배선(SSL)을 덮는 오버코트층(OCL), 지지기판(110)의 제2 면(BS)에 배치되고 배면 패드(BSPD)와 전기적으로 연결되는 배면 연결 배선(BCL), 배면 연결 배선(BCL)과 전기적으로 연결되고 회로 보드(FPCB)가 접속되는 회로 보드용 패드(BDSPD), 지지기판(110)의 제2 면(BS) 상에 배치되는 부가 평탄화층(141), 부가 평탄화층(141)을 덮는 부가 절연층(142), 및 회로 보드용 패드(BDSPD)와 회로 보드(CBD)를 상호 전기적으로 연결하고 고정하는 도전성 접착 부재(CAM)를 더 포함할 수 있다.
신호 패드(SPD)는 배면 패드(BSPD)와 일대일로 대응될 수 있다.
신호 패드(SPD)는 회로층(120)의 배선들 각각과 전기적으로 연결될 수 있다.
일 예로, 데이터 배선(DL: PWM_DL, PAM_DL) 각각은 제1 평탄화층(125) 상의 제4 도전층(CDL4)으로 이루어지고 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다.
신호 패드(SPD)는 순차 적층된 제1 패드층(PDL1)과 제2 패드층(PDL2)을 포함할 수 있다. 예를 들어, 제1 패드층(PDL1)은 제5 도전층(CDL5)과 동일층으로 이루어지고, 제2 패드층(PDL2)은 전극층(ELEL)과 동일층으로 이루어질 수 있으나, 이는 단지 예시일 뿐이며, 일 실시예에 따른 신호 패드(SPD)의 구조는 이에 한정되지 않는다.
측면 배선(SSL)은 지지기판(110)의 제1 면(FS), 제1 면(FS)에 이어지는 상측 챔퍼면(CSF), 측면(SS), 제2 면(BS)에 이어지는 하측 챔퍼면(CSB) 및 제2 면(BS) 상에 배치될 수 있다. 즉, 측면 배선(SSL)은 상측 챔퍼면(CSF), 측면(SS) 및 하측 챔퍼면(CSB)에 접촉될 수 있다.
측면 배선(SSL)의 일단은 제1 면(FS)에서 신호 패드(SPD) 상에 배치되고 신호 패드(SPD)와 전기적으로 연결될 수 있다. 측면 배선(SSL)의 다른 일단은 제2 면(BS)에서 배면 패드(BSPD) 상에 배치되고 배면 패드(BSPD)와 전기적으로 연결될 수 있다.
이로써, 신호 패드(SPD)와 배면 패드(BSPD)는 측면 배선(SSL)을 통해 전기적으로 연결될 수 있다.
오버코트층(OCL)은 지지기판(110)의 제1 면(FS), 제1 면(FS)에 이어지는 상측 챔퍼면(CSF), 측면(SS), 제2 면(BS)에 이어지는 하측 챔퍼면(CSB) 및 제2 면(BS) 상에 배치되고, 측면 배선(SSL)들을 덮는다.
오버코트층(OCL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
배면 패드(BSPD)는 지지기판(110)의 제2 면(BS)의 가장자리에 나란하게 배열될 수 있다. 배면 패드(BSPD)는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전 산화물(transparent conductive oxide)로 형성될 수 있다.
배면 연결 배선(BCL)들은 기판(110)의 제2 면(BS) 상에 배치될 수 있다. 배면 연결 배선(BCL)들은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
배면 연결 배선(BCL)의 일단은 배면 패드(BSPD)과 전기적으로 연결될 수 있다.
부가 평탄화층(141)은 지지기판(110)의 제2 면(BS) 상에 배치된다.
부가 평탄화층(141)은 부가 회로층(ACCL) 중 배면 패드(BSPD) 및 회로 보드용 패드(BDSPD)를 제외한 일부를 평평하게 덮을 수 있다.
부가 평탄화층(141)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
부가 절연층(142)은 지지기판(110)의 제2 면(BS) 상에 배치되고, 부가 평탄화층(141)을 덮는다. 여기서, 배면 패드(BSPD) 및 회로 보드용 패드(BDSPD)는 부가 절연층(142)으로 덮이지 않는다.
부가 절연층(142)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
회로 보드(FPCB)는 지지기판(110)의 제2 면(BS) 상에 마주하고, 도전성 접착 부재(CAM)를 통해 회로 보드용 패드(BDSPD)들에 연결될 수 있다. 회로 보드(FPCB)는 연성 필름으로 구현될 수 있다.
도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
도 41은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 41은 설명의 편의를 위해 표시 장치들(11, 12, 13, 14) 중 어느 하나인 제1 표시 장치(11)와 호스트 시스템(HOST)을 도시한다.
도 41을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(510), 신호처리부(520), 디스플레이부(530), 스피커(540), 사용자 입력부(550), HDD(560), 네트워크 통신부(570), UI 생성부(580) 및 제어부(590)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터(ODATA)를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터(ODATA)를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대응하여, 원본 비디오 데이터(ODATA)를 제1 영상에 대응되는 제1 비디오 데이터(DATA1), 제2 영상에 대응되는 제2 비디오 데이터(DATA2), 제3 영상에 대응되는 제3 비디오 데이터(DATA3), 및 제4 영상에 대응되는 제4 비디오 데이터(DATA4)로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터(DATA1)를 제1 표시 장치(11)에 전송하고, 제2 비디오 데이터(DATA2)를 제2 표시 장치(12)에 전송하고, 제3 비디오 데이터(DATA3)를 제3 표시 장치(13)에 전송하고, 제4 비디오 데이터(DATA4)를 제4 표시 장치(14)에 전송할 수 있다.
제1 표시 장치(11)는 제1 비디오 데이터(DATA1)에 따라 제1 영상을 표시하고, 제2 표시 장치(12)는 제2 비디오 데이터(DATA2)에 따라 제2 영상을 표시하며, 제3 표시 장치(13)는 제3 비디오 데이터(DATA3)에 따라 제3 영상을 표시하고, 제4 표시 장치(14)는 제4 비디오 데이터(DATA4)에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(11, 12, 13, 14)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(11)는 방송 튜닝부(510), 신호처리부(520), 디스플레이부(530), 스피커(540), 사용자 입력부(550), HDD(560), 네트워크 통신부(570), UI 생성부(580) 및 제어부(590)를 포함할 수 있다.
방송 튜닝부(510)는 제어부(590)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(510)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(510)에 의해 복조된 방송 신호는 신호처리부(520)에 의해 처리되어 디스플레이부(530) 및 스피커(540)로 출력된다. 여기서, 신호처리부(520)는 디멀티플렉서(521), 비디오 디코더(522), 비디오 처리부(523), 오디오 디코더(524) 및 부가 데이터 처리부(525)를 포함할 수 있다.
디멀티플렉서(521)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)에 의해 복원된다. 이때, 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(523)에 의해 디스플레이부(530)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(540)로 출력된다.
디스플레이부(530)는 영상이 표시되는 표시 패널(100)과 표시 패널(100)의 구동을 제어하는 패널 구동부를 포함한다.
사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치(DV2~DV4)와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
HDD(560)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(570)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(570)는 안테나 전극(AE)들을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(570)는 안테나 전극(AE)들을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있다. 안테나 전극(AE)들은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
또한, 제1 내지 제4 표시 장치들(11, 12, 13, 14) 각각은 도 31과 같이 안테나 전극(AE)들을 포함함으로써, 서로 무선 신호를 송수신할 수 있다. 제1 표시 장치(11)는 제1 무선 신호(RS1)를 송신할 수 있으며, 제2 내지 제4 표시 장치들(12, 13, 14)은 제1 무선 신호(RS1)를 수신할 수 있다. 또한, 제2 표시 장치(12)는 제2 무선 신호(RS2)를 송신할 수 있으며, 제1, 제3 및 제4 표시 장치들(11, 13, 14)은 제2 무선 신호(RS2)를 수신할 수 있다. 또한, 제3 표시 장치(13)는 제3 무선 신호(RS3)를 송신할 수 있으며, 제1, 제2 및 제4 표시 장치들(11, 12, 14)은 제3 무선 신호(RS3)를 수신할 수 있다. 또한, 제4 표시 장치(14)는 제4 무선 신호(RS4)를 송신할 수 있으며, 제1 내지 제3 표시 장치들(11, 12, 13)은 제4 무선 신호(RS4)를 수신할 수 있다.
UI 생성부(580)는 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(12, 13, 14)과 무선 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(12, 13, 14)과 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(590)는 제1 표시 장치(11)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(590)는 사용자 입력부(550)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(570)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 11, 12, 13, 14: 표시 장치
PXS1: 제1 화소들 PXS2: 제2 화소들
VLY: 밸리 PX: 화소
PXD: 화소구동부 SP1, SP2, SP3: 서브 화소들
EA1, EA2, EA3: 발광 영역들 101: 백플래인 기판
110: 지지기판 120: 회로층
AND: 애노드 전극 CTD: 캐소드 전극
ANDP: 애노드 패드 CTDP: 캐소드 패드
ANDC: 애노드 컨택 전극 CTDC: 캐소드 컨택 전극
131, 132: 뱅크층 131: 뱅크 평탄화층
132: 뱅크 절연층 LE: 발광 소자
BSUB: 베이스 기판 NSEM: n형 반도체
MQW: 활성층 PSEM: p형 반도체
CTE1, 2: 제1, 제2 컨택 전극 100: 표시 패널
SCDR: 스캔 구동부 200: 소스 구동부
300: 타이밍 제어부 400: 전원 공급부
GWL: 스캔 기입 배선 GIL: 스캔 초기화 배선
GCL: 스캔 제어 배선 SWL: 스윕 신호 배선
PWEL: PWM 발광 배선 PAEL: PAM 발광 배선
DL_PWM: PWM 데이터 배선 DL_PAM: PAM 데이터 배선
DATA: 디지털 비디오 데이터 TS: 타이밍 신호
DCS: 소스 제어 신호 VDD1, 2: 제1, 제2 전원 전압
VSS: 제3 전원 전압 VINT: 초기화 전압
VGH, VGL: 게이트 레벨 전압들
PDU1, PDU2, PDU3: 제1, 제2, 제3 화소 구동 회로부
VDL1: 제1 전원 배선 VDL2: 제2 전원 배선
VIL: 초기화 전압 배선 VSL: 제3 전원 배선
VGHL: 게이트 전압 배선 TSTL: 테스트 신호 배선
VSAL: 제3 전원 보조 배선
VDL11: 제1 전원 메인 배선 VDL12: 제1 전원 서브 배선
T1~T19: 제1 내지 제19 트랜지스터
PC1, PC2, PC3: 제1, 제2, 제3 커패시터
N1, N2, N3: 제1, 제2, 제3 노드
SEL: 반도체층 CH: 채널
S: 소스 전극 D: 드레인 전극
CDL1, CDL2, CDL3, CDL4: 제1, 제2, 제3, 제4 도전층
G: 게이트 전극
CE1, CE2, CE3: 제1, 제2, 제3 커패시터 전극
CE4, CE5, CE6: 제4, 제5, 제6 커패시터 전극
DCE1, DCE2: 제1, 제2 데이터 연결 전극
CCE1~CCE8: 제1 내지 제8 연결 전극
ANDE1: 제1 애노드 연결 전극 VDCE: 제2 전원 연결 전극
CDL5: 제2 도전층 ANDE2: 제2 애노드 연결 전극
ELEL: 전극층
122, 123: 제1, 제2 게이트 절연층
124: 층간 절연층
125, 126, 127: 제1, 제2, 제3 평탄화층
125', 126', 127': 제1, 제2, 제3 보조 절연층
VLYP1: 제1 밸리부 VLYP2, VLYP2': 제2 밸리부
VLYP3, VLYP3', VLYP3": 제3 밸리부
PTL1, PTL2: 제1, 제2 보호층
ACCL: 부가 회로층 141: 부가 평탄화층
142: 부가 절연층 FPCB: 회로 보드
CAM: 도전성 접착 부재 102: 전방 커버
151: 커버 기판 152: 눈부심 방지층
153: 광 투과율 조절층 103: 투광성 접착 부재
TD: 타일형 표시 장치 SM: 이음부
PX1, PX2, PX3, PX4: 제1, 제2, 제3, 제4 화소

Claims (44)

  1. 서브 화소들을 포함한 표시 장치의 백플래인 기판에 있어서,
    지지기판;
    상기 지지기판의 제1 면 상에 배치되고 상기 서브 화소들에 각각 대응한 화소구동부들을 포함하는 회로층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함하는 전극층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층; 및
    상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함하는 백플래인 기판.
  2. 제1 항에 있어서,
    상기 표시 장치는 상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함하고,
    상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함하며,
    상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태인 백플레인 기판.
  3. 제2 항에 있어서,
    상기 회로층은
    상기 지지기판의 제1 면 상에 배치되는 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
    상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
    상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
    상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층;
    상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층; 및
    상기 제5 도전층을 덮는 제3 평탄화층을 포함하고,
    상기 전극층은 상기 제3 평탄화층 상에 배치되며,
    상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함하는 백플래인 기판.
  4. 제3 항에 있어서,
    상기 뱅크 절연층은 무기절연재료로 이루어지고, 상기 서브 화소들 각각의 발광 영역의 가장자리로 연장되어 상기 애노드 전극의 가장자리 일부 및 상기 캐소드 전극의 가장자리 일부를 덮는 백플래인 기판.
  5. 제3 항에 있어서,
    상기 회로층은
    상기 화소구동부들에 제1 전원을 전달하는 제1 전원 배선; 및
    상기 화소구동부들에 제2 전원을 전달하는 제2 전원 배선을 더 포함하고,
    상기 전극층은 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함하며,
    상기 밸리는 상기 제3 전원 배선과 중첩되고 상기 뱅크 평탄화층을 관통하는 제1 밸리부를 포함하고,
    상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접하는 백플래인 기판.
  6. 제5 항에 있어서,
    상기 제5 도전층은 상기 제2 전원 배선을 포함하고,
    상기 밸리는 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 더 포함하는 백플래인 기판.
  7. 제6 항에 있어서,
    상기 제2 밸리부 및 상기 제3 밸리부 각각은 상기 뱅크 평탄화층을 관통하는 백플래인 기판.
  8. 제6 항에 있어서,
    상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통하고,
    상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접하는 백플래인 기판.
  9. 제8 항에 있어서,
    상기 제3 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통하는 백플래인 기판.
  10. 제8 항에 있어서,
    상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통하는 백플래인 기판.
  11. 제5 항에 있어서,
    상기 전극층은
    상기 애노드 전극 상에 배치되는 애노드 패드; 및
    상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함하고,
    상기 서브 화소들 각각의 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자이고, 상기 애노드 패드 및 상기 캐소드 패드 상에 실장되는 백플래인 기판.
  12. 제5 항에 있어서,
    상기 서브 화소들 각각의 화소구동부는 상기 서브 화소들 각각의 애노드 전극과 전기적으로 연결되며,
    상기 회로층은
    스캔 기입 신호를 전달하는 스캔 기입 배선;
    스캔 초기화 신호를 전달하는 스캔 초기화 배선;
    스윕 신호를 전달하는 스윕 신호 배선;
    제1 데이터 전압을 전달하는 제1 데이터 배선; 및
    제2 데이터 전압을 전달하는 제2 데이터 배선을 더 포함하고,
    상기 화소구동부들 중 하나의 화소구동부는
    상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부;
    상기 제2 데이터 전압에 따라 상기 애노드 전극으로 전달되는 구동 전류를 생성하는 제2 화소 구동 회로부; 및
    상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 상기 애노드 전극에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함하며,
    상기 제1 화소 구동 회로부는,
    상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 연결하는 제4 트랜지스터; 및
    상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 백플래인 기판.
  13. 제12 항에 있어서,
    상기 회로층은
    게이트 레벨 전압을 전달하는 게이트 전압 배선;
    제1 발광 신호를 전달하는 제1 발광 배선; 및
    스캔 제어 신호를 전달하는 스캔 제어 배선을 더 포함하고,
    상기 제1 화소 구동 회로부는,
    상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터; 및
    상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 게이트 전압 배선에 연결하는 제7 트랜지스터를 더 포함하는 백플래인 기판.
  14. 제13 항에 있어서,
    상기 제2 화소 구동 회로부는
    상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터; 및
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함하는 백플래인 기판.
  15. 제14 항에 있어서,
    상기 제2 화소 구동 회로부는,
    상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터; 및
    상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함하는 백플래인 기판.
  16. 제15 항에 있어서,
    상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결되고,
    상기 제3 화소 구동 회로부는
    상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
    상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터; 및
    상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 백플래인 기판.
  17. 제16 항에 있어서,
    상기 반도체층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함하고,
    상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극과, 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제2 및 제3 커패시터 전극을 포함하며,
    상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제4, 제5 및 제6 커패시터 전극을 포함하고,
    상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 스윕 신호 배선, 상기 게이트 전압 배선, 상기 스캔 제어 배선을 포함하며,
    상기 제4 도전층은 상기 제1 데이터 배선 및 상기 제2 데이터 배선을 포함하고,
    상기 제5 도전층은 상기 제2 전원 배선을 포함하며,
    상기 제1 전원 배선은 상기 제3 도전층으로 이루어지고 제1 방향으로 연장되는 제1 전원 메인 배선과, 상기 제4 도전층으로 이루어지고 제2 방향으로 연장되며 상기 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함하고,
    상기 제3 도전층은 상기 제3 전원이 인가되는 제3 전원 보조 배선을 더 포함하는 백플래인 기판.
  18. 제17 항에 있어서,
    상기 제4 도전층은 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제1 전원 메인 배선으로부터 이격되고, 상기 제17 트랜지스터, 상기 제18 트랜지스터 및 상기 제19 트랜지스터와 전기적으로 연결되는 제1 애노드 연결 전극을 더 포함하고,
    상기 제5 도전층은 상기 제2 전원 배선으로부터 이격되고 상기 제1 애노드 연결 전극과 전기적으로 연결되는 제2 애노드 연결 전극을 더 포함하며,
    상기 애노드 전극은 상기 제2 애노드 연결 전극과 전기적으로 연결되는 백플래인 기판.
  19. 제3 항에 있어서,
    상기 회로층은
    상기 제1 평탄화층과 상기 제4 도전층 사이에 배치되고 무기절연재료로 이루어지는 제1 보조 절연층;
    상기 제2 평탄화층과 상기 제5 도전층 사이에 배치되고 상기 무기절연재료로 이루어지는 제2 보조 절연층; 및
    상기 제3 평탄화층과 상기 전극층 사이에 배치되고 상기 무기절연재료로 이루어지는 제3 보조 절연층을 더 포함하는 백플래인 기판.
  20. 서브 화소들에 각각 대응한 화소구동부들 및 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함한 백플래인 기판; 및
    상기 서브 화소들의 발광 영역들에 각각 대응되고 상기 애노드 전극과 상기 캐소드 전극 상에 실장되는 발광 소자들을 포함하고,
    상기 백플래인 기판은
    지지기판;
    상기 지지기판의 제1 면 상에 배치되고 상기 화소구동부들을 포함하는 회로층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 애노드 전극과 상기 캐소드 전극을 포함하는 전극층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층; 및
    상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함하고,
    상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함하며,
    상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태인 표시 장치.
  22. 제21 항에 있어서,
    상기 회로층은
    상기 지지기판의 제1 면 상에 배치되는 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
    상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
    상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
    상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층;
    상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층; 및
    상기 제5 도전층을 덮는 제3 평탄화층을 포함하고,
    상기 전극층은 상기 제3 평탄화층 상에 배치되며,
    상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함하고,
    상기 뱅크 절연층은 무기절연재료로 이루어지고, 상기 서브 화소들 각각의 발광 영역의 가장자리로 연장되어 상기 애노드 전극의 가장자리 일부 및 상기 캐소드 전극의 가장자리 일부를 덮는 표시 장치.
  23. 제22 항에 있어서,
    상기 회로층은
    상기 화소구동부들에 제1 전원을 전달하는 제1 전원 배선; 및
    상기 화소구동부들에 제2 전원을 전달하는 제2 전원 배선을 더 포함하고,
    상기 전극층은 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함하며,
    상기 제5 도전층은 상기 제2 전원 배선을 포함하고,
    상기 밸리는 상기 제3 전원 배선과 중첩되는 제1 밸리부, 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 포함하며,
    상기 제1 밸리부는 상기 뱅크 평탄화층을 관통하고,
    상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통하고,
    상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접하는 표시 장치.
  25. 제23 항에 있어서,
    상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통하는 표시 장치.
  26. 제23 항에 있어서,
    상기 발광 소자는
    베이스 기판;
    상기 베이스 기판의 일면 상에 배치되는 제1 반도체;
    상기 제1 반도체의 일부 상에 배치되는 활성층;
    상기 활성층 상에 배치되고 상기 제1 반도체와 상이한 도전형인 제2 반도체;
    상기 제1 반도체의 다른 일부 상에 배치되는 제1 컨택 전극; 및
    상기 제2 반도체 상에 배치되는 제2 컨택 전극을 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 전극층은
    상기 애노드 전극 상에 배치되는 애노드 패드; 및
    상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함하고,
    상기 애노드 패드는 애노드 컨택 전극을 통해 상기 제1 컨택 전극과 전기적으로 연결되며,
    상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 제2 컨택 전극과 전기적으로 연결되는 표시 장치.
  28. 제23 항에 있어서,
    상기 서브 화소들 각각의 화소구동부는 상기 서브 화소들 각각의 애노드 전극과 전기적으로 연결되며,
    상기 회로층은
    스캔 기입 신호를 전달하는 스캔 기입 배선;
    스캔 초기화 신호를 전달하는 스캔 초기화 배선;
    스윕 신호를 전달하는 스윕 신호 배선;
    제1 데이터 전압을 전달하는 제1 데이터 배선; 및
    제2 데이터 전압을 전달하는 제2 데이터 배선을 더 포함하고,
    상기 화소구동부들 중 하나의 화소구동부는
    상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부;
    상기 제2 데이터 전압에 따라 상기 애노드 전극으로 전달되는 구동 전류를 생성하는 제2 화소 구동 회로부; 및
    상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 상기 애노드 전극에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함하며,
    상기 제1 화소 구동 회로부는,
    상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극을 연결하는 제4 트랜지스터; 및
    상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
  29. 제28 항에 있어서,
    상기 회로층은
    게이트 레벨 전압을 전달하는 게이트 전압 배선;
    제1 발광 신호를 전달하는 제1 발광 배선; 및
    스캔 제어 신호를 전달하는 스캔 제어 배선을 더 포함하고,
    상기 제1 화소 구동 회로부는,
    상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터; 및
    상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 게이트 전압 배선에 연결하는 제7 트랜지스터를 더 포함하는 표시 장치.
  30. 제29 항에 있어서,
    상기 제2 화소 구동 회로부는
    상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터; 및
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함하는 표시 장치.
  31. 제30 항에 있어서,
    상기 제2 화소 구동 회로부는,
    상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터; 및
    상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함하는 표시 장치.
  32. 제31 항에 있어서,
    상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결되고,
    상기 제3 화소 구동 회로부는
    상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
    상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터; 및
    상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 표시 장치.
  33. 제32 항에 있어서,
    상기 반도체층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함하고,
    상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극과, 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제2 및 제3 커패시터 전극을 포함하며,
    상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제4, 제5 및 제6 커패시터 전극을 포함하고,
    상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 스윕 신호 배선, 상기 게이트 전압 배선, 상기 스캔 제어 배선을 포함하며,
    상기 제4 도전층은 상기 제1 데이터 배선 및 상기 제2 데이터 배선을 포함하고,
    상기 제5 도전층은 상기 제2 전원 배선을 포함하며,
    상기 제1 전원 배선은 상기 제3 도전층으로 이루어지고 제1 방향으로 연장되는 제1 전원 메인 배선과, 상기 제4 도전층으로 이루어지고 제2 방향으로 연장되며 상기 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함하고,
    상기 제3 도전층은 상기 제3 전원이 인가되는 제3 전원 보조 배선을 더 포함하는 표시 장치.
  34. 제33 항에 있어서,
    상기 제4 도전층은 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제1 전원 메인 배선으로부터 이격되고, 상기 제17 트랜지스터, 상기 제18 트랜지스터 및 상기 제19 트랜지스터와 전기적으로 연결되는 제1 애노드 연결 전극을 더 포함하고,
    상기 제5 도전층은 상기 제2 전원 배선으로부터 이격되고 상기 제1 애노드 연결 전극과 전기적으로 연결되는 제2 애노드 연결 전극을 더 포함하며,
    상기 애노드 전극은 상기 제2 애노드 연결 전극과 전기적으로 연결되는 표시 장치.
  35. 제23 항에 있어서,
    상기 백플래인 기판은
    상기 지지기판의 제2 면 상에 배치되는 부가 회로층;
    상기 지지기판의 제2 면의 일부 상에 배치되고 상기 부가 회로층의 일부를 덮는 부가 평탄화층;
    상기 지지기판의 제2 면 상에 배치되며 상기 부가 평탄화층을 덮고 상기 무기절연재료로 이루어지는 부가 절연층;
    상기 지지기판의 측면에 배치되고 상기 회로층과 상기 부가 회로층 사이를 전기적으로 연결하는 측면 배선; 및
    상기 측면 배선을 덮는 오버코트층을 더 포함하고,
    상기 백플래인 기판의 일면은 상기 뱅크층 상에 배치되는 제1 보호층으로 덮이고, 상기 백플래인 기판의 다른 일면은 상기 부가 절연층 상에 배치되는 제2 보호층으로 덮이며,
    상기 제1 보호층은 상기 밸리로 둘러싸인 영역 내에 배치되는 표시 장치.
  36. 상호 나란하게 배열된 표시 장치들과, 상기 표시 장치들 사이에 배치되는 이음부를 포함하며,
    상기 표시 장치들 중 하나의 표시 장치는
    서브 화소들에 각각 대응한 화소구동부들 및 상기 서브 화소들 각각의 발광 영역에 대응되는 애노드 전극과 캐소드 전극을 포함한 백플래인 기판; 및
    상기 서브 화소들의 발광 영역들에 각각 대응되고 상기 애노드 전극과 상기 캐소드 전극 상에 실장되는 발광 소자들을 포함하고,
    상기 백플래인 기판은
    지지기판;
    상기 지지기판의 제1 면 상에 배치되고 상기 화소구동부들을 포함하는 회로층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 애노드 전극과 상기 캐소드 전극을 포함하는 전극층;
    상기 회로층 상에 배치되고 상기 서브 화소들 각각의 발광 영역 주변에 대응되는 뱅크층; 및
    상기 지지기판의 가장자리로부터 이격되고 적어도 상기 뱅크층을 관통하는 밸리를 포함하는 타일형 표시 장치.
  37. 제36 항에 있어서,
    상기 하나의 표시 장치는 상기 서브 화소들 중 상호 인접한 둘 이상의 서브 화소들을 각각 포함하는 화소들을 더 포함하고,
    상기 화소들은 상기 지지기판의 가장자리에 가장 인접한 제1 화소들과, 상기 제1 화소들과 인접한 제2 화소들을 포함하며,
    상기 밸리는 상기 제1 화소들의 발광 영역들과 상기 제2 화소들의 발광 영역들 사이의 경계에 배치되고 상기 지지기판의 가장자리와 닮은 형태인 타일형 표시 장치.
  38. 제37 항에 있어서,
    상기 회로층은
    상기 지지기판의 제1 면 상에 배치되는 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
    상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
    상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
    상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층;
    상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층; 및
    상기 제5 도전층을 덮는 제3 평탄화층을 포함한 구조로 이루어지며,
    상기 뱅크층은 상기 회로층 상에 배치되는 뱅크 평탄화층과, 상기 뱅크 평탄화층을 덮는 뱅크 절연층을 포함하고,
    상기 제3 도전층은 제1 전원을 전달하고 제1 방향으로 연장되는 제1 전원 메인 배선을 포함하며,
    상기 제4 도전층은 상기 제1 방향에 교차하는 제2 방향으로 연장되고 제1 전원 메인 배선과 전기적으로 연결되는 제1 전원 서브 배선을 포함하며,
    상기 제5 도전층은 제2 전원을 전달하는 제2 전원 배선을 포함하고,
    상기 전극층은 상기 제3 평탄화층 상에 배치되며 상기 서브 화소들 각각의 캐소드 전극과 연결되는 제3 전원 배선을 더 포함하고,
    상기 밸리는 상기 제3 전원 배선과 중첩되는 제1 밸리부, 상기 제2 전원 배선과 중첩되는 제2 밸리부, 및 상기 제1 밸리부와 상기 제2 밸리부를 제외한 나머지인 제3 밸리부를 포함하며,
    상기 제1 밸리부는 상기 뱅크 평탄화층을 관통하고,
    상기 제3 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제1 밸리부를 통해 상기 뱅크 절연층과 접하는 타일형 표시 장치.
  39. 제38 항에 있어서,
    상기 제2 밸리부는 상기 뱅크 평탄화층 및 상기 제3 평탄화층을 관통하고,
    상기 제2 전원 배선 중 상기 제1 화소들과 상기 제2 화소들 사이에 배치된 일부는 상기 제2 밸리부를 통해 상기 뱅크 절연층과 접하는 타일형 표시 장치.
  40. 제38 항에 있어서,
    상기 제3 밸리부는 상기 뱅크 평탄화층, 상기 제3 평탄화층 및 상기 제2 평탄화층을 관통하는 타일형 표시 장치.
  41. 제38 항에 있어서,
    상기 발광 소자는
    베이스 기판;
    상기 베이스 기판의 일면 상에 배치되는 제1 반도체;
    상기 제1 반도체의 일부 상에 배치되는 활성층;
    상기 활성층 상에 배치되고 상기 제1 반도체와 상이한 도전형인 제2 반도체;
    상기 제1 반도체의 다른 일부 상에 배치되는 제1 컨택 전극; 및
    상기 제2 반도체 상에 배치되는 제2 컨택 전극을 포함하며,
    상기 전극층은
    상기 애노드 전극 상에 배치되는 애노드 패드; 및
    상기 캐소드 전극 상에 배치되는 캐소드 패드를 더 포함하고,
    상기 애노드 패드는 애노드 컨택 전극을 통해 상기 제1 컨택 전극과 전기적으로 연결되며,
    상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 제2 컨택 전극과 전기적으로 연결되는 타일형 표시 장치.
  42. 제38 항에 있어서,
    상기 백플래인 기판은
    상기 지지기판의 제1 면에 배치되는 신호 패드;
    상기 지지기판의 상기 제1 면에 반대면인 제2 면에 배치되는 배면 패드;
    상기 지지기판의 측면에 배치되고 상기 신호 패드와 상기 배면 패드 사이를 전기적으로 연결하는 측면 배선; 및
    상기 지지기판의 상기 제2 면에 배치되고 상기 배면 패드와 전기적으로 연결되는 배면 연결 배선을 더 포함하고,
    상기 배면 연결 배선은 도전성 접착 부재를 통해 회로 보드와 전기적으로 연결되는 타일형 표시 장치.
  43. 제38 항에 있어서,
    상기 지지기판은 유리로 이루어지는 타일형 표시 장치.
  44. 제38 항에 있어서,
    상기 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열되는 타일형 표시 장치.
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