KR20230116657A - 표시 장치 및 타일형 표시 장치 - Google Patents

표시 장치 및 타일형 표시 장치 Download PDF

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KR20230116657A
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엄태종
양희원
이재필
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판의 제1 면 상의 신호 라인, 상기 신호 라인 상에 배치되며, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 발광 소자, 상기 기판의 제2 면 상에 배치되고 상기 신호 라인과 전기적으로 연결된 연결 라인, 및 상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 분리된 도전 라인들을 포함하며, 상기 도전 라인들은 제1 도전층, 및 상기 제1 도전층을 커버하는 제2 도전층을 포함한다.

Description

표시 장치 및 타일형 표시 장치 {DISPLAY DEVICE AND TILED DISPLAY DEVICE}
본 발명은 표시 장치 및 타일형 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 정전기를 방전시킬 수 있는 표시 장치 및 타일형 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는 기판의 제1 면 상의 신호 라인, 상기 신호 라인 상에 배치되며, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 발광 소자, 상기 기판의 제2 면 상에 배치되고 상기 신호 라인과 전기적으로 연결된 연결 라인, 및 상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 분리된 도전 라인들을 포함하며, 상기 도전 라인들은 제1 도전층, 및 상기 제1 도전층을 커버하는 제2 도전층을 포함한다.
상기 도전 라인들은, 제1 방향으로 연장하는 제1 도전 라인, 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 포함할 수 있다.
상기 제2 도전층은 상기 제1 도전층 상에 직접 배치될 수 있다.
상기 제2 도전층은 투명 금속 물질을 포함할 수 있다.
상기 발광 소자는, 상기 제1 반도체층 상의 제1 전극, 및 상기 제2 반도체층 상의 제2 전극을 더 포함할 수 있다.
상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
상기 표시 장치는 상기 연결 라인과 전기적으로 연결된 패드 전극을 더 포함할 수 있다.
상기 패드 전극은, 제1 패드 전극층, 및 상기 제1 패드 전극층 상의 제2 패드 전극층을 포함할 수 있다.
상기 제2 도전층은 상기 제2 패드 전극층과 동일한 층에 배치될 수 있다.
상기 제1 도전층은 상기 연결 라인과 동일한 층에 배치될 수 있다.
상기 표시 장치는 상기 기판의 상기 제1 면과 상기 제2 면 사이의 측면 상에 배치되며, 상기 신호 라인과 상기 연결 라인을 전기적으로 연결하는 측면 라인을 더 포함할 수 있다.
본 발명의 실시예들에 따른 타일형 표시 장치는 표시 장치들, 및 상기 표시 장치들 사이의 이음부를 포함하고, 상기 표시 장치들 중에서 제1 표시 장치는, 기판의 제1 면 상의 신호 라인, 상기 신호 라인 상에 배치되며, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 발광 소자, 상기 기판의 제2 면 상에 배치되고 상기 신호 라인과 전기적으로 연결된 연결 라인, 및 상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 분리되며 서로 교차하는 도전 라인들을 포함한다.
상기 제1 표시 장치는 상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 전기적으로 연결된 패드 전극을 더 포함할 수 있다.
상기 패드 전극은, 제1 패드 전극층, 및 상기 제1 패드 전극층 상의 제2 패드 전극층을 포함할 수 있다.
상기 도전 라인들은 상기 제1 패드 전극층과 동일한 층에 배치되는 제1 도전층을 포함할 수 있다.
상기 도전 라인들은 상기 제1 도전층을 커버하며 상기 제2 패드 전극층과 동일한 층에 배치되는 제2 도전층을 더 포함할 수 있다.
상기 도전 라인들은 상기 패드 전극과 접할 수 있다.
상기 제1 표시 장치는 상기 기판의 상기 제1 면과 상기 제2 면 사이의 측면 상에 배치되고, 상기 신호 라인과 상기 연결 라인을 전기적으로 연결하는 측면 라인을 더 포함할 수 있다.
상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
상기 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 실시예에 의하면, 표시 장치의 배면에 형성된 도전 라인들을 통해 표시 장치로 유입된 정전기를 확산시켜 방전시킬 수 있으므로, 정전기로 인한 손상을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도들이다.
도 3 및 도 4는 도 1의 화소를 개략적으로 나타내는 평면도들이다.
도 5는 도 1의 표시 장치를 개략적으로 나타내는 평면도이다.
도 6은 도 5의 표시 장치에 포함된 화소 회로 및 스테이지 간의 연결 관계를 개략적으로 나타내는 도면이다.
도 7은 도 3의 서브 화소를 개략적으로 나타내는 단면도이다.
도 8은 실시예에 따른 표시 장치를 포함하는 타일형 표시 장치를 개략적으로 나타내는 평면도이다.
도 9는 도 8의 AA 영역을 개략적으로 나타내는 평면도이다.
도 10은 도 9의 A-A' 선을 따라 자른 단면도이다.
도 11 내지 도 16은 도 8의 BB 영역을 개략적으로 나타내는 평면도들이다.
도 17 및 도 18은 실시예에 따른 도전 라인을 개략적으로 나타내는 평면도들이다.
도 19는 도 11의 E-E' 선을 기준으로 자른 단면도이다.
도 20 및 도 21은 도 12의 도전 라인을 개략적으로 나타내는 단면도들이다.
도 22는 실시예에 따른 타일형 표시 장치를 개략적으로 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 회로도를 기준으로 사용된 "연결"은 전기적 연결을 의미하고, 단면도 및 평면도를 기준으로 사용된 "연결"은 물리적 연결을 의미할 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1 및 도 2는 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도들이다. 도 1에는 화소(PX)가 위치하는 표시 장치(10)의 전면 또는 상면을 도시하고, 도 2에는 소스 구동 회로(SIC)가 위치하는 표시 장치(10)의 배면 또는 하면을 도시하였다. 도 3 및 도 4는 도 1의 화소를 개략적으로 나타내는 평면도들이다.
도 1을 참조하면, 표시 장치(10)(또는, 표시 패널)는 영상(예를 들어, 동영상, 정지영상)을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 직각으로 형성되거나, 곡률을 갖도록 둥글게 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수도 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(10)는 영상을 표시하기 위해 화소들(PX) 및 화소들(PX)과 전기적으로 연결되는 신호 라인들을 포함할 수 있다. 화소들(PX)은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 일 예로, 신호 라인들은 제1 방향(DR1)으로 연장하는 스캔 라인들 및/또는 제2 방향(DR2)으로 연장하는 데이터 라인들을 포함할 수 있다.
도 2를 참조하면, 데이터 라인들을 통해 화소들(PX)에 데이터 신호(또는, 데이터 전압)를 제공하는 소스 구동 회로(SIC)가 표시 장치(10)의 배면 또는 하면에 배치될 수 있다. 예를 들어, 소스 구동 회로(SIC)는 연성 필름(FPCB)에 실장되고, 연성 필름(FPCB)을 통해 표시 패널(일 예로, 화소들(PX) 및 데이터 라인들이 형성된 패널)의 배면 또는 하면에 결합될 수 있다.
화소들(PX) 각각은 도 3 및 도 4와 같이 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 도 3과 도 4에서는 화소들(PX) 각각이 3 개의 서브 화소들(SPX1, SPX2, SPX3), 일 예로 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함하는 것을 예시하였으나, 반드시 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)각각은 데이터 라인들 중에서 어느 한 데이터 라인, 및 스캔 라인들 중에서 적어도 하나의 스캔 라인에 연결될 수 있다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 3과 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 4와 같이 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
도 3에 도시된 바와 같이, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다. 또는, 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제1 서브 화소(SPX1)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(SPX1)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수도 있다.
또는, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(SPX2)는 제2 방향(DR2)으로 배열될 수도 있다. 또는, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 중에서 어느 하나와 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수도 있다.
제1 서브 화소(SPX1)는 제1 광을 발광하고, 제2 서브 화소(SPX2)는 제2 광을 발광하며, 제3 서브 화소(SPX3)는 제3 광을 발광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 반드시 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 반드시 이에 한정되지 않는다.
도 3 및 도 4에 도시된 바와 같이, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 동일할 수 있으나, 반드시 이에 한정되지 않는다. 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 어느 두 개는 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 서로 상이할 수 있다.
도 5는 도 1의 표시 장치를 개략적으로 나타내는 평면도이다. 도 6은 도 5의 표시 장치에 포함된 화소 회로 및 스테이지 간의 연결 관계를 개략적으로 나타내는 도면이다. 스테이지들은 적어도 하나의 게이트 구동부(또는, 스캔 구동부)를 구성할 수 있다.
도 1 내지 도 5를 참조하면, 표시 장치(10)(또는, 표시 패널)는 화소(PX)를 포함하고, 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다.
제1 서브 화소(SPX1)는 제1 발광 소자(LD1) 및 제1 화소 회로(PC1)를 포함하고, 제1 화소 회로(PC1)는 제1 발광 소자(LD1)에 구동 전류를 공급할 수 있다. 제1 화소 회로(PC1)는 제1 발광 소자(LD1)를 기준으로 제2 방향(DR2)에 위치하며, 제1 화소 회로(PC1)는 제1 발광 소자(LD1)에 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)는 제2 발광 소자(LD2) 및 제2 화소 회로(PC2)를 포함하며, 제2 화소 회로(PC2)는 제2 발광 소자(LD2)에 구동 전류를 공급할 수 있다. 제2 화소 회로(PC2)는 제2 발광 소자(LD2)를 기준으로 제2 방향(DR2)에 위치하며, 제2 화소 회로(PC2)는 제2 발광 소자(LD2)에 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)는 제3 발광 소자(LD3) 및 제3 화소 회로(PC3)를 포함하며, 제3 화소 회로(PC3)는 제3 발광 소자(LD3)에 구동 전류를 공급할 수 있다. 제3 화소 회로(PC3)는 제3 발광 소자(LD3)를 기준으로 제2 방향(DR2)에 위치하며, 제3 화소 회로(PC3)는 제3 발광 소자(LD3)에 전기적으로 연결될 수 있다. 화소 회로들(PC1, PC2, PC3) 각각은 적어도 하나의 박막 트랜지스터(도 7의 TFT) 및 적어도 하나의 커패시터(도 7의 Cst)를 포함할 수 있다.
실시예에 따라, 서브 화소들(SPX1, SPX2, SPX3) 각각은 두 개의 발광 소자를 포함할 수 있다. 예를 들어, 서브 화소들(SPX1, SPX2, SPX3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예로, 서브 화소들(SPX1, SPX2, SPX3) 각각은 세 개 이상의 발광 소자를 포함할 수도 있다.
발광 소자들(LD1, LD2, LD3)을 기준으로, 화소들(PX)은 균일한 화소 피치를 갖도록 배열될 수 있다. 발광 소자들(LD1, LD2, LD3)은 화소 행들을 따라 배열될 수 있다. 예를 들어, 발광 소자들(LD1, LD2, LD3)은 제k 내지 제k+5 화소 행들(PROWk~PROWk+5)을 따라 배열될 수 있다(단, k는 양의 정수). 화소 회로들(PC1, PC2, PC3)은 회로 행들을 따라 배열될 수 있다. 화소 회로들(PC1, PC2, PC3)은 제k 내지 제k+5 회로 행들(CROWk~CROWk+5)을 따라 배열될 수 있다.
제k 화소 행(PROWk)은 제k 회로 행(CROWk)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+1 화소 행(PROWk+1)은 제k+1 회로 행(CROWk+1)과 제2 방향(DR2)으로 인접할 수 있다. 제k 회로 행(CROWk) 및 제k+1 회로 행(CROWk+1)은 제k 화소 행(PROWk) 및 제k+1 화소 행(PROWk+1) 사이에 배치될 수 있다. 유사하게, 제k+2 화소 행(PROWk+2)은 제k+2 회로 행(CROWk+2)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+3 화소 행(PROWk+3)은 제k+3 회로 행(CROWk+3)과 제2 방향(DR2)으로 인접할 수 있다. 제k+2 회로 행(CROWk+2) 및 제k+3 회로 행(CROWk+3)은 제k+2 화소 행(PROWk+2) 및 제k+3 화소 행(PROWk+3) 사이에 배치될 수 있다. 유사하게, 제k+4 화소 행(PROWk+4)은 제k+4 회로 행(CROWk+4)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+5 화소 행(PROWk+5)은 제k+5 회로 행(CROWk+5)과 제2 방향(DR2)으로 인접할 수 있다. 제k+4 회로 행(CROWk+4) 및 제k+5 회로 행(CROWk+5)은 제k+4 화소 행(PROWk+4) 및 제k+5 화소 행(PROWk+5) 사이에 배치될 수 있다.
제k 스테이지(STGk)는 제k 회로 행(CROWk) 및 제k 화소 행(PROWk)의 상측에 배치될 수 있다. 제k 스테이지(STGk)는 제k 회로 행(CROWk)의 화소 회로들(PC1, PC2, PC3)에 접속되는 제k 게이트 라인(GLk)에 게이트 신호를 공급할 수 있다. 제k 스테이지(STGk)는 게이트 연결 라인(GCL)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다. 제k 스테이지(STGk)는 제1 방향(DR1)으로 연장되는 제1 게이트 연결 라인(GCL1) 및 제2 방향(DR2)으로 연장되는 제2 게이트 연결 라인(GCL2)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다.
제k+1 스테이지(STGk+1) 및 제k+2 스테이지(STGk+2)는 제k+1 화소 행(PROWk+1) 및 제k+2 화소 행(PROWk+2) 사이에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1) 및 제k+1 화소 행(PROWk+1)의 하측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로(PC)들에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 게이트 연결 라인(GCL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2) 및 제k+2 화소 행(PROWk+2)의 상측에 배치될 수 있다. 제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2)의 화소 회로(PC)들에 접속되는 제k+2 게이트 라인(GLk+2)에 게이트 신호를 공급할 수 있다. 제k+2 스테이지(STGk+2)는 게이트 연결 라인(GCL)을 통해 제k+2 게이트 라인(GLk+2)에 접속될 수 있다.
제k+3 스테이지(STGk+3) 및 제k+4 스테이지(STGk+4)는 제k+3 화소 행(PROWk+3) 및 제k+4 화소 행(PROWk+4) 사이에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3) 및 제k+3 화소 행(PROWk+3)의 하측에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3)의 화소 회로(PC)들에 접속되는 제k+3 게이트 라인(GLk+3)에 게이트 신호를 공급할 수 있다. 제k+3 스테이지(STGk+3)는 게이트 연결 라인(GCL)을 통해 제k+3 게이트 라인(GLk+3)에 접속될 수 있다.
제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4) 및 제k+4 화소 행(PROWk+4)의 상측에 배치될 수 있다. 제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4)의 화소 회로(PC)들에 접속되는 제k+4 게이트 라인(GLk+4)에 게이트 신호를 공급할 수 있다. 제k+4 스테이지(STGk+4)는 게이트 연결 라인(GCL)을 통해 제k+4 게이트 라인(GLk+4)에 접속될 수 있다.
제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5) 및 제k+5 화소 행(PROWk+5)의 하측에 배치될 수 있다. 제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5)의 화소 회로(PC)들에 접속되는 제k+5 게이트 라인(GLk+5)에 게이트 신호를 공급할 수 있다. 제k+5 스테이지(STGk+5)는 게이트 연결 라인(GCL)을 통해 제k+5 게이트 라인(GLk+5)에 접속될 수 있다.
데이터 라인(DL)은 데이터 라인들(DL1, DL2, DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 동일 열에 배치된 제1 화소 회로(PC1)들에 데이터 신호를 공급할 수 있다. 제2 데이터 라인(DL2)은 동일 열에 배치된 제2 화소 회로(PC2)들에 데이터 신호를 공급할 수 있다. 제3 데이터 라인(DL3)은 동일 열에 배치된 제3 화소 회로(PC3)들에 데이터 신호를 공급할 수 있다.
도 7은 도 3의 서브 화소를 개략적으로 나타내는 단면도이다. 서브 화소들(SXP1, SPX2, SPX3)은 서로 동일하거나 유사하므로, 서브 화소들(SPX1, SPX2, SPX3)을 서브 화소(SPX)로 통칭하여 설명하기로 한다.
도 7을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터들(TFT)이 형성되는 층일 수 있다. 본 발명의 실시예에 있어서, 다른 설명이 없는 한, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
기판(SUB)은 표시 장치(10)를 지지하기 위한 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 공기 또는 수분의 침투를 방지하기 위한 막일 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 및 알루미늄 산화물(AlOx) 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 실시예에 따라 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체를 포함하거나, 산화물 반도체를 포함할 수 있다.
액티브층(ACT)은 박막 트랜지스터(TFT)의 채널, 소스 영역(SE), 및 드레인 영역(DE)을 포함할 수 있다. 박막 트랜지스터(TFT)의 채널은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 박막 트랜지스터(TFT)의 게이트 전극(GE)과 중첩하는 영역일 수 있다. 박막 트랜지스터(TFT)의 소스 영역(SE)은 채널의 일 측에 배치되고, 드레인 영역(DE)은 채널의 타 측에 배치될 수 있다. 박막 트랜지스터(TFT)의 소스 영역(SE) 및 드레인 영역(DE)은 제3 방향(DR3)에서 게이트 전극(GE)과 중첩하지 않는 영역일 수 있다. 박막 트랜지스터(TFT)의 소스 영역(SE) 및 드레인 영역(DE)은 실리콘 반도체 또는 산화물 반도체에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층(ACT) 상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
제1 게이트 절연막(GI1) 상에는 박막 트랜지스터(TFT)의 게이트 전극(GE) 및/또는 제1 커패시터 전극(CE1)이 배치될 수 있다. 게이트 전극(GE) 및/또는 제1 커패시터 전극(CE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE) 및/또는 제1 커패시터 전극(CE1) 상에는 제2 게이트 절연막(GI2)이 배치될 수 있다. 제2 게이트 절연막(GI2)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
제2 게이트 절연막(GI2) 상에는 제2 커패시터 전극(CE2)이 배치될 수 있다. 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 함께 커패시터(Cst)(예를 들어, 서브 화소(SPX)를 위한 데이터 신호 또는 이에 대응하는 전압을 저장하는 스토리지 커패시터)를 구성할 수 있다.
제2 커패시터 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CE2) 상에는 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
층간 절연막(ILD) 상에는 제1 브릿지 전극(BRE1)이 배치될 수 있다. 제1 브릿지 전극(BRE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 브릿지 전극(BRE1)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및/또는 층간 절연막(ILD)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 영역(DE)과 전기적으로 연결될 수 있다.
제1 브릿지 전극(BRE1)은 상에는 제1 비아층(VIA1)이 형성될 수 있다. 제1 비아층(VIA1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 비아층(VIA1) 상에는 제1 보호층(PAS1)이 배치될 수 있다. 제1 보호층(PAS1)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
제1 보호층(PAS1) 상에는 제2 브릿지 전극(BRE2) 및/또는 전원 라인(VSL)이 배치될 수 있다. 제2 브릿지 전극(BRE2)은 제1 보호층(PAS1)과 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 제1 브릿지 전극(BRE1)과 전기적으로 연결될 수 있다. 전원 라인(VSL)에는 서브 화소(SPX)를 구동하는데 필요한 전원 전압(예를 들어, 저전원 전압, 또는 구동 전원)이 인가될 수 있다. 제2 브릿지 전극(BRE2) 및/또는 전원 라인(VSL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 브릿지 전극(BRE2) 및/또는 전원 라인(VSL) 상에는 제2 비아층(VIA2)이 형성될 수 있다. 제2 비아층(VIA2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 비아층(VIA2) 상에는 제2 보호층(PAS2)이 배치될 수 있다. 제2 보호층(PAS2)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
제2 보호층(PAS2) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 화소 전극(AND)(또는 제1 화소 전극), 공통 전극(COM)(또는 제2 화소 전극), 및 발광 소자(LD)를 포함할 수 있다.
화소 전극(AND) 및/또는 공통 전극(COM)은 제2 보호층(PAS2) 상에 배치될 수 있다. 화소 전극(AND)은 제2 보호층(PAS2)과 제2 비아층(VIA2)을 관통하는 컨택홀을 통해 제2 브릿지 전극(BRE2)에 전기적으로 연결될 수 있다. 화소 전극(AND)은 제2 브릿지 전극(BRE2)과 제1 브릿지 전극(BRE1)을 통해 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 이에 따라, 박막 트랜지스터(TFT)에 의해 제어되는 화소 전압 또는 애노드 전압이 화소 전극(AND)에 인가될 수 있다.
공통 전극(COM)은 제2 보호층(PAS2)과 제2 비아층(VIA2)을 관통하는 컨택홀을 통해 전원 라인(VSL)에 전기적으로 연결될 수 있다. 이에 따라, 공통 전극(COM)에는 전원 라인(VSL)의 전원 전압이 인가될 수 있다.
화소 전극(AND) 및/또는 공통 전극(COM)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속 물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
제2 보호층(PAS2) 상에는 제3 비아층(VIA3)이 배치될 수 있다. 제3 비아층(VIA3)은 화소 전극(AND)의 가장자리와 공통 전극(COM)의 가장자리를 커버하되, 화소 전극(AND)과 공통 전극(COM)을 적어도 부분적으로 노출하는 개구부를 포함할 수 있다. 제3 비아층(VIA3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 비아층(VIA3) 상에는 제3 보호층(PAS3)이 배치될 수 있다. 제3 보호층(PAS3)은 화소 전극(AND)의 가장자리와 공통 전극(COM)의 가장자리를 커버하되, 화소 전극(AND)과 공통 전극(COM)을 적어도 부분적으로 노출하는 개구부를 포함할 수 있다. 제3 보호층(PAS3)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
발광 소자(LD)는 제3 비아층(VIA3) 및 제3 보호층(PAS3)에 의해 노출된 화소 전극(AND) 및 공통 전극(COM) 상에 배치될 수 있다. 도 7에서는 발광 소자(LD)가 플립 칩 타입의 마이크로 LED인 것을 예시하였다. 발광 소자(LD)는 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자(LD)의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및/또는 제3 방향(DR3)의 길이는 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(LD)의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및/또는 제3 방향(DR3)의 길이는 각각 대략 100μm 이하일 수 있다.
발광 소자(LD)는 제1 반도체층(11)(또는 제1 반도체), 활성층(12)(또는 발광층), 제2 반도체층(13)(또는 제2 반도체), 제1 접촉 전극(ELT1)(또는 제1 전극), 및/또는 제2 접촉 전극(ELT2)(또는 제2 전극)을 포함하는 발광 구조물일 수 있다. 실시예에 따라, 발광 소자(LD)는 최하부에 위치하는 베이스 기판(14)을 더 포함할 수도 있다. 베이스 기판(14)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(11)은 활성층(12)의 일면 상에 배치될 수 있다. 제1 반도체층(11)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(12)은 제1 반도체층(11)의 일면의 상에 배치될 수 있다. 활성층(12)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(12)이 InGaN를 포함하는 경우, 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층(12)이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 일 예로, 활성층(12)의 인듐(In)의 함량에 따라, 발광 소자(LD)에서 방출되는 광의 색(또는, 파장 대역)이 결정될 수 있다.
제2 반도체층(13)은 활성층(12)의 타면 상에 배치되거나, 활성층(12) 및 베이스 기판(14) 사이에 배치될 수 있다. 예를 들어, 제2 반도체층(13)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 접촉 전극(ELT1)은 제1 반도체층(11)의 일면 상에 배치되고, 제2 접촉 전극(ELT2)은 제2 반도체층(13)의 일면 상에 배치될 수 있다.
제1 접촉 전극(ELT1)은 화소 전극(AND)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접촉 전극(ELT1)과 화소 전극(AND)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 접촉 전극(ELT1)과 화소 전극(AND)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
제2 접촉 전극(ELT2)은 공통 전극(COM)과 전기적으로 연결될 수 있다. 예를 들어, 제2 접촉 전극(ELT2)과 공통 전극(COM)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제2 접촉 전극(ELT2)과 공통 전극(COM)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
실시예에서, 플립 칩 타입을 위해 발광 소자(LD)는 메사(mesa) 구조를 가질 수 있다. 예를 들어, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13) 중 하나에 의해 다른 하나가 부분적으로 노출된 메사 영역을 가질 수 있다. 예를 들어, 발광 소자(LD)에서 제1 반도체층(11)은 제2 반도체층(13)의 일면 상에 돌출된 형상을 가지며, 제1 반도체층(11)에 의해 제2 반도체층(13)의 일면이 부분적으로 노출될 수 있으나, 이에 한정되는 것은 아니다.
도 8은 실시예에 따른 표시 장치를 포함하는 타일형 표시 장치를 개략적으로 나타내는 평면도이다.
도 8을 참조하면, 타일형 표시 장치(TD)는 표시 장치들(10_1, 10_2, 10_3, 10_4) 및 이음부(SM)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)를 포함할 수 있다.
표시 장치들(10_1, 10_2, 10_3, 10_4)은 격자 형태로 배열될 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4)은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열될 수 있다. 여기서, M 및 N 각각은 양의 정수일 수 있다. 예를 들어, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(10_1)와 제3 표시 장치(10_3)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(10_3)와 제4 표시 장치(10_4)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(10_2)와 제4 표시 장치(10_4)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 타일형 표시 장치(TD)에서 표시 장치들(10_1, 10_2, 10_3, 10_4)의 개수 및 배치는 타일형 표시 장치(TD)의 크기 및 형상을 고려하여 결정될 수 있다.
표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 서로 다른 크기를 가질 수 있다.
표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 도 1 내지 도 7을 참조하여 설명한 표시 장치(10)와 동일 또는 유사할 수 있으므로, 중복되는 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 표시 장치들(10_1, 10_2, 10_3, 10_4)은 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(10_1)와 제2 표시 장치(10_2) 사이, 제1 표시 장치(10_1)와 제3 표시 장치(10_3) 사이, 제2 표시 장치(10_2)와 제4 표시 장치(10_4) 사이, 및 제3 표시 장치(10_3)와 제4 표시 장치(10_4) 사이에 배치될 수 있다.
도 9는 도 8의 AA 영역을 개략적으로 나타내는 평면도이다.
도 9를 참조하면, 이음부(SM)는 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(10_1)와 제2 표시 장치(10_2) 사이, 제1 표시 장치(10_1)와 제3 표시 장치(10_3) 사이, 제2 표시 장치(10_2)와 제4 표시 장치(10_4) 사이, 및 제3 표시 장치(10_3)와 제4 표시 장치(10_4) 사이에 배치될 수 있다.
제1 표시 장치(10_1)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소들(PX1)을 포함할 수 있다. 제2 표시 장치(10_2)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소들(PX2)을 포함할 수 있다. 제3 표시 장치(10_3)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소들(PX3)을 포함할 수 있다. 제4 표시 장치(10_4)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소들(PX4)을 포함할 수 있다. 화소들(PX1, PX2, PX3. PX4) 각각은 도 3 및 도 4를 참조하여 설명한 화소(PX)와 동일하거나 유사할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소들(PX1) 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소들(PX2) 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(GG1)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(GG1), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)(일 예로, 제1 표시 장치(10_1)의 최외곽에 위치하는 제1 화소(PX1)로부터 제1 표시 장치(10_1)의 가장자리까지의 거리)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소들(PX3) 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소들(PX4) 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(GG4)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(GG4), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소들(PX1) 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소들(PX3) 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(GG2)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(GG2), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소들(PX2) 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소들(PX4) 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(GG3)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(GG3), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 9와 같이 표시 장치들(10_1, 10_2, 10_3, 10_4)이 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 동일할 수 있다.
도 10은 도 9의 A-A' 선을 따라 자른 단면도이다.
도 10을 참조하면, 제1 표시 장치(10_1)와 제2 표시 장치(10_2) 각각은 기판(SUB), 박막 트랜지스터층(TFTL)(또는, 화소 회로층), 및 발광 소자층(EML)을 포함한다. 박막 트랜지스터층(TFTL)과 발광 소자층(EML)은 도 7을 참조하여 상세히 설명하였으므로 중복되는 설명은 생략한다.
기판(SUB)은 박막 트랜지스터층(TFTL)이 배치되는 제1 면(41), 제1 면과 마주보는 제2 면(42), 및 제1 면(41)과 제2 면(42) 사이에 배치되는 제1 측면(43)을 포함할 수 있다. 제1 면(41)은 기판(SUB)의 전면 또는 상면이고, 제2 면(42)은 기판(SUB)의 배면 또는 하면일 수 있다.
기판(SUB)은 제1 면(41)과 제1 측면(43) 사이와 제2 면(42)과 제1 측면(43) 사이에 배치되는 챔퍼(chamfer)면(44_1, 44_2)을 더 포함할 수 있다. 챔퍼면(44_1, 44_2) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 배치되지 않을 수 있다. 챔퍼면(44_1, 44_2)으로 인해 제1 표시 장치(10_1)의 기판(SUB)과 제2 표시 장치(10_2)의 기판(SUB)이 충돌하여 파손되는 것이 방지될 수 있다.
챔퍼면(44_1, 44_2)은 제1 면(41)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이와 제2 면(42)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)가 도 8과 같이 직사각형의 평면 형태를 갖는 경우, 챔퍼면(44_1, 44_2)은 제1 면(41)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면(42)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치될 수 있다.
실시예에 따라, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)의 상부에는 적어도 하나의 기능층이 구비될 수 있다. 예를 들어, 기능층은 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)과 같은 투명한 접착 부재를 통해 제1 표시 장치(10_1)와 제2 표시 장치(10_2)의 상부에 부착될 수 있다. 예를 들어, 기능층은 눈부심 방지층(Anti-Glare Layer) 및/또는 광 투과율 조절층을 포함할 수 있다. 눈부심 방지층은 외부 광이 그대로 반사되어 영상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 눈부심 방지층에 의해 제1 표시 장치(10_1)와 제2 표시 장치(10_2)가 표시하는 영상의 명암비가 높아질 수 있다. 광 투과율 조절층은 외부 광 또는 제1 표시 장치(10_1) 및 제2 표시 장치(10_2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이 경우, 제1 표시 장치(10_1)의 기판(SUB)과 제2 표시 장치(10_2)의 기판(SUB) 사이의 거리(GSUB)가 외부에서 시인되는 것을 방지할 수 있다. 눈부심 방지층은 편광판으로 구현되고, 광 투과율 조절층은 위상 지연층으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 9의 B-B' 선, C-C' 선, 및 D-D' 선을 따라 자른 타일형 표시 장치의 일 예는 도 10을 참조하여 설명한 A-A' 선을 따라 자른 타일형 표시 장치의 일 예와 동일 또는 유사할 수 있으므로 중복되는 설명은 생략한다.
도 11 내지 도 16은 도 8의 BB 영역을 개략적으로 나타내는 평면도들이다. 도 17 및 도 18은 실시예에 따른 도전 라인을 개략적으로 나타내는 평면도들이다. 도 19는 도 11의 E-E' 선을 기준으로 자른 단면도이다. 도 20 및 도 21은 도 12의 도전 라인을 개략적으로 나타내는 단면도들이다.
도 11에는 제1 표시 장치(10_1)의 전면 또는 상면을 중심으로 제1 표시 장치(10_1)가 개략적으로 도시되었고, 도 12 내지 도 14는 제1 표시 장치(10_1)의 배면 또는 하면을 중심으로 제1 표시 장치(10_1)가 개략적으로 도시되었다. 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)는 제1 표시 장치(10_1)와 동일 또는 유사한 구성을 가지는 바, 중복되는 설명은 생략한다.
도 11 내지 도 14를 참조하면, 제1 표시 장치(10_1)의 상측 가장자리에는 제1 컨택부(CH1)가 배치될 수 있다. 다만, 제1 컨택부(CH1)의 위치가 반드시 이에 제한되는 것은 아니며, 신호 라인과 중첩되거나 연결되는 범위에서 제1 컨택부(CH1)의 위치는 자유롭게 변경될 수 있다.
도 19를 참조하면, 데이터 라인(DL)은 제1 컨택부(CH1)를 통해 연결 전극(CTE)과 전기적으로 연결될 수 있다. 데이터 라인(DL)은 층간 절연막(ILD) 상에 배치될 수 있다. 데이터 라인(DL)은 상술한 제1 브릿지 전극(BRE1)과 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
연결 전극(CTE)은 제1 보호층(PAS1) 상에 배치될 수 있다. 연결 전극(CTE)은 상술한 제2 브릿지 전극(BRE2) 및/또는 전원 라인(VSL)과 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 연결 전극(CTE)은 제1 보호층(PAS1)을 관통하는 제1 컨택부(CH1)를 통해 데이터 라인(DL)과 전기적으로 연결될 수 있다. 연결 전극(CTE) 상에는 제2 보호층(PAS2) 및/또는 제3 보호층(PAS3)이 배치될 수 있다.
제1 표시 장치(10_1)의 배면 또는 하면에는 연결 라인(FOL)(또는 팬-아웃 라인), 패드(PAD)(또는 패드 전극), 및/또는 도전 라인(LN)이 배치될 수 있다. 패드(PAD)는 제1 표시 장치(10_1)의 일 영역(예를 들어, 중앙 영역)에 위치할 수 있다. 연결 라인(FOL)은 패드(PAD)로부터 제2 컨택부(CH2)까지 연장할 수 있다. 도전 라인(LN)은 패드(PAD) 및/또는 연결 라인(FOL)을 제외한 영역에 배치될 수 있다.
연결 라인(FOL)은 기판(SUB)의 제2 면(42) 상에 배치될 수 있다. 연결 라인(FOL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
연결 라인(FOL)과 기판(SUB)의 제2 면(42) 상에는 제4 비아층(VIA4)이 배치될 수 있다. 제4 비아층(VIA4)은 연결 라인(FOL)을 적어도 부분적으로 노출할 수 있다. 제4 비아층(VIA4)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제4 비아층(VIA4) 상에는 제4 보호층(PAS4)이 배치될 수 있다. 제4 보호층(PAS4)은 연결 라인(FOL)을 적어도 부분적으로 노출할 수 있다. 제4 보호층(PAS4)은 무기막, 예를 들어 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 티타늄 산화물(TiOx), 또는 알루미늄 산화물(AlOx)로 형성될 수 있다.
연결 라인(FOL)은 제2 컨택부(CH2)를 통해 기판(SUB)의 제1 면(41), 일 예로 기판(SUB)의 전면 또는 상면에 배치된 신호 라인들과 전기적으로 연결될 수 있다. 예를 들어, 연결 라인(FOL)은 제4 비아층(VIA4)과 제4 보호층(PAS4)에 의해 노출된 제2 컨택부(CH2)를 통해 측면 라인(SSL)과 전기적으로 연결될 수 있다. 측면 라인(SSL)은 기판(SUB)의 제2 면(42)에서 제1 면(41)으로 연장될 수 있다. 측면 라인(SSL)의 일단은 기판(SUB)의 제2 면(42) 상에서 제2 컨택부(CH2)를 통해 연결 라인(FOL)과 전기적으로 연결될 수 있다. 측면 라인(SSL)의 타단은 기판(SUB)의 제1 면(41) 상에서 제2 보호층(PAS2) 및/또는 제3 보호층(PAS3)에 의해 노출된 제3 컨택부(CH3)를 통해 연결 전극(CTE)과 전기적으로 연결될 수 있다. 이에 따라, 기판(SUB)의 제1 면(41), 일 예로 기판(SUB)의 전면 또는 상면에 배치된 신호 라인들은 연결 라인(FOL) 및/또는 측면 라인(SSL)을 통해 패드(PAD)와 전기적으로 연결될 수 있다.
패드(PAD)는 기판(SUB)의 제2 면(42) 상에 배치될 수 있다. 패드(PAD)는 제1 패드 전극층(PE1)과 제2 패드 전극층(PE2)을 포함할 수 있다. 제1 패드 전극층(PE1)은 기판(SUB)과 제2 패드 전극층(PE2) 사이에 배치될 수 있다. 제2 패드 전극층(PE2)은 제1 패드 전극층(PE1) 상에 직접 배치될 수 있다. 제2 패드 전극층(PE2)은 제1 패드 전극층(PE1)을 커버할 수 있다. 예를 들어, 제1 패드 전극층(PE1)은 제2 패드 전극층(PE2)에 의해 커버되어 외부로 노출되지 않을 수 있다.
제1 패드 전극층(PE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 제1 패드 전극층(PE1)은 상술한 연결 라인(FOL)과 동일한 층에 배치될 수 있다. 제1 패드 전극층(PE1)과 연결 라인(FOL)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 패드 전극층(PE2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
연성 필름(FPCB)은 기판(SUB)의 제2 면(42) 상에 위치할 수 있다. 연성 필름(FPCB)은 도전성 접착 부재(CAM)를 이용하여 제4 비아층(VIA4) 및/또는 제4 보호층(PAS4)에 의해 노출된 패드(PAD)와 전기적으로 연결될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있으나, 반드시 이에 제한되는 것은 아니다. 연성 필름(FPCB)의 하면 상에는 데이터 라인(DL)에 데이터 전압들을 공급하기 위한 소스 구동 회로(도 2의 SIC)가 배치될 수 있다. 기판(SUB)의 제2 면(42), 일 예로 기판(SUB)의 배면 또는 하면에 배치된 연성 필름(FPCB)의 소스 구동 회로(SIC)는 패드(PAD), 연결 라인(FOL), 및/또는 측면 라인(SSL)을 통해 데이터 라인(DL)에 연결될 수 있다. 일 예로, 소스 구동 회로(SIC)가 기판(SUB)에 배치됨으로써 비표시 영역(NDA)을 없앨 수 있으므로 화소들(PX)을 기판(SUB)의 가장자리에도 형성할 수 있다.
도전 라인들(LN)은 제1 표시 장치(10_1)의 배면에 배치되며, 연결 라인(FOL) 및/또는 패드(PAD)와 분리될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 도전 라인들(LN)은 연결 라인(FOL) 및 패드(PAD)를 제외한 영역(또는 더미 영역)에 전체적으로 배치될 수 있다. 일 예로, 도전 라인들(LN)은 메쉬 형태로 제1 표시 장치(10_1)의 배면에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 표시 장치(10_1)의 배면에 대면적의 메쉬 형태의 도전 라인들(LN)이 형성되는 경우, 타일형 표시 장치(TD)의 측면 공정 진행 시 제1 표시 장치(10_1)의 배면으로 유입된 정전기를 확산시켜 방전시킬 수 있다. 아울러, 제1 표시 장치(10_1)의 전면을 기준으로 인장 응력(Tensile Stress)이 발생하더라도, 제1 표시 장치(10_1)의 배면에 도전 라인들(LN)을 추가함으로써 압축 응력(Compressive Stress)를 발생시켜 제1 표시 장치(10_1)의 휨(Warpage)을 개선할 수 있다.
또는 도 13에 도시된 바와 같이, 도전 라인(LN)은 연결 라인(FOL)과 분리되되, 패드(PAD)와 연결될 수 있다. 일 예로, 도전 라인(LN)은 패드(PAD)와 접할 수 있다. 도전 라인(LN)과 패드(PAD)는 동일한 도전층으로 일체로 형성될 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 도전 라인들(LN)이 패드(PAD)와 연결되는 경우 제1 표시 장치(10_1)의 배면으로 유입된 정전기가 도전 라인들(LN)을 통해 패드(PAD)와 연성 필름(FPCB) 등으로 전달되어 방전될 수 있다. 따라서, 정전기로 인한 손상을 최소화할 수 있다.
또는 도 14에 도시된 바와 같이, 제1 영역(A1)에 배치된 도전 라인들(LN)은 연결 라인(FOL) 및/또는 패드(PAD)와 분리되고, 제2 영역(A2)에 배치된 도전 라인들(LN)은 연결 라인(FOL)과 분리되되, 패드(PAD)와 연결될 수 있다. 예를 들어, 제1 영역(A1)에 배치된 도전 라인들(LN)은 연결 라인(FOL), 패드(PAD), 및 제2 영역(A2)을 제외한 영역(또는 더미 영역)에 전체적으로 배치될 수 있다. 제2 영역(A2)에 배치된 도전 라인들(LN)은 패드(PAD)와 접할 수 있다. 이와 같이, 적어도 일 영역(일 예로, 제2 영역(A2))에 배치된 도전 라인들(LN)이 패드(PAD)와 연결되는 경우 제1 표시 장치(10_1)의 배면으로 유입된 정전기가 도전 라인들(LN)을 통해 패드(PAD)와 연성 필름(FPCB) 등으로 전달되어 방전될 수 있다. 따라서, 정전기로 인한 손상을 최소화할 수 있다.
도전 라인들(LN)은 서로 교차하는 제1 도전 라인들(LN1)과 제2 도전 라인들(LN2)을 포함할 수 있다. 제1 도전 라인들(LN1)은 제1 방향(DR1)으로 연장하고, 제2 도전 라인들(LN2)은 제2 방향(DR2)으로 연장할 수 있다. 또는 도 15에 도시된 바와 같이, 도전 라인들(LN)은 제1 방향(DR1)을 따라 연장할 수 있다. 실시예에 따라, 도전 라인들(LN)은 제2 방향(DR2)으로 서로 이격되되, 도전 라인들(LN)의 일단은 서로 연결될 수 있다. 또는 도 16에 도시된 바와 같이, 도전 라인들(LN)은 제2 방향(DR2)을 따라 연장할 수 있다. 실시예에 따라, 도전 라인들(LN)은 제1 방향(DR1)으로 서로 이격되되, 도전 라인들(LN)의 일단은 서로 연결될 수 있다. 또는 도 17에 도시된 바와 같이, 제1 도전 라인들(LN1)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 제1 대각선 방향으로 연장하고, 제2 도전 라인들(LN2)은 제1 도전 라인들(LN1)과 교차하는 제2 대각선 방향으로 연장할 수 있다. 또는 도 18에 도시된 바와 같이, 제1 도전 라인들(LN1)과 제2 도전 라인들(LN2)이 교차하는 지점에 연결부(LNC)가 더 배치될 수 있다. 연결부(LNC)의 제1 방향(DR1)의 폭은 제2 도전 라인(LN2)의 제1 방향(DR1)의 폭보다 클 수 있다. 연결부(LNC)의 제2 방향(DR2)의 폭은 제1 도전 라인(LN1)의 제2 방향(DR2)의 폭보다 클 수 있다. 다만, 도전 라인들(LN)의 배열이 반드시 이에 제한되는 것은 아니며, 도전 라인들(LN)은 다양한 형태로 형성될 수 있다.
도전 라인들(LN)은 기판(SUB)의 제2 면(42) 상에 배치될 수 있다. 도 20에 도시된 바와 같이, 도전 라인들(LN)은 제1 도전층(CL1) 및 제2 도전층(CL2)을 포함할 수 있다. 제1 도전층(CL1)은 기판(SUB)과 제2 도전층(CL2) 사이에 배치될 수 있다. 제2 도전층(CL2)은 제1 도전층(CL1) 상에 직접 배치될 수 있다. 제2 도전층(CL2)은 제1 도전층(CL1)을 커버할 수 있다. 예를 들어, 제1 도전층(CL1)은 제2 도전층(CL2)에 의해 커버되어 외부로 노출되지 않을 수 있다. 이에 따라, 제1 도전층(CL1)의 부식을 최소화할 수 있다. 실시예에 따라, 도 21에 도시된 바와 같이, 제1 도전층(CL1)이 생략되고 제2 도전층(CL2)이 기판(SUB)의 제2 면(42) 상에 배치될 수도 있다.
제1 도전층(CL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 제1 도전층(CL1)은 상술한 연결 라인(FOL) 및/또는 제1 패드 전극층(PE1)과 동일한 층에 배치될 수 있다. 제1 도전층(CL1), 연결 라인(FOL), 및/또는 제1 패드 전극층(PE1)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 도전층(CL2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다. 제2 도전층(CL2)은 상술한 제2 패드 전극층(PE2)과 동일한 층에 배치될 수 있다. 제2 도전층(CL2)과 제2 패드 전극층(PE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상술한 바와 같이, 기판(SUB)의 제2 면(42), 즉 표시 장치(10)의 하면 또는 배면에 대면적의 메쉬 형태의 도전 라인들(LN)이 형성되는 경우 타일형 표시 장치(TD)의 측면 공정 진행 시 표시 장치(10)의 배면으로 정전기가 유입되더라도 도전 라인들(LN)을 통해 정전기를 확산시켜 방전시킬 수 있다. 아울러, 도전 라인들(LN)이 패드(PAD)와 연결되는 경우 정전기가 도전 라인들(LN)을 통해 패드(PAD)와 연성 필름(FPCB) 등으로 전달되어 방전될 수 있다. 따라서, 정전기로 인한 손상을 최소화할 수 있다.
도 22는 실시예에 따른 타일형 표시 장치를 개략적으로 나타내는 블록도이다. 도 22에서는 설명의 편의를 위해 제1 표시 장치(10_1)와 호스트 시스템(HOST)을 도시하였다.
도 22를 참조하면, 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 내비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터, 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 컨트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)에 대응하여, 원본 비디오 데이터를 제1 영상에 대응되는 제1 비디오 데이터, 제2 영상에 대응되는 제2 비디오 데이터, 제3 영상에 대응되는 제3 비디오 데이터, 및 제4 영상에 대응되는 제4 비디오 데이터로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(10_1)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(10_2)에 전송하고, 제3 비디오 데이터를 제3 표시 장치(10_3)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(10_4)에 전송할 수 있다.
제1 표시 장치(10_1)는 제1 비디오 데이터에 따라 제1 영상을 표시하고, 제2 표시 장치(10_2)는 제2 비디오 데이터에 따라 제2 영상을 표시하며, 제3 표시 장치(10_3)는 제3 비디오 데이터에 따라 제3 영상을 표시하고, 제4 표시 장치(10_4)는 제4 비디오 데이터에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(10_1, 10_2, 10_3, 10_4)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(10_1)는 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력될 수 있다. 여기서, 신호 처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리할 수 있다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원될 수 있다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원할 수 있다.
디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력 규격에 맞는 수직 주파수, 해상도, 화면 비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력될 수 있다.
디스플레이부(230)는 영상이 표시되는 표시 패널과 표시 패널의 구동을 제어하는 패널 구동부를 포함할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface) 메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
HDD(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시 장치와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능할 수 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술 표준들 또는 통신 방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신할 수 있다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현될 수 있다. 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(10_1)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현될 수 있다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)로부터 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행할 수 있다.
제2 표시 장치(10_2)의 블록도, 제3 표시 장치(10_3)의 블록도, 및 제4 표시 장치(10_4)의 블록도는 도 22를 참조하여 설명한 제1 표시 장치(10_1)의 블록도와 동일하거나 유사할 수 있으므로 중복되는 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자
FOL: 연결 라인
LN: 도전 라인

Claims (20)

  1. 기판의 제1 면 상의 신호 라인;
    상기 신호 라인 상에 배치되며, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 발광 소자;
    상기 기판의 제2 면 상에 배치되고 상기 신호 라인과 전기적으로 연결된 연결 라인; 및
    상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 분리된 도전 라인들을 포함하며,
    상기 도전 라인들은 제1 도전층, 및 상기 제1 도전층을 커버하는 제2 도전층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 도전 라인들은,
    제1 방향으로 연장하는 제1 도전 라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층 상에 직접 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 도전층은 투명 금속 물질을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 발광 소자는,
    상기 제1 반도체층 상의 제1 전극; 및
    상기 제2 반도체층 상의 제2 전극을 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자인 표시 장치.
  7. 제1 항에 있어서,
    상기 연결 라인과 전기적으로 연결된 패드 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 패드 전극은,
    제1 패드 전극층; 및
    상기 제1 패드 전극층 상의 제2 패드 전극층을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 도전층은 상기 제2 패드 전극층과 동일한 층에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 도전층은 상기 연결 라인과 동일한 층에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판의 상기 제1 면과 상기 제2 면 사이의 측면 상에 배치되며, 상기 신호 라인과 상기 연결 라인을 전기적으로 연결하는 측면 라인을 더 포함하는 표시 장치.
  12. 표시 장치들, 및 상기 표시 장치들 사이의 이음부를 포함하고,
    상기 표시 장치들 중에서 제1 표시 장치는,
    기판의 제1 면 상의 신호 라인;
    상기 신호 라인 상에 배치되며, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 발광 소자;
    상기 기판의 제2 면 상에 배치되고 상기 신호 라인과 전기적으로 연결된 연결 라인; 및
    상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 분리되며 서로 교차하는 도전 라인들을 포함하는 타일형 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 표시 장치는 상기 기판의 상기 제2 면 상에 배치되고 상기 연결 라인과 전기적으로 연결된 패드 전극을 더 포함하는 타일형 표시 장치.
  14. 제13 항에 있어서,
    상기 패드 전극은,
    제1 패드 전극층; 및
    상기 제1 패드 전극층 상의 제2 패드 전극층을 포함하는 타일형 표시 장치.
  15. 제14 항에 있어서,
    상기 도전 라인들은 상기 제1 패드 전극층과 동일한 층에 배치되는 제1 도전층을 포함하는 타일형 표시 장치.
  16. 제15 항에 있어서,
    상기 도전 라인들은 상기 제1 도전층을 커버하며 상기 제2 패드 전극층과 동일한 층에 배치되는 제2 도전층을 더 포함하는 타일형 표시 장치.
  17. 제13 항에 있어서,
    상기 도전 라인들은 상기 패드 전극과 접하는 타일형 표시 장치.
  18. 제12 항에 있어서,
    상기 제1 표시 장치는 상기 기판의 상기 제1 면과 상기 제2 면 사이의 측면 상에 배치되고, 상기 신호 라인과 상기 연결 라인을 전기적으로 연결하는 측면 라인을 더 포함하는 타일형 표시 장치.
  19. 제12 항에 있어서,
    상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자인 타일형 표시 장치.
  20. 제12 항에 있어서,
    상기 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열되는 타일형 표시 장치.
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