KR20230113472A - 표시 장치 및 타일형 표시 장치 - Google Patents

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KR20230113472A
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이계욱
김현준
전상진
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삼성디스플레이 주식회사
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Abstract

표시 장치는 화소를 포함한다. 화소는, 제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자; 제1 방향을 따라 배열되며, 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들; 및 제1 화소 전극들과 쌍을 이루며 제1 방향을 따라 배열되며, 제1 내지 제3 발광 소자들과 접촉하는 제2 화소 전극들을 포함한다. 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함한다. 제1 발광 소자의 메사 영역은 제1 화소 전극들 중 하나와 접촉하며, 제2 발광 소자의 메사 영역은 제2 화소 전극들 중 하나와 접촉한다. 제1 발광 소자와 접촉하는 제1 및 제2 화소 전극들의 배열 순서는, 제2 발광 소자와 접촉하는 제1 및 제2 화소 전극들의 배열 순서의 반대이다.

Description

표시 장치 및 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE}
본 발명은 표시 장치 및 타일형 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
표시 장치를 바라보는 시야각에 따라 컬러 혼색(color mix)이 발생할 수 있다. 예를 들어, 풀 화이트 영상을 표시하는 표시 장치를 측면에서 바라보면 영상이 푸르스름하게 또는 불그스레하게 보일 수 있다.
본 발명의 일 목적은 시야각에 따라 발생하는 컬러 혼색(color mix)을 방지할 수 있는 표시 장치 및 타일형 표시 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자; 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들; 및 상기 제1 화소 전극들과 쌍을 이루며 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제2 화소 전극들을 포함한다. 상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함한다. 상기 제1 발광 소자의 상기 메사 영역은 상기 제1 화소 전극들 중 하나와 접촉하며, 상기 제2 발광 소자의 상기 메사 영역은 상기 제2 화소 전극들 중 하나와 접촉한다. 상기 제1 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서의 반대이다.
상기 제1 내지 제3 발광 소자들 각각은 상기 메사 영역의 가장자리를 따라 형성된 경사면을 포함하고, 상기 제1 내지 제3 발광 소자들 각각의 상기 경사면은 동일한 방향을 향할 수 있다.
상기 제3 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서와 같을 수 있다.
상기 제1 내지 제3 발광 소자들은 상기 제1 방향을 따라 순차적으로 배열되며, 상기 제1 및 제2 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제2 및 제3 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격과 다를 수 있다.
상기 제1 및 제2 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제1 및 제2 발광 소자들과 접촉하는 상기 제2 화소 전극들 간의 상기 제1 방향으로의 간격과 다를 수 있다.
상기 제2 및 제3 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제2 및 제3 발광 소자들과 접촉하는 상기 제2 화소 전극들 간의 상기 제1 방향으로의 간격과 같을 수 있다.
상기 제1 발광 소자는 적색으로 발광하고, 상기 제2 화소는 녹색 또는 청색으로 발광할 수 있다.
상기 화소는 상기 제1 화소 전극들을 통해 상기 제1 내지 제3 발광 소자들에 구동 전류를 각각 제공하는 제1 화소 회로, 제2 화소 회로, 및 제3 화소 회로를 더 포함하고, 상기 제1 내지 제3 화소 회로들 각각은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
상기 제1 내지 제3 화소 회로들 각각은 상기 제1 화소 전극들과 접촉하는 브릿지 패턴을 더 포함하고, 상기 제1 화소 회로의 상기 브릿지 패턴의 형상은 상기 제2 화소 회로의 상기 브릿지 패턴의 형상과 다를 수 있다.
상기 제1 화소 회로의 상기 브릿지 패턴은 평면상에서 상기 제2 화소 전극들과 중첩하며, 상기 제2 화소 회로의 상기 브릿지 패턴은 평면상에서 상기 제2 화소 전극들과 비중첩할 수 있다.
상기 제1 내지 제3 화소 회로들은 상호 동일한 회로 구조를 가질 수 있다.
상기 제1 화소 회로는 상기 제1 발광 소자를 기준으로 제2 방향에 위치하고, 상기 제2 화소 회로는 상기 제2 발광 소자를 기준으로 상기 제2 방향에 위치하며, 상기 제3 화소 회로는 상기 제3 발광 소자를 기준으로 상기 제2 방향에 위치하고, 상기 제2 방향은 상기 제1 방향에 수직할 수 있다.
상기 제1 내지 제3 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자; 및 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들을 포함하고, 상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함한다. 상기 제1 발광 소자의 상기 메사 영역은 상기 제1 반도체층에 형성되며, 상기 제2 발광 소자의 상기 메사 영역은 상기 제2 반도체층에 형성된다. 상기 제1 화소 전극들은 상기 제1 방향을 따라 다른 간격들로 배열된다.
본 발명의 실시예들에 따른 타일형 표시 장치는 복수의 표시 장치들과 상기 복수의 표시 장치들 사이에 배치되는 이음부를 구비하고, 상기 복수의 표시 장치들 중에서 제1 표시 장치는, 기판; 및 상기 기판의 제1 면 상에 배치되는 화소를 포함한다. 상기 화소는, 제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자; 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들; 및 상기 제1 화소 전극들과 쌍을 이루며 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제2 화소 전극들을 포함한다. 상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함한다. 상기 제1 발광 소자의 상기 메사 영역은 상기 제1 화소 전극들 중 하나와 접촉하며, 상기 제2 발광 소자의 상기 메사 영역은 상기 제2 화소 전극들 중 하나와 접촉한다. 상기 제1 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서의 반대이다.
상기 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
상기 기판은 유리로 이루어질 수 있다.
상기 제1 표시 장치는, 상기 기판의 제1 면 상에 배치되는 패드; 및 상기 기판의 제1 면, 상기 제1 면의 반대면인 제2 면, 상기 제1 면과 상기 제2 면 사이의 일 측면 상에 배치되며, 상기 패드에 연결되는 측면 배선을 더 포함할 수 있다.
상기 제1 표시 장치는, 상기 기판의 제2 면 상에 배치되는 연결 배선; 및 도전성 접착 부재를 통해 상기 연결 배선에 연결되는 연성 필름을 더 포함하고, 상기 측면 배선은 상기 연결 배선에 연결될 수 있다.
상기 복수의 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열될 수 있다.
본 발명의 실시예에 따른 표시 장치는, 서브 화소들 중 적어도 하나의 화소 전극 및 공통 전극을 스왑하여 배치함으로써, 상호 다른 색상들로 발광하고 상호 다른 구조를 가지는 발광 소자들(예를 들어, 메사 구조를 가지되는 상호 반대의 전극 배치를 가지는 발광 소자들)이 실질적으로 동일한 방향 또는 동일한 모양으로 배열되도록 할 수 있다. 따라서, 발광 소자들의 출광율이 방향별로(또는, 시야각별로) 균일해지고, 시야각에 따른 혼색 현상이 방지되거나 완화될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 화소의 일 예를 나타내는 도면이다.
도 3은 도 1의 화소의 다른 예를 나타내는 도면이다.
도 4는 도 1의 표시 장치의 일 실시예를 나타내는 평면도이다.
도 5는 도 4의 표시 장치에 포함된 화소 회로 및 스테이지 간의 연결 관계를 나타내는 도면이다.
도 6은 도 4의 발광 영역의 일 예를 나타내는 평면도이다.
도 7은 도 6의 선 X-X'을 따라 자른 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 8은 비교 실시예에 따른 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 9 및 도 10은 도 4의 발광 영역의 다른 예를 나타내는 평면도들이다.
도 11은 도 2 내지 도 4의 서브 화소의 일 예를 나타내는 회로도이다.
도 12는 도 4의 서브 화소의 일 예를 나타내는 레이아웃도이다.
도 13은 도 12의 A1 영역의 확대도이다.
도 14는 도 12의 A2 영역의 확대도이다.
도 15는 도 12의 A3 영역의 확대도이다.
도 16은 도 12의 선 A-A'을 따라 자른 단면도이다.
도 17은 도 12의 선 B-B'을 따라 자른 단면도이다.
도 18은 도 12의 선 C-C'을 따라 자른 단면도이다.
도 19는 도 12의 선 D-D'을 따라 자른 단면도이다.
도 20은 도 12의 선 E-E'을 따라 자른 단면도이다.
도 21은 도 12의 선 F-F'을 따라 자른 단면도이다.
도 22는 도 12의 선 G-G'을 따라 자른 단면도이다.
도 23은 도 12의 선 H-H'을 따라 자른 단면도이다.
도 24는 도 12의 선 I-I'을 따라 자른 단면도이다.
도 25는 도 4의 서브 화소의 일 예를 나타내는 레이아웃도이다.
도 26은 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 나타내는 사시도이다.
도 27은 도 26의 AA 영역을 상세히 나타내는 확대 레이아웃도이다.
도 28은 도 27의 선 J-J'를 따라 절단한 타일형 표시 장치의 일 예를 나타내는 단면도이다.
도 29는 도 26의 BB 영역을 상세히 나타내는 확대 레이아웃도이다.
도 30은 도 29의 선 N-N'를 따라 절단한 타일형 표시 장치의 일 예를 나타내는 단면도이다.
도 31은 일 실시예에 따른 타일형 표시 장치를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 회로도를 기준으로 사용된 "연결"은 전기적 연결을 의미하고, 단면도 및 평면도를 기준으로 사용된 "연결"은 물리적 연결을 의미할 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 화소의 일 예를 나타내는 도면이다. 도 3은 도 1의 화소의 다른 예를 나타내는 도면이다.
도 1을 참조하면, 표시 장치(10)(또는, 표시 패널)는 영상(예를 들어, 동영상, 정지영상)을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(10)는 영상을 표시하기 위해 화소(PX)들, 제1 방향(DR1)으로 연장하는 스캔 라인들, 제2 방향(DR2)으로 연장하는 데이터 라인들을 더 포함할 수 있다. 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 복수의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 도 2와 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들(SPX1, SPX2, SPX3), 즉 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)각각은 데이터 라인들 중에서 어느 한 데이터 라인, 및 스캔 라인들 중에서 적어도 하나의 스캔 라인에 연결될 수 있다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 3과 같이 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
도 2와 같이, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다. 또는, 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제1 서브 화소(SPX1)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(SPX1)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 3과 같이, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수 있다.
또는, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(SPX2)는 제2 방향(DR2)으로 배열될 수 있다. 또는, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 중에서 어느 하나와 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수 있다.
제1 서브 화소(SPX1)는 제1 광을 발광하고, 제2 서브 화소(SPX2)는 제2 광을 발광하며, 제3 서브 화소(SPX3)는 제3 광을 발광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3과 같이 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 서로 상이할 수 있다.
도 4는 도 1의 표시 장치의 일 실시예를 나타내는 평면도이다. 도 5는 도 4의 표시 장치에 포함된 화소 회로 및 스테이지 간의 연결 관계를 나타내는 도면이다. 복수의 스테이지들은 적어도 하나의 게이트 구동부(또는, 스캔 구동부)를 구성할 수 있다.
도 1 내지 도 5를 참조하면, 표시 장치(10)는 화소(PX)를 포함하고, 화소(PX)는 제1 내지 제3 서브 화소들(SPX1~SPX3)을 포함할 수 있다.
제1 서브 화소(SPX1)는 제1 발광 소자(ED1) 및 제1 화소 회로(PC1)를 포함하고, 제1 화소 회로(PC1)는 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다. 제1 화소 회로(PC1)는 제1 발광 소자(ED1)를 기준으로 제2 방향(DR2)에 위치하며, 제1 화소 회로(PC1)는 애노드 연결 라인(도 6 참고)을 통해 제1 발광 소자(ED1)에 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)는 제2 발광 소자(ED2) 및 제2 화소 회로(PC2)를 포함하며, 제2 화소 회로(PC2)는 제2 발광 소자(ED2)에 구동 전류를 공급할 수 있다. 제2 화소 회로(PC2)는 제2 발광 소자(ED2)를 기준으로 제2 방향(DR2)에 위치하며, 제2 화소 회로(PC2)는 애노드 연결 라인(도 6 참고)을 통해 제2 발광 소자(ED2)에 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)는 제3 발광 소자(ED3) 및 제3 화소 회로(PC3)를 포함하며, 제3 화소 회로(PC3)는 제3 발광 소자(ED3)에 구동 전류를 공급할 수 있다. 제3 화소 회로(PC3)는 제3 발광 소자(ED3)를 기준으로 제2 방향(DR2)에 위치하며, 제3 화소 회로(PC3)는 애노드 연결 라인(도 6 참고)을 통해 제3 발광 소자(ED3)에 전기적으로 연결될 수 있다. 제1 내지 제3 화소 회로들(PC1~PC3) 각각은 적어도 하나의 트랜지스터(도 7의 "TFT" 참고) 및 적어도 하나의 커패시터(도 7의 "C1" 참고)를 포함할 수 있다.
실시예에 따라, 제1 내지 제3 서브 화소들(SPX1~SPX3) 각각은 두 개의 발광 소자를 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPX1~SPX3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예로, 제1 내지 제3 서브 화소들(SPX1~SPX3) 각각은 3 이상의 발광 소자를 포함할 수 있다. 도 6을 참조하여 후술하겠지만, 도 4에 도시된 제1 내지 제3 발광 소자들(ED1~ED3)은 도 제1 내지 제3 발광 소자들(ED1~ED3) 각각의 전극들(예를 들어, 애노드 전극 및 캐소드 전극)을 의미할 수 있도 있다.
발광 소자들(ED1, ED2, ED3)을 기준으로, 화소(PX)들은 균일한 화소 피치를 갖도록 배열될 수 있다. 발광 소자들(ED1, ED2, ED3)은 복수의 화소 행들을 따라 배열될 수 있다. 예를 들어, 발광 소자들(ED1, ED2, ED3)은 제k 내지 제k+5 화소 행들(PROWk~PROWk+5)을 따라 배열될 수 있다(단, k는 양의 정수). 화소 회로들(PC1, PC2, PC3)은 복수의 회로 행들을 따라 배열될 수 있다. 화소 회로들(PC1, PC2, PC3)은 제k 내지 제k+5 회로 행들(CROWk~CROWk+5)을 따라 배열될 수 있다.
제k 화소 행(PROWk)은 제k 회로 행(CROWk)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+1 화소 행(PROWk+1)은 제k+1 회로 행(CROWk+1)과 제2 방향(DR2)으로 인접할 수 있다. 제k 및 제k+1 회로 행들(CROWk, CROWk+1)은 제k 및 제k+1 화소 행들(PROWk, PROWk+1) 사이에 배치될 수 있다. 유사하게, 제k+2 화소 행(PROWk+2)은 제k+2 회로 행(CROWk+2)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+3 화소 행(PROWk+3)은 제k+3 회로 행(CROWk+3)과 제2 방향(DR2)으로 인접할 수 있다. 제k+2 및 제k+3 회로 행들(CROWk+2, CROWk+3)은 제k+2 및 제k+3 화소 행들(PROWk+2, PROWk+3) 사이에 배치될 수 있다. 유사하게, 제k+4 화소 행(PROWk+4)은 제k+4 회로 행(CROWk+4)과 제2 방향(DR2)의 반대 방향으로 인접할 수 있고, 제k+5 화소 행(PROWk+5)은 제k+5 회로 행(CROWk+5)과 제2 방향(DR2)으로 인접할 수 있다. 제k+4 및 제k+5 회로 행들(CROWk+4, CROWk+5)은 제k+4 및 제k+5 화소 행들(PROWk+4, PROWk+5) 사이에 배치될 수 있다.
제k 스테이지(STGk)는 제k 회로 행(CROWk) 및 제k 화소 행(PROWk)의 상측에 배치될 수 있다. 제k 스테이지(STGk)는 제k 회로 행(CROWk)의 화소 회로들(PC1, PC2, PC3)에 접속되는 제k 게이트 라인(GLk)에 게이트 신호를 공급할 수 있다. 제k 스테이지(STGk)는 연결 라인(CL)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다. 제k 스테이지(STGk)는 제1 방향(DR1)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(DR2)으로 연장되는 제2 연결 라인(CL2)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다.
제k+1 스테이지(STGk+1) 및 제k+2 스테이지(STGk+2)는 제k+1 화소 행(PROWk+1) 및 제k+2 화소 행(PROWk+2) 사이에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1) 및 제k+1 화소 행(PROWk+1)의 하측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로(PC)들에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 연결 라인(CL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2) 및 제k+2 화소 행(PROWk+2)의 상측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로(PC)들에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 연결 라인(CL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+3 스테이지(STGk+3) 및 제k+4 스테이지(STGk+4)는 제k+3 화소 행(PROWk+3) 및 제k+4 화소 행(PROWk+4) 사이에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3) 및 제k+3 화소 행(PROWk+3)의 하측에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3)의 화소 회로(PC)들에 접속되는 제k+3 게이트 라인(GLk+3)에 게이트 신호를 공급할 수 있다. 제k+3 스테이지(STGk+3)는 연결 라인(CL)을 통해 제k+3 게이트 라인(GLk+3)에 접속될 수 있다.
제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4) 및 제k+4 화소 행(PROWk+4)의 상측에 배치될 수 있다. 제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4)의 화소 회로(PC)들에 접속되는 제k+4 게이트 라인(GLk+4)에 게이트 신호를 공급할 수 있다. 제k+4 스테이지(STGk+4)는 연결 라인(CL)을 통해 제k+4 게이트 라인(GLk+4)에 접속될 수 있다.
제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5) 및 제k+5 화소 행(PROWk+5)의 하측에 배치될 수 있다. 제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5)의 화소 회로(PC)들에 접속되는 제k+5 게이트 라인(GLk+5)에 게이트 신호를 공급할 수 있다. 제k+5 스테이지(STGk+5)는 연결 라인(CL)을 통해 제k+5 게이트 라인(GLk+5)에 접속될 수 있다.
데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1~DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 동일 열에 배치된 복수의 제1 화소 회로(PC1)들에 데이터 전압을 공급할 수 있다. 제2 데이터 라인(DL2)은 동일 열에 배치된 복수의 제2 화소 회로(PC2)들에 데이터 전압을 공급할 수 있다. 제3 데이터 라인(DL3)은 동일 열에 배치된 복수의 제3 화소 회로(PC3)들에 데이터 전압을 공급할 수 있다.
도 6은 도 4의 발광 영역의 일 예를 나타내는 평면도이다. 설명의 편의상, 발광 소자들(ED1, ED2, ED3)의 제1 및 제2 접촉 전극들(ELT1, ELT2)을 중심으로 발광 영역(EA)이 간략하게 도시되었다. 도 7은 도 6의 선 X-X'을 따라 자른 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 1 내지 도 7을 참조하면, 표시 장치(10)는 기판(SUB), 버퍼막(BF), 액티브층(ACTL), 제1 게이트 절연막(GI1), 제1 게이트층(GTL1), 제2 게이트 절연막(GI2), 제2 게이트층(GTL2), 층간 절연막(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 소스 금속층(SDL3), 제3 비아층(VIA3), 제3 보호층(PAS3), 제4 소스 금속층(SDL4), 제4 비아층(VIA4), 및 제4 보호층(PAS4)을 포함할 수 있다.
기판(SUB)은 표시 장치(10)를 지지하기 위한 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 공기 또는 수분의 침투를 방지하기 위한 막일 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 액티브층(ACTL)이 배치될 수 있다. 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체를 포함하거나, 산화물 반도체를 포함할 수 있다.
액티브층(ACTL)은 박막 트랜지스터(TFT)의 채널(CH), 제1 전극(SE), 및 제2 전극(DE)을 포함할 수 있다. 박막 트랜지스터(TFT)의 채널(CH)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 박막 트랜지스터(TFT)의 게이트 전극(GE)과 중첩하는 영역일 수 있다. 박막 트랜지스터(TFT)의 제1 전극(SE)은 채널(CH)의 일 측에 배치되고, 제2 전극(DE)은 채널(CH)의 타 측에 배치될 수 있다. 박막 트랜지스터(TFT)의 제1 전극(SE)과 제2 전극(DE)은 제3 방향(DR3)에서 게이트 전극(GE)과 중첩하지 않는 영역일 수 있다. 박막 트랜지스터(TFT)의 제1 전극(SE)과 제2 전극(DE)은 실리콘 반도체 또는 산화물 반도체에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층(ACTL) 상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(GI1) 상에는 제1 게이트층(GTL1)이 배치될 수 있다. 제1 게이트층(GTL1)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 제1 커패시터 전극(CE1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제2 게이트 절연막(GI2)이 배치될 수 있다. 제2 게이트 절연막(GI2)은 무기막, 예를 들어, 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(GI2) 상에는 제2 게이트층(GTL2)이 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CE2)을 포함할 수 있다. 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 함께 제1 커패시터(C1)를 구성할 수 있다.
제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
층간 절연막(ILD) 상에는 연결 전극(CCE)(또는, 연결 패턴)을 포함하는 제1 소스 금속층(SDL1)이 배치될 수 있다. 제1 소스 금속층(SDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(CCE)은 층간 절연막(ILD) 및 제2 게이트 절연막(GI2)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 제1 전극(SE) 또는 제2 전극(DE)에 연결될 수 있다.
제1 소스 금속층(SDL1) 상에는 액티브층(ACTL), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 소스 금속층(SDL1)으로 인한 단차를 평탄하게 하기 위한 제1 비아층(VIA1)(또는, 제1 평탄화막)이 형성될 수 있다. 제1 비아층(VIA1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 보호층(PAS1)(또는, 제1 절연막)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제1 보호층(PAS1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 보호층(PAS1) 상에는 제2 소스 금속층(SDL2)은 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 연결 전극(CCE)에 연결될 수 있다. 제2 소스 금속층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 4 및 도 6에 도시된 바와 같이, 애노드 연결 라인(ACL)은 화소 회로들(PC1, PC2, PC3)로부터 제2 방향(DR2)으로 연장할 수 있다. 서브 화소들(SPX1, SPX2, SPX3)의 애노드 연결 라인(ACL)들은 실질적으로 동일한 형상 및 동일한 배치를 가질 수 있다.
실시예에 따라, 제1 비아층(VIA1) 및 제1 보호층(PSV1)은 생략될 수도 있다. 이 경우, 연결 전극(CCE)은 애노드 연결 라인(ACL)에 포함되거나 생략될 수도 있다. 예를 들어, 애노드 연결 라인(ACL)이 층간 절연막(ILD) 및 제2 게이트 절연막(GI2)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 제1 전극(SE) 또는 제2 전극(DE)에 연결될 수도 있다.
제2 소스 금속층(SDL2) 상에는 단차를 평탄하게 하기 위한 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 보호층(PAS2)(또는, 제2 절연막)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제2 보호층(PAS2)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 보호층(PAS2) 상에는 제3 소스 금속층(SDL3)이 형성될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극들(ACE1, ACE2, ACE3)(또는, 브릿지 전극들, 브릿지 패턴들)을 포함할 수 있다. 애노드 연결 전극들(ACE1, ACE2, ACE3) 각각은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 컨택홀을 통해 애노드 연결 라인(ACL)에 연결될 수 있다. 제3 소스 금속층(SDL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ACE1)은 제2 및 제3 연결 전극들(ACE2, ACE3)과 다른 형상을 가질 수 있다. 제2 및 제3 연결 전극들(ACE2, ACE3)은 상호 동일한 형상 및 동일한 배치를 가질 수 있다. 제2 및 제3 연결 전극들(ACE2, ACE3)과 비교하여, 제1 애노드 연결 전극(ACE1)은 제1 방향(DR1)으로 더 연장할 수 있다. 제1 애노드 연결 전극(ACE1)은 화소 전극(AND)(또는, 제1 화소 전극)으로부터 공통 전극(COM)(또는, 제2 화소 전극)(즉, 화소 전극(AND)으로부터 제1 방향(DR1)으로 인접한 공통 전극(COM))까지 연장하며, 제1 애노드 연결 전극(ACE1)은 화소 전극(AND) 및 공통 전극(COM)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 및 제3 연결 전극들(ACE2, ACE3)은 화소 전극(AND)과 제3 방향(DR3)으로 중첩하며, 공통 전극(COM)과는 비중첩할 수 있다.
제3 소스 금속층(SDL3) 상에는 단차를 평탄하게 하기 위한 제3 비아층(VIA3)이 형성될 수 있다. 제3 비아층(VIA3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치될 수 있다. 제3 보호층(PAS3)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제3 보호층(PAS3) 상에는 화소 전극(AND)(또는, 제1 화소 전극) 및 공통 전극(COM)(또는, 제2 화소 전극)이 배치될 수 있다. 화소 전극(AND)은 애노드 전극으로 칭해지고, 공통 전극(COM)은 캐소드 전극으로 칭해질 수 있다.
화소 전극(AND)은 제3 보호층(PAS3)과 제3 비아층(VIA3)을 관통하는 컨택홀을 통해 애노드 연결 전극들(ACE1, ACE2, ACE3) 중 대응되는 하나에 연결될 수 있다. 이를 통해, 화소 전극(AND)은 박막 트랜지스터(TFT)의 제1 전극(SE) 또는 제2 전극(DE)에 전기적으로 연결될 수 있다. 따라서, 박막 트랜지스터(TFT)에 의해 제어되는 화소 전압 또는 애노드 전압이 화소 전극(AND)에 인가될 수 있다.
화소 전극(AND)과 유사하게, 공통 전극(COM)은 제3 보호층(PAS3)과 제3 비아층(VIA3)을 관통하는 컨택홀을 통해 전원 라인(예를 들어, 제3 전원 라인(VSL, 도 11 참고))에 연결될 수 있다. 이를 통해, 공통 전극(COM)에는 전원 라인의 전원 전압이 인가될 수 있다.
화소 전극(AND)과 공통 전극(COM)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 전극(AND) 및 공통 전극(COM)은 제1 방향(DR1)을 따라 배열될 수 있다.
실시예들에서, 서브 화소들(SPX1, SPX2, SPX3) 중 하나의 전극 배열 또는 전극 배열 순서(즉, 화소 전극(AND) 및 공통 전극(COM)이 배열된 순서)는 서브 화소들(SPX1, SPX2, SPX3) 중 다른 하나의 전극 배열과 다를 수 있다.
도 6 및 도 7에 도시된 바와 같이, 제1 서브 화소(SPX1)의 화소 전극(AND)은 제1 서브 화소(SPX1)의 공통 전극(COM)으로부터 제1 방향(DR1)의 반대 방향에 위치할 수 있다. 여기서, 공통 전극(COM)은 발광 소자(예를 들어, 제1 서브 화소(SPX1)의 제1 발광 소자(ED1))와 접촉하거나 중첩하는 공통 전극(COM)의 일 부분을 지칭할 수 있다. 제2 서브 화소(SPX2)의 화소 전극(AND)은 제2 서브 화소(SPX2)의 공통 전극(COM)으로부터 제1 방향(DR1)에 위치할 수 있다. 제3 서브 화소(SPX3)의 화소 전극(AND)은 제3 서브 화소(SPX3)의 공통 전극(COM)으로부터 제1 방향(DR1)에 위치할 수 있다. 즉, 제1 서브 화소(SPX1)의 화소 전극(AND) 및 공통 전극(COM), 제2 서브 화소(SPX2)의 공통 전극(COM) 및 화소 전극(AND), 및 제3 서브 화소(SPX3)의 공통 전극(COM) 및 화소 전극(AND)이 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다.
이에 따라, 서브 화소들(SPX1, SPX2, SPX3)이 하나의 발광 영역(EA) 내에서 등간격으로 배치됨에 불구하고, 제1 서브 화소(SPX1)의 화소 전극(AND)과 제2 서브 화소(SPX2)의 화소 전극(AND) 간의 제1 간격(DSA1)은 제2 서브 화소(SPX2)의 화소 전극(AND)과 제3 서브 화소(SPX3)의 화소 전극(AND) 간의 제2 간격(DSA2)과 다를 수 있다. 여기서, 제1 간격(DSA1) 및 제2 간격(DSA2)은 화소 전극(AND)의 면적 중심을 기준으로 계산될 수있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 간격(DSA1) 및 제2 간격(DSA2)은 화소 전극(AND)의 대응되는 변을 기준으로 계산될 수도 있다. 유사하게, 제1 서브 화소(SPX1)의 공통 전극(COM)과 제2 서브 화소(SPX2)의 공통 전극(COM) 간의 제1 간격(DSC1)은 제2 서브 화소(SPX2)의 공통 전극(COM)과 제3 서브 화소(SPX3)의 공통 전극(COM) 간의 제2 간격(DSC2)과 다를 수 있다.
제1 서브 화소(SPX1)의 공통 전극(COM)과 제2 서브 화소(SPX2)의 공통 전극(COM) 간의 제1 간격(DSC1)은 제1 서브 화소(SPX1)의 화소 전극(AND)과 제2 서브 화소(SPX2)의 화소 전극(AND) 간의 제1 간격(DSA1)과도 다를 수 있다. 이와 달리, 제2 서브 화소(SPX2)의 공통 전극(COM)과 제3 서브 화소(SPX3)의 공통 전극(COM) 간의 제2 간격(DSC2)은 제2 서브 화소(SPX2)의 화소 전극(AND)과 제3 서브 화소(SPX3)의 화소 전극(AND) 간의 제2 간격(DSA2)과 같을 수 있다.
제3 보호층(PAS3) 상에는 화소 전극(AND)의 가장자리와 공통 전극(COM)의 가장자리를 덮는 제4 비아층(VIA4)(또는, 뱅크, 화소 정의막)이 배치될 수 있다. 제4 비아층(VIA4)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제4 보호층(PAS4)은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 보호층(PAS4)은 화소 전극(AND)의 가장자리와 공통 전극(COM)의 가장자리를 덮을 수 있다. 제4 보호층(PAS4)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
발광 소자들(ED1, ED2, ED3)은 제4 보호층(PAS4)에 의해 덮이지 않은 화소 전극(AND) 및 공통 전극(COM) 상에 배치될 수 있다.
도 7에서는 발광 소자들(ED1, ED2, ED3) 각각은, 제1 접촉 전극(ELT1)과 제2 접촉 전극(ELT2)이 화소 전극(AND) 및 공통 전극(COM)과 마주보게 배치되는, 플립 칩 타입의 마이크로 LED인 것을 예시하였다. 발광 소자들(ED1, ED2, ED3)은 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자들(ED1, ED2, ED3) 각각의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자들(ED1, ED2, ED3) 각각의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다.
발광 소자들(ED1, ED2, ED3)은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자들(ED1, ED2, ED3) 각각은 실리콘 웨이퍼에서 바로 기판(SUB)의 화소 전극(AND)과 공통 전극(COM) 상에 옮겨질 수 있다. 또는, 발광 소자들(ED1, ED2, ED3) 각각은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 화소 전극(AND)과 공통 전극(COM) 상에 옮겨질 수 있다.
발광 소자들(ED1, ED2, ED3) 각각은 제1 반도체층(11, 11_1)(또는, 제1 반도체), 활성층(12, 12_1), 제2 반도체층(13, 13_1)(또는, 제2 반도체), 제1 접촉 전극(ELT1), 및 제2 접촉 전극(ELT2)을 포함하는 발광 구조물일 수 있다. 실시예에 따라, 발광 소자들(ED1, ED2, ED3)은 최상부에 위치하는 베이스 기판(도 28의 "SSUB" 참고)을 더 포함할 수도 있다. 베이스 기판은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(11, 11_1)은 활성층(12, 12_1)의 일면 상에 배치될 수 있다. 제1 반도체층(11, 11_1)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(12, 12_1)은 제1 반도체층(11, 11_1)의 일면의 일부 상에 배치될 수 있다. 활성층(12, 12_1)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(12, 12_1)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(12, 12_1)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(12, 12_1)이 InGaN를 포함하는 경우, 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층(12, 12_1)이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 서브 화소(SPX3)의 제3 발광 소자(ED3)의 활성층(12)의 인듐(In)의 함량은 대략 15%이고, 제2 서브 화소(SPX2)의 제2 발광 소자(ED2)의 활성층(12)의 인듐(In)의 함량은 대략 25%이며, 제1 서브 화소(SPX1)의 제1 발광 소자(ED1)의 활성층(12_1)의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층(12)의 인듐(In)의 함량을 조정함으로써, 제1 화소(SP1)의 발광 소자(ED)는 제1 색(예를 들어, 적색)의 광을 방출하고, 제2 화소(SP2)의 발광 소자(ED)는 제2 색(예를 들어, 녹색)의 광을 방출하며, 제3 화소(SP3)의 발광 소자(ED)는 제3 색(예를 들어, 청색)의 광을 방출할 수 있다.
제2 반도체층(13, 13_1)은 활성층(12, 12_1)의 타면 상에 배치될 수 있다. 예를 들어, 제2 반도체층(13, 13_1)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 접촉 전극(ELT1)은 제1 반도체층(11, 11_1)의 일면 상에 배치되고, 제2 접촉 전극(ELT2)은 제2 반도체층(13, 13_1)의 일면 상에 배치될 수 있다.
제1 접촉 전극(ELT1)과 화소 전극(AND)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 접촉 전극(ELT1)과 화소 전극(AND)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
실시예들에서, 플립 칩 타입을 위해, 발광 소자들(ED1, ED2, ED3) 각각은 메사(mesa) 구조를 가질 수 있다. 예를 들어, 발광 소자들(ED1, ED2, ED3) 각각은, 제1 반도체층(11, 11_1) 및 제2 반도체층(13, 13_1) 중 하나에 의해 다른 하나가 부분적으로 노출된 메사 영역을 가질 수 있다. 예를 들어, 제1 발광 소자(ED1)에서, 제2 반도체층(13_1)은 제1 반도체층(11_1)의 일면 상에 돌출된 형상을 가지며, 제2 반도체층(13_1)에 의해 제1 반도체층(11_1)의 일면이 부분적으로 노출될 수 있다. 제1 발광 소자(ED1)의 제1 접촉 전극(ELT1)은 제1 반도체층(11_1)의 상기 노출된 일면 상에, 즉, 메사 영역에 배치될 수 있다. 예를 들어, 제2 및 제3 발광 소자들(ED2, ED3)에서, 제1 반도체층(11)이 제2 반도체층(13)의 일면 상에 돌출된 형상을 가지며, 제1 반도체층(11)에 의해 제2 반도체층(13)의 일면이 부분적으로 노출될 수 있다. 제2 및 제3 발광 소자들(ED2, ED3)의 제2 접촉 전극(ELT2)은 제2 반도체층(13)의 상기 노출된 일면 상에, 즉, 메사 영역에 배치될 수 있다.
참고로, 제2 반도체층(13) 상에 활성층(12) 및 제1 반도체층(11)을 성장시키는 방식으로, 제2 및 제3 발광 소자들(ED2, ED3)가 제조될 수 있다. 이와 달리, 활성층(12_1)의 인듐(In)의 함량을 충족시키기 위해, 제1 반도체층(11_1) 상에 활성층(12) 및 제2 반도체층(13_1)을 성장시키는 방식으로, 제1 발광 소자(ED1)가 제조될 수 있다. 이에 따라, 제1 내지 제3 발광 소자들(ED1~ED3)이 동일한 형상을 가지나, 제1 발광 소자(ED1)의 제1 및 제2 접촉 전극들(ELT1, ELT2)의 배치는, 제2 및 제3 발광 소자들(ED2, ED3)의 제1 및 제2 접촉 전극들(ELT1, ELT2)의 배치와 다를 수 있다(예를 들어, 반대일 수 있다).
제1 서브 화소(SPX1)의 화소 전극(AND) 및 공통 전극(COM)을 스왑(swap)함으로써, 즉, 제1 서브 화소(SPX1)의 화소 전극(AND) 및 공통 전극(COM)의 배열 순서를 제2 및 제3 서브 화소들(SPX2, SPX3)의 화소 전극(AND) 및 공통 전극(COM)의 배열 순서와 반대로 설계함으로써, 발광 소자들(ED1, ED2, ED3)은 실질적으로 동일한 방향 또는 동일한 모양으로 배열될 수 있다. 예를 들어, 메사 구조에 따라 제1 내지 제3 발광 소자들(ED1~ED3) 각각의 메사 영역의 가장자리에 경사면이 형성되며, 제1 내지 제3 발광 소자들(ED1~ED3) 각각의 경사면은 실질적으로 동일한 방향(예를 들어, 제1 방향(DR1))을 향할 수 있다. 이 경우, 발광 소자들(ED1, ED2, ED3)의 발광 방향(또는, 방향별 발광 특성)이 균일해지고, 시야각에 따른 혼색 현상이 완화되거나 방지될 수 있다.
도 8은 비교 실시예에 따른 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 1, 도 4, 및 도 6 내지 도 8을 참조하면, 비교 실시예에 따른 표시 장치(10_C)는 제1 서브 화소(SPX1_C), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 도 6 및 도 7을 참조하여 설명하였으며, 제1 서브 화소(SPX1_C)는 도 6의 제1 서브 화소(SPX1)와 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
발광 소자들(ED1, ED2, ED3)을 제외하고, 제1 서브 화소(SPX1_C), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 상호 동일한 구조를 가질 수 있다. 예를 들어, 제1 서브 화소(SPX1_C)의 제1 애노드 연결 전극(ACE1_C)은 제2 및 제3 애노들 연결 전극들(ACE2, ACE3)과 상호 동일한 형상 및 배치를 가질 수 있다. 또한, 제1 서브 화소(SPX1_C)의 화소 전극(AND_C) 및 공통 전극(COM_C)의 배열 순서는 제2 및 제3 서브 화소들(SPX2, SPX3)의 화소 전극(AND) 및 공통 전극(COM)의 배열 순서와 같을 수 있다.
이 경우, 화소 전극(AND_C) 및 공통 전극(COM_C)과 접촉하기 위해, 제1 발광 소자(ED1)는 제2 및 제3 발광 소자들(ED2, ED3)과 다른 방향으로 배열될 수 있다. 제1, 제2 및 제3 발광 소자들(ED1, ED2, ED3)의 전류 이동 방향은 동일하나(예를 들어, 제1 방향(DR1)의 반대 방향), 제1 내지 제3 발광 소자들(ED1~ED3)의 경사면들이 향하는 방향들이 다를 수 있다.
제1 내지 제3 발광 소자들(ED1~ED3) 각각의 경사면(즉, 메사 영역의 가장자리에 형성된 경사면)으로부터 발산된 광은 접촉 전극들(ELT1, ELT2)(및/또는 본딩 물질)의 방해를 받을 수 있으며, 이에 따라, 제1 내지 제3 발광 소자들(ED1~ED3)의 출광율이 방향에 따라 다를 수 있다. 예를 들어, 제1 발광 소자(ED1)의 제1 방향(DR1)(예를 들어, 도 8을 기준으로 우측)으로의 출광율은 제1 발광 소자(ED1)의 제1 방향(DR1)의 반대 방향(예를 들어, 도 8을 기준으로 좌측)으로의 출광율보다 낮을 수 있다. 이와 달리, 제2 및 제3 발광 소자들(ED2, ED3)의 제1 방향(DR1)으로의 출광율은 제2 및 제3 발광 소자들(ED2, ED3)의 제1 방향(DR1)의 반대 방향으로의 출광율보다 높을 수 있다. 이에 따라, 시야각에 따른 혼색 현상이 발생할 수 있다. 예를 들어, 좌측에서 표시 장치(10_C)를 바라보는 경우, 제1 발광 소자(ED1)로부터 발산된 제1 색(예를 들어, 적색)의 광이 상대적으로 많으므로, 영상이 불그스레하게(redish) 시인될 수 있다. 다른 예로, 우측에서 표시 장치(10_C)를 바라보는 경우, 제2 및 제3 발광 소자들(ED2, ED3)로부터 발산된 제2 및 제3 색들의 광이 상대적으로 많으므로, 영상이 푸르스름하게(또는, cyanish) 시인될 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(10)는, 제1 서브 화소(SPX1)의 화소 전극(AND) 및 공통 전극(COM)을 스왑(swap)함으로써, 실질적으로 동일한 방향으로 배열된 발광 소자들(ED1, ED2, ED3)을 포함하며, 시야각에 따른 혼색 현상을 방지할 수 있다.
도 9 및 도 10은 도 4의 발광 영역의 다른 예를 나타내는 평면도들이다.
먼저 도 1 내지 도 4, 도 6, 및 도 9을 참조하면, 제1 서브 화소(SPX1_1)의 전극 배열 순서(즉, 화소 전극(AND) 및 공통 전극(COM)이 배열된 순서)는 제2 및 제3 서브 화소들(SPX2_1, SPX3_1)의 전극 배열 순서와 다를 수 있다.
화소 전극(AND)이 공통 전극(COM)으로부터 제1 방향(DR1)에 위치하는 것을 기준으로, 도 6에서는 제1 서브 화소(SPX1)의 화소 전극(AND) 및 공통 전극(COM)이 스왑되고, 도 9에서는 제1 서브 화소(SPX1_1) 대신에 제2 및 제3 서브 화소들(SPX2_1, SPX3_1)의 화소 전극(AND) 및 공통 전극(COM)이 스왑될 수 있다.
이를 위해, 제2 서브 화소(SPX2_1)의 제2 애노드 연결 전극(ACE2_1) 및 제3 서브 화소(SPX3_1)의 제3 애노드 연결 전극(ACE3_1) 각각은 제1 서브 화소(SPX1_1)의 제1 애노드 연결 전극(ACE1_1)보다 제1 방향(DR1)으로 더 연장할 수 있다. 제2 및 제3 애노드 연결 전극들(ACE2_1, ACE3_1) 각각은 화소 전극(AND)으로부터 공통 전극(COM)(즉, 화소 전극(AND)으로부터 제1 방향(DR1)으로 인접한 공통 전극(COM))까지 연장하며, 제2 및 제3 애노드 연결 전극들(ACE2_1, ACE3_1) 각각은 화소 전극(AND) 및 공통 전극(COM)과 제3 방향(DR3)에서 중첩할 수 있다. 제1 애노드 연결 전극(ACE1_1)은 화소 전극(AND)과 제3 방향(DR3)에서 중첩하며, 공통 전극(COM)과는 비중첩할 수 있다.
이 경우, 발광 소자들(ED1_1, ED2_1, ED3_1)은 상호 동일한 방향으로 정렬되되, 도 7에 도시된 발광 소자들(ED1, ED2, ED2)이 정렬된 방향과 반대 방향으로 정렬될 수 있다. 예를 들어, 발광 소자들(ED1_1, ED2_1, ED3_1) 각각의 경사면(즉, 메사 구조에 의한 경사면)은 실질적으로 제1 방향(DR1)의 반대 방향을 향할 수 있다.
도 6 및 도 10을 참조하면, 제2 서브 화소(SPX2_1)의 전극 배열 순서(즉, 화소 전극(AND) 및 공통 전극(COM)이 배열된 순서)는 제1 및 제3 서브 화소들(SPX1_1, SPX3)의 전극 배열 순서와 다를 수 있다.
화소 전극(AND)이 공통 전극(COM)으로부터 제1 방향(DR1)에 위치하는 것을 기준으로, 제1 서브 화소(SPX1_1) 대신에 제2 서브 화소(SPX2_1)의 화소 전극(AND) 및 공통 전극(COM)이 스왑될 수 있다. 제1 서브 화소(SPX1_1)(및 제1 애노드 연결 전극(ACE1_1)) 및 제2 서브 화소(SPX2_1)(및 제2 애노드 연결 전극(ACE1_2))에 대해서는 도 9를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
예를 들어, 제2 서브 화소(SPX2_1)의 제2 발광 소자(ED2_1)가 적색으로 발광하거나, 제2 발광 소자(ED2_1)의 구조가 제1 및 제3 발광 소자들(ED1_1, ED3)의 구조와 반대인 경우, 제2 서브 화소(SPX2_1)의 화소 전극(AND) 및 공통 전극(COM)이 스왑될 수 있다
다만, 이에 한정되는 것은 아니다. 서브 화소들(SPX1_1, SPX2_1, SPX3) 중 적어도 하나의 서브 화소의 발광 소자의 구조가 나머지 발광 소자의 구조와 다른 경우, 서브 화소들(SPX1_1, SPX2_1, SPX3)의 전극 배열 순서는 서브 화소들(SPX1_1, SPX2_1, SPX3) 중 나머지 서브 화소의 전극 배열 순서와 다를 수 있다. 예를 들어, 제3 서브 화소(SPX3)의 전극 배열 순서만이 제1 및 제2 서브 화소들(SPX1_1, SPX2_1)의 전극 배열 순서와 다를 수도 있다.
도 11은 도 2 내지 도 4의 서브 화소의 일 예를 나타내는 회로도이다.
도 1 내지 도 4, 및 도 11을 참조하면, 서브 화소들(SPX1, SPX2, SPX3)의 화소 회로들은 상호 실질적으로 동일하거나 유사할 수 있다. 서브 화소(SPX)는 서브 화소들(SPX1, SPX2, SPX3) 각각에 대응할 수 있다.
서브 화소(SPX)는 발광 소자(ED) 및 발광 소자(ED)에 구동 전류를 제공하는 화소 회로(PC)를 포함할 수 있다.
화소 회로(PC)는 스캔 기입 라인(GWL), 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM(Pulse Width Modulation) 발광 라인(PWEL), PAM(Pulse Amplitued Modulation) 발광 라인(PAEL), 데이터 라인(DL), 및 PAM 데이터 라인(RDL)에 연결될 수 있다. 스캔 기입 라인(GWL), 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL)은 스캔 라인에 포함될 수 있다. 데이터 라인(DL) 및 PAM 데이터 라인(RDL)은 도 5를 참조하여 설명한 게이트 라인에 대응하거나 상기 게이트 라인에 포함될 수 있다. 화소 회로(PC)는 제1 전원 전압이 인가되는 제1 전원 라인(VDL1), 제2 전원 전압이 인가되는 제2 전원 라인(VDL2), 제3 전원 전압이 인가되는 제3 전원 라인(VSL), 초기화 전압이 인가되는 초기화 전압 라인(VIL), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 라인(VGHL)에 연결될 수 있다.
화소 회로(PC)는 제1 화소 구동부(PDU1)(또는, 제1 서브 회로), 제2 화소 구동부(PDU2)(또는, 제2 서브 회로), 및 제3 화소 구동부(PDU3)(또는, 제3 서브 회로)를 포함할 수 있다.
발광 소자(ED)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류에 따라 발광할 수 있다. 발광 소자(ED)는 제17 트랜지스터(T17)와 제3 전원 라인(VSL) 사이에 배치될 수 있다. 발광 소자(ED)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 발광 소자(ED)의 제2 전극은 제3 전원 라인(VSL)에 연결될 수 있다. 여기서, 발광 소자(ED)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(ED)는 무기 반도체로 이루어진 마이크로 발광 다이오드(Micro LED)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 데이터 라인(DL)의 데이터 전압을 기초로 제어 전류를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어할 수 있다. 제1 화소 구동부(PDU1)의 제어 전류는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭을 조정할 수 있고, 제1 화소 구동부(PDU1)는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭 변조(Pulse Width Modulation)를 수행할 수 있다. 따라서, 제1 화소 구동부(PDU1)는 펄스 폭 변조부(즉, PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압을 기초로 제1 전원 라인(VDL1) 및 제3 노드(N3) 사이에 흐르는 제어 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 데이터 라인(DL)의 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 데이터 라인(DL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압은 초기화 전압 라인(VIL)의 초기화 전압과 상이할 수 있다. 게이트 온 전압과 초기화 전압 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 문턱 전압에 상관없이 초기화 전압을 안정적으로 수신할 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 제1 및 제2 서브 트랜지스터들(T31, T32)은 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 전기적으로 연결할 수 있다. 따라서, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 제3 및 제4 서브 트랜지스터들(T41, T42)은 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제1 전원 라인(VDL1)을 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결할 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 전기적으로 연결할 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 라인(VGHL)의 게이트 오프 전압을 스윕 라인(SWPL)에 연결된 제1 노드(N1)에 공급할 수 있다. 따라서, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압이 인가되는 기간과 데이터 라인(DL)의 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제1 커패시터(C1)에 의해 스윕 라인(SWPL)의 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 게이트 오프 전압 라인(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제2 화소 구동부(PDU2)는 PAM 데이터 라인(RDL)의 PAM 데이터 전압을 기초로 발광 소자(ED)에 공급되는 구동 전류를 생성할 수 있다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(Pulse Amplitude Modulation)을 수행하는 펄스 진폭 변조부(즉, PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 서브 화소들(SPX1, SPX2, SPX3)의 휘도에 관계없이 동일한 PAM 데이터 전압을 입력 받아 동일한 구동 전류를 생성하는 정전류 생성부일 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압을 기초로 발광 소자(ED)로 흐르는 구동 전류를 제어할 수 있다.
제9 트랜지스터(T9)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 PAM 데이터 라인(RDL)의 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급할 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 PAM 데이터 라인(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결할 수 있다. 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압은 초기화 전압 라인(VIL)의 초기화 전압과 상이할 수 있다. 게이트 온 전압과 초기화 전압 간의 차전압이 제10 트랜지스터(T10)의 문턱 전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극은 제10 트랜지스터(T10)의 문턱 전압에 상관없이 초기화 전압을 안정적으로 수신할 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 제5 및 제6 서브 트랜지스터들(T101, T102)은 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 스캔 초기화 라인(GIL)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 스캔 기입 라인(GWL)의 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제8 트랜지스터(T8)의 제2 전극을 전기적으로 연결할 수 있다. 따라서, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 제7 및 제8 서브 트랜지스터(T111, T112)는 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 스캔 기입 라인(GWL)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 라인(VDL2)에 전기적으로 연결할 수 있다. 제12 트랜지스터(T12)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 제1 전원 라인(VDL1)을 제2 노드(N2)에 전기적으로 연결할 수 있다. 제13 트랜지스터(T13)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제1 전원 라인(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 PWM 발광 라인(PWEL)의 PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 노드(N2)에 전기적으로 연결할 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 PWM 발광 라인(PWEL)에 연결되고, 제1 전극은 제2 전원 라인(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압을 기초로 구동 전류가 발광 소자(ED)에 공급되는 기간을 제어할 수 있다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류는 발광 소자(ED)에 공급될 수 있다. 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류는 발광 소자(ED)에 공급되지 않을 수 있다. 따라서, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(ED)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제3 노드(N3)에 전기적으로 연결할 수 있다. 따라서, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 제9 및 제10 서브 트랜지스터(T161, T162)는 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 PAM 발광 라인(PAEL)의 PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(ED)의 제1 전극에 전기적으로 연결할 수 있다. 제17 트랜지스터(T17)의 게이트 전극은 PAM 발광 라인(PAEL)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(ED)의 제1 전극에 연결될 수 있다.
제18 트랜지스터(T18)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 발광 소자(ED)의 제1 전극에 전기적으로 연결할 수 있다. 따라서, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(ED)의 제1 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 스캔 제어 라인(GCL)에 연결되고, 제1 전극은 발광 소자(ED)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 라인(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(ED)의 제1 전극을 제3 전원 라인(VSL)에 전기적으로 연결할 수 있다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 라인(TSTL)에 연결되고, 제1 전극은 발광 소자(ED)의 제1 전극에 연결되며, 제2 전극은 제3 전원 라인(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 라인(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 라인(VIL)에 연결될 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
도 11는 제1 내지 제19 트랜지스터(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 다른 예로, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
도 12는 도 4의 서브 화소의 일 예를 나타내는 레이아웃도이다. 도 13은 도 12의 A1 영역의 확대도이다. 도 14는 도 12의 A2 영역의 확대도이다. 도 15는 도 12의 A3 영역의 확대도이다.
도 4, 및 도 11 내지 도 15을 참조하면, 도 12의 서브 화소(SPX)는 도 4의 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 하나에 대응할 수 있다. 예를 들어, 도 12의 서브 화소(SPX)는 도 4, 도 6, 및 도 7을 참조하여 설명한 제2 및 제3 서브 화소들(SPX2, SPX3)에 각각 대응할 수 있으나, 이에 한정되는 것은 아니다.
초기화 전압 라인(VIL), 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), PWM 발광 라인(PWEL), 제1 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 라인(SWPL), 스캔 제어 라인(GCL), PAM 발광 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 이격될 수 있다.
데이터 라인(DL), 제1 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 이격될 수 있다.
화소(SPX)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제19 트랜지스터들(T1~T19), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제7 연결 전극들(CCE1~CCE7), 및 애노드 연결 라인(ACL)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 채널(CH1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 컨택홀(CT1)을 통해 제1 연결 전극(CCE1)에 연결될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다. 제1 드레인 전극(D1)은 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 채널(CH2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제1 데이터 컨택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다. 제2 드레인 전극(D2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함할 수 있다. 제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다. 제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치될 수 있다. 제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)에 연결되고, 제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)에 연결될 수 있다. 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31)은 제1 서브 게이트 전극(G31)과 중첩하지 않을 수 있다. 제1 서브 소스 전극(S31)은 제3 방향(DR3)에서 스캔 기입 라인(GWL)과 부분적으로 중첩할 수 있다. 제1 서브 드레인 전극(D31)은 제3 방향(DR3)에서 초기화 전압 라인(VIL)과 부분적으로 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함할 수 있다. 제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다. 제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치될 수 있다. 제2 서브 소스 전극(S32)은 제1 서브 드레인 전극(D31)에 연결되고, 제2 서브 드레인 전극(D32)은 제1 전원 컨택홀(VCT1)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제2 서브 게이트 전극(G32)과 중첩하지 않을 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(DR3)에서 초기화 전압 라인(VIL)과 부분적으로 중첩할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함할 수 있다. 제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다. 제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제3 서브 드레인 전극(D41)은 제3 서브 채널(CH41)의 타 측에 배치될 수 있다. 제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)에 연결되고, 제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)에 연결될 수 있다. 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41)은 제3 서브 게이트 전극(G41)과 중첩하지 않을 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함할 수 있다. 제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다. 제4 서브 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치될 수 있다. 제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D41)에 연결되고, 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)에 연결될 수 있다. 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42)은 제4 서브 게이트 전극(G42)과 중첩하지 않을 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제2 전원 컨택홀(VCT2)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1)에 연결될 수 있다. 제5 소스 전극(S5)과 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩하지 않을 수 있다. 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1)에 연결될 수 있다. 제6 드레인 전극(D6)은 제10 컨택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제6 소스 전극(S6)과 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩하지 않을 수 있다. 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제2 연결 전극(CCE2) 및 제1 수평 전원 라인(HVDL)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함할 수 있다. 제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(DR3)에서 초기화 전압 라인(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제7 컨택홀(CT7)을 통해 게이트 오프 전압 라인(VGHL)에 연결될 수 있다. 제7 드레인 전극(D7)은 제6 컨택홀(CT6)을 통해 스윕 라인(SWPL)에 연결될 수 있다. 제7 소스 전극(S7)과 제7 드레인 전극(D7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩하지 않을 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함할 수 있다. 제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다. 제8 게이트 전극(G8)은 제2 방향(DR2)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치될 수 있다. 제8 소스 전극(S8)은 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다. 제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)에 연결될 수 있다. 제8 소스 전극(S8)과 제8 드레인 전극(D8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩하지 않을 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함할 수 있다. 제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(DR2)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제8 소스 전극(S8)에 연결될 수 있다. 제9 드레인 전극(D9)은 제3 데이터 컨택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제9 소스 전극(S9)과 제9 드레인 전극(D9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩하지 않을 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함할 수 있다. 제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다. 제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치될 수 있다. 제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)에 연결되고, 제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)에 연결될 수 있다. 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101)은 제5 서브 게이트 전극(G101)과 중첩하지 않을 수 있다. 제5 서브 소스 전극(S101)은 제3 방향(DR3)에서 스캔 기입 라인(GWL)과 부분적으로 중첩할 수 있다. 제5 서브 드레인 전극(D101)은 제3 방향(DR3)에서 초기화 전압 라인(VIL)과 부분적으로 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함할 수 있다. 제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다. 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치될 수 있다. 제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)에 연결되고, 제6 서브 드레인 전극(D102)은 제1 전원 컨택홀(VCT1)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제6 서브 게이트 전극(G102)과 중첩하지 않을 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(DR3)에서 초기화 전압 라인(VIL)과 부분적으로 중첩할 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함할 수 있다. 제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다. 제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치될 수 있다. 제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)에 연결되고, 제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)에 연결될 수 있다. 제7 서브 소스 전극(S111)과 제7 서브 드레인 전극(D111)은 제7 서브 게이트 전극(G111)과 중첩하지 않을 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함할 수 있다. 제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다. 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치될 수 있다. 제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)에 연결되고, 제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)에 연결될 수 있다. 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112)은 제8 서브 게이트 전극(G112)과 중첩하지 않을 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함할 수 있다. 제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다. 제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다. 제12 소스 전극(S12)은 제11 컨택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제12 드레인 전극(D12)은 제8 소스 전극(S8)에 연결될 수 있다. 제12 소스 전극(S12)과 제12 드레인 전극(D12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩하지 않을 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함할 수 있다. 제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제2 전원 컨택홀(VCT2)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다. 제13 드레인 전극(D13)은 제3 컨택홀(CT3)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제13 소스 전극(S13)과 제13 드레인 전극(D13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩하지 않을 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함할 수 있다. 제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제11 컨택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제14 드레인 전극(D14)은 제4 컨택홀(CT4)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제14 소스 전극(S14)과 제14 드레인 전극(D14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩하지 않을 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함할 수 있다. 제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제8 드레인 전극(D8)에 연결될 수 있다. 제15 드레인 전극(D15)은 제17 소스 전극(S17)에 연결될 수 있다. 제15 소스 전극(S15)과 제15 드레인 전극(D15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함할 수 있다. 제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다. 제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치될 수 있다. 제9 서브 소스 전극(S161)은 제10 컨택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결되고, 제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다. 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161)은 제9 서브 게이트 전극(G161)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함할 수 있다. 제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다. 제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치될 수 있다. 제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)에 연결되고, 제10 서브 드레인 전극(D162)은 제9 컨택홀(CT9)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162)은 제10 서브 게이트 전극(G162)과 중첩하지 않을 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함할 수 있다. 제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다. 제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다. 제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치될 수 있다. 제17 소스 전극(S17)은 제15 드레인 전극(D15)에 연결될 수 있다. 제17 드레인 전극(D17)은 제16 컨택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제17 소스 전극(S17)과 제17 드레인 전극(D17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함할 수 있다. 제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다. 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치될 수 있다. 제18 소스 전극(S18)은 제9 컨택홀(CT9)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 제18 드레인 전극(D18)은 제16 컨택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제18 소스 전극(S18)과 제18 드레인 전극(D18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩하지 않을 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함할 수 있다. 제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다. 제19 게이트 전극(G19)은 제23 컨택홀(CT23)을 통해 테스트 신호 라인(TSTL)에 연결될 수 있다. 제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치될 수 있다. 제19 소스 전극(S19)은 제21 컨택홀(CT21)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다. 제19 드레인 전극(D19)은 제24 컨택홀(CT24)을 통해 제3 전원 라인(VSL)에 연결될 수 있다. 제19 소스 전극(S19)과 제19 드레인 전극(D19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)은 제1 커패시터(C1)의 일 전극이고, 제2 커패시터 전극(CE2)은 제1 커패시터(C1)의 타 전극일 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함하며, 제1 연결 전극(CCE1)은 홀에서 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 PWM 발광 라인(PWEL) 및 제1 수평 전압 라인(HVDL)과 교차할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 제5 컨택홀(CT5)을 통해 스윕 라인(SWPL)에 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다. 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터(C2)의 일 전극이고, 제4 커패시터 전극(CE4)은 제2 커패시터(C2)의 타 전극일 수 있다.
제4 커패시터 전극(CE4)은 제8 게이트 전극(G8)을 노출시키는 홀을 포함하며, 제6 연결 전극(CCE6)은 상기 홀에서 제12 컨택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다. 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)과 중첩할 수 있다. 제5 커패시터 전극(CE5)은 제3 커패시터(C3)의 일 전극이고, 제6 커패시터 전극(CE6)은 제3 커패시터(C3)의 타 전극일 수 있다. 제6 커패시터 전극(CE6)은 제18 컨택홀(CT18)을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제1 게이트 컨택홀(GCT1)과 제3 게이트 컨택홀(GCT3)을 통해 스캔 기입 라인(GWL)에 연결될 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 컨택홀(GCT2)을 통해 스캔 초기화 라인(GIL)에 연결될 수 있다. 제3 게이트 연결 전극(GCE4)은 제8 컨택홀(CT8)을 통해 스캔 제어 라인(GCL)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 컨택홀(CT17)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 컨택홀(CT19)을 통해 PAM 발광 라인(PAEL)에 연결될 수 있다. 제6 게이트 연결 전극(GCE6)은 제14 컨택홀(CT14)을 통해 PWM 발광 라인(PWEL)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 컨택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 컨택홀(DCT2)을 통해 데이터 라인(DL)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 컨택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 컨택홀(DCT4)을 통해 PAM 데이터 라인(RDL)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 컨택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제3 컨택홀(CT3)을 통해 제13 드레인 전극(D13)에 연결되고, 제4 컨택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 컨택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 연결 전극(CCE3)은 제21 컨택홀(CT21)을 통해 제19 소스 전극(S19)에 연결되고, 제22 컨택홀(CT22)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 연결 전극(CCE4)은 제10 컨택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 컨택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 연결 전극(CCE5)은 제11 컨택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결되며, 제4 전원 컨택홀(VDCT4)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 방향(DR2)으로 연장될 수 있다. 제6 연결 전극(CCE6)은 제12 컨택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 컨택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 컨택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제20 컨택홀(CT20)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(DR2)으로 연장될 수 있다. 제4 전원 컨택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
애노드 연결 라인(ACL)은 제2 방향(DR2)으로 연장될 수 있다. 애노드 연결 라인(ACL)은 제20 컨택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제22 컨택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다.
애노드 연결 전극(ACE)은, 도 6을 참조하여 설명한 바와 같이, 애노드 연결 라인(ACL)과 제3 방향(DR3)으로 중첩하며, 제1 전극 컨택홀(ECT1)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다. 또한, 애노드 연결 전극(ACE)은 제2 전극 컨택홀(ECT2)을 통해 화소 전극(AND)에 연결될 수 있다. 화소 전극(AND)은 발광 소자(ED)의 제1 접촉 전극(ELT1)과 연결될 수 있다.
도 6 내지 도 10을 참조하여 설명한 바와 같이, 애노드 연결 전극(ACE)은 서브 화소들(SPX1, SPX2, SPX3)별로 다른 형상을 가질 수 있다. 애노드 연결 전극(ACE)에 대응하여, 화소 전극(AND) 및 공통 전극(COM)의 배열 순서도 서브 화소들(SPX1, SPX2, SPX3)별로 변경될 수 있다.
도 16은 도 12의 선 A-A'을 따라 자른 단면도이다. 도 17은 도 12의 선 B-B'을 따라 자른 단면도이다. 도 18은 도 12의 선 C-C'을 따라 자른 단면도이다. 도 19는 도 12의 선 D-D'을 따라 자른 단면도이다. 도 20은 도 12의 선 E-E'을 따라 자른 단면도이다. 도 21은 도 12의 선 F-F'을 따라 자른 단면도이다. 도 22는 도 12의 선 G-G'을 따라 자른 단면도이다. 도 23은 도 12의 선 H-H'을 따라 자른 단면도이다. 도 24는 도 12의 선 I-I'을 따라 자른 단면도이다.
도 7 및 도 12 내지 도 24를 참조하면, 표시 장치(10)의 단면 구조에 대해서는 도 7을 참조하여 설명하였으므로, 또한, 서브 화소(SPX) 내 반도체 패턴 및 도전 패턴의 배치에 대해서는 도 12 내지 도 15를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 버퍼막(BF)은 기판(SUB) 상에 배치될 수 있다.
액티브층(ACTL, 도 7 참고)은 버퍼막(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 채널들(CH1~CH19), 제1 내지 제19 소스 전극들(S1~S19), 및 제1 내지 제19 드레인 전극들(D1~D19)을 포함할 수 있다.
제1 내지 제19 채널들(CH1~CH19) 각각은 제3 방향(DR3)에서 제1 내지 제19 게이트 전극들(G1~G19) 각각과 중첩할 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 게이트 절연막(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연막(GI1)은 제1 내지 제19 채널들(CH1~CH19) 각각과 제1 내지 제19 게이트 전극들(G1~G19) 각각을 절연시킬 수 있다.
제1 게이트층(GTL1, 도 7 참고)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5)을 포함할 수 있다.
제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2, 도 7 참고)을 절연시킬 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4), 및 제6 커패시터 전극(CE6)을 포함할 수 있다.
층간 절연막(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연막(ILD)은 제1 소스 금속층(SDL1, 도 7 참고) 및 제2 게이트층(GTL2)을 절연시킬 수 있다.
제1 소스 금속층(SDL1)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 초기화 전압 라인(VIL), 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), PWM 발광 라인(PWEL), 제1 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 라인(SWPL), 스캔 제어 라인(GCL), PAM 발광 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)을 포함할 수 있다. 제1 소스 금속층(SDL1)은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제7 연결 전극들(CCE1~CCE7)을 포함할 수 있다.
스캔 기입 라인(GWL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제1 게이트 컨택홀(GCT1)과 제3 게이트 컨택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)에 연결될 수 있다(도 16 및 도 20 참고). 스캔 초기화 라인(GIL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제2 게이트 컨택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다(도 17 참고). PWM 발광 라인(PWEL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제14 컨택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)에 연결될 수 있다(도 23 참고). 스캔 제어 라인(GCL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제8 컨택홀(CT8)을 통해 제3 게이트 연결 전극(GCE3)에 연결될 수 있다(도 19 참고). PAM 발광 라인(PAEL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제19 컨택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다(도 23 참고).
초기화 전압 라인(VIL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제1 전원 컨택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 제6 서브 드레인 전극(D102)에 연결될 수 있다(도 17 참고). 초기화 전압 라인(VIL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제9 컨택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다(도 19 참고). 또한, 초기화 전압 라인(VIL)은 층간 절연막(ILD)을 관통하는 제18 컨택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다. 제1 수평 전원 라인(HVDL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제2 전원 컨택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다(도 18 참고). 게이트 오프 전압 라인(VGHL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제7 컨택홀(CT7)을 통해 제8 소스 전극(S8)에 연결될 수 있다(도 19 참고). 테스트 신호 라인(TSTL)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제23 컨택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다(도 24 참고). 제3 전원 라인(VSL)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제24 컨택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제1 데이터 컨택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다(도 16 참고). 제2 데이터 연결 전극(DCE2)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제3 데이터 컨택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다(도 20 참고).
제1 연결 전극(CCE1)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제1 컨택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제2 컨택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다(도 17 참고).
제2 연결 전극(CCE2)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제3 컨택홀(CT3)을 통해 제13 드레인 전극(D13)에 연결되고(도 18 참고), 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제4 컨택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 층간 절연막(ILD)을 관통하는 제15 컨택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다(도 22 참고).
제3 연결 전극(CCE3)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제21 컨택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다(도 24 참고).
제4 연결 전극(CCE4)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제10 컨택홀(CT10)을 통해 제9 서브 소스 전극(S161)에 연결되고, 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제17 컨택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다(도 23 참고).
제5 연결 전극(CCE5)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제11 컨택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다(도 21 참고).
제6 연결 전극(CCE6)은 제2 게이트 절연막(GI2)과 층간 절연막(ILD)을 관통하는 제12 컨택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결되고, 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제13 컨택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다(도 21 참고).
제7 연결 전극(CCE7)은 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 및 층간 절연막(ILD)을 관통하는 제16 컨택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다(도 22 참고).
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치되며, 제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치될 수 있다.
제2 소스 금속층(SDL2, 도 7 참고)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 데이터 라인(DL), 제1 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)을 포함할 수 있다. 또한, 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다.
데이터 라인(DL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제2 데이터 컨택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다(도 16 참고). PAM 데이터 라인(RDL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제4 데이터 컨택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다(도 20 참고). 제1 수직 전원 라인(VVDL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제3 전원 컨택홀(VCT3)을 통해 제1 수평 전원 라인(HVDL)에 연결될 수 있다(도 18 참고). 제3 전원 컨택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 컨택홀(VCT2)과 중첩할 수 있다. 제3 전원 컨택홀(VCT3)의 면적은 제2 전원 컨택홀(VCT2)의 면적보다 클 수 있다.
애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제20 컨택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제22 컨택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다(도 24 참고). 제2 전원 연결 전극(VDCE)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 제4 전원 컨택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다(도 21 참고).
제2 비아층(VIA2)은 제2 소스 금속층(SDL2) 상에 배치되고, 제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치될 수 있다.
제3 소스 금속층(SDL3, 도 7 참고)은 제2 보호층(PAS2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 제1 서브 전원 라인(VDL21)을 포함할 수 있다. 제1 서브 전원 라인(VDL21)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 제5 전원 컨택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다(도 21 참고). 또한, 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 제1 전극 컨택홀(ECT1)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다(도 24 참고).
제3 비아층(VIA3)은 제3 소스 금속층(SDL3) 상에 배치되고, 제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치될 수 있다.
전극층은 제3 보호층(PAS3) 상에 배치될 수 있다. 전극층은 제2 서브 전원 라인(VDL22), 제3 서브 전원 라인(VDL23), 제1 화소 전극(AND1), 및 제2 화소 전극(AND2)을 포함할 수 있다. 제3 서브 전원 라인(VDL23)은 제2 서브 전원 라인(VDL22)과 제3 방향(DR3)으로 중첩하며, 제3 서브 전원 라인(VDL23) 및 제2 서브 전원 라인(VDL22)은 공통 전극(COM, 도 7 참고)을 구성할 수 있다. 제2 서브 전원 라인(VDL22)과 제1 화소 전극(AND1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 화소 전극(AND2)은 제1 화소 전극(AND1)과 제3 방향(DR3)으로 중첩하며, 하나의 화소 전극(AND, 도 7 참고)을 구성할 수 있다. 제3 서브 전원 라인(VDL23)과 제2 화소 전극(AND2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제4 보호층(PAS4)은 전극층 상에 배치될 수 있다. 도 7에 도시된 바와 같이, 제4 보호층(PAS4) 및 전극층 사이에 제4 비아층(VIA4)이 더 배치될 수도 있다.
발광 소자(ED)는 제4 보호층(PAS4)에 의해 덮이지 않은 화소 전극(AND) 상에 배치될 수 있다. 제1 접촉 전극(ELT1)은 발광 소자(ED)와 화소 전극(AND) 사이에 배치되어, 발광 소자(ED)와 화소 전극(AND)을 전기적으로 연결할 수 있다.
도 25는 도 4의 서브 화소의 일 예를 나타내는 레이아웃도이다.
도 4, 및 도 11, 도 12, 및 도 25을 참조하면, 도 25의 서브 화소(SPX_1)는 도 4의 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 하나에 대응할 수 있다. 예를 들어, 도 25의 서브 화소(SPX_1)는 도 4, 도 6, 및 도 7을 참조하여 설명한 제1 서브 화소(SPX1)에 대응할 수 있으나, 이에 한정되는 것은 아니다. 애노드 연결 전극(ACE_1)의 형상과 제1 및 제2 접촉 전극들(ELT1, ETL2)의 배치를 제외하고, 도 25의 서브 화소(SPX_1)는 도 12의 서브 화소(SPX)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
애노드 연결 전극(ACE_1)은, 도 6을 참조하여 설명한 바와 같이, 애노드 연결 라인(ACL)과 제3 방향(DR3)으로 중첩하며, 제1 전극 컨택홀(ECT1)을 통해 애노드 연결 라인(ACL)에 연결될 수 있다. 또한, 애노드 연결 전극(ACE_1)은 제1 방향(DR1)으로 연장하며, 화소 전극(AND) 및 공통 전극(COM)과 제3 방향(DR3)으로 중첩할 수 있다.
애노드 연결 전극(ACE_1)은 제2 전극 컨택홀(ECT2)을 통해 화소 전극(AND)에 연결될 수 있다.
도 26은 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 나타내는 사시도이다.
도 26을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 및 이음부(SM)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)를 포함할 수 있다.
복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)은 격자 형태로 배열될 수 있다. 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)은 M(M은 양의 정수) 개의 행과 N(N은 양의 정수) 개의 열에 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(10_1)와 제3 표시 장치(10_3)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(10_3)와 제4 표시 장치(10_4)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(10_2)와 제4 표시 장치(10_4)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
하지만, 타일형 표시 장치(TD)에서 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)의 개수와 배치는 도 26에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치들(10_1, 10_2, 10_3, 10_4)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 서로 다른 크기를 가질 수 있다.
복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각은 도 1 내지 도 5를 결부하여 설명한 표시 장치(10)와 실질적으로 동일할 수 있다. 그러므로, 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4) 각각에 대한 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)은 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(10_1)와 제2 표시 장치(10_2) 사이, 제1 표시 장치(10_1)와 제3 표시 장치(10_3) 사이, 제2 표시 장치(10_2)와 제4 표시 장치(10_4) 사이, 및 제3 표시 장치(10_3)와 제4 표시 장치(10_4) 사이에 배치될 수 있다.
도 27은 도 26의 AA 영역을 상세히 나타내는 확대 레이아웃도이다.
도 27을 참조하면, 이음부(SM)는 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(10_1)와 제2 표시 장치(10_2) 사이, 제1 표시 장치(10_1)와 제3 표시 장치(10_3) 사이, 제2 표시 장치(10_2)와 제4 표시 장치(10_4) 사이, 및 제3 표시 장치(10_3)와 제4 표시 장치(10_4) 사이에 배치될 수 있다.
제1 표시 장치(10_1)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(10_2)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(10_3)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(10_4)는 영상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(GG1)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(GG1), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(GG4)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(GG4), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(GG2)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(GG2), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(GG3)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(GG3), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 27과 같이, 복수의 표시 장치들(10_1, 10_2, 10_3, 10_4)이 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 28은 도 27의 선 J-J'를 따라 절단한 타일형 표시 장치의 일 예를 나타내는 단면도이다.
도 28을 참조하면, 제1 표시 장치(10_1)는 제1 표시 모듈(DPM1)과 제1 전방 커버(COV1)를 포함한다. 제2 표시 장치(10_2)는 제2 표시 모듈(DPM2)과 제2 전방 커버(COV2)를 포함한다.
제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2) 각각은 기판(SUB), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함한다. 박막 트랜지스터층(TFTL)과 발광 소자층(EML)은 도 7을 결부하여 이미 상세히 설명하였다. 도 28에서 도 7과 중복된 설명은 생략한다.
기판(SUB)은 박막 트랜지스터층(TFTL)이 배치되는 제1 면(41), 제1 면과 마주보는 제2 면(42), 및 제1 면(41)과 제2 면(42) 사이에 배치되는 제1 측면(43)을 포함할 수 있다. 제1 면(41)은 기판(SUB)의 전면 또는 상면이고, 제2 면(42)은 기판(SUB)의 배면 또는 하면일 수 있다.
또한, 기판(SUB)은 제1 면(41)과 제1 측면(43) 사이와 제2 면(42)과 제1 측면(43) 사이에 배치되는 챔퍼(chamfer)면(44_1, 44_2)을 더 포함할 수 있다. 챔퍼면(44_1, 44_2) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 배치되지 않을 수 있다. 챔퍼면(44_1, 44_2)으로 인해, 제1 표시 장치(10_1)의 기판(SUB)과 제2 표시 장치(10)의 기판이 충돌하여 파손되는 것이 방지될 수 있다.
챔퍼면(44_1, 44_2)은 제1 면(41)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이와 제2 면(42)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)가 도 26과 같이 직사각형의 평면 형태를 갖는 경우, 챔퍼면(44_1, 44_2)은 제1 면(41)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면(42)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치될 수 있다.
제1 전방 커버(COV1)는 기판(SUB)의 챔퍼면(44) 상에 배치될 수 있다. 즉, 제1 전방 커버(COV1)는 제1 방향(DR1)과 제2 방향(DR2)에서 기판(SUB)보다 돌출될 수 있다. 그러므로, 제1 표시 장치(10_1)의 기판(SUB)과 제2 표시 장치(10_2)의 기판(SUB) 사이의 거리(GSUB)는 제1 전방 커버(COV1)와 제2 전방 커버(COV2) 사이의 거리(GCOV)보다 클 수 있다.
제1 전방 커버(COV1)와 제2 전방 커버(COV2) 각각은 접착 부재(51), 접착 부재(51) 상에 배치되는 광 투과율 조절층(52), 및 광 투과율 조절층(52) 상에 배치되는 눈부심 방지층(Anti-Glare Layer, 53)을 포함할 수 있다.
제1 전방 커버(COV1)의 접착 부재(51)는 제1 표시 모듈(DPM1)의 발광 소자층(EML)과 제1 전방 커버(COV1)를 부착하는 역할을 한다. 제2 전방 커버(COV2)의 접착 부재(51)는 제2 표시 모듈(DPM2)의 발광 소자층(EML)과 제2 전방 커버(COV2)를 부착하는 역할을 한다. 접착 부재(51)는 광을 투과시킬 수 있는 투명한 접착 부재일 수 있다. 예를 들어, 접착 부재(51)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
눈부심 방지층(53)은 외부 광이 그대로 반사되어 영상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 이에 따라, 눈부심 방지층(53)으로 인해, 제1 표시 장치(10_1)와 제2 표시 장치(10_2)가 표시하는 영상의 명암비가 높아질 수 있다.
광 투과율 조절층(52)은 외부 광 또는 제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이로 인해, 제1 표시 모듈(DPM1)의 기판(SUB)과 제2 표시 모듈(DPM2)의 기판(SUB) 사이의 거리(GSUB)가 외부에서 시인되는 것을 방지할 수 있다.
눈부심 방지층(53)은 편광판으로 구현되고, 광 투과율 조절층(52)은 위상 지연층으로 구현될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
한편, 도 27의 선 K-K', 선 L-L', 및 선 M-M'를 따라 절단한 타일형 표시 장치의 일 예는 도 28을 결부하여 설명한 선 J-J'를 따라 절단한 타일형 표시 장치의 일 예와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 29는 도 26의 BB 영역을 상세히 나타내는 확대 레이아웃도이다. 도 29에는 설명의 편의를 위해, 제1 표시 장치(10_1)의 상측에 배치된 패드(PAD)들과 제1 화소(PX1)들이 나타나 있다. 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)는 제1 표시 장치(10_1)와 실질적으로 동일한 구성을 가지는 바, 중복되는 설명은 생략한다.
도 29를 참조하면, 제1 표시 장치(10_1)의 상측 가장자리에는 패드(PAD)들이 배치될 수 있다. 제1 표시 장치(10_1)의 데이터 라인(도 5 또는 도 30의 "DL" 참고)들이 제2 방향(DR2)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(10_1)의 상측 가장자리와 하측 가장자리에 배치될 수 있다. 또는, 제1 표시 장치(10_1)의 데이터 라인들이 제1 방향(DR1)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(10_1)의 좌측 가장자리와 우측 가장자리에 배치될 수 있다.
패드(PAD)들 각각은 기판(SUB)의 상면 상에서 데이터 라인에 연결될 수 있다. 또한, 패드(PAD)들 각각은 측면 배선(도 30의 "SSL" 참고)에 연결될 수 있다. 측면 배선은 기판(SUB)의 상면, 일 측면, 및 하면(또는 배면) 상에 배치될 수 있다. 측면 배선(SSL)은 기판(SUB)의 하면 상에서 연결 배선(도 30의 "CCL" 참고)에 연결될 수 있다.
도 30은 도 29의 선 N-N'를 따라 절단한 타일형 표시 장치의 일 예를 나타내는 단면도이다. 도 30에서는 도 28 및 도 7에 도시된 단면도와 동일한 구성 요소에 동일한 도면 부호를 부여하였으며, 도 28 및 도 7과 중복된 설명은 생략한다.
도 30을 참조하면, 패드(PAD)는 제1 보호층(PAS1) 상에 배치될 수 있다. 패드(PAD)의 일부는 제3 보호층(PAS3)(및/또는 제2 보호층(PSA2)) 및 제4 보호층(PAS4)에 의해 덮이지 않고 노출될 수 있다. 패드(PAD)는 화소 전극(AND)들 및 공통 전극(COM)들과 동일한 물질을 포함할 수 있다. 예를 들어, 패드(PAD)는 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다.
제1 소스 금속층(SDL1, 도 7 참고)은 데이터 라인(DL)을 포함할 수 있다. 데이터 라인(DL)은 층간 절연막(ILD) 상에 배치될 수 있다. 즉, 데이터 라인(DL)은 연결 전극(CCE1)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
패드(PAD)는 제1 비아층(VIA1), 제1 보호층(PAS1), 제3 비아층(VIA3)(및/또는 제2 비아층(VIA2)), 및 제3 보호층(PAS3)(및/또는 제2 보호층(PAS2))을 관통하는 제35 컨택홀(CT35)을 통해 데이터 라인(DL)에 연결될 수 있다.
연결 배선(CCL)은 기판(SUB)의 하면 상에 배치될 수 있다. 연결 배선(CCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제5 비아층(VIA5)은 연결 배선(CCL)의 일부 상에 배치될 수 있다. 제5 비아층(VIA5)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제5 보호층(PAS5)은 제5 비아층(VIA5) 상에 배치될 수 있다. 제5 보호층(PAS5)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
측면 배선(SSL)은 기판(SUB)의 상면 가장자리, 측면, 및 하면 가장자리에 배치될 수 있다. 측면 배선(SSL)의 일 단은 패드(PAD)에 연결될 수 있다. 측면 배선(SSL)의 일 단은 제4 보호층(PAS4)을 관통하는 제36 컨택홀(CT36)을 통해 패드(PAD)에 연결될 수 있다. 측면 배선(SSL)의 타 단은 연결 배선(CCL)에 연결될 수 있다.
측면 배선(SSL)은 기판(SUB)의 측면, 버퍼막(BF)의 측면, 제1 게이트 절연막(GI1)의 측면, 제2 게이트 절연막(GI2)의 측면, 층간 절연막(ILD)의 측면, 제1 보호층(PAS1)의 측면, 및 제3 비아층(VIA3)(및/또는 제2 비아층(VIA2))의 측면 상에 배치될 수 있다.
측면 배선(SSL)을 통해 기판(SUB)의 상면 가장자리 상에 형성된 패드(PAD)와 기판(SUB)의 하면 가장자리에 형성된 연결 배선(CCL)을 연결하므로, 외부로 노출된 측면 배선(SSL)을 수분, 및 산소로부터 보호하고, 외관상 사용자에게 시인되는 것을 방지하기 위해 에지 영역(EDG)을 감싸는 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)이 형성될 수 있다.
연성 필름(FPCB)은 제5 보호층(PAS5)의 하면 상에 배치될 수 있다. 연성 필름(FPCB)은 도전성 접착 부재(CAM)를 이용하여 제5 비아층(VIA5) 및 제5 보호층(PAS5)을 관통하는 제37 컨택홀(CT37)을 통해 연결 배선(CCL)에 연결될 수 있다. 연성 필름(FPCB)의 하면 상에는 데이터 라인(DL)들에 데이터 전압들을 공급하기 위한 소스 구동 회로가 배치될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
상술한 바와 같이, 제1 표시 장치(10_1)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB)의 소스 구동 회로는 연결 배선(CCL), 측면 배선(SSL), 및 패드(PAD)를 통해 데이터 라인(DL)에 연결될 수 있다. 즉, 소스 구동 회로가 기판(SUB)에 배치됨으로써, 비표시 영역(NDA)을 없앨 수 있으므로, 화소(PX)들을 기판(SUB)의 가장자리에도 형성할 수 있다.
도 31은 일 실시예에 따른 타일형 표시 장치를 나타내는 블록도이다. 도 31에서는 설명의 편의를 위해 제1 표시 장치(10_1)와 호스트 시스템(HOST)을 도시하였다.
도 31을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 내비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터, 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(10_1), 제2 표시 장치(10_2), 제3 표시 장치(10_3), 및 제4 표시 장치(10_4)에 대응하여, 원본 비디오 데이터를 제1 영상에 대응되는 제1 비디오 데이터, 제2 영상에 대응되는 제2 비디오 데이터, 제3 영상에 대응되는 제3 비디오 데이터, 및 제4 영상에 대응되는 제4 비디오 데이터로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(10_1)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(10_2)에 전송하고, 제3 비디오 데이터를 제3 표시 장치(10_3)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(10_4)에 전송할 수 있다.
제1 표시 장치(10_1)는 제1 비디오 데이터에 따라 제1 영상을 표시하고, 제2 표시 장치(10_2)는 제2 비디오 데이터에 따라 제2 영상을 표시하며, 제3 표시 장치(10_3)는 제3 비디오 데이터에 따라 제3 영상을 표시하고, 제4 표시 장치(10_4)는 제4 비디오 데이터에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(10_1, 10_2, 10_3, 10_4)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(10_1)는 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호 처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상이 표시되는 표시 패널과 표시 패널의 구동을 제어하는 패널 구동부를 포함할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
HDD(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시장치와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시장치와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(10_1)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치들(10_2, 10_3, 10_4)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2 표시 장치(10_2)의 블록도, 제3 표시 장치(10_3)의 블록도, 및 제4 표시 장치(10_4)의 블록도는 도 31을 결부하여 설명한 제1 표시 장치(10_1)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
10: 표시 장치
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
ACE: 애노드 연결 전극
ACL: 애노드 연결 라인
AND: 화소 전극
CCL: 연결 배선
COM: 공통 전극
CROW: 회로 행
DL: 데이터 라인
FPCB: 연성 필름
PAD: 패드부
PC: 화소 회로
PROW: 화소 행
PX: 화소
SPX: 서브 화소
SSL: 측면 배선
TD: 타일형 표시 장치

Claims (20)

  1. 화소를 포함하고, 상기 화소는,
    제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자;
    상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들; 및
    상기 제1 화소 전극들과 쌍을 이루며 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제2 화소 전극들을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함하고,
    상기 제1 발광 소자의 상기 메사 영역은 상기 제1 화소 전극들 중 하나와 접촉하며,
    상기 제2 발광 소자의 상기 메사 영역은 상기 제2 화소 전극들 중 하나와 접촉하고,
    상기 제1 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서의 반대인, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 내지 제3 발광 소자들 각각은 상기 메사 영역의 가장자리를 따라 형성된 경사면을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각의 상기 경사면은 동일한 방향을 향하는, 표시 장치.
  3. 제1 항에 있어서, 상기 제3 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서와 같은, 표시 장치.
  4. 제1 항에 있어서, 상기 제1 내지 제3 발광 소자들은 상기 제1 방향을 따라 순차적으로 배열되며,
    상기 제1 및 제2 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제2 및 제3 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격과 다른, 표시 장치.
  5. 제1 항에 있어서, 상기 제1 및 제2 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제1 및 제2 발광 소자들과 접촉하는 상기 제2 화소 전극들 간의 상기 제1 방향으로의 간격과 다른, 표시 장치.
  6. 제5 항에 있어서, 상기 제2 및 제3 발광 소자들과 접촉하는 상기 제1 화소 전극들 간의 상기 제1 방향으로의 간격은, 상기 제2 및 제3 발광 소자들과 접촉하는 상기 제2 화소 전극들 간의 상기 제1 방향으로의 간격과 같은, 표시 장치.
  7. 제1 항에 있어서, 상기 제1 발광 소자는 적색으로 발광하고, 상기 제2 화소는 녹색 또는 청색으로 발광하는, 표시 장치.
  8. 제1 항에 있어서, 상기 화소는 상기 제1 화소 전극들을 통해 상기 제1 내지 제3 발광 소자들에 구동 전류를 각각 제공하는 제1 화소 회로, 제2 화소 회로, 및 제3 화소 회로를 더 포함하고,
    상기 제1 내지 제3 화소 회로들 각각은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 내지 제3 화소 회로들 각각은 상기 제1 화소 전극들과 접촉하는 브릿지 패턴을 더 포함하고,
    상기 제1 화소 회로의 상기 브릿지 패턴의 형상은 상기 제2 화소 회로의 상기 브릿지 패턴의 형상과 다른, 표시 장치.
  10. 제9 항에 있어서, 상기 제1 화소 회로의 상기 브릿지 패턴은 평면상에서 상기 제2 화소 전극들과 중첩하며, 상기 제2 화소 회로의 상기 브릿지 패턴은 평면상에서 상기 제2 화소 전극들과 비중첩하는, 표시 장치.
  11. 제8 항에 있어서, 상기 제1 내지 제3 화소 회로들은 상호 동일한 회로 구조를 가지는, 표시 장치.
  12. 제11 항에 있어서, 상기 제1 화소 회로는 상기 제1 발광 소자를 기준으로 제2 방향에 위치하고, 상기 제2 화소 회로는 상기 제2 발광 소자를 기준으로 상기 제2 방향에 위치하며, 상기 제3 화소 회로는 상기 제3 발광 소자를 기준으로 상기 제2 방향에 위치하고,
    상기 제2 방향은 상기 제1 방향에 수직하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제1 내지 제3 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자인, 표시 장치.
  14. 화소를 포함하고, 상기 화소는,
    제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자; 및
    상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함하고,
    상기 제1 발광 소자의 상기 메사 영역은 상기 제1 반도체층에 형성되며,
    상기 제2 발광 소자의 상기 메사 영역은 상기 제2 반도체층에 형성되고,
    상기 제1 화소 전극들은 상기 제1 방향을 따라 다른 간격들로 배열되는, 표시 장치.
  15. 복수의 표시 장치들과 상기 복수의 표시 장치들 사이에 배치되는 이음부를 구비하고,
    상기 복수의 표시 장치들 중에서 제1 표시 장치는,
    기판; 및
    상기 기판의 제1 면 상에 배치되는 화소를 포함하고,
    상기 화소는,
    제1 방향을 따라 등간격으로 배열된 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자;
    상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제1 화소 전극들; 및
    상기 제1 화소 전극들과 쌍을 이루며 상기 제1 방향을 따라 배열되며, 상기 제1 내지 제3 발광 소자들과 접촉하는 제2 화소 전극들을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각은, 상호 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하되, 상기 제1 및 제2 반도체층들 중 하나가 다른 하나에 의해 부분적으로 노출되는 메사 영역을 포함하고,
    상기 제1 발광 소자의 상기 메사 영역은 상기 제1 화소 전극들 중 하나와 접촉하며,
    상기 제2 발광 소자의 상기 메사 영역은 상기 제2 화소 전극들 중 하나와 접촉하고,
    상기 제1 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서는, 상기 제2 발광 소자와 접촉하는 상기 제1 및 제2 화소 전극들의 배열 순서의 반대인, 타일형 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자인 타일형 표시 장치.
  17. 제15 항에 있어서,
    상기 기판은 유리로 이루어진 타일형 표시 장치.
  18. 제15 항에 있어서, 상기 제1 표시 장치는,
    상기 기판의 제1 면 상에 배치되는 패드; 및
    상기 기판의 제1 면, 상기 제1 면의 반대면인 제2 면, 상기 제1 면과 상기 제2 면 사이의 일 측면 상에 배치되며, 상기 패드에 연결되는 측면 배선을 더 포함하는 타일형 표시 장치.
  19. 제18 항에 있어서, 상기 제1 표시 장치는,
    상기 기판의 제2 면 상에 배치되는 연결 배선; 및
    도전성 접착 부재를 통해 상기 연결 배선에 연결되는 연성 필름을 더 포함하고,
    상기 측면 배선은 상기 연결 배선에 연결되는 타일형 표시 장치.
  20. 제15 항에 있어서, 상기 복수의 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열되는 타일형 표시 장치.
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