TW202336727A - 顯示裝置及包含其之拼接狀顯示裝置 - Google Patents

顯示裝置及包含其之拼接狀顯示裝置 Download PDF

Info

Publication number
TW202336727A
TW202336727A TW112102401A TW112102401A TW202336727A TW 202336727 A TW202336727 A TW 202336727A TW 112102401 A TW112102401 A TW 112102401A TW 112102401 A TW112102401 A TW 112102401A TW 202336727 A TW202336727 A TW 202336727A
Authority
TW
Taiwan
Prior art keywords
sub
gate
electrode
transistor
layer
Prior art date
Application number
TW112102401A
Other languages
English (en)
Inventor
崔炳均
金炳容
李裁必
Original Assignee
南韓商三星顯示器有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220051145A external-priority patent/KR20230116640A/ko
Application filed by 南韓商三星顯示器有限公司 filed Critical 南韓商三星顯示器有限公司
Publication of TW202336727A publication Critical patent/TW202336727A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/02—Composition of display devices
    • G09G2300/026—Video wall, i.e. juxtaposition of a plurality of screens to create a display screen of bigger dimensions
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05561—On the entire surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本發明提供一種顯示裝置和包含其之拼接狀顯示裝置。顯示裝置包含位於基板的第一表面上的電晶體陣列層以及位於電晶體陣列層上的複數個發光元件。電晶體陣列層包含顯示區的電路區中的複數個像素驅動器和兩個或以上的閘極驅動器、電路區周圍的第一閘極電壓供應線以及兩條或以上的第一閘極電壓輔助線連接在第一閘極電壓供應線和兩個或以上的閘極驅動器中的每一個之間。該兩條或以上的第一閘極電壓輔助線的每一端從鄰近該第一閘極電壓供應線的該基板的邊緣比該第一閘極電壓供應線更遠的隔開。

Description

顯示裝置及包含其之拼接狀顯示裝置
相關申請的交叉引用：
本申請主張於2022年1月27日提交給韓國智慧財產局的韓國專利申請第10-2022-0012359號的優先權和權益和2022年4月26日提交給韓國智慧財產局的韓國專利申請第10-2022-0051145號的優先權和權益，兩者的全部內容透過引用合併於此。
本揭露係關於一種顯示裝置以及包含前述顯示裝置的拼接狀顯示裝置。
隨著資訊社會的發展，對顯示圖像的顯示裝置的需求以各種形式增加。顯示裝置可以是平板顯示器，例如液晶顯示器、場發射顯示器和發光顯示面板。
發光顯示裝置包含有機發光顯示裝置，其包含有機發光二極體(OLED)元件作為發光元件，或者無機發光顯示裝置，其包含無機發光二極體元件，如發光二極體(LED)作為發光元件。有機發光顯示裝置調整施加到有機發光二極體元件的驅動電流的強度以調整有機發光二極體元件的光亮度或灰階值。然而，因為在無機發光二極體元件中，發射光的波長根據驅動電流而變化，所以當以與有機發光二極體元件相同的方式驅動無機發光二極體元件時，可能會導致影像品質劣化。
本揭露的技術目標在提供一種顯示裝置，其可以防止設置在鄰近於基板邊緣的線之短路缺陷，以及包含前述的拼接狀顯示裝置。
根據本揭露一個或多個實施例，一種顯示裝置包含具有複數個子像素排列的一顯示區和位於該顯示區外圍的一非顯示區的一基板，設置在該基板的一第一表面上的一電晶體陣列層，以及設置在該電晶體陣列層的該顯示區上的複數個發光元件，其對應於該複數個子像素。該電晶體陣列層包含設置在該顯示區的一電路區的複數個像素驅動器，該複數個像素驅動器的每一個對應於該複數個子像素，且該複數個像素驅動器的每一個包含至少一個電晶體。兩個或以上的閘極驅動器設置在該電路區，在同一方向上彼此隔開，並且該兩個或以上的閘極驅動器係配置為將每個訊號提供給連接該複數個像素驅動器的複數條閘極線。一第一閘極電壓供應線設置在該顯示區的該電路區的外圍，並朝向一方向延伸。兩條或以上的第一閘極電壓輔助線朝向與該方向交叉的另一個方向上延伸，並且在該第一閘極電壓供應線和該兩個或以上的閘極驅動器中的每一個之間作連接。該兩條或以上的第一閘極電壓輔助線的每一端透過至少一第一閘極電壓線接觸孔連接該第一閘極電壓供應線，並且從鄰近該第一閘極電壓供應線的該基板的邊緣比該第一閘極電壓供應線更遠地隔開。
該複數個發光元件的每一個係為覆晶型微型發光二極體元件。
該複數個像素的每一個包含在該方向或該另一個方向上鄰近的該複數個子像素中的兩個或以上的子像素。該顯示裝置進一步包含設置在該基板的該第一表面的該非顯示區中的一部分的一抗ESD圖樣層。該抗ESD圖樣層包含平行於該顯示區的一邊緣的主圖樣，以及從該主圖樣向該顯示區突出的複數個子圖樣。該複數個子圖樣分別位於複數個像素中與該主圖樣鄰近的像素之間。該複數個子圖樣的至少一個與該至少一第一閘極電壓線接觸孔重疊。
該第一閘極電壓供應線鄰近於該抗ESD圖樣層的主圖樣。
該非顯示區包含至少一焊墊區，連接該電晶體陣列層的複數個焊墊設置在該焊墊區中。該抗ESD圖樣層與至少一個該焊墊區隔開。
該顯示裝置進一步包含設置在相對於該基板的該第一表面的一第二表面上的複數個連接線，以及複數個側線，設置在該基板的該第一表面與該第二表面之間的一側面上的複數個側線，該複數個側線連接在該複數個焊墊與該複數個連接線之間。各個該複數個連接線透過一導電性黏合件連接一撓性薄膜。
兩條或以上的第一閘極電壓輔助線的每一條的一端沿該方向延伸並與第一閘極電壓供應線重疊。
該電晶體進一步包含一第二閘極電壓供應線，設置在該顯示區的該電路區周圍的一第二閘極電壓供應線，並沿該方向延伸且比第一閘極電壓供應線遠離該基板的邊緣，以及兩條或以上的第二閘極電壓輔助線沿該另一個方向延伸，並且在兩條或以上的閘極驅動器中的每一個與第二閘極電壓供應線之間作連接。該第一閘極電壓供應線和兩條或以上的第一閘極電壓輔助線係配置為向兩個或以上的閘極驅動器傳輸第一閘極電位電壓。該第二閘極電壓供應線和兩條或以上的第二閘極電壓輔助線將具有不同於第一閘極電位電壓的第二閘極電位電壓傳輸至兩個或以上的閘極驅動器。
該電晶體陣列層包含覆蓋該基板的該第一表面上的一半導體層的一閘極絕緣層，覆蓋該閘極絕緣層上的一第一導電層的一第一層間絕緣層，覆蓋該第一層間絕緣層上的一第二導電層的一第二層間絕緣層，覆蓋該第二層間絕緣層上的一第三導電層的一第一平坦化層，覆蓋該第一平坦化層上的一第四導電層的一第二平坦化層，以及覆蓋該第二平坦化層上的一第五導電層的一第三平坦化層。該第三導電層包含該第一閘極電壓供應線。該第四導電層包含兩條或以上的第一閘極電壓輔助線。
該電晶體陣列層進一步包含設置在第三平坦化層上的一第六導電層，該第六導電層包含對應於該複數個子像素的複數陽極電極和對應於該複數個子像素的複數個陰極電極，該複數個陰極電極中的每一個對應於鄰近該複數個陽極電極中的其中一個；以及設置在該第六導電層上的一第七導電層，其包含透明導電材料，該第七導電層包含覆蓋該複數個陽極電極的複數個陽極焊墊和覆蓋該複數個陰極電極的複數個陰極焊墊，該複數個發光元件設置在該複數個陽極焊墊和該複數個陰極焊墊上。
該第七導電層包含該抗ESD圖樣層，鄰近於該基板的邊緣的該第二平坦化層的邊緣部分暴露於該第三平坦化層的外部，以及鄰近於該基板的邊緣的該第一平坦化層的邊緣部分暴露於該第二平坦化層的外部。該抗ESD圖樣層的該複數個子圖樣與該第一平坦化層、該第二平坦化層和該第三平坦化層接觸。
電晶體陣列層進一步包含掃描寫入線，其係配置為從兩個或以上的閘極驅動器中的任一個接收掃描寫入訊號，掃描初始化線係配置為從兩個或以上的閘極驅動器中的任何一個接收掃描初始化訊號，掃略訊號線係配置為從兩個或以上的閘極驅動器中的任何一個接收掃略訊號，第一數據線係配置為接收第一數據電壓，以及第二數據線係配置為接收第二數據電壓。複數個子像素中的每一個的像素驅動器連接掃描寫入線、掃描初始化線、掃略訊號線、第一數據線及第二數據線。各個複數個子像素的像素驅動器包含一第一像素驅動電路單元，其係配置為根據第一數據線的第一數據電壓產生控制電流，第二像素驅動電路單元係配置為根據第二數據線的第二數據電壓產生施加至陽極電極的驅動電流，以及第三像素驅動電路單元係配置為根據第一像素驅動電路單元的控制電流來控制施加至陽極電極的驅動電流的周期。第一像素驅動電路單元包含第一電晶體，其係配置為根據第一數據電壓產生控制電流的第一電晶體；第二電晶體，其係配置為根據掃描寫入訊號將第一數據線的第一數據電壓施加至第一電晶體的第一電極；第三電晶體，其係配置為根據掃描初始化訊號將初始化電壓線的初始化電壓施加到第一電晶體的閘極；第四電晶體，其係配置為根據掃描寫入訊號連接閘極電極和第一電晶體的第二電極；以及第一電容器設置在掃略訊號線和第一電晶體的閘極電極之間。
電晶體陣列層進一步包含係配置為接收第一電源電壓的第一電源供應線、係配置為接收第二電源電壓的第二電源供應線、係配置為從兩個或以上的閘極驅動器中的任何一個接收第一發光訊號的第一發光線、係配置為從兩個或以上的閘極驅動器中的任一個接收掃描控制訊號的掃描控制線。兩條或以上的第一閘極電壓輔助線進一步連接至各個複數個子像素中的像素驅動器。第一像素驅動電路單元進一步包含第五電晶體，其係配置為根據第一發光訊號將第一電源供應線連接至第一電晶體的第一電極；第六電晶體，其係配置為根據第一發光訊號將第一電晶體的第二電極連接至第三像素驅動電路單元；以及第七電晶體，其係配置為根據掃描控制訊號將掃略訊號線和第一電容器之間的第一節點連接至第一閘極電壓輔助線。
第二像素驅動電路單元包含第八電晶體，其係配置為根據第二數據電壓產生驅動電流；第九電晶體，其係配置為根據掃描寫入訊號將第二數據線的第二數據電壓施加至第八電晶體的第一電極；第十電晶體，其係配置為根據掃描初始化訊號將初始化電壓線的初始化電壓施加到第八電晶體的閘極；以及第十一電晶體，其係配置為根據掃描寫入訊號連接閘極電極和第八電晶體的第二電極。
第二像素驅動電路單元進一步包含第十二電晶體，其係配置為根據第一發光訊號將第二電源供應線連接至第八電晶體的第一電極；第十三電晶體，其係配置為根據掃描控制訊號將第一電源供應線連接至第二節點；第十四電晶體，其係配置為根據第一發光訊號將第二電源供應線連接至第二節點；以及第二電容器設置在第八電晶體的閘極和第二節點之間。
第三像素驅動電路單元在第三節點連接至第一像素驅動電路單元的第六電晶體。第三像素驅動電路單元包含第十五電晶體，其包含閘極電極連接至第三節點；第十六電晶體，其係配置為根據掃描控制訊號將第三節點連接至初始化電壓線；第十七電晶體，其係配置為根據第二發光訊號將第十五電晶體的第二電極連接至陽極；第十八電晶體，其係配置為根據掃描控制訊號將陽極連接至初始化電壓線；以及第三電容器設置在第三節點和初始化電壓線之間。
電晶體陣列層進一步包含連接至複數個陰極電極並配置為接收第三電源電壓的第三電源供應線、複數個連接電極的第一陽極對應於複數個子像素，以及複數個連接電極的第二陽極分別對應於複數個子像素，複數個連接電極的第二陽極分別連接至複數個連接電極的第一陽極。半導體層包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、第十電晶體、第十一電晶體、第十二電晶體、第十三電晶體、第十四電晶體、第十五電晶體、第十六電晶體、第十七電晶體及第十八電晶體。第一導電層包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、第十電晶體、第十一電晶體、第十二電晶體、第十三電晶體、第十四電晶體、第十五電晶體、第十六電晶體、第十七電晶體及第十八電晶體中的每一個的閘極電極。第一電容器電極、第三電容器電極及第五電容器電極分別是第一電容器、第二電容器及第三電容器的一端。第二導電層包含分別為第一電容器、第二電容器及第三電容器的另一端的第二電容器電極、第四電容器電極和第六電容器電極。第二導電層包含分別為第一電容器、第二電容器及第三電容器的另一端的第二、第四和第六電容器電極。第三導電層包含初始化電壓線、掃描初始化線、掃描寫入線、第一發光線、第二發光線、配置為接收第一電源電壓的第一電源供應水平線、掃略訊號線、第一閘極電壓輔助線、掃描控制線及配置為接收第三電源電壓的第三電源供應輔助線。第四導電層包含第一數據線、配置為接收第一電源電壓的第一電源垂直線、第二數據線及複數個連接電極的第一陽極。第五導電層包含第二電源供應線及複數個連接電極的第二陽極。第三電源供應線與第二電源供應線彼此隔開，且為第五導電層或第六導電層的一部分。
根據本揭露一個或多個實施例，一種拼接狀顯示裝置包含相互平行排列的複數個顯示裝置，以及位於該複數個顯示裝置之間的接縫部。該複數個顯示裝置中的任一個包含具有複數個子像素排列的一顯示區和位於該顯示區外圍的一非顯示區的一基板，設置在該基板的一第一表面上的一電晶體陣列層，以及設置在該電晶體陣列層的該顯示區上的複數個發光元件，其對應於該複數個子像素。該電晶體陣列層包含設置在該顯示區的一電路區的複數個像素驅動器，該複數個像素驅動器的每一個對應於該複數個子像素，且該複數個像素驅動器的每一個包含至少一個電晶體。兩個或以上的閘極驅動器設置在該電路區中，在同一方向上彼此隔開，並且兩個或以上的閘極驅動器係配置為將每個訊號提供給連接該複數個像素驅動器的複數條閘極線。一第一閘極電壓供應線設置在該顯示區的該電路區的外圍，並朝向一方向延伸。兩條或以上的第一閘極電壓輔助線朝向與該方向交叉的另一個方向上延伸，並且在該第一閘極電壓供應線和該兩個或以上的閘極驅動器中的每一個之間作連接。該兩條或以上的第一閘極電壓輔助線的每一端透過至少一第一閘極電壓線接觸孔連接該第一閘極電壓供應線，並且從鄰近該第一閘極電壓供應線的該基板的邊緣比該第一閘極電壓供應線更遠地隔開。
該複數個發光元件的每一個係為覆晶型微型發光二極體元件。
該複數個像素的每一個包含在該方向或該另一個方向上鄰近的該複數個子像素中的兩個或以上的子像素。該顯示裝置進一步包含設置在該基板的該第一表面的該非顯示區中的一部分的一抗ESD圖樣層。該抗ESD圖樣層包含平行於該顯示區的邊緣的一主圖樣，以及從該主圖樣向該顯示區突出的複數個子圖樣。該複數個子圖樣分別位於複數個像素中與該主圖樣鄰近的像素之間。該複數個子圖樣的至少一個與第一閘極電壓線接觸孔重疊。
該第一閘極電壓供應線鄰近於該抗ESD圖樣層的主圖樣。
該非顯示區包含至少一焊墊區，連接該電晶體陣列層的複數個焊墊設置在該焊墊區中。該抗ESD圖樣層與該至少一焊墊區隔開。
複數個顯示裝置每一個進一步包含設置在相對於該基板的該第一表面的一第二表面上的若干連接線，以及設置在該基板的該第一表面與該第二表面之間的一側面上的若干側線，該若干側線連接在該複數個焊墊與該複數個連接線之間。各個連接線透過一導電性黏合件連接一撓性薄膜。
兩條或以上的第一閘極電壓輔助線的每一條的一端沿一個方向延伸並與第一閘極電壓供應線重疊。
該電晶體進一步包含一第二閘極電壓供應線，設置在該顯示區的該電路區周圍的一第二閘極電壓供應線，並沿該方向延伸，且比第一閘極電壓供應線遠離該基板的邊緣，以及兩條或以上的第二閘極電壓輔助線沿該另一個方向延伸，並且在兩個或以上的閘極驅動器中的每一個與第二閘極電壓供應線之間作連接。該第一閘極電壓供應線和兩條或以上的第一閘極電壓輔助線係配置為向兩個或多個閘極驅動器傳輸第一閘極電位電壓。該第二閘極電壓供應線和兩條或以上的第二閘極電壓輔助線將具有不同於第一閘極電位電壓的第二閘極電位電壓傳輸至兩個或以上的閘極驅動器。
該電晶體陣列層包含覆蓋該基板的該第一表面上的一半導體層的一閘極絕緣層，覆蓋該閘極絕緣層上的一第一導電層的一第一層間絕緣層，覆蓋該第一層間絕緣層上的一第二導電層的一第二層間絕緣層，覆蓋該第二層間絕緣層上的一第三導電層的一第一平坦化層，覆蓋該第一平坦化層上的一第四導電層的一第二平坦化層，以及覆蓋該第二平坦化層上的一第五導電層的一第三平坦化層。第一閘極電壓供應線係為第三導電層的一部分，以及兩條或以上的第一閘極電壓輔助線係為第四導電層的一部分。
該電晶體陣列層進一步包含設置在第三平坦化層上的一第六導電層，該第六導電層包含對應於該複數個子像素的複數陽極電極和對應於該複數個子像素的複數個陰極電極，該複數個陰極電極中的每一個對應於鄰近該複數個陽極電極中的其中一個；以及設置在該第六導電層上的一第七導電層，其包含透明導電材料，該第七導電層包含覆蓋該複數個陽極電極的複數個陽極焊墊和覆蓋該複數個陰極電極的複數個陰極焊墊，該複數個發光元件設置在該複數個陽極焊墊和該複數個陰極焊墊上。
該抗ESD圖樣層由第七導電層組成。鄰近於該基板的邊緣的該第二平坦化層的邊緣部分暴露於該第三平坦化層的外部，以及鄰近於該基板的邊緣的該第一平坦化層的邊緣部分暴露於該第二平坦化層的外部。該抗ESD圖樣層的該複數個子圖樣與該第一平坦化層、該第二平坦化層和該第三平坦化層接觸。
複數個顯示裝置排列成M行N列的矩陣狀。
根據本揭露的實施例，顯示裝置和包含前述顯示裝置的拼接狀顯示裝置，其包含設置在電路區中的兩個或多個閘極驅動器、設置在電路區周圍的第一閘極電壓供應線和兩條或以上的第一閘極電壓輔助線，其連接在兩個或多個閘極驅動器中的每一個閘極驅動器與第一閘極電壓供應線之間。此處，兩條或以上的第一閘極電壓輔助線中的每一條的一端比第一閘極電壓供應線更遠離基板的邊緣。因此，可以防止兩條或以上的閘極電壓輔助線中的每一條閘極電壓輔助線與鄰近基板邊緣設置的第一閘極電壓供應線重疊的一端暴露於覆蓋第一閘極電壓輔助線的平坦化層的外部。故，可以防止鄰近基板邊緣設置的第一閘極電壓供應線的短路缺陷。
然而，本揭露的效果不限於上述效果，並且可以在不脫離本揭露的精神和範圍的情況下進行各種擴展。
現在將在下文中參考其中示出實施例的圖式更全面地描述本揭露。然而，本揭露可以以不同的形式呈現，並且不應被解釋為限制於在此闡述的實施例。相反，提供這些實施例使得本揭露將是徹底和完整的，並且將本揭露的範圍充分地傳達給本發明所屬領域中具有通常知識者。
為了描述本公開的實施例，不提供一些與描述無關的部分。
進一步應當理解，當一個層被稱為在另一層或基板「上」時，它可以直接在另一層或基板上，或者也可以存在中間層。相反，當一個元素被稱為「直接在」另一個元素上時，可能不存在中間元素。
另外，「平面圖」是指從上方觀察對象部分的情況，「概略剖視圖」是指從上方觀察對象部分的縱剖概略剖視圖的情況。術語「重疊(overlap)」或「重疊(overlapped)」意味著第一對象可以在第二對象的上方或下方或側表面，反之亦然。此外，術語「重疊」可包含層、層疊、面或面向、延伸超過、覆蓋或部分覆蓋或本發明所屬領域中具有通常知識者將理解和瞭解的任何其他合適的術語。當一個元件被描述為「不重疊(notoverlapping)」或「不重疊(tonotoverlap)」另一個元件時，這可能包含元件彼此隔開、彼此偏移、或彼此分開或任何其他合適的術語本發明所屬領域中具有通常知識者可以理解和瞭解。術語「面對(face)」和「面對(facing)」意味著第一元件可以直接或間接地與第二元件相對。在第三元件介於第一元件和第二元件之間的情況下，第一元件和第二元件可以理解為彼此間接地相對，儘管仍然相對於彼此。
空間相對術語，例如「下(beneath)」、「下(below)」、「下(lower)」、「上(above)」、「上(upper)」等，在本文中可以用於說明性目的，從而說明圖式中所示的一個元件與另一個元件的關係。應當理解，除了附圖中描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。例如：在圖中所示的裝置被翻轉的情況下，位於另一裝置「下(below)」或「下(beneath)」的裝置可以被放置在另一裝置「上(above)」。因此，說明性術語「下(below)」可以包含較低位置和較高位置。該裝置也可以在其他方向上定向，因此空間相關術語可以根據方向進行不同的解釋。
當一個元件被稱為「連接(connected)」或「耦合(coupled)」到另一個元件時，該元件可以「直接連接(directly connected)」或「直接耦合(directly coupled)」到另一個元件，或者「電連接(electrically connected)」或「電耦合(electrically coupled)」到另一個元件介於其間的一個或多個中間元件。進一步應理解，當使用術語「包含(comprises)」、「包含(comprising)」、「具有(has)」、「具有(have)」、「具有(having)」、「包含(includes)」和/或「包含(including)」時，它們可以指定所陳述特徵的存在，整數、步驟、操作、元素和/或組件，但不排除其他特徵、整數、步驟、操作、元素、組件和/或其任何組合的存在或添加。
應當理解，儘管此處可以使用術語「第一」、「第二」、「第三」等來描述各種元件，但是這些元件不應受限於這些術語。這些術語用於將一個元件與另一元件區分開來或者為了便於對其進行描述和解釋。例如：當在描述中討論「第一元素」時，它可以被稱為「第二元素」或「第三元素」，並且「第二元素」和「第三元素」可以以類似的方式被命名在不背離此處的教導的情況下。
本文使用的術語「約」或「大約」包含規定值，並且表示在特定值的可接受偏差範圍內，如本發明所屬領域中具有通常知識者考慮所討論的測量和相關誤差所確定的與特定數量的測量(例如：測量系統的局限性)。例如：「約」可表示在一個或多個標準偏差內，或在規定值的±30%、20%、10%、5%內。
在說明書和申請專利範圍中，術語「和/或」旨在包含術語「和」和「或」的任何組合以用於其含義和解釋的目的。例如：「A和/或B」可以理解為表示「A、B或A和B」。術語「和」和「或」可以在連詞或分離的意義上使用並且可以被理解為等同於「和/或」。在說明書和權利要求書中，為了其含義和解釋的目的，短語「至少一個」旨在包含「至少一個選自於」的含義。例如：「A和B中的至少一個」可以被理解為意指「A、B或者A和B」。
除非另有定義或暗示，本文使用的所有術語(包含技術和科學術語)具有與本發明所屬領域中具有通常知識者通常理解的相同含義。進一步應當理解，術語，例如那些在常用詞典中定義的術語，應當被解釋為具有與它們在相關領域的上下文中的含義一致的含義，並且不會以理想的或過於正式的含義進行解釋，除非規範中明確定義。
在下文中，將參考附圖描述實施例。
第1圖係示出了根據一個或多個實施例的拼接狀顯示裝置的平面圖。
參照第1圖，根據一個或多個實施例的拼接狀顯示裝置TD包含沿第一方向DR1和第二方向DR2平行排列的複數個顯示裝置10、11、12、13、14，以及位於該複數個顯示裝置10之間的接縫部SM。
複數個顯示裝置10可以排列成網格狀。多個顯示裝置10可以排列成具有m行(m為大於或等於1的自然數)和n列(n為大於或等於1的自然數)的矩陣形式。
例如：設置在拼接狀顯示裝置TD中的複數個顯示裝置10可以包含第一顯示裝置11、第二顯示裝置12、第三顯示裝置13及第四顯示裝置14，它們排列成2×2矩陣。
在這種情況下，第一顯示裝置11和第二顯示裝置12可以在第一方向DR1上彼此鄰近。第一顯示裝置11和第三顯示裝置13可以在第二方向DR2上彼此鄰近。第三顯示裝置13和第四顯示裝置14可以在第一方向DR1上彼此鄰近。第二顯示裝置12和第四顯示裝置14可以在第二方向DR2上彼此鄰近。
然而，根據一個或多個實施例的複數個顯示裝置10的數量和配置並不限於第1圖所示的那些。換句話說，根據設置在拼接狀顯示裝置TD中的複數個顯示裝置10的數量和配置可以根據顯示裝置10和拼接狀顯示裝置TD中的每一個的尺寸和形狀而改變。
以下將對各個複數個顯示裝置10進行詳細描述。
接縫部SM包含結合件或黏合件。換言之，複數個顯示裝置10可以透過接縫部SM的結合件或黏合件彼此連接。
根據第1圖的例子所示，接縫部SM可以設置在第一顯示裝置11與第二顯示裝置12之間、第一顯示裝置11與第三顯示裝置13之間、第二顯示裝置12與第四顯示裝置14之間以及第三顯示裝置13與第四顯示裝置14之間。
第2圖係具體示出了第1圖的區域A的局部放大圖。
請參考第2圖，接縫部SM可以在拼接狀顯示裝置TD在第一顯示裝置11、第二顯示裝置12、第三顯示裝置13及第四顯示裝置14彼此鄰近的中心區具有十字形或加號的平面形狀。
複數個顯示裝置11、12、13、14(10)中的每一個可以包含沿第一方向DR1和第二方向DR2以矩陣形式排列的複數個像素以顯示圖像。
換言之，第一顯示裝置11可以包含沿第一方向DR1和第二方向DR2以矩陣形式排列的第一像素PX1以顯示圖像。第二顯示裝置12可以包含沿第一方向DR1和第二方向DR2以矩陣形式排列的第二像素PX2以顯示圖像。第三顯示裝置13可以包含沿第一方向DR1和第二方向DR2以矩陣形式排列以顯示圖像的第三像素PX3。第四顯示裝置14可以包含沿第一方向DR1和第二方向DR2以矩陣形式排列以顯示圖像的第四像素PX4。
在第一方向DR1上鄰近的第一像素PX1之間的最小距離可以定義為第一水平分隔距離GH1，並且在第一方向DR1上鄰近的第二像素PX2之間的最小距離可以定義為第二水平分隔距離GH2。第一水平分隔距離GH1和第二水平分隔距離GH2可以彼此實質上相同。
接縫部SM可以設置在沿第一方向DR1鄰近的第一像素PX1和第二像素PX2之間。在第一方向DR1上鄰近的第一像素PX1和第二像素PX2之間的最小距離G12可以是在第一方向DR1上第一像素PX1和接縫部SM之間的最小距離GHS1、在第一方向DR1上第二像素PX2與接縫部SM的最小距離GHS2、以及在第一方向DR1上接縫部SM的寬度GSM1之和。
在第一方向DR1上鄰近的第一像素PX1和第二像素PX2之間的最小距離G12、第一水平分隔距離GH1和第二水平分隔距離GH2可以彼此實質上相同。為此，第一像素PX1和接縫部SM在第一方向DR1上的最小距離GHS1可以小於第一水平分隔距離GH1，第二像素PX2和接縫部SM之間的最小距離GHS2在第一方向DR1可以小於第二水平分隔距離GH2。此外，在第一方向DR1上接縫部SM的寬度GSM1可以小於第一水平分隔距離GH1或第二水平分隔距離GH2。
在第一方向DR1上鄰近的第三像素PX3之間的最小距離可以定義為第三水平分隔距離GH3，並且在第一方向DR1上鄰近的第四像素PX4之間的最小距離可以定義為第四水平分隔距離GH4。第三水平分隔距離GH3和第四水平分隔距離GH4可以彼此實質上相同。
接縫部SM可以設置在沿第一方向DR1鄰近的第三像素PX3和第四像素PX4之間。在第一方向DR1上鄰近的第三像素PX3和第四像素PX4之間的最小距離G34可以是在第一方向DR1上第三像素PX3和接縫部SM之間的最小距離GHS3、在第一方向DR1上第四像素PX4與接縫部SM之間的最小距離GHS4、以及在第一方向DR1上接縫部的寬度GSM1之和。
在第一方向DR1上鄰近的第三像素PX3和第四像素PX4之間的最小距離G34、第三水平分隔距離GH3和第四水平分隔距離GH4可以彼此實質上相同。為此，在第一方向DR1上第三像素PX3與接縫部SM之間的最小距離GHS3可以小於第三水平分隔距離GH3，第四像素PX4與接縫部SM之間的最小距離GHS4在第一方向DR1可以小於第四水平分隔距離GH4。此外，在第一方向DR1上接縫部SM的寬度GSM1可以小於第三水平分隔距離GH3或第四水平分隔距離GH4。
在第二方向DR2上鄰近的第一像素PX1之間的最小距離可以定義為第一垂直分隔距離GV1，在第二方向DR2上鄰近的第三像素PX3之間的最小距離可以定義為第三垂直分隔距離GV3。第一垂直分隔距離GV1和第三垂直分隔距離GV3可以彼此實質上相同。
接縫部SM可以設置在沿第二方向DR2鄰近的第一像素PX1和第三像素PX3之間。在第二方向DR2上鄰近的第一像素PX1和第三像素PX3之間的最小距離G13可以是在第二方向DR2上第一像素PX1和接縫部SM之間的最小距離GVS1、在第二方向DR2上第三像素PX3與接縫部SM之間的最小距離GVS3、以及在第二方向DR2上接縫部SM的寬度GSM2之和。
在第二方向DR2上鄰近的第一像素PX1和第三像素PX3之間的最小距離G13、第一垂直分隔距離GV1和第三垂直分隔距離GV3可以彼此實質上相同。為此，在第二方向DR2上第一像素PX1與接縫部SM之間的最小距離GVS1可以小於第一垂直分隔距離GV1，在第二方向DR2上第三像素PX3與接縫部SM之間的最小距離GVS3可以小於第三垂直分隔距離GV3。此外，在第二方向DR2上接縫部SM的寬度GSM2可以小於第一垂直分隔距離GV1或第三垂直分隔距離GV3。
在第二方向DR2上鄰近的第二像素PX2之間的最小距離可以定義為第二垂直分隔距離GV2，並且在第二方向DR2上鄰近的第四像素PX4之間的最小距離可以定義為第四垂直分隔距離GV4。第二垂直分隔距離GV2和第四垂直分隔距離GV4可以彼此實質上相同。
接縫部SM可以設置在沿第二方向DR2鄰近的第二像素PX2和第四像素PX4之間。在第二方向DR2上鄰近的第二像素PX2和第四像素PX4之間的最小距離G24可以是在第二方向DR2上第二像素PX2和接縫部SM之間的最小距離GVS2、在第二方向DR2上第四像素PX4與接縫部SM之間的最小距離GVS4、以及在第二方向DR2上接縫部SM的寬度GSM2之和。
在第二方向DR2上鄰近的第二和第四像素PX2和PX4之間的最小距離G24、第二垂直分隔距離GV2和第四垂直分隔距離GV4可以彼此實質上相同。為此，在第二方向DR2上第二像素PX2與接縫部SM之間的最小距離GVS2可以小於第二垂直分隔距離GV2，在第二方向DR2上第四像素PX4與接縫部SM之間的最小距離GVS4可以小於第四垂直分隔距離GV4。此外，在第二方向DR2上接縫部SM的寬度GSM2可以小於第二垂直分隔距離GV2或第四垂直分隔距離GV4。
綜上所述，根據一個或多個實施例，為了防止從複數個顯示裝置10的圖像中視覺識別出接縫部SM，彼此鄰近的顯示裝置的像素之間的最小距離可以與顯示裝置的各個像素之間的最小距離實質上相同。
第3圖係表示沿著第2圖的C-C’線段取的剖面的示意性剖視圖。
複數個顯示裝置11、12、13、14(10)中的每一個可以包含用以發光以顯示影像的一顯示模組以及設置於顯示模組的出光面上的一前蓋。
換言之，參照第3圖，第一顯示裝置11包含第一顯示模組DPM1和第一前蓋COV1。第二顯示裝置12包含第二顯示模組DPM2和第二前蓋COV2。
第一顯示模組DPM1和第二顯示模組DPM2中的每一個包含基板SUB、電晶體陣列層TFTL和發光元件LE。
電晶體陣列層TFTL可以包含緩衝層BF設置在基板SUB上，閘極絕緣層130覆蓋緩衝層BF上的半導體層CH、S、D，第一層間絕緣層141覆蓋閘極絕緣層130上的閘極電極G和第一電容器電極CAE1，第二層間絕緣層142覆蓋第一層間絕緣層141上的第二電容器電極CAE2，第一平坦化層160覆蓋在第二層間絕緣層142上的連接電極CCE，第二平坦化層170覆蓋在第一平坦化層160上的第一陽極連接電極ANDE1，第三平坦化層180覆蓋在第二平坦化層170上的第二陽極連接電極ANDE2和第三電源供應線VSL，第三平坦化層180上的陰極CTD和陽極AND，覆蓋陰極CTD的陰極焊墊CTDP，以及覆蓋陽極電極AND的陽極焊墊ANDP。
緩衝層BF上的半導體層CH、S、D可以包含通道CH以及與通道CH的兩側接觸的源極電極S和汲極電極D。
閘極絕緣層130上的閘極電極G可以在基板SUB的厚度方向上與半導體層的通道CH重疊。
電晶體TR可以由通道CH、源極電極S、汲極電極D和閘極電極G構成。
電容器Cst可以由第一電容器電極CAE1和第二電容器電極CAE2在基板SUB的厚度方向上彼此重疊的區域構成。
陽極AND可以透過連接電極CCE、第一陽極連接電極ANDE1和第二陽極連接電極ANDE2連接至電晶體TR的汲極D。
陰極電極CTD可以連接至第三電源供應線VSL。
發光元件LE可以設置在陽極焊墊ANDP和陰極焊墊CTDP上。陽極接觸電極ANDC和陰極接觸電極CTDC可以設置在每一個陽極焊墊ANDP和陰極焊墊CTDP與發光元件LE之間。
發光元件LE可以為覆晶型微型發光二極體，但是一個或多個實施例並不限於第3圖所示。
下面將描述電晶體陣列層TFTL和發光元件LE的細節。
基板SUB可以包含彼此相對的第一表面和第二表面，以及在第一表面和第二表面之間的第一側表面。電晶體陣列層TFTL可以設置在基板SUB的第一表面上。第一表面可以是基板SUB的前側或頂側，第二表面可以是基板SUB的後側或底側。
基板SUB進一步可以包含設置在第一表面和第一側表面之間以及第二表面和第一側表面之間的倒角面，並且由傾斜面所構成。
電晶體陣列層TFTL和發光元件LE可以不設置在倒角面上。由於第一側表面的寬度因倒角面而減小，因此可以減少第一顯示裝置11的基板SUB與第二顯示裝置12的基板SUB之間的碰撞所造成的損壞。
倒角面也可以設置在第一表面和除了第一側表面之外的其它側表面中的每一個之間以及第二表面和除了第一側表面之外的其他側表面中的每一個之間。例如：如第2圖所示當第一顯示裝置11和第二顯示裝置12具有矩形平面形狀時，基板SUB可包含設置在第一表面與第二側表面、第三側表面及第四側表面中的每一面之間以及設置在第二表面與第二側表面、第三側表面及第四個側面的每一面之間的倒角面。
第一前蓋COVl可以與基板SUB的倒角面重疊。例如：第一前蓋COV1可以在第一方向DR1和第二方向DR2上比基板SUB突出更多。因此，第一顯示裝置11的基板SUB與第二顯示裝置12的基板SUB之間的距離GSUB可以大於第一前蓋COV1與第二前蓋COV2之間的距離GCOV。
第一前蓋COVl和第二前蓋COV2中的每一個都可以包含黏合件51、設置在黏合件51上的透光率調整層52和設置在透光率調整層52上的防眩光層53。
第一前蓋COV1的黏合件51附接到第一顯示模組DPM1。
第二前蓋COV2的黏合件51附接到第二顯示模組DPM2。
黏合件51可以是能夠透光的透明黏合件。例如：黏合件51可以是光學透明的黏合膜或光學透明樹脂。
防眩光層53可以被設計成漫反射外部光以防止由於外部光的全反射引起的圖像可見度的降低。因此，第一顯示裝置11和第二顯示裝置12顯示的圖像的對比度可以由於防眩光層53而增加。
透光率調整層52可以被設計成降低外部光或從第一顯示模組DPMl和第二顯示模組DPM2反射的光的透射率。因此，可以防止第一顯示模組DPM1的基板SUB和第二顯示模組DPM2的基板SUB之間的間隙GSUB被從外部視覺地識別。
防眩光層53可以實施為偏光板，透光率調整層52可以實施為相位延遲層，但是一個或多個實施例並不限於此。
第4圖係具體示出第1圖的區域B的局部放大圖。
參照第4圖，第一顯示裝置11進一步可以包含設置在頂部邊緣的焊墊PAD。
例如：第一顯示裝置11進一步可以包含連接至焊墊PAD並且在第二方向DR2上延伸的數據線。此處，焊墊PAD可以沿第二方向DR2設置在第一顯示裝置11的基板SUB的第一表面的至少一側的邊緣處。例如：焊墊PAD可以設置在第一顯示裝置11的基板SUB的第一表面的頂邊和底邊。
第5圖係示出沿著第4圖的D-D’線段取的剖面的示意性剖視圖;
參照第5圖，第一顯示裝置11進一步可以包含設置在第二層間絕緣層142上的數據線DL、連接至焊墊PAD並從基板SUB的側面延伸到第二表面的側線SSL、以及連接線CCL設置於基板SUB的第二表面且連接至側線SSL。
連接至數據線DL的一端的焊墊PAD可以設置在數據線DL的一端上。
例如：焊墊PAD可以包含與第一陽極連接電極ANDE1同層形成的第一焊墊層PAD1和覆蓋第一焊墊層PAD1的第二焊墊層PAD2且與陽極焊墊ANDP及陰極焊墊CTDP同層形成。
在另一實施例，連接至數據線DL的一端的焊墊PAD可以形成為數據線DL的一部分。
在又另一實施例，連接至數據線DL的一端的焊墊PAD可以設置在覆蓋數據線DL的絕緣膜上並且由透過穿過絕緣膜的孔與數據線DL的一部分接觸的導電圖樣構成。
然而，這僅是示例，根據一個或多個實施例的焊墊PAD並不限於第5圖中所示。
當焊墊PAD具有包含第一焊墊層PAD1和第二焊墊層PAD2的結構時，焊墊PAD的一部分可以暴露而不被平坦化層或其他絕緣膜所覆蓋。
第一焊墊層PADl可以包含具有高反射率的金屬材料，例如鋁和鈦的堆疊結構(Ti/Al/Ti)、鋁和氧化銦錫(ITO)的堆疊結構(ITO/Al/ITO)、APC合金、APC合金與ITO的疊層結構(ITO/APC/ITO)。
第二焊墊層PAD2可以由例如ITO或IZO的透明導電材料(TCO)製成。
設置在基板SUB的第二表面上的連接線CCL可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)中的任一種製成的單層或多層、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金。
第一顯示裝置11進一步可以包含設置在基板SUB的第二表面上並覆蓋連接線CCL的一部分的下平坦化層INS1以及覆蓋下平坦化層INS1的下絕緣層INS2。
下平坦化層INS1可以由例如丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂、聚醯亞胺樹脂等的有機膜構成。
下絕緣層INS2可以由無機薄膜構成，例如：氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層或氧化鋁層。
連接線CCL可以連接至設置在下絕緣層INS2下方的撓性薄膜FPCB。
撓性薄膜FPCB可以透過穿過下平坦化層INS1和下絕緣層INS2的孔連接至連接線CCL以及導電黏合件CAM。配置為向數據線DL提供數據電壓的源極驅動電路可以設置在撓性薄膜FPCB的下表面上。導電黏合件CAM可以是異向性導電膜或異向性導電膏。
側線SSL可以設置在基板SUB的第二表面的邊緣、側面和第一表面的邊緣之上。側線SSL的一端可以設置在第二表面上並連接至連接線CCL。側線SSL的另一端可以設置在第一表面上並連接至焊墊PAD。當側線SSL設置在鈍化層PAS上時，側線SSL的另一端可以透過穿過鈍化層PAS的接觸孔連接至焊墊PAD。
側線SSL可以設置在基板SUB的側面、緩衝層BF的側面、閘極絕緣層130的側面、第一層間絕緣層141的側面、第二層間絕緣層142的側表面和鈍化層PAS的側表面。
如上所述，根據一個或多個實施例的拼接狀顯示裝置TD含有第一顯示裝置11包含連接線CCL和側線SSL，配置為將設置在基板SUB的第一表面上的數據線DL連接至設置在基板SUB的第二表面下方的撓性薄膜FPCB的源極驅動電路。換句話說，因為源極驅動電路設置在基板SUB的第二表面下方，所以可以減少或最小化基板SUB的第一表面中除了其中設置有像素的顯示區之外的非顯示區。
第6圖係示出根據一個或多個實施例的拼接狀顯示裝置的方塊圖。
參照第6圖，拼接狀顯示裝置TD連接至主機系統HOST。
主機系統HOST可以實現為電視系統、家庭影院系統、機頂盒、導航系統、DVD播放器、藍光播放器、個人電腦(PC)、手機系統和平板電腦。
使用者的命令可以以各種格式輸入到主機系統HOST。例如：使用者觸控輸入的命令可以被輸入到主機系統HOST。或者，使用者的命令可以透過鍵盤輸入或遙控器的按鈕輸入到主機系統HOST。
主機系統HOST可以從外部裝置接收對應於原始圖像的原始影像數據。主機系統HOST可以將原始影像數據與顯示裝置的數量做區別。例如：主機系統HOST可以將原始影像數據分為對應於第一圖像的第一影像數據，其對應於第一顯示裝置11、對應於第二圖像的第二影像數據，其對應於第二顯示裝置12、對應於第三圖像的第三影像數據，其對應於第三顯示裝置13，以及對應於第四圖像的第四影像數據，其對應於第四顯示裝置14。主機系統HOST可以將第一影像數據傳輸到第一顯示裝置11，將第二影像數據傳輸到第二顯示裝置12，將第三影像數據傳輸給第三顯示裝置13，將第四影像數據傳輸給第四顯示裝置14。
第一顯示裝置11可以根據第一影像數據顯示第一圖像，第二顯示裝置12可以根據第二影像數據顯示第二圖像，第三顯示裝置13可以根據第三影像數據顯示第三圖像，第四顯示裝置14可以根據第四影像數據顯示第四圖像。因此，使用者可以觀看其中組合了顯示在第一至第四顯示裝置11、12、13、14上的第一至第四圖像的原始圖像。
第一顯示裝置11可以包含廣播調諧單元510、訊號處理器520、顯示單元530、揚聲器540、使用者輸入單元550、硬碟驅動器(HDD) 560、網路通訊單元570、使用者介面(UI)生成單元580和控制單元590。
廣播調諧單元510可以在控制單元590的控制下透過調諧合適的頻道頻率，例如預定頻道頻率，透過天線接收相應頻道的廣播訊號。廣播調諧單元510可以包含通道檢測模組和射頻解調模組。
由廣播調諧單元510解調的廣播訊號由訊號處理器520處理並輸出到顯示單元530和揚聲器540。此處，訊號處理器520可以包含多工解訊器521、視訊解碼器522、視訊處理器523、音訊解碼器524和附加數據處理器525。
多工解訊器521將解調的廣播訊號分離成影像訊號、音訊訊號和附加數據。分離的影像訊號、音訊訊號和附加數據分別由視訊解碼器522、音訊解碼器524和附加數據處理器525還原(restore)。此時，視訊解碼器522、音訊解碼器524和附加數據處理器525將影像訊號、音訊訊號和附加數據恢還原與發送廣播訊號時的編碼格式相對應的解碼格式。
在一個或多個實施例中，解碼的影像訊號被視訊處理器523轉換為滿足顯示單元530的輸出標準的垂直頻率、解析度、長寬比等，並且將解碼的音訊訊號輸出到揚聲器540。
例如參見第7圖，顯示單元530包含括其上顯示圖像的顯示面板100和配置係配置為控制顯示面板100驅動的面板驅動器。由於第11圖示出顯示面板100和面板驅動器的具體方塊圖，因此省略重複的說明。
使用者輸入單元550可以接收由主機系統HOST發送的訊號。可以提供使用者輸入單元550以允許使用者選擇與與其他顯示裝置12至14的通訊有關的命令以及由主機系統HOST傳輸的與頻道選擇和使用者界面(UI)選單的選擇和操作相關的數據，並允許輸入用於輸入的數據。
硬碟驅動器(HDD) 560可以儲存各種軟體程式，包含OS程式、記錄的廣播節目、運動圖像、照片和其他數據，並且可以由例如硬碟或非揮發性記憶體的儲存介質形成。
網路通訊單元570用於與主機系統HOST和其他顯示裝置12至14進行近距離通訊，可以實現為通訊模組，其包含能夠實現移動通訊、數據通訊、藍牙、射頻、以太網等的天線方向圖。
網路通訊單元570進一步可以在根據技術標準或通訊方法，例如：全球系統用於移動通訊(GSM)、碼分多址(CDMA)、碼分多址2000(CDMA2000)、增強語音數據優化或增強語音數據(EV-DO)、寬帶CDMA(WCDMA)、高速下行鏈路分組接入(HSDPA)、高速上行鏈路分組接入(HSUPA)、長期演進(LTE)、長期演進-高級(LTE-A和5G)用於透過以下描述的天線方向圖的移動通訊。
網路通訊單元570進一步可以透過下文將描述的天線方向圖根據無線網路技術在通訊網路中發送和接收無線電訊號。作為無線網際網路技術，例如有無線區網(WLAN)、無線網路(Wi-Fi)、無線網路(Wi-Fi)直連、數位生活網路聯盟(DLNA)、無線寬帶(WiBro)、全球互通微波存取(WiMAX)、高速下行鏈路分組接入(HSDPA)、高速上行鏈路分組接入(HSUPA)、長期演進(LTE)、長期演進-高級(LTE-A)等世界互操作性，以及天線方向圖根據包含前述未列出的互聯網技術的範圍內的至少一種無線互聯網技術發送和接收數據。
使用者介面(UI)生成單元580生成用於與主機系統HOST和其他顯示裝置12至14通訊的UI選單，並且可以透過算法程式碼和螢幕顯示集成電路(OSDIC)來實現。用於與主機系統HOST和其他顯示裝置12至14通訊的UI選單可以是用於指定需要通訊的對方數位TV並選擇期望功能的選單。
控制單元590負責第一顯示裝置11的整體控制，並負責主機系統HOST與第二至第四顯示裝置12、13、14的通訊控制，可以儲存相應的算法程式碼用於控制，可以由執行儲存的算法程式碼的微控制器單元(MCU)來實現。
控制單元590根據使用者的輸入和選擇控制相應的控制命令和數據透過網路通訊單元570傳輸到主機系統HOST和第二至第四顯示裝置12、13、14輸入單元550。當然，當從主機系統HOST和第二至第四顯示裝置12、13、14輸入合適的控制命令，例如預定控制命令和數據時，根據相應的控制執行操作命令。
由於第二顯示裝置12的方塊圖、第三顯示裝置13的方塊圖和第四顯示裝置14的方塊圖與第6圖所示的第一顯示裝置11的方塊圖實質上相同，故省略其說明。
接下來，將描述根據一個或多個實施例的顯示裝置。作為參考，根據一個或多個實施例的顯示裝置可以作為第1圖中的拼接狀顯示裝置TD的一部分而提供。然而，根據一個或多個實施例的顯示裝置不限於作為部分拼接狀顯示裝置TD，並且也可以提供作為單個裝置。
第7圖係示出根據一個或多個實施例的顯示裝置的顯示面板的平面圖。第8圖和第9圖係示出第7圖的像素的示意性圖。
請參考第7圖，顯示裝置10包含平板顯示面板100，顯示面板100包含複數個像素PX，其沿第一方向DR1和第二方向DR2排列成矩陣形式。
顯示裝置10係配置為顯示運態圖像或靜止圖像的裝置，並且可以用作例如電視、筆記型電腦、監視器、廣告牌、物聯網(IoT)等，以及移動電話、智能手機、平板個人電腦、智能手錶、手錶電話、移動通訊終端、電子筆記本、電子書、便攜式多媒體播放器等便攜式電子裝置(PMP)、導航系統、超級移動電腦(UMPC)等。
顯示面板100可以形成為矩形平面，該矩形平面具有在第一方向DR1上的長邊和在與第一方向DR1交叉的第二方向DR2上的短邊。第一方向DR1的長邊和第二方向DR2的短邊相交的角可以形成為圓形以具有合適的曲率，例如預定曲率或形成為直角。顯示面板100的平面形狀不限於四邊形，可以形成為其他多邊形、圓形或橢圓形。顯示面板100可以形成為平坦但不限於此。例如：顯示面板100可以包含形成在左端和右端並且具有恆定曲率或變化曲率的彎曲部分。此外，顯示面板100可以靈活地形成為曲形、彎曲、折疊或捲曲。
如第8圖及第9圖所示，複數個像素PX中的每一個可以包含複數個子像素RP、GP和BP。舉例來說，第8圖及第9圖示出複數個像素分別包含對應不同顏色的三個子像素RP、GP、BP，即第一子像素RP、第二子像素GP、第三子像素BP，但本說明書的實施例不限於此。
第一子像素RP、第二子像素GP和第三子像素BP中的每一個可以具有矩形、正方形或菱形的平面形狀。
舉例而言，如第8圖所示，第一子像素RP、第二子像素GP和第三子像素BP中的每一個可以具有矩形形狀，其具有在第一方向DR1上的短邊和在第二方向DR2上的長邊。此外，第一子像素RP、第二子像素GP和第三子像素BP可以沿第一方向DR1排列。
另一方面，如第9圖所示，第一子像素RP、第二子像素GP和第三子像素BP中的每一個可以具有正方形或菱形形狀，包含在第一方向DR1和第二方向DR2上具有相同長度的邊。
第二子像素GP和第三子像素BP中的任一個和第一子像素RP可以沿第一方向DR1排列，另一個則和第一子像素RP可以沿著第二方向DR2排列。
舉例而言，第一子像素RP和第二子像素GP可以沿第一方向DR1排列，第一子像素RP和第三子像素BP可以沿第二方向DR2排列。
作為另一示例，第一子像素RP和第三子像素BP的其中一個和第二子像素GP可以沿第一方向DR1排列，另一個和第二子像素GP可以沿著第二方向DR2排列。或者，第一子像素RP和第二子像素GP中的任一個和第三子像素BP可以沿第一方向DR1排列，另一個則和第三子像素BP可以沿第二方向DR2排列。
第一子像素RP可以發射第一光，第二子像素GP可以發射顏色與第一光不同的第二光，第三子像素BP可以發射顏色不同於第一光和第二光的第三光。
舉例而言，第一光可以是紅色波段的光，第二光可以是綠色波段的光，第三光可以是藍色波段的光。此處，紅色波段可以是大約600nm到750nm的波段，綠色波段可以是大約480nm到560nm的波段，藍色波段可以是大約370nm的波段。至460nm，但本說明書的實施例不限於此。
第一子像素RP、第二子像素GP和第三子像素BP中的每一個都可以包含無機發光元件，無機發光元件具有無機半導體作為配置為發光的發光元件。舉例而言，無機發光元件可以是覆晶型微型發光二極體(LED)，但本說明書的實施例不限於此。
第一子像素RP的面積、第二子像素GP的面積和第三子像素BP的面積可以實質上相同，但是一個或多個實施例不限於此。
舉例而言，第一子像素RP的面積、第二子像素GP的面積和第三子像素BP的面積中的至少一個可以彼此不同。
換言之，第一子像素RP的面積、第二子像素GP的面積和第三子像素BP的面積中的任意兩個實質上相同，其餘的可以不同於兩者。或者，第一子像素RP的面積、第二子像素GP的面積和第三子像素BP的面積可以彼此不同。
第10圖係表示沿著第9圖的E-E’線段取的剖面的示意性剖視圖。
請參考第10圖，顯示裝置10可以包含基板SUB、設置在基板SUB上的電晶體陣列層TFTL以及設置在電晶體陣列層TFTL上的複數個發光元件LE。
基板SUB可以是配置為支撐電晶體陣列層TFTL和複數個發光元件LE的元件。
基板SUB可以是由玻璃材料製成的剛性基板。或者，基板SUB可以是能夠彎曲、折疊、捲曲等的撓性基板。在這種情況下，基板SUB可以包含例如聚醯亞胺(PI)的聚合物樹脂的絕緣材料。
電晶體陣列層TFTL可以包含陽極電極AND、陰極電極CTD、陽極焊墊ANDP和陰極焊墊CTDP。
陽極接觸電極ANDC可以設置在陽極焊墊ANDP和發光元件LE之間，陰極接觸電極CTDC可以設置在陰極焊墊CTDP和發光元件LE之間。
複數個發光元件LE中的每一個可以包含基板BPUB、n型半導體NSEM、主動層MQW、p型半導體PSEM、第一接觸電極CTE1和第二接觸電極CTE2。
基板BSUB可以是藍寶石基板，但一個或多個實施例不限於此。
n型半導體NSEM可以設置在基板BSUB的一個表面上。例如：n型半導體NSEM可以設置在基板BSUB的下表面上。
n型半導體(NSEM)可以由摻雜有例如Si、Ge或Sn的n型導電摻雜劑的GaN所組成。
主動層MQW可以設置在n型半導體NSEM的一部分上。
主動層MQW可以包含具有單量子阱結構或多量子阱結構的材料。當主動層MQW包含多量子阱結構的材料時，主動層MQW也可以具有複數個阱層和勢壘層交替堆疊的結構。此時，阱層可以由InGaN組成，勢壘層可以由GaN或AlGaN組成，但是一個或多個實施例不限於此。
另一方面，主動層MQW進一步可以具有帶隙能量大的半導體材料和帶隙能量小的半導體材料交替堆疊的結構，並且進一步可以根據發射光的波段包含其他III族至V族半導體材料。
p型半導體PSEM可以設置在主動層MQW上。p型半導體PSEM可以由摻雜有例如Mg、Zn、Ca、Se或Ba的p型導電摻雜劑的GaN組成。
第一接觸電極CTE1可以設置在p型半導體PSEM上。
第二接觸電極CTE2可以設置在n型半導體NSEM的除了其上設置主動層MQW的部分之外的其他部分處。在n型半導體NSEM的上設置有第二接觸電極CTE2的另一部分可以設置為與在n型半導體NSEM的一個表面上設置有主動層MQW的部分隔開。
第一接觸電極CTE1和陽極AND可以透過陽極接觸電極ANDC彼此接合。
第二接觸電極CTE2和陰極CTD可以透過陰極接觸電極CTDC彼此接合。
陽極接觸電極ANDC和陰極接觸電極CTDC可以是導電合著件，例如異向性導電膜(ACF)或異向性導電膏(ACP)。
另一方面，發光元件LE可以不包含陽極接觸電極ANDC和陰極接觸電極CTDC。在這種情況下，可以透過焊接工藝在第一接觸電極CTE1和陽極AND之間以及第二接觸電極CTE2和陰極CTD之間進行結合。
發光元件LE可以是覆晶型微型LED。
覆晶型微型發光元件LE包含設置在p型半導體PSEM上的第一接觸電極CTE1，和設置在透過去除主動層MQW以及p型半導體PSEM的部分而暴露的n型半導體NSEM上的第二接觸電極CTE2。換句話說，覆晶型微型發光元件LE具有其中第一接觸電極CTE1比第二接觸電極CTE2突出更多的平台式結構。
第一子像素RP、第二子像素GP和第三子像素BP中的每一個都包含連接至陽極AND和陰極CTD的發光元件LE。陽極AND可以稱為像素電極，因為它對應於複數個子像素RP、GP和BP中的每一個。再者，陰極CTD可以被稱為共用電極，因為它共同對應於複數個子像素RP、GP和BP。
陽極電極AND和陰極電極CTD可以包含具有高反射率的金屬材料，例如鋁和鈦的堆疊結構(Ti/Al/Ti)、鋁和ITO的堆疊結構(ITO/Al/ITO)、APC合金、APC合金與ITO的堆疊結構(ITO/APC/ITO)。APC合金是銀(Ag)、鈀(Pd)和銅(Cu)的合金。
在發光元件LE中，在第一方向DR1上的長度、在第二方向DR2上的長度和在第三方向DR3上的長度中的每一個可以是幾μm到幾百μm。例如：發光元件LE在第一方向DR1、第二方向DR2和第三方向DR3上的每個長度可以是大約100μm或更小。
發光元件LE可以生長並形成在例如矽晶片的半導體基板上。每個發光元件LE可以從矽晶片直接轉移到基板SUB的陽極焊墊ANDP和陰極焊墊CTDP上。另一方面，每個發光元件LE可以透過使用靜電頭的靜電方法或使用例如PDMS或矽的彈性聚合物材料作為轉移基板的轉印方法(stamp method)轉移到基板SUB的陽極焊墊ANDP和陰極焊墊CTDP。
顯示面板100進一步可以包含覆蓋每一個陽極焊墊ANDP和陰極焊墊CTDP的邊緣的鈍化層PAS。
舉例而言，鈍化層PAS可以由例如氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層的無機薄膜組成。
第11圖示出第1圖中的任意一個顯示裝置的方塊圖。
請參考第11圖，根據一個或多個實施例的顯示裝置10可以包含顯示面板100、閘極驅動器GDR、源極驅動器200、時序控制器300和電源供應單元400。
顯示面板100可以包含子像素RP、GP和BP，並配置為發出用於顯示圖像的每一種光，以及連接至子像素RP、GP和BP的閘極線、數據線和電壓線。
閘極線可以在第一方向DR1上延伸，並且包含掃描寫入線GWL、掃描初始化線GIL、掃描控制線GCL、掃略訊號線SWPL、脈衝寬度調變(PWM)發光線PWEL和PAM發光線PAEL。
數據線可以在第二方向DR2上延伸，並且包含脈衝寬度調變(PWM)數據線DL、第一PAM數據線RDL、第二PAM數據線GDL和第三PAM數據線BDL。第一PAM數據線RDL可以彼此電連接，第二PAM數據線GDL可以彼此電連接，並且第三PAM數據線BDL可以彼此電連接。
電壓線可以對應於每一個第一電源供應電壓VDD1、每一個第二電源供應電壓VDD2、每一個第三電源供應電壓VSS、每一個初始化電壓VI和每一個閘極電位電壓VGH、VGL。
子像素RP、GP和BP可以包含係配置為發射第一光的第一子像素RP、係配置為發射第二光的第二子像素GP和配置係配置為發射第三光的第三子像素BP。第一光顯示紅色波段的光，第二光顯示綠色波段的光，第三光顯示藍色波段的光。舉例而言，第一光的主峰波長可以位於大約600nm和750nm之間，第二光的主峰波長可以位於大約480nm和560nm之間，第三光的主峰波長可以位於大約370nm和460nm之間。
子像素RP、GP和BP中的每一個可以連接至任一條掃描寫入線GWL中、任一條掃描初始化線GIL、任一條掃描控制線GCL、任一條掃略(sweep)訊號線SWL、脈衝寬度調變(PWM)發光線PWEL以及任一條PAM發光線PAEL。此外，每個第一子像素RP可以連接至任一條脈衝寬度調變(PWM)數據線DL和任一條第一PAM數據線RDL中。此外，每個第二子像素GP可以連接至任一條脈衝寬度調變(PWM)數據線DL和任一條第二PAM數據線GDL。此外，每個第三子像素BP可以連接至任意一條脈衝寬度調變(PWM)數據線DL和任意一條第三PAM數據線BDL。
顯示面板100可以包含閘極驅動器GDR，閘極驅動器GDR係配置為將每個訊號施加到閘極線，其包含掃描寫入線GWL、掃描初始化線GIL、掃描控制線GCL、掃略訊號線SPWL、脈衝寬度調變(PWM)發光線PWEL及PAM發光線PAEL。為了便於描述，第11圖示出了閘極驅動器GDR在第一方向DR1上設置在顯示面板100的一側的邊緣，但可以根據一個或多個實施例的複數個閘極驅動器GDR，其在第一方向DR1上分別設置為在子像素RP、GP和BP之間且彼此隔開。
閘極驅動器GDR可以包含第一掃描訊號驅動器SCDR1、第二掃描訊號驅動器SCDR2、掃略訊號驅動器SWDR和發光訊號驅動器EMDR。
第一掃描訊號驅動器SCDR1可以根據從時序控制器300輸入的第一掃描驅動控制訊號GDCS1輸出掃描初始化訊號到掃描初始化線GIL，並且輸出掃描寫入訊號到掃描寫入線GWL。換言之，第一掃描訊號驅動器SCDR1可以輸出掃描初始化訊號和掃描寫入訊號。
第二掃描訊號驅動器SCDR2可以根據從時序控制器300輸入的第二掃描驅動控制訊號GDCS2向掃描控制線GCL輸出掃描控制訊號。
掃略訊號驅動器SWDR可以從時序控制器300接收第一發光控制訊號ECS1和掃略控制訊號SWCS。
掃略訊號驅動器SWDR可以根據第一發光控制訊號ECS1向脈衝寬度調變(PWM)發光線PWEL輸出脈衝寬度調變(PWM)發光訊號，並且根據掃略控制訊號SWCS向掃略訊號線SWPL輸出掃略訊號。換句話說，掃略訊號驅動器SWDR可以輸出脈衝寬度調變(PWM)發光訊號和掃略訊號。
發光訊號驅動器EMDR可以根據從時序控制器300輸入的第二發光控制訊號ECS2將脈衝振幅調變(PAM)發光訊號輸出到PAM發光線PAEL。
時序控制器300接收數位影像數據DATA和時序訊號TS。時序控制器300可以根據計時訊號TS產生用於控制閘極驅動器GDR的操作時序的掃描計時控制訊號STCS。掃描時序控制訊號STCS可以產生第一掃描驅動控制訊號GDCS1、第二掃描驅動控制訊號GDCS2、第一發光控制訊號ECS1、第二發光控制訊號ECS2和掃略控制訊號SWCS。此外，時序控制器300可產生用於控制源極驅動器200的操作時序的源極控制訊號DCS。
時序控制器300向閘極驅動器輸出第一掃描驅動控制訊號GDCS1、第二掃描驅動控制訊號GDCS2、第一發光控制訊號ECS1、第二發光控制訊號ECS2和掃略控制訊號SWCS。時序控制器300輸出數位影像數據DATA和源極控制訊號DCS至源極驅動器200。
源極驅動器200將數位影像數據DATA轉換為類比脈衝寬度調變(PWM)數據電壓，以將類比脈衝寬度調變(PWM)數據電壓輸出到脈衝寬度調變(PWM)數據線DL。因此，子像素RP、GP和BP由閘極驅動器GDR的掃描寫入訊號所選擇，並且脈衝寬度調變(PWM)數據電壓可以提供給選擇的子像素RP、GP和BP。
此外，如上文參考第5圖所述，源極驅動器200可以實現為安裝在設置在基板SUB的第二表面下方的撓性薄膜FPCB上的源極驅動電路的積體電路晶片。
電源單元400可以向第一PAM數據線RDL共同輸出第一脈衝振幅調變(PAM)數據電壓，向第二PAM數據線GDL共同輸出第二脈衝振幅調變(PAM)數據電壓，並且向第三PAM數據線共同輸出第三脈衝振幅調變(PAM)數據電壓。PAM數據線BDL。此外，電源單元400可以產生複數個電壓以將電壓輸出到顯示面板100。
電源單元400可以向顯示面板100輸出第一電源供應電壓VDD1、第二電源供應電壓VDD2、第三電源供應電壓VSS、初始化電壓VINT以及閘極電位電壓VGL和VGH。第一電源供應電壓VDD1和第二電源供應電壓VDD2可以是用於驅動每個子像素RP、GP和BP的發光元件的高電位驅動電壓。第三電源供應電壓VSS可以是用於驅動每個子像素RP、GP和BP的發光元件的低電位驅動電壓。初始化電壓VINT可以施加到每個子像素RP、GP和BP，閘極電位電壓VGL和VGH可以施加到閘極驅動器GDR。
源極驅動器200、時序控制器300和電源單元400中的每一個都可以由積體電路形成。此外，源極驅動器200可以由複數個積體電路組成。
這些積體電路可以安裝設置在基板SUB的第二表面下方的撓性薄膜(第5圖中的FPCB)上。
第12圖示出第11圖之示例的複數個子像素中的任意一個像素驅動器的電路圖。
參照第12圖，根據一個實施例的顯示面板100中提供的複數個子像素RP、GP和BP中的任一個的像素驅動器PD可以連接至第k條掃描寫入線GWLk(k是正整數)，第k條掃描初始化線GILk、第k條掃描控制線GCLk、第k條掃略訊號線SWPLk、第k條PWM發光線PWELk和第k條PAM發光線PAELk。此外，像素驅動器PD可以連接至第j條PWM數據線DLj和第1條PAM數據線RDL。此外，像素驅動器PD可以連接至被施加第一電源供應電壓VDD1的第一電源供應線VDL1、被施加第二電源供應電壓VDD2的第二電源供應線VDL2、第三電源供應線施加有第三電源供應電壓VSS的VSL、施加有初始化電壓VINT的初始化電壓線VIL以及施加有第一閘極電位電壓VGH的第一閘極電壓輔助線GVAL1。
在一個或多個實施例中，為了描述方便，第j條PWM數據線DLj可以稱為第一數據線，而第一PAM數據線RDL可以稱為第二數據線。
像素驅動器PD可以包含發光元件LE、第一像素驅動電路單元PDU1、第二像素驅動電路單元PDU2和第三像素驅動電路單元PDU3。
第一像素驅動電路單元PDU1、第二像素驅動電路單元PDU2和第三像素驅動電路單元PDU3可以互連，並且發光元件LE可以基於第二像素驅動電路單元PDU2產生的驅動電流Ids發光。
發光元件LE可以設置在第十七電晶體T17和第三電源供應線VSL之間。
發光元件LE的第一電極可以連接至第十七電晶體T17的第二電極，並且發光元件LE的第二電極可以連接至第三電源供應線VSL。
發光元件LE的第一電極可以是陽極電極(即，像素電極)，發光元件LE的第二電極可以是陰極電極(即，共用電極)。
發光元件LE可以是無機發光元件，包含第一電極、第二電極以及設置在第一電極和第二電極之間的無機半導體。例如：發光元件LE可以是由無機半導體組成的微型發光二極體，但不限於此。
第一像素驅動電路單元PDU1根據第j條PWM數據線DLj的第j個脈衝寬度調變(PWM)數據電壓產生控制電流Ic，以控制第三像素驅動電路單元PDU3的第三節點N3的電壓。由於流經發光元件LE的驅動電流Ids的脈寬可以透過第一像素驅動電路單元PDU1的控制電流Ic進行調整，所以第一像素驅動電路單元PDU1可以是脈衝寬度調變單元(PWM unit)係配置為對流過發光元件LE的驅動電流Ids進行脈寬調變。
第一像素驅動電路單元PDU1可以包含第一電晶體T1至第七電晶體至T7和第一電容器PC1。
第一電晶體Tl根據施加到閘極電極的PWM數據電壓控制在第一電晶體Tl的第二電極和第一電極之間流動的控制電流Ic。
第二電晶體T2由第k條掃描寫入線GWLk的第k掃描寫入訊號導通，以將第j條PWM數據線DLj的PWM數據電壓提供給第一電晶體Tl的第一電極。第二電晶體T2的閘極電極可以連接至第k條掃描寫入線GWLk，第一電極可以連接至第j條PWM數據線DLj，第二電極可以連接至第一電晶體T1的第一電極。
第三電晶體T3由第k條掃描初始化線GILk的第k掃描初始化訊號導通，以將初始化電壓線VIL連接至第一電晶體Tl的閘極電極。因此，在第三電晶體T3導通期間，第一電晶體T1的閘極電極可以放電至初始化電壓線VIL的初始化電壓VINT。
此時，第k掃描初始化訊號的第二閘極電位電壓VGL可以不同於初始化電壓線VIL的初始化電壓VINT。具體地，由於第二閘極電位電壓VGL和初始化電壓VINT之間的電壓差大於第三電晶體T3的閾值電壓，所以即使在初始化電壓VINT被施加到第三電晶體T3之後，第三電晶體T3也可以穩定地導通。第一電晶體T1的閘極。因此，當第三電晶體T3導通時，無論第三電晶體T3的閾值電壓如何，都可以將初始化電壓VINT穩定地施加到第一電晶體T1的閘極。
第三電晶體T3可以包含串聯連接的複數個電晶體。例如：第三電晶體T3可以包含第一子電晶體T31和第二子電晶體T32。因此，可以防止第一電晶體T1的閘極電極的電壓透過第三電晶體T3洩漏。第一子電晶體T31的閘極可以連接至第k條掃描初始化線GILk，其第一電極可以連接至第一電晶體T1的閘極，並且其第二電極可以連接至第二子電晶體T32的第一電極。第二子電晶體T32的閘極可以連接至第k條掃描初始化線GILk，其第一電極可以連接至第一子電晶體T31的第二電極，其第二電極可以連接至初始化電壓線VIL。
第四電晶體T4由第k條掃描寫入線GWLk的第k掃描寫入訊號導通，以連接第一電晶體Tl的閘極電極和第二電極。因此，在第四電晶體T4導通期間，第一電晶體T1可以作為二極體操作(例如：第一電晶體T1可以二極體連接)。
第四電晶體T4可以包含串聯連接的複數個電晶體。例如：第四電晶體T4可以包含第三子電晶體T41和第四子電晶體T42。因此，可以防止第一電晶體T1的閘極電極的電壓透過第四電晶體T4洩漏。第三子電晶體T41的閘極電極可以連接至第k條掃描寫入線GWLk，其第一電極可以連接至第一電晶體T1的第二電極，其第二電極可以連接至第四子電晶體T42的第一電極。第四子電晶體T42的閘極電極可以連接至第k條掃描寫入線GWLk，其第一電極可以連接至第三子電晶體T41的第二電極，並且其第二電極可以連接至第一電晶體T1的閘極電極。
第五電晶體T5由第k條PWM發光線PWELk的第k脈衝寬度調變(PWM)發光訊號導通，以將第一電晶體Tl的第一電極連接至第一電源供應線VDLl。第五電晶體T5的閘極電極可連接至第k條PWM發光線PWELk，其第一電極可連接至第一電源供應線VDL1，其第二電極可以連接至第一電晶體T1的第一電極。
第六電晶體T6由第k條PWM發光線PWELk的第k脈衝寬度調變(PWM)發光訊號導通，以將第一電晶體Tl的第二電極連接至第三像素驅動電路單元PDU3的第三節點N3。第六電晶體T6的閘極電極可連接至第k條PWM發光線PWELk，其第一電極可連接至第一電晶體T1的第二電極，其第二電極可連接至第三像素驅動電路單元PDU3的第三節點N3。
第七電晶體T7可以由第k條掃描控制線GCLk的第k掃描控制訊號導通，以將第一閘極電壓輔助線GVAL1的第一閘極電位電壓VGH提供給連接至第k條掃略訊號線SWPLk的第一節點N1。因此，在初始化電壓VINT施加到第一電晶體T1的閘極期間以及第j條PWM數據線DLj的脈衝寬度調變(PWM)數據電壓和第一電晶體T1的閾值電壓Vth1被編程的期間，可以防止第一電晶體T1的閘極電極的電壓變化被第一電容器PC1反映到第k條掃略訊號線SWPLk的第k掃略訊號。第七電晶體T7的閘極電極可以連接至第k條掃描控制線GCLk，其第一電極可以連接至第一閘極電壓輔助線GVAL1，並且其第二電極可以連接至第一節點N1。
第一電容器PC1可以設置在第一電晶體T1的閘極電極和第一節點N1之間。第一電容器PC1的一個電極可以連接至第一電晶體T1的閘極電極，且其另一個電極可以連接至第一節點N1。
第一節點N1可以是第k條掃略訊號線SWPLk、第七電晶體T7的第二電極和第一電容器PC1的另一個電極之間的接觸點。
第二像素驅動電路單元PDU2根據第一PAM數據線RDL的第一脈衝振幅調變(PAM)數據電壓產生施加到發光元件LE的驅動電流Ids。第二像素驅動電路單元PDU2可以是用於進行脈衝振幅調變的脈衝振幅調變單元(PAM單元)。第二像素驅動電路單元PDU2可以是恆流產生單元，係配置為根據第一脈衝振幅調變(PAM)數據電壓產生恆定驅動電流Ids。
此外，每個第一子像素RP的第二像素驅動電路單元PDU2可以接收相同的第一脈衝振幅調變(PAM)數據電壓而不管第一子像素RP的亮度，以產生相同的驅動電流Ids。同樣地，每個第二子像素GP的第二像素驅動電路單元PDU2可接收相同的第二脈衝振幅調變(PAM)數據電壓而不管第二子像素GP的亮度如何產生相同的驅動電流Ids。無論第三子像素BP的亮度如何，每個第三子像素BP的第二像素驅動電路單元PDU2都可以接收相同的第三脈衝振幅調變(PAM)數據電壓以產生相同的驅動電流Ids。
第二像素驅動電路單元PDU2可以包含第八電晶體T8至第十四電晶體至T14和第二電容器PC2。
第八電晶體T8根據施加到閘極電極的電壓控制流到發光元件LE的驅動電流Ids。
第九電晶體T9被第k條掃描寫入線GWLk的第k個掃描寫入訊號導通，以將第一PAM數據線RDL的第一脈衝振幅調變(PAM)數據電壓提供給第八電晶體T8的第一電極。第九電晶體T9的閘極電極可以連接至第k條掃描寫入線GWLk，其第一電極可以連接至第一PAM數據線RDL，其第二電極可以連接至第八電晶體T8的第一電極。
第十電晶體T10由第k條掃描初始化線GILk的第k掃描初始化訊號導通，以將初始化電壓線VIL連接至第八電晶體T8的閘極電極。因此，在電晶體T10導通期間，第八電晶體T8的閘極電極可以放電至初始化電壓線VIL的初始化電壓VINT。此時，第k條掃描初始化訊號的第二閘極電位電壓VGL可以不同於初始化電壓線VIL的初始化電壓VINT。具體地，由於第二閘極電位電壓VGL和初始化電壓VINT之間的電壓差大於第十電晶體T10的閾值電壓，所以即使在初始化電壓VINT被施加到第十電晶體T10的閘極電極之後，第十電晶體T10也可以穩定地導通。因此，當第十電晶體T10導通時，無論第十電晶體T10的閾值電壓如何，都可以將初始化電壓VINT穩定地施加到第八電晶體T8的閘極電極。
第十電晶體T10可以包含串聯連接的複數個電晶體。例如：第十電晶體T10可以包含第五子電晶體T101和第六子電晶體T102。因此，可以防止第八電晶體T8的閘極電極的電壓透過第十電晶體T10洩漏。第五子電晶體T101的閘極電極可以連接至第k條掃描初始化線GILk，其第一電極可以連接至第八電晶體T8的閘極電極，並且其第二電極可以連接至第六子電晶體T102的第一電極。第六子電晶體T102的閘極電極可以連接至第k條掃描初始化線GILk，其第一電極可以連接至第五子電晶體T101的第二電極，並且其第二電極可以連接至第初始化電壓線VIL。
第十一電晶體T11被第k條掃描寫入線GWLk的第k個掃描寫入訊號導通，以連接第八電晶體T8的閘極電極和第二電極。因此，在第十一電晶體T11導通期間，第八電晶體T8可以作為二極體操作(例如：第八電晶體係為二極管連接)。
第十一電晶體T11可以包含串聯連接的複數個電晶體。例如：第十一電晶體T11可以包含第七子電晶體T111和第八子電晶體T112。因此，可以防止第八電晶體T8的閘極電極的電壓透過第十一電晶體T11洩漏。第七子電晶體T111的閘極電極可以連接至第k條掃描寫入線GWLk，其第一電極可以連接至第八電晶體T8的第二電極，其第二電極可以連接至第八子電晶體T112的第一電極。第八子電晶體T112的閘極電極可以連接至第k條掃描寫入線GWLk，其第一電極可以連接至第七子電晶體T111的第二電極，其第二電極可以連接至第八電晶體T8的閘極電極。
第十二電晶體T12被第k條PWM發光線PWELk的第k脈衝寬度調變(PWM)發光訊號導通，以將第八電晶體T8的第一電極連接至第二電源供應線VDL2。第十二電晶體T12的閘極電極可連接至第k條PWM發光線PWELk，其第一電極可連接至第二電源供應線VDL2，其第二電極可連接至第八電晶體T8的第一電極。
第十三電晶體T13由第k條掃描控制線GCLk的第k掃描控制訊號導通，以將第一電源供應線VDL1連接至第二節點N2。第十三電晶體T13的閘極電極可以連接至第k條掃描控制線GCLk，其第一電極可以連接至第一電源供應線VDL1，並且其第二電極可以連接至第二節點N2。
第十四電晶體T14被第k條PWM發光線PWELk的第k脈衝寬度調變(PWM)發光訊號導通，以將第二電源供應線VDL2連接至第二節點N2。因此，當第十四電晶體T14導通時，第二電源供應線VDL2的第二電源電壓VDD2可以提供給第二節點N2。第十四電晶體T14的閘極電極可以連接至第k條PWM發光線PWELk，其第一電極可以連接至第二電源供應線VDL2，並且其第二電極可以連接至第二節點N2。
第二電容器PC2可以設置在第八電晶體T8的閘極電極和第二節點N2之間。第二電容器PC2的一個電極可以連接至第八電晶體T8的閘極電極，並且其另一個電極可以連接至第二節點N2。
第二節點N2可以是第十三電晶體T13的第二電極、第十四電晶體T14的第二電極和第二電容器PC2的另一個電極之間的接觸點。
第三像素驅動電路單元PDU3根據第三節點N3的電壓調整驅動電流Ids施加至發光元件LE的週期。
第三像素驅動電路單元PDU3可以包含第十五電晶體T15至第十九電晶體T19和第三電容器PC3。
第十五電晶體T15根據第三節點N3的電壓導通或關閉。當第十五電晶體T15導通時，第八電晶體T8的驅動電流Ids可以提供給發光元件LE，而當第十五電晶體T15關閉時，第八電晶體T8的驅動電流Ids可以不被提供給發光元件LE。因此，第十五電晶體T15的導通週期可以與發光元件LE的發光週期基本相同。第十五電晶體T15的閘極電極可以連接至第三節點N3，其第一電極可以連接至第八電晶體T8的第二電極，並且其第二電極可以連接至第十七電晶體T8的第一電極T17。
第十六電晶體T16由第k條掃描控制線GCLk的第k掃描控制訊號導通，以將初始化電壓線VIL連接至第三節點N3。因此，在第十六電晶體T16導通期間，第三節點N3可以放電至初始化電壓線VIL的初始化電壓。
第十六電晶體T16可以包含串聯連接的複數個電晶體。例如：第十六電晶體T16可以包含第九子電晶體T161和第十子電晶體T162。因此，可以防止第三節點N3的電壓透過第十六電晶體T16洩漏。第九子電晶體T161的閘極電極可以連接至第k條掃描控制線GCLk，其第一電極可以連接至第三節點N3，並且其第二電極可以連接至第十子電晶體T162的第一電極。第十子電晶體T162的閘極電極可以連接至第k條掃描控制線GCLk，其第一電極可以連接至第九子電晶體T161的第二電極，並且其第二電極可以連接至初始化電壓線VIL。
第十七電晶體T17由第k條PAM發光線PAELk的第k脈衝振幅調變(PAM)發光訊號導通，以將第十五電晶體T15的第二電極連接至發光元件LE的第一電極。第十七電晶體T17的閘極電極可以連接至第k條PAM發光線PAELk，其第一電極可以連接至第十五電晶體T15的第二電極，其第二電極可以連接至發光元件LE的第一電極。
第十八電晶體T18由第k條掃描控制線GCLk的第k掃描控制訊號導通，以將初始化電壓線VIL連接至發光元件LE的第一電極。因此，在第十八電晶體T18導通期間，發光元件LE的第一電極可以放電至初始化電壓線VIL的初始化電壓。第十八電晶體T18的閘極電極可以連接至第k條掃描控制線GCLk，其第一電極可以連接至發光元件LE的第一電極，並且其第二電極可以連接至初始化電壓線VIL。
第十九電晶體T19由測試訊號線TSTL的測試訊號導通，以將發光元件LE的第一電極連接至第三電源供應線VSL。第十九電晶體T19的閘極電極可以連接至測試訊號線TSTL，其第一電極可以連接至發光元件LE的第一電極，並且其第二電極可以連接至第三電源供應線VSL。
第三電容器PC3可以設置在第三節點N3和初始化電壓線VIL之間。第三電容器PC3的一個電極可以連接至第三節點N3，而其另一個電極可以連接至初始化電壓線VIL。
第三節點N3可以是第六電晶體T6的第二電極、第十五電晶體T15的閘極電極、第九子電晶體T161的第一電極和第三電容器PC3的一個電極之間的接觸點。
第一至第十九電晶體T1至T19中的每一個第一電極和第二電極中的一個可以是源極電極，並且其另一個可以是汲極電極。第一至第十九電晶體T1至T19中的每一個的通道可以由多晶矽、非晶矽和氧化物半導體中的任何一種形成。當第一電晶體T1至第十九電晶體T19中的每一個的通道是多晶矽時，其可以透過低溫多晶矽(LTPS)製程形成。
參照第12圖，已經主要描述了第一至第十九電晶體T1至T19中的每一個由P型金屬氧化物半導體場效應電晶體(MOSFET)形成，但是實施例不限於此。例如：第一電晶體T1至第十九電晶體T19中的至少一個可以由N型MOSFET組成。
例如：為了阻斷漏電流並增加發光元件LE的黑色顯示能力，在第一子像素RP中，第三電晶體T3的第一子電晶體T31和第二子電晶體T32、第四電晶體T4的第三子電晶體T41和第四子電晶體T42、第十電晶體T10的第五子電晶體T101和第六子電晶體T102、第十一電晶體T11的第七子電晶體T111和第八子電晶體T112可以由N型MOSFET組成。
此時，第三子電晶體T41的閘極電極和第四子電晶體T4的閘極電極T42的閘極電極，以及第七子電晶體T111的閘極電極和第四子電晶體T111的閘極電極第十一電晶體T11的第八子電晶體T112可以連接至第k控制訊號GNLk。第k掃描初始化訊號GILk和第k控制訊號GNLk可以具有由第一閘極電極電位電壓VGH產生的脈衝。
此外，第三電晶體T3的第一子電晶體T31和第二子電晶體T32、第四電晶體T4的第三子電晶體T41和第四子電晶體T42、第五子電晶體的通道第十電晶體T10的第六子電晶體T101和第六子電晶體T102，第十一電晶體T11的第七子電晶體T111和第八子電晶體T112由氧化物半導體製成，其餘電晶體的通道可以多晶矽製成。
另一方面，第三電晶體T3的第一子電晶體T31和第二子電晶體T32中的任一個可以由N型MOSFET組成，而另一個可以由P型MOSFET組成。在這種情況下，第三電晶體T3的第一子電晶體T31和第二子電晶體T32中，由N型MOSFET形成的電晶體的通道可以由氧化物半導體組成，而N型MOSFET的通道可以由氧化物半導體製成。P型MOSFET形成的電晶體可以由多晶矽製成。
另一方面，第四電晶體T4的第三子電晶體T41和第四子電晶體T42中的任一個可以由N型MOSFET組成，而另一個可以由P型MOSFET組成。在這種情況下，第四電晶體T4的第三子電晶體T41和第四子電晶體T42中，由N型MOSFET形成的電晶體的通道可以由氧化物半導體製成，且P型MOSFET形成的電晶體的通道可以由多晶矽製成。
另一方面，第十電晶體T10的第五子電晶體T101和第六子電晶體T102中的任一個可以由N型MOSFET組成，而另一個可以由P型MOSFET組成。在這種情況下，第十電晶體T10的第五子電晶體T101和第六子電晶體T102中，由N型MOSFET形成的電晶體的通道可以由氧化物半導體製成，而N型MOSFET形成的電晶體的通道P型MOSFET形成的電晶體可以由多晶矽製成。
另一方面，第十一電晶體T11的第七子電晶體T111和第八子電晶體T112中的任一個可以由N型MOSFET組成，而另一個可以由P型MOSFET組成。在這種情況下，第十一電晶體T11的第七子電晶體T111和第八子電晶體T112中，由N型MOSFET形成的電晶體的通道可以由氧化物半導體組成，而N型MOSFET形成的電晶體的通道可以由氧化物半導體製成。P型MOSFET形成的電晶體可以由多晶矽製成。
第13圖示出根據一個或多個實施例的第一子像素的半導體層、第一導電層、第二導電層、第三導電層和第四導電層的佈線圖。第14圖具體示出第13圖的區域I的放大佈線圖。第15圖具體示出第12圖的區域II的放大佈線圖。第16圖具體示出第15圖的區域III的放大佈線圖。第17圖示出第13圖所示的第一子像素的第五導電層、第六導電層和第七導電層之一例的佈線圖。
參照第13圖、第14圖、第15圖及第16圖，初始化電壓線VIL、第k條掃描初始化線GILk、第k條掃描寫入線GWLk、第k條PWM發光線PWELk、第一電源供應水平線HVDL1、第一閘極電壓輔助線GVAL1、第k條掃略訊號線SWPLk、第k條掃描控制線GCLk、第k條PAM發光線PAELk、測試訊號線TSTL和第三電源供應輔助線AVSL均可以在第一方向DR1上延伸，並且可以在第二方向上彼此隔開DR2。
第j條數據線DLj、第一電源供應垂直線VVDL1和第一PAM數據線RDL可以在第二方向DR2上延伸。
另外，第11圖中所示的第二PAM數據線GDL和第三PAM數據線BDL也可以在第二方向DR2上延伸。
第j條數據線DLj、第一電源垂直線VVDL1、第一PAM數據線RDL、第二PAM數據線GDL和第三PAM數據線BDL可以在第一方向DR1上彼此隔開。
如第13圖所示，第一子像素RP可以包含第一電晶體T1至第十九電晶體T19、第一電容器電極CE1至第六電容器電極CE6、第一閘極連接電極GCE1至第六閘極連接電極GCE6、第一數據連接電極DCE1和第二數據連接電極和DCE2、第一連接電極CCE1至第八連接電極CCE8，以及第一陽極連接電極ANDE1。
參照第14圖，第一電晶體T1可以包含第一通道CH1、第一閘極電極G1、第一源極電極S1和第一汲極電極D1。
第一通道CH1可以在第一方向DR1上延伸。
第一閘極電極G1可以在第三方向DR3上與第一通道CH1重疊。第一閘極電極G1可以透過第一接觸孔CT1連接至第一連接電極CCE1。
第一電容器電極CE1可以與第一閘極電極G1一體地形成。
第一源極電極S1可以設置在第一通道CH1的一側，並連接至第二汲極電極D2和第五汲極電極D5。
第一汲極電極D1可以設置在第一通道CH1的另一側，並連接至第三子源極電極S41和第六源極電極S6。
第一閘極電極G1可以在第三方向DR3上僅與第一通道CH1重疊，並且可以不與第一源極電極S1和第一汲極電極D1重疊。
第一源極電極S1和第一汲極電極D1可以在第三方向DR3上與第二電容器電極CE2重疊。
第二電晶體T2包含第二通道CH2、第二閘極電極G2、第二源極電極S2和第二汲極電極D2。
第二閘極電極G2可以在第三方向DR3上與第二通道CH2重疊。
第二閘極電極G2可以與第一閘極連接電極GCE1一體地形成。
第二源極電極S2可以設置在第二通道CH2的一側並透過第一數據接觸孔DCT1連接至第一數據連接電極DCE1。
第二汲極電極D2可以設置在第二通道CH2的另一側並連接至第一源極電極S1。第二汲極電極D2可以在第二方向DR2上延伸。
第三電晶體T3可以由第一子電晶體T31和第二子電晶體T32組成。
第三電晶體T3的第一子電晶體T31包含第一子通道CH31、第一子閘極電極G31、第一子源極電極S31和第一子汲極電極D31。
第一子閘極電極G31可以與第二閘極連接電極GCE2一體地形成。
第一子通道CH31可以在第三方向DR3上與第一子閘極電極G31重疊。
第一子源極電極S31可以設置在第一子通道CH31的一側並連接至第四子汲極電極D42。
第一子汲極電極D31可以設置在第一子通道CH31的另一側並連接至第二子源極電極S32。
第一子源極電極S31可以在第三方向DR3上與第k條掃描寫入線GWLk重疊。第一子汲極電極D31可以在第三方向DR3上與初始化電壓線VIL重疊。
第三電晶體T3的第二子電晶體T32包含第二子通道CH32、第二子閘極電極G32、第二子源極電極S32和第二子汲極電極D32。
第二子閘極電極G32可以與第二閘極連接電極GCE2一體地形成。
第二子通道CH32可以在第三方向DR3上與第二子閘極電極G32重疊。
第二子源極電極S32可以設置在第二子通道CH32的一側並連接至第一子汲極電極D31。
第二子汲極電極D32可以設置在第二子通道CH32的另一側並且透過第一電源接觸孔VCTl連接至初始化電壓線VIL。
第二子源極電極S32和第二子汲極電極D32可以在第三方向DR3上與初始化電壓線VIL重疊。
第四電晶體T4可以由第三子電晶體T41和第四子電晶體T42組成。
第四電晶體T4的第三子電晶體T41包含第三子通道CH41、第三子閘極電極G41、第三子源極電極S41和第三子汲極電極D41。
第三子閘極電極G41可以與第一閘極連接電極GCE1一體地形成。
第三子通道CH41可以在第三方向DR3上與第三子閘極電極G41重疊。
第三子源極電極S41可以設置在第三子通道CH41的一側並連接至第一汲極電極D1。
第三子汲極電極D41可以設置在第三子通道CH41的另一側並連接至第四子源極電極S42。
第四電晶體T4的第四子電晶體T42包含第四子通道CH42、第四子閘極電極G42、第四子源極電極S42和第四子汲極電極D42。
第四子閘極電極G42可以與第一閘極連接電極GCE1一體地形成。
第四子通道CH42可以在第三方向DR3上與第四子閘極電極G42重疊。
第四子源極電極S42可以設置在第四子通道CH42的一側並連接至第三子汲極電極D41。
第四子汲極電極D42可以設置在第四子通道CH42的另一側並連接至第一子源極電極S31。
第五電晶體T5包含第五通道CH5、第五閘極電極G5、第五源極電極S5和第五汲極電極D5。
第五閘極電極G5可以與第六閘極連接電極GCE6一體地形成。
第五通道CH5可以在第三方向DR3上與第五閘極電極G5重疊。
第五源極電極S5可以設置在第五通道CH5的一側並且透過第二電源接觸孔VCT2連接至第一電源供應水平線HVDL1。
第五汲極電極D5可以設置在第五通道CH5的另一側並連接至第一源極電極S1。第五汲極電極D5可以在第三方向DR3上與延伸EX的第二電容器電極CE2重疊。
第六電晶體T6包含第六通道CH6、第六閘極電極G6、第六源極電極S6和第六汲極電極D6。
第六閘極電極G6可以與第六閘極連接電極GCE6一體地形成。
第六通道CH6可以在第三方向DR3上與第六閘極電極G6重疊。
第六源極電極S6可以設置在第六通道CH6的一側並連接至第一汲極電極Dl。
第六汲極電極D6可以設置在第六通道CH6的另一側並且透過第十接觸孔CT10連接至第四連接電極CCE4。第六汲極電極D6可以在第三方向DR3上與第二連接電極CCE2和第一電源供應水平線HVDL1重疊。
第七電晶體T7包含第七通道CH7、第七閘極電極G7、第七源極電極S7和第七汲極電極D7。
第七閘極電極G7可以與第三閘極連接電極GCE3一體地形成。第七閘極電極G7可以在第三方向DR3上與初始化電壓線VIL重疊。
第七通道CH7可以在第三方向DR3上與第七閘極電極G7重疊。
第七源極電極S7可以設置在第七通道CH7的一側並透過第七接觸孔CT7連接至第一閘極電壓輔助線GVAL1。
第七汲極電極D7可以設置在第七通道CH7的另一側並且透過第六接觸孔CT6連接至第k條掃略訊號線SWPLk。
第八電晶體T8包含第八通道CH8、第八閘極電極G8、第八源極電極S8和第八汲極電極D8。
第八閘極電極G8可以在第二方向DR2上延伸。第八閘極電極G8可以與第三電容器電極CE3一體地形成。
第八通道CH8可以在第三方向DR3上與第八閘極電極G8重疊。
第八源極電極S8可以設置在第八通道CH8的一側，並連接至第九汲極電極D9和第十二汲極電極D12。
第八汲極電極D8可以設置在第八通道CH8的另一側並且連接至第七子源極電極S111。
第九電晶體T9包含第九通道CH9、第九閘極電極G9、第九源極電極S9和第九汲極電極D9。
第九閘極電極G9可以在第二方向DR2上延伸。第九閘極電極G9可以與第一閘極連接電極GCE1一體地形成。
第九通道CH9可以在第三方向DR3上與第九閘極電極G9重疊。
第九源極電極S9可以設置在第九通道CH9的一側並透過第三數據接觸孔DCT3連接至第二數據連接電極DCE2。
第九汲極電極D9可以設置在第九通道CH9的另一側並且連接至第八源極電極S8。
第十電晶體T10可以包含第五子電晶體T101和第六子電晶體T102。
第十電晶體T10的第五子電晶體T101包含第五子通道CH101、第五子閘極電極G101、第五子源極電極S101和第五子汲極電極D101。
第五子閘極電極G101可以與第二閘極連接電極GCE2一體地形成。
第五子通道CH101可以在第三方向DR3上與第五子閘極電極G101重疊。
第五子源極電極S101可以設置在第五子通道CH101的一側並連接至第八子汲極電極D112。
第五子汲極電極D101可以設置在第五子通道CH101的另一側並且連接至第六子源極電極S102。
第五子源極電極S101可以在第三方向DR3上與第k條掃描寫入線GWLk重疊。第五子汲極電極D101可以在第三方向DR3上與初始化電壓線VIL重疊。
第十電晶體T10的第六子電晶體T102包含第六子通道CH102、第六子閘極電極G102、第六子源極電極S102和第六子汲極電極D102。
第六子閘極電極G102可以與第二閘極連接電極GCE2一體地形成。
第六子通道CH102可以在第三方向DR3上與第六子閘極電極G102重疊。
第六子源極電極S102可以設置在第六子通道CH102的一側並連接至第五子汲極電極D101。
第六子汲極電極D102可以設置在第六子通道CH102的另一側並且透過第一電源接觸孔VCTl連接至初始化電壓線VIL。
第六子源極電極S102和第六子汲極電極D102可以在第三方向DR3上與初始化電壓線VIL重疊。
第十一電晶體T11可以由第七子電晶體T111和第八子電晶體T112組成。
第十一電晶體T11的第七子電晶體T111包含第七子通道CH111、第七子閘極電極G111、第七子源極電極S111和第七子汲極電極D111。
第七子閘極電極G11可以與第一閘極連接電極GCE1一體地形成。
第七子通道CH111可以在第三方向DR3上與第七子閘極電極G111重疊。
第七子源極電極S111可以設置在第七子通道CH111的一側並連接至第八汲極電極D8。
第七子汲極電極D111可以設置在第七子通道CH111的另一側並連接至第八子源極電極S112。
第十一電晶體T11的第八子電晶體T112包含第八子通道CH112、第八子閘極電極G112、第八子源極電極S112和第八子汲極電極D112。
第八子閘極電極G112可以與第一閘極連接電極GCE1一體地形成。
第八子通道CH112可以在第三方向DR3上與第八子閘極電極G112重疊。
第八子源極電極S112可以設置在第八子通道CH112的一側並連接至第七子汲極電極D111。
第八子汲極電極D112可以設置在第八子通道的另一側並連接至第五子源極電極S101。
第十二電晶體T12包含第十二通道CH12、第十二閘極電極G12、第十二源極電極S12和第十二汲極電極D12。
第十二閘極電極G12可以與第六閘極連接電極GCE6一體地形成。
第十二通道CH12可以在第三方向DR3上與第十二閘極電極G12重疊。
第十二源極電極S12可以設置在第十二通道CH12的一側並透過第十一接觸孔CT11連接至第五連接電極CCE5。
第十二汲極電極D12可以設置在第十二通道CH12的另一側。
第十三電晶體T13包含第十三通道CH13、第十三閘極電極G13、第十三源極電極S13和第十三汲極電極D13。
第十三閘極電極G13可以與第三閘極連接電極GCE3一體地形成。
第十三通道CH13可以在第三方向DR3上與第十三閘極電極G13重疊。
第十三源極電極S13可以設置在第十三通道CH13的一側並透過第二電源接觸孔VCT2連接至第一電源供應水平線HVDL1。
第十三汲極電極D13可以設置在第十三通道CH13的另一側並且透過第三接觸孔CT3連接至第二連接電極CCE2。
第十四電晶體T14包含第十四通道CH14、第十四閘極電極G14、第十四源極電極S14和第十四汲極電極D14。
第十四閘極電極G14可以與第六閘極連接電極GCE6一體地形成。
第十四通道CH14可以在第三方向DR3上與第十四閘極電極G14重疊。
第十四源極電極S14可以設置在第十四通道CH14的一側並透過第十一接觸孔CT11連接至第五連接電極CCE5。
第十四汲極電極D14可以設置在第十四通道CH14的另一側並且透過第四接觸孔CT4連接至第二連接電極CCE2。
第十五電晶體T15包含第十五通道CH15、第十五閘極電極G15、第十五源極電極S15和第十五汲極電極D15。
第十五閘極電極G15可以與第五電容器電極CE5一體地形成。
第十五通道CH15可以在第三方向DR3上與第十五閘極電極G15重疊。
第十五源極電極S15可以設置在第十五通道CH15的一側並連接至第八汲極電極D8。
第十五汲極電極D15可以設置在第十五通道CH15的另一側並連接至第十七源極電極S17。
第十六電晶體T16可以包含第九子電晶體T161和第十子電晶體T162。
第十六電晶體T16的第九子電晶體T161包含第九子通道CH161、第九子閘極電極G161、第九子源極電極S161和第九子汲極電極D161。
第九子閘極電極G161可以與第三閘極連接電極GCE3一體地形成。
第九子通道CH161可以在第三方向DR3上與第九子閘極電極G161重疊。
第九子源極電極S161可以設置在第九子通道CH161的一側並且通過第十接觸孔CT10連接至第四連接電極CCE4。
第九子汲極電極D161可以設置在第九子通道CH161的另一側並連接至第十子源極電極S162。
第十六電晶體T16的第十子電晶體T162包括第十子通道CH162、第十子閘極電極G162、第十子源極電極S162和第十子汲極電極D162。
第十子閘極電極G162可以與第三閘極連接電極GCE3一體地形成。
第十子通道CH162可以在第三方向DR3上與第十子閘極電極G162重疊。
第十子源極電極S162可以設置在第十子通道CH162的一側並連接至第九子汲極電極D161。
第十子汲極電極D162可以設置在第十子通道CH162的另一側並且通過第九接觸孔CT9連接至初始化電壓線VIL。
第十七電晶體T17包含第十七通道CH17、第十七閘極電極G17、第十七源極電極S17和第十七汲極電極D17。
第十七閘極電極G17可以與第五閘極連接電極GCE5一體地形成。
第十七通道CH17可以在第三方向DR3上與第十七閘極電極G17重疊。
第十七源極電極S17可以設置在第十七通道CH17的一側並連接至第十五汲極電極D15。
第十七汲極電極D17可以設置在第十七通道CH17的另一側，並通過第十六接觸孔CT16連接至第七連接電極CCE7。
第十八電晶體T18包含第十八通道CH18、第十八閘極電極G18、第十八源極電極S18和第十八汲極電極D18。
第十八閘極電極G18可以與第三閘極連接電極GCE3一體地形成。
第十八通道CH18可以在第三方向DR3上與第十八閘極電極G18重疊。
第十八源極電極S18可以設置在第十八通道CH18的一側並透過第九接觸孔CT9連接至初始化電壓線VIL。
第十八汲極電極D18可以設置在第十八通道CH18的另一側並且通過第十六接觸孔CT16連接至第七連接電極CCE7。
第十九電晶體T19包含第十九通道CH19、第十九閘極電極G19、第十九源極電極S19和第十九汲極電極D19。
第十九閘極電極G19可以透過第二十三接觸孔CT23連接至測試信號線TSTL。
第十九通道CH19可以在第三方向DR3上與第十九閘極電極G19重疊。
第十九源極電極S19可以設置在第十九通道CH19的一側並透過第二十一接觸孔CT21連接至第八連接電極CCE8。
第十九汲極電極D19可以設置在第十九通道CH19的另一側，並透過第二十四接觸孔CT24連接至第三電源供應輔助線AVSL。
第一電容器電極CE1可以與第一閘極電極G1一體地形成。
第一連接電極CCE1可以透過第一接觸孔CT1連接至第一閘極電極G1。
第二電容器電極CE2可以在第三方向DR3上與第一閘極電極G1或第一電容器電極CE1重疊。
第二電容器電極CE2可以包含在第二方向DR2上延伸的延伸部EX。延伸EX的第二電容器電極CE2可以與第k條PWM發光線PWELk和第一電源供應水平線HVDL1交叉。
延伸EX的第二電容器電極CE2的延伸EX可以透過第五接觸孔CT5連接至第k條掃略訊號線SWPLk。
第一電容器(第12圖中的PC1)可以由第一電容器電極CE1和第二電容器電極CE2之間的重疊區提供。
第三電容器電極CE3可以與第八閘極電極G8一體地形成。
第六連接電極CCE6可以透過第十二接觸孔CT12連接至第八閘極電極G8。
第四電容器電極CE4可以在第三方向DR3上與第三電容器電極CE3重疊。
第二電容器(第12圖中的PC2)可以由第三電容器電極CE3和第四電容器電極CE4之間的重疊區提供。
第五電容器電極CE5可以與第四閘極連接電極GCE4和第十五閘極電極G15一體地形成。
第六電容器電極CE6可以在第三方向DR3上與第五電容器電極CE5重疊。第六電容器電極CE6可以透過第十八接觸孔CT18連接至初始化電壓線VIL。
第三電容器(第12圖中的PC3)可以由第五電容器電極CE5和第六電容器電極CE6之間的重疊區提供。
第一閘極連接電極GCE1可以與第二閘極電極G2、第三子閘極電極G41、第四子閘極電極G42、第九閘極電極G9、第七子閘極電極G111、和第八子閘極電極G112一體地形成，並透過第一閘極接觸孔GCT1和第三閘極接觸孔GCT3連接至第k條掃描寫入線GWLk。
第二閘極連接電極GCE2可以與第一子閘極電極G31、第二子閘極電極G32、第五子閘極電極G101和第六子閘極電極G102一體地形成，並連接至第k條掃描初始化線GILk穿過第二閘極接觸孔GCT2。
第三閘極連接電極GCE3可以與第七閘極電極G7、第十三閘極電極G13、第九子閘極電極G161、第十子閘極電極G162和第十八閘極電極G18一體地形成，以及透過第八接觸孔CT8連接至第k條掃描控制線GCLk。
第四閘極連接電極GCE4可以與第五電容器電極CE5和第十五閘極電極G15一體地形成，並透過第十七接觸孔CT17連接至第四連接電極CCE4。
第五閘極連接電極GCE5可以與第十七閘極電極G17一體地形成並且透過第十九接觸孔CT19連接至第k條PAM發光線PAELk。
第六閘極連接電極GCE6可以與第五閘極電極G5、第六閘極電極G6、第十二閘極電極G12和第十四閘極電極G14一體地形成，並透過連接至第k條PWM發光線PWELk第十四接觸孔CT14。
第一數據連接電極DCE1可以透過第一數據接觸孔DCT1連接至第二源極電極S2並且透過第二數據接觸孔DCT2連接至第j條數據線DLj。
第二數據連接電極DCE2可以透過第三數據接觸孔DCT3連接至第九源極電極S9並且透過第四數據接觸孔DCT4連接至第一PAM數據線RDL。
第一連接電極CCE1可以在第二方向DR2上延伸。第一連接電極CCE1可以透過第一接觸孔CT1連接至第一閘極電極G1，並透過第二接觸孔CT2連接至第一子源極電極S31和第四子汲極電極D42。
第二連接電極CCE2可以在第一方向DR1上延伸。第二連接電極CCE2可以透過第三接觸孔CT3連接至第十三汲極電極D13，透過第四接觸孔CT4連接至第十四汲極電極D14，並透過第十五接觸孔CT15連接至第四電容器電極CE4。
第四連接電極CCE4可以在第一方向DR1上延伸。第四連接電極CCE4可以透過第十接觸孔CT10連接至第六汲極電極D6和第九子源極電極S161，並透過第十七接觸孔CT17連接至第四閘極連接電極GCE4，且與第十五閘極電極G15一體成型。
第五連接電極CCE5可以在第一方向DR1上延伸。第五連接電極CCE5可以透過第十一接觸孔CT11連接至第十二源極電極S12和第十四源極電極S14。
第六連接電極CCE6可以在第二方向DR2上延伸。第六連接電極CCE6可以透過第十二接觸孔CT12連接至第三電容器電極CE3，並透過第十三接觸孔CT13連接至第五子源極電極S101和第八子汲極電極D112。
第七連接電極CCE7可以透過第十六接觸孔CT16連接至第十七汲極電極D17和第十八汲極電極D18。第七連接電極CCE7可以透過第二十接觸孔CT20連接至第一陽極連接電極ANDE1。
第八連接電極CCE8可以透過第二十一接觸孔CT21連接至第十九源極電極S19並且透過第二十二接觸孔CT22連接至第一陽極連接電極ANDE1。
第一陽極連接電極ANDE1可以在第二方向DR2上延伸。第一陽極連接電極ANDE1可以透過第二十接觸孔CT20連接至第七連接電極CCE7並且透過第二十二接觸孔CT22連接至第八連接電極CCE8。
第二電源連接電極VDCE可以在第二方向DR2上延伸並且可以透過第四電源供應接觸孔VCT4連接至第五連接電極CCE5。
請參照第17圖，第一子像素RP還進一步包含第二陽極連接電極ANDE2、陽極AND、陰極CTD、陽極焊墊ANDP和陰極焊墊CTDP。
第二陽極連接電極ANDE2與第一陽極連接電極(第16圖中的ANDE1)的一部分重疊。
陽極電極AND與第二陽極連接電極ANDE2重疊並且被陽極焊墊ANDP覆蓋。
陰極電極CTD在第一方向DR1上與陽極電極AND隔開並且被陰極焊墊CTDP覆蓋。
此外，第二電源供應線VDL2可以在第一方向DR1或第二方向DR2上延伸，並且在第三方向DR3上與第一至第十八電晶體Tl至T18重疊。另一方面，第二電源供應線VDL2可以在第三方向DR3上與第二電源連接電極VDCE的至少一部分重疊。
第三電源供應線VSL可以與第二電源供應線VDL2隔開，並可以在第一方向DR1或第二方向DR2上延伸，並且可以在第三方向DR3上與陰極電極CTD部分重疊。或者，第三電源供應線VSL可以在第三方向DR3上與第三電源供應輔助線AVSL的至少一部分重疊。
例如：第二電源供應線VDL2和第三電源供應線VSL可以在第一方向DR1上延伸，並且可以在第二方向DR2上彼此隔開。
第18圖係表示沿著第13圖和第14圖中的F-F線’的面的一示例性剖視圖。第19圖係表示沿著第13圖和第14圖中的G-G’線段取的剖面的一示例性剖視圖。第20圖係表示沿著第13圖和第14圖中的H-H’線段取的剖面的一示例性剖視圖。第21圖係表示沿著第13圖和第14圖中的I-I’線段取的剖面的一示例性剖視圖。第22圖係表示沿著第13圖和第14圖中的J-J’線段取的剖面的一示例性剖視圖。第23圖係表示沿著第13圖和第14圖中的K-K’線段取的剖面的一示例性剖視圖。第24圖係表示沿著第13圖、第14圖、第15圖及第16圖中的L-L’線段取的剖面的一示例性剖視圖。第25圖係表示沿著第13圖、第14圖、第15圖的M-M’線段取的剖面的一示例性剖視圖。第26圖係表示沿著第13圖和第16圖中的N-N’線段取的剖面的一示例性剖視圖。第27圖係表示沿著第13圖和第16圖中的O-O’線段取的剖面的一示例性剖視圖。
請參照第18圖至第25圖，根據一個或多個實施例的顯示裝置10的顯示面板100包含基板SUB和設置在基板上的電晶體陣列層TFTL。
此外，請參照第26圖和第27圖，顯示面板100進一步包含設置在電晶體陣列層TFTL上的發光元件LE。
顯示面板100還進一步包含設置在電晶體陣列層TFTL和發光元件LE之間的陽極接觸電極ANDC和陰極接觸電極CTDC。
基板SUB可以由聚醯亞胺的聚合物樹脂組成。基板SUB可以是能夠彎曲、折疊、捲曲等的可撓性基板。
請參照第18圖至第27圖，電晶體陣列層TFTL可以包含覆蓋半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162、CH17～CH19、S1、S2、S31、S32、S41、S42、S5～S9、S101、S102、S111、S112、S12～S15、S161、S162、S17～S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19位於基板SUB的第一表面上，第一層間絕緣層141覆蓋閘極絕緣層130上的第一導電層G1、G2、G31、G32、G41、G42、G5～G9、G101、G102、G111、G112、G12～G15、G161、G162、G17～G19、CE1、CE3、CE5、GCE1～CGE5，第二層間絕緣層142覆蓋第一層間絕緣層141上的第二導電層CE2、CE4、CE6，第一平坦化層160覆蓋在第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8，第二平坦化層170覆蓋在第一平坦化層160上的第四導電層DLj、VVDL、RDL、ANDE1和VDCE，第三平坦化層180覆蓋在第二平坦化層170上的第五導電層VDL2、VSL和ANDE2。
此外，電晶體陣列層TFTL還進一步包含設置在第三平坦化層180上的第六導電層AND和CTD，以及設置在部分第六導電層AND和CTD上的第七導電層ANDP和CTDP。
此外，電晶體陣列層TFTL還進一步包含覆蓋基板SUB的第一表面的緩衝層BF。在這種情況下，半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5-CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162、CH17至CH19、S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19以及覆蓋半導體層的閘極絕緣層130設置在緩衝層BF上。
緩衝層BF可以由交替堆疊的複數個無機層形成。例如：緩衝層BF可以形成為多層，其中交替堆疊氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一個或複數個無機薄膜。
緩衝層BF上的半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162、CH17至CH19、S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19可以包含設置在每個子像素的像素驅動器PD中的電晶體T1至T19中的通道CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162和CH17至CH19，及各電晶體T1～T19的源極電極S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12～S15、S161、S162、S17～S19，及各電晶體T1～T19汲極電極D1、D2、D31、D32、D41、D42、D5～D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19。
半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162、CH17至CH19、S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19可以包含多晶矽、單晶矽、低溫多晶矽、非晶矽或氧化物半導體。
除了通道CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162和CH17至CH19之外的其餘各電晶體半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5-CH9、CH101、CH102、CH111、CH112、CH12-CH15、CH161、CH162、CH17-CH19、S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162和D17至D19可以是透過用離子或雜質摻雜矽半導體或氧化物半導體而具有導電性的區域。
閘極絕緣層130覆蓋緩衝層BF上的半導體層CH1、CH2、CH31、CH32、CH41、CH42、CH5至CH9、CH101、CH102、CH111、CH112、CH12至CH15、CH161、CH162、CH17至CH19、S1、S2、S31、S32、S41、S42、S5至S9、S101、S102、S111、S112、S12至S15、S161、S162、S17至S19、D1、D2、D31、D32、D41、D42、D5至D9、D101、D102、D111、D112、D12至D15、D161、D162、D17至D19可以為無機薄膜，例如氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層或氧化鋁層。閘極絕緣層130可以稱為第一絕緣膜。
閘極絕緣層130上的第一導電層G1、G2、G31、G32、G41、G42、G5至G9、G101、G102、G111、G112、G12至G15、G161、G162、G17至G19、CE1、CE3、CE5和GCE1至CGE5可以包含閘極電極G1、G2、G31、G32、G41、G42、G5至G9、G101、G102、G111、G112、G12至G15、G161、G162和G17至G19、設置在每個子像素的像素驅動器PD中的每一個電晶體T1至T19、第一閘極連接電極GCE1至第五閘極連接電極GCE1至CGE5、第一電容器電極CE1、第三電容器電極CE3和第五電容器電極CE5。
閘極絕緣層130上的第一導電層G1、G2、G31、G32、G41、G42、G5至G9、G101、G102、G111、G112、G12至G15、G161、G162、G17至G19、CE1、CE3、CE5和GCE1至CGE5可以由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任一種組成的單層或多層形成。
第一層間絕緣層141覆蓋閘極絕緣層130上的第一導電層G1、G2、G31、G32、G41、G42、G5至G9、G101、G102、G111、G112、G12至G15、G161、G162、G17至G19、CE1、CE3、CE5和GCE1至CGE5可以由無機薄膜形成，例如氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層或鋁氧化層。第一層間絕緣層141可以稱為第二絕緣膜。
第一層間絕緣層141上的第二導電層CE2、CE4和CE6可以包含第二電容器電極CE2、第四電容器電極CE4和第六電容器電極CE6。
第二電容器電極CE2在第三方向DR3上與第一電容器電極CE1重疊，第一層間絕緣層141介於其間，從而可以提供第一電容器PC1。
第四電容器電極CE4在第三方向DR3上與第三電容器電極CE3重疊，第一層間絕緣層141介於其間，從而可以提供第二電容器PC2。
第六電容器電極CE6在第三方向DR3上與第五電容器電極CE5重疊，第一層間絕緣層141介於其間，從而可以提供第三電容器PC3。
第一層間絕緣層141上的第二導電層CE2、CE4和CE6可以由單層或由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任一種組成的多層形成。
覆蓋第一層間絕緣層141上的第二導電層CE2、CE4和CE6的第二層間絕緣層142可以由無機薄膜形成，例如：氮化矽層、氮氧化矽層、矽氧化層、氧化鈦層或氧化鋁層。第二層間絕緣層142可以稱為第三絕緣膜。
第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8可以包含延伸的閘極線第一方向DR1，即初始化電壓線VIL、第k條掃描初始化線GILk、第k條掃描寫入線GWLk、第k條發光線PWELk、第k條掃略訊號線SWPLk、第k條掃描控制線GCLk，第k條PAM發光線PAELk。
此外，第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8還進一步包含沿第一方向DR1延伸的第一閘極電壓輔助線GVAL1、第一電源供應水平線HVDL1、測試訊號線TSTL和第三電源供應輔助線AVSL。
此外，第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8還進一步包含第一和第二數據連接電極DCE1和DCE2，以及第一至第八連接電極CCE1至CCE8。
第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8可以由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任何一種組成的單層或多層。
請參照第18圖，第k條掃描寫入線GWLk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第一閘極電極接觸孔GCT1連接至與第一閘極連接電極GCE1一體地形成的第四子閘極電極G42。
請參照第22圖，第k條掃描寫入線GWLk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第三閘極電極接觸孔GCT3連接至與第一閘極連接電極GCE1一體地形成的第八子閘極電極G112。
如上所述，第一閘極連接電極GCE1與第二閘極電極G2、第三子閘極電極G41、第四子閘極電極G42、第九閘極電極G9、第七子閘極電極G111和第八子閘極電極G112一體成型。因此，如圖所示。參照第12圖，第二電晶體T2、第四電晶體T4的第三和第四子電晶體T41和T42、第九電晶體T9以及第十一電晶體T11的第七和第八子電晶體T111和T112可以基於第k條掃描寫入線GWLk的掃描寫入訊號。
請參照第19圖，第k條掃描初始化線GILk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第二閘極接觸孔GCT2連接至第二閘極電極連接電極GCE2。此處，第二閘極電極連接電極GCE2是與第一子閘極電極G31、第二子閘極電極G32、第五子閘極電極G101和第六子閘極電極G102一體地形成。因此，請參照第12圖，第三電晶體T3的第一電晶體T31和第二子電晶體和T32以及第十電晶體T10的第五子電晶體T101和第六子電晶體T102可以基於第k條掃描初始化線GILK的掃描初始化訊號導通。
請參照第25圖，第k條PWM發光線PWELk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第十四接觸孔CT14連接至第六閘極連接電極GCE6。此處，第六閘極連接電極GCE6是與第五閘極電極G5、第六閘極電極G6、第十二閘極電極G12和第十四閘極電極G14一體成型。因此，請參照第12圖，第五電晶體T5、第六電晶體T6、第十二電晶體T12和第十四電晶體T14可以基於第k條PWM發光線PWELk的脈衝寬度調變(PWM)發光訊號導通。
請參照第21圖，第k條掃描控制線GCLk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第八接觸孔CT8連接至第三閘極電極連接電極GCE3。此處，第三閘極電極連接電極GCE3是由第七閘極電極G7、第十三閘極電極G13、第九子閘極電極G161、第十子閘極電極G162和第十八閘極電極G18一體成型。因此，請參照第12圖，第七電晶體T7、第十三電晶體T13、第十六電晶體T16的第九和第十子電晶體T161和T162以及第十八電晶體T18可以基於第k條掃描控制線GCLk的掃描控制訊號導通。
請參照第25圖，第k條PAM發光線PAELk可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第十九接觸孔CT19連接至第五閘極連接電極GCE5。第五閘極連接電極GCE5一體地形成與第十七閘極電極G17。因此，請參照第12圖，第十七電晶體T17可以基於第k條PAM發光線PAELk的脈衝振幅調變(PAM)發光訊號導通。
請參照第19圖，初始化電壓線VIL可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第一電源接觸孔VCT1連接至第二子汲極電極D32。此處，第二子汲極電極D32與第六子汲極電極D102一體地形成。
請參照第21圖，初始化電壓線VIL可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第九接觸孔CT9連接至第十子汲極電極D162和第十八源極電極S18。
請參照第25圖，初始化電壓線VIL可以透過穿過第二層間絕緣層142的第十八接觸孔CT18連接至第六電容器電極CE6。
請參照第12圖，第三電晶體T3、第十六電晶體T16、第三電容器PC3和第十八電晶體T18可以連接至初始化電壓線VIL，透過該初始化電壓線VIL提供初始化電壓。
請參照第20圖，第一電源供應水平線HVDL1可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第二電源接觸孔VCT2連接至第五源極電極S5和第十三源極電極S13。因此，請參照第12圖，第五電晶體T5和第十三電晶體T13可以連接至第一電源供應線VDL1，並透過第一電源供應水平線HVDL1提供第一電源電壓VDD1。
請參照第21圖，第一閘極電壓輔助線GVAL1可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第七接觸孔CT7連接至第七源極電極S7。因此，請參照第12圖，第七電晶體T7可以透過第一閘極電壓輔助線GVAL1接收第一閘極電位電壓。
請參照第26圖，測試訊號線TSTL可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第二十三接觸孔CT23連接至第十九閘極電極G19。因此，請參照第12圖，第十九電晶體T19可以基於測試訊號線TSTL的測試訊號導通。
此外，第三電源供應輔助線AVSL可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層的第二十四接觸孔CT24連接至第十九汲極電極D19層142。因此，第十九電晶體T19可以透過第三電源供應輔助線AVSL接收第三電源電壓VSS。
請參照第18圖，第一數據連接電極DCE1可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第一數據接觸孔DCT1連接至第二源極電極S2。
請參照第22圖，第二數據連接電極DCE2可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第三數據接觸孔DCT3連接至第九源極電極S9。
請參照第19圖，第一連接電極CCE1可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第一接觸孔CT1連接至第一閘極電極G1。此外，第一連接電極CCE1可以連接至第一子源極電極S31和第四子汲極電極D42透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第二接觸孔CT2。因此，請參照第12圖，第一電晶體T1的閘極電極G1可以連接至第三電晶體T3和第四電晶體T4。
請參照第20圖，第二連接電極CCE2的一側可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第三接觸孔CT3連接至第十三汲極電極D13。
請參照第24圖，第二連接電極CCE2的一部分可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第四接觸孔CT4連接至第十四汲極電極D14。另外，第二連接電極CCE2的另一側可以透過穿過第二層間絕緣層142的第十五接觸孔CT15連接至第四電容器電極CE4。
請參照第12圖，其係示出與第十三電晶體T13、第十四電晶體T14和第二電容器PC2互連的第二節點N2。
請參照第21圖，第四連接電極CCE4可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第十接觸孔CT10連接至第九子源極電極S161。
請參照第25圖，第四連接電極CCE4可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第十七接觸孔CT17連接至第四閘極連接電極GCE4。此處，第四閘極連接電極GCE4、第五電容電極CE5和第十五閘極電極G15一體成型。
請參照第12圖，其係示出與第十六電晶體T16、第三電容器PC3和第十五電晶體T15互連的第三節點N3。
請參照第14圖和第23圖，第五連接電極CCE5可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第十一接觸孔CT11連接至第十二源極電極S12。此處，提供第十二源極電極S12連接至第十四源極電極S14的圖樣。
請參照第23圖，第六連接電極CCE6可以透過穿過第一層間絕緣層141和第二層間絕緣層142的第十二接觸孔CT12連接至第三電容器電極CE3。此處，第三電容器電極CE3與第八閘極電極G8一體成型。
此外，第六連接電極CCE6可以透過穿過閘極絕緣層130、第一層間絕緣層141的第十三接觸孔CT13連接至第五子源極電極S101和第八子汲極電極D112和第二層間絕緣層142。此處，第五子源極電極S101和第八子汲極電極D112係設置成彼此互連圖樣。
請參照第12圖，第二電容器PC2、第八電晶體T8的閘極電極G8、第十電晶體T10和第十一電晶體T11係彼此互連。
請參照第15圖和第24圖，第七連接電極CCE7可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層的第十六接觸孔CT16連接至第十七汲極電極D17和第十八汲極電極D18層142。此處，第十七汲極電極D17和第十八汲極電極D18係設置成彼此互連圖樣。
請參照第12圖，第十七電晶體T17和第十八電晶體T18可以彼此互連。
請參照第26圖，第八連接電極CCE8可以透過穿過閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的第二十一接觸孔CT21連接至第十九源極電極S19。
第一平坦化層160覆蓋在第二層間絕緣層142上的第三導電層VIL、GILk、GWLk、PWELk、HVDL、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2和CCE1至CCE8可以由例如丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂的有機層組成。第一平坦化層160可以稱為第四絕緣膜。
第一平坦化層160上的第四導電層DLj、VVDL、RDL、ANDE1和VDCE可以包含第j條數據線DLj、第一電源垂直線VVDL1和第一PAM數據線RDL。
此外，第一平坦化層160上的第四導電層DLj、VVDL、RDL、ANDE1和VDCE還進一步包含第一陽極連接電極ANDE1和第二電源連接電極VDCE。
第一平坦化層160上的第四導電層DLj、VVDL、RDL、ANDE1和VDCE可以由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金組成。
請參照第18圖，第j條數據線DLj可以透過穿過第一平坦化層160的第二數據接觸孔DCT2連接至第一數據連接電極DCE1。第一數據連接電極DCE1可以透過第一平坦化層160連接至第二源極電極S2。數據接觸孔DCT1。因此，如圖所示。請參照第12圖，第二電晶體T2可以連接至第j條數據線DLj。
請參照第22圖，第一PAM數據線RDL可以透過穿過第一平坦化層160的第四數據接觸孔DCT4連接至第二數據連接電極DCE2。第二數據連接電極DCE2可以透過第一平坦化層160連接至第九源極電極S9。第三數據接觸孔DCT3。因此，請參照第12圖，第九電晶體T9可以連接至第一PAM數據線RDL。
請參照第20圖，第一電源垂直線VVDL1可以透過穿過第一平坦化層160的第三電源接觸孔VCT3連接至第一電源供應水平線HVDL1。第一電源供應水平線HVDL1可以透過第二電源接觸孔VCT2連接至第五源極電極S5和第十三源極電極S13。因此，請參照第12圖，第五電晶體T5和第十三電晶體T13可以連接至第一電源供應線VDL1。
此處，第三電源接觸孔VCT3可以在第三方向DR3上與第二電源接觸孔VCT2重疊。例如：第三電源接觸孔VCT3的面積可以大於第二電源接觸孔VCT2的面積。
請參照第26圖，第一陽極連接電極ANDE1可以透過穿過第一平坦化層160的第二十接觸孔CT20連接至第七連接電極CCE7。第七連接電極CCE7可以透過第十六接觸孔連接至第十七汲極電極D17(第24圖中的CT16)。請參照第15圖，第十七汲極電極D17可以設置為連接至第十八汲極電極D18的圖樣。
此外，第一陽極連接電極ANDE1可以透過穿過第一平坦化層160的第二十二接觸孔CT22連接至第八連接電極CCE8。第八連接電極CCE8可以透過第十九接觸孔CT21連接至第十九源極電極S19。
因此，請參照第12圖，第十七電晶體T17、第十八電晶體T18和第十九電晶體T19可以彼此互連。
請參照第22圖，第二電源連接電極VDCE可以透過穿過第一平坦化層160的第四電源供應接觸孔VCT4連接至第五連接電極CCE5。請參照第15圖，第五連接電極CCE5可以透過第十一接觸孔CT11連接至第十二源極電極S12和第十四源極電極S14。
因此，請參照第12圖，第十二電晶體T12和第十四電晶體T14可以彼此互連。
覆蓋第一平坦化層160上的第四導電層DLj、VVDL1、RDL、ANDE1和VDCE的第二平坦化層170可以由例如丙烯酸樹脂、環氧樹脂、酚醛樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂的有機膜形成。第二平坦化層170可以稱為第五絕緣膜。
第二平坦化層170上的第五導電層VDL2、VSL和ANDE2可以包含第二電源供應線VDL2、第三電源供應線VSL和第二陽極連接電極ANDE2。
請參照第23圖，第二電源供應線VDL2可以透過穿過第二平坦化層170的第五電源接觸孔VCT5連接至第二電源連接電極VDCE。第二電源連接電極VDCE可以透過第四電源供應接觸孔VCT4連接至第五連接電極CCE5，第五連接電極CCE5可以透過第十一接觸孔CT11連接至第十二源極電極S12和第十四源極電極S14。
因此，請參照第12圖，第十二電晶體T12和第十四電晶體T14可以連接至第二電源供應線VDL2。
在一個或多個實施例中，第三電源供應線VSL可以由第二平坦化層170上的第五導電層形成，第二平坦化層170與第二電源供應線VDL2是同一層。在這種情況下，第三電源供應線VSL可以在與第二電源供應線VDL2相同的方向上延伸並且可以與第二電源供應線VDL2隔開。
在一個或多個實施例中，第三電源供應線VSL可以透過穿過第二平坦化層170的孔連接至第三電源供應輔助線AVSL。第三電源供應輔助線AVSL可以透過第二十四接觸孔CT24連接至第十九汲極電極D19穿過第二十四接觸孔CT24。因此，如圖所示。參照第12圖，第十九電晶體T19可以連接至第三電源供應線VSL。
在一個或多個實施例中，考慮到易於實現的佈局，除了第二平坦化層170上的第五導電層之外，第三電源供應線VSL還可以由第三平坦化層180上的第六導電層形成第二電源供應線VDL2和第三電源供應線VSL之間的隔離。
請參照第26圖，第二陽極連接電極ANDE2可以透過穿過第二平坦化層170的孔連接至第一陽極連接電極ANDE1。
第二平坦化層170上的第五導電層VDL2、VSL和ANDE2可以由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金的任一種組成的單層或多層形成。
覆蓋第二平坦化層170上的第五導電層VDL2、VSL和ANDE2的第三平坦化層180可以由例如丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂的有機膜形成。第三平坦化層180可以稱為第五絕緣膜。
第三平坦化層180上的第六導電層AND和CTD可以包含每一個複數個子像素RP、GP和BP中的陽極AND和陰極CTD。
複數個子像素RP、GP和BP中的每一個中的陽極AND和陰極CTD可以彼此隔開。
請參照第26圖，陽極AND可以透過穿過第三平坦化層180的孔連接至第二陽極連接電極ANDE2。第二陽極連接電極ANDE2可以透過穿過第二平坦化層180的孔連接至第一陽極連接電極ANDE1。平坦化層170和第一陽極連接電極ANDE1可以透過第二十接觸孔CT20連接至第七連接電極CCE7。如圖所示參照第24圖，第七連接電極CCE7可以透過第十六接觸孔CT16連接至第十七汲極電極D17和第十八汲極電極D18。因此，請參照第12圖，發光元件LE可以連接至第十七電晶體T17和第十八電晶體T18。
在一個或多個實施例中，在第一方向DR1上鄰近的子像素的陰極電極CTD可以彼此互連。例如：構成任意一個像素PX並且在一個方向上平行佈置的子像素RP、GP和BP的陰極電極CTD可以形成為彼此互連圖樣。
此外，當第三電源供應線VSL由第二平坦化層170上的第五導電層形成時，陰極電極CTD可以透過穿過第三平坦化層180的孔連接至第三電源供應線VSL。備選地，當第三電源供應線VSL由第三平坦化層180上的第六導電層形成時，可以連接至第三電源供應線VSL的圖樣提供陰極電極CTD。
第三平坦化層180上的第六導電層AND和CTD可以由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金形成。例如：第六導電層可以包含具有高反射率的金屬材料，例如鋁和鈦的堆疊結構(Ti/Al/Ti)、鋁和ITO的堆疊結構(ITO/Al/ITO)、APC合金、APC合金與ITO的疊層結構(ITO/APC/ITO)。作為另一示例，第六導電層可以形成為Al/Ti的雙層結構。
在第六導電層AND和CTD的一部分上的第七導電層ANDP和CTDP可以包含覆蓋陽極AND的陽極焊墊ANDP和覆蓋陰極CTD的陰極焊墊CTDP。
第七導電層可以由例如ITO和IZO的透明導電材料(TCO)組成。
如上所述，透過由第七導電層形成的陽極焊墊ANDP和陰極焊墊CTDP，可以更牢固地固定發光元件LE，並且可以防止對陽極AND和陰極電極CTD的腐蝕或損壞阻止。
此外，電晶體陣列層TFTL還進一步包含設置在第三平坦化層180上並覆蓋陽極焊墊ANDP的至少一部分邊緣和陰極焊墊CTDP的至少一部分邊緣的鈍化層PAS。
例如：鈍化層PAS可以覆蓋除了面向陰極焊墊CTDP的部分之外的陽極焊墊ANDP的其餘邊緣。此外，鈍化層PAS可以覆蓋陰極焊墊CTDP的除了面對陽極焊墊ANDP的部分之外的其餘邊緣。換句話說，鈍化層PAS可以對應於發光元件LE的外圍。
鈍化層PAS可以由氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層或氧化鋁層形成。
陽極焊墊ANDP可以透過陽極接觸電極ANDC連接至發光元件LE的第一接觸電極CTE1。
陰極焊墊CTDP可以透過陰極接觸電極CTDC連接至發光元件LE的第二接觸電極CTE2。
陽極接觸電極ANDC和陰極接觸電極CTDC可以由導電黏合材料製成。
因為發光元件LE已經在前述參考至第10圖進行了描述。在第10圖中，故省略其重複描述。
如上所述，根據一個或多個實施例的顯示裝置10可以包含鄰近基板SUB的邊緣設置的像素PX，以降低接縫部(第1圖的SM)的可見度。此時，與基板SUB的邊緣鄰近設置的像素PX可能相對強烈地暴露於外部靜電(ESD)，因此容易損壞。為了防止上述情況，根據一個或多個實施例的顯示裝置10還進一步包含抗ESD圖樣層。
第28圖示出根據一個或多個實施例的顯示裝置的顯示面板的佈線圖。第29圖示出第28圖的區域P的一示例性的佈線圖。
第30圖示出配置在第29圖的區域Q中的第三導電層和第四導電層的一示例性的佈線圖。第31圖示出配置於第29圖的區域Q的第三導電層、第四導電層、第五導電層、第六導電層的一示例性的佈線圖。第32圖示出配置於第29圖的區域Q的第三導電層、第四導電層、第五導電層、第六導電層、第七導電層的一示例性的佈線圖。
為了便於說明和描述，第28圖和第29圖示出顯示面板100的一些選擇的元件，並且被選擇的組件的排列形式、尺寸和數量被修改，並且根據一個或多個實施例的顯示面板100不限於第28圖和第29圖所示的顯示面板100。
請參照第28圖，根據一個或多個實施例的顯示裝置10的顯示面板100包含基板SUB，基板SUB包含其中佈置有複數個像素RP、GP和BP的顯示區DA和非顯示區NDA，非顯示區NDA係為顯示區DA的周邊佈置有複數個子像素RP、GP和BP，以及一電晶體陣列層TFTL設置於基板SUB的第一表面上。複數個發光元件LE設置於顯示區DA中於電晶體陣列層TFTL上的且對應於複數個子像素RP、GP和BP。
電晶體陣列層TFTL包含設置在電路區CCA中的複數個像素驅動器PD_RP、PD_GP和PD_BP，其形成為顯示區DA的一部分，並分別對應於複數個子像素RP、GP和PD_BPBP，並且每個包含至少一個電晶體，兩個或以上的閘極驅動器GDR設置在電路區CCA中，並且在一個方向DR1上彼此隔開，並且向連接至複數個像素驅動器PD_RP、PD_GP和PD_BP的閘極線(GL：GWL，GIL，SWPL，GCL，PAEL和PWEL)提供訊號，第一閘極電壓供應線GVPL1設置在部分顯示區DA的電路區CCA的外圍並且沿一個方向(例如：第一方向DR1)延伸，以及兩條或以上的第一閘極電壓輔助線GVAL1在與一個方向DR1交叉的另一個方向(例如：第二方向DR2)上延伸，並且連接在兩個或以上的閘極驅動器GDR中的每一個和第一閘極電壓供應線GVPL1之間。
請參照第29圖和第30圖，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1透過至少一個第一閘極電極電壓線接觸孔GVLH1連接至第一閘極電壓供應線GVPL1。換言之，兩條或以上的第一閘極電壓輔助線GVAL1可以設置在與第一閘極電壓供應線GVPL1不同的層上並且透過至少一個第一閘極電壓線接觸孔GVLH1穿過兩條或以上的第一閘極電壓輔助線GVAL1和第一閘極電壓供應線GVPL1之間的絕緣膜。
請參照第30圖，兩條或以上的條第一閘極電壓輔助線GVAL1中的每一條的一端EN_GVAL1與第一閘極電壓供應線GVPL1相比，其與鄰近於第一閘極電壓供應線GVPL1的基板的邊緣間隔得更遠。
換言之，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以與基板SUB的邊緣隔開合適的第一間隔SD1(例如：預定的第一間隔SD1)，並且第一閘極電壓供應線GVPL1可以與基板SUB的邊緣隔開小於第一間隔SD1的第二間隔SD2。
換言之，兩條或以上的第一閘極電壓輔助線GVAL1中的每一條的一端EN_GVAL1延伸的寬度達到至少一個第一閘極電極電壓線接觸孔CVLHl，用於與連接第一閘極電壓供應線GVPL1連接，並且不延伸到超過第一閘極電壓供應線GVPL1靠近基板SUB的邊緣。
因此，可以防止設置在基板SUB邊緣的線之間的短路缺陷。
此外，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以像第一閘極電壓供應線GVPL1一樣在第一方向DR1上延伸並且與第一閘極電壓供應線GVPL1重疊。
因此，因為兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1與第一閘極電壓供應線GVPL1之間的重疊面積可以增加，所以兩條或以上的第一閘極電極電壓線接觸孔GVLH可以彼此隔開。如上所述，透過增加第一閘極電極電壓線接觸孔GVLH1的數量，可以降低兩條或以上的第一閘極電壓輔助線GVAL1的每一條的一端EN_GVAL1與第一閘極電壓供應線GVPL1之間的電連接電阻。
請參照第28圖、第29圖和第30圖，根據一個或多個實施例的顯示裝置10的顯示面板100的電晶體陣列層TFL還進一步包含設置在顯示區DA的電路區CCA周圍的第二閘極電壓供應線GVPL2，兩條或以上的第二閘極電壓輔助線GVAL2連接在兩條或以上的閘極驅動器GDR中的每一個與第二閘極電壓供應線GVPL2之間。
第二閘極電壓供應線GVPL2設置在顯示區DA的電路區CCA周圍，並沿一個方向(例如：第一方向DR1)延伸。換言之，第二閘極電壓供應線GVPL2可以與第一閘極電壓供應線GVPL1平行設置。
此外，與第一閘極電壓供應線GVPL1相比，第二閘極電壓供應線GVPL2與基板SUB的邊緣間隔得更遠。換言之，第一閘極電壓供應線GVPL1和第二閘極電壓供應線GVPL2中的第一閘極電壓供應線GVPL1設置得更靠近基板SUB的邊緣。
兩條或以上的第二閘極電壓輔助線GVAL2中的每一條的一端EN_GVAL2透過至少一個第二閘極電壓線接觸孔GVLH2連接至第二閘極電壓供應線GVPL2。
此處，不同於兩條或以上的第一閘極電壓輔助線GVAL1，兩條或以上的第二閘極電壓輔助線GVAL2中的每一條的一端EN_GVAL2可以比第二閘極電壓電源線GVPL2更靠近鄰近於第一閘極電壓供應線GVPL1的基板SUB的邊緣。
換句話說，兩條或以上的第二閘極電壓輔助線GVAL2中的每條的一端EN_GVAL2可以與基板SUB的邊緣隔開大於第一間隔SDl的第三間隔SD3。此外，第二閘極電壓供應線GVPL2可以與基板SUB的邊緣隔開大於第三間隔SD3的第四間隔SD4。
這是因為，由於第二閘極電壓供應線GVPL2比第一閘極電壓供應線GVPL1距基板SUB的邊緣更遠，所以兩條或以上的第二閘極電壓輔助線GVAL2的短路缺陷可能性出現相對較低。因此，兩條或以上的第二閘極電壓輔助線GVAL2可以設置為具有完全覆蓋第二閘極電壓供應線GVPL2的寬度，從而降低導致連接缺陷的對準誤差以促進生產製程。
此外，兩條或以上的第二閘極電壓輔助線GVAL2中的每條的一端EN_GVAL2可以像第二閘極電壓供應線GVPL2一樣在第一方向DR1上延伸並且與第二閘極電壓供應線GVPL2重疊。
據此，因為兩條或以上的第二閘極電壓輔助線GVAL2中的每一條的一端EN_GVAL2與第二閘極電壓供應線GVPL2之間的重疊面積可以增加，所以兩個或以上的第二閘極電壓線接觸孔GVLH2彼此隔開。如上所述，透過增加第二閘極電壓線接觸孔GVLH2的數量，可以降低兩條或多條第二閘極電壓輔助線GVAL2的每一條的一端EN_GVAL2與第二閘極電源供應線GVPL2之間的電連接電阻。
請參照第28圖和第29圖，根據一個或多個實施例的顯示裝置10的顯示面板100包含佈置在顯示區DA中的複數個像素PX。複數個像素PX中的每一個可以包含在第一方向DR1或第二方向DR2上彼此鄰近的子像素RP、GP和BP。
因為顯示區DA包含形成為中心部分的一部分的電路區CCA，所以一些複數個像素PX可以設置在顯示區DA的電路區CCA中，而其他像素可以設置在周圍電路區CCA鄰近基板SUB的邊緣。換句話說，複數個子像素RP、GP和BP的陽極AND和陰極CTD佈置在顯示區DA中，而複數個子像素的像素驅動器PD_RP、PD_GP和PD_BP像素RP、GP、BP可被限制地設置在電路區CCA中。
換句話說，對應於設置在電路區CCA中的像素PX的每個子像素RP、GP和BP的發光元件LE可以設置在鄰近於沿第一方向DR1或第二方向DR2的每個像素驅動器PD_RP、PD_GP、PD_BP。
在一個或多個實施例中，對應於設置在電路區CCA周圍的像素PX的子像素RP、GP和BP的發光元件LE可以連接至設置在電路區CCA中每個像素驅動器PD_RP、PD_GP和PD_BP。為此，設置在電路區CCA周圍的子像素RP、GP和BP的第一陽極連接電極ANDE1或第二陽極連接電極ANDE2可以延伸到電路區CCA中的電路區CCA的外圍。
例如：請參照第30圖，設置在電路區CCA周圍的子像素RP、GP和BP的第一陽極連接電極ANDE1可以在第二方向DR2上從電路區CCA延伸到顯示區DA的邊緣。
因為第27圖所示的複數個子像素RP、GP和BP的像素驅動器PD_RP、PD_GP和PD_BP已描述於第12圖至第27圖中，故省略其重複描述。
請參照第28圖，兩個或以上的閘極驅動器GDR可以分開設置一些區之中，這一些區域之中並未設置電路區CCA中複數個子像素RP、GP和BP的像素驅動器PD_RP、PD_GP和PD_BP。因此，可以防止為了設置閘極驅動器GDR而增加非顯示區NDA的寬度。
兩個或以上的閘極驅動器GDR中的每一個可以包含至少一個第一掃描訊號驅動器(第11圖中的SCDR1)、第二掃描訊號驅動器(第11圖中的SCDR2)、掃略訊號驅動器(第11圖中的SWDR)和發光訊號驅動器(第11圖中的EMDR)。例如：兩個或以上的閘極驅動器GDR中的每一個可以包含第一掃描訊號驅動器(第11圖中的SCDR1)、第二掃描訊號驅動器(第11圖中的SCDR2)、掃略訊號驅動器(第11圖中的SWDR))和發光訊號驅動器(第11圖11中的EMDR)。
另一方面，兩個或以上的閘極驅動器GDR中的每一個係由第一掃描訊號驅動器(第11圖中的SCDR1)、第二掃描訊號驅動器(第圖11中的SCDR2)、掃略訊號驅動器(第11圖中的SWDR)和發光訊號驅動器(在第11圖中的EMDR)的任一個組成。
然而，這僅僅是說明性的，並且根據一個或多個實施例，兩個或以上的閘極驅動器GDR可以被修飾成任何形式，除了兩個或以上的閘極驅動器GDR分別設置在電路區CCA中並且每個訊號被提供給複數條閘極線GL。因為複數條閘極線GL已經在第11圖和第12圖中描述，故將省略其重複描述。
為了降低拼接狀顯示裝置(第1圖中的TD)的接縫部(第1圖中的SM)的可見度，每個顯示裝置10的非顯示區NDA可以形成為具有小於像素PX之間的分隔距離的寬度。
請參照第28圖，非顯示區NDA可以包含在第二方向DR2上與顯示區DA的一側鄰近的第一焊墊區PDA1和在第二方向DR2上與顯示區DA的另一側鄰近的第二焊墊區PDA2。
電晶體陣列層TFTL還進一步包含設置在第一焊墊區PDA1和第二焊墊區PDA2中的焊墊。
例如：第一焊墊區PDA1的焊墊可以透過側線(第5圖中的SSL)和連接線CCL設置在基板SUB的第二表面下方，並連接至撓性薄膜上，其上安裝有配置為向數據線DL提供每個訊號的源極驅動器(第11圖中的200)的積體電路晶片。此處，其上安裝有源極驅動器(第11圖中的200)的積體電路晶片的撓性薄膜可以設置為與第一焊墊區PDA1鄰近。
第一焊墊區PDA1的焊墊可以透過數據焊墊線DPL連接至每條數據線DL。數據焊墊線DPL可以設置在顯示區DA的電路區CCA周圍。
此外，第二焊墊區PDA2的焊墊可以透過側線(第5圖中的SSL)和連接線CCL設置在基板SUB的第二表面下方，並連接至撓性薄膜上，其上安裝有係配置為提供各種電壓的電源單元(第11圖中的400)的積體電路晶片。
電源單元400可以輸出對應於第一子像素RP的第一脈衝振幅調變(PAM)數據電壓、對應於第二子像素GP的第二脈衝振幅調變(PAM)數據電壓、對應於第三子像素的第三脈衝振幅調變(PAM)數據電壓BP、第一電源電壓VDD1、第二電源電壓VDD2、第三電源電壓VSS、初始化電壓VINT以及閘極電位電壓VGL和VGH。
此處，上面安裝有電源單元400的積體電路晶片的撓性薄膜可以鄰近第二焊墊區域PDA2設置。
第二焊墊區域PDA2的焊墊可以包含透過第一電源連接線VDCL1連接至第一電源供應線VDL1的焊墊、透過控制訊號電源線CSPL連接至兩個或以上的閘極驅動器GDR的焊墊、連接至第一閘極電壓供應線GVPL1的焊墊和連接至第二閘極電壓供應線GVPL2的焊墊。
此外，第二焊墊區PDA2的焊墊還進一步包含連接至第二電源供應線VDL2的焊墊。
第一電源連接線VDCL1和控制訊號電源線CSPL可以設置在顯示區DA的電路區CCA周圍。
第一閘極電壓供應線GVPL1可以連接至設置在第二焊墊區域PDA2中的至少一個焊墊。
因此，第一閘極電壓供應線GVPL1和與其連接的兩條或以上的第一閘極電壓輔助線GVAL1可以傳輸從供應的合適的第一閘極電位電壓(例如：預定的第一閘極電位電壓VGH)電源單元400連接至兩個或以上的閘極驅動器GDR。
此外，第一閘極電壓輔助線GVAL1還可以連接至佈置在電路區CCA中的複數個子像素RP、GP和BP的像素驅動器PD_RP、PD_GP和PD_BP。
第一閘極電壓供應線GVPL1和與其連接的兩條或以上的第一閘極電壓輔助線GVAL1可以傳輸所提供的合適的第一閘極電位電壓(例如：預定的第一閘極電位電壓，例如第圖11中的VGH)從電源單元(第11圖中的400)到兩個或以上的閘極驅動器GDR。此外，兩條或以上的第一閘極電壓輔助線GVAL1也可連接至複數個子像素RP、GP和BP的像素驅動器PD_RP、PD_GP和PD_BP，以傳輸合適的第一閘極電位電壓(例如：預定的第一閘極電位電壓，例如第11圖中的VGH)。
此外，第二閘極電壓供應線GVPL2和與其連接的兩條或以上的第二閘極電壓輔助線GVAL2可以傳輸從電源供應單元(第11圖中的400)供應的第二閘極電位電壓(例如：第11圖中的VGL)並且具有與兩個或以上的閘極驅動器GDR的第一閘極電位電壓不同的電壓電位。例如：第二閘極電位電壓可以是低於第一閘極電位電壓的電壓電位。
請參照第31圖，根據一個或多個實施例的顯示裝置10的顯示面板100的電晶體陣列層TFL還進一步包含在覆蓋包含第一閘極電壓供應線GVPL1的第四導電層的第二平坦化層170上的第五導電層，以及第二閘極電壓供應線GVPL2等。
第二平坦化層170上的第五導電層可以包含第三電源供應線VSL和複數個子像素RP、GP和BP中的每一個的第二陽極連接電極ANDE2_RP、ANDE2_GP和ANDE2_BP。
第三電源供應線VSL與複數個子像素RP、GP和BP中的每一個的第二陽極連接電極ANDE2_RP、ANDE2_GP和ANDE2_BP隔開。
此外，第五導電層還進一步包含與第二陽極連接電極ANDE2_RP、ANDE2_GP和ANDE2_BP隔開的第三電源供應線VSL和第二電源供應線(第17圖中的VDL2)。
根據一個或多個實施例的顯示裝置10的顯示面板100的電晶體陣列層TFTL還進一步包含設置在覆蓋包含第三電源供應線VSL的第五導電層的第三平坦化層180上的第六導電層以及複數個子像素中的每一個的第二陽極連接電極ANDE2_RP、ANDE2_GP和ANDE2_BP等。
第三平坦化層180上的第六導電層可以包含複數個子像素RP、GP和BP中的每一個的陽極電極AND_RP、AND_GP和AND_BP以及陰極電極CTD_RP、CTD_GP和CTD_BP。
此外，第六導電層還進一步包含陰極垂直圖樣CSVP和陰極水平圖樣CSHP。
陰極垂直圖樣CSVP設置在係配置成每個像素PX的子像素RP、GP和BP之間以及每個像素PX在第一方向上的兩側，並且在第二方向DR2上延伸。
陰極水平圖樣CSHP連接至配置成每個像素PX的子像素RP、GP和BP的陰極電極CTD_RP、CTD_GP和CTD_BP以及陰極垂直圖樣CSVP，並且在第一方向DR1上延伸。
請參照第32圖，根據一個或多個實施例的顯示裝置10的顯示面板100的電晶體陣列層TTL還進一步包含設置在包含陽極AND_RP、AND_GP和AND_BP的第六導電層的一部分上的第七導電層，以及陰極CTD_RP、CTD_GP和CTD_BP以及第三平坦化層180。
第七導電層可以包含複數個子像素RP、GP和BP中的每一個的陽極焊墊ANDP_RP、ANDP_GP和ANDP_BP以及陰極焊墊CTDP_RP、CTDP_GP和CTDP_BP。
根據一個或多個實施例的顯示裝置10的顯示面板100還進一步包含設置在部分基板SUB的第一表面的非顯示區NDA中的抗ESD圖樣層ESDP，並且抗ESD圖樣層ESDP由第七導電層形成。
抗ESD圖樣層ESDP可以包含與顯示區DA的邊緣平行設置的主圖樣ESDM和從主圖樣ESDM向顯示區DA突出的複數個子圖樣ESDS。
複數個子圖樣ESDS可以各自設置在複數個像素PX之中與主圖樣ESDM鄰近的像素之間。
可以防止由於抗ESD圖樣層ESDP造成的外部靜電，從而防止鄰近於基板SUB的邊緣設置的子像素RP、GP、和BP相對較大地受到靜電(ESD)的影響而被損壞。
每個設置在複數個像素PX中與主圖樣ESDM鄰近的像素之間的複數個子圖樣ESDS可以與第一閘極電壓供應線GVPL1的一部分和第二閘極電壓供應線的一部分重疊行GVPL2。
具體地，複數個子圖樣ESDS中的至少一個可以在第一閘極電壓供應線GVPL1和第一閘極電壓輔助線GVAL1之間的交叉點處與第一閘極電極電壓線接觸孔GVLH1重疊。
此外，複數個子圖樣ESDS中的至少一個可以在第二閘極電壓供應線GVPL2和第二閘極電壓輔助線GVAL2之間的交叉點處與第二閘極電壓線接觸孔GVLH2重疊。
因此，可以防止導電層或絕緣膜由於透過第一閘極電極電壓線接觸孔GVLH1和第二閘極電壓線接觸孔GVLH2引入的靜電(ESD)而被損壞。
抗ESD圖樣層ESDP可以由與陽極焊墊(第27圖中的ANDP)和陰極焊墊(第27圖中的CTDP)同層的第七導電層形成。
此外，設置在非顯示區NDA的第一焊墊區和第二焊墊區(第28圖和第29圖中的PDA1和PDA2)中的焊墊(第5圖中的PAD)可以包含由以下材料形成的第二焊墊層PAD2第七導電層。
因此，為了使設置在第一焊墊區域PDA1和第二焊墊區域PDA2中的焊墊(第5圖中的PAD)與抗ESD圖樣層ESDP絕緣，抗ESD圖樣層ESDP可以與第一焊墊區和第二焊墊區PDA1和PDA2隔開。
在一個或多個實施例中，請參照第5圖和第18圖至第27圖，顯示面板100的電晶體陣列層TFTL可以包含覆蓋第三導電層VIL、GILk、GWLk、PWELk、HVDL1、GVAL1、SWPLk、GCLk、PAELk、TSTL、AVSL、DCE1、DCE2、CCE1-CCE8的第一平坦化層160，在第一平坦化層160上覆蓋第四導電層DLj、VVDL、RDL、ANDE1、VDCE的第二平坦化層170，在第二平坦化層170上覆蓋第五導電層VDL2、VSL和ANDE2的第三平坦化層180。
此處，第一平坦化層160、第二平坦化層170和第三平坦化層180中的每一個可以由例如丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂的有機膜形成。
均由有機層形成的第一平坦化層160、第二平坦化層170和第三平坦化層設置為具有相對大於均由無機層形成的緩衝層BF、閘極絕緣層130、第一層間絕緣層141和第二層間絕緣層142的厚度。
因此，請參照第5圖，為了防止側線(第5圖中的SSL)被對應於第一平坦化層160、第二平坦化層170和第三平坦化層180的厚度的台階部分斷開，第一平坦化層160、第二平坦化層170和第三平坦化層180的邊緣係形成台階狀。
換句話說，第三平坦化層180的邊緣比第二平坦化層170的邊緣在非顯示區NDA的邊緣與基板SUB的邊緣隔得更遠，非顯示區NDA的邊緣對應於基板SUB或與非顯示區NDA鄰近的顯示區DA的邊緣，使得第二平坦化層170的邊緣可以暴露而不被第三平坦化層180覆蓋。同樣地，第一平坦化層160的邊緣可以比第二平坦化層170的邊緣更靠近基板SUB的邊緣並且暴露而沒有被第二平坦化層170覆蓋。
如上所述，第一平坦化層160、第二平坦化層170和第三平坦化層180的邊緣在對應於基板SUB的邊緣或非顯示區NDA的邊緣處以台階形狀形成，並且與顯示區DA與非顯示區NDA鄰近，從而可以造成線與線之間的短路缺陷。
例如：因為第一閘極電壓供應線GVPL1設置在顯示區DA的邊緣，所以第二平坦化層170的邊緣可以設置在第一閘極電壓供應線GVPL1和基板的邊緣之間。
第33圖示出短路缺陷的比較例的剖視圖。第34圖示出沿著第33圖的R-R’線段取的剖面的一示例性剖視圖。第35圖示出沿著第34圖的S-S’線段取的剖面的示例性剖視圖。
參考第33圖，當兩條或以上的第一閘極電壓輔助線GVAL1由第一平坦化層160上的第四導電層形成時，兩條或以上的第一閘極電壓輔助線GVAL1的一端EN_GVAL1的一部分透過第一閘極電壓線接觸孔GVLH1連接至第一閘極電壓供應線GVPL1，並且不被第二平坦化層170覆蓋。
因此，可以造成第一閘極電壓供應線GVPL1和抗ESD圖樣層ESDP之間的短路缺陷SERR。
為了防止上述情況，請參照第34圖，根據一個或多個實施例，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1沒有設置成更靠近基板SUB的邊緣且超過第一閘極電壓供應線GVPL1。
換言之，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以與基板SUB的邊緣隔開合適的第一間隔SD1(例如：預定的第一間隔SD1)，並且第一閘極電壓供應線GVPL1可以與基板SUB的邊緣隔開小於第一間隔SD1的第二間隔SD2。
此處，兩條或多條第一閘極電壓輔助線GVAL1中的每一條的一端EN_GVAL1僅延伸至第一閘極電極電壓線接觸孔GVLH1，並且不再透過第一閘極電極延伸至基板SUB的邊緣電源電壓線GVPL1。
因此，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以可靠地覆蓋有第二平坦化層170，因為它沒有設置在第一閘極電壓供應線GVPL1和基板SUB的邊緣之間。換句話說，可以提高兩條或以上的第一閘極電壓輔助線GVAL1中的每一條的一端EN_GVAL1被第二平坦化層170覆蓋的可靠性。
此外，雖然第二平坦化層170僅被設置為覆蓋第一閘極電壓輔助線GVAL1，但是兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以覆蓋有第二平坦化層170，因此可能有助於減小非顯示區NDA的寬度。
另一方面，請參見第35圖，由於第二閘極電壓供應線GVPL2比第一閘極電壓供應線GVPL1離基板SUB的邊緣更遠，所以兩條或以上的第二閘極電壓輔助線GVAL2中的每條的一端EN_GVAL2極不可能暴露於第二平坦化層170的外部。
因此，兩條或以上的第二閘極電壓輔助線GVAL2中的每條的一端EN_GVAL2可以與基板SUB的邊緣隔開大於第一間隔SDl的第三間隔SD3。此外，第二閘極電壓供應線GVPL2可以與基板SUB的邊緣隔開大於第三間隔SD3的第四間隔SD4。
第36圖示出第34圖的其他示例性的剖視圖。
請參照第36圖，根據一個或多個實施例，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1也可以透過第一閘極電極電壓線接觸孔GVLH1僅延伸至部分暴露的第一閘極電壓供應線GVPL1。
因此，兩條或以上的第一閘極電壓輔助線GVAL1中的每條的一端EN_GVAL1可以與基板SUB的邊緣隔開大於第34圖中的第一間隔SD1的第五間隔SD5。
因此，可以提高兩條或以上的第一閘極電壓輔助線GVAL1中的每一條的一端EN_GVAL1被第二平坦化層170覆蓋的可靠性，從而進一步防止短路缺陷。
在一些情況下，如本發明所屬領域中具有通常知識者所顯而易見，除非另有特別說明，與實施例結合描述的特徵、性質及/或元件可以單獨使用或與結合描述的特徵、性質及/或元件組合使用。因此，本發明所屬領域中具有通常知識者將能理解，在不背離所附的請求項中闡述的本揭露的精神和範圍的情況下，可以在形式和細節上做出各種改變。
10~14:顯示裝置 11~14:第一至第四顯示裝置 51:黏合件 52:透光率調整層 53:防眩光層 100:顯示面板 130:閘極絕緣層 141:第一層間絕緣層 142:第二層間絕緣層 160:第一平坦化層 170:第二平坦化層 180:第三平坦化層 200:源極驅動器 300:時序控制器 400:電源供應單元 510:廣播調諧單元 520:訊號處理器 521:多工解訊器 522:視訊解碼器 523:視訊處理器 524:音訊解碼器 525:附加數據處理器 530:顯示單元 540:揚聲器 550:使用者輸入單元 560:硬碟驅動器 570:網路通訊單元 580:使用者介面生成單元 590:控制單元 A:區域 AND:陽極 ANDE1~ANDE2:第一至第二陽極連接電極 ANDP:陽極焊墊 AVSL:第三電源供應輔助線 B:區域 BDL:第三脈衝振幅調變數據線 BF:緩衝層 BP:第三子像素 CAE1:第一電容器電極 CAE2:第二電容器電極 CAM:導電黏合件 CCE:連接電極 CCE1-CCE8:第一連接電極至第八連接電極 CCL:連接線 CE1~CE6:第一至第六電容器電極 CE1-CE6:第一電容器電極至第六電容器電極 CH:通道 CH1~CH19:第一至第十九通道 COV1:第一前蓋 COV2:第二前蓋 Cst:電容器 CT1~CT24:第一至第二十四接觸孔 CTD:陰極 CTDC:陰極接觸電極 CTDP:陰極焊墊 CTE1~CTE2:第一至第二接觸電極 D:汲極電極 D1~D19:第一至第十九汲極電極 D31~D32:第一至第二子汲極 D41~D42:第三至第四子汲極 D101~D102:第五至第六子汲極 D111~D112:第七至第八子汲極 D161~D162:第九至第十子汲極 DATA:影像數據 DCE1-DCE2:第一數據連接電極至第二數據連接電極 DCS:源極控制訊號 DL:脈衝寬度調變數據線 DLj:第j條脈衝寬度調變數據線 DPM1:第一顯示模組 DPM2:第二顯示模組 DR1~DR3:第一至第三方向 ECS1:第一發光控制訊號 ECS2:第二發光控制訊號 EMDR:發光訊號驅動器 EMDR:發光訊號驅動器 EN_GVAL1:第一閘極電壓輔助線的一端 EN_GVAL2:第二閘極電壓輔助線的一端 FPCB:撓性薄膜 G:閘極電極 G1~G19:第一至第十九閘極電極 G12:最小距離 G24:最小距離 G34:最小距離 G31~G32:第一至第二子閘極 G41~G42:第三至第四子閘極 G101~G102:第五至第六子閘極 G111~G112:第七至第八子閘極 G161~G162:第九至第十子閘極 GCE1-GCE6:第一閘極連接電極至第六閘極連接電極 GCL:掃描控制線 GCLk:第k條掃描控制線 GCOV:第一前蓋與第二前蓋之間的距離 GDCS1:第一掃描驅動控制訊號 GDCS2:第二掃描驅動控制訊號 GDL:第二脈衝振幅調變數據線 GDR:閘極驅動器 GH1~GH4:第一至第四水平分隔距離 GHS1~GHS4:最小距離 GIL:掃描初始化線 GILk:第k條掃描初始化線 GP:第二子像素 GSM1~GSM2:寬度 GSUB:距離 GV1~GV4:第一至第四垂直分隔距離 GVAL1:第一閘極電壓輔助線 GVS1~GVS4:最小距離 GWL:掃描寫入線 HOST:主機系統 HVDL1:第一電源供應水平線 Ic:控制電流 Ids:驅動電流 INS1:下平坦化層 INS2:下絕緣層 LE:發光元件 MQW:主動層 N1~N3:第一至第三節點 NSEM:n型半導體 PAD:焊墊 PAD1~PAD2:第一至第二焊墊層 PAEL:脈衝振幅調變發光線 PAELk:第k條脈衝振幅調變發光線 PAM:脈衝振幅調變 PAS:鈍化層 PC1-PC3:第一至第三電容器 PDU1~PDU3:第一至第三像素驅動電路單元 PSEM:p型半導體 PWEL:脈衝寬度調變發光線 PWELk:第k條脈衝寬度調變發光線 PWM:脈衝寬度調變 PX:像素 PX1~PX4:第一至第四像素 RDL:第一脈衝振幅調變數據線 RP:第一子像素 S:源極電極 S1~S19:第一至第十九源極電極 S31~S32:第一至第二子源極 S41~S42:第三至第四子源極 S101~S102:第五至第六子源極 S111~S112:第七至第八子源極 S161~S162:第九至第十子源極 SCDR1~SCDR2:第一至第二掃描訊號驅動器 SD1~SD4:第一至第四間隔 SM:接縫部 SSL:側線 SUB:基板 STCS:掃描時序控制訊號 SWCS:掃略控制訊號 SWDR:掃略訊號驅動器 SWPL:掃略訊號線 SWPLk:第k條掃略訊號線 T1~T19:第一至第十九電晶體 T101~T102:第五至第六子電晶體 T111~T112:第七至第八子電晶體 T161~T162:第九至第十子電晶體 T1-T19:第一電晶體至第十九電晶體 T31~T32:第一至第二子電晶體 T41~T42:第三至第四子電晶體 TD:拼接狀顯示裝置 TFTL:電晶體陣列層 TR:電晶體 VDD1:第一電源供應電壓 VDD2:第二電源供應電壓 VDL1:第一電源供應線 VDL2:第二電源供應線 VGH:閘極電位電壓 VGL:閘極電位電壓 VINT:初始化電壓 VSL:第三電源供應線 VSL:第三電源供應線 VSS:第三電源供應電壓 Vth1:閾值電壓 VVDL1:第一電源供應垂直線
透過參考圖式更詳細地描述其實施例，本揭露的上述和其它特徵將變得更加清楚，其中： 第1圖係示出了根據一個或多個實施例的拼接狀顯示裝置的平面圖。 第2圖係具體示出了第1圖的區域A的局部放大圖。 第3圖係表示沿著第2圖的C-C’線段取的剖面的示意性剖視圖。 第4圖係具體示出表示第1圖的區域B的局部放大圖。 第5圖係示出沿著第4圖的D-D’線段取的剖面的示意性剖視圖。 第6圖係示出根據一個或多個實施例的拼接狀顯示裝置的方塊圖。 第7圖係示出根據一個或多個實施例的顯示裝置的顯示面板的平面圖。 第8圖和第9圖係示出第7圖的像素的示意性圖。 第10圖係表示沿著第9圖的E-E’線段取的剖面的示意性剖視圖。 第11圖係示出第1圖中的任意一個顯示裝置的方塊圖。 第12圖示出第11圖之示例的複數個子像素中的任意一個像素驅動器的電路圖。 第13圖示出根據一個或多個實施例的第一子像素的半導體層、第一導電層、第二導電層、第三導電層和第四導電層的佈線圖。 第14圖具體示出第13圖的區域I的放大佈線圖。 第15圖具體示出第12圖的區域II的放大佈線圖。 第16圖具體示出第15圖的區域III的放大佈線圖。 第17圖示出第13圖所示的第一子像素的第五導電層、第六導電層和第七導電層之一示例性佈線圖。 第18圖係表示沿著第13圖和第14圖中的F-F’線段取的剖面的一示例性剖視圖。 第19圖係表示沿著第13圖和第14圖中的G-G’線段取的剖面的一示例性剖視圖。 第20圖係表示沿著第13圖和第14圖中的H-H’線段取的剖面的一示例性剖視圖。 第21圖係表示沿著第13圖和第14圖中的I-I’線段取的剖面的一示例性剖視圖。 第22圖係表示沿著第13圖和第14圖中的J-J’線段取的剖面的一示例性剖視圖。 第23圖係表示沿著第13圖和第14圖中的K-K’線段取的剖面的一示例性剖視圖。 第24圖係表示沿著第13圖、第14圖、第15圖及第16圖中的L-L’線段取的剖面的一示例性剖視圖。 第25圖係表示沿著第13圖、第14圖、第15圖的M-M’線段取的剖面的一示例性剖視圖。 第26圖係表示沿著第13圖和第16圖中的N-N’線段取的剖面的一示例性剖視圖。 第27圖係表示沿著第13圖和第16圖中的O-O’線段取的剖面的一示例性剖視圖。 第28圖示出根據一個或多個實施例的顯示裝置的顯示面板的佈線圖。 第29圖示出第28圖的區域P的一示例性佈線圖。 第30圖示出配置在第29圖的區域Q中的第三導電層和第四導電層的一示例性佈線圖。 第31圖示出配置於第29圖的區域Q的第三導電層、第四導電層、第五導電層、第六導電層的一示例性佈線圖。 第32圖示出配置於第29圖的區域Q的第三導電層、第四導電層、第五導電層、第六導電層、第七導電層的一示例性佈線圖。 第33圖示出短路缺陷的比較例剖視圖。 第34圖示出沿著第33圖的R-R’線段取的剖面的一示例性剖視圖。 第35圖示出沿著第34圖的S-S’線段取的剖面的示例性剖視圖。 第36圖示出第34圖的其他示例性剖視圖。
TD:拼接狀顯示裝置
10、11、12、13、14:顯示裝置
DR1:第一方向
DR2:第二方向
DR3:第三方向
SM:接縫部
A:區域
B:區域

Claims (15)

  1. 一種顯示裝置，其包含： 一基板，包含複數個子像素排列的一顯示區和位於該顯示區外圍的一非顯示區； 一電晶體陣列層，設置在該基板的一第一表面上；以及 複數個發光元件，設置在該電晶體陣列層的該顯示區上並且對應於該複數個子像素， 其中該電晶體陣列層包含： 複數個像素驅動器，設置在該顯示區的一電路區，該複數個像素驅動器的每一個對應於該複數個子像素，並且該複數個像素驅動器的每一個包含至少一個電晶體； 兩個或以上的閘極驅動器，設置在該電路區，在同一方向上彼此隔開，並且該兩個或以上的閘極驅動器係配置為將每個訊號提供給連接該複數個像素驅動器的複數條閘極線； 一第一閘極電壓供應線，設置在該顯示區的該電路區的外圍，並朝向一方向延伸；以及 兩條或以上的第一閘極電壓輔助線，朝向與該方向交叉的另一個方向上延伸，並且在該第一閘極電壓供應線和該兩個或以上的閘極驅動器中的每一個之間作連接，以及 該兩條或以上的第一閘極電壓輔助線的每一端透過至少一第一閘極電壓線接觸孔連接該第一閘極電壓供應線，並且從鄰近該第一閘極電壓供應線的該基板的邊緣比該第一閘極電壓供應線更遠地隔開。
  2. 根據請求項1所述之顯示裝置，其中該複數個發光元件的每一個係為覆晶型微型發光二極體元件。
  3. 根據請求項1所述之顯示裝置，其中該複數個像素的每一個包含在該方向或該另一個方向上鄰近的該複數個子像素中的兩個或以上的子像素， 其中該顯示裝置進一步包含設置在該基板的該第一表面的該非顯示區中的一部分的一抗ESD圖樣層， 其中該抗ESD圖樣層包含平行於該顯示區的邊緣的一主圖樣，以及從該主圖樣向該顯示區突出的複數個子圖樣， 其中該複數個子圖樣分別位於該複數個像素中與該主圖樣鄰近的像素之間， 其中該複數個子圖樣的至少一個與該至少一第一閘極電壓線接觸孔重疊。
  4. 根據請求項3所述之顯示裝置，其中該第一閘極電壓供應線鄰近於該抗ESD圖樣層的該主圖樣。
  5. 根據請求項3所述之顯示裝置，其中該非顯示區包含至少一焊墊區，連接該電晶體陣列層的複數個焊墊設置在該焊墊區中，以及 其中該抗ESD圖樣層與該至少一個焊墊區隔開。
  6. 根據請求項5所述之顯示裝置，其中該顯示裝置進一步包含： 複數個連接線，設置在相對於該基板的該第一表面的一第二表面上；以及 複數個側線，設置在該基板的該第一表面與該第二表面之間的一側面上，該複數個側線連接在該複數個焊墊與該複數個連接線之間，以及 其中各個該複數個連接線透過一導電性黏合件連接一撓性薄膜。
  7. 根據請求項3所述之顯示裝置，其中該兩條或以上的第一閘極電壓輔助線的每一條的一端沿該方向延伸並與該第一閘極電壓供應線重疊。
  8. 根據請求項3所述之顯示裝置，其中該電晶體進一步包含： 一第二閘極電壓供應線，設置在該顯示區的該電路區周圍，並沿該方向延伸，且比該第一閘極電壓供應線更遠離該基板的邊緣；以及 兩條或以上的第二閘極電壓輔助線沿該另一個方向延伸，並且在該兩個或以上的閘極驅動器中的每一個與該第二閘極電壓供應線之間作連接， 其中該第一閘極電壓供應線和該兩條或以上的第一閘極電壓輔助線係配置為向該兩個或以上的閘極驅動器傳輸一第一閘極電位電壓，以及 其中該第二閘極電壓供應線和該兩條或以上的第二閘極電壓輔助線將具有不同於該第一閘極電位電壓的一第二閘極電位電壓傳輸至該兩個或以上的閘極驅動器。
  9. 根據請求項3所述之顯示裝置，其中，該電晶體陣列層包含： 一閘極絕緣層，覆蓋該基板的該第一表面上的一半導體層； 一第一層間絕緣層，覆蓋該閘極絕緣層上的一第一導電層； 一第二層間絕緣層，覆蓋該第一層間絕緣層上的一第二導電層； 一第一平坦化層，覆蓋該第二層間絕緣層上的一第三導電層； 一第二平坦化層，覆蓋該第一平坦化層上的一第四導電層；以及 一第三平坦化層，覆蓋該第二平坦化層上的一第五導電層， 其中該第三導電層包含該第一閘極電壓供應線，以及 其中該第四導電層包含該兩條或以上的第一閘極電壓輔助線。
  10. 根據請求項9所述之顯示裝置，其中該電晶體陣列層進一步包含： 一第六導電層，設置在第三平坦化層上，該第六導電層包含對應於該複數個子像素的複數個陽極電極和對應於該複數個子像素的複數個陰極電極，該複數個陰極電極中的每一個對應於鄰近該複數個陽極電極中的一個；以及 一第七導電層，設置在該第六導電層上且包含一透明導電材料，該第七導電層包含覆蓋該複數個陽極電極的複數個陽極焊墊和覆蓋該複數個陰極電極的複數個陰極焊墊，其中該複數個發光元件設置在該複數個陽極焊墊和該複數個陰極焊墊上，其中該第七導電層包含該抗ESD圖樣層， 其中鄰近於該基板的邊緣的該第二平坦化層的邊緣部分暴露於該第三平坦化層的外部，以及鄰近於該基板的邊緣的該第一平坦化層的邊緣部分暴露於該第二平坦化層的外部，以及 其中該抗ESD圖樣層的該複數個子圖樣與該第一平坦化層、該第二平坦化層和該第三平坦化層接觸。
  11. 一種拼接狀顯示裝置，其包含：相互平行排列的複數個顯示裝置；以及位於該複數個顯示裝置之間的一接縫部，其中該複數個顯示裝置中的任一個包含： 一基板，包含複數個子像素排列的一顯示區和位於該顯示區外圍的一非顯示區； 一電晶體陣列層，設置在該基板的一第一表面上；以及 複數個發光元件，設置在該電晶體陣列層的該顯示區上，其中該複數個發光元件對應於該複數個子像素， 其中該電晶體陣列層包含： 複數個像素驅動器，設置在該顯示區的一電路區，該複數個像素驅動器對應於該複數個子像素，且該複數個像素驅動器的每一個包含至少一個電晶體； 一第一閘極電壓供應線，設置在該顯示區的部分邊緣，其係為該電路區的外圍，並朝向一方向延伸； 兩個或以上的閘極驅動器，設置在該電路區中，在同一方向上彼此隔開，並且該兩個或以上的閘極驅動器係配置為將一閘極訊號提供給連接該複數個像素驅動器的複數條閘極線； 兩條或以上的第一閘極電壓輔助線，朝向與該方向交叉的另一個方向上延伸，並且在該第一閘極電壓供應線和該兩個或以上的閘極驅動器中的每一個之間作連接，以及 該兩條或以上的第一閘極電壓輔助線的每一端透過至少一第一閘極電壓線接觸孔連接該第一閘極電壓供應線，並且從鄰近該第一閘極電壓供應線的該基板的邊緣比該第一閘極電壓供應線更遠地隔開。
  12. 根據請求項11所述之拼接狀顯示裝置，其中該複數個發光元件的每一個係為覆晶型微型發光二極體元件。
  13. 根據請求項11所述之拼接狀顯示裝置，其中該複數個顯示裝置包含複數個像素，該複數個像素的每一個包含在該方向或該另一個方向上鄰近的該複數個子像素中的兩個或以上的子像素， 其中該複數個顯示裝置的任何一個進一步包含設置在該基板的該第一表面的該非顯示區中的一部分的一抗ESD圖樣層， 其中該抗ESD圖樣層包含平行於該顯示區的邊緣的一主圖樣，以及從該主圖樣向該顯示區突出的複數個子圖樣， 其中該複數個子圖樣分別位於複數個像素中與該主圖樣鄰近的像素之間， 其中該複數個子圖樣的至少一個與該至少一第一閘極電壓線接觸孔重疊。
  14. 根據請求項13所述之拼接狀顯示裝置，其中該第一閘極電壓供應線鄰近於該抗ESD圖樣層的該主圖樣。
  15. 根據請求項13所述之拼接狀顯示裝置，其中該非顯示區包含至少一焊墊區，連接該電晶體陣列層的複數個焊墊設置在該焊墊區中，以及其中該抗ESD圖樣層與該至少一焊墊區隔開。
TW112102401A 2022-01-27 2023-01-18 顯示裝置及包含其之拼接狀顯示裝置 TW202336727A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20220012359 2022-01-27
KR10-2022-0012359 2022-01-27
KR1020220051145A KR20230116640A (ko) 2022-01-27 2022-04-26 표시 장치 및 이를 포함한 타일형 표시 장치
KR10-2022-0051145 2022-04-26

Publications (1)

Publication Number Publication Date
TW202336727A true TW202336727A (zh) 2023-09-16

Family

ID=87314628

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112102401A TW202336727A (zh) 2022-01-27 2023-01-18 顯示裝置及包含其之拼接狀顯示裝置

Country Status (2)

Country Link
US (1) US20230238398A1 (zh)
TW (1) TW202336727A (zh)

Also Published As

Publication number Publication date
US20230238398A1 (en) 2023-07-27

Similar Documents

Publication Publication Date Title
US11961822B2 (en) Display device, and tiled display device including the display device
EP4216203A1 (en) Display device and tiled display device including the same
CN219371030U (zh) 显示装置和包括其的拼接显示装置
CN219286411U (zh) 显示装置及平铺显示装置
CN219658364U (zh) 显示装置
EP4213138A1 (en) Display device
CN219321350U (zh) 显示装置和平铺显示装置
TW202343395A (zh) 顯示裝置及拼接顯示裝置
KR20240087932A (ko) 표시 장치
KR20240018012A (ko) 표시 장치 및 타일형 표시 장치
TW202336727A (zh) 顯示裝置及包含其之拼接狀顯示裝置
CN219834823U (zh) 显示装置
CN221127825U (zh) 背板衬底
KR20230116640A (ko) 표시 장치 및 이를 포함한 타일형 표시 장치
CN116504801A (zh) 显示装置及包括该显示装置的瓦片形显示装置
CN219842798U (zh) 显示装置和拼接显示装置
KR20230112020A (ko) 표시 장치
CN219872850U (zh) 显示装置和拼接式显示装置
KR20230112522A (ko) 표시 장치와 이의 제조 방법 및 이를 포함한 타일형 표시 장치
KR20230112017A (ko) 표시 장치
TW202341108A (zh) 顯示裝置及拼接顯示裝置
CN116454108A (zh) 显示装置及包括该显示装置的拼接型显示装置
TW202407661A (zh) 顯示裝置及拼接顯示裝置
TW202337055A (zh) 顯示裝置以及包含其之拼接顯示裝置
KR20230113485A (ko) 표시 장치