CN219834823U - 显示装置 - Google Patents

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display device
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李启旭
黄定桓
金玄俊
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Samsung Display Co Ltd
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Abstract

本公开涉及显示装置，该显示装置包括：衬底，包括其中有设置多个子像素的显示区域；多个阳极电极，分别连接到多个子像素；以及阴极电极，连接到多个子像素并且与多个阳极电极中的每个间隔开。多个阳极电极中的每个通过高度差补偿部分设置成比阴极电极更靠近衬底。

Description

显示装置
相关申请的交叉引用
本申请要求于2022年1月21日在韩国知识产权局(KIPO)提交的第10-2022-0009368号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文中。
技术领域
实施方式涉及显示装置和拼接显示装置。
背景技术
随着信息技术的进步，在各种领域中对用于显示图像的显示装置的需求已经增加。显示装置可以包括诸如液晶显示器、场发射显示器和发光显示器等的平坦显示装置。
发光显示装置可以包括有机发光显示装置和发光二极管显示装置，其中有机发光显示装置包括有机发光二极管，发光二极管显示装置包括诸如无机发光二极管的发光二极管(LED)。在有机发光显示装置中，有机发光二极管的光的亮度或灰度级可以通过调节施加到有机发光二极管的驱动电流的大小来调节。然而，由于从无机发光二极管发射的光的波长可能根据驱动电流而变化，因此在以与有机发光二极管的驱动方法相同的方式驱动无机发光二极管的情况下，图像质量可能劣化或降低。
实用新型内容
实施方式提供能够减少或最小化发光元件的安装缺陷的显示装置以及包括该显示装置的拼接显示装置。
根据实施方式，显示装置可以包括：衬底，包括其中设置有多个子像素的显示区域；有源层，设置在衬底上；栅极绝缘层，覆盖有源层；第一栅极金属层，设置在栅极绝缘层上；第一绝缘层，覆盖第一栅极金属层；第二栅极金属层，设置在第一绝缘层上；第二绝缘层，覆盖第二栅极金属层；第一源极金属层，设置在第二绝缘层上；第一平坦化层，覆盖第一源极金属层；第二源极金属层，设置在第一平坦化层上；第二平坦化层，覆盖第二源极金属层；第三源极金属层，设置在第二平坦化层上；第三平坦化层，覆盖第三源极金属层；以及第四源极金属层，设置在第三平坦化层上。第四源极金属层可以包括多个阳极电极和与多个阳极电极中的每个间隔开的阴极电极，多个阳极电极分别连接到多个子像素，阴极电极连接到多个子像素。多个阳极电极中的每个可以通过高度差补偿部分设置成比阴极电极更靠近衬底。
显示装置还可以包括：发光元件，设置在多个阳极电极中的每个和阴极电极上，其中，发光元件可以为倒装芯片型。
高度差补偿部分可以包括与多个阳极电极中的每个重叠并且穿透第三平坦化层的校正孔。多个阳极电极中的每个可以设置在通过校正孔暴露的第二平坦化层上。
高度差补偿部分还可以包括具有岛形状的虚设图案层，虚设图案层与阴极电极重叠并且由第三源极金属层形成。显示装置还可以包括覆盖第二平坦化层的第一辅助无机绝缘层。第三源极金属层可以设置在第一辅助无机绝缘层上。
显示装置还可以包括覆盖第二源极金属层的第二辅助无机绝缘层。第二平坦化层可以设置在第二辅助无机绝缘层上。
校正孔可以穿透第二平坦化层并且可以暴露第二辅助无机绝缘层的一部分。多个阳极电极中的每个可以设置在第二辅助无机绝缘层的暴露的所述一部分上。
高度差补偿部分还可以包括具有岛形状的虚设图案层，虚设图案层与阴极电极重叠并且由第三源极金属层形成。校正孔可以穿透第二平坦化层的一部分。多个阳极电极中的每个可以设置在第二平坦化层的通过校正孔暴露的另一部分上。
高度差补偿部分还可以包括具有岛形状的虚设图案层，虚设图案层与阴极电极重叠并且由第三源极金属层形成。
显示装置还可以包括：扫描写入线，扫描写入信号施加到扫描写入线；扫描初始化线，扫描初始化信号施加到扫描初始化线；扫频信号线，扫频信号施加到扫频信号线；第一数据线，第一数据电压施加到第一数据线；以及第二数据线，第二数据电压施加到第二数据线。多个子像素中的每个可以连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线。多个子像素中的每个可以包括：第一像素驱动器，响应于第一数据线的第一数据电压生成控制电流；第二像素驱动器，响应于第二数据线的第二数据电压生成施加到多个阳极电极中的相应阳极电极的驱动电流；以及第三像素驱动器，根据第一像素驱动器的控制电流控制其中驱动电流施加到发光元件的周期。第一像素驱动器可以包括：第一晶体管，响应于第一数据电压生成控制电流；第二晶体管，响应于扫描写入信号将第一数据线的第一数据电压施加到第一晶体管的第一电极；第三晶体管，响应于扫描初始化信号将初始化电压线的初始化电压施加到第一晶体管的栅电极；第四晶体管，响应于扫描写入信号连接第一晶体管的第二电极和栅电极；以及第一电容器，设置在扫频信号线与第一晶体管的栅电极之间。
显示装置还可以包括：第一电力线，第一电力电压施加到第一电力线；第二电力线，第二电力电压施加到第二电力线；第一发射线，第一发射信号施加到第一发射线；以及扫描控制线，扫描控制信号施加到扫描控制线。第一像素驱动器还可以包括：第五晶体管，响应于第一发射信号将第一电力线连接到第一晶体管的第一电极；第六晶体管，响应于第一发射信号将第一晶体管的第二电极连接到第一节点；以及第七晶体管，响应于扫描控制信号将扫频信号线连接到被施加栅极截止电压的栅极截止电压线。
第二像素驱动器可以包括：第八晶体管，响应于第二数据电压生成驱动电流；第九晶体管，响应于扫描写入信号将第二数据线的第二数据电压施加到第八晶体管的第一电极；第十晶体管，响应于扫描初始化信号将初始化电压线的初始化电压施加到第八晶体管的栅电极；以及第十一晶体管，响应于扫描写入信号连接第八晶体管的栅电极和第二电极。
第二像素驱动器还可以包括：第十二晶体管，响应于扫描控制信号将第一电力线连接到第二节点；第十三晶体管，响应于第一发射信号将第二电力线连接到第八晶体管的第一电极；第十四晶体管，响应于第一发射信号将第二电力线连接到第二节点；以及第二电容器，设置在第八晶体管的栅电极与第二节点之间。
第三像素驱动器可以包括：第十五晶体管，包括连接到第一节点的栅电极；第十六晶体管，响应于扫描控制信号将第一节点连接到初始化电压线；第十七晶体管，响应于第二发射信号将第十五晶体管的第二电极连接到发光元件的第一电极；第十八晶体管，响应于扫描控制信号将发光元件的第一电极连接到初始化电压线；以及第三电容器，设置在第一节点和初始化电压线之间。
显示装置还可以包括：测试信号线，测试信号施加到测试信号线；以及第三电力线，第三电力电压施加到第三电力线。第三像素驱动器还可以包括响应于测试信号将发光元件的第一电极连接到第三电力线的第十九晶体管，以及阴极电极可以连接到第三电力线。
有源层可以包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管中的每个的沟道、源电极和漏电极。第一栅极金属层可以包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管中的每个的栅电极以及第一电容器的第一电容器电极、第二电容器的第三电容器电极和第三电容器的第五电容器电极。第二栅极金属层可以包括第一电容器的第二电容器电极、第二电容器的第四电容器电极和第三电容器的第六电容器电极。
第一源极金属层可以包括初始化电压线、扫描初始化线、扫描写入线、第一发射线、第二发射线、第一电力电压施加到其的第一水平电力线、扫频信号线、栅极截止电压线、扫描控制线、测试信号线和第三电力电压施加到其的第三电力辅助线。第二源极金属层可以包括第一数据线、第一电力电压施加到其的第一竖直电力线、第二数据线以及第一阳极连接电极，第一阳极连接电极连接到第十七晶体管的漏电极和第十八晶体管的漏电极。
第三源极金属层可以包括：第三电力线；以及第二阳极连接电极，连接到第一阳极连接电极。
显示装置还可以包括：阳极焊盘，连接到多个子像素中的每个并且设置在多个阳极电极中的每个上；以及阴极焊盘，连接到多个子像素中的每个并且设置在阴极电极上。阳极焊盘可以通过阳极接触电极连接到发光元件的第一接触电极。阴极焊盘可以通过阴极接触电极连接到发光元件的第二接触电极。
根据实施方式的显示装置可以包括连接到多个子像素的阳极电极和连接到多个子像素的阴极电极。这里，阳极电极可以通过高度差补偿部分设置成比阴极电极更靠近衬底。
例如，设置在连接到多个子像素中的每个的阴极电极和阳极电极上的发光元件可以为倒装芯片型。
这样，由于阳极电极通过高度差补偿部分设置成比阴极电极更靠近衬底，因此可以补偿倒装芯片型发光元件的第一接触电极和第二接触电极之间的高度差。因此，可以减轻发光元件的布置缺陷，从而改善成品率和显示质量可靠性。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的以上和其它方面以及特征将变得更加显而易见，在附图中：
图1是示出根据实施方式的显示装置的示意性平面图；
图2是示出图1的像素的示例的图；
图3是示出图1的像素的另一示例的图；
图4是示出沿着图3的线A-A'截取的显示装置的示例的示意性剖视图；
图5是示出根据实施方式的显示装置的框图；
图6是根据实施方式的第一子像素的等效电路的示意图；
图7A、图7B和图7C分别是示出根据实施方式的响应于驱动电流从第一子像素的发光元件发射的光的波长、从第二子像素的发光元件发射的光的波长以及从第三子像素的发光元件发射的光的波长的曲线图；
图8A、图8B和图8C分别是示出根据实施方式的响应于驱动电流的第一子像素的发光元件的发光效率、第二子像素的发光元件的发光效率以及第三子像素的发光元件的发光效率的曲线图；
图9示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的示例；
图10示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的另一示例；
图11是示出根据实施方式的在第N帧周期中施加到布置在第k行线至第(k+5)行线上的子像素的扫描初始化信号、扫描写入信号、扫描控制信号、PWM发射信号、PAM发射信号和扫频信号的波形图；
图12是示出根据实施方式的在第N帧周期中驱动电流施加到发光元件的周期、第三节点的电压、以及施加到布置在第k行线上的子像素中的每个的第k扫描初始化信号、第k扫描写入信号、第k扫描控制信号、第k PWM发射信号、第k PAM发射信号和第k扫频信号的波形图；
图13是示出根据实施方式的在第五周期和第六周期期间的第k扫频信号、第一晶体管的栅电极的电压、第一晶体管的导通时序以及第十五晶体管的导通时序的时序图；
图14至图17是示出图12的第一周期、第二周期、第三周期、第五周期和第六周期期间的第一子像素的操作的电路图；
图18是示出根据实施方式的第一子像素的下部金属层、有源层、第一栅极金属层、第二栅极金属层、第一源极金属层和第二源极金属层的示意性布局图；
图19是示出图18的区域I的示意性放大布局图；
图20是示出图18的区域II的示意性放大布局图；
图21是示出图18的区域III的示意性放大布局图；
图22是示出根据实施方式的第一子像素的第三源极金属层的示意性布局图；
图23是示出根据实施方式的第一子像素的第四源极金属层的示意性布局图；
图24是示出沿着图18的线B-B'截取的显示面板的示例的示意性剖视图；
图25是示出沿着图18的线C-C'截取的显示面板的示例的示意性剖视图；
图26是示出沿着图18的线D-D'截取的显示面板的示例的示意性剖视图；
图27是示出沿着图18的线E-E'截取的显示面板的示例的示意性剖视图；
图28是示出沿着图18的线F-F'截取的显示面板的示例的示意性剖视图；
图29是示出沿着图18的线G-G'截取的显示面板的示例的示意性剖视图；
图30是示出沿着图18的线H-H'截取的显示面板的示例的示意性剖视图；
图31是示出沿着图18的线I-I'截取的显示面板的示例的示意性剖视图；
图32是示出沿着图18的线J-J'截取的显示面板的示例的示意性剖视图；
图33是示出沿着图18、图22和图23的线K-K'截取的显示面板的第一示例的示意性剖视图；
图34是示出沿着图18、图22和图23的线K-K'截取的显示面板的第二示例的示意性剖视图；
图35是示出根据第二示例的第一子像素的第三源极金属层的示意性布局图；
图36是示出沿着图18、图22和图23的线K-K'截取的显示面板的第三示例的示意性剖视图；
图37是示出沿着图18、图22和图23的线K-K'截取的显示面板的第四示例的示意性剖视图；
图38是示出沿着图18、图22和图23的线K-K'截取的显示面板的第五示例的示意性剖视图；
图39是示出沿着图18、图22和图23的线K-K'截取的显示面板的第六示例的示意性剖视图；
图40是示出根据实施方式的包括显示装置的拼接显示装置的示意性立体图；
图41是示出图40的区域L的示意性放大布局图；
图42是示出沿着图41的线N-N'截取的拼接显示装置的示例的示意性剖视图；
图43是示出图40的区域M的示意性放大布局图；
图44是示出沿着图43的线O-O'截取的拼接显示装置的示例的示意性剖视图；以及
图45是示出根据实施方式的拼接显示装置的框图。
具体实施方式
现在将在下文中参考附图更充分地描述实施方式。然而，实施方式可以以不同的形式提供，并且不应被解释为限制。在整个本公开中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，可以夸大层和区域的厚度。
为了描述本公开的实施方式，可以不提供与描述不相关联的部分中的一些。
还将理解的是，当层被称为在另一层或衬底“上”时，它可以直接在所述另一层或衬底上，或者也可以存在居间层。相反，当元件被称为“直接”在另一元件“上”时，不可以存在居间元件。
此外，短语“在平面图中”意指从上方观看对象部分，并且短语“在示意性剖视图中”意指从侧面观看通过竖直切割对象部分而截取的示意性剖面。术语“重叠”或“重叠的”意指第一对象可以在第二对象上方或下方，或者在第二对象的一侧，并且反之亦然。另外，术语“重叠(overlap)”可以包括层、叠层、面对(face)或面对(facing)、遍及…延伸、覆盖或部分覆盖或者如本领域中的普通技术人员将领会和理解的任何其它合适的术语。表述“不重叠”可以包括诸如“远离”或“并排设置”或“偏移”以及如本领域中的普通技术人员将领会和理解的任何其它合适的等同物的含义。术语“面对(face)”和“面对(facing)”可以意指第一对象可以与第二对象直接相对或间接相对。在其中第三对象居于第一对象和第二对象之间的情况下，第一对象和第二对象可以被理解为彼此间接相对，尽管仍然彼此面对。
为了便于描述，本文中可以使用空间相对术语“下方”、“下面”、“下部”、“上方”、“上部”等来描述如附图中所示的一个元件或组件与另一元件或组件之间的关系。将理解的是，除了附图中描绘的定向之外，空间相对术语旨在还包括装置在使用或操作中的不同定向。例如，在附图中所示的装置被翻转的情况下，位于另一装置“下方”或“下面”的装置可以放置在另一装置“上方”。因此，说明性术语“下方”可以包括下部位置和上部位置两者。装置也可以在其它方向上定向，并且因此空间相对术语可以根据定向而被不同地解释。
当元件被称为“连接”或“联接”到另一元件时，该元件可以“直接连接”或“直接联接”到另一元件，或者在它们之间插置有一个或多个居间元件的情况下“电连接”或“电联接”到另一元件。还将理解的是，当使用术语“包括”、“包括有”、“具有(has)”、“具有(have)”、“具有(having)”、“包含”和/或“包含有”时，它们可以指定所阐述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开，或者为了方便描述和说明元件。例如，当在说明书中讨论“第一元件”时，它可以被称为“第二元件”或“第三元件”，并且“第二元件”和“第三元件”可以以类似的方式命名，而不脱离本文中的教导。
如本文中所使用的，“约”或“近似”包括所述值以及在如本领域中的普通技术人员在考虑所讨论的测量和与特定量的测量相关联的误差(例如，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可以意指在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。
在说明书和权利要求中，出于其含义和解释的目的，术语“和/或”旨在包括术语“和”及“或”的任何组合。例如，“A和/或B”可以理解为意指“A、B、或A和B”。术语“和”及“或”可以以结合或分开的含义使用，并且可以理解为等同于“和/或”。在说明书和权利要求中，出于其含义和解释的目的，短语“…中的至少一个”旨在包括“选自…的组中的至少一个”的含义。例如，“A和B中的至少一个”可以理解为意指“A、B、或A和B”。
除非另外限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中技术人员所通常理解的相同的含义。还将理解的是，术语(诸如在常用字典中限定的术语)应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在说明书中清楚地限定，否则将不以理想化或过于形式化的含义进行解释。
在下文中，将参考附图描述实施方式。
图1是示出根据实施方式的显示装置的示意性平面图。图2是示出图1的像素的示例的图。图3是示出图1的像素的另一示例的图。
参考图1，包括平坦的显示面板100的显示装置10可以是用于显示移动图像或静止图像的装置。显示装置10可以用作诸如电视、膝上型计算机、监视器、广告牌和物联网(IoT)装置的各种装置以及诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC)的便携式电子装置的显示屏。
在平面图中，显示面板100可以形成为矩形形状，该矩形形状在第一方向DR1上具有长边并且在与第一方向DR1相交的第二方向DR2上具有短边。由第一方向DR1上的长边和第二方向DR2上的短边形成的拐角可以是圆化的以具有曲率(例如，预定曲率)，或者可以是直角的。显示面板100的平面形状不限于矩形形状，并且可以形成为另一多边形形状、圆形形状或椭圆形形状。显示面板100可以形成为平坦的，但实施方式不限于此。例如，显示面板100可以包括形成在左端和右端处并且具有曲率(例如，预定曲率)或变化的曲率的曲化部分。例如，显示面板100可以柔性地形成，使得它可以是曲化的、弯曲的、折叠的或卷曲的。
显示面板100还可以包括像素PX、在第一方向DR1上延伸的扫描线以及在第二方向DR2上延伸的数据线，以显示图像。像素PX可以在第一方向DR1和第二方向DR2上以矩阵形式布置。
如图2和图3中所示，像素PX中的每个可以包括子像素RP、GP和BP。在图2和图3中示出了像素PX中的每个包括三个子像素RP、GP和BP，即第一子像素RP、第二子像素GP和第三子像素BP，但实施方式不限于此。
第一子像素RP、第二子像素GP和第三子像素BP可以连接到数据线中的任何一个和扫描线中的至少一个。
第一子像素RP、第二子像素GP和第三子像素BP中的每个在平面图中可以具有矩形形状、正方形形状或菱形形状。
例如，如图2中所示，在平面图中，第一子像素RP、第二子像素GP和第三子像素BP中的每个可以具有矩形形状，该矩形形状具有在第一方向DR1上的短边和在第二方向DR2上的长边。
在另一示例中，如图3中所示，在平面图中，第一子像素RP、第二子像素GP和第三子像素BP中的每个可以具有正方形形状或菱形形状，该正方形形状或菱形形状包括在第一方向DR1和第二方向DR2上具有相同长度的边。
如图2中所示，第一子像素RP、第二子像素GP和第三子像素BP可以在第一方向DR1上布置。在另一示例中，第二子像素GP和第三子像素BP中的一个和第一子像素RP可以在第一方向DR1上布置，并且它们中的另一个和第一子像素RP可以在第二方向DR2上布置。
例如，如图3中所示，第一子像素RP和第二子像素GP可以在第一方向DR1上布置，并且第一子像素RP和第三子像素BP可以在第二方向DR2上布置。
在另一示例中，第一子像素RP和第三子像素BP中的一个和第二子像素GP可以在第一方向DR1上布置，并且它们中的另一个和第二子像素GP可以在第二方向DR2上布置。在另一示例中，第一子像素RP和第二子像素GP中的一个和第三子像素BP可以在第一方向DR1上布置，并且它们中的另一个和第三子像素BP可以在第二方向DR2上布置。
第一子像素RP可以发射第一光，第二子像素GP可以发射具有与第一光的颜色不同的颜色的第二光，并且第三子像素BP可以发射具有与第一光和第二光的颜色不同的颜色的第三光。
例如，第一光可以是红色波长带的光，第二光可以是绿色波长带的光，并且第三光可以是蓝色波长带的光。例如，红色波长带可以为约600nm至约750nm，绿色波长带可以为约480nm至约560nm，并且蓝色波长带可以为约370nm至约460nm，但实施方式不限于此。
第一子像素RP、第二子像素GP和第三子像素BP中的每个可以包括具有无机半导体的无机发光元件，作为发射光的发光元件。例如，无机发光元件可以是倒装芯片型微型发光二极管(LED)，但实施方式不限于此。
如图2和图3中所示，第一子像素RP的面积(或尺寸)、第二子像素GP的面积(或尺寸)以及第三子像素BP的面积(或尺寸)可以基本上彼此相同，但实施方式不限于此。第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的至少一个可以彼此不同。在另一示例中，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的任何两个可以基本上彼此相同。例如，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的一个可以不同于它们中的两个。在另一示例中，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积可以彼此不同。
图4是示出沿着图3的线A-A'截取的显示装置的示例的示意性剖视图。
参考图4，薄膜晶体管层TFTL可以设置在衬底SUB上。薄膜晶体管层TFTL可以是其中形成有薄膜晶体管(TFT)的层。下面将描述薄膜晶体管层TFTL的详细描述。
衬底SUB可以是用于支承显示装置10的基础衬底或基础构件。衬底SUB可以是由玻璃等制成的刚性衬底。在另一示例中，衬底SUB可以是可弯曲、可折叠或可卷曲的柔性衬底。衬底SUB可以包括诸如聚合物树脂(例如，聚酰亚胺(PI))的绝缘材料。
发光元件层EML可以设置在薄膜晶体管层TFTL上。
发光元件层EML可以包括阳极电极AND、阴极电极CSD和发光元件EL。
例如，发光元件层EML还可以包括在发光元件EL和阳极电极AND之间的阳极接触电极ANDC以及在发光元件EL和阴极电极CSD之间的阴极接触电极CSDC。
发光元件EL中的每个可以包括基础衬底SPUB、n型半导体NSEM、有源层MQW、p型半导体PSEM、第一接触电极CTE1和第二接触电极CTE2。
基础衬底SPUB可以是蓝宝石衬底，但实施方式不限于此。
n型半导体NSEM可以设置在基础衬底SPUB的表面上。例如，n型半导体NSEM可以设置在基础衬底SPUB的底表面上。n型半导体NSEM可以由掺杂有诸如Si、Ge、Se或Sn的n型导电掺杂剂的GaN形成。
有源层MQW可以设置在n型半导体NSEM的表面的一部分上。有源层MQW可以包括具有单量子阱结构或多量子阱结构的材料。在有源层MQW包含具有多量子阱结构的材料的情况下，有源层MQW可以具有其中阱层和势垒层交替层叠的结构。例如，阱层可以由InGaN形成，并且势垒层可以由GaN或AlGaN形成，但实施方式不限于此。在另一示例中，有源层MQW可以具有其中具有大能带隙的半导体材料与具有小能带隙的半导体材料彼此交替堆叠的结构，并且可以根据所发射的光的波长带包括其它III族至V族半导体材料。
p型半导体PSEM可以设置在有源层MQW的表面上。p型半导体PSEM可以由掺杂有诸如Mg、Zn、Ca或Ba的p型导电掺杂剂的GaN形成。
第一接触电极CTE1可以设置在p型半导体PSEM上，并且第二接触电极CTE2可以设置在n型半导体NSEM的表面的另一部分上。n型半导体NSEM的表面的其上设置有第二接触电极CTE2的另一部分可以与n型半导体NSEM的表面的其上设置有有源层MQW的所述一部分分开放置。
第一接触电极CTE1和阳极电极AND可以通过阳极接触电极ANDC彼此结合(或电连接)。
第二接触电极CTE2和阴极电极CSD可以通过阴极接触电极CSDC彼此结合(或电连接)。
阳极接触电极ANDC和阴极接触电极CSDC可以是诸如各向异性导电膜(ACF)或各向异性导电膏(ACP)的导电粘合构件。
在另一示例中，发光元件EL可以不包括阳极接触电极ANDC和阴极接触电极CSDC，并且替代地，第一接触电极CTE1和阳极电极AND以及第二接触电极CTE2和阴极电极CSD可以通过焊接工艺彼此结合(或电连接)。
发光元件EL可以是倒装芯片型微型LED。
倒装芯片型的发光元件EL可以包括设置在p型半导体PSEM上的第一接触电极CTE1和设置在通过去除有源层MQW和p型半导体PSEM的一部分而暴露的n型半导体NSEM上的第二接触电极CTE2。例如，倒装芯片型的发光元件EL可以具有其中第一接触电极CTE1比第二接触电极CTE2突出得多的台式结构。
因此，根据实施方式的显示面板100可以包括用于校正第一接触电极CTE1和第二接触电极CTE2之间的高度差(或台阶差)的高度差补偿部分。
作为示例，如图4中所示，高度差补偿部分可以包括穿透(或穿过)薄膜晶体管层TFTL的最上有机层的至少一部分的校正孔CRH。
第一子像素RP、第二子像素GP和第三子像素BP中的每个可以包括连接到阳极电极AND和阴极电极CSD的发光元件EL。由于阳极电极AND与子像素RP、GP和BP中的每个对应，因此它可以被称为像素电极。例如，由于阴极电极CSD公共地与子像素RP、GP和BP对应，因此它可以被称为公共电极。
阳极电极AND和阴极电极CSD可以由具有高反射率的金属材料形成，诸如铝(Al)和钛(Ti)的堆叠结构(Ti/Al/Ti)、Al和ITO的堆叠结构(ITO/Al/ITO)、APC合金、APC合金和ITO的堆叠结构(ITO/APC/ITO)等。APC合金是银(Ag)、钯(Pd)和铜(Cu)的合金。
发光元件EL在第一方向DR1上、在第二方向DR2上和在第三方向DR3上的长度可以各自为几微米至几百微米。例如，发光元件EL在第一方向DR1上、在第二方向DR2上和在第三方向DR3上的长度可以各自为约100μm或更小。
发光元件EL可以通过在诸如硅晶片的半导体衬底上生长(或沉积)而形成。发光元件EL中的每个可以从硅晶片转移(例如，直接转移)到衬底SUB上的阳极电极AND和阴极电极CSD上。在另一示例中，发光元件EL中的每个可以通过使用静电头的静电方法或使用诸如聚二甲基硅氧烷(PDMS)或硅树脂的弹性聚合物材料作为转移衬底的冲模方法转移到衬底SUB上的阳极电极AND和阴极电极CSD上。
发光元件层EML还可以包括覆盖阳极电极AND和阴极电极CSD中的每个的边缘的钝化层PAS。
例如，钝化层PAS可以由诸如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。
图5是示出根据实施方式的显示装置的框图。
参考图5，根据实施方式的显示装置10可以包括显示面板100、扫描驱动器110、源极驱动器200、时序控制器300和电力供应单元400。
显示面板100的显示区域DA可以包括用于显示图像的子像素RP、GP和BP、连接到子像素RP、GP和BP的扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL、PAM发射线PAEL、PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL。
扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL可以在第一方向DR1上延伸，并且可以设置在与第一方向DR1相交的第二方向DR2上。PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸，并且可以设置在第一方向DR1上。第一PAM数据线RDL可以彼此连接(例如，电连接)，第二PAM数据线GDL可以彼此连接(例如，电连接)，并且第三PAM数据线BDL可以彼此连接(例如，电连接)。
子像素RP、GP和BP可以包括发射第一光的第一子像素RP、发射第二光的第二子像素GP和发射第三光的第三子像素BP。第一光可以是红色波长带的光，第二光可以是绿色波长带的光，并且第三光可以是蓝色波长带的光。例如，第一光的主峰值波长可以在约600nm至约750nm的范围内，第二光的主峰值波长可以在约480nm至约560nm的范围内，并且第三光的主峰值波长可以在约370nm至约460nm的范围内。
子像素RP、GP和BP中的每个可以连接到扫描写入线GWL中的任何一个、扫描初始化线GIL中的任何一个、扫描控制线GCL中的任何一个、扫频信号线SWPL中的任何一个、PWM发射线PWEL中的任何一个以及PAM发射线PAEL中的任何一个。此外，第一子像素RP中的每个可以连接到PWM数据线DL中的任何一个和第一PAM数据线RDL中的任何一个。此外，第二子像素GP中的每个可以连接到PWM数据线DL中的任何一个和第二PAM数据线GDL中的任何一个。此外，第三子像素BP中的每个可以连接到PWM数据线DL中的任何一个和第三PAM数据线BDL中的任何一个。
在显示面板100的非显示区域NDA中，可以设置用于向扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL施加信号的扫描驱动器110。尽管图5示出了扫描驱动器110设置在显示面板100的在第一方向DR1上的一个边缘处，但实施方式不限于此。扫描驱动器110可以设置在显示面板100的在第一方向DR1上的两个边缘(例如，相对的边缘)处。
扫描驱动器110可以包括第一扫描信号驱动器111、第二扫描信号驱动器112、扫频信号驱动器113和发射信号驱动器114。
第一扫描信号驱动器111可以从时序控制器300接收第一扫描驱动控制信号GDCS1。第一扫描信号驱动器111可以响应于第一扫描驱动控制信号GDCS1向扫描初始化线GIL输出扫描初始化信号，并且可以向扫描写入线GWL输出扫描写入信号。例如，第一扫描信号驱动器111可以输出两种类型的扫描信号，即扫描初始化信号和扫描写入信号。
第二扫描信号驱动器112可以从时序控制器300接收第二扫描驱动控制信号GDCS2。第二扫描信号驱动器112可以响应于第二扫描驱动控制信号GDCS2向扫描控制线GCL输出扫描控制信号。
扫频信号驱动器113可以从时序控制器300接收第一发射控制信号ECS1和扫频控制信号SWCS。扫频信号驱动器113可以响应于第一发射控制信号ECS1向PWM发射线PWEL输出PWM发射信号，并且可以响应于扫频控制信号SWCS向扫频信号线SWPL输出扫频信号。例如，扫频信号驱动器113可以输出PWM发射信号和扫频信号。
发射信号驱动器114可以从时序控制器300接收第二发射控制信号ECS2。发射信号驱动器114可以响应于第二发射控制信号ECS2向PAM发射线PAEL输出PAM发射信号。
时序控制器300可以接收数字视频数据DATA和时序信号TS。时序控制器300可以响应于时序信号TS生成用于控制扫描驱动器110的操作时序的扫描时序控制信号STCS。扫描时序控制信号STCS可以生成第一扫描驱动控制信号GDCS1、第二扫描驱动控制信号GDCS2、第一发射控制信号ECS1、第二发射控制信号ECS2和扫频控制信号SWCS。例如，时序控制器300可以生成用于控制源极驱动器200的操作时序的源极控制信号DCS。
时序控制器300可以向扫描驱动器110输出第一扫描驱动控制信号GDCS1、第二扫描驱动控制信号GDCS2、第一发射控制信号ECS1、第二发射控制信号ECS2和扫频控制信号SWCS。时序控制器300可以向源极驱动器200输出数字视频数据DATA和源极控制信号DCS。
源极驱动器200可以将数字视频数据DATA转换成模拟PWM数据电压，并且可以将模拟PWM数据电压输出到PWM数据线DL。因此，子像素RP、GP和BP可以通过扫描驱动器110的扫描写入信号来选择，并且PWM数据电压可以供应到所选择的子像素RP、GP和BP。
电力供应单元400可以向第一PAM数据线RDL输出(例如，公共地输出)第一PAM数据电压，向第二PAM数据线GDL输出(例如，公共地输出)第二PAM数据电压，以及向第三PAM数据线BDL输出(例如，公共地输出)第三PAM数据电压。此外，电力供应单元400可以生成电力电压并将它们输出到显示面板100。
电力供应单元400可以向显示面板100输出第一电力电压VDD1、第二电力电压VDD2、第三电力电压VSS、初始化电压VINT、栅极导通电压VGL和栅极截止电压VGH。第一电力电压VDD1和第二电力电压VDD2可以是用于驱动子像素RP、GP和BP中的每个的发光元件EL的高电位驱动电压。初始化电压VINT可以是用于驱动子像素RP、GP和BP中的每个的发光元件EL的低电位驱动电压。初始化电压VINT和栅极截止电压VGH可以施加到子像素RP、GP和BP中的每个，并且栅极导通电压VGL和栅极截止电压VGH可以施加到扫描驱动器110。
源极驱动器200、时序控制器300和电力供应单元400中的每个可以形成为集成电路。例如，源极驱动器200可以由集成电路形成。
图6是根据实施方式的第一子像素的等效电路的示意图。
参考图6，根据实施方式的第一子像素RP可以连接到第k(其中k是正整数)扫描写入线GWLk、第k扫描初始化线GILk、第k扫描控制线GCLk、第k扫频信号线SWPLk、第k PWM发射线PWELk和第k PAM发射线PAELk。此外，第一子像素RP可以连接到第j PWM数据线DLj和第一PAM数据线RDL。此外，第一子像素RP可以连接到第一电力电压VDD1施加到其的第一电力线VDL1、第二电力电压VDD2施加到其的第二电力线VDL2、第三电力电压VSS施加到其的第三电力线VSL、初始化电压VINT施加到其的初始化电压线VIL以及栅极截止电压VGH施加到其的栅极截止电压线VGHL。为了简化描述，第j PWM数据线DLj可以被称为第一数据线，并且第一PAM数据线RDL可以被称为第二数据线，第k PWM发射线PWELk可以被称为第一发射线，并且第k PAM发射线PAELk可以被称为第二发射线。
第一子像素RP可以包括发光元件EL、第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3。
第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3可以彼此连接，并且发光元件EL可以通过由第二像素驱动器PDU2生成的驱动电流Ids发射光。
发光元件EL可以设置在第十七晶体管T17和第三电力线VSL之间。发光元件EL的第一电极可以连接到第十七晶体管T17的第二电极，并且发光元件EL的第二电极可以连接到第三电力线VSL。发光元件EL的第一电极可以是阳极电极(即，像素电极)，并且发光元件EL的第二电极可以是阴极电极(即，公共电极)。发光元件EL可以是包括第一电极、第二电极和设置在第一电极和第二电极之间的无机半导体的无机发光元件。例如，发光元件EL可以是由无机半导体形成的微型发光二极管，但实施方式不限于此。
第一像素驱动器PDU1可以响应于第j PWM数据线DLj的第jPWM数据电压生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压。由于通过第一像素驱动器PDU1的控制电流Ic来调节流过发光元件EL的驱动电流Ids的脉冲宽度，因此第一像素驱动器PDU1可以是对流过发光元件EL的驱动电流Ids执行脉冲宽度调制的脉冲宽度调制(PWM)单元。
第一像素驱动器PDU1可以包括第一晶体管T1至第七晶体管T7以及第一电容器PC1。
第一晶体管T1可以响应于施加到栅电极的第j PWM数据电压来控制在第二电极和第一电极之间流动的控制电流Ic。
第二晶体管T2可以由第k扫描写入线GWLk的第k扫描写入信号导通，以将第j PWM数据线DLj的第j PWM数据电压供应到第一晶体管T1的第一电极。第二晶体管T2的栅电极可以连接到第k扫描写入线GWLk，第二晶体管T2的第一电极可以连接到第j PWM数据线DLj，以及第二晶体管T2的第二电极可以连接到第一晶体管T1的第一电极。
第三晶体管T3可以由第k扫描初始化线GILk的第k扫描初始化信号导通，以将初始化电压线VIL连接到第一晶体管T1的栅电极。因此，在第三晶体管T3的导通周期期间，第一晶体管T1的栅电极可以放电到初始化电压线VIL的初始化电压VINT。第k扫描初始化信号的栅极导通电压VGL可以与初始化电压线VIL的初始化电压VINT不同。例如，由于栅极导通电压VGL和初始化电压VINT之间的电压差大于第三晶体管T3的阈值电压，因此即使在初始化电压VINT施加到第一晶体管T1的栅电极之后，第三晶体管T3也可以稳定地导通。因此，在第三晶体管T3导通的情况下，不管第三晶体管T3的阈值电压如何，初始化电压VINT都可以稳定地施加到第一晶体管T1的栅电极。
第三晶体管T3可以包括串联连接的多个晶体管。例如，第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。因此，能够防止第一晶体管T1的栅电极的电压由于通过第三晶体管T3泄漏而下降。第一子晶体管T31的栅电极可以连接到第k扫描初始化线GILk，第一子晶体管T31的第一电极可以连接到第一晶体管T1的栅电极，并且第一子晶体管T31的第二电极可以连接到第二子晶体管T32的第一电极。第二子晶体管T32的栅电极可以连接到第k扫描初始化线GILk，第二子晶体管T32的第一电极可以连接到第一子晶体管T31的第二电极，并且第二子晶体管T32的第二电极可以连接到初始化电压线VIL。
第四晶体管T4可以由第k扫描写入线GWLk的第k扫描写入信号导通，以连接第一晶体管T1的栅电极和第二电极。因此，在第四晶体管T4的导通周期期间，第一晶体管T1可以是二极管连接的或者可以作为二极管操作。
第四晶体管T4可以包括串联连接的多个晶体管。例如，第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。因此，能够防止第一晶体管T1的栅电极的电压由于通过第四晶体管T4泄漏而下降。第三子晶体管T41的栅电极可以连接到第k扫描写入线GWLk，第三子晶体管T41的第一电极可以连接到第一晶体管T1的第二电极，并且第三子晶体管T41的第二电极可以连接到第四子晶体管T42的第一电极。第四子晶体管T42的栅电极可以连接到第k扫描写入线GWLk，第四子晶体管T42的第一电极可以连接到第三子晶体管T41的第二电极，并且第四子晶体管T42的第二电极可以连接到第一晶体管T1的栅电极。
第五晶体管T5可以由第k PWM发射线PWELk的第k PWM发射信号导通，以将第一晶体管T1的第一电极连接到第一电力线VDL1。第五晶体管T5的栅电极可以连接到第k PWM发射线PWELk，第五晶体管T5的第一电极可以连接到第一电力线VDL1，并且第五晶体管T5的第二电极可以连接到第一晶体管T1的第一电极。
第六晶体管T6可以由第k PWM发射线PWELk的第k PWM发射信号导通，以将第一晶体管T1的第二电极连接到第三像素驱动器PDU3的第三节点N3。第六晶体管T6的栅电极可以连接到第k PWM发射线PWELk，第六晶体管T6的第一电极可以连接到第一晶体管T1的第二电极，并且第六晶体管T6的第二电极可以连接到第三像素驱动器PDU3的第三节点N3。
第七晶体管T7可以由第k扫描控制线GCLk的第k扫描控制信号导通，以将栅极截止电压线VGHL的栅极截止电压VGH供应到连接到第k扫频信号线SWPLk的第一节点N1。因此，能够在其中初始化电压VINT施加到第一晶体管T1的栅电极的周期以及其中对第j PWM数据线DLj的第j PWM数据电压和第一晶体管T1的阈值电压Vth1编程(或充电)的周期期间，通过第一电容器PC1防止第一晶体管T1的栅电极的电压的变化反映到第k扫频信号线SWPLk的第k扫频信号中。第七晶体管T7的栅电极可以连接到第k扫描控制线GCLk，第七晶体管T7的第一电极可以连接到栅极截止电压线VGHL，并且第七晶体管T7的第二电极可以连接到第一节点N1。
第一电容器PC1可以设置在第一晶体管T1的栅电极与第一节点N1之间。第一电容器PC1的第一电极可以连接到第一晶体管T1的栅电极，并且第一电容器PC1的第二电极可以连接到第一节点N1。
第一节点N1可以是第k扫频信号线SWPLk、第七晶体管T7的第二电极和第一电容器PC1的第二电极的接触点。
第二像素驱动器PDU2可以响应于第一PAM数据线RDL的第一PAM数据电压生成施加到发光元件EL的驱动电流Ids。第二像素驱动器PDU2可以是用于执行脉冲幅度调制的脉冲幅度调制(PAM)单元。第二像素驱动器PDU2可以是响应于第一PAM数据电压生成恒定驱动电流Ids的恒定电流生成单元。
例如，不管第一子像素RP的亮度如何，第一子像素RP中的每个的第二像素驱动器PDU2可以接收相同的第一PAM数据电压以生成相同的驱动电流Ids。例如，不管第二子像素GP的亮度如何，第二子像素GP中的每个的第二像素驱动器PDU2可以接收相同的第二PAM数据电压以生成相同的驱动电流Ids。不管第三子像素BP的亮度如何，第三子像素BP中的每个的第二像素驱动器PDU2可以接收相同的第三PAM数据电压以生成相同的驱动电流Ids。
第二像素驱动器PDU2可以包括第八晶体管T8至第十四晶体管T14以及第二电容器PC2。
第八晶体管T8可以响应于施加到栅电极的电压控制流到发光元件EL的驱动电流Ids。
第九晶体管T9可以由第k扫描写入线GWLk的第k扫描写入信号导通，以将第一PAM数据线RDL的第一PAM数据电压供应到第八晶体管T8的第一电极。第九晶体管T9的栅电极可以连接到第k扫描写入线GWLk，第九晶体管T9的第一电极可以连接到第一PAM数据线RDL，并且第九晶体管T9的第二电极可以连接到第八晶体管T8的第一电极。
第十晶体管T10可以由第k扫描初始化线GILk的第k扫描初始化信号导通，以将初始化电压线VIL连接到第八晶体管T8的栅电极。因此，在第十晶体管T10的导通周期期间，第八晶体管T8的栅电极可以放电到初始化电压线VIL的初始化电压VINT。第k扫描初始化信号的栅极导通电压VGL可以与初始化电压线VIL的初始化电压VINT不同。例如，由于栅极导通电压VGL和初始化电压VINT之间的电压差大于第十晶体管T10的阈值电压，因此即使在将初始化电压VINT施加到第八晶体管T8的栅电极之后，第十晶体管T10也可以稳定地导通。因此，在第十晶体管T10导通的情况下，不管第十晶体管T10的阈值电压如何，初始化电压VINT都可以稳定地施加到第八晶体管T8的栅电极。
第十晶体管T10可以包括串联连接的多个晶体管。例如，第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。因此，可以防止第八晶体管T8的栅电极的电压通过第十晶体管T10泄漏。第五子晶体管T101的栅电极可以连接到第k扫描初始化线GILk，第五子晶体管T101的第一电极可以连接到第八晶体管T8的栅电极，并且第五子晶体管T101的第二电极可以连接到第六子晶体管T102的第一电极。第六子晶体管T102的栅电极可以连接到第k扫描初始化线GILk，第六子晶体管T102的第一电极可以连接到第五子晶体管T101的第二电极，并且第六子晶体管T102的第二电极可以连接到初始化电压线VIL。
第十一晶体管T11可以由第k扫描写入线GWLk的第k扫描写入信号导通，以连接第八晶体管T8的栅电极和第二电极。因此，在第十一晶体管T11的导通周期期间，第八晶体管T8可以作为二极管操作。
第十一晶体管T11可以包括串联连接的多个晶体管。例如，第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。因此，能够防止第八晶体管T8的栅电极的电压由于通过第十一晶体管T11泄漏而下降。第七子晶体管T111的栅电极可以连接到第k扫描写入线GWLk，第七子晶体管T111的第一电极可以连接到第八晶体管T8的第二电极，并且第七子晶体管T111的第二电极可以连接到第八子晶体管T112的第一电极。第八子晶体管T112的栅电极可以连接到第k扫描写入线GWLk，第八子晶体管T112的第一电极可以连接到第七子晶体管T111的第二电极，并且第八子晶体管T112的第二电极可以连接到第八晶体管T8的栅电极。
第十二晶体管T12可以由第k PWM发射线PWELk的第k PWM发射信号导通，以将第八晶体管T8的第一电极连接到第二电力线VDL2。第十二晶体管T12的栅电极可以连接到第kPWM发射线PWELk，第十二晶体管T12的第一电极可以连接到第二电力线VDL2，并且第十二晶体管T12的第二电极可以连接到第八晶体管T8的第一电极。
第十三晶体管T13可以由第k扫描控制线GCLk的第k扫描控制信号导通，以将第一电力线VDL1连接到第二节点N2。第十三晶体管T13的栅电极可以连接到第k扫描控制线GCLk，第十三晶体管T13的第一电极可以连接到第一电力线VDL1，并且第十三晶体管T13的第二电极可以连接到第二节点N2。
第十四晶体管T14可以由第k PWM发射线PWELk的第k PWM发射信号导通，以将第二电力线VDL2连接到第二节点N2。因此，在第十四晶体管T14导通的情况下，第二电力线VDL2的第二电力电压VDD2可以供应到第二节点N2。第十四晶体管T14的栅电极可以连接到第kPWM发射线PWELk，第十四晶体管T14的第一电极可以连接到第二电力线VDL2，并且第十四晶体管T14的第二电极可以连接到第二节点N2。
第二电容器PC2可以设置在第八晶体管T8的栅电极与第二节点N2之间。第二电容器PC2的第一电极可以连接到第八晶体管T8的栅电极，并且第二电容器PC2的第二电极可以连接到第二节点N2。
第二节点N2可以是第十三晶体管T13的第二电极、第十四晶体管T14的第二电极和第二电容器PC2的第二电极的接触点。
第三像素驱动器PDU3可以根据第三节点N3的电压来调节其中驱动电流Ids施加到发光元件EL的周期。
第三像素驱动器PDU3可以包括第十五晶体管T15至第十九晶体管T19以及第三电容器PC3。
第十五晶体管T15可以根据第三节点N3的电压导通或截止。在第十五晶体管T15导通的情况下，第八晶体管T8的驱动电流Ids可以供应到发光元件EL，并且在第十五晶体管T15截止的情况下，第八晶体管T8的驱动电流Ids可以不供应到发光元件EL。因此，第十五晶体管T15的导通周期可以与发光元件EL的发射周期基本上相同。第十五晶体管T15的栅电极可以连接到第三节点N3，第十五晶体管T15的第一电极可以连接到第八晶体管T8的第二电极，并且第十五晶体管T15的第二电极可以连接到第十七晶体管T17的第一电极。
第十六晶体管T16可以由第k扫描控制线GCLk的第k扫描控制信号导通，以将初始化电压线VIL连接到第三节点N3。因此，在第十六晶体管T16的导通周期期间，第三节点N3可以放电到初始化电压线VIL的初始化电压VINT。
第十六晶体管T16可以包括串联连接的多个晶体管。例如，第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。因此，能够防止第三节点N3的电压由于通过第十六晶体管T16泄漏而下降。第九子晶体管T161的栅电极可以连接到第k扫描控制线GCLk，第九子晶体管T161的第一电极可以连接到第三节点N3，并且第九子晶体管T161的第二电极可以连接到第十子晶体管T162的第一电极。第十子晶体管T162的栅电极可以连接到第k扫描控制线GCLk，第十子晶体管T162的第一电极可以连接到第九子晶体管T161的第二电极，并且第十子晶体管T162的第二电极可以连接到初始化电压线VIL。
第十七晶体管T17可以由第k PAM发射线PAELk的第k PAM发射信号导通，以将第十五晶体管T15的第二电极连接到发光元件EL的第一电极。第十七晶体管T17的栅电极可以连接到第k PAM发射线PAELk，第十七晶体管T17的第一电极可以连接到第十五晶体管T15的第二电极，并且第十七晶体管T17的第二电极可以连接到发光元件EL的第一电极。
第十八晶体管T18可以由第k扫描控制线GCLk的第k扫描控制信号导通，以将初始化电压线VIL连接到发光元件EL的第一电极。因此，在第十八晶体管T18的导通周期期间，发光元件EL的第一电极可以放电到初始化电压线VIL的初始化电压VINT。第十八晶体管T18的栅电极可以连接到第k扫描控制线GCLk，第十八晶体管T18的第一电极可以连接到发光元件EL的第一电极，并且第十八晶体管T18的第二电极可以连接到初始化电压线VIL。
第十九晶体管T19可以由测试信号线TSTL的测试信号导通，以将发光元件EL的第一电极连接到第三电力线VSL。第十九晶体管T19的栅电极可以连接到测试信号线TSTL，第十九晶体管T19的第一电极可以连接到发光元件EL的第一电极，并且第十九晶体管T19的第二电极可以连接到第三电力线VSL。
第三电容器PC3可以设置在第三节点N3和初始化电压线VIL之间。第三电容器PC3的第一电极可以连接到第三节点N3，并且第三电容器PC3的第二电极可以连接到初始化电压线VIL。
第三节点N3可以是第六晶体管T6的第二电极、第十五晶体管T15的栅电极、第九子晶体管T161的第一电极和第三电容器PC3的第一电极的接触点。
第一晶体管T1至第十九晶体管T19中的每个的第一电极和第二电极中的任何一个可以是源电极，并且另一个可以是漏电极。第一晶体管T1至第十九晶体管T19中的每个的有源层可以由多晶硅、非晶硅和氧化物半导体中的任何一个形成。在第一晶体管T1至第十九晶体管T19中的每个的有源层是多晶硅的情况下，它可以通过低温多晶硅(LTPS)工艺形成。
此外，尽管图6描述了其中第一晶体管T1至第十九晶体管T19中的每个形成为P型MOSFET的情况，但实施方式不限于此。例如，第一晶体管T1至第十九晶体管T19中的每个可以形成为N型MOSFET。
在另一示例中，为了通过阻挡泄漏电流来改善发光元件EL的黑色显示能力，在第一子像素RP中，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112可以形成为N型MOSFET。第四晶体管T4的第三子晶体管T41的栅电极和第四子晶体管T42的栅电极、以及第十一晶体管T11的第七子晶体管T111的栅电极和第八子晶体管T112的栅电极可以连接到第k扫描写入线GWLk。第k扫描初始化信号和第k扫描写入信号可以具有生成为栅极截止电压VGH的脉冲。此外，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112的有源层可以由氧化物半导体形成，并且其它晶体管的有源层可以由多晶硅形成。
在另一示例中，第三晶体管T3的第一子晶体管T31和第二子晶体管T32中的任何一个可以形成为N型MOSFET，并且其它晶体管可以形成为P型MOSFET。例如，在第三晶体管T3的第一子晶体管T31和第二子晶体管T32中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
在另一示例中，第四晶体管T4的第三子晶体管T41和第四子晶体管T42中的任何一个可以形成为N型MOSFET，并且其它晶体管可以形成为P型MOSFET。例如，在第四晶体管T4的第三子晶体管T41和第四子晶体管T42中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
在另一示例中，第十晶体管T10的第五子晶体管T101和第六子晶体管T102中的任何一个可以形成为N型MOSFET，并且其它晶体管可以形成为P型MOSFET。例如，在第十晶体管T10的第五子晶体管T101和第六子晶体管T102中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
在另一示例中，第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中的任何一个可以形成为N型MOSFET，并且其它晶体管可以形成为P型MOSFET。例如，在第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
根据实施方式的第二子像素GP和第三子像素BP可以与结合图6描述的第一子像素RP基本上相同。因此，为了方便描述，将省略根据实施方式的第二子像素GP和第三子像素BP的描述。
图7A、图7B和图7C分别是示出根据实施方式的响应于驱动电流从第一子像素的发光元件发射的光的波长、从第二子像素的发光元件发射的光的波长以及从第三子像素的发光元件发射的光的波长的曲线图。
图7A示出了在第一子像素RP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第一子像素RP的发光元件EL的驱动电流Ids，从第一子像素RP的发光元件EL发射的光的波长。
图7B示出了在第二子像素GP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第二子像素GP的发光元件EL的驱动电流Ids，从第二子像素GP的发光元件EL发射的光的波长。
图7C示出了在第三子像素BP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第三子像素BP的发光元件EL的驱动电流Ids，从第三子像素BP的发光元件EL发射的光的波长。
在图7A、图7B和图7C的曲线图中的每个中，水平轴表示驱动电流Ids，并且竖直轴表示从发光元件EL发射的光的波长。
参考图7A、图7B和图7C，在施加到第一子像素RP的发光元件EL的驱动电流Ids为约1μA至约300μA的情况下，从第一子像素RP的发光元件EL发射的光的波长恒定在约618nm处。随着施加到第一子像素RP的发光元件EL的驱动电流Ids从约300μA增加至约1000μA，从第一子像素RP的发光元件EL发射的光的波长可以从约618nm增加至约620nm。
随着施加到第二子像素GP的发光元件EL的驱动电流Ids从约1μA增加至约1000μA时，从第二子像素GP的发光元件EL发射的光的波长可以从约536nm减小至约520nm。
随着施加到第三子像素BP的发光元件EL的驱动电流Ids从约1μA增加至约1000μA时，从第三子像素BP的发光元件EL发射的光的波长可以从约464nm减小至约461nm。
即使在驱动电流Ids改变的情况下，从第一子像素RP的发光元件EL发射的光的波长和从第三子像素BP的发光元件EL发射的光的波长也几乎不改变。从第二子像素GP的发光元件EL发射的光的波长与驱动电流Ids成反比。因此，在调节施加到第二子像素GP的发光元件EL的驱动电流Ids的情况下，可以改变从第二子像素GP的发光元件EL发射的光的波长，并且可以改变由显示面板100显示的图像的颜色坐标。
图8A、图8B和图8C分别是示出根据实施方式的响应于驱动电流的第一子像素的发光元件的发光效率、第二子像素的发光元件的发光效率以及第三子像素的发光元件的发光效率的曲线图。
图8A示出了在第一子像素RP的发光元件EL由无机材料形成的情况下，响应于施加到第一子像素RP的发光元件EL的驱动电流Ids的第一子像素RP的发光元件EL的发光效率。
图8B示出了在第二子像素GP的发光元件EL由无机材料形成的情况下，响应于施加到第二子像素GP的发光元件EL的驱动电流Ids的第二子像素GP的发光元件EL的发光效率。
图8C示出了在第三子像素BP的发光元件EL由无机材料形成的情况下，响应于施加到第三子像素BP的发光元件EL的驱动电流Ids的第三子像素BP的发光元件EL的发光效率。
参考图8A、图8B和图8C，在施加到第一子像素RP的发光元件EL的驱动电流Ids为约10μA的情况下，第一子像素RP的发光元件EL的发光效率可以为约8.5cd/A。在施加到第一子像素RP的发光元件EL的驱动电流Ids为约50μA的情况下，第一子像素RP的发光元件EL的发光效率可以为约18cd/A。在施加到第一子像素RP的发光元件EL的驱动电流Ids为约50μA的情况下，与在驱动电流Ids为约10μA的情况下相比，发光效率提高约2.1倍。
在施加到第二子像素GP的发光元件EL的驱动电流Ids为约10μA的情况下，第二子像素GP的发光元件EL的发光效率可以为约72cd/A。在施加到第二子像素GP的发光元件EL的驱动电流Ids为约50μA的情况下，第二子像素GP的发光元件EL的发光效率可以为约80cd/A。在施加到第二子像素GP的发光元件EL的驱动电流Ids可以为约50μA的情况下，与在驱动电流Ids为约10μA的情况下相比，发光效率可以提高约1.1倍。
在施加到第三子像素BP的发光元件EL的驱动电流Ids为约10μA的情况下，第三子像素BP的发光元件EL的发光效率可以为约13.2cd/A。在施加到第三子像素BP的发光元件EL的驱动电流Ids为约50μA的情况下，第三子像素BP的发光元件EL的发光效率可以为约14cd/A。在施加到第三子像素BP的发光元件EL的驱动电流Ids为约50μA的情况下，与在驱动电流Ids为约10μA的情况下相比，发光效率可以提高约1.06倍。
第一子像素RP的发光元件EL的发光效率、第二子像素GP的发光元件EL的发光效率以及第三子像素BP的发光元件EL的发光效率可以根据驱动电流Ids而变化。
如图7A、图7B、图7C、图8A、图8B和图8C中所示，在调节施加到第二子像素GP的发光元件EL的驱动电流Ids的情况下，由显示面板100显示的图像的颜色坐标可以变化。此外，第一子像素RP的发光元件EL的发光效率、第二子像素GP的发光元件EL的发光效率以及第三子像素BP的发光元件EL的发光效率可以根据驱动电流Ids而变化。因此，有必要通过调节施加驱动电流Ids的周期来调节第一子像素RP、第二子像素GP和第三子像素BP中的每个的亮度，同时使驱动电流Ids在第一子像素RP、第二子像素GP和第三子像素BP中的每个中保持恒定。因此，由显示面板100显示的图像的颜色坐标可以是恒定的，并且第一子像素RP的发光元件EL、第二子像素GP的发光元件EL以及第三子像素BP的发光元件EL可以具有最佳的发光效率。
例如，如图6中所示，第一子像素RP的第二像素驱动器PDU2可以响应于第一PAM数据线RDL的第一PAM数据电压生成驱动电流Ids，以便以最佳的发光效率驱动第一子像素RP的发光元件EL。第一子像素RP的第一像素驱动器PDU1可以响应于第j PWM数据线DLj的第jPWM数据电压生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3可以响应于第三节点N3的电压调节驱动电流Ids施加到发光元件EL的周期。因此，第一子像素RP可以生成恒定的驱动电流Ids，以便以最佳的发光效率驱动发光元件EL，并且可以调节发光元件EL的占空比，即，驱动电流Ids施加到发光元件EL的周期，从而调节由发光元件EL发射的光的亮度。
例如，第二子像素GP的第二像素驱动器PDU2可以响应于第二PAM数据线GDL的第二PAM数据电压生成驱动电流Ids，以便以最佳的发光效率驱动第二子像素GP的发光元件EL。第二子像素GP的第一像素驱动器PDU1可以响应于PWM数据线DL的PWM数据电压生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3可以响应于第三节点N3的电压调节驱动电流Ids施加到发光元件EL的周期。因此，第二子像素GP可以生成恒定的驱动电流Ids，以便以最佳的发光效率驱动发光元件EL，并且可以调节发光元件EL的占空比，即，驱动电流Ids施加到发光元件EL的周期，从而调节由发光元件EL发射的光的亮度。
例如，第三子像素BP的第二像素驱动器PDU2可以响应于第三PAM数据线BDL的第三PAM数据电压生成驱动电流Ids，以便以最佳的发光效率驱动第三子像素BP的发光元件EL。第三子像素BP的第一像素驱动器PDU1可以响应于PWM数据线DL的PWM数据电压生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3可以响应于第三节点N3的电压调节驱动电流Ids施加到发光元件EL的周期。因此，第三子像素BP可以生成恒定的驱动电流Ids，以便以最佳的发光效率驱动发光元件EL，并且可以调节发光元件EL的占空比，即，驱动电流Ids施加到发光元件EL的周期，从而调节由发光元件EL发射的光的亮度。
因此，能够减小或防止由于根据施加到发光元件EL的驱动电流Ids而改变所发射的光的波长导致的图像质量的劣化。此外，第一子像素RP的发光元件EL、第二子像素GP的发光元件EL和第三子像素BP的发光元件EL中的每个可以以最佳的发光效率发射光。
图9示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的示例。
参考图9，第N帧周期至第(N+2)帧周期中的每个可以包括有效周期ACT和空白周期VB。有效周期ACT可以包括其中PWM数据电压以及第一PAM数据电压、第二PAM数据电压和/或第三PAM数据电压供应到第一子像素RP、第二子像素GP和第三子像素BP中的每个的寻址周期ADDR、以及其中子像素RP、GP和BP中的每个的发光元件EL发射光的发射周期EP1、EP2、EP3、EP4、EP5、…、EPn。空白周期VB可以是其中显示面板100的子像素RP、GP和BP空闲(或处于空闲状态)的周期。
寻址周期ADDR和第一发射周期EP1可以比第二发射周期EP2、第三发射周期EP3、第四发射周期EP4、第五发射周期EP5、…、和第n发射周期EPn中的每个短。例如，寻址周期ADDR和第一发射周期EP1可以为约5个水平周期，并且第二发射周期EP2、第三发射周期EP3、第四发射周期EP4、第五发射周期EP5、…、和第n发射周期EPn中的每个可以为约12个水平周期，但实施方式不限于此。此外，有效周期ACT可以包括25个发射周期，但是有效周期ACT的发射周期EP1、EP2、EP3、EP4、EP5、…、EPn的数量不限于此。
在寻址周期ADDR期间，PWM数据电压以及第一PAM数据电压、第二PAM数据电压和/或第三PAM数据电压可以针对每个行线依次输入到显示面板100的子像素RP、GP和BP。例如，PWM数据电压以及第一PAM数据电压、第二PAM数据电压和/或第三PAM数据电压可以按照从设置在第一行线上的子像素RP、GP和BP到设置在作为最后行线的第n行线上的子像素RP、GP和BP的顺序依次输入到子像素RP、GP和BP。
显示面板100的子像素RP、GP和BP可以在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中针对每个行线依次发射光。例如，子像素RP、GP和BP可以按照从设置在第一行线上的子像素RP、GP和BP到设置在最后行线上的子像素RP、GP和BP的顺序依次发射光。
寻址周期ADDR可以与发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的至少一个重叠。例如，如图9中所示，寻址周期ADDR可以与第一发射周期EP1、第二发射周期EP2和第三发射周期EP3重叠。在设置在第p(其中p是正整数)行线上的子像素RP、GP和BP接收PWM数据电压以及第一PAM数据电压、第二PAM数据电压和/或第三PAM数据电压的情况下，沿着第q(其中q是小于p的正整数)行线设置的子像素RP、GP和BP可以发射光。
例如，发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个可以与和其相邻的发射周期重叠。例如，第二发射周期EP2可以与第一发射周期EP1和第三发射周期EP3重叠。沿着第p行线设置的子像素RP、GP和BP可以在第二发射周期EP2中发射光，而沿着第q行线设置的子像素RP、GP和BP可以在第一发射周期EP1中发射光。
图10示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的另一示例。
图10的实施方式与图9的实施方式的不同之处仅在于，显示面板100的子像素RP、GP和BP在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中同时发射光。
参考图10，寻址周期ADDR可以不与发射周期EP1、EP2、EP3、EP4、EP5、…、EPn重叠。第一发射周期EP1可以在寻址周期ADDR完全结束之后出现。
发射周期EP1、EP2、EP3、EP4、EP5、…、EPn可以彼此不重叠。在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中，沿着所有行线设置的子像素RP、GP和BP可以同时发射光。
图11是示出根据实施方式的在第N帧周期中施加到布置在第k行线至第(k+5)行线上的子像素的扫描初始化信号、扫描写入信号、扫描控制信号、PWM发射信号、PAM发射信号和扫频信号的波形图。
参考图11，沿着第k行线设置的子像素RP、GP和BP表示连接到第k扫描初始化线GILk、第k扫描写入线GWLk、第k扫描控制线GCLk、第k PWM发射线PWELk、第k PAM发射线PAELk和第k扫频信号线SWPLk的子像素RP、GP和BP。第k扫描初始化信号GIk可以是施加到第k扫描初始化线GILk的信号，并且第k扫描写入信号GWk可以是施加到第k扫描写入线GWLk的信号。第k扫描控制信号GCk可以是施加到第k扫描控制线GCLk的信号，并且第k PWM发射信号PWEMk可以是施加到第k PWM发射线PWELk的信号。第k PAM发射信号PAEMk可以是施加到第k PAM发射线PAELk的信号，并且第k扫频信号SWPk可以是施加到第k扫频信号线SWPLk的信号。
扫描初始化信号GIk至GIk+5、扫描写入信号GWk至GWk+5、扫描控制信号GCk至GCk+5、PWM发射信号PWEMk至PWEMk+5、PAM发射信号PAEMk至PAEMk+5以及扫频信号SWPk至SWPk+5可以依次移位一个水平周期。第k扫描写入信号GWk可以是通过将第k扫描初始化信号GIk移位一个水平周期而生成的信号，并且第(k+1)扫描写入信号GWk+1可以是通过将第(k+1)扫描初始化信号GIk+1移位一个水平周期而生成的信号。例如，由于第(k+1)扫描初始化信号GIk+1是通过将第k扫描初始化信号GIk移位一个水平周期而生成的信号，因此第k扫描写入信号GWk和第(k+1)扫描初始化信号GIk+1可以基本上彼此相同。
图12是示出根据实施方式的在第N帧周期中驱动电流施加到发光元件的周期、第三节点的电压、以及施加到布置在第k行线上的子像素中的每个的第k扫描初始化信号、第k扫描写入信号、第k扫描控制信号、第k PWM发射信号、第k PAM发射信号和第k扫频信号的波形图。
参考图12，第k扫描初始化信号GIk可以是用于控制子像素RP、GP和BP中的每个的第三晶体管T3和第十晶体管T10的导通操作和截止操作的信号。第k扫描写入信号GWk可以是用于控制子像素RP、GP和BP中的每个的第二晶体管T2、第四晶体管T4、第九晶体管T9和第十一晶体管T11的导通操作和截止操作的信号。第k扫描控制信号GCk可以是用于控制子像素RP、GP和BP中的每个的第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18的导通操作和截止操作的信号。第k PWM发射信号PWEMk可以是用于控制第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14的导通操作和截止操作的信号。第k PAM发射信号PAEMk可以是用于控制第十七晶体管T17的导通操作和截止操作的信号。第k扫描初始化信号GIk、第k扫描写入信号GWk、第k扫描控制信号GCk、第k PWM发射信号PWEMk、第k PAM发射信号PAEMk和第k扫频信号SWPk可以以一个帧周期为周期生成。
寻址周期ADDR可以包括第一周期t1至第四周期t4。第一周期t1和第四周期t4可以是用于初始化发光元件EL的第一电极和第三节点N3的电压(例如，V_N3)的第一初始化周期。第二周期t2可以是用于初始化第一晶体管T1的栅电极和第八晶体管T8的栅电极的第二初始化周期。第三周期t3可以是用于在第一晶体管T1的栅电极处采样第j PWM数据线DLj的第j PWM数据电压Vdata和第一晶体管T1的阈值电压Vth1以及在第八晶体管T8的栅电极处采样第一PAM数据线RDL的第一PAM数据电压Rdata和第八晶体管T8的阈值电压Vth8的周期。
第一发射周期EP1可以包括第五周期t5和第六周期t6。在第一发射周期EP1中，根据控制电流Ic，可以控制第十五晶体管T15的导通周期，并且可以将驱动电流Ids供应到发光元件EL。
第二发射周期EP2至第n发射周期EPn中的每个可以包括第七周期t7至第九周期t9。第七周期t7可以是用于初始化第三节点N3的第三初始化周期，第八周期t8可以与第五周期t5基本上相同，并且第九周期t9可以与第六周期t6基本上相同。
在第一发射周期EP1至第n发射周期EPn中，彼此相邻的发射周期可以彼此间隔开约几个水平周期至几十个水平周期。
第k扫描初始化信号GIk可以在第二周期t2期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描初始化信号GIk可以在第二周期t2期间具有生成为栅极导通电压VGL的扫描初始化脉冲。栅极截止电压VGH可以是具有比栅极导通电压VGL的电平高的电平的电压。
第k扫描写入信号GWk可以在第三周期t3期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描写入信号GWk可以在第三周期t3期间具有生成为栅极导通电压VGL的扫描写入脉冲。
第k扫描控制信号GCk可以在第一周期t1至第四周期t4和第七周期t7期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描控制信号GCk可以在第一周期t1至第四周期t4和第七周期t7期间具有生成为栅极导通电压VGL的扫描控制脉冲。
第k扫频信号SWPk可以在第六周期t6和第九周期t9期间具有三角波扫频脉冲，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫频信号SWPk的扫频脉冲可以具有在第六周期t6和第九周期t9中的每个中从栅极截止电压VGH线性地降低到栅极导通电压VGL并且在第六周期t6结束时和第九周期t9结束时从栅极导通电压VGL立即增大到栅极截止电压VGH的三角形波形脉冲。
第k PWM发射信号PWEMk可以在第五周期t5和第六周期t6以及第八周期t8和第九周期t9期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k PWM发射信号PWEMk可以包括在第五周期t5和第六周期t6以及第八周期t8和第九周期t9期间生成为栅极导通电压VGL的PWM脉冲。
第k PAM发射信号PAEMk可以在第六周期t6和第九周期t9期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k PAM发射信号PAEMk可以包括在第六周期t6和第九周期t9期间生成为栅极导通电压VGL的PAM脉冲。第k PWM发射信号PWEMk的PWM脉冲宽度可以大于第k扫频信号SWPk的扫频脉冲宽度。
图13是示出根据实施方式的在第五周期和第六周期期间的第k扫频信号、第一晶体管的栅电极的电压、第一晶体管的导通时序以及第十五晶体管的导通时序的时序图。图14至图17是示出图12的第一周期、第二周期、第三周期、第五周期和第六周期期间的第一子像素的操作的电路图。
在下文中，将结合图13至图17详细描述在第一周期t1至第九周期t9期间根据实施方式的第一子像素RP的操作。
如图14中所示，在第一周期t1期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18可以由栅极导通电压VGL的第k扫描控制信号GCk导通。
由于第七晶体管T7的导通操作，栅极截止电压线VGHL的栅极截止电压VGH可以施加到第一节点N1。由于第十三晶体管T13的导通操作，第一电力线VDL1的第一电力电压VDD1可以施加到第二节点N2。
由于第十六晶体管T16的导通操作，第三节点N3可以初始化到初始化电压线VIL的初始化电压VINT，并且第十五晶体管T15可以由第三节点N3的初始化电压VINT导通。由于第十八晶体管T18的导通操作，发光元件EL的第一电极可以初始化到初始化电压线VIL的初始化电压VINT。
如图15中所示，在第二周期t2期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18可以由栅极导通电压VGL的第k扫描控制信号GCk导通。此外，在第二周期t2期间，第三晶体管T3和第十晶体管T10可以由栅极导通电压VGL的第k扫描初始化信号GIk导通。
第七晶体管T7、第十三晶体管T13、第十五晶体管T15、第十六晶体管T16和第十八晶体管T18在第二周期t2期间的操作可以与其在第一周期t1中描述的操作基本上相同。
由于第三晶体管T3的导通操作，第一晶体管T1的栅电极可以初始化到初始化电压线VIL的初始化电压VINT。此外，由于第十晶体管T10的导通操作，第八晶体管T8的栅电极可以初始化到初始化电压线VIL的初始化电压VINT。
例如，由于栅极截止电压线VGHL的栅极截止电压VGH施加到第一节点N1，因此能够通过第一电容器PC1防止由于第一晶体管T1的栅电极的电压变化反映到第k扫频信号线SWPLk中而导致第k扫频信号SWPk的栅极截止电压VGH的变化。
参考图16，在第三周期t3期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18可以由栅极导通电压VGL的第k扫描控制信号GCk导通。此外，在第三周期t3期间，第二晶体管T2、第四晶体管T4、第九晶体管T9和第十一晶体管T11可以由栅极导通电压VGL的第k扫描写入信号GWk导通。
第七晶体管T7、第十三晶体管T13、第十五晶体管T15、第十六晶体管T16和第十八晶体管T18在第三周期t3期间的操作与其在第一周期t1中描述的操作基本上相同。
由于第二晶体管T2的导通操作，第j PWM数据线DLj的第j PWM数据电压Vdata可以施加到第一晶体管T1的第一电极。由于第四晶体管T4的导通操作，第一晶体管T1的栅电极和第二电极可以彼此连接，使得第一晶体管T1作为二极管操作。
例如，由于第一晶体管T1的栅电极和第一电极之间的电压(Vgs＝VINT-Vdata)大于阈值电压Vth1，因此第一晶体管T1可以导通以形成电流路径，直到栅电极和第一电极之间的电压Vgs达到阈值电压Vth1。因此，第一晶体管T1的栅电极的电压可以从“VINT”增大到“Vdata+Vth1”。由于第一晶体管T1形成为P型MOSFET，因此第一晶体管T1的阈值电压Vth1可以小于0V。
此外，由于栅极截止电压线VGHL的栅极截止电压VGH施加到第一节点N1，因此能够通过第一电容器PC1防止由于第一晶体管T1的栅电极的电压变化反映到第k扫频信号线SWPLk中而导致第k扫频信号SWPk的栅极截止电压VGH的变化。
由于第九晶体管T9的导通操作，第一PAM数据线RDL的第一PAM数据电压Rdata可以施加到第八晶体管T8的第一电极。由于第十一晶体管T11的导通操作，第八晶体管T8的栅电极和第二电极可以彼此连接，使得第八晶体管T8作为二极管操作。
例如，由于第八晶体管T8的栅电极和第一电极之间的电压(Vgs＝VINT-Rdata)大于阈值电压Vth8，因此第八晶体管T8可以形成电流路径，直到栅电极和第一电极之间的电压Vgs达到阈值电压Vth8。因此，第八晶体管T8的栅电极的电压可以从“VINT”增大到“Rdata+Vth8”。
在第四周期t4期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18可以由栅极导通电压VGL的第k扫描控制信号GCk导通。
第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18在第四周期t4期间的操作可以与其在第一周期t1中描述的操作基本上相同。
如图17中所示，在第五周期t5期间，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14可以由栅极导通电压VGL的第k PWM发射信号PWEMk导通。
由于第五晶体管T5的导通操作，第一电力电压VDD1可以施加到第一晶体管T1的第一电极。此外，由于第六晶体管T6的导通操作，第一晶体管T1的第二电极可以连接到第三节点N3。
在第五周期t5期间，响应于第一晶体管T1的栅电极的电压(Vdata+Vth1)而流动的控制电流Ic可以不依赖于第一晶体管T1的阈值电压Vth1，如式1中所示。
[式1]
Ic＝k″×(Vgs-Vth1)2＝k″×(Vdata+Vth1-VDD1-Vth1)2＝k″×(Vdata-VDD1)2
在式1中，k″是指由第一晶体管T1的结构和物理特性确定的比例系数，Vgs是指第一晶体管T1的栅电极和第一电极之间的电压，Vth1是指第一晶体管T1的阈值电压，VDD1是指第一电力电压，并且Vdata是指第j PWM数据电压。
此外，由于第十二晶体管T12的导通操作，第八晶体管T8的第一电极可以连接到第二电力线VDL2。
此外，由于第十四晶体管T14的导通操作，第二电力线VDL2的第二电力电压VDD2可以施加到第二节点N2。在第二电力线VDL2的第二电力电压VDD2由于电压降等而变化的情况下，第一电力电压VDD1和第二电力电压VDD2之间的电压差ΔV2可以通过第二电容器PC2反映到第八晶体管T8的栅电极中(或施加到第八晶体管T8的栅电极)。
由于第十四晶体管T14的导通操作，响应于第八晶体管T8的栅电极的电压(Rdata+Vth8)而流动的驱动电流Ids可以供应到第十五晶体管T15。驱动电流Ids可以不依赖于第八晶体管T8的阈值电压Vth8，如式2中所示。
[式2]
Ids＝k′＝k′×(Vgs-Vth8)2＝k′×(Rdata+Vth8-ΔV2-VDD2-Vth8)2＝k′×(Rdata-ΔV2-VDD2)2
在式2中，k'是指由第八晶体管T8的结构和物理特性确定的比例系数，Vgs是指第八晶体管T8的栅电极和第一电极之间的电压，Vth8是指第八晶体管T8的阈值电压，VDD2是指第二电力电压，并且Rdata是指第一PAM数据电压。
如图17中所示，在第六周期t6期间，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14可以由栅极导通电压VGL的第k PWM发射信号PWEMk导通。
在第六周期t6期间，第十七晶体管T17可以由栅极导通电压VGL的第k PAM发射信号PAEMk导通。在第六周期t6期间，第k扫频信号SWPk可以从栅极截止电压VGH线性地降低到栅极导通电压VGL。
第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14在第六周期t6期间的操作可以与其在第五周期t5中描述的操作基本上相同。
由于第十七晶体管T17的导通操作，发光元件EL的第一电极可以连接到第十五晶体管T15的第二电极。
在第六周期t6期间，第k扫频信号SWPk可以从栅极截止电压VGH线性地降低到栅极导通电压VGL，并且第k扫频信号SWPk的电压变化ΔV1可以通过第一电容器PC1反映到第一晶体管T1的栅电极中，使得第一晶体管T1的栅电极的电压可以是Vdata+Vth1-ΔV1。例如，随着第k扫频信号SWPk的电压在第六周期t6期间降低，第一晶体管T1的栅电极的电压也可以线性地降低。
其中控制电流Ic施加到第三节点N3的周期可以根据施加到第一晶体管T1的第jPWM数据电压Vdata的大小而变化。由于第三节点N3的电压根据施加到第一晶体管T1的第jPWM数据电压Vdata的大小而变化，因此可以控制第十五晶体管T15的导通周期。因此，能够通过控制第十五晶体管T15的导通周期来控制第六周期t6期间的其中驱动电流Ids施加到发光元件EL的周期。
例如，如图12和图13中所示，在第一晶体管T1的栅电极的第jPWM数据电压Vdata是灰度级的PWM数据电压的情况下，随着第k扫频信号SWPk的电压的减小，第一晶体管T1的栅电极的电压VG_T1可以在第一子周期t61期间具有比第一电力电压VDD1的电平高的电平，并且可以在第二子周期t62期间具有比第一电力电压VDD1的电平低的电平。因此，第一晶体管T1可以在第六周期t6的第二子周期t62期间导通。在附图中，“ON”表示导通，并且“OFF”表示截止或关闭。例如，由于第一晶体管T1的控制电流Ic在第二子周期t62期间流到第三节点N3，因此第三节点N3的电压可以在第二子周期t62期间具有高电平VH。因此，第十五晶体管T15可以在第二子周期t62期间截止。例如，驱动电流Ids可以在第一子周期t61期间施加到发光元件EL，并且可以在第二子周期t62期间不施加到发光元件EL。例如，发光元件EL可以在作为第六周期t6的一部分的第一子周期t61期间发射光。随着第一子像素RP表达接近峰值黑色灰度级的灰度级，发光元件EL的发射周期SET可以缩短或减小。例如，随着第一子像素RP表达接近峰值白色灰度级的灰度级时，发光元件EL的发射周期SET可以延长或增加。
例如，如图12和图13中所示，在第一晶体管T1的栅电极的第jPWM数据电压Vdata是峰值白色灰度级的PWM数据电压的情况下，尽管第k扫频信号SWPk的电压降低，但是在第六周期t6期间，第一晶体管T1的栅电极的电压VG_T1可以高于第一电力电压VDD1。因此，第一晶体管T1可以在整个第六周期t6期间截止。第一晶体管T1的控制电流Ic在整个第六周期t6期间不流到第三节点N3，使得第三节点N3的电压可以保持在初始化电压VINT处。因此，第十五晶体管T15可以在整个第六周期t6期间导通。因此，驱动电流Ids可以在整个第六周期t6期间施加到发光元件EL，并且发光元件EL可以在整个第六周期t6期间发射光。
例如，在第六周期t6结束时，随着第k扫频信号SWPk从栅极导通电压VGL上升到栅极截止电压VGH，第一晶体管T1的栅电极的电压VG_T1可以增大到与在第五周期t5中的第一晶体管T1的栅电极的电压VG_T1基本上相等。
如上面所描述的，发光元件EL的发射周期SET可以通过调节施加到第一晶体管T1的栅电极的第j PWM数据电压Vdata来调节。因此，在保持施加到发光元件EL的驱动电流Ids恒定的情况下，由第一子像素RP表达的灰度级可以通过调节驱动电流Ids施加到发光元件EL的周期来调节，而不是通过调节施加到发光元件EL的驱动电流Ids的大小来调节。
在转换成PWM数据电压的数字视频数据是8位的情况下，峰值黑色灰度级的数字视频数据可以是0，并且峰值白色灰度级的数字视频数据可以是255。例如，黑色灰度级区域的数字视频数据可以是0至63，灰色灰度级区域的数字视频数据可以是64至191，并且白色灰度级区域的数字视频数据可以是192至255。
此外，第二发射周期EP2至第n发射周期EPn中的每个的第七周期t7、第八周期t8和第九周期t9可以分别与上面描述的第一周期t1、第五周期t5和第六周期t6基本上相同。例如，在第二发射周期EP2至第n发射周期EPn中的每个中，在第三节点N3初始化之后，可以基于在寻址周期ADDR期间在第一晶体管T1的栅电极中写入(或充电)的第j PWM数据电压Vdata来调节其中响应于在第八晶体管T8的栅电极中写入(或充电)的第一PAM数据电压Rdata而生成的驱动电流Ids施加到发光元件EL的周期。
此外，由于在第N帧周期的有效周期ACT期间测试信号线TSTL的测试信号施加到栅极截止电压VGH，因此第十九晶体管T19可以在第N帧周期的有效周期ACT期间截止。
由于第二子像素GP和第三子像素BP可以基本上以与如结合图9至图17描述的第一子像素RP相同的方式操作，因此为了方便描述，将省略对第二子像素GP和第三子像素BP的操作的描述。
图18是示出根据实施方式的第一子像素的下部金属层、有源层、第一栅极金属层、第二栅极金属层、第一源极金属层和第二源极金属层的示意性布局图。图19是示出图18的区域I的示意性放大布局图。图20是示出图18的区域II的示意性放大布局图。图21是示出图18的区域III的示意性放大布局图。
参考图18至图21，初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL可以在第一方向DR1上延伸。初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第kPWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL可以在第二方向DR2上彼此间隔开。
第j PWM数据线DLj、第一竖直电力线VVDL和第一PAM数据线RDL可以在第二方向DR2上延伸。此外，图5中所示的第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸。第j PWM数据线DLj、第一竖直电力线VVDL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以在第一方向DR1上彼此间隔开。
第一子像素RP可以包括第一晶体管T1至第十九晶体管T19、第一电容器电极CE1至第六电容器电极CE6、第一栅极连接电极GCE1至第五栅极连接电极GCE5、第一数据连接电极DCE1和第二数据连接电极DCE2、第一连接电极CCE1至第八连接电极CCE8、第一阳极连接电极ANDE1和发光元件EL。
第一晶体管T1可以包括第一沟道CH1、第一栅电极G1、第一源电极S1和第一漏电极D1。第一沟道CH1可以在第一方向DR1上延伸。第一沟道CH1可以在第三方向DR3上与第一栅电极G1重叠。第一栅电极G1可以通过第一接触孔CT1连接到(例如，电连接到)第一连接电极CCE1。第一栅电极G1可以与第一电容器电极CE1集成。第一栅电极G1可以在第三方向DR3上与第二电容器电极CE2重叠。第一源电极S1可以设置在第一沟道CH1的一侧上，并且第一漏电极D1可以设置在第一沟道CH1的另一侧上。第一源电极S1可以连接到(例如，电连接到)第二漏电极D2和第五漏电极D5。第一漏电极D1可以连接到(例如，电连接到)第三子源电极S41和第六源电极S6。第一源电极S1和第一漏电极D1可以在第三方向DR3上不与第一栅电极G1重叠。第一源电极S1和第一漏电极D1可以在第三方向DR3上与第二电容器电极CE2重叠。
第二晶体管T2可以包括第二沟道CH2、第二栅电极G2、第二源电极S2和第二漏电极D2。第二沟道CH2可以在第三方向DR3上与第二栅电极G2重叠。第二栅电极G2可以与第一栅极连接电极GCE1集成。第二源电极S2可以设置在第二沟道CH2的一侧上，并且第二漏电极D2可以设置在第二沟道CH2的另一侧上。第二源电极S2可以通过第一数据接触孔DCT1连接到(例如，电连接到)第一数据连接电极DCE1。第二漏电极D2可以连接到(例如，电连接到)第一源电极S1。第二源电极S2和第二漏电极D2可以在第三方向DR3上不与第二栅电极G2重叠。第二漏电极D2可以在第二方向DR2上延伸。
第三晶体管T3的第一子晶体管T31可以包括第一子沟道CH31、第一子栅电极G31、第一子源电极S31和第一子漏电极D31。第一子沟道CH31可以在第三方向DR3上与第一子栅电极G31重叠。第一子栅电极G31可以与第二栅极连接电极GCE2集成。第一子源电极S31可以设置在第一子沟道CH31的一侧上，并且第一子漏电极D31可以设置在第一子沟道CH31的另一侧上。第一子源电极S31可以连接到(例如，电连接到)第四子漏电极D42，并且第一子漏电极D31可以连接到(例如，电连接到)第二子源电极S32。第一子源电极S31和第一子漏电极D31可以不与第一子栅电极G31重叠。第一子源电极S31可以在第三方向DR3上与第k扫描写入线GWLk重叠。第一子漏电极D31可以在第三方向DR3上与初始化电压线VIL重叠。
第三晶体管T3的第二子晶体管T32可以包括第二子沟道CH32、第二子栅电极G32、第二子源电极S32和第二子漏电极D32。第二子沟道CH32可以在第三方向DR3上与第二子栅电极G32重叠。第二子栅电极G32可以与第二栅极连接电极GCE2集成。第二子源电极S32可以设置在第二子沟道CH32的一侧上，并且第二子漏电极D32可以设置在第二子沟道CH32的另一侧上。第二子源电极S32可以连接到(例如，电连接到)第一子漏电极D31，并且第二子漏电极D32可以通过第一电力接触孔VCT1连接到(例如，电连接到)初始化电压线VIL。第二子源电极S32和第二子漏电极D32可以不与第二子栅电极G32重叠。第二子源电极S32和第二子漏电极D32可以在第三方向DR3上与初始化电压线VIL重叠。
第四晶体管T4的第三子晶体管T41可以包括第三子沟道CH41、第三子栅电极G41、第三子源电极S41和第三子漏电极D41。第三子沟道CH41可以在第三方向DR3上与第三子栅电极G41重叠。第三子栅电极G41可以与第一栅极连接电极GCE1集成。第三子源电极S41可以设置在第三子沟道CH41的一侧上，并且第三子漏电极D41可以设置在第三子沟道CH41的另一侧上。第三子源电极S41可以连接到(例如，电连接到)第一漏电极D1，并且第三子漏电极D41可以连接到(例如，电连接到)第四子源电极S42。第三子源电极S41和第三子漏电极D41可以不与第三子栅电极G41重叠。
第四晶体管T4的第四子晶体管T42可以包括第四子沟道CH42、第四子栅电极G42、第四子源电极S42和第四子漏电极D42。第四子沟道CH42可以在第三方向DR3上与第四子栅电极G42重叠。第四子栅电极G42可以与第二栅极连接电极GCE2集成。第四子源电极S42可以设置在第四子沟道CH42的一侧上，并且第四子漏电极D42可以设置在第四子沟道CH42的另一侧上。第四子源电极S42可以连接到(例如，电连接到)第三子漏电极D41，并且第四子漏电极D42可以连接到(例如，电连接到)第一子源电极S31。第四子源电极S42和第四子漏电极D42可以不与第四子栅电极G42重叠。
第五晶体管T5可以包括第五沟道CH5、第五栅电极G5、第五源电极S5和第五漏电极D5。第五沟道CH5可以在第三方向DR3上与第五栅电极G5重叠。第五栅电极G5可以与第三栅极连接电极GCE3集成。第五源电极S5可以设置在第五沟道CH5的一侧上，并且第五漏电极D5可以设置在第五沟道CH5的另一侧上。第五源电极S5可以通过第二电力接触孔VCT2连接到(例如，电连接到)第一水平电力线HVDL。第五漏电极D5可以连接到(例如，电连接到)第一源电极S1。第五源电极S5和第五漏电极D5可以在第三方向DR3上不与第五栅电极G5重叠。第五漏电极D5可以在第三方向DR3上与第二电容器电极CE2的延伸部分EX重叠。
第六晶体管T6可以包括第六沟道CH6、第六栅电极G6、第六源电极S6和第六漏电极D6。第六沟道CH6可以在第三方向DR3上与第六栅电极G6重叠。第六栅电极G6可以与第三栅极连接电极GCE3集成。第六源电极S6可以设置在第六沟道CH6的一侧上，并且第六漏电极D6可以设置在第六沟道CH6的另一侧上。第六源电极S6可以连接到(例如，电连接到)第一漏电极D1。第六漏电极D6可以通过第十接触孔CT10连接到(例如，电连接到)第四连接电极CCE4。第六源电极S6和第六漏电极D6可以在第三方向DR3上不与第六栅电极G6重叠。第六漏电极D6可以在第三方向DR3上与第二连接电极CCE2和第一水平电力线HVDL重叠。
第七晶体管T7可以包括第七沟道CH7、第七栅电极G7、第七源电极S7和第七漏电极D7。第七沟道CH7可以在第三方向DR3上与第七栅电极G7重叠。第七栅电极G7可以与第三栅极连接电极GCE3集成。第七栅电极G7可以在第三方向DR3上与初始化电压线VIL重叠。第七源电极S7可以设置在第七沟道CH7的一侧上，并且第七漏电极D7可以设置在第七沟道CH7的另一侧上。第七源电极S7可以通过第七接触孔CT7连接到(例如，电连接到)栅极截止电压线VGHL。第七漏电极D7可以通过第六接触孔CT6连接到(例如，电连接到)第k扫频信号线SWPLk。第七源电极S7和第七漏电极D7可以在第三方向DR3上不与第七栅电极G7重叠。
第八晶体管T8可以包括第八沟道CH8、第八栅电极G8、第八源电极S8和第八漏电极D8。第八沟道CH8可以在第三方向DR3上与第八栅电极G8重叠。第八栅电极G8可以在第二方向DR2上延伸。第八栅电极G8可以与第三电容器电极CE3集成。第八源电极S8可以设置在第八沟道CH8的一侧上，并且第八漏电极D8可以设置在第八沟道CH8的另一侧上。第八源电极S8可以连接到(例如，电连接到)第九漏电极D9和第十二漏电极D12。第八漏电极D8可以连接到(例如，电连接到)第七子源电极S111。第八源电极S8和第八漏电极D8可以在第三方向DR3上不与第八栅电极G8重叠。
第九晶体管T9可以包括第九沟道CH9、第九栅电极G9、第九源电极S9和第九漏电极D9。第九沟道CH9可以在第三方向DR3上与第九栅电极G9重叠。第九栅电极G9可以在第二方向DR2上延伸。第九栅电极G9可以与第一栅极连接电极GCE1集成。第九源电极S9可以设置在第九沟道CH9的一侧上，并且第九漏电极D9可以设置在第九沟道CH9的另一侧上。第九源电极S9可以通过第三数据接触孔DCT3连接到(例如，电连接到)第二数据连接电极DCE2。第九漏电极D9可以连接到(例如，电连接到)第八源电极S8。第九源电极S9和第九漏电极D9可以在第三方向DR3上不与第九栅电极G9重叠。
第十晶体管T10的第五子晶体管T101可以包括第五子沟道CH101、第五子栅电极G101、第五子源电极S101和第五子漏电极D101。第五子沟道CH101可以在第三方向DR3上与第五子栅电极G101重叠。第五子栅电极G101可以与第二栅极连接电极GCE2集成。第五子源电极S101可以设置在第五子沟道CH101的一侧上，并且第五子漏电极D101可以设置在第五子沟道CH101的另一侧上。第五子源电极S101可以连接到(例如，电连接到)第八子漏电极D112，并且第五子漏电极D101可以连接到(例如，电连接到)第六子源电极S102。第五子源电极S101和第五子漏电极D101可以不与第五子栅电极G101重叠。第五子源电极S101可以在第三方向DR3上与第k扫描写入线GWLk重叠。第五子漏电极D101可以在第三方向DR3上与初始化电压线VIL重叠。
第十晶体管T10的第六子晶体管T102可以包括第六子沟道CH102、第六子栅电极G102、第六子源电极S102和第六子漏电极D102。第六子沟道CH102可以在第三方向DR3上与第六子栅电极G102重叠。第六子栅电极G102可以与第二栅极连接电极GCE2集成。第六子源电极S102可以设置在第六子沟道CH102的一侧上，并且第六子漏电极D102可以设置在第六子沟道CH102的另一侧上。第六子源电极S102可以连接到(例如，电连接到)第五子漏电极D101，并且第六子漏电极D102可以通过第一电力接触孔VCT1连接到(例如，电连接到)初始化电压线VIL。第六子源电极S102和第六子漏电极D102可以不与第六子栅电极G102重叠。第六子源电极S102和第六子漏电极D102可以在第三方向DR3上与初始化电压线VIL重叠。
第十一晶体管T11的第七子晶体管T111可以包括第七子沟道CH111、第七子栅电极G111、第七子源电极S111和第七子漏电极D111。第七子沟道CH111可以在第三方向DR3上与第七子栅电极G111重叠。第七子栅电极G111可以与第一栅极连接电极GCE1集成。第七子源电极S111可以设置在第七子沟道CH111的一侧上，并且第七子漏电极D111可以设置在第七子沟道CH111的另一侧上。第七子源电极S111可以连接到(例如，电连接到)第八漏电极D8，并且第七子漏电极D111可以连接到(例如，电连接到)第八子源电极S112。第七子源电极S111和第七子漏电极D111可以不与第七子栅电极G111重叠。
第十一晶体管T11的第八子晶体管T112可以包括第八子沟道CH112、第八子栅电极G112、第八子源电极S112和第八子漏电极D112。第八子沟道CH112可以在第三方向DR3上与第八子栅电极G112重叠。第八子栅电极G112可以与第二栅极连接电极GCE2集成。第八子源电极S112可以设置在第八子沟道CH112的一侧上，并且第八子漏电极D112可以设置在第八子沟道CH112的另一侧上。第八子源电极S112可以连接到(例如，电连接到)第七子漏电极D111，并且第八子漏电极D112可以连接到(例如，电连接到)第五子源电极S101。第八子源电极S112和第八子漏电极D112可以不与第八子栅电极G112重叠。
第十二晶体管T12可以包括第十二沟道CH12、第十二栅电极G12、第十二源电极S12和第十二漏电极D12。第十二沟道CH12可以在第三方向DR3上与第十二栅电极G12重叠。第十二栅电极G12可以与第三栅极连接电极GCE3集成。第十二源电极S12可以设置在第十二沟道CH12的一侧上，并且第十二漏电极D12可以设置在第十二沟道CH12的另一侧上。第十二源电极S12可以通过第十一接触孔CT11连接到(例如，电连接到)第五连接电极CCE5。第十二源电极S12和第十二漏电极D12可以在第三方向DR3上不与第十二栅电极G12重叠。
第十三晶体管T13可以包括第十三沟道CH13、第十三栅电极G13、第十三源电极S13和第十三漏电极D13。第十三沟道CH13可以在第三方向DR3上与第十三栅电极G13重叠。第十三栅电极G13可以与第三栅极连接电极GCE3集成。第十三源电极S13可以设置在第十三沟道CH13的一侧上，并且第十三漏电极D13可以设置在第十三沟道CH13的另一侧上。第十三源电极S13可以通过第二电力接触孔VCT2连接到(例如，电连接到)第一水平电力线HVDL。第十三漏电极D13可以通过第三接触孔CT3连接到(例如，电连接到)第二连接电极CCE2。第十三源电极S13和第十三漏电极D13可以在第三方向DR3上不与第十三栅电极G13重叠。
第十四晶体管T14可以包括第十四沟道CH14、第十四栅电极G14、第十四源电极S14和第十四漏电极D14。第十四沟道CH14可以在第三方向DR3上与第十四栅电极G14重叠。第十四栅电极G14可以与第三栅极连接电极GCE3集成。第十四源电极S14可以设置在第十四沟道CH14的一侧上，并且第十四漏电极D14可以设置在第十四沟道CH14的另一侧上。第十四源电极S14可以通过第十一接触孔CT11连接到(例如，电连接到)第五连接电极CCE5。第十四漏电极D14可以通过第四接触孔CT4连接到(例如，电连接到)第二连接电极CCE2。第十四源电极S14和第十四漏电极D14可以在第三方向DR3上不与第十四栅电极G14重叠。
第十五晶体管T15可以包括第十五沟道CH15、第十五栅电极G15、第十五源电极S15和第十五漏电极D15。第十五沟道CH15可以在第三方向DR3上与第十五栅电极G15重叠。第十五栅电极G15可以与第五电容器电极CE5集成。第十五源电极S15可以设置在第十五沟道CH15的一侧上，并且第十五漏电极D15可以设置在第十五沟道CH15的另一侧上。第十五源电极S15可以连接到(例如，电连接到)第八漏电极D8。第十五漏电极D15可以连接到(例如，电连接到)第十七源电极S17。第十五源电极S15和第十五漏电极D15可以在第三方向DR3上不与第十五栅电极G15重叠。
第十六晶体管T16的第九子晶体管T161可以包括第九子沟道CH161、第九子栅电极G161、第九子源电极S161和第九子漏电极D161。第九子沟道CH161可以在第三方向DR3上与第九子栅电极G161重叠。第九子栅电极G161可以与第三栅极连接电极GCE3集成。第九子源电极S161可以设置在第九子沟道CH161的一侧上，并且第九子漏电极D161可以设置在第九子沟道CH161的另一侧上。第九子源电极S161可以通过第十接触孔CT10连接到(例如，电连接到)第四连接电极CCE4，并且第九子漏电极D161可以连接到(例如，电连接到)第十子源电极S162。第九子源电极S161和第九子漏电极D161可以不与第九子栅电极G161重叠。
第十六晶体管T16的第十子晶体管T162可以包括第十子沟道CH162、第十子栅电极G162、第十子源电极S162和第十子漏电极D162。第十子沟道CH162可以在第三方向DR3上与第十子栅电极G162重叠。第十子栅电极G162可以与第三栅极连接电极GCE3集成。第十子源电极S162可以设置在第十子沟道CH162的一侧上，并且第十子漏电极D162可以设置在第十子沟道CH162的另一侧上。第十子源电极S162可以连接到(例如，电连接到)第九子漏电极D161，并且第十子漏电极D162可以通过第九接触孔CT9连接到(例如，电连接到)初始化电压线VIL。第十子源电极S162和第十子漏电极D162可以不与第十子栅电极G162重叠。
第十七晶体管T17可以包括第十七沟道CH17、第十七栅电极G17、第十七源电极S17和第十七漏电极D17。第十七沟道CH17可以在第三方向DR3上与第十七栅电极G17重叠。第十七栅电极G17可以与第五栅极连接电极GCE5集成。第十七源电极S17可以设置在第十七沟道CH17的一侧上，并且第十七漏电极D17可以设置在第十七沟道CH17的另一侧上。第十七源电极S17可以连接到(例如，电连接到)第十五漏电极D15。第十七漏电极D17可以通过第十六接触孔CT16连接到(例如，电连接到)第七连接电极CCE7。第十七源电极S17和第十七漏电极D17可以在第三方向DR3上不与第十七栅电极G17重叠。
第十八晶体管T18可以包括第十八沟道CH18、第十八栅电极G18、第十八源电极S18和第十八漏电极D18。第十八沟道CH18可以在第三方向DR3上与第十八栅电极G18重叠。第十八栅电极G18可以与第三栅极连接电极GCE3集成。第十八源电极S18可以设置在第十八沟道CH18的一侧上，并且第十八漏电极D18可以设置在第十八沟道CH18的另一侧上。第十八源电极S18可以通过第九接触孔CT9连接到(例如，电连接到)初始化电压线VIL。第十八漏电极D18可以通过第十六接触孔CT16连接到(例如，电连接到)第七连接电极CCE7。第十八源电极S18和第十八漏电极D18可以在第三方向DR3上不与第十八栅电极G18重叠。
第十九晶体管T19可以包括第十九沟道CH19、第十九栅电极G19、第十九源电极S19和第十九漏电极D19。第十九沟道CH19可以在第三方向DR3上与第十九栅电极G19重叠。第十九栅电极G19可以通过第二十三接触孔CT23连接到(例如，电连接到)测试信号线TSTL。第十九源电极S19可以设置在第十九沟道CH19的一侧上，并且第十九漏电极D19可以设置在第十九沟道CH19的另一侧上。第十九源电极S19可以通过第二十一接触孔CT21连接到(例如，电连接到)第八连接电极CCE8。第十九漏电极D19可以通过第二十四接触孔CT24连接到(例如，电连接到)第三电力辅助线AVSL。第十九源电极S19和第十九漏电极D19可以在第三方向DR3上不与第十九栅电极G19重叠。
第一电容器电极CE1可以与第一栅电极G1集成。第二电容器电极CE2可以在第三方向DR3上与第一电容器电极CE1重叠。第一电容器电极CE1可以是第一电容器PC1的第一电极，并且第二电容器电极CE2可以是第一电容器PC1的第二电极。
第二电容器电极CE2可以包括暴露第一栅电极G1的孔，并且第一连接电极CCE1可以通过该孔中的第一接触孔CT1连接到(例如，电连接到)第一栅电极G1。
第二电容器电极CE2可以包括在第二方向DR2上延伸的延伸部分EX。第二电容器电极CE2的延伸部分EX可以与第k PWM发射线PWELk和第一水平电力线HVDL相交。第二电容器电极CE2的延伸部分EX可以通过第五接触孔CT5连接到(例如，电连接到)第k扫频信号线SWPLk。
第三电容器电极CE3可以与第八栅电极G8集成。第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠。第三电容器电极CE3可以是第二电容器PC2的第一电极，并且第四电容器电极CE4可以是第二电容器PC2的第二电极。
第四电容器电极CE4可以包括暴露第八栅电极G8的孔，并且第六连接电极CCE6可以通过该孔中的第十二接触孔CT12连接到(例如，电连接到)第八栅电极G8。
第五电容器电极CE5可以与第四栅极连接电极GCE4和第十五栅电极G15集成。第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠。第五电容器电极CE5可以是第三电容器PC3的第一电极，并且第六电容器电极CE6可以是第三电容器PC3的第二电极。第六电容器电极CE6可以通过第十八接触孔CT18连接到(例如，电连接到)初始化电压线VIL。
第一栅极连接电极GCE1可以通过第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到(例如，电连接到)第k扫描写入线GWLk。第二栅极连接电极GCE2可以通过第二栅极接触孔GCT2连接到(例如，电连接到)第k扫描初始化线GILk。第三栅极连接电极GCE3可以通过第十四接触孔CT14连接到(例如，电连接到)第k PWM发射线PWELk。第四栅极连接电极GCE4可以通过第八接触孔CT8连接到(例如，电连接到)第k扫描控制线GCLk。第四栅极连接电极GCE4可以通过第十七接触孔CT17连接到(例如，电连接到)第四连接电极CCE4。第五栅极连接电极GCE5可以通过第十九接触孔CT19连接到(例如，电连接到)第k PAM发射线PAELk。
第一数据连接电极DCE1可以通过第一数据接触孔DCT1连接到(例如，电连接到)第二源电极S2，并且可以通过第二数据接触孔DCT2连接到(例如，电连接到)第j PWM数据线DLj。第二数据连接电极DCE2可以通过第三数据接触孔DCT3连接到(例如，电连接到)第九源电极S9，并且可以通过第四数据接触孔DCT4连接到(例如，电连接到)第一PAM数据线RDL。
第一连接电极CCE1可以在第二方向DR2上延伸。第一连接电极CCE1可以通过第一接触孔CT1连接到(例如，电连接到)第一栅电极G1，并且可以通过第二接触孔CT2连接到(例如，电连接到)第一子源电极S31和第四子漏电极D42。
第二连接电极CCE2可以在第一方向DR1上延伸。第二连接电极CCE2可以通过第三接触孔CT3连接到(例如，电连接到)第十三漏电极D13，可以通过第四接触孔CT4连接到(例如，电连接到)第十四漏电极D14，并且可以通过第十五接触孔CT15连接到(例如，电连接到)第四电容器电极CE4。
第四连接电极CCE4可以在第一方向DR1上延伸。第四连接电极CCE4可以通过第十接触孔CT10连接到(例如，电连接到)第六漏电极D6和第九子源电极S161，并且可以通过第十七接触孔CT17连接到(例如，电连接到)第四栅极连接电极GCE4。
第五连接电极CCE5可以在第一方向DR1上延伸。第五连接电极CCE5可以通过第十一接触孔CT11连接到(例如，电连接到)第十二源电极S12和第十四源电极S14，并且可以通过第四电力接触孔VCT4连接到(例如，电连接到)第四电容器电极CE4。
第六连接电极CCE6可以在第二方向DR2上延伸。第六连接电极CCE6可以通过第十二接触孔CT12连接到(例如，电连接到)第三电容器电极CE3，并且可以通过第十三接触孔CT13连接到(例如，电连接到)第五子源电极S101和第八子漏电极D112。
第七连接电极CCE7可以通过第十六接触孔CT16连接到(例如，电连接到)第十七漏电极D17和第十八漏电极D18。第七连接电极CCE7可以通过第二十接触孔CT20连接到(例如，电连接到)第一阳极连接电极ANDE1。
第八连接电极CCE8可以通过第二十一接触孔CT21连接到(例如，电连接到)第十九源电极S19，并且可以通过第二十二接触孔CT22连接到(例如，电连接到)第一阳极连接电极ANDE1。
第一阳极连接电极ANDE1可以在第二方向DR2上延伸。第一阳极连接电极ANDE1可以通过第二十接触孔CT20连接到(例如，电连接到)第七连接电极CCE7，并且可以通过第二十二接触孔CT22连接到(例如，电连接到)第八连接电极CCE8。
第二电力连接电极VDCE可以在第二方向DR2上延伸。第二电力连接电极VDCE可以通过第四电力接触孔VCT4连接到(例如，电连接到)第五连接电极CCE5。
图22是示出根据实施方式的第一子像素的第三源极金属层的布局图。图23是示出根据实施方式的第一子像素的第四源极金属层的布局图。
参考图22，第三电力线VSL可以由设置在覆盖第二源极金属层的有机层上的第三源极金属层形成。除了其中设置有子像素RP、GP和BP中的每个的发光元件EL的部分之外，第三电力线VSL可以设置(例如，完全设置)在显示区域DA中。
例如，第三源极金属层还可以包括与第一阳极连接电极ANDE1重叠的第二阳极连接电极ANDE2。
参考图23，子像素RP、GP和BP中的每个的阳极电极AND以及公共地与子像素RP、GP和BP对应的阴极电极CSD可以由设置在覆盖第三源极金属层的另一有机层上的第四源极金属层形成。
图24是示出沿着图18的线B-B'截取的显示面板的示例的示意性剖视图。图25是示出沿着图18的线C-C'截取的显示面板的示例的示意性剖视图。图26是示出沿着图18的线D-D'截取的显示面板的示例的示意性剖视图。图27是示出沿着图18的线E-E'截取的显示面板的示例的示意性剖视图。图28是示出沿着图18的线F-F'截取的显示面板的示例的示意性剖视图。图29是示出沿着图18的线G-G'截取的显示面板的示例的示意性剖视图。图30是示出沿着图18的线H-H'截取的显示面板的示例的示意性剖视图。图31是示出沿着图18的线I-I'截取的显示面板的示例的示意性剖视图。图32是示出沿着图18的线J-J'截取的显示面板的示例的示意性剖视图。
参考图24至图32，缓冲层BF可以设置在衬底SUB上。
衬底SUB可以由诸如聚合物树脂和玻璃的绝缘材料形成。
例如，衬底SUB可以由例如聚酰亚胺的聚合物树脂形成。衬底SUB可以是可弯曲、可折叠或可卷曲的柔性衬底。
缓冲层BF可以是用于保护薄膜晶体管层TFTL中的晶体管和发光元件层EML中的发光元件EL免受渗透通过衬底SUB(易受湿气渗透)的湿气影响的绝缘层。
缓冲层BF可以由彼此交替堆叠的无机层形成。例如，缓冲层BF可以由其中氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个或多个无机层彼此交替堆叠的多层形成。
有源层可以设置在缓冲层BF上。有源层可以包括第一晶体管T1至第十九晶体管T19的第一沟道CH1至第十九沟道CH19、第一源电极S1至第十九源电极S19以及第一漏电极D1至第十九漏电极D19。
有源层可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。
第一沟道CH1至第十九沟道CH19可以在第三方向DR3上分别与第一栅电极G1至第十九栅电极G19重叠。第一源电极S1至第十九源电极S19以及第一漏电极D1至第十九漏电极D19可以在第三方向DR3上不与第一栅电极G1至第十九栅电极G19重叠。第一源电极S1至第十九源电极S19以及第一漏电极D1至第十九漏电极D19可以是通过用离子或杂质掺杂硅半导体或氧化物半导体而形成的导电区域。
栅极绝缘层130可以设置在有源层上。栅极绝缘层130可以由例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。
第一栅极金属层可以设置在栅极绝缘层130上。第一栅极金属层可以包括第一晶体管T1至第十九晶体管T19的第一栅电极G1至第十九栅电极G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一栅极连接电极GCE1至第五栅极连接电极GCE5。第一栅电极G1至第十九栅电极G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一栅极连接电极GCE1至第五栅极连接电极GCE5可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第一层间绝缘层141可以设置在第一栅极金属层上。第一层间绝缘层141可以由例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。第一层间绝缘层141可以被称为第一绝缘层。
第二栅极金属层可以设置在第一层间绝缘层141上。第二栅极金属层可以包括第二电容器电极CE2、第四电容器电极CE4和第六电容器电极CE6。第二栅极金属层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第二电容器电极CE2可以在第三方向DR3上与第一电容器电极CE1重叠，第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠，并且第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠。由于第一层间绝缘层141具有介电常数(例如，预定的介电常数)，因此第一电容器PC1可以由第一电容器电极CE1、第二电容器电极CE2和设置在它们之间的第一层间绝缘层141形成。此外，第二电容器PC2可以由第三电容器电极CE3、第四电容器电极CE4和设置在它们之间的第一层间绝缘层141形成。第三电容器PC3可以由第五电容器电极CE5、第六电容器电极CE6和设置在它们之间的第一层间绝缘层141形成。
第二层间绝缘层142可以设置在第二栅极金属层上。第二层间绝缘层142可以由例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。第二层间绝缘层142可以被称为第二绝缘层。
第一源极金属层可以设置在第二层间绝缘层142上。第一源极金属层还可以包括初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第kPAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL。
此外，第一源极金属层可以包括第一数据连接电极DCE1和第二数据连接电极DCE2以及第一连接电极CCE1至第八连接电极CCE8。
第一源极金属层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第k扫描写入线GWLk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到(例如，电连接到)第一栅极连接电极GCE1。第k扫描初始化线GILk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第二栅极接触孔GCT2连接到(例如，电连接到)第二栅极连接电极GCE2。第k PWM发射线PWELk可以通过穿透(或穿过)第一层间绝缘层141和第二层间绝缘层142的第十四接触孔CT14连接到(例如，电连接到)第三栅极连接电极GCE3。第k扫描控制线GCLk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第八接触孔CT8连接到(例如，电连接到)第四栅极连接电极GCE4。第k PAM发射线PAELk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十九接触孔CT19连接到(例如，电连接到)第五栅极连接电极GCE5。
初始化电压线VIL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第一电力接触孔VCT1连接到(例如，电连接到)第二子漏电极D32和第六子漏电极D102。初始化电压线VIL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第九接触孔CT9连接到(例如，电连接到)第十子漏电极D162和第十八源电极S18。初始化电压线VIL可以通过穿透第二层间绝缘层142的第十八接触孔CT18连接到(例如，电连接到)第六电容器电极CE6。第一水平电力线HVDL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二电力接触孔VCT2连接到(例如，电连接到)第五源电极S5和第十三源电极S13。栅极截止电压线VGHL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第七接触孔CT7连接到(例如，电连接到)第七源电极S7。测试信号线TSTL可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第二十三接触孔CT23连接到(例如，电连接到)第十九栅电极G19。第三电力辅助线AVSL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二十四接触孔CT24连接到(例如，电连接到)第十九漏电极D19。
第一数据连接电极DCE1可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第一数据接触孔DCT1连接到(例如，电连接到)第二源电极S2。第二数据连接电极DCE2可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第三数据接触孔DCT3连接到(例如，电连接到)第九源电极S9。
第一连接电极CCE1可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第一接触孔CT1连接到(例如，电连接到)第一栅电极G1，并且可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二接触孔CT2连接到(例如，电连接到)第一子源电极S31和第四子漏电极D42。
第二连接电极CCE2可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第三接触孔CT3连接到(例如，电连接到)第十三漏电极D13，可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第四接触孔CT4连接到(例如，电连接到)第十四漏电极D14，并且可以通过穿透第二层间绝缘层142的第十五接触孔CT15连接到(例如，电连接到)第四电容器电极CE4。
第四连接电极CCE4可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十接触孔CT10连接到(例如，电连接到)第六漏电极D6，并且可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十七接触孔CT17连接到(例如，电连接到)第四栅极连接电极GCE4。
第五连接电极CCE5可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十一接触孔CT11连接到(例如，电连接到)第十二源电极S12和第十四源电极S14。
第六连接电极CCE6可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十二接触孔CT12连接到(例如，电连接到)第八栅电极G8，并且可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十三接触孔CT13连接到(例如，电连接到)第五子源电极S101和第八子漏电极D112。
第七连接电极CCE7可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十六接触孔CT16连接到(例如，电连接到)第十七漏电极D17和第十八漏电极D18。
第八连接电极CCE8可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二十一接触孔CT21连接到(例如，电连接到)第十九源电极S19。
第一平坦化层160可以设置在第一源极金属层上。第一平坦化层160可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层形成。第一平坦化层160可以被称为第四绝缘层。
第二源极金属层可以设置在第一平坦化层160上。第二源极金属层可以包括第jPWM数据线DLj、第一竖直电力线VVDL和第一PAM数据线RDL。此外，第二源极金属层可以包括第一阳极连接电极ANDE1和第二电力连接电极VDCE。第二源极金属层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第j PWM数据线DLj可以通过穿透第一平坦化层160的第二数据接触孔DCT2连接到(例如，电连接到)第一数据连接电极DCE1。第一PAM数据线RDL可以通过穿透第一平坦化层160的第四数据接触孔DCT4连接到(例如，电连接到)第二数据连接电极DCE2。第一竖直电力线VVDL可以通过穿透第一平坦化层160的第三电力接触孔VCT3连接到(例如，电连接到)第一水平电力线HVDL。第三电力接触孔VCT3可以在第三方向DR3上与第二电力接触孔VCT2重叠。第三电力接触孔VCT3的面积可以大于第二电力接触孔VCT2的面积。
第一阳极连接电极ANDE1可以通过穿透第一平坦化层160的第二十接触孔CT20连接到(例如，电连接到)第七连接电极CCE7，并且可以通过穿透第一平坦化层160的第二十二接触孔CT22连接到(例如，电连接到)第八连接电极CCE8。第二电力连接电极VDCE可以通过穿透第一平坦化层160的第四电力接触孔VCT4连接到(例如，电连接到)第五连接电极CCE5。
第二平坦化层170可以设置在第二源极金属层上。第二平坦化层170可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层形成。第二平坦化层170可以被称为第五绝缘层。
第三源极金属层可以设置在第二平坦化层170上。第三源极金属层可以包括第三电力线VSL。
第三电力线VSL可以通过穿透第二平坦化层170的第五电力接触孔VCT5连接到(例如，电连接到)第二电力连接电极VDCE。第三源极金属层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第三平坦化层180可以设置在第三源极金属层上。第三平坦化层180可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层形成。第三平坦化层180可以被称为第六绝缘层。
包括阳极电极AND和阴极电极CSD的第四源极金属层可以设置在第三平坦化层180上。
例如，第四源极金属层还可以包括第二子电力线和第三子电力线。
第四源极金属层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
阳极电极AND可以与子像素RP、GP和BP中的每个对应。
阴极电极CSD可以与阳极电极AND中的每个间隔开，并且可以覆盖(例如，完全覆盖)子像素RP、GP和BP。
焊盘层可以设置在第四源极金属层的一部分上。焊盘层可以由诸如ITO或IZO的透明导电材料(TCO)制成。
焊盘层可以包括在阳极电极AND上的阳极焊盘ANDP和设置在阴极电极CSD的与阳极电极AND相邻的一部分上的阴极焊盘CSDP(参见图33)。
钝化层PAS可以设置在焊盘层上。钝化层PAS可以由氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层形成。钝化层PAS可以暴露像素电极AND的顶表面的一部分，而不覆盖像素电极AND的顶表面的该一部分。
发光元件EL可以设置在未被钝化层PAS覆盖的阳极焊盘ANDP和阴极焊盘CSDP上。
由导电粘合材料制成的阳极接触电极ANDC可以设置在阳极焊盘ANDP和发光元件EL之间。
如上面结合图4所描述的，在发光元件EL为倒装芯片型的情况下，由于台式结构，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间可能出现高度差。
由于第一接触电极CTE1和第二接触电极CTE2之间的高度差，在设置有发光元件EL的情况下，可能出现其中发光元件EL以倾斜状态设置的缺陷以及其中阳极电极AND和阴极电极CSD中的至少一个与发光元件EL断开连接的连接缺陷。例如，由于第一接触电极CTE1和阳极焊盘ANDP之间的阳极接触电极ANDC以及第二接触电极CTE2和阴极焊盘CSDP之间的阴极接触电极CSDC难以设置成平坦的，因此可能加剧或增加发光元件EL的布置缺陷。
为了防止布置缺陷，根据实施方式的显示面板100可以包括与阳极电极AND和阴极电极CSD中的至少一个对应的高度差补偿部分。
高度差补偿部分可以用于将阳极电极AND放置得比阴极电极CSD更靠近衬底SUB。由于高度差补偿部分，可以补偿发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差，并且因此可以减小或最小化发光元件EL的布置缺陷。
在下文中，将参考图33至图39描述高度差补偿部分的示例。
图33是示出沿着图18、图22和图23的线K-K'截取的显示面板的第一示例的示意性剖视图。
参考图33，根据第一示例的高度差补偿部分SHC可以包括与阳极电极AND对应并且可以穿透第三平坦化层180的校正孔CRH。
阳极电极AND可以设置在由校正孔CRH暴露的第二平坦化层170上。因此，由于校正孔CRH，阳极电极AND可以设置成比阴极电极CSD更靠近衬底SUB第三平坦化层180的厚度。
例如，由于校正孔CRH，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差可以由第三平坦化层180的厚度来补偿。因此，可以减小或最小化发光元件EL的布置缺陷。
图34是示出沿着图18、图22和图23的线K-K'截取的显示面板的第二示例的示意性剖视图。图35是示出根据第二示例的第一子像素的第三源极金属层的布局图。
参考图34，根据第二示例的高度差补偿部分SHC可以包括与阴极电极CSD对应并且由第三源极金属层形成在第二平坦化层170上的虚设图案层DMP。
阴极电极CSD可以(例如，在平面图中)与虚设图案层DMP重叠(例如，完全重叠)，并且第三平坦化层180插置在它们之间。
参考图35，虚设图案层DMP可以具有岛形状，并且可以是与第三电力线VSL和第二阳极连接电极ANDE2间隔开的岛形状图案层。虚设图案层DMP可以保持在浮置状态(例如，电浮置状态)下。
例如，阴极电极CSD可以比阳极电极AND更远地与衬底SUB间隔开由第三源极金属层形成的虚设图案层DMP的厚度。
例如，由于虚设图案层DMP，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差可以由第三源极金属层的厚度来补偿。因此，可以减小或最小化发光元件EL的布置缺陷。
图36是示出沿着图18、图22和图23的线K-K'截取的显示面板的第三示例的示意性剖视图。
参考图36，根据第三示例的高度差补偿部分SHC可以包括图33中所示的第一示例的校正孔CRH和图34中所示的第二示例的虚设图案层DMP。
为了方便描述，将省略对校正孔CRH和虚设图案层DMP的描述，因为它们是冗余的。
根据第三示例，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差可以由第三平坦化层180的厚度和第三源极金属层的厚度来补偿。因此，可以进一步减小或最小化发光元件EL的布置缺陷。
图37是示出沿着图18、图22和图23的线K-K'截取的显示面板的第四示例的示意性剖视图。
参考图37，根据第四示例的显示面板100除了它还包括设置在第二平坦化层170上的第一辅助无机绝缘层171之外，与图33中所示的第一示例相同。因此，为了方便描述，将省略其冗余描述。
由于第二平坦化层170上的第三源极金属层不包括与阳极电极AND重叠的图案，因此在设置穿透第三平坦化层180的校正孔CRH的工艺中，第二平坦化层170可以一起被图案化。因此，可能出现其中第一平坦化层160上的第二源极金属层通过校正孔CRH电连接到阳极电极AND的短路故障。
为了防止短路故障，第四示例的显示面板100可以包括覆盖第二平坦化层170的第一辅助无机绝缘层171。
包括第三电力线VSL和第二阳极连接电极ANDE2的第三源极金属层可以设置在第一辅助无机绝缘层171上。
例如，第一辅助无机绝缘层171的一部分可以被校正孔CRH暴露，并且阳极电极AND可以设置在通过校正孔CRH暴露的第一辅助无机绝缘层171上。
根据第四示例，可以防止由校正孔CRH的布置导致的阳极电极AND和第二源极金属层之间的短路故障。
图38是示出沿着图18、图22和图23的线K-K'截取的显示面板的第五示例的示意性剖视图。
参考图38，根据第五示例的显示面板100除了它还包括覆盖设置在第一平坦化层160上并且包括第j PWM数据线DLj、第一竖直电力线VVDL、第一PAM数据线RDL和第一阳极连接电极ANDE1的第二源极金属层的第二辅助无机绝缘层172以及校正孔CRH'可以穿透第三平坦化层180和第二平坦化层170之外，与图33中所示的第一示例相同。因此，为了方便描述，将省略其冗余描述。
根据第五示例，第二辅助无机绝缘层172可以设置在第一平坦化层160上的第二源极金属层与第二平坦化层170之间。
根据第五示例，校正孔CRH'可以穿透第三平坦化层180和第二平坦化层170，以暴露第二辅助无机绝缘层172的一部分。阳极电极AND可以设置在通过校正孔CRH'暴露的第二辅助无机绝缘层172上。
在校正孔CRH'不仅穿透第三平坦化层180而且穿透第二平坦化层170的情况下，由于第二源极金属层被第二辅助无机绝缘层172覆盖，因此可以防止由校正孔CRH'的布置导致的阳极电极AND和第二源极金属层之间的短路故障。
此外，由于第二辅助无机绝缘层172不会受到第二平坦化层170的图案化工艺的显著影响，因此可以减小或最小化在设置校正孔CRH'的情况下出现工艺误差的可能性。
例如，由于穿透第三平坦化层180和第二平坦化层170的校正孔CRH'，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差可以由第三平坦化层180的厚度和第二平坦化层170的厚度来补偿。因此，可以进一步减小或最小化发光元件EL的布置缺陷。
图39是示出沿着图18、图22和图23的线K-K'截取的显示面板的第六示例的示意性剖视图。
参考图39，根据第六示例的显示面板100除了校正孔CRH”仅穿透第二平坦化层170的一部分之外，可以与图38中所示的第五示例的显示面板100相同。因此，为了方便描述，将省略其冗余描述。
在图38中所示的第五示例中，校正孔CRH'可穿透第三平坦化层180和第二平坦化层170两者，以暴露第二辅助无机绝缘层172。
由于第二辅助无机绝缘层172的表面包括与第二源极金属层对应的不平度，因此设置在第二辅助无机绝缘层172上的阳极电极AND的表面也可以包括不平度。例如，由于阳极电极AND的表面的不平度，可能导致阳极接触电极ANDC和阳极电极AND之间的不良接触。
根据图39中所示的第六示例，由于校正孔CRH”仅穿透第二平坦化层170的一部分，因此阳极电极AND可以设置在第二平坦化层170的通过校正孔CRH”暴露的另一部分上。
由于在具有平坦表面的第二平坦化层170上执行图案化，因此第二平坦化层170的通过校正孔CRH”暴露的另一部分也可以具有平坦表面。
因此，由于阳极电极AND设置在平坦的第二平坦化层170的另一部分上以具有平坦表面，因此可以防止或最小化阳极接触电极ANDC与阳极电极AND之间的不良接触。
此外，根据第六示例，通过调节校正孔CRH”的深度以与发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差对应，可以进一步改善作为高度差补偿部分SHC的效果。
例如，图37中所示的第四示例、图38中所示的第五示例和图39中所示的第六示例可以修改成还包括图34和图35中所示的第二示例的虚设图案层DMP的结构。
例如，发光元件EL的第一接触电极CTE1和第二接触电极CTE2之间的高度差可以由校正孔CRH、CRH'、CRH”的深度以及第三源极金属层的厚度之和来补偿。因此，可以进一步减小或最小化发光元件EL的布置缺陷。
图40是示出根据实施方式的包括显示装置的拼接显示装置的示意性立体图。
参考图40，根据实施方式的拼接显示装置TD可以包括在第一方向DR1和第二方向DR2上并排布置的显示装置11、12、13和14以及在显示装置11、12、13和14之间的接缝SM。
例如，拼接显示装置TD可以包括第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14。
显示装置11、12、13和14可以布置成栅格形状。显示装置11、12、13和14可以布置成具有m(其中m是正整数)行和n(其中n是正整数)列的矩阵形式。例如，第一显示装置11和第二显示装置12可以在第一方向DR1上彼此相邻。第一显示装置11和第三显示装置13可以在第二方向DR2上彼此相邻。第三显示装置13和第四显示装置14可以在第一方向DR1上彼此相邻。第二显示装置12和第四显示装置14可以在第二方向DR2上彼此相邻。
然而，拼接显示装置TD中的显示装置11、12、13和14的数量和布置不限于图40中所示的数量和布置。拼接显示装置TD中的显示装置11、12、13和14的数量和布置可以由显示装置10和拼接显示装置TD的尺寸以及拼接显示装置TD的形状来确定。
显示装置11、12、13和14可以具有相同的尺寸，但实施方式不限于此。例如，显示装置11、12、13和14可以具有不同的尺寸。
显示装置11、12、13和14中的每个可以具有包括长边和短边的矩形形状。显示装置11、12、13和14可以设置成使得显示装置11、12、13和14的长边或短边可以彼此连接。显示装置11、12、13和14中的一些或全部可以设置在拼接显示装置TD的边缘处，并且可以形成拼接显示装置TD的边。显示装置11、12、13和14中的至少一个可以设置在拼接显示装置TD的至少一个拐角处，并且可以形成拼接显示装置TD的两个相邻边。显示装置11、12、13和14中的至少一个可以被其它显示装置围绕。
显示装置11、12、13和14中的每个可以与参考图1至图39描述的每个实施方式的显示装置10基本上相同。因此，为了方便描述，将省略对显示装置11、12、13和14中的每个的描述。
接缝SM可以包括联接构件或粘合构件。显示装置11、12、13和14可以通过接缝SM的联接构件或粘合构件彼此连接。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
图41是示出图40的区域L的示意性放大布局图。
参考图41，接缝SM在平面图中在拼接显示装置TD的其中第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14彼此相邻的中央区域中可以具有十字形状或加号的形状。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
第一显示装置11可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第一像素PX1，以显示图像。第二显示装置12可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第二像素PX2，以显示图像。第三显示装置13可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第三像素PX3，以显示图像。第四显示装置14可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第四像素PX4，以显示图像。
在第一方向DR1上相邻的第一像素PX1之间的最小距离可以被限定为第一水平分离距离GH1，并且在第一方向DR1上相邻的第二像素PX2之间的最小距离可以被限定为第二水平分离距离GH2。第一水平分离距离GH1和第二水平分离距离GH2可以基本上彼此相同。
接缝SM可以设置于在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间。在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间的最小距离GM12可以是第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1、第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2以及接缝SM在第一方向DR1上的宽度GSM1之和。
在第一方向DR1上相邻的第一像素PX1和第二像素PX2之间的最小距离GM12、第一水平分离距离GH1以及第二水平分离距离GH2可以基本上彼此相同。为此，第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1可以小于第一水平分离距离GH1，并且第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2可以小于第二水平分离距离GH2。例如，接缝SM在第一方向DR1上的宽度GSM1可以小于第一水平分离距离GH1或第二水平分离距离GH2。
在第一方向DR1上相邻的第三像素PX3之间的最小距离可以被限定为第三水平分离距离GH3，并且在第一方向DR1上相邻的第四像素PX4之间的最小距离可以被限定为第四水平分离距离GH4。第三水平分离距离GH3和第四水平分离距离GH4可以基本上彼此相同。
接缝SM可以设置于在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间。在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间的最小距离GM34可以是第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3、第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4以及接缝SM在第一方向DR1上的宽度GSM1之和。
在第一方向DR1上相邻的第三像素PX3和第四像素PX4之间的最小距离GM34、第三水平分离距离GH3以及第四水平分离距离GH4可以基本上彼此相同。为此，第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3可以小于第三水平分离距离GH3，并且第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4可以小于第四水平分离距离GH4。例如，接缝SM在第一方向DR1上的宽度GSM1可以小于第三水平分离距离GH3或第四水平分离距离GH4。
在第二方向DR2上相邻的第一像素PX1之间的最小距离可以被限定为第一竖直分离距离GV1，并且在第二方向DR2上相邻的第三像素PX3之间的最小距离可以被限定为第三竖直分离距离GV3。第一竖直分离距离GV1和第三竖直分离距离GV3可以基本上彼此相同。
接缝SM可以设置于在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间。在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间的最小距离GM13可以是第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1、第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3以及接缝SM在第二方向DR2上的宽度GSM2之和。
在第二方向DR2上相邻的第一像素PX1和第三像素PX3之间的最小距离GM13、第一竖直分离距离GV1以及第三竖直分离距离GV3可以基本上彼此相同。为此，第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1可以小于第一竖直分离距离GV1，并且第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3可以小于第三竖直分离距离GV3。例如，接缝SM在第二方向DR2上的宽度GSM2可以小于第一竖直分离距离GV1或第三竖直分离距离GV3。
在第二方向DR2上相邻的第二像素PX2之间的最小距离可以被限定为第二竖直分离距离GV2，并且在第二方向DR2上相邻的第四像素PX4之间的最小距离可以被限定为第四竖直分离距离GV4。第二竖直分离距离GV2和第四竖直分离距离GV4可以基本上彼此相同。
接缝SM可以设置于在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间。在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间的最小距离GM24可以是第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2、第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4以及接缝SM在第二方向DR2上的宽度GSM2之和。
在第二方向DR2上相邻的第二像素PX2和第四像素PX4之间的最小距离GM24、第二竖直分离距离GV2以及第四竖直分离距离GV4可以基本上彼此相同。为此，第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2可以小于第二竖直分离距离GV2，并且第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4可以小于第四竖直分离距离GV4。例如，接缝SM在第二方向DR2上的宽度GSM2可以小于第二竖直分离距离GV2或第四竖直分离距离GV4。
如图41中所示，为了防止在显示装置11、12、13和14上显示的图像之间识别出接缝SM，相邻显示装置的像素之间的最小距离可以与显示装置中的每个中的像素之间的最小距离基本上相同。
图42是示出沿着图41的线N-N'截取的拼接显示装置的示例的示意性剖视图。
参考图42，第一显示装置11可以包括第一显示模块DPM1和第一前覆盖件COV1。第二显示装置12可以包括第二显示模块DPM2和第二前覆盖件COV2。
第一显示模块DPM1和第二显示模块DPM2中的每个可以包括衬底SUB、薄膜晶体管层TFTL和发光元件层EML。由于已经参考图4以及图24至图32详细描述了薄膜晶体管层TFTL和发光元件层EML，因此为了方便描述，将省略其冗余描述。
衬底SUB可以包括其上设置有薄膜晶体管层TFTL的第一表面、与第一表面相对的第二表面以及设置在第一表面和第二表面之间的第一侧表面。第一表面可以是衬底SUB的前表面或顶表面，并且第二表面可以是衬底SUB的后表面或底表面。
例如，衬底SUB还可以包括设置在第一表面和第一侧表面之间以及第二表面和第一侧表面之间并且由倾斜表面形成的倒角表面。
薄膜晶体管层TFTL和发光元件层EML可以不设置在倒角表面上。由于第一侧表面的宽度由于倒角表面而减小，因此可以减小或最小化由第一显示装置11的衬底SUB和第二显示装置12的衬底SUB之间的碰撞导致的损坏。
倒角表面也可以设置在第一表面与除第一侧表面之外的其它侧表面中的每个之间以及在第二表面与除第一侧表面之外的其它侧表面中的每个之间。如图41中所示，在第一显示装置11和第二显示装置12在平面图中具有矩形形状的情况下，衬底SUB可以包括设置在第一表面与第二侧表面、第三侧表面和第四侧表面中的每个之间以及在第二表面与第二侧表面、第三侧表面和第四侧表面中的每个之间的倒角表面。
第一前覆盖件COV1可以与衬底SUB的倒角表面重叠。例如，第一前覆盖件COV1可以在第一方向DR1和第二方向DR2上比衬底SUB突出得多。因此，第一显示装置11的衬底SUB和第二显示装置12的衬底SUB之间的间隙GSUB可以大于第一前覆盖件COV1和第二前覆盖件COV2之间的间隙GCOV。例如，第四平坦化层190可以设置在第三平坦化层180上。
第一前覆盖件COV1和第二前覆盖件COV2中的每个可以包括粘合构件51、设置在粘合构件51上的光透射率控制层52以及设置在光透射率控制层52上的防眩光层53。
第一前覆盖件COV1的粘合构件51用于将第一显示模块DPM1的发光元件层EML附接到第一前覆盖件COV1。
第二前覆盖件COV2的粘合构件51用于将第二显示模块DPM2的发光元件层EML附接到第二前覆盖件COV2。
粘合构件51可以是能够透射光的透明粘合构件。例如，粘合构件51可以是光学透明粘合膜或光学透明树脂。
防眩光层53可以设计成漫反射外部光，以便防止由于外部光原样反射而使图像的可见性劣化。因此，由于防眩光层53，可以增加在第一显示装置11和第二显示装置12上显示的图像的对比度。
光透射率控制层52可以设计成减小外部光或从第一显示模块DPM1和第二显示模块DPM2反射的光的透射率。因此，可以防止在第一显示模块DPM1的衬底SUB和第二显示模块DPM2的衬底SUB之间的间隙GSUB被从外部视觉地识别。
防眩光层53可以实现为偏振片，并且光透射率控制层52可以实现为相位延迟层，但实施方式不限于此。
图43是示出图40的区域M的示意性放大布局图。
图43示出了设置在第一显示装置11的上侧上的焊盘PAD和第一像素PX1。
参考图43，焊盘PAD可以设置在第一显示装置11的上边缘处。在第一显示装置11的PWM数据线DL在第二方向DR2上延伸的情况下，焊盘PAD可以设置在第一显示装置11的上边缘和下边缘处。在另一示例中，在第一显示装置11的PWM数据线DL在第一方向DR1上延伸的情况下，焊盘PAD可以设置在第一显示装置11的左边缘和右边缘处。
焊盘PAD中的每个可以连接到(例如，电连接到)PWM数据线DL。在另一示例中，焊盘PAD可以形成为PWM数据线DL的一部分。
例如，焊盘PAD中的每个可以连接到侧线SSL(参见图44)。侧线SSL可以设置在衬底SUB的侧表面和底表面(或后表面)上。侧线SSL可以连接到(例如，电连接到)衬底SUB的底表面上的连接线CCL(参见图44)。
图44是示出沿着图43的线O-O'截取的拼接显示装置的示例的示意性剖视图。
参考图44，焊盘PAD可以由第二层间绝缘层142上的PWM数据线DL的一部分形成。
在另一示例中，焊盘PAD可以由设置在PWM数据线DL的一部分上的导电图案形成。
在另一示例中，焊盘PAD可以由设置在覆盖PWM数据线DL的绝缘层上的导电图案形成，并且通过穿透绝缘层的孔与PWM数据线DL的一部分接触。
在设置有由单独的导电图案制成的焊盘PAD的情况下，焊盘PAD可以暴露而不被平坦化层或其它绝缘层覆盖。焊盘PAD、阳极电极AND和阴极电极CSD可以包括相同的材料。焊盘PAD可以包括具有高反射率的金属材料，诸如铝(Al)和钛(Ti)的堆叠结构(Ti/Al/Ti)、Al和ITO的堆叠结构(ITO/Al/ITO)、APC合金、APC合金和ITO的堆叠结构(ITO/APC/ITO)等。
第一数据金属层可以包括PWM数据线DL。PWM数据线DL可以设置在第二层间绝缘层142上。例如，PWM数据线DL和第一连接电极CCE1可以设置在相同的层上并包括相同的材料。
连接线CCL可以设置在衬底SUB的底表面上。连接线CCL可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
下部平坦化层INS1可以设置在连接线CCL的一部分上。下部平坦化层INS1可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层形成。
下部绝缘层INS2可以设置在下部平坦化层INS1上。下部绝缘层INS2可以由例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成。
侧线SSL可以设置在衬底SUB的底表面边缘、侧表面和顶表面边缘处。侧线SSL的一端可以连接到连接线CCL。侧线SSL的所述一端可以与连接线CCL的侧表面和底表面接触。侧线SSL的另一端可以连接到焊盘PAD或PWM数据线DL。侧线SSL的另一端可以通过穿透钝化层PAS的接触孔连接到焊盘PAD或PWM数据线DL。
侧线SSL可以设置在衬底SUB的侧表面、缓冲层BF的侧表面、栅极绝缘层130的侧表面、第一层间绝缘层141的侧表面和第二层间绝缘层142的侧表面上。
柔性膜FPCB可以设置在下部绝缘层INS2的底表面上。柔性膜FPCB可以通过穿透下部平坦化层INS1和下部绝缘层INS2的孔以及导电粘合构件CAM连接到连接线CCL。用于向PWM数据线DL供应数据电压的源极驱动电路可以设置在柔性膜FPCB的底表面上。导电粘合构件CAM可以是各向异性导电膜或各向异性导电膏。
如图43和图44中所示，在第一显示装置11中，设置在衬底SUB下方的柔性膜FPCB的源极驱动电路可以通过连接线CCL、侧线SSL和焊盘PAD连接到PWM数据线DL。例如，由于源极驱动电路设置在衬底SUB下方，因此可以从衬底SUB的上部去除非显示区域NDA，使得即使在衬底SUB的边缘处也可以形成像素PX。
图45是示出根据实施方式的拼接显示装置的框图。
图45示出了第一显示装置11和主机系统HOST。
参考图45，根据实施方式的拼接显示装置TD可以连接到主机系统HOST。
主机系统HOST可以实现为电视系统、家庭影院系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、移动电话系统和平板中的任何一个。
用户的命令可以以各种格式输入到主机系统HOST。例如，通过用户的触摸输入的命令可以输入到主机系统HOST。在另一示例中，通过遥控器的键盘输入或按钮输入的用户的命令可以输入到主机系统HOST。
主机系统HOST可以从外部接收与原始图像对应的原始视频数据。主机系统HOST可以根据显示装置的数量划分原始视频数据。例如，响应于第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14，主机系统HOST可以将原始视频数据划分成与第一图像对应的第一视频数据、与第二图像对应的第二视频数据、与第三图像对应的第三视频数据和与第四图像对应的第四视频数据。主机系统HOST可以将第一视频数据传送到第一显示装置11、将第二视频数据传送到第二显示装置12、将第三视频数据传送到第三显示装置13以及将第四视频数据传送到第四显示装置14。
第一显示装置11可以根据第一视频数据显示第一图像，第二显示装置12可以根据第二视频数据显示第二图像，第三显示装置13可以根据第三视频数据显示第三图像，并且第四显示装置14可以根据第四视频数据显示第四图像。因此，用户可以观看其中显示在第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14上的第一图像至第四图像被组合的原始图像。
第一显示装置11可以包括广播调谐单元510、信号处理单元520、显示单元530、扬声器540、用户输入单元550、诸如硬盘驱动器(HDD)的存储单元560、网络通信单元570、用户接口(UI)生成单元580和控制单元590。
广播调谐单元510可以在控制单元590的控制下调谐信道频率(例如，预定的信道频率)，以通过天线接收相应信道的广播信号。广播调谐单元510可以包括信道检测模块和RF解调模块。
由广播调谐单元510解调的广播信号可以由信号处理单元520处理并输出到显示单元530和扬声器540。例如，信号处理单元520可以包括解复用器521、视频解码器522、视频处理器523、音频解码器524和附加数据处理器525。
解复用器521可以将解调的广播信号分离成视频信号、音频信号和附加数据。视频信号、音频信号和附加数据可以分别由视频解码器522、音频解码器524和附加数据处理器525恢复。在传送广播信号的情况下，视频解码器522、音频解码器524和附加数据处理器525可以以与编码格式对应的解码格式来恢复它们。
例如，解码的视频信号可以由视频处理器523转换以适合满足显示单元530的输出标准的竖直频率、分辨率、纵横比等，并且解码的音频信号可以输出到扬声器540。
显示单元530可以包括在其上显示图像的显示面板100和控制显示面板100的驱动的面板驱动器。由于已经参考图4等描述了显示面板100和面板驱动器的详细框图，因此为了方便描述，将省略其冗余描述。
用户输入单元550可以接收由主机系统HOST传送的信号。用户输入单元550可以向用户提供由主机系统HOST传送的信道的选择和与其它显示装置通信相关的命令的选择以及与用户界面(UI)菜单的选择和操作相关的数据，并且可以向用户提供用于输入的数据的输入方法。
存储单元560可以存储包括OS程序的各种软件程序、记录的广播程序、视频、照片和其它数据，并且可以形成为诸如硬盘或非易失性存储器的存储介质。
网络通信单元570可以用于与主机系统HOST和其它显示装置短距离通信，并且可以用包括可以实现移动通信、数据通信、蓝牙、RF、以太网等的天线图案层的通信模块来实现。
网络通信单元570可以在根据技术标准或通信方法(例如，全球移动通信系统(GSM)、码分多址(CDMA)、CDMA2000、优化的增强型语音数据或仅增强型语音数据(EV-DO)、宽带CDMA(WCDMA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、高级长期演进(LTE-A)、5G等)构建的移动通信网络上向/从基站、外部终端和服务器中的至少一个传送/接收无线信号，用于通过稍后将描述的天线图案层进行移动通信。
网络通信单元570可以通过稍后将描述的天线图案层在根据无线因特网技术的通信网络中传送或接收无线信号。无线因特网技术的示例包括无线LAN(WLAN)、无线保真(Wi-Fi)、Wi-Fi直连、数字生活网络联盟(DLNA)、无线宽带(WiBro)、全球微波接入互操作性(WiMAX)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、高级长期演进(LTE-A)等。天线图案层可以根据包括甚至上面没有列出的因特网技术的无线因特网技术中的至少一种来传送和接收数据。
UI生成单元580可以生成用于与主机系统HOST和其它显示装置通信的UI菜单，并且可以通过算法代码和屏上显示(OSD)IC来实现。用于与主机系统HOST和其它显示装置通信的UI菜单可以是用于指定用于通信的对应数字TV并选择所期望的功能的菜单。
控制单元590可以负责第一显示装置11的总体控制以及主机系统HOST和第二显示装置12、第三显示装置13和第四显示装置14的通信控制。控制单元590可以由其中存储用于控制的相应算法代码并且执行存储的算法代码的微控制器单元(MCU)来实现。
响应于用户输入单元550的输入和选择，控制单元590可以控制通过网络通信单元570向主机系统HOST和第二显示装置12、第三显示装置13和第四显示装置14传送相应的控制命令和数据。在控制单元590从主机系统HOST和第二显示装置12、第三显示装置13和第四显示装置14接收控制命令(例如，预定的控制命令)和数据的情况下，控制单元590可以根据相应的控制命令执行操作。
第二显示装置12的框图、第三显示装置13的框图和第四显示装置14的框图可以与参考图45描述的第一显示装置11的框图基本上相同，并且因此为了方便描述，将省略其描述。
然而，本公开的方面不限于本文中阐述的方面。通过参考权利要求(其功能等同物包括在本公开中)，本公开的以上和其它方面对于本公开所属领域中的普通技术人员将变得更加明显。

Claims (10)

1.一种显示装置，其特征在于，包括：
衬底；
有源层，设置在所述衬底上；
栅极绝缘层，覆盖所述有源层；
第一栅极金属层，设置在所述栅极绝缘层上；
第一绝缘层，覆盖所述第一栅极金属层；
第二栅极金属层，设置在所述第一绝缘层上；
第二绝缘层，覆盖所述第二栅极金属层；
第一源极金属层，设置在所述第二绝缘层上；
第一平坦化层，覆盖所述第一源极金属层；
第二源极金属层，设置在所述第一平坦化层上；
第二平坦化层，覆盖所述第二源极金属层；
第三源极金属层，设置在所述第二平坦化层上；
第三平坦化层，覆盖所述第三源极金属层；以及
第四源极金属层，设置在所述第三平坦化层上，其中，
所述第四源极金属层包括多个阳极电极和与所述多个阳极电极中的每个间隔开的阴极电极，所述多个阳极电极分别连接到所述显示装置的多个子像素，所述阴极电极连接到所述多个子像素，以及
所述多个阳极电极中的每个通过高度差补偿部分设置成比所述阴极电极更靠近所述衬底。
2.根据权利要求1所述的显示装置，其特征在于，还包括：
发光元件，设置在所述多个阳极电极中的每个和所述阴极电极上，其中，
所述发光元件为倒装芯片型。
3.根据权利要求2所述的显示装置，其特征在于，
所述高度差补偿部分包括与所述多个阳极电极中的每个重叠并且穿透所述第三平坦化层的校正孔，以及
所述多个阳极电极中的每个设置在通过所述校正孔暴露的所述第二平坦化层上。
4.根据权利要求3所述的显示装置，其特征在于，
所述高度差补偿部分还包括具有岛形状的虚设图案层，所述虚设图案层与所述阴极电极重叠并且由所述第三源极金属层形成。
5.根据权利要求3所述的显示装置，其特征在于，还包括：
第一辅助无机绝缘层，覆盖所述第二平坦化层，其中，
所述第三源极金属层设置在所述第一辅助无机绝缘层上。
6.根据权利要求3所述的显示装置，其特征在于，还包括：
第二辅助无机绝缘层，覆盖所述第二源极金属层，其中，
所述第二平坦化层设置在所述第二辅助无机绝缘层上。
7.根据权利要求6所述的显示装置，其特征在于，
所述校正孔穿透所述第二平坦化层并且暴露所述第二辅助无机绝缘层的一部分，以及
所述多个阳极电极中的每个设置在所述第二辅助无机绝缘层的暴露的所述一部分上。
8.根据权利要求7所述的显示装置，其特征在于，
所述高度差补偿部分还包括具有岛形状的虚设图案层，所述虚设图案层与所述阴极电极重叠并且由所述第三源极金属层形成。
9.根据权利要求6所述的显示装置，其特征在于，
所述校正孔穿透所述第二平坦化层的一部分，以及
所述多个阳极电极中的每个设置在所述第二平坦化层的通过所述校正孔暴露的另一部分上。
10.根据权利要求2所述的显示装置，其特征在于，还包括：
阳极焊盘，连接到所述多个子像素中的每个并且设置在所述多个阳极电极中的每个上；以及
阴极焊盘，连接到所述多个子像素中的每个并且设置在所述阴极电极上，其中，
所述阳极焊盘通过阳极接触电极连接到所述发光元件的第一接触电极，以及
所述阴极焊盘通过阴极接触电极连接到所述发光元件的第二接触电极。
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