CN219371030U - 显示装置和包括其的拼接显示装置 - Google Patents

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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract

本公开涉及显示装置和包括其的拼接显示装置。显示装置包括：阳极电极，分别与子像素对应；阴极电极，分别与子像素对应并且分别与阳极电极间隔开；阴极线，电连接到阴极电极；阳极焊盘，在平面图中分别与多个阳极电极重叠；阴极焊盘，在平面图中分别与多个阴极电极重叠；以及阴极线焊盘，在平面图中与阴极线的至少一部分重叠。

Description

显示装置和包括其的拼接显示装置
相关申请的交叉引用
本申请要求于2022年1月26日在韩国知识产权局(KIPO)提交的第10-2022-0011623号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文中。
技术领域
本公开涉及显示装置和包括其的拼接显示装置。
背景技术
随着面向信息的社会的发展，对用于以各种方式显示图像的显示装置提出了更多的需求。显示装置可以是诸如液晶显示器、场发射显示器和发光显示器的平板显示装置。
发光显示装置可以包括有机发光显示装置或发光二极管显示装置，有机发光显示装置包括有机发光二极管作为发光元件，发光二极管显示装置包括诸如无机发光二极管的发光二极管(LED)作为发光元件。在有机发光显示装置的情况下，通过调节施加到有机发光二极管的驱动电流的大小来调节有机发光二极管的光的亮度或灰度。然而，由于从无机发光二极管发射的光的波长根据驱动电流而变化，因此在无机发光二极管以与有机发光二极管相同的方式被驱动的情况下，图像质量可能劣化。
实用新型内容
本公开的方面提供能够减少发光元件的短路故障的显示装置。
应当注意，本公开的目的不限于上面描述的目的，并且本公开的其它目的对于本领域中的技术人员将从以下描述中显而易见。
根据实施方式，显示装置包括布置在显示区域中的多个子像素，该显示装置包括：有源层，设置在衬底上；栅极绝缘层，在平面图中与有源层重叠；第一层间绝缘层，在平面图中与设置在栅极绝缘层上的第一导电层重叠；第二层间绝缘层，在平面图中与设置在第一层间绝缘层上的第二导电层重叠；第一平坦化层，在平面图中与设置在第二层间绝缘层上的第三导电层重叠；第二平坦化层，在平面图中与设置在第一平坦化层上的第四导电层重叠；第三平坦化层，在平面图中与设置在第二平坦化层上的第五导电层重叠；第六导电层，设置在第三平坦化层上；以及第七导电层，设置在第六导电层的至少一部分上。第六导电层包括：多个阳极电极，分别与多个子像素对应；多个阴极电极，分别与多个子像素对应并且分别与多个阳极电极间隔开；以及阴极线，电连接到多个阴极电极。第七导电层包括：多个阳极焊盘，在平面图中分别与多个阳极电极重叠；多个阴极焊盘，在平面图中分别与多个阴极电极重叠；以及阴极线焊盘，在平面图中与阴极线的至少一部分重叠。
在多个子像素中，多个阳极焊盘可以分别设置在阳极电极上，在平面图中分别与多个阳极电极的顶表面和侧表面重叠，并且与第三平坦化层接触，以及多个阴极焊盘可以分别设置在多个阴极电极上，在平面图中分别与多个阴极电极的顶表面和侧表面重叠，并且与第三平坦化层接触。
在多个子像素中的每个中，阴极线焊盘在平面图中可以与阴极线的面对多个阳极电极中的相应一个以及多个阴极电极中的相应一个的边缘重叠。
阴极线焊盘可以设置在阴极线的边缘上，在平面图中与阴极线的边缘的顶表面和侧表面重叠，并且与第三平坦化层接触。
在多个子像素中的每个中，阴极线焊盘可以与多个阳极焊盘中的相应一个间隔开，对应于阴极线与多个阳极电极和多个阴极电极中的相应一个之间的边界，并且与多个阴极焊盘中的相应一个的边缘的至少一部分一起形成闭环形状。
多个子像素中的在一方向上相邻的子像素的多个阳极电极和多个阴极电极可以在所述一方向上并排布置。
阴极线焊盘可以对应于多个子像素中的每个。在所述一方向上相邻的子像素的阴极线焊盘可以彼此间隔开。
显示装置还可以包括多个像素，该多个像素各自包括多个子像素中的在所述一方向上彼此相邻的两个或更多个子像素。阴极线焊盘可以与多个像素中的每个对应，并且还设置在多个像素中的每个的两个或更多个子像素之间的边界处。在所述一方向上相邻并且与像素中的不同像素对应的子像素的阴极线焊盘可以彼此间隔开。
阴极线焊盘可以与在所述一方向上相邻的子像素对应，并且还可以设置于在所述一方向上相邻的子像素之间的边界处。
阴极线焊盘在平面图中可以与阴极线的整个区域重叠。
多个阳极焊盘、多个阴极焊盘和阴极线焊盘中的每个可以延伸到第三平坦化层上。
显示装置还可以包括：扫描写入线，扫描写入信号施加到扫描写入线；扫描初始化线，扫描初始化信号施加到扫描初始化线；扫频信号线，扫频信号施加到扫频信号线；第一数据线，第一数据电压施加到第一数据线；以及第二数据线，第二数据电压施加到第二数据线。多个子像素中的每个可以电连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线。多个子像素中的每个可以包括：第一像素驱动器，响应于第一数据线的第一数据电压生成控制电流；第二像素驱动器，响应于第二数据线的第二数据电压生成施加到多个阳极电极中的相应一个的驱动电流；以及第三像素驱动器，响应于第一像素驱动器的控制电流控制其中驱动电流施加到多个阳极电极中的相应一个的周期。第一像素驱动器可以包括：第一晶体管，响应于第一数据电压生成控制电流；第二晶体管，响应于扫描写入信号将第一数据线的第一数据电压施加到第一晶体管的第一电极；第三晶体管，响应于扫描初始化信号将初始化电压线的初始化电压施加到第一晶体管的栅电极；第四晶体管，响应于扫描写入信号连接第一晶体管的栅电极和第二电极；以及第一电容器，设置在扫频信号线与第一晶体管的栅电极之间。
显示装置还可以包括：第一电力线，第一电力电压施加到第一电力线；第二电力线，第二电力电压施加到第二电力线；第一发射线，第一发射信号施加到第一发射线；以及扫描控制线，扫描控制信号施加到扫描控制线。第一像素驱动器还可以包括：第五晶体管，响应于第一发射信号将第一电力线电连接到第一晶体管的第一电极；第六晶体管，响应于第一发射信号将第一晶体管的第二电极电连接到第一节点；以及第七晶体管，响应于扫描控制信号将扫频信号线电连接到栅极截止电压线，栅极截止电压施加到栅极截止电压线。
第二像素驱动器可以包括：第八晶体管，响应于第二数据电压生成驱动电流；第九晶体管，响应于扫描写入信号将第二数据线的第二数据电压施加到第八晶体管的第一电极；第十晶体管，响应于扫描初始化信号将初始化电压线的初始化电压施加到第八晶体管的栅电极；以及第十一晶体管，响应于扫描写入信号电连接第八晶体管的栅电极和第二电极。
第二像素驱动器还包括：第十二晶体管，响应于第一发射信号将第二电力线电连接到第二节点；第十三晶体管，响应于第一发射信号将第二电力线电连接到第九晶体管的第一电极；第十四晶体管，响应于扫描控制信号将第一电力线电连接到第二节点；以及第二电容器，设置在第八晶体管的栅电极与第二节点之间。
第三像素驱动器包括：第十五晶体管，包括电连接到第一节点的栅电极；第十六晶体管，响应于扫描控制信号将第一节点电连接到初始化电压线；第十七晶体管，响应于第二发射信号将第十五晶体管的第一电极电连接到发光元件的第一电极；第十八晶体管，响应于扫描控制信号将发光元件的第一电极电连接到初始化电压线；以及第三电容器，设置在第一节点和初始化电压线之间。
显示装置还可以包括：测试信号线，测试信号施加到测试信号线；以及第三电力线，第三电力电压施加到第三电力线。第三像素驱动器还可以包括第十九晶体管，该第十九晶体管响应于测试信号将发光元件的第一电极电连接到第三电力线。阴极线可以电连接到第三电力线。
有源层可以包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管中的每个的沟道、源电极和漏电极。第一导电层可以包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管中的每个的栅电极；以及第一电容器电极、第三电容器电极和第五电容器电极，它们分别是第一电容器、第二电容器和第三电容器的第一部分。第二导电层可以包括第二电容器电极、第四电容器电极和第六电容器电极，它们分别是第一电容器、第二电容器和第三电容器的第二部分。
第三导电层可以包括初始化电压线、扫描初始化线、扫描写入线、第一发射线、第二发射线、第一水平电力线、扫频信号线、栅极截止电压线、扫描控制线、测试信号线和第三电力辅助线，其中第一电力电压施加到第一水平电力线，第三电力电压施加到第三电力辅助线。第四导电层可以包括第一数据线、第一竖直电力线、第二数据线和第一阳极连接电极，其中第一电力电压施加到第一竖直电力线。第一阳极连接电极可以电连接到第十七晶体管的漏电极和第十八晶体管的漏电极。
第五导电层可以包括：第三电力线；以及第二阳极连接电极，电连接到第一阳极连接电极。
显示装置还可以包括：钝化层，设置在第三平坦化层上，并且在平面图中与多个阳极焊盘中的每个的边缘、多个阴极焊盘中的每个的边缘、阴极线焊盘和阴极线重叠。在多个子像素中的每个中，多个阳极焊盘中的相应一个可以通过阳极接触电极电连接到发光元件的第一接触电极，并且多个阴极焊盘中的相应一个可以通过阴极接触电极电连接到发光元件的第二接触电极。
根据实施方式的显示装置包括：多个阳极电极，分别与多个子像素对应；多个阴极电极，分别与多个子像素对应并且与多个阳极电极间隔开；阴极线，连接到多个阴极电极；多个阳极焊盘，分别覆盖多个阳极电极；多个阴极焊盘，分别覆盖多个阴极电极；以及阴极线焊盘，覆盖阴极线的至少一部分。
在多个子像素中的每个中，阳极焊盘覆盖阳极电极的顶表面和侧表面，阴极焊盘覆盖阴极电极的顶表面和侧表面，并且阴极线焊盘覆盖阴极线的分别面对阳极电极和阴极电极的边缘的顶表面和侧表面。
因此，阳极电极的侧表面、阴极电极的侧表面和阴极线的边缘的侧表面不暴露于用于布置阳极焊盘、阴极焊盘和阴极线焊盘的图案化工艺，并且不会发生变形成底切结构。因此，可以防止由于底切结构导致的钝化层的分离，这使得能够防止发光元件的短路故障。
然而，本公开的效果不限于前面提及的效果，并且各种其它效果包括在说明书中。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的以上和其它方面和特征将变得更加显而易见，在附图中：
图1是示出根据实施方式的显示装置的示意性平面图；
图2是示出图1的像素的示例的示意性平面图；
图3是示出图1的像素的另一示例的示意性平面图；
图4是示出沿着图2的线A-A'截取的显示装置的示例的示意性剖视图；
图5是示出根据实施方式的显示装置的示意性框图；
图6是示出根据实施方式的第一子像素的等效电路的示意图；
图7(a)至图7(c)分别展示了示出根据实施方式的响应于驱动电流从第一子像素的发光元件发射的光的波长、从第二子像素的发光元件发射的光的波长以及从第三子像素的发光元件发射的光的波长的曲线图；
图8(a)至图8(c)分别展示了示出根据实施方式的响应于驱动电流的第一子像素的发光元件的发光效率、第二子像素的发光元件的发光效率以及第三子像素的发光元件的发光效率的曲线图；
图9示意性地示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的示例；
图10示意性地示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的另一示例；
图11是示出根据实施方式的在第N帧周期中施加到设置在第k行线至第(k+5)行线上的子像素的扫描初始化信号、扫描写入信号、扫描控制信号、PWM发射信号、PAM发射信号和扫频信号的示意性波形图；
图12是示出根据实施方式的在第N帧周期中施加到设置在第k行线上的子像素中的每个的第k扫描初始化信号、第k扫描写入信号、第k扫描控制信号、第k PWM发射信号、第kPAM发射信号和第k扫频信号、第三节点的电压以及其中驱动电流施加到发光元件的周期的示意性波形图；
图13是示出根据实施方式的在第五周期和第六周期期间的第k扫频信号、第一晶体管的栅电极的电压、第一晶体管的导通时序和第十五晶体管的导通时序的示意性时序图；
图14至图17是第一子像素的等效电路的示意图，示出了在图12的第一周期、第二周期、第三周期、第五周期和第六周期期间第一子像素的操作；
图18是示出根据实施方式的第一子像素的有源层、第一导电层、第二导电层、第三导电层和第四导电层的示意性布局图；
图19是详细示出图18的区域I的示意性放大布局图；
图20是详细示出图18的区域II的示意性放大布局图；
图21是详细示出图18的区域III的示意性放大布局图；
图22是示出图18中所示的第一子像素的第五导电层的示例的示意性布局图；
图23是示出图18中所示的第一子像素的第六导电层的示例的示意性布局图；
图24是示出图18中所示的第一子像素的第七导电层的示例的示意性布局图；
图25是示出沿着图18的线B-B'截取的显示面板的示例的示意性剖视图；
图26是示出沿着图18的线C-C'截取的显示面板的示例的示意性剖视图；
图27是示出沿着图18的线D-D'截取的显示面板的示例的示意性剖视图；
图28是示出沿着图18的线E-E'截取的显示面板的示例的示意性剖视图；
图29是示出沿着图18的线F-F'截取的显示面板的示例的示意性剖视图；
图30是示出沿着图18的线G-G'截取的显示面板的示例的示意性剖视图；
图31是示出沿着图18的线H-H'截取的显示面板的示例的示意性剖视图；
图32是示出沿着图18的线I-I'截取的显示面板的示例的示意性剖视图；
图33是示出沿着图18的线J-J'截取的显示面板的示例的示意性剖视图；
图34和图35是示出沿着图18、图22和图24的线K-K'截取的显示面板的示例的示意性剖视图；
图36是示出沿着图18、图22和图24的线K-K'截取的显示面板的另一示例的示意性剖视图；
图37是示出根据第一实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图；
图38是示出根据第二实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图；
图39是示出根据第三实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图；
图40是示出根据第四实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图；
图41是示出根据实施方式的包括多个显示装置的拼接显示装置的示意性平面图；
图42是详细示出图41的区域L的示意性放大布局图；
图43是示出沿着图42的线N-N'截取的拼接显示装置的示例的示意性剖视图；
图44是详细示出图41的区域M的示意性放大布局图；
图45是示出沿着图44的线O-O'截取的拼接显示装置的示例的示意性剖视图；以及
图46是示出根据实施方式的拼接显示装置的示意性框图。
具体实施方式
现在将在下文中参考附图更充分地描述实施方式。然而，实施方式可以以不同的形式提供，并且不应被解释为限制。在整个本公开中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，可以夸大层和区域的厚度。
为了描述本公开的实施方式，可以不提供与描述不相关联的部分中的一些。
还将理解的是，当层被称为“在”另一层或衬底“上”时，它可以直接在所述另一层或衬底上，或者也可以存在居间层。相反，当元件被称为“直接”在另一元件“上”时，可以不存在居间元件。
当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到或直接联接到所述另一元件或层，或者可以存在居间元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。
此外，短语“在平面图中”意指从上方观察对象部分，并且短语“在剖视图中”意指从侧面观察通过竖直切割对象部分而截取的示意性剖面。术语“重叠”或“重叠的”意指第一对象可以在第二对象上方或下方，或者在第二对象的一侧，并且反之亦然。另外，术语“重叠”可以包括层、叠层、面对(face)或面对(facing)、遍及…延伸、覆盖或部分覆盖或者如本领域中的普通技术人员将领会和理解的任何其它合适的术语。表述“不重叠”可以包括诸如“远离”或“与…并排设置”或“偏移”的含义以及如本领域中的普通技术人员将领会和理解的任何其它合适的等同物。术语“面对(face)”和“面对(facing)”可以意指第一对象可以与第二对象直接相对或间接相对。在其中第三对象介于第一对象和第二对象之间的情况下，第一对象和第二对象可以被理解为彼此间接相对，尽管仍然彼此面对。
为了便于描述，可以在本文中使用空间相对术语“下方”、“下面”、“下部”、“上方”、“上部”等来描述如附图中所示的一个元件或组件与另一元件或组件之间的关系。将理解的是，除了附图中描绘的定向之外，空间相对术语旨在还包括装置在使用或操作中的不同定向。例如，在附图中所示的装置被翻转的情况下，位于另一装置“下方”或“下面”的装置可以被放置在另一装置“上方”。因此，说明性术语“下方”可以包括下部位置和上部位置两者。装置也可以在其它方向上定向，并且因此空间相对术语可以根据定向而被不同地解释。
当元件被称为“连接”或“联接”到另一元件时，该元件可以“直接连接”或“直接联接”到另一元件，或者在它们之间插置有一个或多个居间元件的情况下“电连接”或“电联接”到另一元件。还将理解的是，当使用术语“包括”、“包括有”、“具有(has)”、“具有(have)”、“具有(having)”、“包含”和/或“包含有”时，它们可以指定所阐述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开，或者为了方便对元件进行描述和说明。例如，当在说明书中讨论“第一元件”时，它可以被称为“第二元件”或“第三元件”，并且在不背离本文中的教导的情况下，“第二元件”和“第三元件”可以以类似的方式命名。
如本文中所使用的，“约”或“近似”包括所述值以及在如由本领域中的普通技术人员在考虑所讨论的测量和与特定量的测量相关联的误差(例如，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可以意指在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。
在说明书和权利要求中，出于其含义和解释的目的，术语“和/或”旨在包括术语“和”及“或”的任何组合。例如，“A和/或B”可以理解为意指“A、B、或A和B”。术语“和”及“或”可以以结合或分开的含义使用，并且可以理解为等同于“和/或”。在说明书和权利要求中，出于其含义和解释的目的，短语“…中的至少一个”旨在包括“从…的组中选择的至少一个”的含义。例如，“A和B中的至少一个”可以理解为意指“A、B、或A和B”。
除非另外限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的技术人员所通常理解的相同的含义。还将理解的是，术语(诸如在常用字典中限定的术语)应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且除非在说明书中清楚地限定，否则将不以理想化或过于形式化的含义进行解释。
在下文中，将参考附图描述实施方式。
图1是示出根据实施方式的显示装置的示意性平面图。图2是示出图1的像素的示例的示意性平面图。图3是示出图1的像素的另一示例的示意性平面图。
参考图1，包括平坦的显示面板100的显示装置10是用于显示移动图像或静止图像的装置。显示装置10可以用作诸如电视、膝上型计算机、监视器、广告牌和物联网(IoT)装置的各种装置以及诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC)的便携式电子装置的显示屏。
在平面图中，显示面板100可以形成为矩形形状，该矩形形状具有在第一方向DR1上的长边和在与第一方向DR1交叉的第二方向DR2上的短边。由在第一方向DR1上的长边和在第二方向DR2上的短边相交而形成的角可以是圆化的以具有曲率(例如，预定的或可选择的曲率)，或者可以是直角的。显示面板100的平面形状不限于矩形形状，并且可以形成为另一多边形形状、圆形形状或椭圆形形状。显示面板100可以形成为平坦的，但是本公开不限于此。例如，显示面板100可以包括形成在左端和右端处并且具有曲率或变化的曲率的曲化部分。显示面板100可以形成为柔性的，使得它可以是曲化的、弯曲的、折叠的或卷曲的。
显示面板100还可以包括像素PX、在第一方向DR1上延伸的扫描线以及在第二方向DR2上延伸的数据线，以显示图像。像素PX可以在第一方向DR1和第二方向DR2上以矩阵形式布置。
如图2和图3中所示，像素PX中的每个可以包括子像素RP、GP和BP。图2和图3示出了像素PX中的每个包括三个子像素RP、GP和BP，例如第一子像素RP、第二子像素GP和第三子像素BP，但是本公开的实施方式不限于此。
第一子像素RP、第二子像素GP和第三子像素BP可以连接到数据线中的任何一个和扫描线中的至少一个。
第一子像素RP、第二子像素GP和第三子像素BP中的每个在平面图中可以具有矩形形状、正方形形状或菱形形状。
例如，如图2中所示，在平面图中，第一子像素RP、第二子像素GP和第三子像素BP中的每个可以具有矩形形状，该矩形形状具有在第一方向DR1上的短边和在第二方向DR2上的长边。
作为另一示例，如图3中所示，在平面图中，第一子像素RP、第二子像素GP和第三子像素BP中的每个可以具有包括在第一方向DR1和第二方向DR2上具有相同长度的边的正方形形状或菱形形状。
如图2中所示，第一子像素RP、第二子像素GP和第三子像素BP可以布置在第一方向DR1上。作为另一示例，第二子像素GP和第三子像素BP中的一个和第一子像素RP可以布置在第一方向DR1上，并且第二子像素GP和第三子像素BP中的另一个和第一子像素RP可以布置在第二方向DR2上。
例如，如图3中所示，第一子像素RP和第二子像素GP可以布置在第一方向DR1上，并且第一子像素RP和第三子像素BP可以布置在第二方向DR2上。
作为另一示例，第一子像素RP和第三子像素BP中的一个和第二子像素GP可以布置在第一方向DR1上，并且第一子像素RP和第三子像素BP中的另一个和第二子像素GP可以布置在第二方向DR2上。作为另一示例，第一子像素RP和第二子像素GP中的一个和第三子像素BP可以布置在第一方向DR1上，并且第一子像素RP和第二子像素GP中的另一个和第三子像素BP可以布置在第二方向DR2上。
第一子像素RP可以发射第一光，第二子像素GP可以发射颜色与第一光的颜色不同的第二光，并且第三子像素BP可以发射颜色与第一光和第二光的颜色不同的第三光。
例如，第一光可以是红色波长带的光，第二光可以是绿色波长带的光，并且第三光可以是蓝色波长带的光。红色波长带可以是约600nm至约750nm，绿色波长带可以是约480nm至约560nm，并且蓝色波长带可以是约370nm至约460nm，但是本公开的实施方式不限于此。
第一子像素RP、第二子像素GP和第三子像素BP中的每个可以包括具有无机半导体的无机发光元件，作为发射光的发光元件。例如，无机发光元件可以是倒装芯片型微型发光二极管(LED)，但是本公开的实施方式不限于此。
如图2和图3中所示，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积可以基本上相同，但是本公开的实施方式不限于此。第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的至少一个可以不同于它们中的另一个。作为另一示例，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的任何两个可以基本上相同，并且它们中的另一个可以不同于这两个。作为另一示例，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积可以彼此不同。
图4是示出沿着图2的线A-A'截取的显示装置的示例的示意性剖视图。
参考图4，薄膜晶体管层TFTL可以设置在衬底SUB上。薄膜晶体管层TFTL可以是其中形成有薄膜晶体管(TFT)的层。稍后将详细描述薄膜晶体管层TFTL。
衬底SUB可以是用于支承显示装置10的构件。衬底SUB可以是由玻璃制成的刚性衬底。作为另一示例，衬底SUB可以是可以弯曲、折叠或卷曲的柔性衬底。在此情况下，衬底SUB可以包括诸如聚合物树脂(诸如聚酰亚胺(PI))的绝缘材料。
发光元件层EML可以设置在薄膜晶体管层TFTL上。
发光元件层EML包括阳极电极AND、阴极电极CTD和发光元件EL。
发光元件层EML还可以包括设置在发光元件EL和阳极电极AND之间的阳极接触电极ANDC以及设置在发光元件EL和阴极电极CTD之间的阴极接触电极CTDC。
发光元件EL中的每个可以包括基础衬底BSUB、n型半导体NSEM、有源层MQW、p型半导体PSEM、第一接触电极CTE1和第二接触电极CTE2。
基础衬底BSUB可以是蓝宝石衬底，但是本说明书的实施方式不限于此。
n型半导体NSEM可以设置在基础衬底BSUB的表面上。例如，n型半导体NSEM可以设置在基础衬底BSUB的底表面上。n型半导体NSEM可以由掺杂有诸如Si、Ge、Se或Sn的n型导电掺杂剂的GaN形成。
有源层MQW可以设置在n型半导体NSEM的表面的一部分上。有源层MQW可以包括具有单量子阱结构或多量子阱结构的材料。在有源层MQW包含具有多量子阱结构的材料的情况下，有源层MQW可以具有其中阱层和势垒层彼此交替层叠的结构。阱层可以由InGaN形成，并且势垒层可以由GaN或AlGaN形成，但是本公开不限于此。作为另一示例，有源层MQW可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料彼此交替堆叠的结构，并且可以根据发射的光的波长带包括其它III族至V族半导体材料。
p型半导体PSEM可以设置在有源层MQW的表面上。p型半导体PSEM可以由掺杂有诸如Mg、Zn、Ca或Ba的p型导电掺杂剂的GaN形成。
第一接触电极CTE1可以设置在p型半导体PSEM上，并且第二接触电极CTE2可以设置在n型半导体NSEM的表面的另一部分上。n型半导体NSEM的表面的其上设置有第二接触电极CTE2的另一部分可以与n型半导体NSEM的表面的其上设置有有源层MQW的所述一部分分开布置。
第一接触电极CTE1和阳极电极AND可以通过阳极接触电极ANDC彼此接合。
第二接触电极CTE2和阴极电极CTD可以通过阴极接触电极CTDC彼此接合。
阳极接触电极ANDC和阴极接触电极CTDC可以是诸如各向异性导电膜(ACF)或各向异性导电膏(ACP)的导电粘合构件。
作为另一示例，发光元件EL可以不包括阳极接触电极ANDC和阴极接触电极CTDC。替代地，第一接触电极CTE1和阳极电极AND以及第二接触电极CTE2和阴极电极CTD可以通过焊接工艺接合。
发光元件EL可以是倒装芯片型微型LED。
倒装芯片型的发光元件EL包括设置在p型半导体PSEM上的第一接触电极CTE1、以及设置在通过部分去除有源层MQW和p型半导体PSEM而暴露的n型半导体NSEM上的第二接触电极CTE2。例如，倒装芯片型的发光元件EL具有其中第一接触电极CTE1比第二接触电极CTE2突出得多的台式结构。
因此，根据实施方式的显示面板100可以包括用于校正第一接触电极CTE1和第二接触电极CTE2之间的台阶的台阶校正结构。
例如，如图4中所示，台阶校正结构可以包括穿透薄膜晶体管层TFTL的最上有机层的至少一部分的校正孔。
第一子像素RP、第二子像素GP和第三子像素BP中的每个包括连接到阳极电极AND和阴极电极CTD的发光元件EL。阳极电极AND与子像素RP、GP和BP中的每个对应，并且因此可以被称为像素电极。此外，阴极电极CTD公共地与子像素RP、GP和BP对应，并且因此可以被称为公共电极。
阳极电极AND和阴极电极CTD可以由具有高反射率的金属材料形成，诸如铝(Al)和钛(Ti)的堆叠结构(Ti/Al/Ti)、Al和氧化铟锡(ITO)的堆叠结构(ITO/Al/ITO)、APC合金、APC合金和ITO的堆叠结构(ITO/APC/ITO)等。APC合金是银(Ag)、钯(Pd)和铜(Cu)的合金。
发光元件EL在第一方向DR1上、第二方向DR2上和第三方向DR3上的长度可以各自为几μm至几百μm。例如，发光元件EL在第一方向DR1上、第二方向DR2上和第三方向DR3上的长度可以各自为约100μm或更小。然而，实施方式不限于此。
发光元件EL可以通过在诸如硅晶片的半导体衬底上生长而形成。发光元件EL中的每个可以直接从硅晶片转移到衬底SUB的阳极电极AND和阴极电极CTD上。作为另一示例，发光元件EL中的每个可以通过使用静电头的静电方法或使用诸如聚二甲基硅氧烷(PDMS)或硅树脂的弹性聚合物材料作为转移衬底的压模方法转移到衬底SUB的阳极电极AND和阴极电极CTD上。
发光元件层EML还可以包括覆盖阳极电极AND和阴极电极CTD的边缘(或与之重叠)的钝化层PAS。
例如，钝化层PAS可以形成为诸如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层(或由诸如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机层形成)。
图5是示出根据实施方式的显示装置的示意性框图。
参考图5，根据实施方式的显示装置10包括显示面板100、扫描驱动器110、源驱动器200、时序控制器300和电力供应部分400。
显示面板100的显示区域DA可以包括用于显示图像的子像素RP、GP和BP、连接到子像素RP、GP和BP的扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、脉冲宽度调制(PWM)发射线PWEL、脉冲幅度调制(PAM)发射线PAEL、PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL。
扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL可以在第一方向DR1上延伸，并且可以设置在与第一方向DR1相交的第二方向DR2上。PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸，并且可以设置在第一方向DR1上。第一PAM数据线RDL可以彼此电连接，第二PAM数据线GDL可以彼此电连接，并且第三PAM数据线BDL可以彼此电连接。
子像素RP、GP和BP可以包括发射第一光的第一子像素RP、发射第二光的第二子像素GP和发射第三光的第三子像素BP。第一光指示红色波长带的光，第二光指示绿色波长带的光，并且第三光指示蓝色波长带的光。例如，第一光的主峰值波长可以在约600nm至约750nm的范围内，第二光的主峰值波长可以在约480nm至约560nm的范围内，并且第三光的主峰值波长可以在约370nm至约460nm的范围内。
子像素RP、GP和BP中的每个可以连接到扫描写入线GWL中的任何一个、扫描初始化线GIL中的任何一个、扫描控制线GCL中的任何一个、扫频信号线SWPL中的任何一个、PWM发射线PWEL中的任何一个以及PAM发射线PAEL中的任何一个。此外，第一子像素RP中的每个可以连接到PWM数据线DL中的任何一个和第一PAM数据线RDL中的任何一个。此外，第二子像素GP中的每个可以连接到PWM数据线DL中的任何一个和第二PAM数据线GDL中的任何一个。此外，第三子像素BP中的每个可以连接到PWM数据线DL中的任何一个和第三PAM数据线BDL中的任何一个。
在显示面板100的非显示区域NDA中，可以设置用于向扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL施加信号的扫描驱动器110。尽管图5示出了扫描驱动器110设置在显示面板100的在第一方向DR1上的边缘处，但是本公开不限于此。扫描驱动器110可以设置在显示面板100的在第二方向DR2上的边缘处。
扫描驱动器110可以包括第一扫描信号驱动器111、第二扫描信号驱动器112、扫频信号驱动器113和发射信号驱动器114。
第一扫描信号驱动器111可以从时序控制器300接收第一扫描驱动控制信号GDCS1。第一扫描信号驱动器111可以响应于第一扫描驱动控制信号GDCS1将扫描初始化信号输出到扫描初始化线GIL，并且可以将扫描写入信号输出到扫描写入线GWL。例如，第一扫描信号驱动器111可以输出扫描信号，例如扫描初始化信号和扫描写入信号。
第二扫描信号驱动器112可以从时序控制器300接收第二扫描驱动控制信号GDCS2。第二扫描信号驱动器112可以响应于第二扫描驱动控制信号GDCS2将扫描控制信号输出到扫描控制线GCL。
扫频信号驱动器113可以从时序控制器300接收第一发射控制信号ECS1和扫频控制信号SWCS。扫频信号驱动器113可以响应于第一发射控制信号ECS1将PWM发射信号输出到PWM发射线PWEL，并且可以将扫频信号输出到扫频信号线SWPL。例如，扫频信号驱动器113可以输出PWM发射信号和扫频信号。
发射信号驱动器(或发射信号输出部分)114可以从时序控制器300接收第二发射控制信号ECS2。发射信号驱动器114可以响应于第二发射控制信号ECS2将PAM发射信号输出到PAM发射线PAEL。
时序控制器300接收数字视频数据DATA和时序信号TS。时序控制器300可以响应于时序信号TS生成用于控制扫描驱动器110的操作时序的扫描时序控制信号STCS。扫描时序控制信号STCS可以生成第一扫描驱动控制信号GDCS1、第二扫描驱动控制信号GDCS2、第一发射控制信号ECS1、第二发射控制信号ECS2和扫频控制信号SWCS。此外，时序控制器300可以生成用于控制源驱动器200的操作时序的源控制信号DCS。
时序控制器300将第一扫描驱动控制信号GDCS1、第二扫描驱动控制信号GDCS2、第一发射控制信号ECS1、第二发射控制信号ECS2和扫频控制信号SWCS输出到扫描驱动器110。时序控制器300将数字视频数据DATA和源控制信号DCS输出到源驱动器200。
源驱动器200将数字视频数据DATA转换成模拟PWM数据电压，并将模拟PWM数据电压输出到PWM数据线DL。因此，可以通过扫描驱动器110的扫描写入信号来选择子像素RP、GP和BP，并且PWM数据电压可以供应到所选择的子像素RP、GP和BP。
电力供应部分400可以将第一PAM数据电压公共地输出到第一PAM数据线RDL，将第二PAM数据电压公共地输出到第二PAM数据线GDL，并且将第三PAM数据电压公共地输出到第三PAM数据线BDL。此外，电力供应部分400可以生成电力电压并将它们输出到显示面板100。
电力供应部分400可以将第一电力电压VDD1、第二电力电压VDD2、第三电力电压VSS、初始化电压VINT、栅极导通电压VGL和栅极截止电压VGH输出到显示面板100。第一电力电压VDD1和第二电力电压VDD2可以是用于驱动子像素RP、GP和BP中的每个的发光元件EL的高电位驱动电压。初始化电压VINT可以是用于驱动子像素RP、GP和BP中的每个的发光元件EL的低电位驱动电压。初始化电压VINT和栅极截止电压VGH可以施加到子像素RP、GP和BP中的每个，并且栅极导通电压VGL和栅极截止电压VGH可以施加到扫描驱动器110。
源驱动器200、时序控制器300和电力供应部分400中的每个可以形成为集成电路。此外，源驱动器200可以形成为集成电路。
图6是示出根据实施方式的第一子像素的等效电路的示意图。
参考图6，根据实施方式的第一子像素RP可以连接到第k(k是正整数)扫描写入线GWLk、第k扫描初始化线GILk、第k扫描控制线GCLk、第k扫频信号线SWPLk、第k PWM发射线PWELk和第k PAM发射线PAELk。此外，第一子像素RP可以连接到第j PWM数据线DLj和第一PAM数据线RDL。此外，第一子像素RP可以连接到第一电力电压VDD1施加到其的第一电力线VDL1、第二电力电压VDD2施加到其的第二电力线VDL2、第三电力电压VSS施加到其的第三电力线VSL、初始化电压VINT施加到其的初始化电压线VIL、以及栅极截止电压VGH施加到其的栅极截止电压线VGHL。为了简化描述，第j PWM数据线DLj可以被称为第一数据线，并且第一PAM数据线RDL可以被称为第二数据线，以及第k PWM发射线PWELk可以被称为第一发射线，并且第k PAM发射线PAELk可以被称为第二发射线。
第一子像素RP可以包括发光元件EL、第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3。
第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3彼此连接，并且发光元件EL响应于由第二像素驱动器PDU2生成的驱动电流Ids发射光。
发光元件EL可以设置在第十七晶体管T17和第三电力线VSL之间。发光元件EL的第一电极可以连接到第十七晶体管T17的第二电极，并且其第二电极可以连接到第三电力线VSL。发光元件EL的第一电极可以是阳极电极(例如，像素电极)，并且其第二电极可以是阴极电极(例如，公共电极)。发光元件EL可以是包括第一电极、第二电极和设置在第一电极和第二电极之间的无机半导体的无机发光元件。例如，发光元件EL可以是形成为无机半导体的微型发光二极管，但是不限于此。
第一像素驱动器PDU1响应于第j PWM数据线DLj的第j PWM数据电压生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压。由于可以通过第一像素驱动器PDU1的控制电流Ic来调节流过发光元件EL的驱动电流Ids的脉冲宽度，所以第一像素驱动器PDU1可以是用于对流过发光元件EL的驱动电流Ids执行脉冲宽度调制的脉冲宽度调制(PWM)部分。
第一像素驱动器PDU1可以包括第一晶体管T1至第七晶体管T7以及第一电容器(或第一像素电容器)PC1。
第一晶体管T1响应于施加到其栅电极的第j PWM数据电压来控制在第二电极和第一电极之间流动的控制电流Ic。
第二晶体管T2由第k扫描写入线GWLk的第k扫描写入信号导通，以将第j PWM数据线DLj的第j PWM数据电压供应到第一晶体管T1的第一电极。第二晶体管T2的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第j PWM数据线DLj，并且其第二电极可以连接到第一晶体管T1的第一电极。
第三晶体管T3由第k扫描初始化线GILk的第k扫描初始化信号导通，以将初始化电压线VIL连接到第一晶体管T1的栅电极。因此，在第三晶体管T3的导通周期期间，第一晶体管T1的栅电极可以放电到初始化电压线VIL的初始化电压VINT。第k扫描初始化信号的栅极导通电压VGL可以不同于初始化电压线VIL的初始化电压VINT。特别地，由于栅极导通电压VGL和初始化电压VINT之间的差电压大于第三晶体管T3的阈值电压，因此即使在初始化电压VINT施加到第一晶体管T1的栅电极之后，第三晶体管T3也可以稳定地导通。因此，在第三晶体管T3导通的情况下，不管第三晶体管T3的阈值电压如何，初始化电压VINT都可以稳定地施加到第一晶体管T1的栅电极。
第三晶体管T3可以包括串联连接的晶体管。例如，第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。因此，能够防止第一晶体管T1的栅电极的电压通过第三晶体管T3泄漏。第一子晶体管T31的栅电极可以连接到第k扫描初始化线GILk，其第一电极可以连接到第一晶体管T1的栅电极，并且其第二电极可以连接到第二子晶体管T32的第一电极。第二子晶体管T32的栅电极可以连接到第k扫描初始化线GILk，其第一电极可以连接到第一子晶体管T31的第二电极，并且其第二电极可以连接到初始化电压线VIL。
第四晶体管T4由第k扫描写入线GWLk的第k扫描写入信号导通，以连接第一晶体管T1的栅电极和第二电极。因此，在第四晶体管T4的导通周期期间，第一晶体管T1可以作为二极管操作。
第四晶体管T4可以包括串联连接的晶体管。例如，第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。因此，能够防止第一晶体管T1的栅电极的电压通过第四晶体管T4泄漏。第三子晶体管T41的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第一晶体管T1的第二电极，并且其第二电极可以连接到第四子晶体管T42的第一电极。第四子晶体管T42的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第三子晶体管T41的第二电极，并且其第二电极可以连接到第一晶体管T1的栅电极。
第五晶体管T5由第k PWM发射线PWELk的第k PWM发射信号导通，以将第一晶体管T1的第一电极连接到第一电力线VDL1。第五晶体管T5的栅电极可以连接到第k PWM发射线PWELk，其第一电极可以连接到第一电力线VDL1，并且其第二电极可以连接到第一晶体管T1的第一电极。
第六晶体管T6由第k PWM发射线PWELk的第k PWM发射信号导通，以将第一晶体管T1的第二电极连接到第三像素驱动器PDU3的第三节点N3。第六晶体管T6的栅电极可以连接到第k PWM发射线PWELk，其第一电极可以连接到第一晶体管T1的第二电极，并且其第二电极可以连接到第三像素驱动器PDU3的第三节点N3。
第七晶体管T7由第k扫描控制线GCLk的第k扫描控制信号导通，以将栅极截止电压线VGHL的栅极截止电压VGH供应到与第k扫频信号线SWPLk连接的第一节点N1。因此，在其中初始化电压VINT施加到第一晶体管T1的栅电极的周期和其中对第j PWM数据线DLj的第jPWM数据电压和第一晶体管T1的阈值电压Vth1编程的周期期间，能够通过第一电容器PC1防止第一晶体管T1的栅电极的电压变化反映到第k扫频信号线SWPLk的第k扫频信号中。第七晶体管T7的栅电极可以连接到第k扫描控制线GCLk，其第一电极可以连接到栅极截止电压线VGHL，并且其第二电极可以连接到第一节点N1。
第一电容器PC1可以设置在第一晶体管T1的栅电极与第一节点N1之间。第一电容器PC1的一电极可以连接到第一晶体管T1的栅电极，并且其另一电极可以连接到第一节点N1。
第一节点N1可以是第k扫频信号线SWPLk、第七晶体管T7的第二电极和第一电容器PC1的另一电极的接触点。
第二像素驱动器PDU2响应于第一PAM数据线RDL的第一PAM数据电压生成施加到发光元件EL的驱动电流Ids。第二像素驱动器PDU2可以是用于执行脉冲幅度调制的脉冲幅度调制(PAM)部分。第二像素驱动器PDU2可以是用于响应于第一PAM数据电压生成恒定驱动电流Ids的恒定电流生成器。
此外，不管第一子像素RP的亮度如何，第一子像素RP中的每个的第二像素驱动器PDU2可以接收相同的第一PAM数据电压，以生成相同的驱动电流Ids。类似地，不管第二子像素GP的亮度如何，第二子像素GP中的每个的第二像素驱动器PDU2可以接收相同的第二PAM数据电压，以生成相同的驱动电流Ids。不管第三子像素BP的亮度如何，第三子像素BP中的每个的第三像素驱动器PDU3可以接收相同的第三PAM数据电压，以生成相同的驱动电流Ids。
第二像素驱动器PDU2可以包括第八晶体管T8至第十四晶体管T14以及第二电容器(或第二像素电容器)PC2。
第八晶体管T8响应于施加到其栅电极的电压控制流到发光元件EL的驱动电流Ids。
第九晶体管T9由第k扫描写入线GWLk的第k扫描写入信号导通，以将第一PAM数据线RDL的第一PAM数据电压供应到第八晶体管T8的第一电极。第九晶体管T9的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第一PAM数据线RDL，并且其第二电极可以连接到第八晶体管T8的第一电极。
第十晶体管T10由第k扫描初始化线GILk的第k扫描初始化信号导通，以将初始化电压线VIL连接到第八晶体管T8的栅电极。因此，在第十晶体管T10的导通周期期间，第八晶体管T8的栅电极可以放电到初始化电压线VIL的初始化电压VINT。第k扫描初始化信号的栅极导通电压VGL可以不同于初始化电压线VIL的初始化电压VINT。特别地，由于栅极导通电压VGL和初始化电压VINT之间的差电压大于第十晶体管T10的阈值电压，因此即使在初始化电压VINT施加到第八晶体管T8的栅电极之后，第十晶体管T10也可以稳定地导通。因此，在第十晶体管T10导通的情况下，不管第十晶体管T10的阈值电压如何，初始化电压VINT都可以稳定地施加到第八晶体管T8的栅电极。
第十晶体管T10可以包括串联连接的晶体管。例如，第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。因此，可以防止第八晶体管T8的栅电极的电压通过第十晶体管T10泄漏。第五子晶体管T101的栅电极可以连接到第k扫描初始化线GILk，其第一电极可以连接到第八晶体管T8的栅电极，并且其第二电极可以连接到第六子晶体管T102的第一电极。第六子晶体管T102的栅电极可以连接到第k扫描初始化线GILk，其第一电极可以连接到第五子晶体管T101的第二电极，并且其第二电极可以连接到初始化电压线VIL。
第十一晶体管T11由第k扫描写入线GWLk的第k扫描写入信号导通，以连接第八晶体管T8的栅电极和第二电极。因此，在第十一晶体管T11的导通周期期间，第八晶体管T8可以作为二极管操作。
第十一晶体管T11可以包括串联连接的晶体管。例如，第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。因此，能够防止第八晶体管T8的栅电极的电压通过第十一晶体管T11泄漏。第七子晶体管T111的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第八晶体管T8的第二电极，并且其第二电极可以连接到第八子晶体管T112的第一电极。第八子晶体管T112的栅电极可以连接到第k扫描写入线GWLk，其第一电极可以连接到第七子晶体管T111的第二电极，并且其第二电极可以连接到第八晶体管T8的栅电极。
第十二晶体管T12由第k PWM发射线PWELk的第k PWM发射信号导通，以将第八晶体管T8的第一电极连接到第二电力线VDL2。第十二晶体管T12的栅电极可以连接到第k PWM发射线PWELk，其第一电极可以连接到第二电力线VDL2，并且其第二电极可以连接到第八晶体管T8的第一电极。
第十三晶体管T13由第k扫描控制线GCLk的第k扫描控制信号导通，以将第一电力线VDL1连接到第二节点N2。第十三晶体管T13的栅电极可以连接到第k扫描控制线GCLk，其第一电极可以连接到第一电力线VDL1，并且其第二电极可以连接到第二节点N2。
第十四晶体管T14由第k PWM发射线PWELk的第k PWM发射信号导通，以将第二电力线VDL2连接到第二节点N2。因此，在第十四晶体管T14导通的情况下，第二电力线VDL2的第二电力电压VDD2可以供应到第二节点N2。第十四晶体管T14的栅电极可以连接到第k PWM发射线PWELk，其第一电极可以连接到第二电力线VDL2，并且其第二电极可以连接到第二节点N2。
第二电容器PC2可以设置在第八晶体管T8的栅电极与第二节点N2之间。第二电容器PC2的一电极可以连接到第八晶体管T8的栅电极，并且其另一电极可以连接到第二节点N2。
第二节点N2可以是第十三晶体管T13的第二电极、第十四晶体管T14的第二电极和第二电容器PC2的另一电极的接触点。
第三像素驱动器PDU3响应于第三节点N3的电压调节其中驱动电流Ids施加到发光元件EL的周期。
第三像素驱动器PDU3可以包括第十五晶体管T15至第十九晶体管T19以及第三电容器(或第三像素电容器)PC3。
第十五晶体管T15根据第三节点N3的电压导通或截止。在第十五晶体管T15导通的情况下，第八晶体管T8的驱动电流Ids可以供应到发光元件EL，并且在第十五晶体管T15截止的情况下，第八晶体管T8的驱动电流Ids可以不供应到发光元件EL。因此，第十五晶体管T15的导通周期可以与发光元件EL的发射周期基本上相同。第十五晶体管T15的栅电极可以连接到第三节点N3，其第一电极可以连接到第八晶体管T8的第二电极，并且其第二电极可以连接到第十七晶体管T17的第一电极。
第十六晶体管T16由第k扫描控制线GCLk的第k扫描控制信号导通，以将初始化电压线VIL连接到第三节点N3。因此，在第十六晶体管T16的导通周期期间，第三节点N3可以放电到初始化电压线VIL的初始化电压VINT。
第十六晶体管T16可以包括串联连接的晶体管。例如，第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。因此，能够防止第三节点N3的电压通过第十六晶体管T16泄漏。第九子晶体管T161的栅电极可以连接到第k扫描控制线GCLk，其第一电极可以连接到第三节点N3，并且其第二电极可以连接到第十子晶体管T162的第一电极。第十子晶体管T162的栅电极可以连接到第k扫描控制线GCLk，其第一电极可以连接到第九子晶体管T161的第二电极，并且其第二电极可以连接到初始化电压线VIL。
第十七晶体管T17由第k PAM发射线PAELk的第k PAM发射信号导通，以将第十五晶体管T15的第二电极连接到发光元件EL的第一电极。第十七晶体管T17的栅电极可以连接到第k PAM发射线PAELk，其第一电极可以连接到第十五晶体管T15的第二电极，并且其第二电极可以连接到发光元件EL的第一电极。
第十八晶体管T18由第k扫描控制线GCLk的第k扫描控制信号导通，以将初始化电压线VIL连接到发光元件EL的第一电极。因此，在第十八晶体管T18的导通周期期间，发光元件EL的第一电极可以放电到初始化电压线VIL的初始化电压VINT。第十八晶体管T18的栅电极可以连接到第k扫描控制线GCLk，其第一电极可以连接到发光元件EL的第一电极，并且其第二电极可以连接到初始化电压线VIL。
第十九晶体管T19由测试信号线TSTL的测试信号导通，以将发光元件EL的第一电极连接到第三电力线VSL。第十九晶体管T19的栅电极可以连接到测试信号线TSTL，其第一电极可以连接到发光元件EL的第一电极，并且其第二电极可以连接到第三电力线VSL。
第三电容器PC3可以设置在第三节点N3和初始化电压线VIL之间。第三电容器PC3的一电极可以连接到第三节点N3，并且其另一电极可以连接到初始化电压线VIL。
第三节点N3可以是第六晶体管T6的第二电极、第十五晶体管T15的栅电极、第九子晶体管T161的第一电极和第三电容器PC3的所述一电极的接触点。
第一晶体管T1至第十九晶体管T19中的每个的第一电极和第二电极中的任何一个可以是源电极，并且另一个可以是漏电极。第一晶体管T1至第十九晶体管T19中的每个的有源层可以由多晶硅、非晶硅和氧化物半导体中的任何一个形成。在第一晶体管T1至第十九晶体管T19中的每个的有源层是多晶硅的情况下，其可以通过低温多晶硅(LTPS)工艺形成。
此外，尽管图6示出了第一晶体管T1至第十九晶体管T19中的每个形成为P型金属氧化物半导体场效应晶体管(MOSFET)，但是本说明书的实施方式不限于此。例如，第一晶体管T1至第十九晶体管T19中的每个可以形成为N型MOSFET，或者第一晶体管T1至第十九晶体管T19中的至少一部分可以形成为N型MOSFET。
作为另一示例，为了通过阻挡泄漏电流来改善发光元件EL的黑色显示能力，在第一子像素RP中，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112可以形成为N型MOSFET。第四晶体管T4的第三子晶体管T41的栅电极和第四子晶体管T42的栅电极以及第十一晶体管T11的第七子晶体管T111的栅电极和第八子晶体管T112的栅电极可以连接到第k扫描写入线GWLk。第k扫描初始化信号和第k扫描写入信号可以具有由栅极截止电压VGH生成的脉冲。此外，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112的有源层可以由氧化物半导体形成，并且其它晶体管的有源层可以由多晶硅形成。
作为另一示例，第三晶体管T3的第一子晶体管T31和第二子晶体管T32中的任何一个可以形成为N型MOSFET，并且另一个可以形成为P型MOSFET。在第三晶体管T3的第一子晶体管T31和第二子晶体管T32中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
作为另一示例，第四晶体管T4的第三子晶体管T41和第四子晶体管T42中的任何一个可以形成为N型MOSFET，并且另一个可以形成为P型MOSFET。在第四晶体管T4的第三子晶体管T41和第四子晶体管T42中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
作为另一示例，第十晶体管T10的第五子晶体管T101和第六子晶体管T102中的任何一个可以形成为N型MOSFET，并且另一个可以形成为P型MOSFET。在第十晶体管T10的第五子晶体管T101和第六子晶体管T102中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
作为另一示例，第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中的任何一个可以形成为N型MOSFET，并且另一个可以形成为P型MOSFET。在第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中，形成为N型MOSFET的晶体管的有源层可以由氧化物半导体形成，并且形成为P型MOSFET的晶体管的有源层可以由多晶硅形成。
根据实施方式的第二子像素GP和第三子像素BP可以与参考图6描述的第一子像素RP基本上相同。因此，将省略对根据实施方式的第二子像素GP和第三子像素BP的描述。
图7(a)至图7(c)分别展示了示出根据实施方式的响应于驱动电流从第一子像素的发光元件发射的光的波长、从第二子像素的发光元件发射的光的波长以及从第三子像素的发光元件发射的光的波长的曲线图。
图7(a)示出了在第一子像素RP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第一子像素RP的发光元件EL的驱动电流Ids，从第一子像素RP的发光元件EL发射的光的波长。
图7(b)示出了在第二子像素GP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第二子像素GP的发光元件EL的驱动电流Ids，从第二子像素GP的发光元件EL发射的光的波长。
图7(c)示出了在第三子像素BP的发光元件EL包括无机材料(例如，GaN)的情况下，响应于施加到第三子像素BP的发光元件EL的驱动电流Ids，从第三子像素BP的发光元件EL发射的光的波长。
在图7(a)至图7(c)的曲线图中的每个中，水平轴表示驱动电流Ids，并且竖直轴表示从发光元件EL发射的光的波长。
参考图7(a)至图7(c)，在施加到第一子像素RP的发光元件EL的驱动电流Ids为约1μA至约300μA的情况下，从第一子像素RP的发光元件EL发射的光的波长恒定在约618nm处。随着施加到第一子像素RP的发光元件EL的驱动电流Ids从约300μA增加到约1000μA，从第一子像素RP的发光元件EL发射的光的波长从约618nm增加到约620nm。
随着施加到第二子像素GP的发光元件EL的驱动电流Ids从约1μA增加到约1000μA，从第二子像素GP的发光元件EL发射的光的波长从约536nm减小到约520nm。
随着施加到第三子像素BP的发光元件EL的驱动电流Ids从约1μA增加到约1000μA，从第三子像素BP的发光元件EL发射的光的波长从约464nm减小到约461nm。
总之，即使在驱动电流Ids改变的情况下，从第一子像素RP的发光元件EL发射的光的波长和从第三子像素BP的发光元件EL发射的光的波长也几乎不改变。相反，从第二子像素GP的发光元件EL发射的光的波长与驱动电流Ids成反比。因此，在调节施加到第二子像素GP的发光元件EL的驱动电流Ids的情况下，可以改变从第二子像素GP的发光元件EL发射的光的波长，并且可以改变由显示面板100显示的图像的颜色坐标。
图8(a)至图8(c)分别展示了示出根据实施方式的响应于驱动电流的第一子像素的发光元件的发光效率、第二子像素的发光元件的发光效率以及第三子像素的发光元件的发光效率的曲线图。
图8(a)示出了在第一子像素RP的发光元件EL由无机材料形成的情况下，响应于施加到第一子像素RP的发光元件EL的驱动电流Ids，第一子像素RP的发光元件EL的发光效率。
图8(b)示出了在第二子像素GP的发光元件EL由无机材料形成的情况下，响应于施加到第二子像素GP的发光元件EL的驱动电流Ids，第二子像素GP的发光元件EL的发光效率。
图8(c)示出了在第三子像素BP的发光元件EL由无机材料形成的情况下，响应于施加到第三子像素BP的发光元件EL的驱动电流Ids，第三子像素BP的发光元件EL的发光效率。
参考图8(a)至图8(c)，在施加到第一子像素RP的发光元件EL的驱动电流Ids为约10μA的情况下，第一子像素RP的发光元件EL的发光效率为约8.5cd/A。在施加到第一子像素RP的发光元件EL的驱动电流Ids为约50μA的情况下，第一子像素RP的发光元件EL的发光效率为约18cd/A。例如，在施加到第一子像素RP的发光元件EL的驱动电流Ids为约50μA的情况下，与当驱动电流Ids为约10μA时相比，发光效率提高约2.1倍。
在施加到第二子像素GP的发光元件EL的驱动电流Ids为约10μA的情况下，第二子像素GP的发光元件EL的发光效率为约72cd/A。在施加到第二子像素GP的发光元件EL的驱动电流Ids为约50μA的情况下，第二子像素GP的发光元件EL的发光效率为约80cd/A。例如，在施加到第二子像素GP的发光元件EL的驱动电流Ids为约50μA的情况下，与驱动电流Ids为约10μA时相比，发光效率提高约1.1倍。
在施加到第三子像素BP的发光元件EL的驱动电流Ids为约10μA的情况下，第三子像素BP的发光元件EL的发光效率为约13.2cd/A。在施加到第三子像素BP的发光元件EL的驱动电流Ids为约50μA的情况下，第三子像素BP的发光元件EL的发光效率为约14cd/A。例如，在施加到第三子像素BP的发光元件EL的驱动电流Ids为约50μA的情况下，与当驱动电流Ids为约10μA时相比，发光效率提高约1.06倍。
总之，第一子像素RP的发光元件EL的发光效率、第二子像素GP的发光元件EL的发光效率以及第三子像素BP的发光元件EL的发光效率可以根据驱动电流Ids而变化。
如图7(a)至图8(c)中所示，在调节施加到第二子像素GP的发光元件EL的驱动电流Ids的情况下，由显示面板100显示的图像的颜色坐标可以变化。此外，第一子像素RP的发光元件EL的发光效率、第二子像素GP的发光元件EL的发光效率以及第三子像素BP的发光元件EL的发光效率可以根据驱动电流Ids而变化。因此，需要将由显示面板100显示的图像的颜色坐标保持在恒定值处，以将第一子像素RP、第二子像素GP和第三子像素BP中的每个中的驱动电流Ids保持在恒定电平处，使得第一子像素RP的发光元件EL、第二子像素GP的发光元件EL以及第三子像素BP的发光元件EL具有最佳的发光效率，并且通过调节其中施加驱动电流Ids的周期来调节第一子像素RP、第二子像素GP和第三子像素BP中的每个的亮度。
例如，如图6中所示，第一子像素RP的第二像素驱动器PDU2生成驱动电流Ids，使得第一子像素RP的发光元件EL响应于第一PAM数据线RDL的第一PAM数据电压以最佳的发光效率驱动。第一子像素RP的第一像素驱动器PDU1响应于第j PWM数据线DLj的第j PWM数据电压生成控制电流Ic以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3响应于第三节点N3的电压调节其中驱动电流Ids施加到发光元件EL的周期。因此，在第一子像素RP中，能够生成恒定的驱动电流Ids，从而以最佳的发光效率驱动其发光元件EL，并且还能够通过调节发光元件EL的占空比(例如，其中驱动电流Ids施加到发光元件EL的周期)来调节从发光元件EL发射的光的亮度。
此外，第二子像素GP的第二像素驱动器PDU2生成驱动电流Ids，使得第二子像素GP的发光元件EL响应于第二PAM数据线GDL的第二PAM数据电压以最佳的发光效率驱动。第二子像素GP的第一像素驱动器PDU1响应于PWM数据线的PWM数据电压生成控制电流Ic以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3响应于第三节点N3的电压调节其中驱动电流Ids施加到发光元件EL的周期。因此，在第二子像素GP中，能够生成恒定的驱动电流Ids，从而以最佳的发光效率驱动其发光元件EL，并且还能够通过调节发光元件EL的占空比(例如，其中驱动电流Ids施加到发光元件EL的周期)来调节从发光元件EL发射的光的亮度。
此外，第三子像素BP的第二像素驱动器PDU2生成驱动电流Ids，使得第三子像素BP的发光元件EL响应于第三PAM数据线BDL的第三PAM数据电压以最佳的发光效率驱动。第三子像素BP的第一像素驱动器PDU1响应于PWM数据线的PWM数据电压生成控制电流Ic以控制第三像素驱动器PDU3的第三节点N3的电压，并且第三像素驱动器PDU3响应于第三节点N3的电压调节其中驱动电流Ids施加到发光元件EL的周期。因此，在第三子像素BP中，能够生成恒定的驱动电流Ids，从而以最佳的发光效率驱动其发光元件EL，并且还能够通过调节发光元件EL的占空比(例如，其中驱动电流Ids施加到发光元件EL的周期)来调节从发光元件EL发射的光的亮度。
因此，能够减小或防止由于根据施加到发光元件EL的驱动电流Ids而改变所发射的光的波长导致的图像质量的劣化。此外，第一子像素RP的发光元件EL、第二子像素GP的发光元件EL和第三子像素BP的发光元件EL中的每个可以以最佳的发光效率发射光。
图9示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的示例。
参考图9，第N帧周期至第(N+2)帧周期中的每个可以包括有效周期ACT和空白周期VB。有效周期ACT可以包括其中PWM数据电压和第一PAM数据电压/第二PAM数据电压/第三PAM数据电压供应到第一子像素RP、第二子像素GP和第三子像素BP中的每个的寻址周期ADDR以及其中子像素RP、GP和BP中的每个的发光元件EL发射光的发射周期EP1、EP2、EP3、EP4、EP5、…、EPn。空白周期VB可以是其中显示面板100的子像素RP、GP和BP空闲的周期。
寻址周期ADDR和第一发射周期EP1可以比第二发射周期EP2、第三发射周期EP3、第四发射周期EP4、第五发射周期EP5、…、第n发射周期EPn中的每个短。例如，寻址周期ADDR和第一发射周期EP1可以为约5个水平周期，并且第二发射周期EP2、第三发射周期EP3、第四发射周期EP4、第五发射周期EP5、…、第n发射周期EPn中的每个可以为约12个水平周期，但是本说明书的实施方式不限于此。此外，有效周期ACT可以包括25个发射周期，但是有效周期ACT的发射周期EP1、EP2、EP3、EP4、EP5、…、EPn的数量不限于此。
在寻址周期ADDR期间，PWM数据电压和第一PAM数据电压/第二PAM数据电压/第三PAM数据电压可以针对每个行线依次输入到显示面板100的子像素RP、GP和BP。例如，PWM数据电压和第一PAM数据电压/第二PAM数据电压/第三PAM数据电压可以按照从设置在第一行线上的子像素RP、GP和BP到设置在作为最后的行线的第n行线上的子像素RP、GP和BP的顺序依次输入到子像素RP、GP和BP。
显示面板100的子像素RP、GP和BP可以在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中针对每个行线依次发射光。例如，子像素RP、GP和BP可以按照从设置在第一行线上的子像素RP、GP和BP到设置在最后的行线上的子像素RP、GP和BP的顺序依次发射光。
寻址周期ADDR可以与发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的至少一个重叠。例如，如图9中所示，寻址周期ADDR可以与第一发射周期EP1、第二发射周期EP2和第三发射周期EP3重叠。在设置在第p(p是正整数)行线上的子像素RP、GP和BP接收PWM数据电压和第一PAM数据电压/第二PAM数据电压/第三PAM数据电压的情况下，设置在第q(q是小于p的正整数)行线上的子像素RP、GP和BP可以发射光。
此外，发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个可以与和其相邻的发射周期重叠。例如，第二发射周期EP2可以与第一发射周期EP1和第三发射周期EP3重叠。设置在第p行线上的子像素RP、GP和BP可以在第二发射周期EP2中发射光，而设置在第q行线上的子像素RP、GP和BP可以在第一发射周期EP1中发射光。
图10示出了在第N帧周期至第(N+2)帧周期期间显示装置的操作的另一示例。
图10的实施方式与图9的实施方式的不同之处在于，显示面板100的子像素RP、GP和BP在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中同时发射光。
参考图10，寻址周期ADDR可以不与发射周期EP1、EP2、EP3、EP4、EP5、…、EPn重叠。第一发射周期EP1可以在寻址周期ADDR完全结束之后发生。
发射周期EP1、EP2、EP3、EP4、EP5、…、EPn可以彼此不重叠。在发射周期EP1、EP2、EP3、EP4、EP5、…、EPn中的每个中，设置在所有行线上的子像素RP、GP和BP可以同时发射光。
图11是示出根据实施方式的在第N帧周期中施加到设置在第k行线至第(k+5)行线上的子像素的扫描初始化信号、扫描写入信号、扫描控制信号、PWM发射信号、PAM发射信号和扫频信号的示意性波形图。
参考图11，设置在第k行线上的子像素RP、GP和BP指示连接到第k扫描初始化线GILk、第k扫描写入线GWLk、第k扫描控制线GCLk、第k PWM发射线PWELk、第k PAM发射线PAELk以及第k扫频信号线SWPLk的子像素RP、GP和BP。第k扫描初始化信号GIk指示施加到第k扫描初始化线GILk的信号，并且第k扫描写入信号GWk指示施加到第k扫描写入线GWLk的信号。第k扫描控制信号GCk指示施加到第k扫描控制线GCLk的信号，并且第k PWM发射信号PWEMk指示施加到第k PWM发射线PWELk的信号。第k PAM发射信号PAEMk指示施加到第k PAM发射线PAELk的信号，并且第k扫频信号SWPk指示施加到第k扫频信号线SWPLk的信号。
扫描初始化信号GIk至GIk+5、扫描写入信号GWk至GWk+5、扫描控制信号GCk至GCk+5、PWM发射信号PWEMk至PWEMk+5、PAM发射信号PAEMk至PAEMk+5以及扫频信号SWPk至SWPk+5可以以水平周期依次移位。第k扫描写入信号GWk可以是通过将第k扫描初始化信号GIk移位水平周期而获得的信号，并且第(k+1)扫描写入信号GWk+1可以是通过将第(k+1)扫描初始化信号GIk+1移位水平周期而获得的信号。由于第(k+1)扫描初始化信号GIk+1是通过将第k扫描初始化信号GIk移位水平周期而获得的信号，因此第k扫描写入信号GWk和第(k+1)扫描初始化信号GIk+1可以基本上相同。
图12是示出根据实施方式的在第N帧周期中施加到设置在第k行线上的子像素中的每个的第k扫描初始化信号、第k扫描写入信号、第k扫描控制信号、第k PWM发射信号、第kPAM发射信号和第k扫频信号、第三节点的电压以及其中驱动电流施加到发光元件的周期的示意性波形图。
参考图12，第k扫描初始化信号GIk是用于控制子像素RP、GP和BP中的每个的第三晶体管T3和第十晶体管T10的导通和截止的信号。第k扫描写入信号GWk是用于控制子像素RP、GP和BP中的每个的第二晶体管T2、第四晶体管T4、第九晶体管T9和第十一晶体管T11的导通和截止的信号。第k扫描控制信号GCk是用于控制子像素RP、GP和BP中的每个的第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18的导通和截止的信号。第kPWM发射信号PWEMk是用于控制第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14的导通和截止的信号。第k PAM发射信号PAEMk是用于控制第十七晶体管T17的导通和截止的信号。第k扫描初始化信号GIk、第k扫描写入信号GWk、第k扫描控制信号GCk、第kPWM发射信号PWEMk、第k PAM发射信号PAEMk和第k扫频信号SWPk可以以帧周期为周期生成。
寻址周期ADDR包括第一周期t1至第四周期t4。第一周期t1和第四周期t4是用于初始化发光元件EL的第一电极和第三节点N3的电压V_N3的第一初始化周期。第二周期t2是用于初始化第一晶体管T1的栅电极和第八晶体管T8的栅电极的第二初始化周期。第三周期t3是用于在第一晶体管T1的栅电极处采样第j PWM数据线DLj的第j PWM数据电压Vdata和第一晶体管T1的阈值电压Vth1以及在第八晶体管T8的栅电极处采样第一PAM数据线RDL的第一PAM数据电压Rdata和第八晶体管T8的阈值电压Vth8的周期。
第一发射周期EP1包括第五周期t5和第六周期t6。第一发射周期EP1是用于根据控制电流Ic控制第十五晶体管T15的导通周期并将驱动电流Ids供应到发光元件EL的周期。
第二发射周期EP2至第n发射周期EPn中的每个包括第七周期t7至第九周期t9。第七周期t7是用于初始化第三节点N3的第三初始化周期，第八周期t8与第五周期t5基本上相同，并且第九周期t9与第六周期t6基本上相同。
在第一发射周期EP1至第n发射周期EPn中，彼此相邻的发射周期可以彼此间隔开约几个水平周期至几十个水平周期。
第k扫描初始化信号GIk可以在第二周期t2期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描初始化信号GIk可以在第二周期t2期间具有由栅极导通电压VGL生成的扫描初始化脉冲。栅极截止电压VGH可以是电平比栅极导通电压VGL的电平高的电压。
第k扫描写入信号GWk可以在第三周期t3期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描写入信号GWk可以在第三周期t3期间具有由栅极导通电压VGL生成的扫描写入脉冲。
第k扫描控制信号GCk可以在第一周期t1至第四周期t4以及第七周期t7期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫描控制信号GCk可以在第一周期t1至第四周期t4以及第七周期t7期间具有由栅极导通电压VGL生成的扫描控制脉冲。
第k扫频信号SWPk可以在第六周期t6和第九周期t9期间具有三角波扫频脉冲，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k扫频信号SWPk的扫频脉冲可以具有在第六周期t6和第九周期t9中的每个中从栅极截止电压VGH线性地减小到栅极导通电压VGL并且在第六周期t6结束时和在第九周期t9结束时从栅极导通电压VGL立即增大到栅极截止电压VGH的三角波脉冲。
第k PWM发射信号PWEMk可以在第五周期t5和第六周期t6以及第八周期t8和第九周期t9期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k PWM发射信号PWEMk可以在第五周期t5和第六周期t6以及第八周期t8和第九周期t9期间包括由栅极导通电压VGL生成的PWM脉冲。
第k PAM发射信号PAEMk可以在第六周期t6和第九周期t9期间具有栅极导通电压VGL，并且可以在其余周期期间具有栅极截止电压VGH。例如，第k PAM发射信号PAEMk可以在第六周期t6和第九周期t9期间包括由栅极导通电压VGL生成的PAM脉冲。第k PWM发射信号PWEMk的PWM脉冲宽度可以大于第k扫频信号SWPk的扫频脉冲宽度。
图13是示出根据实施方式的在第五周期和第六周期期间的第k扫频信号、第一晶体管的栅电极的电压、第一晶体管的导通时序和第十五晶体管的导通时序的示意性时序图。图14至图17是示出在图12的第一周期、第二周期、第三周期、第五周期和第六周期期间第一子像素的操作的等效电路的示意图。
在下文中，将参考图13至图17详细描述根据实施方式的第一子像素RP在第一周期t1至第九周期t9期间的操作。
首先，如图14中所示，在第一周期t1期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18由栅极导通电压VGL的第k扫描控制信号GCk导通。
由于第七晶体管T7的导通，栅极截止电压线VGHL的栅极截止电压VGH施加到第一节点N1。由于第十三晶体管T13的导通，第一电力线VDL1的第一电力电压VDD1施加到第二节点N2。
由于第十六晶体管T16的导通，第三节点N3被初始化到初始化电压线VIL的初始化电压VINT，并且第十五晶体管T15由第三节点N3的初始化电压VINT导通。由于第十八晶体管T18的导通，发光元件EL的第一电极被初始化到初始化电压线VIL的初始化电压VINT。
第二，如图15中所示，在第二周期t2期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18由栅极导通电压VGL的第k扫描控制信号GCk导通。此外，在第二周期t2期间，第三晶体管T3和第十晶体管T10由栅极导通电压VGL的第k扫描初始化信号GIk导通。
第七晶体管T7、第十三晶体管T13、第十五晶体管T15、第十六晶体管T16和第十八晶体管T18与在第一周期t1中描述的内容基本上相同。
由于第三晶体管T3的导通，第一晶体管T1的栅电极被初始化到初始化电压线VIL的初始化电压VINT。此外，由于第十晶体管T10的导通，第八晶体管T8的栅电极被初始化到初始化电压线VIL的初始化电压VINT。
由于栅极截止电压线VGHL的栅极截止电压VGH施加到第一节点N1，因此能够通过第一像素电容器PC1防止由于第一晶体管T1的栅电极的电压变化反映到第k扫频信号线SWPLk中而导致的第k扫频信号SWPk的栅极截止电压VGH的变化。
第三，如图16中所示，在第三周期t3期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18由栅极导通电压VGL的第k扫描控制信号GCk导通。此外，在第三周期t3期间，第二晶体管T2、第四晶体管T4、第九晶体管T9和第十一晶体管T11由栅极导通电压VGL的第k扫描写入信号GWk导通。
第七晶体管T7、第十三晶体管T13、第十五晶体管T15、第十六晶体管T16和第十八晶体管T18可以与在第一周期t1中描述的内容基本上相同。
由于第二晶体管T2的导通，第j PWM数据线DLj的第j PWM数据电压Vdata施加到第一晶体管T1的第一电极。由于第四晶体管T4的导通，第一晶体管T1的栅电极和第二电极彼此连接，使得第一晶体管T1作为二极管操作。
由于第一晶体管T1的栅电极和第一电极之间的电压(Vgs＝VINT-Vdata)大于阈值电压Vth1，所以第一晶体管T1导通以形成电流路径，直到栅电极和第一电极之间的电压Vgs达到阈值电压Vth1。因此，第一晶体管T1的栅电极的电压可以从“VINT”增大到“Vdata+Vth1”。由于第一晶体管T1形成为P型MOSFET，因此第一晶体管T1的阈值电压Vth1可以小于0V。
此外，由于栅极截止电压线VGHL的栅极截止电压VGH施加到第一节点N1，因此能够通过第一像素电容器PC1防止由于第一晶体管T1的栅电极的电压变化反映到第k扫频信号线SWPLk中而导致的第k扫频信号SWPk的栅极截止电压VGH的变化。
由于第九晶体管T9的导通，第一PAM数据线RDL的第一PAM数据电压Rdata施加到第八晶体管T8的第一电极。由于第十一晶体管T11的导通，第八晶体管T8的栅电极和第二电极彼此连接，使得第八晶体管T8作为二极管操作。
由于第八晶体管T8的栅电极和第一电极之间的电压(Vgs＝VINT-Rdata)大于阈值电压Vth8，因此第八晶体管T8形成电流路径，直到栅电极和第一电极之间的电压Vgs达到阈值电压Vth8。因此，第八晶体管T8的栅电极的电压可以从“VINT”增大到“Rdata+Vth8”。
第四，在第四周期t4期间，第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18由栅极导通电压VGL的第k扫描控制信号GCk导通。
第七晶体管T7、第十三晶体管T13、第十六晶体管T16和第十八晶体管T18与在第一周期t1中描述的内容基本上相同。
第五，如图17中所示，在第五周期t5期间，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14由栅极导通电压VGL的第k PWM发射信号PWEMk导通。
由于第五晶体管T5的导通，第一电力电压VDD1施加到第一晶体管T1的第一电极。此外，由于第六晶体管T6的导通，第一晶体管T1的第二电极连接到第三节点N3。
在第五周期t5期间，响应于第一晶体管T1的栅电极的电压(Vdata+Vth1)而流动的控制电流Ic可以不依赖于第一晶体管T1的阈值电压Vth1，如式1中所示。
[式1]
Ic＝k″×(Vgs-Vth1)2＝k″×(Vdata+Vth1-VDD1-Vth1)2＝k″×(Vdata-VDD1)2
在式1中，k″指示由第一晶体管T1的结构和物理特性确定的比例系数，Vgs指示第一晶体管T1的栅电极和第一电极之间的电压，Vth1指示第一晶体管T1的阈值电压，VDD1指示第一电力电压，以及Vdata指示第j PWM数据电压。
此外，由于第十二晶体管T12的导通，第八晶体管T8的第一电极可以连接到第二电力线VDL2。
此外，由于第十四晶体管T14的导通，第二电力线VDL2的第二电力电压VDD2施加到第二节点N2。在第二电力线VDL2的第二电力电压VDD2由于电压降等而变化的情况下，第一电力电压VDD1和第二电力电压VDD2之间的电压差ΔV2可以由第二像素电容器PC2反映到第八晶体管T8的栅电极中。
由于第十四晶体管T14的导通，响应于第八晶体管T8的栅电极的电压(Rdata+Vth8)而流动的驱动电流Ids可以供应到第十五晶体管T15。驱动电流Ids可以不依赖于第八晶体管T8的阈值电压Vth8，如式2中所示。
[式2]
Ids＝k′×(Vgs-Vth8)2＝k′×(Rdata+Vth8-ΔV2-VDD2-Vth8)2＝k′×(Rdata-ΔV2-VDD2)2
在式2中，k′指示由第八晶体管T8的结构和物理特性确定的比例系数，Vgs指示第八晶体管T8的栅电极和第一电极之间的电压，Vth8指示第八晶体管T8的阈值电压，VDD2指示第二电力电压，以及Rdata指示第一PAM数据电压。
第六，如图17中所示，在第六周期t6期间，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14由栅极导通电压VGL的第k PWM发射信号PWEMk导通。
在第六周期t6期间，第十七晶体管T17由栅极导通电压VGL的第k PAM发射信号PAEMk导通。在第六周期t6期间，第k扫频信号SWPk从栅极截止电压VGH线性地减小到栅极导通电压VGL。
第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十四晶体管T14与在第五周期t5中描述的内容基本上相同。
由于第十七晶体管T17的导通，发光元件EL的第一电极可以连接到第十五晶体管T15的第二电极。
在第六周期t6期间，第k扫频信号SWPk从栅极截止电压VGH线性地减小到栅极导通电压VGL，并且第k扫频信号SWPk的电压变化ΔV1由第一像素电容器PC1反映到第一晶体管T1的栅电极中，使得第一晶体管T1的栅电极的电压可以为Vdata+Vth1-ΔV1。例如，当第k扫频信号SWPk的电压在第六周期t6期间减小时，第一晶体管T1的栅电极的电压可以线性地减小。
其中控制电流Ic施加到第三节点N3的周期可以根据施加到第一晶体管T1的第jPWM数据电压Vdata的大小而变化。由于第三节点N3的电压V_N3根据施加到第一晶体管T1的第j PWM数据电压Vdata的大小而变化，因此可以控制第十五晶体管T15的导通周期。因此，能够通过控制第十五晶体管T15的导通周期来控制其中在第六周期t6期间驱动电流Ids施加到发光元件EL的周期SET。
此外，如图12和图13中所示，在第一晶体管T1的栅电极的第j PWM数据电压Vdata是灰度级的PWM数据电压的情况下，由于第k扫频信号SWPk的电压的减小，第一晶体管T1的栅电极的电压VG_T1可以在第一子周期t61期间具有比第一电力电压VDD1的电平高的电平，并且可以在第二子周期t62期间具有比第一电力电压VDD1的电平低的电平。因此，第一晶体管T1可以在第六周期t6的第二子周期t62期间导通。在附图中，“ON”表示导通，并且“OFF”表示截止或关闭。由于第一晶体管T1的控制电流Ic在第二子周期t62期间流动到第三节点N3，因此第三节点N3的电压V_N3可以在第二子周期t62期间具有高电平VH。因此，第十五晶体管T15可以在第二子周期t62期间截止。因此，驱动电流Ids在第一子周期t61期间施加到发光元件EL，并且在第二子周期t62期间不施加到发光元件EL。例如，发光元件EL可以在作为第六周期t6的一部分的第一子周期t61期间发射光。随着第一子像素RP表达接近峰值黑色灰度级的灰度级，发光元件EL的发射周期SET可以缩短。此外，随着第一子像素RP表达接近峰值白色灰度级的灰度级，发光元件EL的发射周期SET可以增加。
此外，如图12和图13中所示，在第一晶体管T1的栅电极的第j PWM数据电压Vdata是峰值白色灰度级的PWM数据电压的情况下，尽管第k扫频信号SWPk的电压减小，但是在第六周期t6期间，第一晶体管T1的栅电极的电压VG_T1可以高于第一电力电压VDD1。因此，第一晶体管T1可以在整个第六周期t6期间截止。由于第一晶体管T1的控制电流Ic在整个第六周期t6期间不流动到第三节点N3，因此第三节点N3的电压V_N3可以保持在初始化电压VINT处。因此，第十五晶体管T15可以在整个第六周期t6期间导通。因此，驱动电流Ids可以在整个第六周期t6期间施加到发光元件EL，并且发光元件EL可以在整个第六周期t6期间发射光。
此外，随着第k扫频信号SWPk在第六周期t6结束时从栅极导通电压VGL上升到栅极截止电压VGH，第一晶体管T1的栅电极的电压VG_T1可以在第六周期t6结束时增大到与第五周期t5中的电平基本上相同的电平。
如上面所描述的，发光元件EL的发射周期SET可以通过调节施加到第一晶体管T1的栅电极的第j PWM数据电压Vdata来调节。因此，由第一子像素RP表达的灰度级可以通过调节其中驱动电流Ids施加到发光元件EL的周期同时将施加到发光元件EL的驱动电流Ids保持在恒定电平处来调节，而不是通过调节施加到发光元件EL的驱动电流Ids的大小来调节。
在转换成PWM数据电压的数字视频数据为约8位的情况下，峰值黑色灰度级的数字视频数据可以为约0，并且峰值白色灰度级的数字视频数据可以为约255。此外，黑色灰度级区域的数字视频数据可以为约0至约63，灰度级区域的数字视频数据可以为约64至约191，以及白色灰度级区域的数字视频数据可以为约192至约255。
此外，第二发射周期EP2至第n发射周期EPn中的每个的第七周期t7、第八周期t8和第九周期t9分别与上面描述的第一周期t1、第五周期t5和第六周期t6基本上相同。例如，在第二发射周期EP2至第n发射周期EPn中的每个中，在第三节点N3被初始化之后，可以基于在寻址周期ADDR期间写入第一晶体管T1的栅电极中的第j PWM数据电压Vdata来调节其中响应于写入第八晶体管T8的栅电极中的第一PAM数据电压Rdata而生成的驱动电流Ids施加到发光元件EL的周期。
此外，由于测试信号线TSTL的测试信号在第N帧周期的有效周期ACT期间以栅极截止电压VGH施加，因此第十九晶体管T19可以在第N帧周期的有效周期ACT期间截止。
由于第二子像素GP和第三子像素BP可以以与参考图9至图17描述的第一子像素RP基本上相同的方式操作，因此将省略对第二子像素GP和第三子像素BP的操作的描述。
图18是示出根据实施方式的第一子像素的有源层、第一导电层、第二导电层、第三导电层和第四导电层的示意性布局图。图19是详细示出图18的区域I的示意性放大布局图。图20是详细示出图18的区域II的示意性放大布局图。图21是详细示出图18的区域III的示意性放大布局图。
参考图18至图21，初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL可以在第一方向DR1上延伸。初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第kPWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL可以在第二方向DR2上彼此间隔开。
第j PWM数据线DLj、第一竖直电力线VVDL和第一PAM数据线RDL可以在第二方向DR2上延伸。此外，图5中所示的第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸。第j PWM数据线DLj、第一竖直电力线VVDL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以在第一方向DR1上彼此间隔开。
第一子像素RP包括第一晶体管T1至第十九晶体管T19、第一电容器电极CE1至第六电容器电极CE6、第一栅极连接电极GCE1至第五栅极连接电极GCE5、第一数据连接电极DCE1和第二数据连接电极DCE2、第一连接电极CCE1至第八连接电极CCE8、第一阳极连接电极ANDE1和发光元件EL。
第一晶体管T1包括第一沟道CH1、第一栅电极G1、第一源电极S1和第一漏电极D1。第一沟道CH1可以在第一方向DR1上延伸。第一沟道CH1可以在第三方向DR3上与第一栅电极G1重叠。第一栅电极G1可以通过第一接触孔CT1连接到第一连接电极CCE1。第一栅电极G1可以与第一电容器电极CE1集成(或与第一电容器电极CE1集成地形成)。第一栅电极G1可以在第三方向DR3上与第二电容器电极CE2重叠。第一源电极S1可以设置在第一沟道CH1的一侧上，并且第一漏电极D1可以设置在第一沟道CH1的另一侧上。第一源电极S1可以连接到第二漏电极D2和第五漏电极D5。第一漏电极D1可以连接到第三子源极S41和第六源电极S6。第一源电极S1和第一漏电极D1可以在第三方向DR3上不与第一栅电极G1重叠。第一源电极S1和第一漏电极D1可以在第三方向DR3上与第二电容器电极CE2重叠。
第二晶体管T2包括第二沟道CH2、第二栅电极G2、第二源电极S2和第二漏电极D2。第二沟道CH2可以在第三方向DR3上与第二栅电极G2重叠。第二栅电极G2可以与第一栅极连接电极GCE1集成。第二源电极S2可以设置在第二沟道CH2的一侧上，并且第二漏电极D2可以设置在第二沟道CH2的另一侧上。第二源电极S2可以通过第一数据接触孔DCT1连接到第一数据连接电极DCE1。第二漏电极D2可以连接到第一源电极S1。第二源电极S2和第二漏电极D2可以在第三方向DR3上不与第二栅电极G2重叠。第二漏电极D2可以在第二方向DR2上延伸。
第三晶体管T3的第一子晶体管T31包括第一子沟道CH31、第一子栅电极G31、第一子源电极S31和第一子漏电极D31。第一子沟道CH31可以在第三方向DR3上与第一子栅电极G31重叠。第一子栅电极G31可以与第二栅极连接电极GCE2集成。第一子源电极S31可以设置在第一子沟道CH31的一侧上，并且第一子漏电极D31可以设置在第一子沟道CH31的另一侧上。第一子源电极S31可以连接到第四子漏电极D42，并且第一子漏电极D31可以连接到第二子源电极S32。第一子源电极S31和第一子漏电极D31可以不与第一子栅电极G31重叠。第一子源电极S31可以在第三方向DR3上与第k扫描写入线GWLk重叠。第一子漏电极D31可以在第三方向DR3上与初始化电压线VIL重叠。
第三晶体管T3的第二子晶体管T32包括第二子沟道CH32、第二子栅电极G32、第二子源电极S32和第二子漏电极D32。第二子沟道CH32可以在第三方向DR3上与第二子栅电极G32重叠。第二子栅电极G32可以与第二栅极连接电极GCE2集成。第二子源电极S32可以设置在第二子沟道CH32的一侧上，并且第二子漏电极D32可以设置在第二子沟道CH32的另一侧上。第二子源电极S32可以连接到第一子漏电极D31，并且第二子漏电极D32可以通过第一电力接触孔VCT1连接到初始化电压线VIL。第二子源电极S32和第二子漏电极D32可以不与第二子栅电极G32重叠。第二子源电极S32和第二子漏电极D32可以在第三方向DR3上与初始化电压线VIL重叠。
第四晶体管T4的第三子晶体管T41包括第三子沟道CH41、第三子栅电极G41、第三子源电极S41和第三子漏电极D41。第三子沟道CH41可以在第三方向DR3上与第三子栅电极G41重叠。第三子栅电极G41可以与第一栅极连接电极GCE1集成。第三子源电极S41可以设置在第三子沟道CH41的一侧上，并且第三子漏电极D41可以设置在第三子沟道CH41的另一侧上。第三子源电极S41可以连接到第一漏电极D1，并且第三子漏电极D41可以连接到第四子源电极S42。第三子源电极S41和第三子漏电极D41可以不与第三子栅电极G41重叠。
第四晶体管T4的第四子晶体管T42包括第四子沟道CH42、第四子栅电极G42、第四子源电极S42和第四子漏电极D42。第四子沟道CH42可以在第三方向DR3上与第四子栅电极G42重叠。第四子栅电极G42可以与第二栅极连接电极GCE2集成。第四子源电极S42可以设置在第四子沟道CH42的一侧上，并且第四子漏电极D42可以设置在第四子沟道CH42的另一侧上。第四子源电极S42可以连接到第三子漏电极D41，并且第四子漏电极D42可以连接到第一子源电极S31。第四子源电极S42和第四子漏电极D42可以不与第四子栅电极G42重叠。
第五晶体管T5包括第五沟道CH5、第五栅电极G5、第五源电极S5和第五漏电极D5。第五沟道CH5可以在第三方向DR3上与第五栅电极G5重叠。第五栅电极G5可以与第三栅极连接电极GCE3集成。第五源电极S5可以设置在第五沟道CH5的一侧上，并且第五漏电极D5可以设置在第五沟道CH5的另一侧上。第五源电极S5可以通过第二电力接触孔VCT2连接到第一水平电力线HVDL。第五漏电极D5可以连接到第一源电极S1。第五源电极S5和第五漏电极D5可以在第三方向DR3上不与第五栅电极G5重叠。第五漏电极D5可以在第三方向DR3上与第二电容器电极CE2的延伸部分EX重叠。
第六晶体管T6包括第六沟道CH6、第六栅电极G6、第六源电极S6和第六漏电极D6。第六沟道CH6可以在第三方向DR3上与第六栅电极G6重叠。第六栅电极G6可以与第三栅极连接电极GCE3集成。第六源电极S6可以设置在第六沟道CH6的一侧上，并且第六漏电极D6可以设置在第六沟道CH6的另一侧上。第六源电极S6可以连接到第一漏电极D1。第六漏电极D6可以通过第十接触孔CT10连接到第四连接电极CCE4。第六源电极S6和第六漏电极D6可以在第三方向DR3上不与第六栅电极G6重叠。第六漏电极D6可以在第三方向DR3上与第二连接电极CCE2和第一水平电力线HVDL重叠。
第七晶体管T7包括第七沟道CH7、第七栅电极G7、第七源电极S7和第七漏电极D7。第七沟道CH7可以在第三方向DR3上与第七栅电极G7重叠。第七栅电极G7可以与第三栅极连接电极GCE3集成。第七栅电极G7可以在第三方向DR3上与初始化电压线VIL重叠。第七源电极S7可以设置在第七沟道CH7的一侧上，并且第七漏电极D7可以设置在第七沟道CH7的另一侧上。第七源电极S7可以通过第七接触孔CT7连接到栅极截止电压线VGHL。第七漏电极D7可以通过第六接触孔CT6连接到第k扫频信号线SWPLk。第七源电极S7和第七漏电极D7可以在第三方向DR3上不与第七栅电极G7重叠。
第八晶体管T8包括第八沟道CH8、第八栅电极G8、第八源电极S8和第八漏电极D8。第八沟道CH8可以在第三方向DR3上与第八栅电极G8重叠。第八栅电极G8可以在第二方向DR2上延伸。第八栅电极G8可以与第三电容器电极CE3集成。第八源电极S8可以设置在第八沟道CH8的一侧上，并且第八漏电极D8可以设置在第八沟道CH8的另一侧上。第八源电极S8可以连接到第九漏电极D9和第十二漏电极D12。第八漏电极D8可以连接到第七子源电极S111。第八源电极S8和第八漏电极D8可以在第三方向DR3上不与第八栅电极G8重叠。
第九晶体管T9包括第九沟道CH9、第九栅电极G9、第九源电极S9和第九漏电极D9。第九沟道CH9可以在第三方向DR3上与第九栅电极G9重叠。第九栅电极G9可以在第二方向DR2上延伸。第九栅电极G9可以与第一栅极连接电极GCE1集成。第九源电极S9可以设置在第九沟道CH9的一侧上，并且第九漏电极D9可以设置在第九沟道CH9的另一侧上。第九源电极S9可以通过第三数据接触孔DCT3连接到第二数据连接电极DCE2。第九漏电极D9可以连接到第八源电极S8。第九源电极S9和第九漏电极D9可以在第三方向DR3上不与第九栅电极G9重叠。
第十晶体管T10的第五子晶体管T101包括第五子沟道CH101、第五子栅电极G101、第五子源电极S101和第五子漏电极D101。第五子沟道CH101可以在第三方向DR3上与第五子栅电极G101重叠。第五子栅电极G101可以与第二栅极连接电极GCE2集成。第五子源电极S101可以设置在第五子沟道CH101的一侧上，并且第五子漏电极D101可以设置在第五子沟道CH101的另一侧上。第五子源电极S101可以连接到第八子漏电极D112，并且第五子漏电极D101可以连接到第六子源电极S102。第五子源电极S101和第五子漏电极D101可以不与第五子栅电极G101重叠。第五子源电极S101可以在第三方向DR3上与第k扫描写入线GWLk重叠。第五子漏电极D101可以在第三方向DR3上与初始化电压线VIL重叠。
第十晶体管T10的第六子晶体管T102包括第六子沟道CH102、第六子栅电极G102、第六子源电极S102和第六子漏电极D102。第六子沟道CH102可以在第三方向DR3上与第六子栅电极G102重叠。第六子栅电极G102可以与第二栅极连接电极GCE2集成。第六子源电极S102可以设置在第六子沟道CH102的一侧上，并且第六子漏电极D102可以设置在第六子沟道CH102的另一侧上。第六子源电极S102可以连接到第五子漏电极D101，并且第六子漏电极D102可以通过第一电力接触孔VCT1连接到初始化电压线VIL。第六子源电极S102和第六子漏电极D102可以不与第六子栅电极G102重叠。第六子源电极S102和第六子漏电极D102可以在第三方向DR3上与初始化电压线VIL重叠。
第十一晶体管T11的第七子晶体管T111包括第七子沟道CH111、第七子栅电极G111、第七子源电极S111和第七子漏电极D111。第七子沟道CH111可以在第三方向DR3上与第七子栅电极G111重叠。第七子栅电极G111可以与第一栅极连接电极GCE1集成。第七子源电极S111可以设置在第七子沟道CH111的一侧上，并且第七子漏电极D111可以设置在第七子沟道CH111的另一侧上。第七子源电极S111可以连接到第八漏电极D8，并且第七子漏电极D111可以连接到第八子源电极S112。第七子源电极S111和第七子漏电极D111可以不与第七子栅电极G111重叠。
第十一晶体管T11的第八子晶体管T112包括第八子沟道CH112、第八子栅电极G112、第八子源电极S112和第八子漏电极D112。第八子沟道CH112可以在第三方向DR3上与第八子栅电极G112重叠。第八子栅电极G112可以与第二栅极连接电极GCE2集成。第八子源电极S112可以设置在第八子沟道CH112的一侧上，并且第八子漏电极D112可以设置在第八子沟道CH112的另一侧上。第八子源电极S112可以连接到第七子漏电极D111，并且第八子漏电极D112可以连接到第五子源电极S101。第八子源电极S112和第八子漏电极D112可以不与第八子栅电极G112重叠。
第十二晶体管T12包括第十二沟道CH12、第十二栅电极G12、第十二源电极S12和第十二漏电极D12。第十二沟道CH12可以在第三方向DR3上与第十二栅电极G12重叠。第十二栅电极G12可以与第三栅极连接电极GCE3集成。第十二源电极S12可以设置在第十二沟道CH12的一侧上，并且第十二漏电极D12可以设置在第十二沟道CH12的另一侧上。第十二源电极S12可以通过第十一接触孔CT11连接到第五连接电极CCE5。第十二源电极S12和第十二漏电极D12可以在第三方向DR3上不与第十二栅电极G12重叠。
第十三晶体管T13包括第十三沟道CH13、第十三栅电极G13、第十三源电极S13和第十三漏电极D13。第十三沟道CH13可以在第三方向DR3上与第十三栅电极G13重叠。第十三栅电极G13可以与第三栅极连接电极GCE3集成。第十三源电极S13可以设置在第十三沟道CH13的一侧上，并且第十三漏电极D13可以设置在第十三沟道CH13的另一侧上。第十三源电极S13可以通过第二电力接触孔VCT2连接到第一水平电力线HVDL。第十三漏电极D13可以通过第三接触孔CT3连接到第二连接电极CCE2。第十三源电极S13和第十三漏电极D13可以在第三方向DR3上不与第十三栅电极G13重叠。
第十四晶体管T14包括第十四沟道CH14、第十四栅电极G14、第十四源电极S14和第十四漏电极D14。第十四沟道CH14可以在第三方向DR3上与第十四栅电极G14重叠。第十四栅电极G14可以与第三栅极连接电极GCE3集成。第十四源电极S14可以设置在第十四沟道CH14的一侧上，并且第十四漏电极D14可以设置在第十四沟道CH14的另一侧上。第十四源电极S14可以通过第十一接触孔CT11连接到第五连接电极CCE5。第十四漏电极D14可以通过第四接触孔CT4连接到第二连接电极CCE2。第十四源电极S14和第十四漏电极D14可以在第三方向DR3上不与第十四栅电极G14重叠。
第十五晶体管T15包括第十五沟道CH15、第十五栅电极G15、第十五源电极S15和第十五漏电极D15。第十五沟道CH15可以在第三方向DR3上与第十五栅电极G15重叠。第十五栅电极G15可以与第五电容器电极CE5集成。第十五源电极S15可以设置在第十五沟道CH15的一侧上，并且第十五漏电极D15可以设置在第十五沟道CH15的另一侧上。第十五源电极S15可以连接到第九漏电极D9。第十五漏电极D15可以连接到第十七源电极S17。第十五源电极S15和第十五漏电极D15可以在第三方向DR3上不与第十五栅电极G15重叠。
第十六晶体管T16的第九子晶体管T161包括第九子沟道CH161、第九子栅电极G161、第九子源电极S161和第九子漏电极D161。第九子沟道CH161可以在第三方向DR3上与第九子栅电极G161重叠。第九子栅电极G161可以与第三栅极连接电极GCE3集成。第九子源电极S161可以设置在第九子沟道CH161的一侧上，并且第九子漏电极D161可以设置在第九子沟道CH161的另一侧上。第九子源电极S161可以通过第十接触孔CT10连接到第四连接电极CCE4，并且第九子漏电极D161可以连接到第十子源电极S162。第九子源电极S161和第九子漏电极D161可以不与第九子栅电极G161重叠。
第十六晶体管T16的第十子晶体管T162包括第十子沟道CH162、第十子栅电极G162、第十子源电极S162和第十子漏电极D162。第十子沟道CH162可以在第三方向DR3上与第十子栅电极G162重叠。第十子栅电极G162可以与第三栅极连接电极GCE3集成。第十子源电极S162可以设置在第十子沟道CH162的一侧上，并且第十子漏电极D162可以设置在第十子沟道CH162的另一侧上。第十子源电极S162可以连接到第九子漏电极D161，并且第十子漏电极D162可以通过第九接触孔CT9连接到初始化电压线VIL。第十子源电极S162和第十子漏电极D162可以不与第十子栅电极G162重叠。
第十七晶体管T17包括第十七沟道CH17、第十七栅电极G17、第十七源电极S17和第十七漏电极D17。第十七沟道CH17可以在第三方向DR3上与第十七栅电极G17重叠。第十七栅电极G17可以与第五栅极连接电极GCE5集成。第十七源电极S17可以设置在第十七沟道CH17的一侧上，并且第十七漏电极D17可以设置在第十七沟道CH17的另一侧上。第十七源电极S17可以连接到第十五漏电极D15。第十七漏电极D17可以通过第十六接触孔CT16连接到第七连接电极CCE7。第十七源电极S17和第十七漏电极D17可以在第三方向DR3上不与第十七栅电极G17重叠。
第十八晶体管T18包括第十八沟道CH18、第十八栅电极G18、第十八源电极S18和第十八漏电极D18。第十八沟道CH18可以在第三方向DR3上与第十八栅电极G18重叠。第十八栅电极G18可以与第三栅极连接电极GCE3集成。第十八源电极S18可以设置在第十八沟道CH18的一侧上，并且第十八漏电极D18可以设置在第十八沟道CH18的另一侧上。第十八源电极S18可以通过第九接触孔CT9连接到初始化电压线VIL。第十八漏电极D18可以通过第十六接触孔CT16连接到第七连接电极CCE7。第十八源电极S18和第十八漏电极D18可以在第三方向DR3上不与第十八栅电极G18重叠。
第十九晶体管T19包括第十九沟道CH19、第十九栅电极G19、第十九源电极S19和第十九漏电极D19。第十九沟道CH19可以在第三方向DR3上与第十九栅电极G19重叠。第十九栅电极G19可以通过第二十三接触孔CT23连接到测试信号线TSTL。第十九源电极S19可以设置在第十九沟道CH19的一侧上，并且第十九漏电极D19可以设置在第十九沟道CH19的另一侧上。第十九源电极S19可以通过第二十一接触孔CT21连接到第八连接电极CCE8。第十九漏电极D19可以通过第二十四接触孔CT24连接到第三电力辅助线AVSL。第十九源电极S19和第十九漏电极D19可以在第三方向DR3上不与第十九栅电极G19重叠。
第一电容器电极CE1可以与第一栅电极G1集成。第二电容器电极CE2可以在第三方向DR3上与第一电容器电极CE1重叠。第一电容器电极CE1可以是第一电容器PC1的一电极，并且第二电容器电极CE2可以是第一电容器PC1的另一电极。
第二电容器电极CE2包括暴露第一栅电极G1的孔，并且第一连接电极CCE1可以通过该孔中的第一接触孔CT1连接到第一栅电极G1。
第二电容器电极CE2可以包括在第二方向DR2上延伸的延伸部分EX。第二电容器电极CE2的延伸部分EX可以与第k PWM发射线PWELk和第一水平电力线HVDL相交。第二电容器电极CE2的延伸部分EX可以通过第五接触孔CT5连接到第k扫频信号线SWPLk。
第三电容器电极CE3可以与第八栅电极G8集成。第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠。第三电容器电极CE3可以是第二电容器PC2的一电极，并且第四电容器电极CE4可以是第二电容器PC2的另一电极。
第四电容器电极CE4包括暴露第八栅电极G8的孔，并且第六连接电极CCE6可以通过该孔中的第十二接触孔CT12连接到第八栅电极G8。
第五电容器电极CE5可以与第四栅极连接电极GCE4和第十五栅电极G15集成。第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠。第五电容器电极CE5可以是第三电容器PC3的一电极，并且第六电容器电极CE6可以是第三电容器PC3的另一电极。第六电容器电极CE6可以通过第十八接触孔CT18连接到初始化电压线VIL。
第一栅极连接电极GCE1可以通过第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到第k扫描写入线GWLk。第二栅极连接电极GCE2可以通过第二栅极接触孔GCT2连接到第k扫描初始化线GILk。第三栅极连接电极GCE3可以通过第十四接触孔CT14连接到第k PWM发射线PWELk。第四栅极连接电极GCE4可以通过第八接触孔CT8连接到第k扫描控制线GCLk。第四栅极连接电极GCE4可以通过第十七接触孔CT17连接到第四连接电极CCE4。第五栅极连接电极GCE5可以通过第十九接触孔CT19连接到第k PAM发射线PAELk。
第一数据连接电极DCE1可以通过第一数据接触孔DCT1连接到第二源电极S2，并且可以通过第二数据接触孔DCT2连接到第j PWM数据线DLj。第二数据连接电极DCE2可以通过第三数据接触孔DCT3连接到第九源电极S9，并且可以通过第四数据接触孔DCT4连接到第一PAM数据线RDL。
第一连接电极CCE1可以在第二方向DR2上延伸。第一连接电极CCE1可以通过第一接触孔CT1连接到第一栅电极G1，并且可以通过第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。
第二连接电极CCE2可以在第一方向DR1上延伸。第二连接电极CCE2可以通过第三接触孔CT3连接到第十三漏电极D13，可以通过第四接触孔CT4连接到第十四漏电极D14，并且可以通过第十五接触孔CT15连接到第四电容器电极CE4。
第四连接电极CCE4可以在第一方向DR1上延伸。第四连接电极CCE4可以通过第十接触孔CT10连接到第六漏电极D6和第九子源电极S161，并且可以通过第十七接触孔CT17连接到第四栅极连接电极GCE4。
第五连接电极CCE5可以在第一方向DR1上延伸。第五连接电极CCE5可以通过第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14，并且可以通过第四电力接触孔VCT4连接到第四电容器电极CE4。
第六连接电极CCE6可以在第二方向DR2上延伸。第六连接电极CCE6可以通过第十二接触孔CT12连接到第三电容器电极CE3，并且可以通过第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112。
第七连接电极CCE7可以通过第十六接触孔CT16连接到第十七漏电极D17和第十八漏电极D18。第七连接电极CCE7可以通过第二十接触孔CT20连接到第一阳极连接电极ANDE1。
第八连接电极CCE8可以通过第二十一接触孔CT21连接到第十九源电极S19，并且可以通过第二十二接触孔CT22连接到第一阳极连接电极ANDE1。
第一阳极连接电极ANDE1可以在第二方向DR2上延伸。第一阳极连接电极ANDE1可以通过第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过第二十二接触孔CT22连接到第八连接电极CCE8。
第二电力连接电极VDCE可以在第二方向DR2上延伸。第二电力连接电极VDCE可以通过第四电力接触孔VCT4连接到第五连接电极CCE5。
图22是示出图18中所示的第一子像素的第五导电层的示例的示意性布局图。图23是示出图18中所示的第一子像素的第六导电层的示例的示意性布局图。图24是示出图18中所示的第一子像素的第七导电层的示例的示意性布局图。
参考图22，设置在覆盖第四导电层的有机层上的第五导电层可以包括第三电力线VSL。
除了其中设置有子像素RP、GP和BP中的每个的发光元件EL的部分之外，第三电力线VSL可以与整个显示区域DA对应。
此外，第五导电层还可以包括与第一阳极连接电极ANDE1重叠的第二阳极连接电极ANDE2。
参考图23，设置在覆盖第五导电层的另一有机层上的第六导电层可以包括与子像素RP、GP和BP中的每个对应的阳极电极AND、与子像素RP、GP和BP中的每个对应的阴极电极CTD以及连接到阴极电极CTD的阴极线CTL。
例如，根据实施方式的显示面板100可以包括分别与子像素RP、GP和BP对应的阳极电极AND、分别与子像素RP、GP和BP对应并且分别与阳极电极AND间隔开的阴极电极CTD以及连接到阴极电极CTD的阴极线CTL。
阴极线CTL可以连接到第三电力电压VSS(参见图5)施加到其的第三电力线VSL。例如，阴极线CTL可以通过设置在非显示区域NDA中并穿透第六导电层下方的有机层的接触孔(未示出)连接到第三电力线VSL。然而，这仅是示例，并且阴极线CTL可以包括用于满足其中施加第三电力电压VSS的条件的布置和连接。
例如，除了设置在子像素RP、GP和BP中的每个的一部分中的阳极电极AND和阴极电极CTD，阴极线CTL可以设置在整个显示区域DA中。在子像素RP、GP和BP中的每个中，阴极电极CTD可以形成为阴极线CTL的在第二方向DR2上突出的一部分，以与阳极电极AND在第一方向DR1上并排布置(或在第一方向DR1上布置在阳极电极AND旁边)。
阳极电极AND与阴极线CTL和阴极电极CTD间隔开。
此外，在第一方向DR1上，阴极电极CTD可以与阴极线CTL间隔开。
参考图24，设置在第六导电层的至少一部分上的第七导电层可以包括分别覆盖阳极电极AND的阳极焊盘ANDP、分别覆盖阴极电极CTD的阴极焊盘CTDP以及覆盖阴极线CTL的至少一部分的阴极线焊盘CTLP。阳极焊盘ANDP可以具有比阳极电极AND的宽度大的宽度，以覆盖阳极电极AND的顶表面和侧表面。
阴极焊盘CTDP可以具有比阴极电极CTD的宽度大的宽度，以覆盖阴极电极CTD的顶表面和侧表面。
阴极线焊盘CTLP可以覆盖阴极线CTL的分别面对阳极电极AND和阴极电极CTD的边缘。例如，阴极线焊盘CTLP可以覆盖阴极线CTL边缘的顶表面和侧表面。
在子像素RP、GP和BP中的每个中，阴极线焊盘CTLP与阳极焊盘ANDP间隔开。因此，能够通过阴极线焊盘CTLP防止阳极电极AND和阴极线CTL之间的短路故障。
在子像素RP、GP和BP中的每个中，阴极线焊盘CTLP与阳极电极AND和阴极电极CTD中的每个与阴极线CTL之间的边界对应。例如，阴极线焊盘CTLP覆盖阴极线CTL的与阳极电极AND和阴极电极CTD中的每个与阴极线CTL之间的边界对应的边缘。
因此，在子像素RP、GP和BP中的每个中，阴极线焊盘CTLP可以与阴极焊盘CTDP的边缘的至少一部分一起形成闭环形状。
例如，阴极线焊盘CTLP的与阳极电极AND和阴极电极CTD中的每个与阴极线CTL之间的边界对应的内边缘可以连接到阴极焊盘CTDP的边缘的一部分以形成闭环形状。
图25是示出沿着图18的线B-B'截取的显示面板的示例的示意性剖视图。图26是示出沿着图18的线C-C'截取的显示面板的示例的示意性剖视图。图27是示出沿着图18的线D-D'截取的显示面板的示例的示意性剖视图。图28是示出沿着图18的线E-E'截取的显示面板的示例的示意性剖视图。图29是示出沿着图18的线F-F'截取的显示面板的示例的示意性剖视图。图30是示出沿着图18的线G-G'截取的显示面板的示例的示意性剖视图。图31是示出沿着图18的线H-H'截取的显示面板的示例的示意性剖视图。图32是示出沿着图18的线I-I'截取的显示面板的示例的示意性剖视图。图33是示出沿着图18的线J-J'截取的显示面板的示例的示意性剖视图。图34和图35是示出沿着图18、图22和图24的线K-K'截取的显示面板的示例的示意性剖视图。
参考图25至图35，缓冲层BF可以设置在衬底SUB上。
衬底SUB可以由诸如聚合物树脂和玻璃的绝缘材料形成。
例如，衬底SUB可以由诸如聚酰亚胺的聚合物树脂形成。衬底SUB可以是可以弯曲、折叠或卷曲的柔性衬底。
缓冲层BF是用于保护薄膜晶体管层TFTL的晶体管和发光元件层EML的发光元件EL免受渗透通过衬底SUB(易受湿气渗透)的湿气影响的绝缘层。
缓冲层BF可以形成为彼此交替堆叠的无机层。例如，缓冲层BF可以形成为其中氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个或多个无机层彼此交替堆叠的多层。
有源层可以设置在缓冲层BF上。有源层包括第一晶体管T1至第十九晶体管T19的第一沟道CH1至第十九沟道CH19、第一源电极S1至第十九源电极S19以及第一漏电极D1至第十九漏电极D19。
有源层可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。
第一沟道CH1至第十九沟道CH19可以分别在第三方向DR3上与第一栅电极G1至第十九栅电极G19重叠。第一源电极S1至第十九源电极S19和第一漏电极D1至第十九漏电极D19可以在第三方向DR3上不与第一栅电极G1至第十九栅电极G19重叠。第一源电极S1至第十九源电极S19和第一漏电极D1至第十九漏电极D19可以是通过用离子或杂质掺杂硅半导体或氧化物半导体而获得的导电区域。
栅极绝缘层130可以设置在有源层上。栅极绝缘层130可以形成为无机层，例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。栅极绝缘层130可以被称为第一绝缘层。
第一导电层可以设置在栅极绝缘层130上。第一导电层包括第一晶体管T1至第十九晶体管T19的第一栅电极G1至第十九栅电极G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一栅极连接电极GCE1至第五栅极连接电极GCE5。第一栅电极G1至第十九栅电极G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一栅极连接电极GCE1至第五栅极连接电极GCE5可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第一层间绝缘层141可以设置在第一导电层上。第一层间绝缘层141可以形成为无机层，例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。第一层间绝缘层141可以被称为第二绝缘层。
第二导电层可以设置在第一层间绝缘层141上。第二导电层可以包括第二电容器电极CE2、第四电容器电极CE4和第六电容器电极CE6。第二导电层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第二电容器电极CE2可以在第三方向DR3上与第一电容器电极CE1重叠，第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠，并且第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠。由于第一层间绝缘层141具有介电常数(例如，预定的或可选择的介电常数)，因此第一电容器PC1可以由第一电容器电极CE1、第二电容器电极CE2和设置在它们之间的第一层间绝缘层141形成。此外，第二电容器PC2可以由第三电容器电极CE3、第四电容器电极CE4和设置在它们之间的第一层间绝缘层141形成。第三电容器PC3可以由第五电容器电极CE5、第六电容器电极CE6和设置在它们之间的第一层间绝缘层141形成。
第二层间绝缘层142可以设置在第二导电层上。第二层间绝缘层142可以形成为无机层，例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。第二层间绝缘层142可以被称为第三绝缘层。
第三导电层可以设置在第二层间绝缘层142上。第三导电层还可以包括初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电力线HVDL、栅极截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电力辅助线AVSL。
此外，第三导电层可以包括第一数据连接电极DCE1和第二数据连接电极DCE2以及第一连接电极CCE1至第八连接电极CCE8。
第三导电层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第k扫描写入线GWLk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第一栅极接触孔GCT1和第三栅极接触孔GCT3连接到第一栅极连接电极GCE1。第k扫描初始化线GILk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第二栅极接触孔GCT2连接到第二栅极连接电极GCE2。第k PWM发射线PWELk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十四接触孔CT14连接到第三栅极连接电极GCE3。第k扫描控制线GCLk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第八接触孔CT8连接到第四栅极连接电极GCE4。第k PAM发射线PAELk可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十九接触孔CT19连接到第五栅极连接电极GCE5。
初始化电压线VIL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第一电力接触孔VCT1连接到第二子漏电极D32和第六子漏电极D102。初始化电压线VIL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第九接触孔CT9连接到第十子漏电极D162和第十八源电极S18。初始化电压线VIL可以通过穿透第二层间绝缘层142的第十八接触孔CT18连接到第六电容器电极CE6。第一水平电力线HVDL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二电力接触孔VCT2连接到第五源电极S5和第十三源电极S13。栅极截止电压线VGHL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第七接触孔CT7连接到第七源电极S7。测试信号线TSTL可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第二十三接触孔CT23连接到第十九栅电极G19。第三电力辅助线AVSL可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二十四接触孔CT24连接到第十九漏电极D19。
第一数据连接电极DCE1可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第一数据接触孔DCT1连接到第二源电极S2。第二数据连接电极DCE2可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第三数据接触孔DCT3连接到第九源电极S9。
第一连接电极CCE1可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第一接触孔CT1连接到第一栅电极G1，并且可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。
第二连接电极CCE2可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第三接触孔CT3连接到第十三漏电极D13，可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第四接触孔CT4连接到第十四漏电极D14，并且可以通过穿透第二层间绝缘层142的第十五接触孔CT15连接到第四电容器电极CE4。
第四连接电极CCE4可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十接触孔CT10连接到第六漏电极D6，并且可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十七接触孔CT17连接到第四栅极连接电极GCE4。
第五连接电极CCE5可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14。
第六连接电极CCE6可以通过穿透第一层间绝缘层141和第二层间绝缘层142的第十二接触孔CT12连接到第八栅电极G8，并且可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112。
第七连接电极CCE7可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第十六接触孔CT16连接到第十七漏电极D17和第十八漏电极D18。
第八连接电极CCE8可以通过穿透栅极绝缘层130、第一层间绝缘层141和第二层间绝缘层142的第二十一接触孔CT21连接到第十九源电极S19。
第一平坦化层160可以设置在第三导电层上。第一平坦化层160可以形成为诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。第一平坦化层160可以被称为第四绝缘层。
第四导电层可以设置在第一平坦化层160上。第四导电层可以包括第j PWM数据线DLj、第一竖直电力线VVDL和第一PAM数据线RDL。此外，第四导电层可以包括第一阳极连接电极ANDE1和第二电力连接电极VDCE。第四导电层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第j PWM数据线DLj可以通过穿透第一平坦化层160的第二数据接触孔DCT2连接到第一数据连接电极DCE1。第一PAM数据线RDL可以通过穿透第一平坦化层160的第四数据接触孔DCT4连接到第二数据连接电极DCE2。第一竖直电力线VVDL可以通过穿透第一平坦化层160的第三电力接触孔VCT3连接到第一水平电力线HVDL。第三电力接触孔VCT3可以在第三方向DR3上与第二电力接触孔VCT2重叠。第三电力接触孔VCT3的面积可以大于第二电力接触孔VCT2的面积。
第一阳极连接电极ANDE1可以通过穿透第一平坦化层160的第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过穿透第一平坦化层160的第二十二接触孔CT22连接到第八连接电极CCE8。第二电力连接电极VDCE可以通过穿透第一平坦化层160的第四电力接触孔VCT4连接到第五连接电极CCE5。
第二平坦化层170可以设置在第四导电层上。第二平坦化层170可以形成为诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。第二平坦化层170可以被称为第五绝缘层。
第五导电层可以设置在第二平坦化层170上。第五导电层可以包括第三电力线VSL。第三电力线VSL可以通过穿透第二平坦化层170的第五电力接触孔VCT5连接到第二电力连接电极VDCE。第五导电层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
第三平坦化层180可以设置在第五导电层上。第三平坦化层180可以形成为诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。第三平坦化层180可以被称为第六绝缘层。
如图34中所示，第六导电层可以设置在第三平坦化层180上。第六导电层包括阳极电极AND、阴极电极CTD和阴极线CTL。
尽管未单独示出，但是第六导电层还可以包括第二子电力线和第三子电力线。
第六导电层可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。例如，第六导电层可以包括具有高反射率的金属材料，诸如铝和钛的堆叠结构(Ti/Al/Ti)、铝和ITO的堆叠结构(ITO/Al/ITO)以及APC合金和ITO的堆叠结构(ITO/APC/ITO)。作为另一示例，第六导电层可以形成为Al/Ti的双层结构。
阳极电极AND与子像素RP、GP和BP中的每个对应。
阴极电极CTD与子像素RP、GP和BP中的每个对应，并且与阳极电极AND间隔开。
阴极线CTL连接到子像素RP、GP和BP中的每个的阴极电极CTD。
第七导电层可以设置在第六导电层的至少一部分上。
第七导电层可以包括覆盖阳极电极AND的阳极焊盘ANDP、覆盖阴极电极CTD的阴极焊盘CTDP以及覆盖阴极线CTL的至少一部分的阴极线焊盘CTLP。
第七导电层可以由诸如ITO或氧化铟锌(IZO)的透明导电材料(TCO)制成。
在子像素RP、GP和BP中的每个中，阳极焊盘ANDP设置在阳极电极AND上并覆盖阳极电极AND的顶表面和侧表面。阳极焊盘ANDP设置成完全覆盖阳极电极AND的侧表面，使得阳极焊盘ANDP的边缘可以接触设置在阳极电极AND下方的第三平坦化层180。
类似地，在子像素RP、GP和BP中的每个中，阴极焊盘CTDP设置在阴极电极CTD上并覆盖阴极电极CTD的顶表面和侧表面。阴极焊盘CTDP设置成完全覆盖阴极电极CTD的侧表面，使得阴极焊盘CTDP的边缘可以接触设置在阴极电极CTD下方的第三平坦化层180。
阴极线焊盘CTLP可以覆盖阴极线CTL的分别面对阳极电极AND和阴极电极CTD的边缘。
阴极线焊盘CTLP设置在阴极线CTL的边缘上，并覆盖阴极线CTL的边缘的顶表面和侧表面。阴极线焊盘CTLP设置成完全覆盖阴极线CTL的边缘的侧表面，使得阴极线焊盘CTLP的边缘可以接触设置在阴极线CTL下方的第三平坦化层180。
因此，可以通过第七导电层防止由于设置在第七导电层上的无机材料的图案化工艺导致的对阳极电极AND、阴极电极CTD和阴极线CTL的边缘的损坏。
钝化层PAS可以设置在第七导电层上。钝化层PAS可以形成为氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。
钝化层PAS可以暴露阳极焊盘ANDP的顶表面的中央部分的一部分和阴极焊盘CTDP的顶表面的中央部分的一部分，而不覆盖它们。
例如，钝化层PAS可以覆盖阳极焊盘ANDP的边缘和阴极焊盘CTDP的边缘，并且可以覆盖阴极线CTL和阴极线焊盘CTLP。
如图35中所示，发光元件EL可以设置在未被钝化层PAS覆盖的阳极焊盘ANDP和阴极焊盘CTDP上。
阳极焊盘ANDP可以通过阳极接触电极ANDC连接到发光元件EL的第一接触电极CTE1。
阴极焊盘CTDP可以通过阴极接触电极CTDC连接到发光元件EL的第二接触电极CTE2。
阳极接触电极ANDC和阴极接触电极CTDC可以由导电粘合材料形成。
由于上面已经参考图4描述了发光元件EL，因此将省略其冗余描述。
如上面所描述的，根据实施方式，形成为第六导电层的阳极电极AND的顶表面和侧表面、阴极电极CTD的顶表面和侧表面以及阴极线CTL的边缘的顶表面和侧表面分别被形成为第七导电层的阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP完全覆盖，使得它们不会暴露于图案化工艺。因此，可以防止因暴露于图案化工艺而生成第六导电层的底切结构，这使得能够防止由于第六导电层的底切结构导致的钝化层PAS的分离。
具体地，在第六导电层包括相对易受图案化工艺影响的铝(Al)的第一层和覆盖第一层的钛(Ti)的第二层的情况下，可以在第一层和第二层暴露于图案化工艺的情况下在第一层和第二层之间生成底切结构。
由于第一层和第二层之间的底切结构，在布置覆盖第七导电层的钝化层PAS时，可能容易引起其中第一层的侧表面未被钝化层PAS完全覆盖的缺陷。
特别地，在阴极线CTL未被钝化层PAS覆盖的状态下在布置发光元件EL的工艺期间出现发光元件EL的对准误差的情况下，发光元件EL的第一接触电极CTE1接触不被钝化层PAS覆盖而暴露的阴极线CTL，这可能导致短路故障。
然而，根据实施方式，阳极电极AND的顶表面和侧表面、阴极电极CTD的顶表面和侧表面以及阴极线CTL的边缘的顶表面和侧表面分别被阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP完全覆盖。因此，在用于布置阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP的第七导电层图案化工艺期间，阳极电极AND、阴极电极CTD和阴极线CTL的边缘的侧表面不暴露于图案化工艺，从而可以防止变形成底切结构。
因此，可以防止由于底切结构导致的钝化层PAS的分离，并且因此，阴极线CTL可以被钝化层PAS完全覆盖，这使得能够防止发光元件EL的短路故障。
图34和图35示出了阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP在阳极电极AND、阴极电极CTD和阴极线CTL的边缘上延伸以接触第三平坦化层180，使得阳极电极AND的侧表面、阴极电极CTD的侧表面和阴极线CTL的边缘的侧表面被完全覆盖。
然而，这仅是示例，阳极电极AND的侧表面、阴极电极CTD的侧表面和阴极线CTL的边缘的侧表面可以分别被阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP覆盖，并且阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP可以在其中阴极线焊盘CTLP与阳极焊盘ANDP间隔开的范围内变形。
图36是示出沿着图18、图22和图24的线K-K'截取的显示面板的另一示例的示意性剖视图。
参考图36，阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP中的每个可以延伸到第三平坦化层180上。
例如，除了覆盖阳极电极AND的顶表面的部分和覆盖阳极电极AND的侧表面的部分之外，阳极焊盘ANDP还可以包括设置在第三平坦化层180上的部分。
类似地，除了覆盖阴极电极CTD的顶表面的部分和覆盖阴极电极CTD的侧表面的部分之外，阴极焊盘CTDP还可以包括设置在第三平坦化层180上的部分。
此外，除了覆盖阴极线CTL的边缘的顶表面的部分和覆盖阴极线CTL的边缘的侧表面的部分之外，阴极线焊盘CTLP还可以包括设置在第三平坦化层180上的部分。
因此，阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP附接到第三平坦化层180，使得阳极电极AND的侧表面、阴极电极CTD的侧表面和阴极线CTL的边缘的侧表面可以分别被阳极焊盘ANDP、阴极焊盘CTDP和阴极线焊盘CTLP更牢固地覆盖，这使得能够进一步防止变形成底切结构。
将参考图37至图40描述阴极线焊盘CTLP的示例。
图37是示出根据第一实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图。
参考图37，根据第一实施方式的显示面板101包括与子像素RP、GP和BP中的每个对应的阴极线焊盘CTLP1。
如上面参考图1和图5所描述的，显示面板101的衬底SUB包括其中子像素RP、GP和BP布置在第一方向DR1和第二方向DR2上的显示区域DA。
如图2和图37中所示，可以设置各自包括子像素RP、GP和BP中的在第一方向DR1上彼此相邻的两个或更多个子像素RP、GP和BP的像素PX。
如图37中所示，子像素RP、GP和BP中的在第一方向DR1上彼此相邻的子像素的阳极电极AND和阴极电极CTD可以在第一方向DR1上并排布置。因此，发光元件EL可以更容易地对准。
子像素RP、GP和BP中的每个的阴极电极CTD可以设置成连接到阴极线CTL的图案。例如，阴极电极CTD可以形成为阴极线CTL的在第一方向DR1上与阳极电极AND并排突出的一部分。
阴极线CTL和阴极电极CTD与阳极电极AND间隔开。
如上面参考图24、图34、图35和图36所描述的，根据第一实施方式的阴极线焊盘CTLP1对应于子像素RP、GP和BP中的每个。因此，在第一方向DR1上彼此相邻的子像素RP和GP(GP和BP)的阴极线焊盘CTLP1可以彼此间隔开。
图38是示出根据第二实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图。
参考图38，根据第二实施方式的显示面板102包括与像素PX中的每个对应的阴极线焊盘CTLP2。
根据第二实施方式的阴极线焊盘CTLP2除了它进一步设置在与任何一个像素PX对应并形成任何一个像素PX的两个或更多个子像素RP、GP和BP之间的边界处之外，与上面描述的实施方式的阴极线焊盘CTLP相同，从而将省略其冗余描述。
根据第二实施方式，形成任何一个像素PX的两个或更多个子像素RP、GP和BP的阴极线焊盘CTLP2在第一方向DR1上彼此连接。
此外，在第一方向DR1上彼此相邻并且对应于不同像素的子像素LPX_BP和RP(BP和RPX_RP)的阴极线焊盘LCSLP2和CTLP2(RCSLP2和CTLP2)彼此间隔开。
例如，在第一方向DR1上的一侧上与任何一个像素PX相邻的另一像素的第三子像素LPX_BP在第一方向DR1上与任何一个像素PX的第一子像素RP相邻。另一像素的第三子像素LPX_BP的阴极线焊盘LCSLP2与任何一个像素PX的第一子像素RP的阴极线焊盘CTLP2间隔开。
类似地，在第一方向DR1上的另一侧上与任何一个像素PX相邻的又一像素的第一子像素RPX_RP在第一方向DR1上与任何一个像素PX的第三子像素BP相邻。又一像素的第一子像素RPX_RP的阴极线焊盘RCSLP2与任何一个像素PX的第三子像素BP的阴极线焊盘CTLP2间隔开。
图39是示出根据第三实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图。
参考图39，根据第三实施方式的显示面板103包括与在一方向上彼此相邻的子像素对应的阴极线焊盘CTLP3。
例如，根据第三实施方式的阴极线焊盘CTLP3除了它们进一步设置于在第一方向DR1上彼此相邻的子像素LPX_BP和RP、RP和GP、GP和BP以及BP和RPX_RP之间的边界处之外，与上面描述的实施方式的阴极线焊盘CTLP相同，从而将省略其冗余描述。
根据第三实施方式，设置于在第一方向DR1上彼此相邻的子像素LPX_BP和RP、RP和GP、GP和BP以及BP和RPX_RP之间的阴极线焊盘CTLP3在第一方向DR1上彼此连接。
图40是示出根据第四实施方式的在第一方向上并排布置的子像素的第六导电层和第七导电层的示意性布局图。
参考图40，根据第四实施方式的显示面板104包括覆盖整个阴极线CTL的阴极线焊盘CTLP4。
例如，根据第四实施方式的阴极线焊盘CTLP4除了它设置成不仅覆盖阴极线CTL的边缘而且完全覆盖阴极线CTL的整个顶表面和阴极线CTL的边缘的侧表面之外，与上面描述的实施方式的阴极线焊盘CTLP相同，从而将省略其冗余描述。
图37至图40中所示的阴极线焊盘CTLP1、CTLP2、CTLP3和CTLP4仅是示例，并且阴极线焊盘CTLP的平面形状可以在满足其中阴极线CTL的边缘的侧表面被覆盖的条件的范围内进行各种变化。
图41是示出根据实施方式的包括显示装置的拼接显示装置的示意性平面图。
参考图41，根据实施方式的拼接显示装置TD可以包括在第一方向DR1和第二方向DR2上并排布置的显示装置11、12、13和14以及设置在显示装置11、12、13和14之间的接缝SM。
例如，拼接显示装置TD可以包括第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14。
显示装置11、12、13和14可以以栅格形状布置。显示装置11、12、13和14可以以M(M是正整数)行和N(N是正整数)列的矩阵形式布置。例如，第一显示装置11和第二显示装置12可以在第一方向DR1上彼此相邻。第一显示装置11和第三显示装置13可以在第二方向DR2上彼此相邻。第三显示装置13和第四显示装置14可以在第一方向DR1上彼此相邻。第二显示装置12和第四显示装置14可以在第二方向DR2上彼此相邻。
然而，拼接显示装置TD中的显示装置11、12、13和14的数量和布置不限于图41中所示的数量和布置。拼接显示装置TD中的显示装置11、12、13和14的数量和布置可以由显示装置10和拼接显示装置TD的尺寸以及拼接显示装置TD的形状确定。
显示装置11、12、13和14可以具有相同的尺寸，但是本公开不限于此。例如，显示装置11、12、13和14可以具有不同的尺寸。
显示装置11、12、13和14中的每个可以具有包括长边和短边的矩形形状。显示装置11、12、13和14可以设置成使得其长边或短边彼此连接。显示装置11、12、13和14中的一些或全部可以设置在拼接显示装置TD的边缘处，并且可以形成拼接显示装置TD的一侧。显示装置11、12、13和14中的至少一个可以设置在拼接显示装置TD的至少一个角处，并且可以形成拼接显示装置TD的两个相邻侧。显示装置11、12、13和14中的至少一个可以由其它显示装置围绕。
显示装置11、12、13和14中的每个可以与参考图1至图39描述的实施方式的显示装置10基本上相同。因此，将省略对显示装置11、12、13和14中的每个的描述。
接缝SM可以包括联接构件或粘合构件。显示装置11、12、13和14可以通过接缝SM的联接构件或粘合构件彼此连接。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
图42是详细示出图41的区域L的示意性放大布局图。
参考图42，接缝SM可以在其中第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14彼此相邻的拼接显示装置TD的中央区域中在平面图中具有十字或加号的形状。接缝SM可以设置在第一显示装置11和第二显示装置12之间、第一显示装置11和第三显示装置13之间、第二显示装置12和第四显示装置14之间以及第三显示装置13和第四显示装置14之间。
第一显示装置11可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第一像素PX1，以显示图像。第二显示装置12可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第二像素PX2，以显示图像。第三显示装置13可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第三像素PX3，以显示图像。第四显示装置14可以包括在第一方向DR1和第二方向DR2上以矩阵形式布置的第四像素PX4，以显示图像。
在第一方向DR1上彼此相邻的第一像素PX1之间的最小距离可以被限定为第一水平分离距离GH1，并且在第一方向DR1上彼此相邻的第二像素PX2之间的最小距离可以被限定为第二水平分离距离GH2。第一水平分离距离GH1和第二水平分离距离GH2可以基本上相同。
接缝SM可以设置于在第一方向DR1上彼此相邻的第一像素PX1和第二像素PX2之间。在第一方向DR1上彼此相邻的第一像素PX1和第二像素PX2之间的最小距离GH12可以是第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1、第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2以及接缝SM在第一方向DR1上的宽度GSM1之和。
在第一方向DR1上彼此相邻的第一像素PX1和第二像素PX2之间的最小距离GH12、第一水平分离距离GH1和第二水平分离距离GH2可以基本上相同。为此，第一像素PX1和接缝SM之间在第一方向DR1上的最小距离GHS1可以小于第一水平分离距离GH1，并且第二像素PX2和接缝SM之间在第一方向DR1上的最小距离GHS2可以小于第二水平分离距离GH2。接缝SM在第一方向DR1上的宽度GSM1可以小于第一水平分离距离GH1或第二水平分离距离GH2。
在第一方向DR1上彼此相邻的第三像素PX3之间的最小距离可以被限定为第三水平分离距离GH3，并且在第一方向DR1上彼此相邻的第四像素PX4之间的最小距离可以被限定为第四水平分离距离GH4。第三水平分离距离GH3和第四水平分离距离GH4可以基本上相同。
接缝SM可以设置于在第一方向DR1上彼此相邻的第三像素PX3和第四像素PX4之间。在第一方向DR1上彼此相邻的第三像素PX3和第四像素PX4之间的最小距离G34可以是第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3、第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4以及接缝SM在第一方向DR1上的宽度GSM1之和。
在第一方向DR1上彼此相邻的第三像素PX3和第四像素PX4之间的最小距离G34、第三水平分离距离GH3和第四水平分离距离GH4可以基本上相同。为此，第三像素PX3和接缝SM之间在第一方向DR1上的最小距离GHS3可以小于第三水平分离距离GH3，并且第四像素PX4和接缝SM之间在第一方向DR1上的最小距离GHS4可以小于第四水平分离距离GH4。接缝SM在第一方向DR1上的宽度GSM1可以小于第三水平分离距离GH3或第四水平分离距离GH4。
在第二方向DR2上彼此相邻的第一像素PX1之间的最小距离可以被限定为第一竖直分离距离GV1，并且在第二方向DR2上彼此相邻的第三像素PX3之间的最小距离可以被限定为第三竖直分离距离GV3。第一竖直分离距离GV1和第三竖直分离距离GV3可以基本上相同。
接缝SM可以设置于在第二方向DR2上彼此相邻的第一像素PX1和第三像素PX3之间。在第二方向DR2上彼此相邻的第一像素PX1和第三像素PX3之间的最小距离GH13可以是第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1、第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3以及接缝SM在第二方向DR2上的宽度GSM2之和。
在第二方向DR2上彼此相邻的第一像素PX1和第三像素PX3之间的最小距离GH13、第一竖直分离距离GV1和第三竖直分离距离GV3可以基本上相同。为此，第一像素PX1和接缝SM之间在第二方向DR2上的最小距离GVS1可以小于第一竖直分离距离GV1，并且第三像素PX3和接缝SM之间在第二方向DR2上的最小距离GVS3可以小于第三竖直分离距离GV3。接缝SM在第二方向DR2上的宽度GSM2可以小于第一竖直分离距离GV1或第三竖直分离距离GV3。
在第二方向DR2上彼此相邻的第二像素PX2之间的最小距离可以被限定为第二竖直分离距离GV2，并且在第二方向DR2上彼此相邻的第四像素PX4之间的最小距离可以被限定为第四竖直分离距离GV4。第二竖直分离距离GV2和第四竖直分离距离GV4可以基本上相同。
接缝SM可以设置于在第二方向DR2上彼此相邻的第二像素PX2和第四像素PX4之间。在第二方向DR2上彼此相邻的第二像素PX2和第四像素PX4之间的最小距离G24可以是第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2、第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4以及接缝SM在第二方向DR2上的宽度GSM2之和。
在第二方向DR2上彼此相邻的第二像素PX2和第四像素PX4之间的最小距离G24、第二竖直分离距离GV2和第四竖直分离距离GV4可以基本上相同。为此，第二像素PX2和接缝SM之间在第二方向DR2上的最小距离GVS2可以小于第二竖直分离距离GV2，并且第四像素PX4和接缝SM之间在第二方向DR2上的最小距离GVS4可以小于第四竖直分离距离GV4。接缝SM在第二方向DR2上的宽度GSM2可以小于第二竖直分离距离GV2或第四竖直分离距离GV4。
如图42中所示，为了防止在显示装置11、12、13和14上显示的图像之间识别出接缝SM，相邻显示装置的像素之间的最小距离可以与显示装置中的每个中的像素之间的最小距离基本上相同。
图43是示出沿着图42的线N-N'截取的拼接显示装置的示例的示意性剖视图。
参考图43，第一显示装置11包括第一显示模块DPM1和第一前覆盖件COV1。第二显示装置12包括第二显示模块DPM2和第二前覆盖件COV2。
第一显示模块DPM1和第二显示模块DPM2中的每个包括衬底SUB、薄膜晶体管层TFTL和发光元件层EML。由于已经参考图1至图40详细描述了薄膜晶体管层TFTL和发光元件层EML，因此将省略其冗余描述。
衬底SUB可以包括其上设置有薄膜晶体管层TFTL的第一表面、与第一表面相对的第二表面以及设置在第一表面和第二表面之间的第一侧表面。第一表面可以是衬底SUB的前表面或顶表面，并且第二表面可以是衬底SUB的后表面或底表面。
此外，衬底SUB还可以包括倒角表面，该倒角表面设置在第一表面和第一侧表面之间以及第二表面和第一侧表面之间并且形成为倾斜表面。
薄膜晶体管层TFTL和发光元件层EML可以不设置在倒角表面上。由于第一侧表面的宽度由于倒角表面而减小，因此能够减小由第一显示装置11的衬底SUB与第二显示装置12的衬底SUB的碰撞导致的损坏。
倒角表面也可以设置在第一表面与除第一侧表面之外的其它侧表面中的每个之间以及第二表面与除第一侧表面之外的其它侧表面中的每个之间。例如，如图42中所示，在第一显示装置11和第二显示装置12在平面图中具有矩形形状的情况下，衬底SUB可以包括设置在第一表面与第二侧表面、第三侧表面和第四侧表面中的每个之间以及第二表面与第二侧表面、第三侧表面和第四侧表面中的每个之间的倒角表面。
第一前覆盖件COV1可以与衬底SUB的倒角表面重叠。例如，第一前覆盖件COV1可以在第一方向DR1和第二方向DR2上比衬底SUB突出得多。因此，第一显示装置11的衬底SUB和第二显示装置12的衬底SUB之间的间隙GSUB可以大于第一前覆盖件COV1和第二前覆盖件COV2之间的间隙GCOV。
第一前覆盖件COV1和第二前覆盖件COV2中的每个可以包括粘合构件51、设置在粘合构件51上的光透射率控制层52以及设置在光透射率控制层52上的防眩光层53。
第一前覆盖件COV1的粘合构件51用于将第一显示模块DPM1的发光元件层EML附接到第一前覆盖件COV1。
第二前覆盖件COV2的粘合构件51用于将第二显示模块DPM2的发光元件层EML附接到第二前覆盖件COV2。
粘合构件51可以是能够透射光的透明粘合构件。例如，粘合构件51可以是光学透明粘合膜或光学透明树脂。
防眩光层53可以设计成漫反射外部光，以便防止由于外部光原样反射导致的图像的可见性劣化。因此，由于防眩光层53，可以增加在第一显示装置11和第二显示装置12上显示的图像的对比度。
光透射率控制层52可以设计成减小外部光或从第一显示模块DPM1和第二显示模块DPM2反射的光的透射率。因此，可以防止第一显示模块DPM1的衬底SUB和第二显示模块DPM2的衬底SUB之间的间隙GSUB被从外部视觉地识别。
防眩光层53可以实现为偏振片，并且光透射率控制层52可以实现为相位延迟层，但是本公开的实施方式不限于此。
图44是详细示出图41的区域M的示意性放大布局图。
图44示出了设置在第一显示装置11的上侧上的焊盘PAD和第一像素PX1。
参考图44，焊盘PAD可以设置在第一显示装置11的上边缘处。在第一显示装置11的PWM数据线DL在第二方向DR2上延伸的情况下，焊盘PAD可以设置在第一显示装置11的上边缘和下边缘处。作为另一示例，在第一显示装置11的PWM数据线DL在第一方向DR1上延伸的情况下，焊盘PAD可以设置在第一显示装置11的左边缘和右边缘处。
焊盘PAD中的每个可以连接到PWM数据线DL。作为另一示例，焊盘PAD可以形成为PWM数据线DL的一部分。
焊盘PAD中的每个可以连接到侧线SCL(参见图45)。侧线SCL可以设置在衬底SUB的侧表面和底表面(或后表面)上。侧线SCL可以在衬底SUB的底表面上连接到连接线CCL(参见图45)。
图45是示出沿着图44的线O-O'截取的拼接显示装置的示例的示意性剖视图。
参考图45，焊盘PAD可以设置在PWM数据线DL的一部分上。例如，焊盘PAD可以包括形成为诸如阳极电极AND等的第六导电层的第一焊盘层PAD1以及形成为诸如阳极焊盘ANDP的第七导电层的第二焊盘层PAD2。
作为另一示例，尽管未单独示出，但是焊盘PAD可以形成为PWM数据线DL的一部分。
作为另一示例，尽管未单独示出，但是焊盘PAD可以形成为设置在覆盖PWM数据线DL的绝缘层(未示出)上并通过穿透绝缘层的孔接触PWM数据线DL的一部分的导电图案。
在焊盘PAD具有包括第一焊盘层PAD1和第二焊盘层PAD2的结构的情况下，焊盘PAD的一部分可以被暴露，而不被平坦化层或其它绝缘层覆盖。
第一焊盘层PAD1可以由具有高反射率的金属材料形成，诸如铝(Al)和钛(Ti)的堆叠结构(Ti/Al/Ti)、Al和ITO的堆叠结构(ITO/Al/ITO)、APC合金、APC合金和ITO的堆叠结构(ITO/APC/ITO)等。
第二焊盘层PAD2可以由诸如ITO或IZO的透明导电材料(TCO)形成。
PWM数据线DL可以在第二层间绝缘层142上形成为第三导电层。
连接线CCL可以设置在衬底SUB的底表面上。连接线CCL可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)及其合金中的任何一种制成的单层或多层。
下部平坦化层INS1可以设置在连接线CCL的一部分上。下部平坦化层INS1可以形成为诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等的有机层。
下部绝缘层INS2可以设置在下部平坦化层INS1上。下部绝缘层INS2可以形成为无机层，例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。
侧线SCL可以设置在衬底SUB的底表面边缘、侧表面和顶表面边缘处。侧线SCL的一端可以连接到连接线CCL。侧线SCL的所述一端可以接触连接线CCL的侧表面和底表面。侧线SCL的另一端可以连接到焊盘PAD或PWM数据线DL。侧线SCL的另一端可以通过穿透钝化层PAS的接触孔连接到焊盘PAD或PWM数据线DL。
侧线SCL可以设置在衬底SUB的侧表面、缓冲层BF的侧表面、栅极绝缘层130的侧表面、第一层间绝缘层141的侧表面和第二层间绝缘层142的侧表面上。
柔性膜FPCB可以设置在下部绝缘层INS2的底表面上。柔性膜FPCB可以经由穿透下部平坦化层INS1和下部绝缘层INS2的孔以及导电粘合构件CAM连接到连接线CCL。用于向PWM数据线DL供应数据电压的源驱动电路可以设置在柔性膜FPCB的底表面上。导电粘合构件CAM可以是各向异性导电膜或各向异性导电膏。
如图44和图45中所示，在第一显示装置11中，设置在衬底SUB下方的柔性膜FPCB的源驱动电路可以通过连接线CCL、侧线SCL和焊盘PAD连接到PWM数据线DL。例如，由于源驱动电路设置在衬底SUB下方，因此可以从衬底SUB的上部去除非显示区域NDA，从而即使在衬底SUB的边缘处也可以形成像素PX。
图46是示出根据实施方式的拼接显示装置的示意性框图。
图46示出了第一显示装置11和主机系统HOST。
参考图46，根据实施方式的拼接显示装置TD连接到主机系统HOST。
主机系统HOST可以实现为电视系统、家庭影院系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、移动电话系统和平板计算机中的任何一个。
用户的命令可以以各种格式输入到主机系统HOST。例如，通过用户的触摸输入的命令可以输入到主机系统HOST。作为另一示例，通过遥控器的键盘输入或按钮输入的用户的命令可以输入到主机系统HOST。
主机系统HOST可以从外部接收与原始图像对应的原始视频数据。主机系统HOST可以根据显示装置的数量来划分原始视频数据。例如，响应于第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14，主机系统HOST可以将原始视频数据划分成与第一图像对应的第一视频数据、与第二图像对应的第二视频数据、与第三图像对应的第三视频数据以及与第四图像对应的第四视频数据。主机系统HOST可以将第一视频数据传送到第一显示装置11，将第二视频数据传送到第二显示装置12，将第三视频数据传送到第三显示装置13并且将第四视频数据传送到第四显示装置14。
第一显示装置11可以根据第一视频数据显示第一图像，第二显示装置12可以根据第二视频数据显示第二图像，第三显示装置13可以根据第三视频数据显示第三图像，并且第四显示装置14可以根据第四视频数据显示第四图像。因此，用户可以观看其中显示在第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14上的第一图像至第四图像被组合的原始图像。
第一显示装置11可以包括广播调谐部分510、信号处理部分520、显示部分530、扬声器540、用户输入部分550、硬盘驱动器(HDD)560、网络通信部分570、用户接口(UI)生成部分580和控制部分590。
广播调谐部分510可以在控制部分590的控制下调谐信道频率，以通过天线接收相应信道的广播信号。广播调谐部分510可以包括信道检测模块和RF解调模块。
由广播调谐部分510解调的广播信号由信号处理部分520处理并输出到显示部分530和扬声器540。信号处理部分520可以包括解复用器521、视频解码器522、视频处理器523、音频解码器524和附加数据处理器525。
解复用器521将解调的广播信号分离成视频信号、音频信号和附加数据。视频信号、音频信号和附加数据分别由视频解码器522、音频解码器524和附加数据处理器525恢复。视频解码器522、音频解码器524和附加数据处理器525以与传送广播信号时的时间的编码格式对应的解码格式来恢复它们。
另一方面，解码的视频信号由视频处理器523转换，以适应满足显示部分530的输出标准的竖直频率、分辨率、纵横比等，并且解码后的音频信号输出到扬声器540。
显示部分530包括在其上显示图像的显示面板100和控制显示面板100的驱动的面板驱动器。由于已经参考图4等描述了显示面板100和面板驱动器的详细框图，因此将省略其冗余描述。
用户输入部分550可以接收由主机系统HOST传送的信号。用户输入部分550可以设置成允许用户选择由主机系统HOST传送的信道以及与和其它显示装置通信相关的选择命令以及与UI菜单的选择和操作相关的数据，并且允许输入待输入的数据。
HDD 560存储包括OS程序的各种软件程序、记录的广播程序、视频、照片和其它数据，并且可以形成为诸如硬盘或非易失性存储器的存储介质。
网络通信部分570用于与主机系统HOST和其它显示装置短距离通信，并且可以实现为包括可以实现移动通信、数据通信、蓝牙通信、RF通信、以太网通信等的天线图案的通信模块。
网络通信部分570可以通过稍后将描述的天线图案向/从根据用于移动通信的技术标准或通信方法(例如，全球移动通信系统(GSM)、码分多址(CDMA)、CDMA2000、优化的增强型语音数据或仅增强型语音数据(EV-DO)、宽带CDMA(WCDMA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、高级长期演进(LTE-A)、5G等)构建的移动通信网络上的基站、外部终端和服务器中的至少一个传送/接收无线信号。
网络通信部分570可以通过稍后将描述的天线图案在根据无线互联网技术的通信网络中传送或接收无线信号。无线互联网技术的示例包括无线LAN(WLAN)、无线保真(Wi-Fi)、Wi-Fi直连、数字生活网络联盟(DLNA)、无线宽带(WiBro)、全球微波接入互操作性(WiMAX)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、高级长期演进(LTE-A)等。天线图案根据包括甚至上面没有列出的互联网技术的无线互联网技术中的至少一种传送和接收数据。
UI生成部分580生成用于与主机系统HOST和其它显示装置通信的UI菜单，并且可以通过算法代码和屏上显示(OSD)IC来实现。用于与主机系统HOST和其它显示装置通信的UI菜单可以是用于指定用于通信的对应数字TV并选择所期望的功能的菜单。
控制部分590负责第一显示装置11的总体控制以及主机系统HOST和第二显示装置12、第三显示装置13和第四显示装置14的通信控制。控制部分590可以通过其中存储用于控制的相应算法代码并且执行所存储的算法代码的微控制器单元(MCU)来实现。
响应于用户输入部分550的输入和选择，控制部分590控制通过网络通信部分570向主机系统HOST和第二显示装置12、第三显示装置13和第四显示装置14传送相应的控制命令和数据。在从主机系统HOST以及第二显示装置12、第三显示装置13和第四显示装置14接收到控制命令和数据的情况下，控制部分590根据相应的控制命令执行操作。
第二显示装置12的框图、第三显示装置13的框图和第四显示装置14的框图与参考图46描述的第一显示装置11的框图基本上相同，并且因此将省略其描述。
上面的描述是本公开的技术特征的示例，并且本公开所属领域中的技术人员将能够进行各种修改和改变。因此，上面描述的本公开的实施方式可以单独实现或彼此组合实现。
因此，在本公开中公开的实施方式不旨在限制本公开的技术精神，而是描述本公开的技术精神，并且本公开的技术精神的范围不受这些实施方式的限制。本公开的保护范围应当由所附权利要求来解释，并且其应当解释为等同范围内的所有技术精神都包括在本公开的范围内。

Claims (10)

1.显示装置，包括多个子像素，其特征在于，所述显示装置包括：
有源层，设置在衬底上；
栅极绝缘层，在平面图中与所述有源层重叠；
第一层间绝缘层，在平面图中与设置在所述栅极绝缘层上的第一导电层重叠；
第二层间绝缘层，在平面图中与设置在所述第一层间绝缘层上的第二导电层重叠；
第一平坦化层，在平面图中与设置在所述第二层间绝缘层上的第三导电层重叠；
第二平坦化层，在平面图中与设置在所述第一平坦化层上的第四导电层重叠；
第三平坦化层，在平面图中与设置在所述第二平坦化层上的第五导电层重叠；
第六导电层，设置在所述第三平坦化层上；以及
第七导电层，设置在所述第六导电层的至少一部分上，其中，
所述第六导电层包括：
多个阳极电极，分别与所述多个子像素对应；
多个阴极电极，分别与所述多个子像素对应并且分别与所述多个阳极电极间隔开；以及
阴极线，电连接到所述多个阴极电极，以及
所述第七导电层包括：
多个阳极焊盘，在平面图中分别与所述多个阳极电极重叠；
多个阴极焊盘，在平面图中分别与所述多个阴极电极重叠；以及
阴极线焊盘，在平面图中与所述阴极线的至少一部分重叠。
2.根据权利要求1所述的显示装置，其特征在于，在所述多个子像素中，
所述多个阳极焊盘分别设置在所述多个阳极电极上，在平面图中分别与所述多个阳极电极的顶表面和侧表面重叠，并且与所述第三平坦化层接触，以及
所述多个阴极焊盘分别设置在所述多个阴极电极上，在平面图中分别与所述多个阴极电极的顶表面和侧表面重叠，并且与所述第三平坦化层接触。
3.根据权利要求2所述的显示装置，其特征在于，在所述多个子像素中的每个中，所述阴极线焊盘在平面图中与所述阴极线的面对所述多个阳极电极中的相应一个以及所述多个阴极电极中的相应一个的边缘重叠。
4.根据权利要求3所述的显示装置，其特征在于，所述阴极线焊盘设置在所述阴极线的所述边缘上，在平面图中与所述阴极线的所述边缘的顶表面和侧表面重叠，并且与所述第三平坦化层接触。
5.根据权利要求4所述的显示装置，其特征在于，
在所述多个子像素中的每个中，所述阴极线焊盘与所述多个阳极焊盘中的相应一个间隔开，对应于所述阴极线与所述多个阳极电极和所述多个阴极电极中的相应一个之间的边界，并且与所述多个阴极焊盘中的相应一个的边缘的至少一部分一起形成闭环形状，以及
所述多个子像素中的在一方向上相邻的子像素的所述多个阳极电极和所述多个阴极电极在所述一方向上并排布置。
6.根据权利要求5所述的显示装置，其特征在于，
所述阴极线焊盘与所述多个子像素中的每个对应，以及
在所述一方向上相邻的所述子像素的所述阴极线焊盘彼此间隔开。
7.根据权利要求5所述的显示装置，其特征在于，还包括：
多个像素，各自包括所述多个子像素中的在所述一方向上彼此相邻的两个或更多个子像素，其中，
所述阴极线焊盘与所述多个像素中的每个对应，并且还设置在所述多个像素中的每个的所述两个或更多个子像素之间的边界处，以及
在所述一方向上相邻并且与所述多个像素中的不同像素对应的所述多个子像素的所述阴极线焊盘彼此间隔开。
8.根据权利要求5所述的显示装置，其特征在于，所述阴极线焊盘与在所述一方向上相邻的所述多个子像素对应，并且还设置于在所述一方向上相邻的所述多个子像素之间的边界处。
9.根据权利要求5所述的显示装置，其特征在于，所述阴极线焊盘在平面图中与所述阴极线的整个区域重叠。
10.拼接显示装置，其特征在于，包括：
显示装置；以及
接缝，在所述显示装置之间，其中，
所述显示装置中的至少一个包括多个子像素，所述显示装置中的至少一个包括：
有源层，设置在衬底上；
栅极绝缘层，在平面图中与所述有源层重叠；
第一层间绝缘层，在平面图中与设置在所述栅极绝缘层上的第一导电层重叠；
第二层间绝缘层，在平面图中与设置在所述第一层间绝缘层上的第二导电层重叠；
第一平坦化层，在平面图中与设置在所述第二层间绝缘层上的第三导电层重叠；
第二平坦化层，在平面图中与设置在所述第一平坦化层上的第四导电层重叠；
第三平坦化层，在平面图中与设置在所述第二平坦化层上的
第五导电层重叠；
第六导电层，设置在所述第三平坦化层上；以及
第七导电层，设置在所述第六导电层的至少一部分上，其中，所述第六导电层包括：
多个阳极电极，分别与所述多个子像素对应；
多个阴极电极，分别与所述多个子像素对应并且分别与所述多个阳极电极间隔开；以及
阴极线，电连接到所述多个阴极电极，以及
所述第七导电层包括：
多个阳极焊盘，在平面图中分别与所述多个阳极电极重叠；
多个阴极焊盘，在平面图中分别与所述多个阴极电极重叠；以及
阴极线焊盘，在平面图中与所述阴极线的至少一部分重叠。
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