KR20230115388A - 표시 장치 및 이를 포함한 타일형 표시 장치 - Google Patents
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- 239000010410 layer Substances 0.000 claims description 351
- 239000003990 capacitor Substances 0.000 claims description 93
- 239000011229 interlayer Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 52
- 238000012360 testing method Methods 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 74
- 238000010586 diagram Methods 0.000 description 52
- 238000000926 separation method Methods 0.000 description 43
- 230000000149 penetrating effect Effects 0.000 description 37
- 239000004065 semiconductor Substances 0.000 description 33
- 239000010936 titanium Substances 0.000 description 26
- YIQAOPNCIJVKDN-XKNYDFJKSA-N Ala-Asn-Asp-Pro Chemical compound C[C@H](N)C(=O)N[C@@H](CC(N)=O)C(=O)N[C@@H](CC(O)=O)C(=O)N1CCC[C@H]1C(O)=O YIQAOPNCIJVKDN-XKNYDFJKSA-N 0.000 description 24
- 101000826116 Homo sapiens Single-stranded DNA-binding protein 3 Proteins 0.000 description 23
- 102100023008 Single-stranded DNA-binding protein 3 Human genes 0.000 description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 21
- 239000010949 copper Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 14
- 230000001070 adhesive effect Effects 0.000 description 14
- 229910045601 alloy Inorganic materials 0.000 description 14
- 239000000956 alloy Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 239000011651 chromium Substances 0.000 description 14
- 238000004891 communication Methods 0.000 description 14
- 239000010931 gold Substances 0.000 description 14
- 238000002161 passivation Methods 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010409 thin film Substances 0.000 description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 101150091203 Acot1 gene Proteins 0.000 description 10
- 102100025854 Acyl-coenzyme A thioesterase 1 Human genes 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- -1 silicon oxy nitride Chemical class 0.000 description 10
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 9
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 9
- 238000013248 bile duct ligation model Methods 0.000 description 9
- 235000012209 glucono delta-lactone Nutrition 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000012044 organic layer Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 101100329003 Arabidopsis thaliana COV1 gene Proteins 0.000 description 7
- 101100082447 Arabidopsis thaliana PBL1 gene Proteins 0.000 description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 7
- 229910052779 Neodymium Inorganic materials 0.000 description 7
- 101710173823 Short transient receptor potential channel 4 Proteins 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 229910010272 inorganic material Inorganic materials 0.000 description 7
- 239000011147 inorganic material Substances 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 239000011733 molybdenum Substances 0.000 description 7
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 7
- 101710173825 Short transient receptor potential channel 5 Proteins 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 102100020740 Dolichol phosphate-mannose biosynthesis regulatory protein Human genes 0.000 description 5
- 102100020746 Dolichol-phosphate mannosyltransferase subunit 1 Human genes 0.000 description 5
- 101000932183 Homo sapiens Dolichol phosphate-mannose biosynthesis regulatory protein Proteins 0.000 description 5
- 101000932202 Homo sapiens Dolichol-phosphate mannosyltransferase subunit 1 Proteins 0.000 description 5
- 238000010295 mobile communication Methods 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 4
- AAHNBILIYONQLX-UHFFFAOYSA-N 6-fluoro-3-[4-[3-methoxy-4-(4-methylimidazol-1-yl)phenyl]triazol-1-yl]-1-(2,2,2-trifluoroethyl)-4,5-dihydro-3h-1-benzazepin-2-one Chemical compound COC1=CC(C=2N=NN(C=2)C2C(N(CC(F)(F)F)C3=CC=CC(F)=C3CC2)=O)=CC=C1N1C=NC(C)=C1 AAHNBILIYONQLX-UHFFFAOYSA-N 0.000 description 4
- 101100327840 Arabidopsis thaliana CHLI1 gene Proteins 0.000 description 4
- 101100449736 Candida albicans (strain SC5314 / ATCC MYA-2876) ZCF23 gene Proteins 0.000 description 4
- 102100023513 Flotillin-2 Human genes 0.000 description 4
- 101150016162 GSM1 gene Proteins 0.000 description 4
- 101000828609 Homo sapiens Flotillin-2 Proteins 0.000 description 4
- 101001057156 Homo sapiens Melanoma-associated antigen C2 Proteins 0.000 description 4
- 101150089655 Ins2 gene Proteins 0.000 description 4
- 102100027252 Melanoma-associated antigen C2 Human genes 0.000 description 4
- 101001045744 Sus scrofa Hepatocyte nuclear factor 1-beta Proteins 0.000 description 4
- 101100072652 Xenopus laevis ins-b gene Proteins 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 239000005011 phenolic resin Substances 0.000 description 4
- 229920001568 phenolic resin Polymers 0.000 description 4
- 229920006122 polyamide resin Polymers 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 3
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 3
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 3
- 101001064302 Homo sapiens Lipase member I Proteins 0.000 description 3
- 101000633613 Homo sapiens Probable threonine protease PRSS50 Proteins 0.000 description 3
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 3
- 101000824971 Homo sapiens Sperm surface protein Sp17 Proteins 0.000 description 3
- 102100030659 Lipase member I Human genes 0.000 description 3
- 102100021867 Natural resistance-associated macrophage protein 2 Human genes 0.000 description 3
- 101150092599 Padi2 gene Proteins 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 102100029523 Probable threonine protease PRSS50 Human genes 0.000 description 3
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 3
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 3
- 108091006618 SLC11A2 Proteins 0.000 description 3
- 102100022441 Sperm surface protein Sp17 Human genes 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000002952 polymeric resin Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000002310 reflectometry Methods 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 229920003002 synthetic resin Polymers 0.000 description 3
- 102100022907 Acrosin-binding protein Human genes 0.000 description 2
- 102100034323 Disintegrin and metalloproteinase domain-containing protein 2 Human genes 0.000 description 2
- 101000756551 Homo sapiens Acrosin-binding protein Proteins 0.000 description 2
- 101000780288 Homo sapiens Disintegrin and metalloproteinase domain-containing protein 2 Proteins 0.000 description 2
- 101100229708 Homo sapiens GOLT1B gene Proteins 0.000 description 2
- 101100179827 Homo sapiens INTS13 gene Proteins 0.000 description 2
- 101001003135 Homo sapiens Interleukin-13 receptor subunit alpha-1 Proteins 0.000 description 2
- 101001003132 Homo sapiens Interleukin-13 receptor subunit alpha-2 Proteins 0.000 description 2
- 101000874141 Homo sapiens Probable ATP-dependent RNA helicase DDX43 Proteins 0.000 description 2
- 101000725916 Homo sapiens Putative tumor antigen NA88-A Proteins 0.000 description 2
- 101000821981 Homo sapiens Sarcoma antigen 1 Proteins 0.000 description 2
- 102100027019 Integrator complex subunit 13 Human genes 0.000 description 2
- 102100020791 Interleukin-13 receptor subunit alpha-1 Human genes 0.000 description 2
- 102100035724 Probable ATP-dependent RNA helicase DDX43 Human genes 0.000 description 2
- 102100027596 Putative tumor antigen NA88-A Human genes 0.000 description 2
- 101100520796 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PTC4 gene Proteins 0.000 description 2
- 102100021466 Sarcoma antigen 1 Human genes 0.000 description 2
- 102100024018 Vesicle transport protein GOT1B Human genes 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 102100027126 Echinoderm microtubule-associated protein-like 2 Human genes 0.000 description 1
- 101001057942 Homo sapiens Echinoderm microtubule-associated protein-like 2 Proteins 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004205 dimethyl polysiloxane Substances 0.000 description 1
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 description 1
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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Abstract
표시 장치가 제공된다. 표시 장치는 복수의 서브 화소에 각각 대응하는 복수의 애노드 전극, 상기 복수의 서브 화소에 각각 대응하고 상기 복수의 애노드 전극으로부터 각각 이격되는 복수의 캐소드 전극, 상기 복수의 캐소드 전극에 연결되는 캐소드 배선; 상기 복수의 애노드 전극을 각각 덮는 복수의 애노드 패드, 상기 복수의 캐소드 전극을 각각 덮는 복수의 캐소드 패드, 및 상기 캐소드 배선의 적어도 일부를 덮는 캐소드 배선 패드를 포함한다.
Description
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다. 유기 발광 표시 장치의 경우, 유기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조정함으로써 유기 발광 다이오드 소자의 광의 휘도 또는 계조를 조정한다. 하지만, 무기 발광 다이오드 소자는 구동 전류에 따라 발광하는 광의 파장이 달라지므로, 유기 발광 다이오드 소자와 동일한 방법으로 구동하는 경우, 화상의 품질이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 쇼트 불량이 저감될 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소가 배열된 표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 액티브층, 상기 액티브층을 덮는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 제1 도전층을 덮는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되는 제2 도전층을 덮는 제2 층간 절연막, 상기 제2 층간 절연막 상에 배치되는 제3 도전층을 덮는 제1 평탄화막, 상기 제1 평탄화막 상에 배치되는 제4 도전층을 덮는 제2 평탄화막, 상기 제2 평탄화막 상에 배치되는 제5 도전층을 덮는 제3 평탄화막, 상기 제3 평탄화막 상에 배치되는 제6 도전층, 및 상기 제6 도전층의 적어도 일부 상에 배치되는 제7 도전층을 포함한다. 상기 제6 도전층은 상기 복수의 서브 화소에 각각 대응하는 복수의 애노드 전극, 상기 복수의 서브 화소에 각각 대응하고 상기 복수의 애노드 전극으로부터 각각 이격되는 복수의 캐소드 전극, 및 상기 복수의 캐소드 전극에 연결되는 캐소드 배선을 포함한다. 상기 제7 도전층은 상기 복수의 애노드 전극을 각각 덮는 복수의 애노드 패드, 상기 복수의 캐소드 전극을 각각 덮는 복수의 캐소드 패드, 및 상기 캐소드 배선의 적어도 일부를 덮는 캐소드 배선 패드를 포함한다.
상기 복수의 서브 화소 각각에서, 상기 애노드 패드는 상기 애노드 전극 상에 배치되고 상기 애노드 전극의 상면과 측면을 덮으며 상기 제3 평탄화막과 접하고, 상기 캐소드 패드는 상기 캐소드 전극 상에 배치되고 상기 캐소드 전극의 상면과 측면을 덮으며 상기 제3 평탄화막과 접할 수 있다.
상기 복수의 서브 화소 각각에서, 상기 캐소드 배선 패드는 상기 애노드 전극 및 상기 캐소드 전극 각각과 마주하는 상기 캐소드 배선의 가장자리를 덮을 수 있다.
상기 캐소드 배선 패드는 상기 캐소드 배선의 가장자리 상에 배치되고 상기 캐소드 배선의 가장자리의 상면과 측면을 덮으며 상기 제3 평탄화막과 접할 수 있다.
상기 복수의 서브 화소 각각에서, 상기 캐소드 배선 패드는 상기 애노드 패드로부터 이격되고, 상기 애노드 전극 및 상기 캐소드 전극 각각과 상기 캐소드 배선 간의 경계에 대응하며, 상기 캐소드 패드의 가장자리의 적어도 일부와 함께 폐루프 형태를 이룰 수 있다.
상기 복수의 서브 화소 중 일 방향으로 이웃한 서브 화소들의 상기 애노드 전극 및 상기 캐소드 전극은 상기 일 방향으로 나란하게 배열될 수 있다.
상기 캐소드 배선 패드는 상기 복수의 서브 화소 각각에 대응하고, 상기 일 방향으로 이웃한 서브 화소들의 상기 캐소드 배선 패드들은 상호 이격될 수 있다.
또는, 상기 복수의 서브 화소 중 상기 일 방향으로 이웃한 둘 이상의 서브 화소로 각각 이루어진 복수의 화소가 마련되고, 상기 캐소드 배선 패드는 복수의 화소 각각에 대응하며 상기 복수의 화소 각각에 포함된 상기 둘 이상의 서브 화소 간의 경계에 더 배치되고, 상기 일 방향으로 이웃하고 서로 다른 화소에 대응되는 서브 화소들의 상기 캐소드 배선 패드들은 상호 이격될 수 있다.
또는, 상기 캐소드 배선 패드는 상기 일 방향으로 이웃한 서브 화소들에 대응되고, 상기 일 방향으로 이웃한 서브 화소들 간의 경계에 더 배치될 수 있다.
또는 상기 캐소드 배선 패드는 상기 캐소드 배선을 전체적으로 덮을 수 있다.
또는, 상기 복수의 애노드 패드, 상기 복수의 캐소드 패드 및 상기 캐소드 배선 패드 각각은 상기 제3 평탄화막 상으로 연장될 수 있다.
상기 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스윕 신호가 인가되는 스윕 신호 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 및 제2 데이터 전압이 인가되는 제2 데이터 배선을 더 포함할 수 있다. 상기 복수의 서브 화소 각각은 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결될 수 있다. 상기 복수의 서브 화소 각각은 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 애노드 전극에 인가되는 구동 전류를 생성하는 제2 화소 구동부, 및 상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류를 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함할 수 있다. 상기 제1 화소 구동부는, 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.
상기 표시 장치는 제1 전원 전압이 인가되는 제1 전원 배선, 제2 전원 전압이 인가되는 제2 전원 배선, 제1 발광 신호가 인가되는 제1 발광 배선, 스캔 제어 신호가 인가되는 스캔 제어 배선을 더 구비할 수 있다. 상기 제1 화소 구동부는, 상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터, 상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 제1 노드에 연결하는 제6 트랜지스터, 및 상기 스캔 제어 신호에 따라 상기 스윕 신호 배선을 게이트 오프 전압이 인가되는 게이트 오프 전압 배선에 연결하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 화소 구동부는, 상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터, 및 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함할 수 있다.
상기 제2 화소 구동부는, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제12 트랜지스터, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제9 트랜지스터의 제1 전극에 연결하는 제13 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제14 트랜지스터, 및 상기 제9 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함할 수 있다.
상기 제3 화소 구동부는, 상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터, 상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 발광 소자의 제1 전극에 연결하는 제17 트랜지스터, 상기 스캔 제어 신호에 따라 상기 발광 소자의 제1 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터, 및 상기 제1 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함할 수 있다.
상기 표시 장치는 테스트 신호가 인가되는 테스트 신호 배선, 및 제3 전원 전압이 인가되는 제3 전원 배선을 더 구비할 수 있다. 상기 제3 화소 구동부는, 상기 테스트 신호에 따라 상기 발광 소자의 제1 전극을 상기 제3 전원 배선에 연결하는 제19 트랜지스터를 더 포함할 수 있다. 상기 캐소드 배선은 상기 제3 전원 배선과 연결될 수 있다.
상기 액티브층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17, 제18 및 제19 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함하고, 상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17, 제18 및 제19 트랜지스터 각각의 게이트 전극, 및 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제3 및 제5 커패시터 전극을 포함하며, 상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제2, 제4 및 제6 커패시터 전극을 포함할 수 있다.
상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 제1 전원 전압이 인가되는 제1 수평 전원 배선, 상기 스윕 신호 배선, 게이트 오프 전압 배선, 스캔 제어 배선, 테스트 신호 배선 및 상기 제3 전원 전압이 인가되는 제3 전원 보조 배선을 포함하며, 상기 제4 도전층은 상기 제1 데이터 배선, 상기 제1 전원 전압이 인가되는 제1 수직 전원 배선, 상기 제2 데이터 배선, 및 제1 애노드 연결 전극을 포함하고, 상기 제1 애노드 연결 전극은 상기 제17 트랜지스터의 드레인 전극 및 상기 제18 트랜지스터의 드레인 전극에 연결될 수 있다.
상기 제5 도전층은 상기 제3 전원 배선, 및 상기 제1 애노드 연결 전극과 연결되는 제2 애노드 연결 전극을 포함할 수 있다.
상기 표시 장치는 상기 제3 평탄화막 상에 배치되고 상기 복수의 애노드 패드 각각의 가장자리, 상기 복수의 캐소드 패드 각각의 가장자리, 상기 캐소드 배선 패드 및 상기 캐소드 배선을 덮는 보호막을 더 포함할 수 있다. 상기 복수의 서브 화소 각각에서, 상기 애노드 패드는 애노드 컨택 전극을 통해 발광 소자의 제1 컨택 전극과 연결되고, 상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 발광 소자의 제2 컨택 전극과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치는 복수의 서브 화소에 각각 대응하는 복수의 애노드 전극, 복수의 서브 화소에 각각 대응하고 복수의 애노드 전극으로부터 각각 이격되는 복수의 캐소드 전극, 복수의 캐소드 전극에 연결되는 캐소드 배선, 복수의 애노드 전극을 각각 덮는 복수의 애노드 패드, 복수의 캐소드 전극을 각각 덮는 복수의 캐소드 패드, 및 캐소드 배선의 적어도 일부를 덮는 캐소드 배선 패드를 포함한다.
복수의 서브 화소 각각에서, 애노드 패드는 애노드 전극의 상면과 측면을 덮고, 캐소드 패드는 캐소드 전극의 상면과 측면을 덮으며, 캐소드 배선 패드는 애노드 전극 및 캐소드 전극 각각과 마주하는 캐소드 배선의 가장자리의 상면과 측면을 덮는다.
이와 같이 하면, 애노드 전극의 측면, 캐소드 전극의 측면 및 캐소드 배선의 가장자리의 측면이 애노드 패드, 캐소드 패드 및 캐소드 배선 패드의 배치를 위한 패터닝 공정에 노출되지 않으므로, 언더컷 구조로 변형되지 않을 수 있다. 그로 인해, 언더컷 구조에 의한 보호막의 이탈이 방지될 수 있으므로, 발광 소자의 쇼트 불량이 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 평면도이다.
도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다.
도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 6은 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 7은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 8은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 9는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 10은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 11은 일 실시예에 따른 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호들, 스캔 기입 신호들, 스캔 제어 신호들, PWM 발광 신호들, PAM 발광 신호들, 및 스윕 신호들을 보여주는 파형도이다.
도 12는 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 13은 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다.
도 14 내지 도 17은 도 12의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 18은 일 실시예에 따른 제1 서브 화소의 액티브층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다.
도 19는 도 18의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 20은 도 18의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 21은 도 18의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 22는 도 18에 도시된 제1 서브 화소의 제5 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 23은 도 18에 도시된 제1 서브 화소의 제6 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 24는 도 18에 도시된 제1 서브 화소의 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 25는 도 18의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 26은 도 18의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 27은 도 18의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 28은 도 18의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 29는 도 18의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 30은 도 18의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 31은 도 18의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 32는 도 18의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 33은 도 18의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 34 및 도 35는 도 18, 도 22, 도 24의 K-K'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 36은 도 18, 도 22, 도 24의 K-K'를 따라 절단한 표시 패널의 다른 일 예를 보여주는 단면도이다.
도 37은 제1 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 38은 제2 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 39는 제3 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 40은 제4 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 41은 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 42는 도 41의 L 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 43은 도 43의 N-N'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 44는 도 41의 M 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 45는 도 44의 O-O'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 46은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다.
도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 6은 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 7은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 8은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 9는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 10은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 11은 일 실시예에 따른 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호들, 스캔 기입 신호들, 스캔 제어 신호들, PWM 발광 신호들, PAM 발광 신호들, 및 스윕 신호들을 보여주는 파형도이다.
도 12는 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 13은 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다.
도 14 내지 도 17은 도 12의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 18은 일 실시예에 따른 제1 서브 화소의 액티브층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다.
도 19는 도 18의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 20은 도 18의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 21은 도 18의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 22는 도 18에 도시된 제1 서브 화소의 제5 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 23은 도 18에 도시된 제1 서브 화소의 제6 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 24는 도 18에 도시된 제1 서브 화소의 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 25는 도 18의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 26은 도 18의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 27은 도 18의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 28은 도 18의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 29는 도 18의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 30은 도 18의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 31은 도 18의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 32는 도 18의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 33은 도 18의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 34 및 도 35는 도 18, 도 22, 도 24의 K-K'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 36은 도 18, 도 22, 도 24의 K-K'를 따라 절단한 표시 패널의 다른 일 예를 보여주는 단면도이다.
도 37은 제1 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 38은 제2 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 39는 제3 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 40은 제4 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 41은 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 42는 도 41의 L 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 43은 도 43의 N-N'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 44는 도 41의 M 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 45는 도 44의 O-O'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 46은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다. 도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 1을 참조하면, 평판의 표시 패널(100)을 포함하는 표시 장치는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하기 위해 화소(PX)들, 제1 방향(DR1)으로 연장하는 스캔 배선들, 제2 방향(DR2)으로 연장하는 데이터 배선들을 더 포함할 수 있다. 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 복수의 서브 화소들(RP, GP, BP)을 포함할 수 있다. 도 2와 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들(RP, GP, BP), 즉 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)은 데이터 배선들 중에서 어느 한 데이터 배선, 및 스캔 배선들 중에서 적어도 하나의 스캔 배선에 연결될 수 있다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
예를 들어, 도 2와 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다.
또는, 도 3과 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
도 2와 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열될 수 있다. 또는, 제2 서브 화소(GP)와 제3 서브 화소(BP) 중에서 어느 하나와 제1 서브 화소(RP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(RP)는 제2 방향(DR2)으로 배열될 수 있다.
예를 들어, 도 3과 같이, 제1 서브 화소(RP)와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(RP)와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
또는, 제1 서브 화소(RP)와 제3 서브 화소(BP) 중에서 어느 하나와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(GP)는 제2 방향(DR2)으로 배열될 수 있다. 또는, 제1 서브 화소(RP)와 제2 서브 화소(GP) 중에서 어느 하나와 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
제1 서브 화소(RP)는 제1 광을 발광하고, 제2 서브 화소(GP)는 제1 광과 상이한 색상인 제2 광을 발광하며, 제3 서브 화소(BP)는 제1 광 및 제2 광과 상이한 색상인 제3 광을 발광할 수 있다.
일 예로, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 여기서, 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3과 같이, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 서로 상이할 수 있다.
도 4는 도 3의 A-A'를 따라 절단한 표시 장치의 일 예를 보여주는 단면도이다.
도 4를 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터(Thin Film Transistor, TFT)들이 형성되는 층일 수 있다. 박막 트랜지스터층(TFTL)에 대한 상세한 설명은 후술한다.
기판(SUB)은 표시 장치(10)를 지지하기 위한 부재일 수 있다. 기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다.
발광 소자층(EML)은 애노드 전극(AND)들, 캐소드 전극(CSD)들, 및 발광 소자(LE)들을 포함한다.
그리고, 발광 소자층(EML)은 발광 소자(LE)와 애노드 전극(AND) 사이의 애노드 컨택 전극(ANDC), 및 발광 소자(LE)와 캐소드 전극(CSD) 사이의 캐소드 컨택 전극(CSDC)을 더 포함할 수 있다.
발광 소자(LE)들 각각은 베이스 기판(BPUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(BSUB)은 사파이어 기판일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(PSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드 전극(AND)은 애노드 컨택 전극(ANDC)을 통해 서로 접착될 수 있다.
제2 컨택 전극(CTE2)과 캐소드 전극(CSD)은 캐소드 컨택 전극(CSDC)을 통해 서로 접착될 수 있다.
애노드 컨택 전극(ANDC) 및 캐소드 컨택 전극(CSDC)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재일 수 있다.
또는, 발광 소자(LE)는 애노드 컨택 전극(ANDC)과 캐소드 컨택 전극(CSDC)을 포함하지 않고, 대신, 제1 컨택 전극(CTE1)과 애노드 전극(AND) 사이 및 제2 컨택 전극(CTE2)과 캐소드 전극(CSD) 사이는 솔더링(soldering) 공정을 통해 접착될 수 있다.
발광 소자(LE)는 플립 칩 타입의 마이크로 LED일 수 있다.
이러한 플립 칩 타입의 발광 소자(LE)는 p형 반도체(PSEM) 상에 배치되는 제1 컨택 전극(CTE1), 및 활성층(MQW)과 p형 반도체(PSEM)의 일부를 제거하여 노출된 n형 반도체(NSEM) 상에 제2 컨택 전극(CTE2)을 포함한다. 즉, 플립 칩 타입의 발광 소자(LE)는 제1 컨택 전극(CTE1)이 제2 컨택 전극(CTE2)보다 돌출되는 메사(MESA)구조를 이룬다.
이에 따라, 일 실시예에 따른 표시 패널(100)는 제1 컨택 전극(CTE1)과 제2 컨택 전극(CTE2) 간의 단차를 보정하기 위한 단차 보정 구조물을 포함할 수 있다.
일 예로, 도 4의 도시와 같이, 단차 보정 구조물은 박막 트랜지스터층(TFTL)의 최상층 유기막의 적어도 일부를 관통하는 보정홀(CRH)을 포함할 수 있다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 애노드 전극(AND)과 캐소드 전극(CSD)에 연결되는 발광 소자(LE)를 포함한다. 애노드 전극(AND)은 복수의 서브 화소(RP, GP, BP)에 각각 대응되므로 화소 전극으로 칭해질 수 있다. 그리고, 캐소드 전극(CSD)은 복수의 서브 화소(RP, GP, BP)에 공통적으로 대응되므로 공통 전극으로 칭해질 수 있다.
애노드 전극(AND)들과 캐소드 전극(CSD)들은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광 소자(LE)에 있어서, 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이는 각각 수 내지 수백 ㎛일 수 있다. 예를 들어, 발광 소자(LE)의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이는 각각 대략 100㎛ 이하일 수 있다.
발광 소자(LE)들은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자(LE)들 각각은 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드 전극(AND)과 캐소드 전극(CSD) 상에 옮겨질 수 있다. 또는, 발광 소자(LE)들 각각은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드 전극(AND)과 캐소드 전극(CSD) 상에 옮겨질 수 있다.
발광 소자층(EML)은 애노드 전극(AND) 및 캐소드 전극(CSD) 각각의 가장자리를 덮는 보호막(PAS)을 더 포함할 수 있다.
일 예로, 보호막(PAS)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층 및 알루미늄옥사이드층 등의 무기막으로 형성될 수 있다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)은 화상을 표시하는 서브 화소들(RP, GP, BP), 서브 화소들(RP, GP, BP)에 연결되는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들, PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들을 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 배치될 수 있다. PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배치될 수 있다. 제1 PAM 데이터 배선(RDL)들은 서로 전기적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 서로 전기적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 서로 전기적으로 연결될 수 있다.
서브 화소들(RP, GP, BP)은 제1 광을 발광하는 제1 서브 화소(RP)들, 제2 광을 발광하는 제2 서브 화소(GP)들, 및 제3 광을 발광하는 제3 서브 화소(BP)들을 포함할 수 있다. 제1 광은 적색 파장 대역의 광을 가리키고, 제2 광은 녹색 파장 대역의 광을 가리키며, 제3 광은 청색 파장 대역의 광을 가리킨다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치하고, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치하며, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
서브 화소들(RP, GP, BP) 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 초기화 배선(GIL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 스윕 신호 배선(SWL)들 중 어느 하나, PWM 발광 배선(PWEL)들 중 어느 하나, 및 PAM 발광 배선(PAEL)들 중 어느 하나에 연결될 수 있다. 또한, 제1 서브 화소(RP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제1 PAM 데이터 배선(RDL)들 중 어느 하나에 연결될 수 있다. 또한, 제2 서브 화소(GP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제2 PAM 데이터 배선(GDL)들 중 어느 하나에 연결될 수 있다. 또한, 제3 서브 화소(BP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제3 PAM 데이터 배선(BDL)들 중 어느 하나에 연결될 수 있다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SPWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들에 신호들을 인가하기 위한 스캔 구동부(110)가 배치될 수 있다. 도 5에서는 스캔 구동부(110)가 표시 패널(100)의 제1 방향(DR1)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 제1 방향(DR1)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 제1 스캔 신호 구동부(111), 제2 스캔 신호 구동부(112), 스윕 신호 구동부(113), 및 발광 신호 구동부(114)를 포함할 수 있다.
제1 스캔 신호 구동부(111)는 타이밍 제어부(300)로부터 제1 스캔 구동 제어 신호(GDCS1)를 입력 받을 수 있다. 제1 스캔 신호 구동부(111)는 제1 스캔 구동 제어 신호(GDCS1)에 따라 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다. 즉, 제1 스캔 신호 구동부(111)는 두 개의 스캔 신호들, 즉 스캔 초기화 신호들과 스캔 기입 신호들을 함께 출력할 수 있다.
제2 스캔 신호 구동부(112)는 타이밍 제어부(300)로부터 제2 스캔 구동 제어 신호(GDCS2)를 입력 받을 수 있다. 제2 스캔 신호 구동부(112)는 제2 스캔 구동 제어 신호(GDCS2)에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
스윕 신호 구동부(113)는 타이밍 제어부(300)로부터 제1 발광 제어 신호(ECS1)와 스윕 제어 신호(SPCS)를 입력 받을 수 있다. 스윕 신호 구동부(113)는 제1 발광 제어 신호(ECS1)에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력하고, 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다. 즉, 스윕 신호 구동부(113)는 PWM 발광 신호들과 스윕 신호들을 함께 출력할 수 있다.
발광 신호 출력부(114)는 타이밍 제어부(300)로부터 제2 발광 제어 신호(ECS2)를 입력 받을 수 있다. 발광 신호 출력부(114)는 제2 발광 제어 신호(ECS2)에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어부(300)는 타이밍 신호들(TS)에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어 신호(STCS)를 생성할 수 있다. 스캔 타이밍 제어 신호(STCS)는 제1 스캔 구동 제어 신호, 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 생성할 수 있다. 또한, 타이밍 제어부(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(300)는 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 PWM 제어 신호(DCS)를 소스 구동부(200)로 출력한다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 PWM 데이터 전압들로 변환하여 PWM 데이터 배선(DL)들에 출력한다. 이로 인해, 스캔 구동부(110)의 스캔 기입 신호들에 의해 서브 화소(RP, GP, BP)들이 선택되며, 선택된 서브 화소들(RP, GP, BP)에 PWM 데이터 전압들이 공급될 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 배선(RDL)들에 공통적으로 출력하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 배선(GDL)들에 공통적으로 출력하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 배선(BDL)들에 공통적으로 출력할 수 있다. 또한, 전원 공급부(400)는 복수의 전원 전압들을 생성하여 표시 패널(100)에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 고전위 구동 전압일 수 있다. 제3 구동 전압(VINT)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 저전위 구동 전압일 수 있다. 초기화 전압(VINT)과 게이트 오프 전압(VGH)은 서브 화소들(RP, GP, BP) 각각에 인가되며, 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 스캔 구동부(110)에 인가될 수 있다.
소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400) 각각은 집적 회로(integrated circuit)로 형성될 수 있다. 또한, 소스 구동부(200)는 복수의 집적 회로로 형성될 수 있다.
도 6은 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 6을 참조하면, 일 실시예에 따른 제1 서브 화소(RP)는 제k(k는 양의 정수) 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 제k 스윕 신호 배선(SWPLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제j PWM 데이터 배선(DLj)과 제1 PAM 데이터 배선(RDL)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 배선(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 배선(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 한편, 설명의 편의를 위해 제j PWM 데이터 배선(DLj)은 제1 데이터 배선으로 칭해지고, 제1 PAM 데이터 배선(RDL)은 제2 데이터 배선으로 칭해질 수 있다.
제1 서브 화소(RP)는 발광 소자(Light Emitting Element, EL), 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다.
제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)는 상호 연결되며, 발광 소자(EL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 발광한다.
발광 소자(EL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 발광 소자(EL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다. 발광 소자(EL)의 제1 전극은 애노드 전극(즉, 화소 전극)이고, 제2 전극은 캐소드 전극(즉, 공통 전극)일 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 제j PWM 데이터 배선(DLj)의 제j PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어한다. 제1 화소 구동부(PDU1)의 제어 전류(Ic)에 의해 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭을 조정할 수 있으므로, 제1 화소 구동부(PDU1)는 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 PWM 데이터 전압에 따라 제2 전극과 제1 전극 사이에 흐르는 제어 전류 (Ic)를 제어한다.
제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j PWM 데이터 배선(DLj)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극에는 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결한다. 제6 트랜지스터(T6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제k 스윕 신호 배선(SWPLk)의 제k 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 게이트 오프 전압 배선(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 제k 스윕 신호 배선(SWPLk), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 발광 소자(EL)에 인가되는 구동 전류(Ids)를 생성한다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 제1 PAM 데이터 전압에 따라 일정한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
또한, 제1 서브 화소(RP)들 각각의 제2 화소 구동부(PDU2)는 제1 서브 화소(RP)의 휘도에 관계없이 동일한 제1 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 마찬가지로, 제2 서브 화소(GP)들 각각의 제2 화소 구동부(PDU2)는 제2 서브 화소(GP)의 휘도에 관계없이 동일한 제2 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 제3 서브 화소(BP)들 각각의 제3 화소 구동부(PDU3)는 제3 서브 화소(BP)의 휘도에 관계없이 동일한 제3 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 발광 소자(EL)로 흐르는 구동 전류(Ids)를 제어한다.
제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제8 트랜지스터(T8)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 PAM 데이터 배선(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되고, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제12 트랜지스터(T12)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제13 트랜지스터(T13)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(VDL2)을 제2 노드(N2)에 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 제2 노드(N2)에 공급될 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제2 전원 배선(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되며, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(EL)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 배선(TSTL)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(C3)의 일 전극의 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 6에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
또는, 누설 전류를 차단하여 발광 소자(EL)의 블랙 표현 능력을 높이기 위해, 제1 서브 화소(RP)에서 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 제어 신호(GNLk)에 연결될 수 있다. 제k 스캔 초기화 신호(GILk)와 제k 제어 신호(GNLk)는 게이트 오프 전압(VGH)으로 발생하는 펄스를 가질 수 있다. 또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
한편, 일 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 6을 결부하여 설명한 제1 서브 화소(RP)와 실질적으로 동일할 수 있다. 그러므로, 일 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP)에 대한 설명은 생략한다.
도 7은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 7은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 7의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다.
도 7의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다.
도 7의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다.
도 7의 (a), (b), 및 (c)의 그래프들 각각에서, X축은 구동 전류(Ids)를 가리키고, Y축은 발광 소자가 발광하는 광의 파장을 가리킨다.
도 7을 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1 내지 300㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚로 일정하다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 300㎂에서 1000㎂로 갈수록 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚에서 620㎚로 높아진다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 536㎚에서 520㎚로 낮아진다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 464㎚에서 461㎚로 낮아진다.
정리하면, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장과 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)가 변하더라도 거의 변하지 않는다. 이에 비해, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)에 반비례한다. 그러므로, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 변하며, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다.
도 8은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 8의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율이 나타나 있다.
도 8의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율이 나타나 있다.
도 8의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율이 나타나 있다.
도 8을 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 8.5cd/A이다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 18cd/A이다. 즉, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 2.1배 증가한다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 72cd/A이다. 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 80cd/A이다. 즉, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.1배 증가한다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 14cd/A이다. 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 13.2cd/A이다. 즉, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.06배 증가한다.
정리하면, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다.
도 7 및 도 8과 같이, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다. 그러므로, 표시 패널(100)이 표시하는 영상의 색좌표를 일정하게 유지하고, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자, 및 제3 서브 화소(BP)의 발광 소자(EL)가 최적의 발광 효율을 갖도록 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각에서 구동 전류(Ids)를 일정하게 유지하고, 구동 전류(Ids)가 인가되는 기간을 조정하여 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각의 휘도를 조정할 필요가 있다.
즉, 도 6과 같이 제1 서브 화소(RP)의 제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 제1 서브 화소(RP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제1 서브 화소(RP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제1 서브 화소(RP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
또한, 제2 서브 화소(GP)의 제2 화소 구동부(PDU2)는 제2 PAM 데이터 배선(GDL)의 제2 PAM 데이터 전압에 따라 제2 서브 화소(GP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제2 서브 화소(GP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제2 서브 화소(GP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
또한, 제3 서브 화소(BP)의 제2 화소 구동부(PDU2)는 제3 PAM 데이터 배선(BDL)의 제3 PWM 데이터 전압에 따라 제3 서브 화소(BP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제3 서브 화소(BP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제3 서브 화소(BP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
따라서, 발광 소자(EL)에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자(EL), 및 제3 서브 화소(GP)의 발광 소자(EL) 각각이 최적화된 발광 효율로 발광할 수 있다.
도 9는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 9를 참조하면, 제N 내지 제N+2 프레임 기간 각각은 액티브 기간(ACT)과 블랭크 기간(VB)을 포함할 수 있다. 액티브 기간(ACT)은 제1 내지 제3 서브 화소들(RP, GP, BP) 각각에 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 공급하는 데이터 어드레싱 기간(ADDR)과 서브 화소(SP)들 각각의 발광 소자(EL)가 발광하는 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)을 포함할 수 있다. 블랭크 기간(VB)은 표시 패널(100)의 서브 화소들(RP, GP, BP)이 휴지(休止)하는 기간일 수 있다.
어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각보다 짧을 수 있다. 예를 들어, 어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 대략 5 수평 기간이고, 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각은 대략 12 수평 기간일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 액티브 기간(ACT)은 25 개의 발광 기간들을 포함할 수 있으나, 액티브 기간(ACT)의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)의 개수는 이에 한정되지 않는다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 어드레스 기간(ADDR) 동안 로우 라인별로 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 해당하는 제n 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 로우 라인별로 순차적으로 발광할 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 발광할 수 있다.
어드레스 기간(ADDR)은 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 중 적어도 어느 하나와 중첩할 수 있다. 예를 들어, 도 9와 같이 어드레스 기간(ADDR)이 제1 내지 제3 발광 기간들(EP1, EP2, EP3)과 중첩할 수 있다. 이 경우, 제p(p는 양의 정수) 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받는 경우, 제q 로우 라인(q는 p보다 작은 양의 정수)에 배치된 서브 화소들(RP, GP, BP)은 발광할 수 있다.
또한, 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 각각은 그에 이웃하는 발광 기간과 중첩할 수 있다. 예를 들어, 제2 발광 기간(EP2)은 제1 발광 기간(EP1) 및 제3 발광 기간(EP3)과 중첩할 수 있다. 이 경우, 제p 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제2 발광 기간(EP2)에서 발광하는 반면에, 제q 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제1 발광 기간(EP1)에서 발광할 수 있다.
도 10은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 10의 실시예는 표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 동시에 발광하는 것에서 도 9의 실시예와 차이가 있다.
도 10을 참조하면, 어드레스 기간(ADDR)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)과 중첩하지 않을 수 있다. 제1 발광 기간(EP1)은 어드레스 기간(ADDR)이 완전히 끝난 이후에 발생할 수 있다.
복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)은 서로 중첩하지 않을 수 있다. 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서는 모든 로우 라인들에 배치되는 서브 화소들(RP, GP, BP)이 동시에 발광할 수 있다.
도 11은 일 실시예에 따른 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호들, 스캔 기입 신호들, 스캔 제어 신호들, PWM 발광 신호들, PAM 발광 신호들, 및 스윕 신호들을 보여주는 파형도이다.
도 11을 참조하면, 제k 로우 라인에 배치된 서브 화소들(RP, GP, BP)은 제k 스캔 초기화 배선(GWLk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk), 및 제k 스윕 신호 배선(SWPLk)에 연결된 서브 화소들(RP, GP, BP)을 가리킨다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GWLk)에 인가되는 신호를 가리키고, 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호를 가리킨다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호를 가리키고, 제k PWM 발광 신호(PWEMk)은 제k PWM 발광 배선(PWELk)에 인가되는 신호를 가리킨다. 제k PAM 발광 신호(PAEMk)는 제k PAM 발광 배선(PAELk)에 인가되는 신호를 가리키고, 제k 스윕 신호(SWPk)는 제k 스윕 신호 배선(SWPLk)에 인가되는 신호를 가리킨다.
스캔 초기화 신호들(GIk~GIk+5), 스캔 기입 신호들(GWk~GWk+5), 스캔 제어 신호들(GCk~GCk+5), PWM 발광 신호들(PWEMk~PAEMk+5), PAM 발광 신호들(PAEMk~PAEMk+5), 및 스윕 신호들(SWPk~SWPk+5)은 1 수평 기간(1H)씩 순차적으로 쉬프트될 수 있다. 제k 스캔 기입 신호(GWk)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이고, 제k+1 스캔 기입 신호(GWk+1)는 제k+1 스캔 초기화 신호(GIk+1)가 1 수평 기간 쉬프트된 신호일 수 있다. 이 경우, 제k+1 스캔 초기화 신호(GIk+1)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이므로, 제k 스캔 기입 신호(GWk)와 제k+1 스캔 초기화 신호(GIk+1)는 실질적으로 동일할 수 있다.
도 12는 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 12를 참조하면, 제k 스캔 초기화 신호(GIk)는 서브 화소들(RP, GP, BP) 각각의 제3 및 제10 트랜지스터들(T3, T10)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 서브 화소들(RP, GP, BP) 각각의 제2, 제4, 제9 및 제11 트랜지스터들(T2, T4, T9, T11)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 서브 화소들(RP, GP, BP) 각각의 제7, 제13, 제16 및 제18 트랜지스터들(T7, T13, T16, T18)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PWM 발광 신호(PWEMk)는 제5, 제6, 제12 및 제14 트랜지스터들(T5, T6, T12, T14)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAM 발광 신호(PAEMk)는 제17 트랜지스터(T17)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호는 1 프레임 기간을 주기로 발생할 수 있다.
데이터 어드레스 기간(ADDR)은 제1 내지 제4 기간들(t1~t4)을 포함한다. 제1 기간(t1)과 제4 기간(t4)은 발광 소자(EL)의 제1 전극과 제3 노드(N3)의 전압을 초기화하는 제1 초기화 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극과 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 제2 초기화 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱전압(Vth1)을 샘플링하고, 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(Rdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이다.
제1 발광 기간(EM1)은 제5 기간(t5)과 제6 기간(t6)을 포함한다. 제1 발광 기간(EM1)은 제어 전류(Ic)에 따라 제15 트랜지스터(T15)의 턴-온 기간을 제어하고, 발광 소자(EL)에 구동 전류(Ids)를 공급하는 기간이다.
제2 내지 제n 발광 기간들(EM2~EMn) 각각은 제7 내지 제9 기간들(t7~t9)을 포함한다. 제7 기간(t7)은 제3 노드(N3)를 초기화하는 제3 초기화 기간이고, 제8 기간(t8)은 제5 기간(t5)과 실질적으로 동일한 기간이고, 제9 기간(t9)은 제6 기간(t6)과 실질적으로 동일한 기간이다.
제1 내지 제n 발광 기간들(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 대략 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 초기화 펄스를 가질 수 있다. 게이트 오프 전압(VGH)은 게이트 온 전압(VGL)보다 높은 레벨의 전압일 수 있다.
제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 기입 펄스를 가질 수 있다.
제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 제어 펄스를 가질 수 있다.
제k 스윕 신호(SWPk)는 제6 기간(t6)과 제9 기간(t9) 동안 삼각파 형태의 스윕 펄스를 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 제k 스윕 신호(SWPk)의 스윕 펄스는 제6 기간(t6)과 제9 기간(t9) 각가에서 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제6 기간(t6)의 말미와 제9 기간(t9)의 말미에 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)으로 발생하는 PWM 펄스들을 포함할 수 있다.
제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다. 제k PWM 발광 신호(PWEMk)의 PWM 펄스 폭은 제k 스윕 신호(SWPk)의 스윕 펄스 폭보다 클 수 있다.
도 13은 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다. 도 14 내지 도 17은 도 12의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 13 내지 도 17을 결부하여, 제1 내지 제9 기간들(t1~t9) 동안 일 실시예에 따른 제1 서브 화소(RP)의 동작을 상세히 살펴본다.
첫 번째로, 도 14와 같이, 제1 기간(t1) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7)의 턴-온으로 인해, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가된다. 제13 트랜지스터(T13)의 턴-온으로 인해, 제2 노드(N2)에는 제1 전원 배선(VDL1)의 제1 전원 전압(VDD1)이 인가된다.
제16 트랜지스터(T16)의 턴-온으로 인해, 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화되며, 제15 트랜지스터(T15)는 제3 노드(N3)의 초기화 전압(VINT)에 의해 턴-온된다. 제18 트랜지스터(T18)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
두 번째로, 도 15와 같이, 제2 기간(t2) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제2 기간(t2) 동안 제3 트랜지스터(T3)와 제10 트랜지스터(T10)는 게이트 온 전압(VGL)의 제k 스캔 초기화 신호(GILk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 또한, 제10 트랜지스터(T10)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
이때, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
세 번째로, 도 16과 같이, 제3 기간(t3) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제3 기간(t3) 동안 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9), 및 제11 트랜지스터(T11)는 게이트 온 전압(VGL)의 제k 스캔 기입 신호(GWk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)이 인가된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결되므로, 제1 트랜지스터(T1)는 다이오드로 구동한다.
이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Vdata)이 문턱전압(Vth1)보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온되어 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth1)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압은 “Vint”에서 “Vdata+Vth1”까지 상승할 수 있다. 제1 트랜지스터(T1)는 P 타입 MOSFET으로 형성되기 때문에, 제1 트랜지스터(T1)의 문턱전압(Vth1)은 0V보다 작을 수 있다.
또한, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극에는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(Rdata)이 인가된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 서로 연결되므로, 제8 트랜지스터(T8)는 다이오드로 구동한다.
이때, 제8 트랜지스터(T8)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Rdata)이 문턱전압(Vth8)보다 크기 때문에, 제8 트랜지스터(T8)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth8)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압은 “Vint”에서 “Rdata+Vth”까지 상승할 수 있다.
네 번째로, 제4 기간(t4) 동안, 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
다섯 번째로, 도 17과 같이, 제5 기간(t5) 동안 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원 전압(VDD1)이 인가된다. 또한, 제6 트랜지스터(T6)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결된다.
제5 기간(t5) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)에 따라 흐르는 제어 전류(Ic)는 수학식 1과 같이 제1 트랜지스터(T1)의 문턱전압(Vth1)에 의존하지 않을 수 있다.
수학식 1에서, k”는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth1은 제1 트랜지스터(T1)의 문턱전압, VDD1는 제1 전원 전압, Vdata는 PWM 데이터 전압을 가리킨다.
또한, 제12 트랜지스터(T12)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극은 제2 전원 배선(VDL2)에 연결될 수 있다.
또한, 제14 트랜지스터(T14)의 턴-온으로 인해, 제2 노드(N2)에는 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 인가된다. 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 전압 강하 등에 의해 변동되는 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 간의 전압 차(ΔV2)는 제2 화소 커패시터(PC2)에 의해 제8 트랜지스터(T8)의 게이트 전극에 반영될 수 있다.
제14 트랜지스터(T14)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압(Rdata+Vth8)에 따라 흐르는 구동 전류(Ids)가 제15 트랜지스터(T15)로 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 제8 트랜지스터(T8)의 문턱전압(Vth8)에 의존하지 않을 수 있다.
수학식 2에서, k'는 제8 트랜지스터(T8)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth8는 제8 트랜지스터(T8)의 문턱전압, VDD2는 제2 전원 전압, Rdata는 제1 PAM 데이터 전압을 가리킨다.
여섯 번째로, 도 17과 같이, 제6 기간(t6) 동안 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제6 기간(t6) 동안, 제17 트랜지스터(T17)는 게이트 온 전압(VGL)의 제k PAM 발광 신호(PAEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소한다.
제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 제5 기간(t5)에서 설명한 바와 실질적으로 동일하다.
제17 트랜지스터(T17)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다.
제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제1 화소 커패시터(PC1)에 의해 제k 스윕 신호(SWPk)의 전압 변화량(ΔV1)은 제1 트랜지스터(T1)의 게이트 전극에 반영되므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata+Vth1-ΔV1일 수 있다. 즉, 제6 기간(t6) 동안 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 선형적으로 낮아질 수 있다.
제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제3 노드(N3)에 인가되는 기간이 달라질 수 있다. 이로 인해, 제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제3 노드(N3)의 전압이 달라지므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어할 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어함으로써, 제6 기간(t6) 동안 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간(SEP)을 제어할 수 있다.
또한, 도 13과 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 그레이 계조의 PWM 데이터 전압인 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 서브 기간(t61) 동안 제1 전원 전압보다 높은 레벨을 가지며, 제2 서브 기간(t62) 동안 제1 전원 전압보다 낮은 레벨을 가질 수 있다. 그러므로, 제1 트랜지스터(T1)는 제6 기간(t6)의 제2 서브 기간(t62) 동안 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제2 서브 기간(t62) 동안 제3 노드(N3)로 흐르므로, 제3 노드(N3)의 전압은 제2 서브 기간(t62) 동안 하이 레벨(VH)을 가질 수 있다. 그러므로, 제15 트랜지스터(T15)는 제2 서브 기간(t62) 동안 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제1 서브 기간(t61) 동안 발광 소자(EL)에 인가되며, 제2 서브 기간(t62) 동안 발광 소자(EL)에 인가되지 않는다. 즉, 발광 소자(EL)는 제6 기간(t6)의 일부 기간인 제1 서브 기간(t61) 동안 발광할 수 있다. 제1 서브 화소(RP)가 피크 블랙 계조에 가까운 그레이 계조를 표현할수록 발광 소자(EL)의 발광 기간(SET)은 짧아질 수 있다. 또한, 제1 서브 화소(RP)가 피크 화이트 계조에 가까운 그레이 계조를 표현할수록 발광 소자(EL)의 발광 기간(SET)은 길어질 수 있다.
또한, 도 13과 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 피크 화이트 계조의 PWM 데이터 전압인 경우, 제k 스윕 신호(SWPk)의 전압 감소에도 불구하고, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제6 기간(t6) 동안 제1 전원 전압(VDD1)보다 높을 수 있다. 이로 인해, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-오프될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르지 않으므로, 제3 노드(N3)의 전압은 초기화 전압(VINT)을 유지할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-온될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 내내 발광 소자(EL)에 인가되며, 발광 소자(EL)는 제6 기간(t6) 내내 발광할 수 있다.
또한, 제6 기간(t6)의 마지막에 제k 스윕 신호(SWPk)가 게이트 온 전압(VGL)에서 게이트 오프 전압(VGH)으로 상승함에 따라, 제6 기간(t6)의 마지막에 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제5 기간(t5)과 실질적으로 동일하도록 상승할 수 있다.
이상에서 살펴본 바와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 PWM 데이터 전압을 조정함으로써, 발광 소자(EL)의 발광 기간을 조정할 수 있다. 그러므로, 발광 소자(EL)에 인가되는 구동 전류(Ids)의 크기를 조정하기보다, 발광 소자(EL)에 인가되는 구동 전류(Ids)는 일정하게 유지한 채, 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 제1 서브 화소(RP)가 표현하려는 계조를 조정할 수 있다.
한편, PWM 데이터 전압들로 변환되는 디지털 비디오 데이터가 8 비트인 경우, 피크 블랙 계조의 디지털 비디오 데이터는 0이고, 피크 화이트 계조의 디지털 비디오 데이터는 255일 수 있다. 또한, 블랙 계조 영역의 디지털 비디오 데이터는 0 내지 63이고, 그레이 계조 영역의 디지털 비디오 데이터는 64 내지 191이며, 화이트 계조 영역의 디지털 비디오 데이터는 192 내지 255일 수 있다.
또한, 제2 내지 제n 발광 기간들(EP2~EPn) 각각의 제7 기간(t7), 제8 기간(t8), 및 제9 기간(t9) 각각은 앞서 설명한 제1 기간(t1), 제5 기간(t5), 및 제6 기간(t6)과 실질적으로 동일하다. 즉, 제2 내지 제n 발광 기간들(EP2~EPn) 각각에서는 제3 노드(N3)를 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 PWM 데이터 전압(Vdata)에 기초하여, 제8 트랜지스터(T8)의 게이트 전극에 기입된 제1 PAM 데이터 전압(Rdata)에 따라 생성되는 구동 전류(Ids)를 발광 소자(EL)에 인가하는 기간을 조정할 수 있다.
또한, 테스트 신호 배선(TSTL)의 테스트 신호는 제N 프레임 기간의 액티브 기간(ACT) 동안 게이트 하이 전압(VGH)으로 인가되므로, 제19 트랜지스터(T19)는 제N 프레임 기간의 액티브 기간(ACT) 동안 턴-오프될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 9 내지 도 17을 결부하여 설명한 바와 같이 제1 서브 화소(RP)와 실질적으로 동일하게 동작할 수 있으므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)의 동작에 대한 설명은 생략한다.
도 18은 일 실시예에 따른 제1 서브 화소의 액티브층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다. 도 19는 도 18의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 20은 도 18의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 21은 도 18의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 18 내지 도 21을 참조하면, 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(VDL1), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 보조 배선(AVSL)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(VDL1), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 보조 배선(AVSL)은 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)은 제2 방향(DR2)으로 연장될 수 있다. 또한, 도 5에 도시된 제2 PAM 데이터 배선(GDL)과 제3 PAM 데이터 배선(BDL)은 제2 방향(DR2)으로 연장될 수 있다. 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 제1 PAM 데이터 배선(RDL), 제2 PAM 데이터 배선(GDL), 및 제3 PAM 데이터 배선(BDL)은 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제1 서브 화소(RP)는 제1 내지 제19 트랜지스터들(T1~T19), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제8 연결 전극들(CCE1~CCE8), 제1 애노드 연결 전극(ANDE1), 및 발광 소자(EL)를 포함한다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함한다. 제1 채널(CH1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 콘택홀(CT1)을 통해 제1 연결 전극(CCE1)에 연결될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다. 제1 드레인 전극(D1)은 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다. 제2 채널(CH2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다. 제2 드레인 전극(D2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함한다. 제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다. 제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치될 수 있다. 제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)에 연결되고, 제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)에 연결될 수 있다. 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31)은 제1 서브 게이트 전극(G31)과 중첩하지 않을 수 있다. 제1 서브 소스 전극(S31)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제1 서브 드레인 전극(S32)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함한다. 제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다. 제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치될 수 있다. 제2 서브 소스 전극(S32)은 제1 서브 드레인 전극(D31)에 연결되고, 제2 서브 드레인 전극(D32)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제2 서브 게이트 전극(G32)과 중첩하지 않을 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함한다. 제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다. 제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제3 서브 드레인 전극(D31)은 제3 서브 채널(CH41)의 타 측에 배치될 수 있다. 제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)에 연결되고, 제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)에 연결될 수 있다. 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41)은 제3 서브 게이트 전극(G41)과 중첩하지 않을 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함한다. 제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다. 제4 서브 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치될 수 있다. 제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D32)에 연결되고, 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)에 연결될 수 있다. 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42)은 제4 서브 게이트 전극(G42)과 중첩하지 않을 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함한다. 제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1)에 연결될 수 있다. 제5 소스 전극(S5)과 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩하지 않을 수 있다. 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함한다. 제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1)에 연결될 수 있다. 제6 드레인 전극(D6)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제6 소스 전극(S6)과 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩하지 않을 수 있다. 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제2 연결 전극(CCE2) 및 제1 수평 전원 배선(HVDL)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함한다. 제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제7 콘택홀(CT7)을 통해 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 제7 드레인 전극(D7)은 제6 콘택홀(CT6)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다. 제7 소스 전극(S7)과 제7 드레인 전극(D7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩하지 않을 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함한다. 제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다. 제8 게이트 전극(G8)은 제2 방향(DR2)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치될 수 있다. 제8 소스 전극(S8)은 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다. 제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)에 연결될 수 있다. 제8 소스 전극(S8)과 제8 드레인 전극(D8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩하지 않을 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함한다. 제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(DR2)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제3 데이터 콘택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제9 드레인 전극(D9)은 제8 소스 전극(D8)에 연결될 수 있다. 제9 소스 전극(S9)과 제9 드레인 전극(D9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩하지 않을 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함한다. 제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다. 제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치될 수 있다. 제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)에 연결되고, 제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)에 연결될 수 있다. 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101)은 제5 서브 게이트 전극(G101)과 중첩하지 않을 수 있다. 제5 서브 소스 전극(S101)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제5 서브 드레인 전극(S102)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함한다. 제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다. 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치될 수 있다. 제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)에 연결되고, 제6 서브 드레인 전극(D102)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제6 서브 게이트 전극(G102)과 중첩하지 않을 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함한다. 제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다. 제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치될 수 있다. 제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)에 연결되고, 제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)에 연결될 수 있다. 제7 서브 소스 전극(S111)과 제7 서브 드레인 전극(D111)은 제7 서브 게이트 전극(G111)과 중첩하지 않을 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함한다. 제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다. 제8 서브 게이트 전극(G112)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치될 수 있다. 제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)에 연결되고, 제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)에 연결될 수 있다. 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112)은 제8 서브 게이트 전극(G112)과 중첩하지 않을 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함한다. 제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다. 제12 게이트 전극(G12)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다. 제12 소스 전극(S12)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제12 소스 전극(S12)과 제12 드레인 전극(D12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩하지 않을 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함한다. 제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제13 드레인 전극(D13)은 제3 콘택홀(CT3)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제13 소스 전극(S13)과 제13 드레인 전극(D13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩하지 않을 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함한다. 제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제14 드레인 전극(D14)은 제4 콘택홀(CT4)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제14 소스 전극(S14)과 제14 드레인 전극(D14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩하지 않을 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함한다. 제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제9 드레인 전극(D5)에 연결될 수 있다. 제15 드레인 전극(D15)은 제17 소스 전극(S17)에 연결될 수 있다. 제15 소스 전극(S15)과 제15 드레인 전극(D15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함한다. 제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다. 제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치될 수 있다. 제9 서브 소스 전극(S161)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결되고, 제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다. 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161)은 제9 서브 게이트 전극(G161)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함한다. 제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다. 제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치될 수 있다. 제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)에 연결되고, 제10 서브 드레인 전극(D162)은 제9 콘택홀(CT9)를 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162)은 제10 서브 게이트 전극(G162)과 중첩하지 않을 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함한다. 제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다. 제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다. 제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치될 수 있다. 제17 소스 전극(S17)은 제15 드레인 전극(D15)에 연결될 수 있다. 제17 드레인 전극(D17)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제17 소스 전극(S17)과 제17 드레인 전극(D17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함한다. 제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다. 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치될 수 있다. 제18 소스 전극(S18)은 제9 콘택홀(CT9)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제18 드레인 전극(D18)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제18 소스 전극(S18)과 제18 드레인 전극(D18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩하지 않을 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함한다. 제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다. 제19 게이트 전극(G19)은 제23 콘택홀(CT23)을 통해 테스트 신호 배선(TSTL)에 연결될 수 있다. 제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치될 수 있다. 제19 소스 전극(S19)은 제21 콘택홀(CT21)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다. 제19 드레인 전극(D19)은 제24 콘택홀(CT24)을 통해 제3 전원 보조 배선(AVSL)에 연결될 수 있다. 제19 소스 전극(S19)과 제19 드레인 전극(D19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)은 제1 커패시터(C1)의 일 전극이고, 제2 커패시터 전극(CE2)은 제1 커패시터(C1)의 타 전극일 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함하며, 제1 연결 전극(CCE1)은 상기 홀에서 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 제k PWM 발광 배선(PWELk) 및 제1 수평 전압 배선(HVDL)과 교차할 수 있다. 제2 커패시터(CE2)의 연장부(EX)는 제5 콘택홀(CT5)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다. 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터(C2)의 일 전극이고, 제4 커패시터 전극(CE4)은 제2 커패시터(C2)의 타 전극일 수 있다.
제4 커패시터 전극(CE4)은 제8 게이트 전극(G8)을 노출시키는 홀을 포함하며, 제6 연결 전극(CCE6)은 상기 홀에서 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다. 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)와 중첩할 수 있다. 제5 커패시터 전극(CE5)은 제3 커패시터(C3)의 일 전극이고, 제6 커패시터 전극(CE6)은 제3 커패시터(C3)의 타 전극일 수 있다. 제6 커패시터 전극(CE6)은 제18 콘택홀(CT18)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제k 스캔 기입 배선(GWLk)에 연결될 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 콘택홀(GCT2)을 통해 제k 스캔 초기화 배선(GILk)에 연결될 수 있다. 제3 게이트 연결 전극(GCE3)은 제14 콘택홀(CT14)을 통해 제k PWM 발광 배선(PWELk)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제8 콘택홀(CT8)을 통해 제k 스캔 제어 배선(GCLk)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 콘택홀(CT17)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 콘택홀(CT19)을 통해 제k PAM 발광 배선(PAELk)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 콘택홀(DCT2)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 콘택홀(DCT4)을 통해 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제3 콘택홀(CT3)을 통해 제12 드레인 전극(D12)에 연결되고, 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 연결 전극(CCE4)은 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결되며, 제4 전원 콘택홀(VDCT4)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 방향(DR2)으로 연장될 수 있다. 제6 연결 전극(CCE6)은 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제20 콘택홀(CT20)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제8 연결 전극(CCE8)은 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결되고, 제22 콘택홀(CT22)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제22 콘택홀(CT22)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(DR2)으로 연장될 수 있다. 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
도 22는 도 18에 도시된 제1 서브 화소의 제5 도전층의 일 예시를 보여주는 레이아웃 도이다. 도 23은 도 18에 도시된 제1 서브 화소의 제6 도전층의 일 예시를 보여주는 레이아웃 도이다. 도 24는 도 18에 도시된 제1 서브 화소의 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 22를 참조하면, 제4 도전층을 덮는 유기막 상에 배치된 제5 도전층은 제3 전원 배선(VSL)을 포함할 수 있다.
제3 전원 배선(VSL)은 표시 영역(DA) 중 복수의 서브 화소(RP, GP, BP)들 각각의 발광 소자(LE)가 배치되는 일부를 제외한 나머지에 전체적으로 대응될 수 있다.
또한, 제5 도전층은 제1 애노드 연결 전극(ANDE1)과 중첩되는 제2 애노드 연결 전극(ANDE2)을 더 포함할 수 있다.
도 23을 참조하면, 제5 도전층을 덮는 다른 유기막 상에 배치된 제6 도전층은 복수의 서브 화소(RP, GP, BP) 각각에 대응하는 애노드 전극(AND), 복수의 서브 화소(RP, GP, BP) 각각에 대응하는 캐소드 전극(CSD), 및 캐소드 전극(CSD)에 연결되는 캐소드 배선(CSL)을 포함할 수 있다.
즉, 일 실시예에 따른 표시 패널(100)은 복수의 서브 화소(RP, GP, BP)에 각각 대응하는 복수의 애노드 전극(AND), 복수의 서브 화소(RP, GP, BP)에 각각 대응하고 복수의 애노드 전극(AND)로부터 각각 이격되는 복수의 캐소드 전극(CSD), 및 복수의 캐소드 전극(CSD)에 연결되는 캐소드 배선(CSL)을 포함할 수 있다.
여기서, 캐소드 배선(CSL)은 제3 전원 전압(도 5의 VSS)이 인가되는 제3 전원 배선(VSL)과 연결될 수 있다. 예를 들어, 캐소드 배선(CSL)은 비표시영역(NDA)에 배치되고 제6 도전층 아래의 유기막을 관통하는 콘택홀(미도시)을 통해 제3 전원 배선(VSL)과 연결될 수 있다. 다만, 이는 단지 예시일 뿐이며, 캐소드 배선(CSL)은 제3 전원 전압(VSS)이 인가되는 조건을 만족하기 위한 배치 및 연결을 포함할 수 있다.
일 예로, 캐소드 배선(CSL)은 표시 영역(DA) 중 각 서브 화소(RP, GP, BP)의 일부에 배치되는 애노드 전극(AND)과 캐소드 전극(CSD)을 제외한 나머지에 전체적으로 배치될 수 있다. 각 서브 화소(RP, GP, BP)에서, 캐소드 전극(CSD)은 캐소드 배선(CSL) 중 제1 방향(DR1)에서 애노드 전극(AND)과 나란하게 배열되도록 제2 방향(DR2)으로 돌출된 일부로 이루어질 수 있다.
애노드 전극(AND)은 캐소드 배선(CSL) 및 캐소드 전극(CSD)으로부터 이격된다.
또한, 제1 방향(DR1)에서, 캐소드 전극(CSD)은 캐소드 배선(CSL)으로부터 이격될 수 있다.
도 24를 참조하면, 제6 도전층의 적어도 일부 상에 배치되는 제7 도전층은 복수의 애노드 전극(AND)을 각각 덮는 복수의 애노드 패드(ANDP), 복수의 캐소드 전극(CSD)을 각각 덮는 복수의 캐소드 패드(CSDP), 및 캐소드 배선의 적어도 일부를 덮는 캐소드 배선 패드(CSLP)를 포함할 수 있다.
복수의 애노드 패드(ANDP)는 복수의 애노드 전극(AND)보다 큰 너비로 이루어짐으로써, 복수의 애노드 전극(AND)의 상면 및 측면을 덮을 수 있다.
복수의 캐소드 패드(CSDP)는 복수의 캐소드 전극(CSD)보다 큰 너비로 이루어짐으로써, 복수의 캐소드 전극(CSD)의 상면 및 측면을 덮을 수 있다.
캐소드 배선 패드(CSLP)는 캐소드 배선(CSL) 중 복수의 애노드 전극(AND) 및 복수의 캐소드 전극(CSD) 각각과 마주하는 캐소드 배선(CSL)의 가장자리를 덮을 수 있다. 즉, 캐소드 배선 패드(CSLP)는 캐소드 배선(CSL)의 가장자리의 상부 및 측부를 덮을 수 있다.
복수의 서브 화소(RP, GP, BP) 각각에서, 캐소드 배선 패드(CSLP)는 애노드 패드(ANDP)로부터 이격된다. 이로써, 캐소드 배선 패드(CSLP)를 통한 애노드 전극(AND)과 캐소드 배선(CSL) 간의 쇼트 불량이 방지될 수 있다.
복수의 서브 화소(RP, GP, BP) 각각에서, 캐소드 배선 패드(CSLP)는 애노드 전극(AND) 및 캐소드 전극(CSD) 각각과 캐소드 배선(CSL) 간의 경계에 대응한다. 즉, 캐소드 배선 패드(CSLP)는 애노드 전극(AND) 및 캐소드 전극(CSD) 각각과 캐소드 배선(CSL) 간의 경계에 대응하는 캐소드 배선(CSL)의 가장자리를 덮는다.
이에 따라, 복수의 서브 화소(RP, GP, BP) 각각에서, 캐소드 배선 패드(CSLP)는 캐소드 패드(CSDP)의 가장자리의 적어도 일부와 함께 폐루프 형태를 이룰 수 있다.
즉, 애노드 전극(AND) 및 캐소드 전극(CSD) 각각과 캐소드 배선(CSL) 간의 경계에 대응하는 캐소드 배선 패드(CSLP)의 내측 가장자리는 캐소드 패드(CSDP)의 가장자리 일부와 이어져서 폐루프 형태가 될 수 있다.
도 25는 도 18의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 26은 도 18의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 27은 도 18의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 28은 도 18의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 29는 도 18의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 30은 도 18의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 31은 도 18의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 32는 도 18의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 33은 도 18의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 34 및 도 35는 도 18, 도 22, 도 24의 K-K’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 25 내지 도 35를 참조하면, 기판(SUB) 상에는 버퍼막(BF)이 배치될 수 있다.
기판(SUB)은 고분자 수지 및 유리 등의 절연 물질로 이루어질 수 있다.
예를 들어, 기판(SUB)은 폴리이미드(polyimide)의 고분자 수지로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광 소자(LE)를 보호하기 위한 절연막이다.
버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 액티브층이 배치될 수 있다. 액티브층은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 채널들(CH1~CH19), 제1 내지 제19 소스 전극들(S1~S19), 및 제1 내지 제19 드레인 전극들(D1~D19)을 포함한다.
액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
제1 내지 제19 채널들(CH1~CH19)은 각각 제3 방향(DR3)에서 제1 내지 제19 게이트 전극들(G1~G19)과 중첩할 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 제3 방향(DR3)에서 제1 내지 제19 게이트 전극들(G1~G19)과 중첩하지 않을 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 게이트 절연막(130)은 제1 절연막으로 칭해질 수 있다.
게이트 절연막(130) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5)을 포함한다. 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 도전층 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 제2 절연막으로 칭해질 수 있다.
제1 층간 절연막(141) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4), 및 제6 커패시터 전극(CE6)을 포함할 수 있다. 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩하고, 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩하며, 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)과 중첩할 수 있다. 제1 층간 절연막(141)은 소정의 유전율을 가지므로, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제1 커패시터(C1)가 형성될 수 있다. 또한, 제3 커패시터 전극(CE3), 제4 커패시터 전극(CE4), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제2 커패시터(C2)가 형성될 수 있다. 제5 커패시터 전극(CE5), 제6 커패시터 전극(CE6), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제3 커패시터(C3)가 형성될 수 있다.
제2 도전층 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제2 층간 절연막(142) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL) 및 제3 전원 보조 배선(AVSL)을 더 포함할 수 있다.
또한, 제3 도전층은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제8 연결 전극들(CCE1~CCE8)을 포함할 수 있다.
제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제k 스캔 기입 배선(GWLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)에 연결될 수 있다. 제k 스캔 초기화 배선(GILk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 게이트 콘택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 제k PWM 발광 배선(PWELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제14 콘택홀(CT14)을 통해 제3 게이트 연결 전극(GCE3)에 연결될 수 있다. 제k 스캔 제어 배선(GCLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제8 콘택홀(CT8)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다. 제k PAM 발광 배선(PAELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제19 콘택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다.
초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 전원 콘택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 제6 서브 드레인 전극(D102)에 연결될 수 있다. 초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제9 콘택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다. 초기화 전압 배선(VIL)은 제2 층간 절연막(142)을 관통하는 제18 콘택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다. 제1 수평 전원 배선(HVDL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 게이트 오프 전압 배선(VGHL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제7 콘택홀(CT7)을 통해 제7 소스 전극(S7)에 연결될 수 있다. 테스트 신호 배선(TSTL)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제23 콘택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다. 제3 전원 배선(VSL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CT3)을 통해 제17 드레인 전극(D17)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제2 층간 절연막(142)을 관통하는 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제4 연결 전극(CCE4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6)에 연결되고, 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다.
제8 연결 전극(CCE8)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
제3 도전층 상에는 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 평탄화막(160)은 제4 절연막으로 칭해질 수 있다.
제1 평탄화막(160) 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)을 포함할 수 있다. 또한, 제4 도전층은 제1 애노드 연결 전극(ANDE1)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다. 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제j 데이터 배선(DLj)은 제1 평탄화막(160)을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제1 PAM 데이터 배선(RDL)은 제1 평탄화막(160)을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제1 수직 전원 배선(VVDL)은 제1 평탄화막(160)을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제3 전원 콘택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 콘택홀(VCT2)와 중첩할 수 있다. 제3 전원 콘택홀(VCT3)의 면적은 제2 전원 콘택홀(VCT2)의 면적보다 클 수 있다.
제1 애노드 연결 전극(ANDE1)은 제1 평탄화막(160)을 관통하는 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제1 평탄화막(160)을 관통하는 제22 콘택홀(CT22)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다. 제2 전원 연결 전극(VDCE)은 제1 평탄화막(160)을 관통하는 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
제4 도전층 상에는 제2 평탄화막(170)이 배치될 수 있다. 제2 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제2 평탄화막(170)은 제5 절연막으로 칭해질 수 있다.
제2 평탄화막(170) 상에는 제5 도전층이 배치될 수 있다. 제5 도전층은 제3 전원 배선(VSL)을 포함할 수 있다. 제3 전원 배선(VSL)은 제2 평탄화막(170)을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다. 제5 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제5 도전층 상에는 제3 평탄화막(180)이 배치될 수 있다. 제3 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제3 평탄화막(180)은 제5 절연막으로 칭해질 수 있다.
도 34의 도시와 같이, 제3 평탄화막(180) 상에는 제6 도전층이 배치될 수 있다. 제6 도전층은 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 배선(CSL)을 포함한다.
별도로 도시하고 있지 않으나, 제6 도전층은 제2 서브 전원 배선, 제3 서브 전원 배선을 더 포함할 수 있다.
제6 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제6 도전층은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. 다른 일 예로, 제6 도전층은 Al/Ti의 이중층 구조로 이루어질 수 있다.
애노드 전극(AND)은 복수의 서브 화소(RP, GP, BP) 각각에 대응된다.
캐소드 전극(CSD)는 복수의 서브 화소(RP, GP, BP) 각각에 대응되고 애노드 전극(AND) 각각으로부터 이격된다.
캐소드 배선(CSL)은 각 서브 화소(RP, GP, BP)의 캐소드 전극(CSD)과 이어진다.
제6 도전층의 적어도 일부 상에는 제7 도전층이 배치될 수 있다.
제7 도전층은 애노드 전극(AND)을 덮는 애노드 패드(ANDP), 캐소드 전극(CSD)을 덮는 캐소드 패드(CSDP), 및 캐소드 배선(CSL)의 적어도 일부를 덮는 캐소드 배선 패드(CSLP)를 포함할 수 있다.
제7 도전층은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
복수의 서브 화소(RP, GP, BP) 각각에서, 애노드 패드(ANDP)는 애노드 전극(AND) 상에 배치되고 애노드 전극(AND)의 상면과 측면을 덮는다. 이때, 애노드 패드(ANDP)가 애노드 전극(AND)의 측면을 완전히 덮도록 배치됨으로써, 애노드 패드(ANDP)의 가장자리는 애노드 전극(AND) 아래에 배치된 제3 평탄화막(180)과 접할 수 있다.
마찬가지로, 복수의 서브 화소(RP, GP, BP) 각각에서, 캐소드 패드(CSDP)는 캐소드 전극(CSD) 상에 배치되고 캐소드 전극(CSD)의 상면과 측면을 덮는다. 이때, 캐소드 패드(CSDP)가 캐소드 전극(CSD)의 측면을 완전히 덮도록 배치됨으로써, 캐소드 패드(CSDP)의 가장자리는 캐소드 전극(CSD) 아래에 배치된 제3 평탄화막(180)과 접할 수 있다.
캐소드 배선 패드(CSLP)는 애노드 전극(AND) 및 캐소드 전극(CSD) 각각과 마주하는 캐소드 배선(CSL)의 가장자리를 덮을 수 있다.
캐소드 배선 패드(CSLP)는 캐소드 배선(CSL)의 가장자리 상에 배치되고, 캐소드 배선(CSL)의 가장자리의 상부와 측면을 덮는다. 이때, 캐소드 배선 패드(CSLP)는 캐소드 배선(CSL)의 가장자리의 측면을 완전히 덮도록 배치됨으로써, 캐소드 배선 패드(CSLP)의 가장자리는 캐소드 배선(CSL) 아래에 배치된 제3 평탄화막(180)과 접할 수 있다.
이와 같이 하면, 제7 도전층 상에 배치되는 무기재료에 대한 패터닝 공정 등에 의해 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 배선(CSL)의 가장자리가 손상되는 것이 제7 도전층으로 방지될 수 있다.
제7 도전층 상에는 보호막(PAS)이 배치될 수 있다. 보호막(PAS)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
보호막(PAS)은 애노드 패드(ANDP)의 상면의 중앙 일부 및 캐소드 패드(CSDP)의 상면의 중앙 일부를 덮지 않고 노출할 수 있다.
즉, 보호막(PAS)은 애노드 패드(ANDP)의 가장자리 및 캐소드 패드(CSDP)의 가장자리를 덮고, 캐소드 배선(CSL) 및 캐소드 배선 패드(CSLP)를 덮을 수 있다.
도 35의 도시와 같이, 보호막(PAS)에 의해 덮이지 않은 애노드 패드(ANDP) 및 캐소드 패드(CSDP) 상에 발광 소자(LE)가 배치될 수 있다.
애노드 패드(ANDP)는 애노드 컨택 전극(ANDC)을 통해 발광 소자(LE)의 제1 컨택 전극(CTE1)과 연결될 수 있다.
캐소드 패드(CSDP)는 캐소드 컨택 전극(CSDC)을 통해 발광 소자(LE)의 제2 컨택 전극(CTE2)과 연결될 수 있다.
애노드 컨택 전극(ANDC) 및 캐소드 컨택 전극(CSDC)은 도전성 점착 물질로 이루어질 수 있다.
발광 소자(LE)에 대해서는 위에서 도 4와 결부하여 설명하였으므로, 중복 설명을 생략한다.
이와 같이, 일 실시예에 따르면, 제6 도전층으로 이루어진 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 전극 배선(CSL)의 가장자리 각각의 상부 및 측면이 제7 도전층으로 이루어진 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)으로 완전히 커버됨으로써, 패터닝 공정에 노출되지 않을 수 있다. 이에 따라, 패터닝 공정에의 노출로 인한 제6 도전층의 언더컷 구조가 방지될 수 있으므로, 제6 도전층의 언더컷 구조에 의해 보호막(PAS)이 이탈되는 것이 방지될 수 있다.
구체적으로, 제6 도전층이 패터닝 공정에 비교적 취약한 알루미늄(Al)의 제1층과, 제1층을 덮는 티타늄(Ti)의 제2층을 포함하는 경우, 패터닝 공정에 노출되면, 제1층과 제2층 사이에 언더컷 구조가 발생될 수 있다.
이러한 제1층과 제2층 간의 언더컷 구조로 인해, 제7 도전층을 덮는 보호막(PAS)의 배치 시, 제1층의 측면이 보호막(PAS)으로 완전히 덮이지 않는 불량이 용이하게 유발될 수 있다.
특히, 캐소드 배선(CSL)이 보호막(PAS)으로 덮이지 않은 상태에서, 발광소자(LE)의 배치 공정 시에 발광소자(LE)의 정렬 오차가 발생되는 경우, 발광소자(LE)의 제1 컨택 전극(CTE1)이 보호막(PAS)으로 덮이지 않고 노출된 캐소드 배선(CSL)과 접촉함으로써, 쇼트 불량이 발생될 수 있다.
그러나, 일 실시예에 따르면, 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 전극 배선(CSL)의 가장자리 각각의 상부 및 측면이 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)에 의해 완전히 덮인다. 그러므로, 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)의 배치를 위한 제7 도전층의 패터닝 공정 시, 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 전극 배선(CSL)의 가장자리 각각의 측면이 패터닝 공정에 노출되지 않으므로, 언더컷 구조로 변형되는 것이 방지될 수 있다.
이에, 언더컷 구조에 따른 보호막(PAS)의 이탈이 방지될 수 있으므로, 캐소드 배선(CSL)이 보호막(PAS)으로 완전히 덮일 수 있으며, 그로 인해 발광 소자(LE)의 쇼트 불량이 방지될 수 있다.
한편, 도 34 및 도 35는 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)가 애노드 전극(AND), 캐소드 전극(CSD) 및 캐소드 배선(CSL)의 가장자리 상에서 제3 평탄화막(180)에 접촉되기까지 연장됨으로써, 애노드 전극(AND)의 측면, 캐소드 전극(CSD)의 측면 및 캐소드 배선(CSL)의 가장자리의 측면을 완전히 덮는 것을 예시한다.
그러나, 이는 단지 예시일 뿐이며, 애노드 전극(AND)의 측면, 캐소드 전극(CSD)의 측면 및 캐소드 배선(CSL)의 가장자리의 측면이 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)로 덮일 수 있고, 캐소드 배선 패드(CSLP)가 애노드 패드(ANDP)로부터 이격되는 범위 내에서, 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)는 변형될 수 있다.
도 36은 도 18, 도 22, 도 24의 K-K'를 따라 절단한 표시 패널의 다른 일 예를 보여주는 단면도이다.
도 36을 참조하면, 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP) 각각은 제3 평탄화막(180) 상으로 연장될 수 있다.
즉, 애노드 패드(ANDP)는 애노드 전극(AND)의 상면을 덮는 부분 및 애노드 전극(AND)의 측면을 덮는 부분과 더불어, 제3 평탄화막(180) 상에 배치되는 부분을 더 포함할 수 있다.
마찬가지로, 캐소드 패드(CSDP)는 캐소드 전극(CSD)의 상면을 덮는 부분 및 캐소드 전극(CSD)의 측면을 덮는 부분과 더불어, 제3 평탄화막(180) 상에 배치되는 부분을 더 포함할 수 있다.
또한, 캐소드 배선 패드(CSLP)는 캐소드 배선(CSL)의 가장자리의 상면을 덮는 부분 및 캐소드 배선(CSL)의 가장자리의 측면을 덮는 부분과 더불어, 제3 평탄화막(180) 상에 배치되는 부분을 더 포함할 수 있다.
이와 같이 하면, 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)가 제3 평탄화막(180)에 부착됨으로써, 애노드 전극(AND)의 측면, 캐소드 전극(CSD)의 측면 및 캐소드 배선(CSL)의 가장자리의 측면이 애노드 패드(ANDP), 캐소드 패드(CSDP) 및 캐소드 배선 패드(CSLP)로 더욱 견고하게 커버될 수 있으므로, 언더컷 구조로의 변형이 더욱 방지될 수 있다.
다음, 도 37 내지 도 40을 참조하여, 캐소드 배선 패드(CSLP)의 예시들을 설명한다.
도 37은 제1 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 37을 참조하면, 제1 실시예에 따른 표시 패널(101)은 복수의 서브 화소(RP, GP, BP) 각각에 대응되는 캐소드 배선 패드(CSLP1)를 포함한다.
앞서 도 1 및 도 5와 결부하여 설명한 바와 같이, 표시 패널(101)의 기판(SUB)은 복수의 서브 화소(RP, GP, BP)가 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 표시 영역(DA)을 포함한다.
도 2 및 도 37의 도시와 같이, 복수의 서브 화소(RP, GP, BP) 중 제1 방향(DR1)으로 이웃한 둘 이상의 서브 화소(RP, GP, BP)로 각각 이루어진 복수의 화소(PX)가 마련될 수 있다.
도 37의 도시와 같이, 복수의 서브 화소(RP, GP, BP) 중 제1 방향(DR1)으로 이웃한 서브 화소들의 애노드 전극(AND) 및 캐소드 전극(CSD)은 제1 방향(DR1)으로 나란하게 배열될 수 있다. 이와 같이 하면, 발광 소자(LE)의 정렬이 보다 용이해질 수 있다.
복수의 서브 화소(RP, GP, BP) 각각의 캐소드 전극(CSD)은 캐소드 배선(CSL)과 이어지는 패턴으로 마련될 수 있다. 즉, 캐소드 전극(CSD)은 애노드 전극(AND)과 제1 방향(DR1)으로 나란하도록 돌출된 캐소드 배선(CSL)의 일부로 이루어질 수 있다.
캐소드 배선(CSL) 및 캐소드 전극(CSD)은 애노드 전극(AND)으로부터 이격된다.
앞서 도 24, 도 34, 도 35 및 도 36을 결부하여 설명한 바와 마찬가지로, 제1 실시예에 따른 캐소드 배선 패드(CSLP1)는 복수의 서브 화소(RP, GP, BP) 각각에 대응된다. 이에, 제1 방향(DR1)으로 이웃한 서브 화소(RP, GP)(GP, BP)의 캐소드 배선 패드(CSLP1)는 상호 이격될 수 있다.
도 38은 제2 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 38을 참조하면, 제2 실시예에 따른 표시 패널(102)은 복수의 화소(PX) 각각에 대응하는 캐소드 배선 패드(CSLP2)를 포함한다.
제2 실시예에 따른 캐소드 배선 패드(CSLP2)는 어느 하나의 화소(PX)에 대응하고 어느 하나의 화소(PX)를 이루는 둘 이상의 서브 화소(RP, GP, BP) 간의 경계에 더 배치되는 점을 제외하면, 앞서 설명한 일 실시예의 캐소드 배선 패드(CSLP)와 동일하므로, 중복 설명을 생략한다.
제2 실시예에 따르면, 어느 하나의 화소(PX)를 이루는 둘 이상의 서브 화소(RP, GP, BP)의 캐소드 배선 패드(CSLP2)는 제1 방향(DR1)으로 상호 연결된다.
그리고, 제1 방향(DR1)으로 이웃하고 서로 다른 화소에 대응되는 서브 화소들(LPX_BP, RP)(BP, RPX_BP)의 캐소드 배선 패드(LCSLP2, CSLP2)(RCSLP2, CSLP2)는 상호 이격된다.
즉, 어느 하나의 화소(PX)와 제1 방향(DR1)의 일측으로 이웃한 다른 화소의 제3 서브 화소(LPX_BP)는 어느 하나의 화소(PX)의 제1 서브 화소(RP)와 제1 방향(DR1)으로 이웃한다. 이때, 다른 화소의 제3 서브 화소(LPX_BP)의 캐소드 배선 패드(LCSLP2)는 어느 하나의 화소(PX)의 제1 서브 화소(RP)의 캐소드 배선 패드(CSLP2)로부터 이격된다.
마찬가지로, 어느 하나의 화소(PX)와 제1 방향(DR1)의 다른 일측으로 이웃한 또 다른 화소의 제1 서브 화소(RPX_RP)는 어느 하나의 화소(PX)의 제3 서브 화소(BP)와 제1 방향(DR1)으로 이웃한다. 이때, 또 다른 화소의 제1 서브 화소(RPX_RP)의 캐소드 배선 패드(RCSLP2)는 어느 하나의 화소(PX)의 제3 서브 화소(BP)의 캐소드 배선 패드(CSLP2)로부터 이격된다.
도 39는 제3 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 39를 참조하면, 제3 실시예에 따른 표시 패널(103)은 일 방향으로 이웃한 서브 화소들에 대응하는 캐소드 배선 패드(CSLP3)를 포함한다.
즉, 제3 실시예에 따른 캐소드 배선 패드(CSLP3)는 제1 방향(DR1)으로 이웃한 서브 화소들(LPX_BP, RP)(RP, GP)(GP, BP)(BP, RPX_BP) 간의 경계에 더 배치되는 점을 제외하면, 앞서 설명한 일 실시예의 캐소드 배선 패드(CSLP)와 동일하므로, 중복 설명을 생략한다.
제3 실시예에 따르면, 제1 방향(DR1)으로 이웃한 서브 화소들(LPX_BP, RP)(RP, GP)(GP, BP)(BP, RPX_BP)의 캐소드 배선 패드(CSLP3)는 제1 방향(DR1)으로 상호 연결된다.
도 40은 제4 실시예에 따른 제1 방향으로 나란한 서브 화소들의 제6 도전층 및 제7 도전층을 보여주는 레이아웃 도이다.
도 40을 참조하면, 제4 실시예에 따른 표시 패널(104)은 캐소드 배선(CSL)을 전체적으로 덮는 캐소드 배선 패드(CSLP4)를 포함한다.
즉, 제4 실시예에 따른 캐소드 배선 패드(CSLP4)는 캐소드 배선(CSL)의 가장자리만을 덮는 것이 아니라, 캐소드 배선(CSL) 전체의 상면 및 캐소드 배선(CSL)의 가장자리의 측면을 완전히 덮도록 배치되는 점을 제외하면, 앞서 설명한 일 실시예의 캐소드 배선 패드(CSLP)와 동일하므로, 중복 설명을 생략한다.
도 37 내지 도 40에 도시된 캐소드 배선 패드(CSLP1, CSLP2, CSLP3, CSLP4)는 단지 예시일 뿐이며, 캐소드 배선(CSL)의 가장자리의 측부를 덮는 조건을 만족하는 범위 내에서 캐소드 배선 패드(CSLP)의 평면 형태는 다양하게 변동될 수 있다.
도 41은 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 41을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 배열된 복수의 표시 장치(11, 12, 13, 14), 및 복수의 표시 장치(11, 12, 13, 14) 사이의 이음부(SM)를 포함할 수 있다.
예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 m(m은 양의 정수) 개의 행과 n(n은 양의 정수) 개의 열에 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
하지만, 타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수와 배치는 도 41에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 도 1 내지 도 39를 결부하여 설명한 각 실시예의 표시 장치(10)와 실질적으로 동일할 수 있다. 그러므로, 복수의 표시 장치(11, 12, 13, 14) 각각에 대한 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치(11, 12, 13, 14)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
도 42은 도 41의 L 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 42을 참조하면, 이음부(SM)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM4)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 42과 같이, 복수의 표시 장치(11, 12, 13, 14)가 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 43는 도 42의 N-N'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 43를 참조하면, 제1 표시 장치(11)는 제1 표시 모듈(DPM1)과 제1 전방 커버(COV1)를 포함한다. 제2 표시 장치(12)는 제2 표시 모듈(DPM2)과 제2 전방 커버(COV2)를 포함한다.
제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2) 각각은 기판(SUB), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함한다. 박막 트랜지스터층(TFTL)과 발광 소자층(EML)은 도 1 내지 도 40을 결부하여 이미 상세히 설명하였으므로, 중복된 설명은 생략한다.
기판(SUB)은 박막 트랜지스터층(TFTL)이 배치되는 제1 면, 제1 면과 마주보는 제2 면, 및 제1 면과 제2 면 사이에 배치되는 제1 측면을 포함할 수 있다. 제1 면은 기판(SUB)의 전면 또는 상면이고, 제2 면은 기판(SUB)의 배면 또는 하면일 수 있다.
또한, 기판(SUB)은 제1 면과 제1 측면 사이와 제2 면과 제1 측면 사이에 배치되고 경사면으로 이루어진 챔퍼(chamfer)면을 더 포함할 수 있다.
챔퍼면 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 배치되지 않을 수 있다. 챔퍼면으로 인해 제1 측면의 너비가 감소되므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판이 충돌하여 파손되는 것이 경감될 수 있다.
챔퍼면은 제1 면과 제1 측면을 제외한 다른 측면들 각각의 사이와 제2 면과 제1 측면을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)가 도 42과 같이 직사각형의 평면 형태를 갖는 경우, 기판(SUB)은 제1 면과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치된 챔퍼면을 포함할 수 있다.
제1 전방 커버(COV1)는 기판(SUB)의 챔퍼면에 중첩될 수 있다. 즉, 제1 전방 커버(COV1)는 제1 방향(DR1)과 제2 방향(DR2)에서 기판(SUB)보다 돌출될 수 있다. 그러므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판(SUB) 사이의 거리(GSUB)는 제1 전방 커버(COV1)와 제2 전방 커버(COV2) 사이의 거리(GCOV)보다 클 수 있다.
제1 전방 커버(COV1)와 제2 전방 커버(COV2) 각각은 접착 부재(51), 접착 부재(51) 상에 배치되는 광 투과율 조절층(52), 및 광 투과율 조절층(52) 상에 배치되는 눈부심 방지층(Anti-Glare Layer, 53)을 포함할 수 있다.
제1 전방 커버(COV1)의 접착 부재(51)는 제1 표시 모듈(DPM1)의 발광 소자층(EML)과 제1 전방 커버(COV1)를 부착하는 역할을 한다.
제2 전방 커버(COV2)의 접착 부재(51)는 제2 표시 모듈(DPM2)의 발광 소자층(EML2)과 제2 전방 커버(COV2)를 부착하는 역할을 한다.
접착 부재(51)는 광을 투과시킬 수 있는 투명한 접착 부재일 있다. 예를 들어, 접착 부재(51)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
눈부심 방지층(53)은 외부 광이 그대로 반사되어 화상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 이에 따라, 눈부심 방지층(53)으로 인해, 제1 표시 장치(11)와 제2 표시 장치(12)가 표시하는 화상의 명암비가 높아질 수 있다.
광 투과율 조절층(52)은 외부 광 또는 제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이로 인해, 제1 표시 모듈(DPM1)의 기판(SUB)과 제2 표시 모듈(DPM2)의 기판(SUB) 사이의 간격(GSUB)이 외부에서 시인되는 것을 방지할 수 있다.
눈부심 방지층(53)은 편광판으로 구현되고, 광 투과율 조절층(52)은 위상 지연층으로 구현될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 44는 도 41의 M 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 44에는 제1 표시 장치(10)의 상측에 배치된 패드(PAD)들과 제1 화소(PX1)들이 나타나 있다.
도 44을 참조하면, 제1 표시 장치(11)의 상측 가장자리에는 패드(PAD)들이 배치될 수 있다. 제1 표시 장치(11)의 데이터 배선(DL)들이 제2 방향(DR2)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(11)의 상측 가장자리와 하측 가장자리에 배치될 수 있다. 또는, 제1 표시 장치(11)의 데이터 배선(DL)들이 제1 방향(DR1)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(11)의 좌측 가장자리와 우측 가장자리에 배치될 수 있다.
패드(PAD)들 각각은 데이터 배선(DL)에 연결될 수 있다. 또는, 패드(PAD)는 데이터 배선(DL)의 일부로 이루어질 수 있다.
또한, 패드(PAD)들 각각은 측면 배선(도 45의 SSL)에 연결될 수 있다. 측면 배선(SSL)은 기판(SUB)의 일 측면과 하면(또는 배면) 상에 배치될 수 있다. 측면 배선(SSL)은 기판(SUB)의 하면 상에서 연결 배선(도 45의 CCL)에 연결될 수 있다.
도 45는 도 44의 O-O'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 45를 참조하면, 패드(PAD)는 데이터 배선(DL)의 일부 상에 배치될 수 있다. 일 예로, 패드(PAD)는 애노드 전극(AND) 등과 같이 제6 도전층으로 이루어진 제1 패드층(PAD1) 및 애노드 패드(ANDP) 등과 같이 제7 도전층으로 이루어진 제2 패드층(PAD2)을 포함할 수 있다.
또는, 별도로 도시하지 않았으나, 패드는 데이터 배선(DL)의 일부로 이루어질 수 있다.
또는, 별도로 도시하지 않았으나, 패드는 데이터 배선(DL)을 덮는 절연막(미도시) 상에 배치되고 절연막을 관통하는 홀을 통해 데이터 배선(DL)의 일부 상에 접하는 도전성 패턴으로 이루어질 수 있다.
패드(PAD)가 제1 패드층(PAD1) 및 제2 패드층(PAD2)을 포함하는 구조인 경우, 패드(PAD) 중 일부는 평탄화막 또는 기타 절연막에 의해 덮이지 않고 노출될 수 있다.
제1 패드층(PAD1)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다.
제2 패드층(PAD2)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
데이터 배선(DL)은 제2 층간절연막(142) 상의 제3 도전층으로 이루어질 수 있다.
연결 배선(CCL)은 기판(SUB)의 하면에 배치될 수 있다. 연결 배선(CCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
하부 평탄화막(INS1)은 연결 배선(CCL)의 일부 상에 배치될 수 있다. 하부 평탄화막(INS1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
하부 절연막(INS2)은 하부 평탄화막(INS1) 상에 배치될 수 있다. 하부 절연막(INS2)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
측면 배선(SSL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 배선(SSL)의 일 단은 연결 배선(CCL)에 연결될 수 있다. 측면 배선(SSL)의 일 단은 연결 배선(CCL)의 측면과 하면에 접촉할 수 있다. 측면 배선(SSL)의 타 단은 패드 또는 데이터 배선(DL)에 연결될 수 있다. 측면 배선(SSL)의 타 단은 보호막(PAS)을 관통하는 콘택홀을 통해 패드 또는 데이터 배선(DL)에 연결될 수 있다.
측면 배선(SSL)은 기판(SUB)의 측면, 버퍼막(BF)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 및 제2 층간 절연막(142)의 측면 상에 배치될 수 있다.
연성 필름(FPCB)은 하부 절연막(INS2)의 하면에 배치될 수 있다. 연성 필름(FPCB)은 하부 평탄화막(INS1)과 하부 절연막(INS2)을 관통하는 홀 및 도전성 접착 부재(CAM)를 통해 연결 배선(CCL)에 연결될 수 있다. 연성 필름(FPCB)의 하면 상에는 데이터 배선(DL)들에 데이터 전압들을 공급하기 위한 소스 구동 회로(SIC)가 배치될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
도 44 및 도 45와 같이, 제1 표시 장치(11)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB)의 소스 구동 회로(SIC)는 연결 배선(CCL), 측면 배선(SSL), 및 패드(PAD)를 통해 데이터 배선(DL)에 연결될 수 있다. 즉, 소스 구동 회로(SIC)가 기판(SUB)의 하부에 배치됨으로써, 기판(SUB)의 상부에서 비표시 영역(NDA)을 없앨 수 있으므로, 화소(PX)들을 기판(SUB)의 가장자리에도 형성할 수 있다.
도 46은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 46에서는 제1 표시 장치(11)와 호스트 시스템(HOST)을 도시하였다.
도 46를 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST)과 연결된다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터(ODATA)를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터(ODATA)를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대응하여, 원본 비디오 데이터(ODATA)를 제1 영상에 대응되는 제1 비디오 데이터(DATA1), 제2 영상에 대응되는 제2 비디오 데이터(DATA2), 제3 영상에 대응되는 제3 비디오 데이터(DATA3), 및 제4 영상에 대응되는 제4 비디오 데이터(DATA4)로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터(DATA1)를 제1 표시 장치(11)에 전송하고, 제2 비디오 데이터(DATA2)를 제2 표시 장치(12)에 전송하고, 제3 비디오 데이터(DATA3)를 제3 표시 장치(13)에 전송하고, 제4 비디오 데이터(DATA4)를 제4 표시 장치(14)에 전송할 수 있다.
제1 표시 장치(11)는 제1 비디오 데이터(DATA1)에 따라 제1 영상을 표시하고, 제2 표시 장치(12)는 제2 비디오 데이터(DATA2)에 따라 제2 영상을 표시하며, 제3 표시 장치(13)는 제3 비디오 데이터(DATA3)에 따라 제3 영상을 표시하고, 제4 표시 장치(14)는 제4 비디오 데이터(DATA4)에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(11, 12, 13, 14)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(11)는 방송 튜닝부(510), 신호처리부(520), 디스플레이부(530), 스피커(540), 사용자 입력부(550), HDD(560), 네트워크 통신부(570), UI 생성부(580) 및 제어부(590)를 포함할 수 있다.
방송 튜닝부(510)는 제어부(590)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(510)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(510)에 의해 복조된 방송 신호는 신호 처리부(520)에 의해 처리되어 디스플레이부(530) 및 스피커(540)로 출력된다. 여기서, 신호처리부(520)는 디멀티플렉서(521), 비디오 디코더(522), 비디오 처리부(523), 오디오 디코더(524) 및 부가 데이터 처리부(525)를 포함할 수 있다.
디멀티플렉서(521)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)에 의해 복원된다. 이때, 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(523)에 의해 디스플레이부(530)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(540)로 출력된다.
디스플레이부(530)는 영상이 표시되는 표시 패널(100)과 표시 패널(100)의 구동을 제어하는 패널 구동부를 포함한다. 표시 패널(100)과 패널 구동부에 대한 자세한 블록도는 도 4 등에서 서술하였으므로, 중복되는 설명을 생략한다.
사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치(DV2~DV4)와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(560)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(570)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(570)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(570)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(580)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(590)는 제1 표시 장치(11)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(590)는 사용자 입력부(550)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(570)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2 표시 장치(12)의 블록도, 제3 표시 장치(13)의 블록도, 및 제4 표시 장치(14)의 블록도는 도 46를 결부하여 설명한 제1 표시 장치(11)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다
100: 표시 패널
PX: 화소
RP, GP, BP: 제1, 제2, 제3 서브 화소
SUB: 기판 TFTL: 박막 트랜지스터층
EML: 발광 소자층
AND: 애노드 전극 CSD: 캐소드 전극
ANDP: 애노드 패드 CSDP: 캐소드 패드
ANDC: 애노드 컨택 전극 CSDC: 캐소드 컨택 전극
PAS: 보호막 LE: 발광 소자
BSUB: 베이스 기판 NSEM: n형 반도체
MQW: 활성층 PSEM: p형 반도체
CTE1, 2: 제1, 제2 컨택 전극
10: 표시 장치 DA: 표시 영역
NDA: 비표시 영역 110: 스캔 구동부
200: 소스 구동부 300: 타이밍 제어부
400: 전원 공급부
GWL: 스캔 기입 배선 GIL: 스캔 초기화 배선
GCL: 스캔 제어 배선 SWL: 스윕 신호 배선
PWEL: PWM 발광 배선 PAEL: PAM 발광 배선
DL: PWM 데이터 배선
RDL, GDL, BDL: 제1, 제2, 제3 PAM 데이터 배선
DATA: 디지털 비디오 데이터 TS: 타이밍 신호
DCS: PWM 제어 신호 VDD1, 2: 제1, 제2 전원 전압
VSS: 제3 전원 전압 VINT: 초기화 전압
VGL: 게이트 온 전압 VGH: 게이트 오프 전압
PDU1, PDU2, PDU3: 제1, 제2, 제3 화소 구동부
AVSL: 제3 전원 보조 배선 VSL: 제3 전원 배선
130: 게이트 절연막 141, 142: 제1, 제2 층간절연막
160: 제1 평탄화막 170: 제2 평탄화막
180: 제3 평탄화막
ANDE1, 2: 제1, 제2 애노드 연결 전극
CSL: 캐소드 배선
CSLP, CSLP1, CSLP2, CSLP3, CSLP4: 캐소드 배선 패드
TD: 타일형 표시 장치
11, 12, 13, 14: 제1, 제2, 제3, 제4 표시 장치
RP, GP, BP: 제1, 제2, 제3 서브 화소
SUB: 기판 TFTL: 박막 트랜지스터층
EML: 발광 소자층
AND: 애노드 전극 CSD: 캐소드 전극
ANDP: 애노드 패드 CSDP: 캐소드 패드
ANDC: 애노드 컨택 전극 CSDC: 캐소드 컨택 전극
PAS: 보호막 LE: 발광 소자
BSUB: 베이스 기판 NSEM: n형 반도체
MQW: 활성층 PSEM: p형 반도체
CTE1, 2: 제1, 제2 컨택 전극
10: 표시 장치 DA: 표시 영역
NDA: 비표시 영역 110: 스캔 구동부
200: 소스 구동부 300: 타이밍 제어부
400: 전원 공급부
GWL: 스캔 기입 배선 GIL: 스캔 초기화 배선
GCL: 스캔 제어 배선 SWL: 스윕 신호 배선
PWEL: PWM 발광 배선 PAEL: PAM 발광 배선
DL: PWM 데이터 배선
RDL, GDL, BDL: 제1, 제2, 제3 PAM 데이터 배선
DATA: 디지털 비디오 데이터 TS: 타이밍 신호
DCS: PWM 제어 신호 VDD1, 2: 제1, 제2 전원 전압
VSS: 제3 전원 전압 VINT: 초기화 전압
VGL: 게이트 온 전압 VGH: 게이트 오프 전압
PDU1, PDU2, PDU3: 제1, 제2, 제3 화소 구동부
AVSL: 제3 전원 보조 배선 VSL: 제3 전원 배선
130: 게이트 절연막 141, 142: 제1, 제2 층간절연막
160: 제1 평탄화막 170: 제2 평탄화막
180: 제3 평탄화막
ANDE1, 2: 제1, 제2 애노드 연결 전극
CSL: 캐소드 배선
CSLP, CSLP1, CSLP2, CSLP3, CSLP4: 캐소드 배선 패드
TD: 타일형 표시 장치
11, 12, 13, 14: 제1, 제2, 제3, 제4 표시 장치
Claims (21)
- 복수의 서브 화소가 배열된 표시 영역을 포함하는 기판;
상기 기판 상에 배치되는 액티브층;
상기 액티브층을 덮는 게이트 절연막;
상기 게이트 절연막 상에 배치되는 제1 도전층을 덮는 제1 층간 절연막;
상기 제1 층간 절연막 상에 배치되는 제2 도전층을 덮는 제2 층간 절연막;
상기 제2 층간 절연막 상에 배치되는 제3 도전층을 덮는 제1 평탄화막;
상기 제1 평탄화막 상에 배치되는 제4 도전층을 덮는 제2 평탄화막;
상기 제2 평탄화막 상에 배치되는 제5 도전층을 덮는 제3 평탄화막;
상기 제3 평탄화막 상에 배치되는 제6 도전층; 및
상기 제6 도전층의 적어도 일부 상에 배치되는 제7 도전층을 포함하고,
상기 제6 도전층은
상기 복수의 서브 화소에 각각 대응하는 복수의 애노드 전극;
상기 복수의 서브 화소에 각각 대응하고 상기 복수의 애노드 전극으로부터 각각 이격되는 복수의 캐소드 전극; 및
상기 복수의 캐소드 전극에 연결되는 캐소드 배선을 포함하며,
상기 제7 도전층은
상기 복수의 애노드 전극을 각각 덮는 복수의 애노드 패드;
상기 복수의 캐소드 전극을 각각 덮는 복수의 캐소드 패드; 및
상기 캐소드 배선의 적어도 일부를 덮는 캐소드 배선 패드를 포함하는 표시 장치. - 제1 항에 있어서,
상기 복수의 서브 화소 각각에서,
상기 애노드 패드는 상기 애노드 전극 상에 배치되고 상기 애노드 전극의 상면과 측면을 덮으며 상기 제3 평탄화막과 접하고,
상기 캐소드 패드는 상기 캐소드 전극 상에 배치되고 상기 캐소드 전극의 상면과 측면을 덮으며 상기 제3 평탄화막과 접하는 표시 장치. - 제2 항에 있어서,
상기 복수의 서브 화소 각각에서, 상기 캐소드 배선 패드는 상기 애노드 전극 및 상기 캐소드 전극 각각과 마주하는 상기 캐소드 배선의 가장자리를 덮는 표시 장치. - 제3 항에 있어서,
상기 캐소드 배선 패드는 상기 캐소드 배선의 가장자리 상에 배치되고 상기 캐소드 배선의 가장자리의 상면과 측면을 덮으며 상기 제3 평탄화막과 접하는 표시 장치. - 제4 항에 있어서,
상기 복수의 서브 화소 각각에서, 상기 캐소드 배선 패드는 상기 애노드 패드로부터 이격되고, 상기 애노드 전극 및 상기 캐소드 전극 각각과 상기 캐소드 배선 간의 경계에 대응하며, 상기 캐소드 패드의 가장자리의 적어도 일부와 함께 폐루프 형태를 이루는 표시 장치. - 제5 항에 있어서,
상기 복수의 서브 화소 중 일 방향으로 이웃한 서브 화소들의 상기 애노드 전극 및 상기 캐소드 전극은 상기 일 방향으로 나란하게 배열되는 표시 장치. - 제6 항에 있어서,
상기 캐소드 배선 패드는 상기 복수의 서브 화소 각각에 대응하고,
상기 일 방향으로 이웃한 서브 화소들의 상기 캐소드 배선 패드들은 상호 이격되는 표시 장치. - 제6 항에 있어서,
상기 복수의 서브 화소 중 상기 일 방향으로 이웃한 둘 이상의 서브 화소로 각각 이루어진 복수의 화소가 마련되고,
상기 캐소드 배선 패드는 복수의 화소 각각에 대응하며 상기 복수의 화소 각각에 포함된 상기 둘 이상의 서브 화소 간의 경계에 더 배치되고,
상기 일 방향으로 이웃하고 서로 다른 화소에 대응되는 서브 화소들의 상기 캐소드 배선 패드들은 상호 이격되는 표시 장치. - 제6 항에 있어서,
상기 캐소드 배선 패드는 상기 일 방향으로 이웃한 서브 화소들에 대응되고, 상기 일 방향으로 이웃한 서브 화소들 간의 경계에 더 배치되는 표시 장치. - 제5 항에 있어서,
상기 캐소드 배선 패드는 상기 캐소드 배선을 전체적으로 덮는 표시 장치. - 제5 항에 있어서,
상기 복수의 애노드 패드, 상기 복수의 캐소드 패드 및 상기 캐소드 배선 패드 각각은 상기 제3 평탄화막 상으로 연장되는 표시 장치. - 제5 항에 있어서,
스캔 기입 신호가 인가되는 스캔 기입 배선;
스캔 초기화 신호가 인가되는 스캔 초기화 배선;
스윕 신호가 인가되는 스윕 신호 배선;
제1 데이터 전압이 인가되는 제1 데이터 배선; 및
제2 데이터 전압이 인가되는 제2 데이터 배선을 더 포함하고,
상기 복수의 서브 화소 각각은 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되며,
상기 복수의 서브 화소 각각은
상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부;
상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 애노드 전극에 인가되는 구동 전류를 생성하는 제2 화소 구동부; 및
상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류를 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함하며,
상기 제1 화소 구동부는,
상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터; 및
상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치. - 제12 항에 있어서,
제1 전원 전압이 인가되는 제1 전원 배선;
제2 전원 전압이 인가되는 제2 전원 배선;
제1 발광 신호가 인가되는 제1 발광 배선;
스캔 제어 신호가 인가되는 스캔 제어 배선을 더 구비하고,
상기 제1 화소 구동부는,
상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 제1 노드에 연결하는 제6 트랜지스터; 및
상기 스캔 제어 신호에 따라 상기 스윕 신호 배선을 게이트 오프 전압이 인가되는 게이트 오프 전압 배선에 연결하는 제7 트랜지스터를 더 포함하는 표시 장치. - 제13 항에 있어서,
상기 제2 화소 구동부는,
상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터;
상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터; 및
상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함하는 표시 장치. - 제14 항에 있어서,
상기 제2 화소 구동부는,
상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제12 트랜지스터;
상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제9 트랜지스터의 제1 전극에 연결하는 제13 트랜지스터;
상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제14 트랜지스터; 및
상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함하는 표시 장치. - 제15 항에 있어서,
상기 제3 화소 구동부는,
상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
상기 스캔 제어 신호에 따라 상기 제1 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 발광 소자의 제1 전극에 연결하는 제17 트랜지스터;
상기 스캔 제어 신호에 따라 상기 발광 소자의 제1 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터; 및
상기 제1 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 표시 장치. - 제16 항에 있어서,
테스트 신호가 인가되는 테스트 신호 배선; 및
제3 전원 전압이 인가되는 제3 전원 배선을 더 구비하고,
상기 제3 화소 구동부는,
상기 테스트 신호에 따라 상기 발광 소자의 제1 전극을 상기 제3 전원 배선에 연결하는 제19 트랜지스터를 더 포함하며,
상기 캐소드 배선은 상기 제3 전원 배선과 연결되는 표시 장치. - 제17 항에 있어서,
상기 액티브층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17, 제18 및 제19 트랜지스터 각각의 채널과 소스 전극과 드레인 전극을 포함하고,
상기 제1 도전층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17, 제18 및 제19 트랜지스터 각각의 게이트 전극, 및 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제3 및 제5 커패시터 전극을 포함하며,
상기 제2 도전층은 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제2, 제4 및 제6 커패시터 전극을 포함하는 표시 장치. - 제18 항에 있어서,
상기 제3 도전층은 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 제1 전원 전압이 인가되는 제1 수평 전원 배선, 상기 스윕 신호 배선, 게이트 오프 전압 배선, 스캔 제어 배선, 테스트 신호 배선 및 상기 제3 전원 전압이 인가되는 제3 전원 보조 배선을 포함하며,
상기 제4 도전층은 상기 제1 데이터 배선, 상기 제1 전원 전압이 인가되는 제1 수직 전원 배선, 상기 제2 데이터 배선, 및 제1 애노드 연결 전극을 포함하고,
상기 제1 애노드 연결 전극은 상기 제17 트랜지스터의 드레인 전극 및 상기 제18 트랜지스터의 드레인 전극에 연결되는 표시 장치. - 제19 항에 있어서,
상기 제5 도전층은
상기 제3 전원 배선; 및
상기 제1 애노드 연결 전극과 연결되는 제2 애노드 연결 전극을 포함하는 표시 장치. - 제5 항에 있어서,
상기 제3 평탄화막 상에 배치되고 상기 복수의 애노드 패드 각각의 가장자리, 상기 복수의 캐소드 패드 각각의 가장자리, 상기 캐소드 배선 패드 및 상기 캐소드 배선을 덮는 보호막을 더 포함하고,
상기 복수의 서브 화소 각각에서, 상기 애노드 패드는 애노드 컨택 전극을 통해 발광 소자의 제1 컨택 전극과 연결되고, 상기 캐소드 패드는 캐소드 컨택 전극을 통해 상기 발광 소자의 제2 컨택 전극과 연결되는 표시 장치.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220011623A KR20230115388A (ko) | 2022-01-26 | 2022-01-26 | 표시 장치 및 이를 포함한 타일형 표시 장치 |
| PCT/KR2022/014721 WO2023146060A1 (ko) | 2022-01-26 | 2022-09-30 | 표시 장치 및 이를 포함한 타일형 표시 장치 |
| US18/082,787 US20230238497A1 (en) | 2022-01-26 | 2022-12-16 | Display device and titled display device |
| CN202310084368.XA CN116504789A (zh) | 2022-01-26 | 2023-01-18 | 显示装置和包括其的拼接显示装置 |
| CN202320142304.6U CN219371030U (zh) | 2022-01-26 | 2023-01-18 | 显示装置和包括其的拼接显示装置 |
| TW112102727A TW202337057A (zh) | 2022-01-26 | 2023-01-19 | 顯示裝置及拼接顯示裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220011623A KR20230115388A (ko) | 2022-01-26 | 2022-01-26 | 표시 장치 및 이를 포함한 타일형 표시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230115388A true KR20230115388A (ko) | 2023-08-03 |
Family
ID=87150465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220011623A KR20230115388A (ko) | 2022-01-26 | 2022-01-26 | 표시 장치 및 이를 포함한 타일형 표시 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230238497A1 (ko) |
| KR (1) | KR20230115388A (ko) |
| CN (2) | CN116504789A (ko) |
| TW (1) | TW202337057A (ko) |
| WO (1) | WO2023146060A1 (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102452339B1 (ko) * | 2017-11-30 | 2022-10-06 | 엘지디스플레이 주식회사 | 표시장치 |
| KR102569728B1 (ko) * | 2017-12-08 | 2023-08-23 | 엘지디스플레이 주식회사 | 베젤리스 마이크로led 표시장치 |
| JP2020013954A (ja) * | 2018-07-20 | 2020-01-23 | 株式会社ブイ・テクノロジー | 基板接続構造、マイクロｌｅｄディスプレイ及び部品実装方法 |
| KR20210018591A (ko) * | 2019-08-06 | 2021-02-18 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20210064921A (ko) * | 2019-11-26 | 2021-06-03 | 엘지디스플레이 주식회사 | 발광 표시 장치 및 이의 제조 방법 |
-
2022
- 2022-01-26 KR KR1020220011623A patent/KR20230115388A/ko unknown
- 2022-09-30 WO PCT/KR2022/014721 patent/WO2023146060A1/ko unknown
- 2022-12-16 US US18/082,787 patent/US20230238497A1/en active Pending
-
2023
- 2023-01-18 CN CN202310084368.XA patent/CN116504789A/zh active Pending
- 2023-01-18 CN CN202320142304.6U patent/CN219371030U/zh active Active
- 2023-01-19 TW TW112102727A patent/TW202337057A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TW202337057A (zh) | 2023-09-16 |
| CN219371030U (zh) | 2023-07-18 |
| CN116504789A (zh) | 2023-07-28 |
| US20230238497A1 (en) | 2023-07-27 |
| WO2023146060A1 (ko) | 2023-08-03 |
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