KR20230038351A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230038351A
KR20230038351A KR1020210121071A KR20210121071A KR20230038351A KR 20230038351 A KR20230038351 A KR 20230038351A KR 1020210121071 A KR1020210121071 A KR 1020210121071A KR 20210121071 A KR20210121071 A KR 20210121071A KR 20230038351 A KR20230038351 A KR 20230038351A
Authority
KR
South Korea
Prior art keywords
transistor
electrode
sub
line
voltage
Prior art date
Application number
KR1020210121071A
Other languages
English (en)
Inventor
김현준
정준기
황정환
이계욱
전상진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210121071A priority Critical patent/KR20230038351A/ko
Priority to US17/748,881 priority patent/US20230078842A1/en
Priority to EP22194021.6A priority patent/EP4170642A1/en
Priority to TW111134207A priority patent/TW202324350A/zh
Priority to CN202211096671.3A priority patent/CN115798393A/zh
Priority to CN202222392505.XU priority patent/CN218975116U/zh
Publication of KR20230038351A publication Critical patent/KR20230038351A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Control Of El Displays (AREA)

Abstract

일 실시예에 따른 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스윕 신호가 인가되는 스윕 신호 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 발광 소자, 및 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부를 포함한다. 상기 제1 화소 구동부는 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다. 유기 발광 표시 장치의 경우, 유기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조정함으로써 유기 발광 다이오드 소자의 광의 휘도 또는 계조를 조정한다. 하지만, 무기 발광 다이오드 소자는 구동 전류에 따라 발광하는 광의 파장이 달라지므로, 유기 발광 다이오드 소자와 동일한 방법으로 구동하는 경우, 화상의 품질이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 다이오드 소자에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스윕 신호가 인가되는 스윕 신호 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 발광 소자, 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 발광 소자에 인가되는 구동 전류를 생성하는 제2 화소 구동부, 및 상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류를 상기 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함한다. 상기 제1 화소 구동부는 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함한다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 제어 신호가 인가되는 스캔 제어 배선, 제1 발광 신호가 인가되는 제1 발광 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 제1 전원 전압이 인가되는 제1 전원 전압 배선, 제2 전원 전압이 인가되는 제2 전원 전압 배선, 및 상기 스캔 제어 배선, 상기 제1 발광 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 발광 소자, 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 상기 발광 소자에 인가되는 구동 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 제어 전류를 생성하는 제2 화소 구동부, 및 상기 제2 화소 구동부의 제어 전류에 따라 상기 구동 전류를 상기 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함한다. 상기 제1 화소 구동부는 게이트 전극에 인가되는 데이터 전압에 따라 상기 구동 전류를 생성하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 제1 노드 사이에 배치되는 제1 커패시터, 상기 스캔 제어 신호에 따라 상기 제2 노드를 상기 제1 전원 전압 배선에 연결하는 제2 트랜지스터, 상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 제2 전원 전압 배선에 연결하는 제3 트랜지스터, 및 상기 제2 발광 신호에 따라 상기 제2 노드를 상기 제2 전원 전압 배선에 연결하는 제4 트랜지스터를 포함한다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 채널, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 액티브층, 상기 액티브층 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되며, 상기 제1 채널과 중첩하는 제1 게이트 전극과 제1 커패시터 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연막, 상기 제2 절연막 상에 배치되며, 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되는 제3 절연막, 및 상기 제3 절연막 상에 배치되며, 스윕 신호가 인가되는 스윕 신호 배선을 구비한다. 상기 스윕 신호 배선은 상기 제3 절연막을 관통하는 제1 콘택홀을 통해 상기 제2 커패시터 전극에 연결된다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스윕 신호가 인가되는 스윕 신호 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 구동 전류를 생성하는 제2 화소 구동부, 및 상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류의 인가 기간을 제어하는 제3 화소 구동부를 포함한다. 상기 제1 화소 구동부는 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 무기 발광 다이오드 소자에 인가되는 구동 전류를 일정하게 유지한 채, 구동 전류가 인가되는 기간을 조정하여 무기 발광 다이오드 소자로부터 발광하는 광의 휘도를 제어한다. 그러므로, 무기 발광 다이오드 소자에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 3은 도 2의 제1 트랜지스터, 제3 트랜지스터, 제8 트랜지스터, 및 제10 트랜지스터를 보여주는 회로도이다.
도 4는 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 5는 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 6은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 7은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 8은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 9는 제N 프레임 기간 동안 제k 내지 제k+6 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호, 스캔 기입 신호, 스캔 제어 신호, PWM 발광 신호, PAM 발광 신호, 및 스윕 신호를 보여주는 파형도이다.
도 10은 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 스캔 초기화 신호, 스캔 기입 신호, 스캔 제어 신호, PWM 발광 신호, PAM 발광 신호, 및 스윕 신호, 제1 서브 화소의 제3 노드의 전압과 발광 소자의 발광 기간을 보여주는 파형도이다.
도 11 내지 도 14는 제1 내지 제8 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 15는 일 실시예에 따른 제1 서브 화소의 하부 금속층, 액티브층, 제1 게이트 금속층, 제2 게이트 금속층, 제1 소스 금속층, 및 제2 소스 금속층을 보여주는 레이아웃 도이다.
도 16은 도 15의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 17은 도 15의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 18은 도 15의 C 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 19는 도 15의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 20은 도 15의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 21은 도 15의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 22는 도 15의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23은 도 15의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 24는 도 15의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 25는 도 15의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 26은 도 15의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 27은 도 15의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 28은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 29는 또 다른 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 30은 도 29에 도시된 표시 장치를 포함하는 타일형 표시 장치를 보여주는 평면도이다.
도 31은 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 소스 구동부(200), 타이밍 제어 회로(300), 및 전원 공급 회로(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)은 화상을 표시하는 서브 화소들(RP, GP, BP), 서브 화소들(RP, GP, BP)에 연결되는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들, 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들을 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들은 제1 방향(X축 방향)으로 연장되고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 배치될 수 있다. 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 제1 PAM 데이터 배선(RDL)들은 서로 전기적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 서로 전기적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 서로 전기적으로 연결될 수 있다.
서브 화소들(RP, GP, BP)은 제1 광을 발광하는 제1 서브 화소(RP)들, 제2 광을 발광하는 제2 서브 화소(GP)들, 및 제3 광을 발광하는 제3 서브 화소(BP)들을 포함할 수 있다. 제1 광은 적색 파장 대역의 광을 가리키고, 제2 광은 녹색 파장 대역의 광을 가리키며, 제3 광은 청색 파장 대역의 광을 가리킨다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치하고, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치하며, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
서브 화소들(RP, GP, BP) 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 초기화 배선(GIL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 스윕 신호 배선(SWL)들 중 어느 하나, PWM 발광 배선(PWEL)들 중 어느 하나, 및 PAM 발광 배선(PAEL)들 중 어느 하나에 연결될 수 있다. 또한, 제1 서브 화소(RP)들 각각은 데이터 배선(DL)들 중 어느 하나와 제1 PAM 데이터 배선(RDL)들 중 어느 하나에 연결될 수 있다. 또한, 제2 서브 화소(GP)들 각각은 데이터 배선(DL)들 중 어느 하나와 제2 PAM 데이터 배선(GDL)들 중 어느 하나에 연결될 수 있다. 또한, 제3 서브 화소(BP)들 각각은 데이터 배선(DL)들 중 어느 하나와 제3 PAM 데이터 배선(BDL)들 중 어느 하나에 연결될 수 있다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SPWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들에 신호들을 인가하기 위한 스캔 구동부(110)가 배치될 수 있다. 도 1에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 제1 스캔 신호 출력부(111), 제2 스캔 신호 출력부(112), 발광 및 스윕 신호 출력부(113), 및 발광 신호 출력부(114)를 포함할 수 있다.
제1 스캔 신호 출력부(111)는 타이밍 제어부(300)로부터 제1 스캔 구동 제어 신호(GDCS1)를 입력 받을 수 있다. 제1 스캔 신호 출력부(111)는 제1 스캔 구동 제어 신호(GDCS1)에 따라 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다. 즉, 제1 스캔 신호 출력부(111)는 두 개의 스캔 신호들, 즉 스캔 초기화 신호들과 스캔 기입 신호들을 함께 출력할 수 있다.
제2 스캔 신호 출력부(112)는 타이밍 제어부(300)로부터 제2 스캔 구동 제어 신호(GDCS2)를 입력 받을 수 있다. 제2 스캔 신호 출력부(112)는 제2 스캔 구동 제어 신호(GDCS2)에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
발광 및 스윕 신호 출력부(113)는 타이밍 제어부(300)로부터 제1 발광 제어 신호(ECS1)와 스윕 제어 신호(SPCS)를 입력 받을 수 있다. 발광 및 스윕 신호 출력부(113)는 제1 발광 제어 신호(ECS1)에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력하고, 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다. 즉, 발광 및 스윕 신호 출력부(113)는 PWM 발광 신호들과 스윕 신호들을 함께 출력할 수 있다.
제2 발광 신호 출력부(114)는 타이밍 제어부(300)로부터 제2 발광 제어 신호(ECS2)를 입력 받을 수 있다. 제2 발광 신호 출력부(114)는 제2 발광 제어 신호(ECS2)에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어 회로(300)는 타이밍 신호들(TS)에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 생성할 수 있다. 또한, 타이밍 제어 회로(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어 회로(300)는 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 소스 구동부(200)로 출력한다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 이로 인해, 스캔 구동부(110)의 스캔 기입 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소들(RP, GP, BP)에 데이터 전압들이 공급될 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 배선(RDL)들에 공통적으로 출력하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 배선(GDL)들에 공통적으로 출력하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 배선(BDL)들에 공통적으로 출력할 수 있다. 또한, 전원 공급부(400)는 복수의 전원 전압들을 생성하여 표시 패널(100)에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 고전위 구동 전압일 수 있다. 제3 구동 전압(VINT)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 저전위 구동 전압일 수 있다. 초기화 전압(VINT)과 게이트 오프 전압(VGH)은 서브 화소들(RP, GP, BP) 각각에 인가되며, 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 스캔 구동부(110)에 인가될 수 있다.
도 2는 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 2를 참조하면, 제1 서브 화소(RP)는 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함한다. 제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가된 전압에 따라 제3 화소 구동부(PDU3)의 제3 노드(N3)로 흐르는 제어 전류를 제어한다. 제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j 데이터 배선(DLj)의 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제3 트랜지스터(T3)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제k 스캔 제어 신호를 제1 트랜지스터(T1)의 게이트 전극에 공급한다. 제3 트랜지스터(T3)는 게이트 전극과 제2 전극이 연결되므로, 다이오드 구조를 가질 수 있다. 제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다. 제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결한다. 제7 트랜지스터(T7)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14), 제18 트랜지스터(T18), 및 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 발광 소자(EL)로 흐르는 구동 전류를 제어한다. 제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제10 트랜지스터(T10)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제k 스캔 제어 신호를 제8 트랜지스터(T8)의 게이트 전극에 공급한다. 제10 트랜지스터(T10)는 게이트 전극과 제2 전극이 연결되므로, 다이오드 구조를 가질 수 있다. 제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다. 제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 노드(N2)에 연결한다. 제18 트랜지스터(T18)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다.
제3 화소 구동부(PDU3)는 제15 내지 제17 트랜지스터들(T15~T17), 제19 트랜지스터(T19), 및 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)의 초기화 전압을 제3 노드(N3)에 인가한다. 제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 배치될 수 있다.
발광 소자(EL)는 제17 트랜지스터(T17)의 제2 전극과 제3 전원 배선(VSL) 사이에 배치될 수 있다.
도 2에서 제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 또한, 도 2에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 2에 도시된 제1 서브 화소(RP)와 실질적으로 동일한 회로 구조를 가질 수 있다. 그러므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)에 대한 설명은 생략한다.
도 3은 도 2의 제1 트랜지스터, 제3 트랜지스터, 제8 트랜지스터, 및 제10 트랜지스터를 보여주는 회로도이다.
도 3을 참조하면, 제3 트랜지스터(T3)는 제k 스캔 제어 배선(GCLk)에 인가되는 게이트 온 전압(VGL)의 제k 스캔 제어 신호에 의해 턴-온된다. 이때 제3 트랜지스터(T3)는 게이트 전극과 제2 전극이 연결되어 다이오드 구조를 가지므로, 제1 트랜지스터(T1)의 게이트 전극은 게이트 온 전압(VGL)에서 제3 트랜지스터(T3)의 문턱전압(Vth3)을 차감한 전압으로 초기화될 수 있다.
또한, 제10 트랜지스터(T10)는 제k 스캔 제어 배선(GCLk)에 인가되는 게이트 온 전압(VGL)의 제k 스캔 제어 신호에 의해 턴-온된다. 이때, 제10 트랜지스터(T10)는 게이트 전극과 제2 전극이 연결되어 다이오드 구조를 가지므로, 제8 트랜지스터(T8)의 게이트 전극은 게이트 온 전압(VGL)에서 제10 트랜지스터(T10)의 문턱전압(Vth10)을 차감한 전압으로 초기화될 수 있다.
즉, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 초기화 전압은 제3 트랜지스터(T3)의 문턱전압(Vth3)에 의존할 수 있다. 즉, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 초기화 전압은 제3 트랜지스터(T3)의 문턱전압(Vth3)에 따라 달라질 수 있다.
또한, 제8 트랜지스터(T8)의 게이트 전극에 인가되는 초기화 전압은 제10 트랜지스터(T10)의 문턱전압(Vth10)에 의존할 수 있다. 즉, 제8 트랜지스터(T8)의 게이트 전극에 인가되는 초기화 전압은 제10 트랜지스터(T10)의 문턱전압(Vth10)에 따라 달라질 수 있다.
이 경우, 제1 서브 화소(RP)들마다 제1 트랜지스터(T1)의 게이트 전극에 인가되는 초기화 전압과 제8 트랜지스터(T8)의 게이트 전극에 인가되는 초기화 전압이 달라질 수 있으므로, 제1 서브 화소(RP)들마다 동일한 데이터 전압과 동일한 제1 PAM 데이터 전압을 인가하더라도, 휘도가 상이하여 얼룩으로 시인될 수 있다. 그러므로, 이하에서는, 도 4를 결부하여, 제3 트랜지스터(T3)의 문턱전압(Vth3)에 의존하지 않고, 제1 트랜지스터(T1)의 게이트 전극을 초기화하고, 제10 트랜지스터(T10)의 문턱전압(Vth10)에 의존하지 않고, 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 구조에 대해 살펴본다.
도 4는 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 4를 참조하면, 일 실시예에 따른 제1 서브 화소(RP)는 제k 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 제k 스윕 신호 배선(SWPLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제j 데이터 배선(DLj)과 제1 PAM 데이터 배선(RDL)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 배선(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 배선(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 한편, 설명의 편의를 위해 제j 데이터 배선(DLj)은 제1 데이터 배선으로 칭해지고, 제1 PAM 데이터 배선(RDL)은 제2 데이터 배선으로 칭해질 수 있다.
제1 서브 화소(RP)는 발광 소자(Light Emitting Element, EL), 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다.
발광 소자(EL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 발광 소자(EL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다. 발광 소자(EL)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 제j 데이터 배선(DLj)의 제j 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어한다. 제1 화소 구동부(PDU1)의 제어 전류(Ic)에 의해 발광 소자(EL)의 제1 전극에 인가되는 전압의 펄스 폭을 조정할 수 있으므로, 제1 화소 구동부(PDU1)는 발광 소자(EL)의 제1 전극에 인가되는 전압의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압에 따라 제2 전극과 제1 전극 사이에 흐르는 제어 전류 (Ic)를 제어한다.
제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j 데이터 배선(DLj)의 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j 데이터 배선(DLj)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극에는 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결한다. 제6 트랜지스터(T6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 제j 데이터 배선(DLj)의 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제k 스윕 신호 배선(SWPLk)의 제k 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 게이트 오프 전압 배선(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 제k 스윕 신호 배선(SWPLk), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 발광 소자(EL)에 공급되는 구동 전류(Ids)를 생성한다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 이때, 제1 서브 화소(RP)들 각각은 제1 서브 화소(SP)의 휘도에 관계없이 동일한 제1 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 발광 소자(EL)로 흐르는 구동 전류(Ids)를 제어한다.
제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제8 트랜지스터(T8)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 PAM 데이터 배선(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되고, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제12 트랜지스터(T12)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제13 트랜지스터(T13)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(VDL2)을 제2 노드(N2)에 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 제2 노드(N2)에 공급될 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제2 전원 배선(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 공급되는 기간을 조정한다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되며, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(EL)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 배선(TSTL)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(C3)의 일 전극의 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 4에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
또는, 도 31과 같이, 누설 전류를 차단하여 발광 소자(EL)의 블랙 표현 능력을 높이기 위해, 제1 서브 화소(RP)에서 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 제어 신호(GNLk)에 연결될 수 있다. 제k 스캔 초기화 신호(GILk)와 제k 제어 신호(GNLk)는 게이트 하이 전압(VGH)으로 발생하는 펄스를 가질 수 있다. 또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 4와 도 31을 결부하여 설명한 제1 서브 화소(RP)와 실질적으로 동일할 수 있다. 그러므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)에 대한 설명은 생략한다.
도 5는 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 5의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 5의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 5의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 5의 (a), (b), 및 (c)의 그래프들 각각에서, X축은 구동 전류(Ids)를 가리키고, Y축은 발광 소자가 발광하는 광의 파장을 가리킨다.
도 5를 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1 내지 300㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚로 일정하다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 300㎂에서 1000㎂로 갈수록 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚에서 620㎚로 높아진다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 536㎚에서 520㎚로 낮아진다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 464㎚에서 461㎚로 낮아진다.
정리하면, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장과 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)가 변하더라도 거의 변하지 않는다. 이에 비해, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)에 반비례한다. 그러므로, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 변하며, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다.
도 6은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 6의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율이 나타나 있고, 도 6의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율이 나타나 있으며, 도 6의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율이 나타나 있다.
도 6을 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 8.5cd/A이다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 18cd/A이다. 즉, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 2.1배 증가한다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 72cd/A이다. 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 80cd/A이다. 즉, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.1배 증가한다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 14cd/A이다. 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 13.2cd/A이다. 즉, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.06배 증가한다.
정리하면, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다.
도 5와 도 6과 같이, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다. 그러므로, 표시 패널(100)이 표시하는 영상의 색좌표를 일정하게 유지하고, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자, 및 제3 서브 화소(BP)의 발광 소자(EL)가 최적의 발광 효율을 갖도록 구동 전류(Ids)를 고정할 필요가 있다.
그러므로, 도 4와 같이 제1 서브 화소(RP)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 제1 서브 화소(RP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 발광 소자(EL)에 제공하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 발광 소자(EL)의 발광 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다. 또한, 제2 서브 화소(GP)는 제2 PAM 데이터 배선(GDL)의 제2 PAM 데이터 전압에 따라 제2 서브 화소(GP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 발광 소자(EL)에 제공하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 발광 소자(EL)의 발광 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다. 또한, 제3 서브 화소(BP)는 제3 PAM 데이터 배선(BDL)의 제3 PAM 데이터 전압에 따라 제3 서브 화소(BP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 발광 소자(EL)에 제공하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 발광 소자(EL)의 발광 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
따라서, 발광 소자(EL)에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자(EL), 및 제3 서브 화소(GP)의 발광 소자(EL) 각각이 최적화된 발광 효율로 발광할 수 있다.
도 7은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 7을 참조하면, 제N 내지 제N+2 프레임 기간 각각은 액티브 기간(ACT)과 블랭크 기간(VB)을 포함할 수 있다. 액티브 기간(ACT)은 제1 내지 제3 서브 화소들(RP, GP, BP) 각각에 데이터 전압과 적색/녹색/제3 PAM 데이터 전압을 공급하는 데이터 어드레싱 기간(ADDR)과 서브 화소(SP)들 각각의 발광 소자(EL)가 발광하는 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)을 포함할 수 있다. 블랭크 기간(VB)은 표시 패널(100)의 서브 화소들(RP, GP, BP)이 별다른 동작을 하지 않고 휴지(休止)하는 기간일 수 있다.
어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 대략 5 수평 기간이고, 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각은 대략 12 수평 기간일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 액티브 기간(ACT)은 25 개의 발광 기간들을 포함할 수 있으나, 액티브 기간(ACT)의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)의 개수는 이에 한정되지 않는다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 어드레스 기간(ADDR) 동안 로우 라인별로 순차적으로 데이터 전압과 적색/녹색/제3 PAM 데이터 전압을 입력 받을 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 해당하는 제n 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 데이터 전압과 적색/녹색/제3 PAM 데이터 전압을 입력 받을 수 있다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 로우 라인별로 순차적으로 발광할 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 발광할 수 있다.
도 8은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 8의 실시예는 표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 동시에 발광하는 것에서 도 2의 실시예와 차이가 있을 뿐이므로, 도 8의 실시예에 대한 설명은 생략한다.
도 9는 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호, 스캔 기입 신호, 스캔 제어 신호, PWM 발광 신호, PAM 발광 신호, 및 스윕 신호를 보여주는 파형도이다.
도 9를 참조하면, 제k 로우 라인에 배치된 서브 화소들(RP, GP, BP)은 제k 스캔 초기화 배선(GWLk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk), 및 제k 스윕 신호 배선(SWPLk)에 연결된 서브 화소들(RP, GP, BP)을 가리킨다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GWLk)에 인가되는 신호를 가리키고, 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호를 가리킨다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호를 가리키고, 제k PWM 발광 신호(PWEMk)은 제k PWM 발광 배선(PWELk)에 인가되는 신호를 가리킨다. 제k PAM 발광 신호(PAEMk)는 제k PAM 발광 배선(PAELk)에 인가되는 신호를 가리키고, 제k 스윕 신호(SWPk)는 제k 스윕 신호 배선(SWPLk)에 인가되는 신호를 가리킨다.
스캔 초기화 신호들(GIk~GIk+5), 스캔 기입 신호들(GWk~GWk+5), 스캔 제어 신호들(GCk~GCk+5), PWM 발광 신호들(PWEMk~PAEMk+5), PAM 발광 신호들(PAEMk~PAEMk+5), 및 스윕 신호들(SWPk~SWPk+5)은 1 수평 기간(1H)씩 순차적으로 쉬프트될 수 있다. 제k 스캔 기입 신호(GWk)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이고, 제k+1 스캔 기입 신호(GWk+1)는 제k+1 스캔 초기화 신호(GIk+1)가 1 수평 기간 쉬프트된 신호일 수 있다. 이 경우, 제k+1 스캔 초기화 신호(GIk+1)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이므로, 제k 스캔 기입 신호(GWk)와 제k+1 스캔 초기화 신호(GIk+1)는 실질적으로 동일할 수 있다.
도 10은 제N 프레임 기간에서 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 제k 스윕 신호, 및 제1 서브 화소의 제3 노드의 전압과 발광 소자의 발광 기간을 보여주는 파형도이다.
도 10을 참조하면, 제k 스캔 초기화 신호(GWk)는 서브 화소들(RP, GP, BP) 각각의 제3 및 제10 트랜지스터들(T3, T10)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 서브 화소들(RP, GP, BP) 각각의 제2, 제4, 제9 및 제11 트랜지스터들(T2, T4, T9, T11)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 서브 화소들(RP, GP, BP) 각각의 제7, 제13, 제16 및 제18 트랜지스터들(T7, T13, T16, T18)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PWM 발광 신호(PWEMk)는 제5, 제6, 제12 및 제14 트랜지스터들(T5, T6, T12, T14)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAM 발광 신호(PAEMk)는 제17 트랜지스터(T17)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호는 1 프레임 기간을 주기로 발생할 수 있다.
데이터 어드레스 기간(ADDR)은 제1 내지 제4 기간들(t1~t4)을 포함한다. 제1 기간(t1)과 제4 기간(t4)은 발광 소자(EL)의 제1 전극과 제3 노드(N3)의 전압을 초기화하는 제1 초기화 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극과 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 제2 초기화 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 제j 데이터 배선(DLj)의 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱전압(Vth1)을 샘플링하고, 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(RVdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이다.
제1 발광 기간(EM1)은 제5 기간(t5)과 제6 기간(t6)을 포함한다. 제5 기간(t5)은 제어 전류(Ic)를 제3 노드(N3)에 인가하는 기간이고, 제6 기간(t6)은 제어 전류(Ic)에 따라 제15 트랜지스터(T15)의 턴-온 기간을 제어하고, 발광 소자(EL)에 구동 전류(Ids)를 공급하는 기간이다.
제2 내지 제n 발광 기간들(EM2~EMn) 각각은 제7 내지 제9 기간들(t7~t9)을 포함한다. 제7 기간(t7)은 제3 노드(N3)를 초기화하는 제3 초기화 기간이고, 제8 기간(t8)은 제5 기간(t5)과 실질적으로 동일한 기간이고, 제9 기간(t9)은 제6 기간(t6)과 실질적으로 동일한 기간이다.
제1 내지 제n 발광 기간들(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 대략 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 게이트 오프 전압(VGH)은 게이트 온 전압(VGL)보다 높은 레벨의 전압일 수 있다.
제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다.
제k 스윕 신호(SWPk)는 제6 기간(t6)과 제9 기간(t9) 동안 삼각파 형태의 펄스를 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 제k 스윕 신호(SWPk)는 제6 기간(t6) 동안 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제6 기간(t6)의 말미에 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
도 11 내지 도 14는 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 10 내지 도 15를 결부하여, 제1 내지 제9 기간들(t1~t9) 동안 제1 서브 화소(RP)의 동작을 상세히 살펴본다.
첫 번째로, 제1 기간(t1) 동안 도 11과 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7)의 턴-온으로 인해, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가된다. 제13 트랜지스터(T13)의 턴-온으로 인해, 제2 노드(N2)에는 제1 전원 배선(VDL1)의 제1 전원 전압(VDD1)이 인가된다.
제16 트랜지스터(T16)의 턴-온으로 인해, 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 제18 트랜지스터(T18)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
두 번째로, 제2 기간(t2) 동안 도 12와 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제2 기간(t2) 동안 제3 트랜지스터(T3)와 제10 트랜지스터(T10)는 게이트 온 전압(VGL)의 제k 스캔 초기화 신호(GILk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 또한, 제10 트랜지스터(T10)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
이때, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
세 번째로, 제3 기간(t3) 동안 도 13과 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제3 기간(t3) 동안 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9), 및 제11 트랜지스터(T11)는 게이트 온 전압(VGL)의 제k 스캔 기입 신호(GWLk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제j 데이터 배선(DLj)의 데이터 전압(Vdata)이 인가된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결되므로, 제1 트랜지스터(T1)는 다이오드로 구동한다.
이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Vdata)이 문턱전압(Vth1)보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth1)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "Vint"에서 "Vdata+Vth1"까지 상승할 수 있다. 제1 트랜지스터(T1)는 P 타입 MOSFET으로 형성되기 때문에, 제1 트랜지스터(T1)의 문턱전압(Vth1)은 0V보다 작을 수 있다.
또한, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극에는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(Rdata)이 인가된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 서로 연결되므로, 제8 트랜지스터(T8)는 다이오드로 구동한다.
이때, 제8 트랜지스터(T8)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Rdata)이 문턱전압(Vth8)보다 크기 때문에, 제8 트랜지스터(T8)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth8)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압은 "Vint"에서 "Rdata+Vth"까지 상승할 수 있다.
네 번째로, 제4 기간(t4) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
다섯 번째로, 제5 기간(t5) 동안 도 14와 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원 전압(VDD1)이 인가된다. 또한, 제6 트랜지스터(T6)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결된다. 하지만, 제5 기간(t5) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)은 제1 전원 전압(VDD1)과 실질적으로 동일하거나 제1 전원 전압(VDD1)보다 높은 전압을 가질 수 있다. 그러므로, 제5 기간(t5) 동안 제1 트랜지스터(T1)는 턴-오프될 수 있다.
또한, 제12 트랜지스터(T12)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극은 제2 전원 배선(VDL2)에 연결될 수 있다.
또한, 제14 트랜지스터(T14)의 턴-온으로 인해, 제2 노드(N2)에는 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 인가된다. 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 전압 강하 등에 의해 변동되는 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 간의 전압 차(ΔV2)는 제2 커패시터(C2)에 의해 제8 트랜지스터(T8)의 게이트 전극에 반영될 수 있다.
제14 트랜지스터(T14)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압(Rdata+Vth8)에 따라 흐르는 구동 전류(Ids)가 제15 트랜지스터(T15)로 공급될 수 있다. 구동 전류(Ids)는 수학식 1과 같이 제8 트랜지스터(T8)의 문턱전압(Vth8)에 의존하지 않을 수 있다.
Figure pat00001
수학식 1에서, k'는 제8 트랜지스터(T8)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth8는 제8 트랜지스터(T8)의 문턱전압, VDD2는 제2 전원 전압, Rdata는 제1 PAM 데이터 전압을 가리킨다.
여섯 번째로, 제6 기간(t6) 동안 도 14와 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 도 14와 같이 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PAM 발광 신호(PAEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소한다.
제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 제5 기간(t5)에서 설명한 바와 실질적으로 동일하다.
제17 트랜지스터(T17)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다.
제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제1 커패시터(C1)에 의해 제k 스윕 신호(SWPk)의 전압 변화량(ΔV1)은 제1 트랜지스터(T1)의 게이트 전극에 반영되므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata+Vth1-ΔV1일 수 있다. 즉, 제6 기간(t6) 동안 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 선형적으로 낮아질 수 있다.
제6 기간(t6) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)에 따라 흐르는 제어 전류(Ic)는 수학식 2와 같이 제1 트랜지스터(T1)의 문턱전압(Vth1)에 의존하지 않을 수 있다.
Figure pat00002
수학식 2에서, k"는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth1은 제1 트랜지스터(T1)의 문턱전압, VDD1는 제1 전원 전압, Vdata는 데이터 전압을 가리킨다.
제1 트랜지스터(T1)에 인가된 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제3 노드(N3)에 인가되는 기간이 달라질 수 있다. 이로 인해, 제1 트랜지스터(T1)에 인가된 데이터 전압(Vdata)의 크기에 따라 제3 노드(N3)의 전압이 달라지므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어할 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어함으로써, 제6 기간(t6) 동안 구동 전류(Ids)가 발광 소자(EL)에 인가되는 실질적인 발광 기간(SEP)을 제어할 수 있다.
먼저, 제1 트랜지스터(T1)의 게이트 전극의 데이터 전압(Vdata)이 피크 블랙 계조의 데이터 전압인 경우, 제1 트랜지스터(T1)는 제k 스윕 신호(SWPk)의 전압 감소에 따라 제6 기간(t6) 내내 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르며, 제3 노드(N3)의 전압은 제6 기간(t6)의 시작과 함께 하이 레벨(VH)로 상승할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 동안 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 발광 소자(EL)에 인가되지 않으며, 발광 소자(EL)의 제1 전극은 초기화 전압(VINT)을 유지하므로, 발광 소자(EL)는 제6 기간(t6) 동안 발광하지 않을 수 있다.
두 번째로, 제1 트랜지스터(T1)의 게이트 전극의 데이터 전압(Vdata)이 그레이 계조의 데이터 전압인 경우, 제k 스윕 신호(SWPk)의 전압 감소에 따라, 제1 트랜지스터(T1)는 제6 기간(t6)의 제1 서브 기간(t61) 동안 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6)의 제1 서브 기간(t61) 동안 흐르므로, 제3 노드(N3)의 전압은 제6 기간(t6)의 제1 서브 기간(t61) 이후의 제2 서브 기간(t62) 동안 하이 레벨(VH)을 가질 수 있다. 그러므로, 제15 트랜지스터(T15)는 제2 서브 기간(t62) 동안 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제1 서브 기간(t61) 동안 발광 소자(EL)에 인가되며, 제2 서브 기간(t62) 동안 발광 소자(EL)에 인가되지 않는다. 이로 인해, 발광 소자(EL)는 제6 기간(t6)의 일부 기간인 제1 서브 기간(t61) 동안 발광할 수 있다.
세 번째로, 제1 트랜지스터(T1)의 게이트 전극의 데이터 전압(Vdata)이 피크 화이트 계조의 데이터 전압인 경우, 제k 스윕 신호(SWPk)의 전압 감소에도 불구하고, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-오프될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르지 않으므로, 제3 노드(N3)의 전압은 초기화 전압(VINT)을 유지할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-온될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 내내 발광 소자(EL)에 인가되며, 발광 소자(EL)는 제6 기간(t6) 내내 발광할 수 있다.
이상에서 살펴본 바와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 전압을 조정함으로써, 발광 소자(EL)의 발광 기간을 조정할 수 있다. 그러므로, 발광 소자(EL)에 인가되는 구동 전류(Ids)의 크기를 조정하기보다, 발광 소자(EL)에 인가되는 구동 전류(Ids)는 일정하게 유지한 채, 발광 소자(EL)의 제1 전극에 인가되는 전압의 펄스 폭을 조정함으로써, 제1 서브 화소(RP)가 표시하는 계조 또는 휘도를 조정할 수 있다.
한편, 데이터 전압들로 변환되는 디지털 비디오 데이터가 8 비트인 경우, 피크 블랙 계조의 데이터 전압으로 변환되는 디지털 비디오 데이터는 0이고, 피크 화이트 계조의 데이터 전압으로 변환되는 디지털 비디오 데이터는 255일 수 있다. 그레이 계조의 데이터 전압은 0과 255를 제외한 나머지 데이터일 수 있다.
또한, 제2 내지 제n 발광 기간들(EP2~EPn) 각각의 제7 기간(t7), 제8 기간(t8), 및 제9 기간(t9) 각각은 앞서 설명한 제1 기간(t1), 제5 기간(t5), 및 제6 기간(t6)과 실질적으로 동일하다. 즉, 제2 내지 제n 발광 기간들(EP2~EPn) 각각에서는 제3 노드(N3)를 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 데이터 전압(Vdata)에 기초하여, 제8 트랜지스터(T8)의 게이트 전극에 기입된 제1 PAM 데이터 전압(Rdata)에 따라 생성되는 구동 전류(Ids)를 발광 소자(EL)에 인가하는 기간을 조정할 수 있다.
테스트 신호 배선(TSTL)의 테스트 신호는 제N 프레임 기간의 액티브 기간(ACT) 동안 게이트 하이 전압(VGH)으로 인가되므로, 제19 트랜지스터(T19)는 제N 프레임 기간의 액티브 기간(ACT) 동안 턴-오프될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 10 내지 도 14를 결부하여 설명한 바와 같이 제1 서브 화소(RP)와 실질적으로 동일하게 동작할 수 있으므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)의 동작에 대한 설명은 생략한다.
도 15는 일 실시예에 따른 제1 서브 화소의 하부 금속층, 액티브층, 제1 게이트 금속층, 제2 게이트 금속층, 제1 소스 금속층, 및 제2 소스 금속층을 보여주는 레이아웃 도이다. 도 16은 도 15의 A 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 17은 도 15의 B 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 18은 도 15의 C 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 15 내지 도 18을 참조하면, 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 배선(VSL)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 배선(VSL)은 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)은 제2 방향(DR2)으로 연장될 수 있다. 또한, 도 1에 도시된 제2 PAM 데이터 배선(GDL)과 제3 PAM 데이터 배선(BDL)은 제2 방향(DR2)으로 연장될 수 있다. 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 제1 PAM 데이터 배선(RDL), 제2 PAM 데이터 배선(GDL), 및 제3 PAM 데이터 배선(BDL)은 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제1 서브 화소(RP)는 제1 내지 제19 트랜지스터들(T1~T19), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제5 게이트 연결 전극들(GCE1~GCE5), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제7 연결 전극들(CCE1~CCE7), 제1 애노드 연결 전극(ANDE1), 및 발광 소자(EL)를 포함한다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함한다. 제1 채널(CH1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 콘택홀(CT1)을 통해 제1 연결 전극(CCE1)에 연결될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다. 제1 드레인 전극(D1)은 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다. 제2 채널(CH2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다. 제2 드레인 전극(D2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함한다. 제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다. 제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치될 수 있다. 제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)에 연결되고, 제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)에 연결될 수 있다. 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31)은 제1 서브 게이트 전극(G31)과 중첩하지 않을 수 있다. 제1 서브 소스 전극(S31)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제1 서브 드레인 전극(S32)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함한다. 제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다. 제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치될 수 있다. 제2 서브 소스 전극(S32)은 제1 서브 드레인 전극(D31)에 연결되고, 제2 서브 드레인 전극(D32)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제2 서브 게이트 전극(G32)과 중첩하지 않을 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함한다. 제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다. 제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제3 서브 드레인 전극(D31)은 제3 서브 채널(CH41)의 타 측에 배치될 수 있다. 제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)에 연결되고, 제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)에 연결될 수 있다. 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41)은 제3 서브 게이트 전극(G41)과 중첩하지 않을 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함한다. 제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다. 제4 서브 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치될 수 있다. 제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D32)에 연결되고, 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)에 연결될 수 있다. 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42)은 제4 서브 게이트 전극(G42)과 중첩하지 않을 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함한다. 제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1)에 연결될 수 있다. 제5 소스 전극(S5)과 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩하지 않을 수 있다. 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함한다. 제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1)에 연결될 수 있다. 제6 드레인 전극(D6)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제6 소스 전극(S6)과 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩하지 않을 수 있다. 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제2 연결 전극(CCE2) 및 제1 수평 전원 배선(HVDL)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함한다. 제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제7 콘택홀(CT7)을 통해 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 제7 드레인 전극(D7)은 제6 콘택홀(CT6)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다. 제7 소스 전극(S7)과 제7 드레인 전극(D7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩하지 않을 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함한다. 제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다. 제8 게이트 전극(G8)은 제2 방향(DR2)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치될 수 있다. 제8 소스 전극(S8)은 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다. 제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)에 연결될 수 있다. 제8 소스 전극(S8)과 제8 드레인 전극(D8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩하지 않을 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함한다. 제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(DR2)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제3 데이터 콘택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제9 드레인 전극(D9)은 제8 소스 전극(D8)에 연결될 수 있다. 제9 소스 전극(S9)과 제9 드레인 전극(D9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩하지 않을 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함한다. 제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다. 제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치될 수 있다. 제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)에 연결되고, 제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)에 연결될 수 있다. 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101)은 제5 서브 게이트 전극(G101)과 중첩하지 않을 수 있다. 제5 서브 소스 전극(S101)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제5 서브 드레인 전극(S102)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함한다. 제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다. 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치될 수 있다. 제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)에 연결되고, 제6 서브 드레인 전극(D102)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제6 서브 게이트 전극(G102)과 중첩하지 않을 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함한다. 제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다. 제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치될 수 있다. 제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)에 연결되고, 제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)에 연결될 수 있다. 제7 서브 소스 전극(S111)과 제7 서브 드레인 전극(D111)은 제7 서브 게이트 전극(G111)과 중첩하지 않을 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함한다. 제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다. 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치될 수 있다. 제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)에 연결되고, 제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)에 연결될 수 있다. 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112)은 제8 서브 게이트 전극(G112)과 중첩하지 않을 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함한다. 제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다. 제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다. 제12 소스 전극(S12)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제12 소스 전극(S12)과 제12 드레인 전극(D12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩하지 않을 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함한다. 제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제13 드레인 전극(D13)은 제3 콘택홀(CT3)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제13 소스 전극(S13)과 제13 드레인 전극(D13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩하지 않을 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함한다. 제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 제14 드레인 전극(D14)은 제4 콘택홀(CT4)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다. 제14 소스 전극(S14)과 제14 드레인 전극(D14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩하지 않을 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함한다. 제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제9 드레인 전극(D5)에 연결될 수 있다. 제15 드레인 전극(D15)은 제17 소스 전극(S17)에 연결될 수 있다. 제15 소스 전극(S15)과 제15 드레인 전극(D15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함한다. 제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다. 제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치될 수 있다. 제9 서브 소스 전극(S161)은 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결되고, 제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다. 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161)은 제9 서브 게이트 전극(G161)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함한다. 제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다. 제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치될 수 있다. 제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)에 연결되고, 제10 서브 드레인 전극(D162)은 제9 콘택홀(CT9)를 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162)은 제10 서브 게이트 전극(G162)과 중첩하지 않을 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함한다. 제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다. 제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다. 제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치될 수 있다. 제17 소스 전극(S17)은 제15 드레인 전극(D15)에 연결될 수 있다. 제17 드레인 전극(D17)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제17 소스 전극(S17)과 제17 드레인 전극(D17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함한다. 제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다. 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치될 수 있다. 제18 소스 전극(S18)은 제9 콘택홀(CT9)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제18 드레인 전극(D18)은 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제18 소스 전극(S18)과 제18 드레인 전극(D18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩하지 않을 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함한다. 제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다. 제19 게이트 전극(G19)은 제23 콘택홀(CT23)을 통해 테스트 신호 배선(TSTL)에 연결될 수 있다. 제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치될 수 있다. 제19 소스 전극(S19)은 제21 콘택홀(CT21)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다. 제19 드레인 전극(D19)은 제24 콘택홀(CT24)을 통해 제3 전원 배선(VSL)에 연결될 수 있다. 제19 소스 전극(S19)과 제19 드레인 전극(D19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)은 제1 커패시터(C1)의 일 전극이고, 제2 커패시터 전극(CE2)은 제1 커패시터(C1)의 타 전극일 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함하며, 제1 연결 전극(CCE1)은 상기 홀에서 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 제k PWM 발광 배선(PWELk) 및 제1 수평 전압 배선(HVDL)과 교차할 수 있다. 제2 커패시터(CE2)의 연장부(EX)는 제5 콘택홀(CT5)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다. 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터(C2)의 일 전극이고, 제4 커패시터 전극(CE4)은 제2 커패시터(C2)의 타 전극일 수 있다.
제4 커패시터 전극(CE4)은 제8 게이트 전극(G8)을 노출시키는 홀을 포함하며, 제6 연결 전극(CCE6)은 상기 홀에서 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다. 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)와 중첩할 수 있다. 제5 커패시터 전극(CE5)은 제3 커패시터(C3)의 일 전극이고, 제6 커패시터 전극(CE6)은 제3 커패시터(C3)의 타 전극일 수 있다. 제6 커패시터 전극(CE6)은 제18 콘택홀(CT18)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제k 스캔 기입 배선(GWLk)에 연결될 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 콘택홀(GCT2)을 통해 제k 스캔 초기화 배선(GILk)에 연결될 수 있다. 제3 게이트 연결 전극(GCE3)은 제8 콘택홀(CT8)을 통해 제k 스캔 제어 배선(GCLk)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 콘택홀(CT17)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 콘택홀(CT19)을 통해 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 제6 게이트 연결 전극(GCE6)은 제14 콘택홀(CT14)을 통해 제k PWM 발광 배선(PWELk)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 콘택홀(DCT2)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 콘택홀(DCT4)을 통해 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제3 콘택홀(CT3)을 통해 제12 드레인 전극(D12)에 연결되고, 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 연결 전극(CCE3)은 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결되고, 제22 콘택홀(CT22)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 연결 전극(CCE4)은 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결되며, 제4 전원 콘택홀(VDCT4)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 방향(DR2)으로 연장될 수 있다. 제6 연결 전극(CCE6)은 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제20 콘택홀(CT20)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제22 콘택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(DR2)으로 연장될 수 있다. 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
도 19는 도 15의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 20은 도 15의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 21은 도 15의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 22는 도 15의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 23은 도 15의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 24는 도 15의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 25는 도 15의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 26은 도 15의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 27은 도 15의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19 내지 도 27을 참조하면, 기판(SUB) 상에는 버퍼막(BF)이 배치될 수 있다. 기판(SUB)은 유리 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)이 고분자 수지로 이루어지는 경우, 폴리이미드(polyimide)를 포함할 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 액티브층이 배치될 수 있다. 액티브층은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 채널들(CH1~CH19), 제1 내지 제19 소스 전극들(S1~S19), 및 제1 내지 제19 드레인 전극들(D1~D19)을 포함한다. 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
제1 내지 제19 채널들(CH1~CH19)은 각각 제3 방향(DR3)에서 제1 내지 제19 게이트 전극들(G1~G19)과 중첩할 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 제3 방향(DR3)에서 제1 내지 제19 게이트 전극들(G1~G19)과 중첩하지 않을 수 있다. 제1 내지 제19 소스 전극들(S1~S19)과 제1 내지 제19 드레인 전극들(D1~D19)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 게이트 절연막(130)은 제1 절연막으로 칭해질 수 있다.
게이트 절연막(130) 상에는 제1 게이트 금속층이 배치될 수 있다. 제1 게이트 금속층은 제1 내지 제19 트랜지스터들(T1~T19)의 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6)을 포함한다. 제1 내지 제19 게이트 전극들(G1~G19), 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 금속층 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 제2 절연막으로 칭해질 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트 금속층이 배치될 수 있다. 제2 게이트 금속층은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4), 및 제6 커패시터 전극(CE6)을 포함할 수 있다. 제2 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩하고, 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩하며, 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)과 중첩할 수 있다. 제1 층간 절연막(141)은 소정의 유전율을 가지므로, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제1 커패시터(C1)가 형성될 수 있다. 또한, 제3 커패시터 전극(CE3), 제4 커패시터 전극(CE4), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제2 커패시터(C2)가 형성될 수 있다. 제5 커패시터 전극(CE5), 제6 커패시터 전극(CE6), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제3 커패시터(C3)가 형성될 수 있다.
제2 게이트 금속층 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제2 층간 절연막(142) 상에는 제1 소스 금속층이 배치될 수 있다. 제1 소스 금속층은 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 배선(VSL)을 포함할 수 있다. 또한, 제1 소스 금속층은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제7 연결 전극들(CCE1~CCE7)을 포함할 수 있다. 제1 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제k 스캔 기입 배선(GWLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)에 연결될 수 있다. 제k 스캔 초기화 배선(GILk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 게이트 콘택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 제k 스캔 제어 배선(GCLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제8 콘택홀(CT8)을 통해 제3 게이트 연결 전극(GCE3)에 연결될 수 있다. 제k PAM 발광 배선(PAELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제19 콘택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다. 제k PWM 발광 배선(PWELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제14 콘택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)에 연결될 수 있다.
초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 전원 콘택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 제6 서브 드레인 전극(D102)에 연결될 수 있다. 초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제9 콘택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다. 초기화 전압 배선(VIL)은 제2 층간 절연막(142)을 관통하는 제18 콘택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다. 제1 수평 전원 배선(HVDL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 게이트 오프 전압 배선(VGHL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제7 콘택홀(CT7)을 통해 제7 소스 전극(S7)에 연결될 수 있다. 테스트 신호 배선(TSTL)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제23 콘택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다. 제3 전원 배선(VSL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CT3)을 통해 제17 드레인 전극(D17)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제2 층간 절연막(142)을 관통하는 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 연결 전극(CCE3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
제4 연결 전극(CCE4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6)에 연결되고, 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다.
제1 소스 금속층 상에는 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 평탄화막(160)은 제4 절연막으로 칭해질 수 있다.
제1 평탄화막(160) 상에는 제2 소스 금속층이 배치될 수 있다. 제2 소스 금속층은 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)을 포함할 수 있다. 또한, 제2 소스 금속층은 제1 애노드 연결 전극(ANDE1)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다. 제2 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제j 데이터 배선(DLj)은 제1 평탄화막(160)을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제1 PAM 데이터 배선(RDL)은 제1 평탄화막(160)을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제1 수직 전원 배선(VVDL)은 제1 평탄화막(160)을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제3 전원 콘택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 콘택홀(VCT2)와 중첩할 수 있다. 제3 전원 콘택홀(VCT3)의 면적은 제2 전원 콘택홀(VCT2)의 면적보다 클 수 있다.
제1 애노드 연결 전극(ANDE1)은 제1 평탄화막(160)을 관통하는 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제1 평탄화막(160)을 관통하는 제22 콘택홀(CT22)을 통해 제3 연결 전극(CCE3)에 연결될 수 있다. 제2 전원 연결 전극(VDCE)은 제1 평탄화막(160)을 관통하는 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
제2 소스 금속층 상에는 제2 평탄화막(180)이 배치될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제2 평탄화막(180)은 제5 절연막으로 칭해질 수 있다.
제2 평탄화막(180) 상에는 제3 소스 금속층이 배치될 수 있다. 제3 소스 금속층은 제1 서브 전원 배선(VDL21)을 포함할 수 있다. 제1 서브 전원 배선(VDL21)은 제2 평탄화막(180)을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다. 제3 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 소스 금속층 상에는 제3 평탄화막(190)이 배치될 수 있다. 제3 평탄화막(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제3 평탄화막(190)은 제5 절연막으로 칭해질 수 있다.
제3 평탄화막(190) 상에는 제4 소스 금속층이 배치될 수 있다. 제4 소스 금속층은 제2 서브 전원 배선(VDL22), 제3 서브 전원 배선(VDL23), 제1 화소 전극(AND1), 및 제2 화소 전극(AND2)을 포함할 수 있다. 제2 서브 전원 배선(VDL22)과 제1 화소 전극(AND1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제3 서브 전원 배선(VDL23)과 제2 화소 전극(AND2)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
제4 소스 금속층 상에는 보호막(PAS)이 배치될 수 있다. 보호막(PAS)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 보호막(PAS)은 화소 전극(AND)의 상면 일부를 덮지 않고 노출할 수 있다.
보호막(PAS)에 의해 덮이지 않은 화소 전극(AND) 상에는 발광 소자(EL)가 배치될 수 있다. 발광 소자(EL)와 화소 전극(AND) 사이에는 접촉 전극(CAND)이 배치될 수 있다.
발광 소자(EL)는 무기 발광 다이오드 소자일 수 있다. 발광 소자(EL)는 순차적으로 적층되는 제1 반도체층, 전자 저지층, 활성층, 초격자층, 및 제2 반도체층을 포함할 수 있다.
제1 반도체층은 접촉 전극(CAND) 상에 배치될 수 있다. 제1 반도체층은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층은 p형 Mg로 도핑된 p-GaN일 수 있다.
전자 저지층은 제1 반도체층 상에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층은 생략될 수 있다.
활성층은 전자 저지층 상에 배치될 수 있다. 활성층은 제1 반도체층과 제2 반도체층을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다.
또는, 활성층은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층이 InGaN를 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 서브 화소(BP)의 발광 소자의 활성층의 인듐(In)의 함량은 대략 15%이고, 제2 서브 화소(GP)의 발광 소자의 활성층의 인듐(In)의 함량은 대략 25%이며, 제1 서브 화소(RP)의 발광 소자의 활성층의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층의 인듐(In)의 함량을 조정함으로써, 제1 서브 화소(RP)의 발광 소자는 제1 광을 발광하고, 제2 서브 화소(GP)의 발광 소자는 제2 광을 발광하며, 제3 서브 화소(GP)의 발광 소자는 제3 광을 발광할 수 있다.
활성층 상에는 초격자층이 배치될 수 있다. 초격자층은 제2 반도체층과 활성층 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층은 초격자층 상에 배치될 수 있다. 제2 반도체층은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층은 n형 Si로 도핑된 n-GaN일 수 있다.
또한, 발광 소자(EL)로 인한 단차를 평탄화하는 제4 평탄화막이 배치될 수 있다. 제4 평탄화막은 발광 소자(EL)의 측면(들)을 둘러싸도록 배치되며, 발광 소자(EL)의 상면을 덮지 않고 노출할 수 있다.
발광 소자(EL)와 제4 평탄화막 상에는 공통 전압이 인가되는 공통 전극이 배치될 수 있다. 공통 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
도 28은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 28을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 소스 구동 회로(210)들, 및 소스 회로 보드(500)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 서브 화소들(RP, GP, BP)이 배치될 수 있다. 서브 화소들(RP, GP, BP) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 스캔 구동부(110)가 배치될 수 있다. 스캔 구동부(110)는 표시 영역(DA)의 양측, 예를 들어 표시 영역(DA)의 좌측과 우측에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 스캔 구동부(110)는 표시 영역(DA)의 일 측에 배치될 수 있다.
또한, 비표시 영역(NDA)에는 소스 회로 보드(500)들과 연결되기 위해 표시 패드들이 배치될 수 있다. 표시 패드들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
소스 회로 보드(500)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드들 상에 배치될 수 있다. 소스 회로 보드(500)들은 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 소스 회로 보드(500)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 소스 회로 보드(500)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
소스 구동부(200)는 소스 구동 회로(210)들을 포함할 수 있다. 소스 구동 회로(210)들은 데이터 전압들을 생성하여 소스 회로 보드(500)들을 통해 표시 패널(100)에 공급할 수 있다.
소스 구동 회로(210)들 각각은 집적회로(integrated circuit, IC)로 형성되어 소스 회로 보드(500) 상에 부착될 수 있다. 또는, 소스 구동 회로(210)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
제어 회로 보드(600)는 이방성 도전 필름과 같은 도전성 접착 부재를 통해 소스 회로 보드(500)들에 부착될 수 있다. 제어 회로 보드(600)는 소스 회로 보드(500)들에 전기적으로 연결될 수 있다. 제어 회로 보드(600)는 연성 인쇄 회로 보드(flexible printed circuit board) 또는 인쇄 회로 보드(printed circuit board)일 수 있다.
타이밍 제어 회로(300)와 전원 공급 회로(400) 각각은 집적 회로(IC)로 형성되어 제어 회로 보드(600) 상에 부착될 수 있다. 타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 소스 구동 회로(210)들에 공급할 수 있다. 전원 공급 회로(400)는 표시 패널(100)의 서브 화소들과 소스 구동 회로(200)들을 구동하기 위한 전압들을 생성하여 출력할 수 있다.
도 29는 또 다른 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 29의 실시예는 표시 패널(100)이 비표시 영역(NDA)을 포함하지 않으며, 스캔 구동부(110)가 표시 영역(DA)에 배치되고, 소스 구동 회로(210)가 실장되는 소스 회로 보드(500)가 표시 패널(100)의 배면에 배치되는 것에서 도 28의 실시예와 차이가 있다. 도 29에서는 도 28의 실시예와 차이점 위주로 설명한다.
도 29를 참조하면, 스캔 구동부(110)는 표시 영역(DA)에 배치될 수 있다. 스캔 구동부(110)는 서브 화소들(RP, GP, BP)과 중첩하지 않으며, 서브 화소들(RP, GP, BP) 사이에 배치될 수 있다
소스 회로 보드(500)들은 표시 패널(100)의 배면에 배치될 수 있다. 이 경우, 소스 회로 보드(500)들에 연결되는 표시 패드들은 표시 패널(100)의 배면에 배치될 수 있다. 또한, 표시 패널(100)의 표시 영역(DA)에는 표시 패널(100)을 관통하여 표시 패드들에 각각 연결되는 패드 연결 전극들이 배치될 수 있다.
도 30은 도 29에 도시된 표시 장치를 포함하는 타일형 표시 장치를 보여주는 평면도이다.
도 30을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)으로 배치될 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)으로 배치될 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)으로 배치될 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)으로 배치될 수 있다.
타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수 및 배치는 도 30에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14) 사이에 배치되는 이음부(SM)를 포함할 수 있다. 예를 들어, 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치(11, 12, 13, 14)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
스캔 구동부(110)가 도 29와 같이 표시 영역(DA)에 배치되고, 소스 회로 보드(500)들이 표시 패널(100)의 배면에 배치되는 경우, 복수의 표시 장치(11, 12, 13, 14) 각각에서 서브 화소들(RP, GP, BP)이 배치되지 않는 비표시 영역(NDA)을 삭제할 수 있으므로, 타일형 표시 장치(TD)에서 이음부(SM)가 시인되는 것을 최소화거나 방지할 수 있다. 따라서, 이음부(SM)에도 불구하고, 복수의 표시 장치(11, 12, 13, 14)의 영상들이 끊어져 보이는 것을 방지할 수 있으므로, 타일형 표시 장치의 영상의 몰입감을 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 스캔 구동부 200: 소스 구동부
300: 타이밍 제어 회로 400: 전원 공급 회로

Claims (25)

  1. 스캔 기입 신호가 인가되는 스캔 기입 배선;
    스캔 초기화 신호가 인가되는 스캔 초기화 배선;
    스윕 신호가 인가되는 스윕 신호 배선;
    제1 데이터 전압이 인가되는 제1 데이터 배선;
    제2 데이터 전압이 인가되는 제2 데이터 배선; 및
    상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    발광 소자;
    상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부;
    상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 발광 소자에 인가되는 구동 전류를 생성하는 제2 화소 구동부; 및
    상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류를 상기 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함하며,
    상기 제1 화소 구동부는,
    상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터; 및
    상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제3 트랜지스터는 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제3 트랜지스터는,
    상기 스캔 초기화 배선에 연결되는 게이트 전극, 상기 초기화 전압 배선에 연결되는 제1 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 스캔 초기화 배선에 연결되는 게이트 전극, 상기 제1 서브 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제2 서브 트랜지스터를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 화소 구동부는,
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    제1 전원 전압이 인가되는 제1 전원 전압 배선;
    제1 발광 신호가 인가되는 제1 발광 배선;
    스캔 제어 신호가 인가되는 스캔 제어 배선; 및
    스윕 신호가 인가되는 스윕 신호 배선을 더 구비하고,
    상기 제1 화소 구동부는,
    상기 제1 발광 신호에 따라 상기 제1 전원 전압 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 제1 노드에 연결하는 제6 트랜지스터; 및
    상기 스캔 제어 신호에 따라 상기 스윕 신호 배선을 게이트 오프 전압이 인가되는 게이트 오프 전압 배선에 연결하는 제7 트랜지스터를 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 화소 구동부는,
    상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터; 및
    상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제10 트랜지스터는 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제10 트랜지스터는,
    상기 스캔 초기화 배선에 연결되는 게이트 전극, 상기 초기화 전압 배선에 연결되는 제1 전극을 포함하는 제3 서브 트랜지스터; 및
    상기 스캔 초기화 배선에 연결되는 게이트 전극, 상기 제3 서브 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제8 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제4 서브 트랜지스터를 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제2 화소 구동부는,
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 더 포함하는 표시 장치.
  10. 제6 항에 있어서,
    제1 전원 전압이 인가되는 제1 전원 전압 배선;
    제2 전원 전압이 인가되는 제2 전원 전압 배선;
    제1 발광 신호가 인가되는 제1 발광 배선; 및
    스캔 제어 신호가 인가되는 스캔 제어 배선을 더 구비하고,
    상기 제2 화소 구동부는,
    상기 스캔 제어 신호에 따라 상기 제1 전원 전압 배선을 제2 노드에 연결하는 제12 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제9 트랜지스터의 제1 전극에 연결하는 제13 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제2 노드에 연결하는 제14 트랜지스터; 및
    상기 제9 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    제2 발광 신호가 인가되는 제2 발광 배선; 및
    스캔 제어 신호가 인가되는 스캔 제어 배선을 더 구비하고,
    상기 제3 화소 구동부는,
    상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제1 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
    상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 발광 소자의 제1 전극에 연결하는 제17 트랜지스터; 및
    상기 제1 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제3 화소 구동부는,
    상기 스캔 제어 신호에 따라 상기 발광 소자의 제1 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터를 더 포함하는 표시 장치.
  13. 제11 항에 있어서,
    테스트 신호가 인가되는 테스트 신호 배선; 및
    제3 전원 전압이 인가되는 제3 전원 전압 배선을 더 구비하고,
    상기 제3 화소 구동부는,
    상기 테스트 신호에 따라 상기 발광 소자의 제1 전극을 상기 제3 전원 전압 배선에 연결하는 제19 트랜지스터를 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 스윕 신호는 게이트 온 전압에서 게이트 오프 전압으로 선형적으로 감소하는 펄스를 갖는 표시 장치.
  15. 스캔 제어 신호가 인가되는 스캔 제어 배선;
    제1 발광 신호가 인가되는 제1 발광 배선;
    제1 데이터 전압이 인가되는 제1 데이터 배선;
    제2 데이터 전압이 인가되는 제2 데이터 배선;
    제1 전원 전압이 인가되는 제1 전원 전압 배선;
    제2 전원 전압이 인가되는 제2 전원 전압 배선; 및
    상기 스캔 제어 배선, 상기 제1 발광 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    발광 소자;
    상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 상기 발광 소자에 인가되는 구동 전류를 생성하는 제1 화소 구동부;
    상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 제어 전류를 생성하는 제2 화소 구동부; 및
    상기 제2 화소 구동부의 제어 전류에 따라 상기 구동 전류를 상기 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함하며,
    상기 제1 화소 구동부는,
    게이트 전극에 인가되는 데이터 전압에 따라 상기 구동 전류를 생성하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 제1 노드 사이에 배치되는 제1 커패시터;
    상기 스캔 제어 신호에 따라 상기 제2 노드를 상기 제1 전원 전압 배선에 연결하는 제2 트랜지스터;
    상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 제2 전원 전압 배선에 연결하는 제3 트랜지스터; 및
    상기 제2 발광 신호에 따라 상기 제2 노드를 상기 제2 전원 전압 배선에 연결하는 제4 트랜지스터를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    스캔 기입 신호가 인가되는 스캔 기입 배선; 및
    스캔 초기화 신호가 인가되는 스캔 초기화 배선을 더 구비하고,
    상기 제1 화소 구동부는,
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제5 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제6 트랜지스터; 및
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제7 트랜지스터를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제6 트랜지스터와 상기 제7 트랜지스터 각각은 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되는 제1 채널, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 액티브층;
    상기 액티브층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 제1 채널과 중첩하는 제1 게이트 전극과 제1 커패시터 전극;
    상기 제1 게이트 전극 상에 배치되는 제2 절연막;
    상기 제2 절연막 상에 배치되며, 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극;
    상기 제2 커패시터 전극 상에 배치되는 제3 절연막; 및
    상기 제3 절연막 상에 배치되며, 스윕 신호가 인가되는 스윕 신호 배선을 구비하고,
    상기 스윕 신호 배선은 상기 제3 절연막을 관통하는 제1 콘택홀을 통해 상기 제2 커패시터 전극에 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 스윕 신호는 게이트 온 전압에서 게이트 오프 전압으로 선형적으로 감소하는 펄스를 갖는 표시 장치.
  20. 제18 항에 있어서,
    상기 제3 절연막 상에 배치되며, 제1 전원 전압이 인가되는 제1 서브 전원 전압 배선; 및
    상기 제3 절연막 상에 배치되며, 제1 발광 신호가 인가되는 제1 발광 배선을 더 구비하고,
    상기 제2 커패시터 전극은 상기 제1 전원 전압 배선과 상기 제1 발광 배선과 교차하는 표시 장치.
  21. 제20 항에 있어서,
    상기 액티브층은 제2 채널, 제2 소스 전극, 및 제2 드레인 전극을 포함하고,
    상기 제1 절연막 상에 배치되며, 상기 제1 발광 배선에 연결되며, 상기 제2 액티브층과 중첩하는 제2 게이트 전극을 더 구비하고,
    상기 제1 서브 전원 전압 배선은 상기 제1 절연막, 제2 절연막, 및 상기 제3 절연막을 관통하는 제2 콘택홀을 통해 상기 제2 소스 영역에 연결되는 표시 장치.
  22. 제21 항에 있어서,
    상기 스윕 신호 배선, 상기 제1 서브 전원 전압 배선, 및 상기 제1 발광 배선 상에 배치되는 제4 절연막; 및
    상기 제4 절연막 상에 배치되는 제2 서브 전원 전압 배선을 더 구비하고,
    상기 제2 서브 전원 전압 배선은 상기 제4 절연막을 관통하는 제3 콘택홀을 통해 상기 제1 서브 전원 전압 배선에 연결되는 표시 장치.
  23. 제22 항에 있어서,
    상기 제3 콘택홀의 면적은 상기 제2 콘택홀의 면적보다 큰 표시 장치.
  24. 제22 항에 있어서,
    상기 제2 콘택홀은 상기 제3 콘택홀과 중첩하는 표시 장치.
  25. 스캔 기입 신호가 인가되는 스캔 기입 배선;
    스캔 초기화 신호가 인가되는 스캔 초기화 배선;
    스윕 신호가 인가되는 스윕 신호 배선;
    제1 데이터 전압이 인가되는 제1 데이터 배선;
    제2 데이터 전압이 인가되는 제2 데이터 배선; 및
    상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부;
    상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 구동 전류를 생성하는 제2 화소 구동부; 및
    상기 제1 화소 구동부의 제어 전류에 따라 상기 구동 전류의 인가 기간을 제어하는 제3 화소 구동부를 포함하며,
    상기 제1 화소 구동부는,
    상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터; 및
    상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
KR1020210121071A 2021-09-10 2021-09-10 표시 장치 KR20230038351A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020210121071A KR20230038351A (ko) 2021-09-10 2021-09-10 표시 장치
US17/748,881 US20230078842A1 (en) 2021-09-10 2022-05-19 Display device
EP22194021.6A EP4170642A1 (en) 2021-09-10 2022-09-06 Display device
TW111134207A TW202324350A (zh) 2021-09-10 2022-09-08 顯示裝置
CN202211096671.3A CN115798393A (zh) 2021-09-10 2022-09-08 显示装置
CN202222392505.XU CN218975116U (zh) 2021-09-10 2022-09-08 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210121071A KR20230038351A (ko) 2021-09-10 2021-09-10 표시 장치

Publications (1)

Publication Number Publication Date
KR20230038351A true KR20230038351A (ko) 2023-03-20

Family

ID=83228871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210121071A KR20230038351A (ko) 2021-09-10 2021-09-10 표시 장치

Country Status (5)

Country Link
US (1) US20230078842A1 (ko)
EP (1) EP4170642A1 (ko)
KR (1) KR20230038351A (ko)
CN (2) CN218975116U (ko)
TW (1) TW202324350A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240018723A (ko) * 2022-08-02 2024-02-14 삼성디스플레이 주식회사 픽셀 회로 및 이를 포함하는 표시 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210077087A (ko) * 2019-12-16 2021-06-25 삼성디스플레이 주식회사 발광 구동부 및 이를 포함하는 표시장치
EP4010895A4 (en) * 2020-01-03 2022-12-28 Samsung Electronics Co., Ltd. DISPLAY MODULE
EP4018431A4 (en) * 2020-01-03 2022-10-12 Samsung Electronics Co., Ltd. DISPLAY MODULE AND METHOD OF CONTROLLING IT

Also Published As

Publication number Publication date
CN218975116U (zh) 2023-05-05
TW202324350A (zh) 2023-06-16
CN115798393A (zh) 2023-03-14
US20230078842A1 (en) 2023-03-16
EP4170642A1 (en) 2023-04-26

Similar Documents

Publication Publication Date Title
US10971071B2 (en) Organic light emitting display panel having sub-pixels with different coupling capacitors
KR102642869B1 (ko) 표시 장치
KR20200111873A (ko) 표시 장치
US20230095771A1 (en) Display device and a driving method thereof
KR20230053781A (ko) 표시 장치
KR20240007101A (ko) 발광 표시 장치
KR20230041119A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
EP4170642A1 (en) Display device
TW202338776A (zh) 顯示裝置
KR20230056081A (ko) 표시 장치
KR20230044068A (ko) 스윕 신호 구동부와 그를 포함한 표시 장치
KR20220059939A (ko) 표시장치
CN219696457U (zh) 显示装置
US20230326410A1 (en) Display device
CN219834823U (zh) 显示装置
KR20230053780A (ko) 표시 장치
US20240054948A1 (en) Display device
KR20230115388A (ko) 표시 장치 및 이를 포함한 타일형 표시 장치
EP3929904A1 (en) Display device
TW202341113A (zh) 顯示裝置
KR20240051009A (ko) 표시 장치
KR20240074139A (ko) 표시 장치
JP2023533092A (ja) 表示基板及びその駆動方法、表示装置
KR20230059861A (ko) 표시 장치
CN118043878A (zh) 显示装置