KR20230053781A - 표시 장치 - Google Patents

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transistor
line
scan
voltage
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황정환
김현준
이계욱
전상진
정준기
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Abstract

표시 장치가 제공된다. 표시 장치는 스캔 기입 라인, 스윕 라인, 및 제1 데이터 라인에 접속되고, 상기 제1 데이터 라인으로부터 수신된 제1 데이터 전압을 기초로 제어 전류를 생성하는 제1 화소 구동부, 상기 스캔 기입 라인 및 제2 데이터 라인에 접속되고, 상기 제2 데이터 라인에서 제2 데이터 전압을 수신하여 구동 전류를 생성하고, 상기 제어 전류를 기초로 상기 구동 전류가 흐르는 기간을 제어하는 제2 화소 구동부, 및 상기 제2 화소 구동부에 접속되어 상기 구동 전류를 수신하는 발광 소자를 포함하고, 상기 제1 화소 구동부는 상기 제1 데이터 전압을 기초로 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제1 데이터 전압을 상기 제1 트랜지스터의 제1 전극에 공급하는 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 스윕 라인에 접속된 제2 커패시터 전극을 포함하는 제1 커패시터를 포함하며, 상기 제2 화소 구동부는 상기 제어 전류를 기초로 상기 구동 전류를 생성하는 제3 트랜지스터, 상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제2 데이터 전압을 상기 제3 트랜지스터의 제1 전극에 공급하는 제4 트랜지스터, 및 상기 제3 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 제어 전류를 수신하는 제2 커패시터 전극을 포함하는 제2 커패시터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 유기 발광 다이오드를 포함하는 유기 발광 표시 장치, 또는 무기 발광 다이오드를 포함하는 무기 발광 표시 장치를 포함할 수 있다. 유기 발광 표시 장치는 유기 발광 다이오드에 인가되는 구동 전류의 크기를 조정함으로써 유기 발광 다이오드의 광의 휘도 또는 계조를 조정할 수 있다. 무기 발광 다이오드는 구동 전류에 따라 발광하는 광의 파장이 달라지므로, 유기 발광 다이오드와 동일한 방법으로 구동하는 경우, 화상의 품질이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 다이오드에 공급되는 구동 전류를 제어하여 휘도 편차를 최소화하고 영상의 품질을 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 스캔 기입 라인, 스윕 라인, 및 제1 데이터 라인에 접속되고, 상기 제1 데이터 라인으로부터 수신된 제1 데이터 전압을 기초로 제어 전류를 생성하는 제1 화소 구동부, 스캔 제어 라인 및 제2 데이터 라인에 접속되고, 상기 제2 데이터 라인에서 제2 데이터 전압을 수신하여 구동 전류를 생성하고, 상기 제어 전류를 기초로 상기 구동 전류가 흐르는 기간을 제어하는 제2 화소 구동부, 및 상기 제2 화소 구동부에 접속되어 상기 구동 전류를 수신하는 발광 소자를 포함하고, 상기 제1 화소 구동부는 상기 제1 데이터 전압을 기초로 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제1 데이터 전압을 상기 제1 트랜지스터의 제1 전극에 공급하는 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 스윕 라인에 접속된 제2 커패시터 전극을 포함하는 제1 커패시터를 포함하며, 상기 제2 화소 구동부는 상기 제어 전류를 기초로 상기 구동 전류를 생성하는 제3 트랜지스터, 및 상기 스캔 제어 라인으로부터 수신된 스캔 제어 신호를 기초로 상기 제2 데이터 전압을 상기 제3 트랜지스터의 제1 전극에 공급하는 제4 트랜지스터를 포함한다.
상기 스윕 라인으로부터 인가되는 스윕 신호는 게이트 오프 전압에서 게이트 온 전압으로 선형적으로 감소하는 펄스를 가질 수 있다.
상기 표시 장치는 상기 제1 화소 구동부에 접속되는 스캔 초기화 라인 및 초기화 전압 라인을 더 포함하고, 상기 제1 화소 구동부는 상기 스캔 기입 신호를 기초로 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극을 전기적으로 연결하는 제5 트랜지스터, 및 상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제6 트랜지스터를 더 포함할 수 있다.
제5 트랜지스터는 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에서 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다.
제6 트랜지스터는 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인 사이에서 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다.
상기 표시 장치는 상기 제1 화소 구동부에 접속되는 PWM 발광 라인 및 제1 전원 라인을 더 포함하고, 상기 제1 화소 구동부는 상기 PWM 발광 라인으로부터 수신된 PWM 발광 신호를 기초로 상기 제1 전원 라인과 상기 제1 트랜지스터의 제1 전극을 전기적으로 연결하는 제7 트랜지스터, 및 상기 PWM 발광 신호를 기초로 상기 제1 트랜지스터의 제2 전극 및 상기 제2 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제8 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는 상기 제1 화소 구동부에 접속되는 스캔 제어 라인 및 게이트 오프 전압 라인을 더 포함하고, 상기 제1 화소 구동부는 상기 스캔 제어 라인으로부터 수신된 스캔 제어 신호를 기초로 상기 게이트 오프 전압 라인과 상기 제1 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제9 트랜지스터를 더 포함할 수 있다.
상기 제1 화소 구동부는 상기 스캔 제어 신호를 기초로 상기 제2 커패시터의 제2 커패시터 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제10 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는 상기 제2 화소 구동부에 접속되는 스캔 초기화 라인 및 초기화 전압 라인을 더 포함하고, 상기 제2 화소 구동부는 상기 스캔 기입 신호를 기초로 상기 제3 트랜지스터의 제2 전극 및 상기 제3 트랜지스터의 게이트 전극을 전기적으로 연결하는 제11 트랜지스터, 및 상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제3 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제12 트랜지스터를 더 포함할 수 있다.
제10 트랜지스터는 상기 제3 트랜지스터의 제2 전극 및 상기 제3 트랜지스터의 게이트 전극 사이에서 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다.
제11 트랜지스터는 상기 제3 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인 사이에서 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다.
상기 표시 장치는 상기 제2 화소 구동부에 접속되는 PWM 발광 라인, PAM 발광 라인 및 제2 전원 라인을 더 포함하고, 상기 제2 화소 구동부는 상기 PWM 발광 라인으로부터 수신된 PWM 발광 신호를 기초로 상기 제2 전원 라인 및 상기 제3 트랜지스터의 제1 전극을 전기적으로 연결하는 제13 트랜지스터, 및 상기 PAM 발광 라인으로부터 수신된 PAM 발광 신호를 기초로 상기 제3 트랜지스터의 제2 전극 및 상기 발광 소자의 제1 전극을 전기적으로 연결하는 제14 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는 상기 제2 화소 구동부는 상기 스캔 초기화 신호를 기초로 상기 발광 소자의 제1 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제15 트랜지스터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 스캔 초기화 라인, 스캔 기입 라인, 스캔 제어 라인, 스윕 라인, 초기화 전압 라인, 게이트 오프 전압 라인, 및 제1 데이터 라인에 접속되고, 상기 제1 데이터 라인으로부터 수신된 제1 데이터 전압을 기초로 제어 전류를 생성하는 제1 화소 구동부, 상기 스캔 기입 라인 및 제2 데이터 라인에 접속되고, 상기 제2 데이터 라인에서 제2 데이터 전압을 수신하여 구동 전류를 생성하고, 상기 제어 전류를 기초로 상기 구동 전류가 흐르는 기간을 제어하는 제2 화소 구동부, 및 상기 제2 화소 구동부에 접속되어 상기 구동 전류를 수신하는 발광 소자를 포함하고, 상기 제1 화소 구동부는 상기 제1 데이터 전압을 기초로 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제1 데이터 전압을 상기 제1 트랜지스터의 제1 전극에 공급하는 제2 트랜지스터, 상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제3 트랜지스터, 상기 제1 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 스윕 라인에 접속된 제2 커패시터 전극을 포함하는 제1 커패시터, 및 상기 스캔 제어 라인으로부터 수신된 스캔 제어 신호를 기초로 상기 게이트 오프 전압 라인 및 상기 제1 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제4 트랜지스터를 포함하며, 상기 스캔 초기화 신호 및 상기 스캔 기입 신호는 1 프레임 기간을 주기로 발생하고, 상기 스캔 제어 신호는 상기 1 프레임 기간의 발광 기간들의 개수 만큼 발생한다.
상기 제2 화소 구동부는 상기 제어 전류를 기초로 상기 구동 전류를 생성하는 제5 트랜지스터, 및 상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제2 데이터 전압을 상기 제5 트랜지스터의 제1 전극에 공급하는 제6 트랜지스터를 더 포함할 수 있다.
상기 제2 화소 구동부는 상기 제5 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 제어 전류를 수신하는 제2 커패시터 전극을 포함하는 제2 커패시터를 더 포함할 수 있다.
상기 스윕 라인으로부터 인가되는 스윕 신호는 게이트 오프 전압에서 게이트 온 전압으로 선형적으로 감소하는 펄스를 상기 1 프레임 기간의 발광 기간들마다 반복적으로 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에 배치되는 제1 채널, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 액티브층, 상기 액티브층 상에 배치되고 상기 제1 채널과 중첩하는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되어 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되어 스윕 신호를 공급하는 스윕 라인, 상기 제1 드레인 전극에 접속되는 제2 소스 전극, 상기 제2 소스 전극에 인접한 제2 채널, 및 상기 제2 채널에 인접한 제2 드레인 전극, 상기 스윕 라인과 동일 층에 배치되고 상기 제2 드레인 전극에 접속된 연결 전극, 상기 제1 커패시터 전극과 동일 층에 배치된 제3 커패시터 전극, 및 상기 제2 커패시터 전극과 동일 층에 배치되어 상기 제3 커패시터 전극과 중첩하고, 상기 연결 전극에 접속된 제4 커패시터 전극을 포함한다.
상기 표시 장치는 상기 제1 소스 전극에 접속된 제3 드레인 전극, 상기 제3 드레인 전극에 인접한 제3 채널, 및 상기 제3 채널에 인접한 제3 소스 전극, 및 상기 스윕 라인 상에 배치되고 상기 제3 소스 전극에 전기적으로 연결되어 제1 데이터 전압을 공급하는 제1 데이터 라인을 더 포함할 수 있다.
상기 표시 장치는 상기 제3 커패시터 전극과 중첩하는 제4 채널, 상기 제4 채널의 일측에 배치된 제4 소스 전극, 상기 제4 채널의 타측에 배치된 제4 드레인 전극, 상기 제4 소스 전극에 접속된 제5 드레인 전극, 상기 제5 드레인 전극에 인접한 제5 채널, 상기 제5 채널에 인접한 제6 소스 전극, 및 상기 제1 데이터 라인과 동일 층에 배치되고 상기 제6 소스 전극에 전기적으로 연결되어 제2 데이터 전압을 공급하는 제2 데이터 라인을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 진폭 산포를 갖는 트랜지스터의 게이트 전극에 접속된 커패시터에 제어 전류를 공급함으로써, 듀티 산포 및 진폭 산포가 하나의 트랜지스터에서 유발되는 것을 방지할 수 있고, 트랜지스터의 문턱 전압 산포 마진을 개선하여 휘도 편차를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 4는 일 실시예에 따른 표시 장치에서, 제N 내지 제N+2 프레임 기간의 동작의 일 예를 나타내는 도면이다.
도 5는 일 실시예에 따른 표시 장치에서, 제N 내지 제N+2 프레임 기간의 동작의 다른 예를 나타내는 도면이다.
도 6은 도 3의 표시 장치에서, 제k 내지 제k+3 로우 라인들에 배치된 화소들에 인가되는 신호들을 나타내는 파형도이다.
도 7은 도 3의 표시 장치에서, 프레임 기간의 어드레스 기간 및 발광 기간들 동안 화소들에 인가되는 신호들을 나타내는 파형도이다.
도 8은 도 3의 표시 장치에서, 제1 및 제6 기간 동안 화소의 동작을 나타내는 회로도이다.
도 9는 도 3의 표시 장치에서, 제2 기간 동안 화소의 동작을 나타내는 회로도이다.
도 10은 도 3의 표시 장치에서, 제3 기간 동안 화소의 동작을 나타내는 회로도이다.
도 11은 도 3의 표시 장치에서, 제4, 제5, 제7 및 제8 기간 동안 화소의 동작을 나타내는 회로도이다.
도 12는 도 3의 표시 장치의 화소를 나타내는 레이아웃 도이다.
도 13은 도 12의 A1 영역의 확대도이다.
도 14는 도 12의 A2 영역의 확대도이다.
도 15는 도 12의 A3 영역의 확대도이다.
도 16은 도 12의 선 A-A'을 따라 자른 단면도이다.
도 17은 도 12의 선 B-B'을 따라 자른 단면도이다.
도 18은 도 12의 선 C-C'을 따라 자른 단면도이다.
도 19는 도 12의 선 D-D'을 따라 자른 단면도이다.
도 20은 도 12의 선 E-E'을 따라 자른 단면도이다.
도 21은 도 12의 선 F-F'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 게이트 구동부(110), 데이터 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)를 포함할 수 있다.
표시 패널(100)의 표시 영역(DA)은 영상을 표시하는 화소들(SP), 화소들(SP)에 접속되는 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), PAM 발광 라인(PAEL), 데이터 라인(DL), 제1 PAM 데이터 라인(RDL), 제2 PAM 데이터 라인(GDL), 및 제3 PAM 데이터 라인(BDL)을 포함할 수 있다.
스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL)은 제1 방향(X축 방향)으로 연장되고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 이격될 수 있다. 데이터 라인(DL), 제1 PAM 데이터 라인(RDL), 제2 PAM 데이터 라인(GDL), 및 제3 PAM 데이터 라인(BDL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 이격될 수 있다. 제1 PAM 데이터 라인들(RDL)은 서로 전기적으로 접속되고, 제2 PAM 데이터 라인들(GDL)은 서로 전기적으로 접속되며, 제3 PAM 데이터 라인들(BDL)은 서로 전기적으로 접속될 수 있다.
화소들(SP)은 제1 광을 방출하는 제1 화소(SP1), 제2 광을 방출하는 제2 화소(SP2), 및 제3 광을 방출하는 제3 화소(SP3)를 포함할 수 있다. 제1 광은 적색 파장 대역의 광에 해당하고, 제2 광은 녹색 파장 대역의 광에 해당하며, 제3 광은 청색 파장 대역의 광에 해당하나, 이에 한정되지 않는다. 예를 들어, 제1 광의 피크 파장은 약 600㎚ 내지 750㎚에 해당하고, 제2 광의 피크 파장은 약 480㎚ 내지 560㎚에 해당하며, 제3 광의 피크 파장은 약 370㎚ 내지 460㎚에 해당할 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL)에 접속될 수 있다. 제1 화소(SP1)는 제1 데이터 라인(DL1) 및 제1 PAM 데이터 라인(RDL)에 접속될 수 있다. 제2 화소(SP2)는 제2 데이터 라인(DL2) 및 제2 PAM 데이터 라인(GDL)에 접속될 수 있다. 제3 화소(SP3)는 제3 데이터 라인(DL3) 및 제3 PAM 데이터 라인(BDL)에 접속될 수 있다.
표시 패널(100)의 비표시 영역(NDA)은 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL)에 신호들을 공급하는 게이트 구동부(110)를 포함할 수 있다. 예를 들어, 게이트 구동부(110)는 비표시 영역(NDA)의 일측 가장자리 또는 비표시 영역(NDA)의 양측 가장자리에 배치될 수 있다. 다른 예를 들어, 게이트 구동부(110)는 표시 영역(DA) 내에 배치될 수 있다.
게이트 구동부(110)는 타이밍 제어부(300)로부터 게이트 제어 신호(GCS)를 수신할 수 있다. 게이트 제어 신호(GCS)는 제1 및 제2 스캔 구동 제어 신호, 스윕 제어 신호, 제1 및 제2 발광 제어 신호를 포함할 수 있다.
게이트 구동부(110)는 제1 스캔 신호 출력부(111), 제2 스캔 신호 출력부(112), 스윕 신호 출력부(113), 및 발광 신호 출력부(114)를 포함할 수 있다.
제1 스캔 신호 출력부(111)는 타이밍 제어부(300)로부터 제1 스캔 구동 제어 신호를 수신할 수 있다. 제1 스캔 신호 출력부(111)는 제1 스캔 구동 제어 신호를 기초로 스캔 초기화 신호를 스캔 초기화 라인(GIL)에 공급할 수 있고, 스캔 기입 신호를 스캔 기입 라인(GWL)에 공급할 수 있다. 따라서, 제1 스캔 신호 출력부(111)는 스캔 초기화 신호 및 스캔 기입 신호를 함께 출력할 수 있다.
제2 스캔 신호 출력부(112)는 타이밍 제어부(300)로부터 제2 스캔 구동 제어 신호를 수신할 수 있다. 제2 스캔 신호 출력부(112)는 제2 스캔 구동 제어 신호를 기초로 스캔 제어 신호를 스캔 제어 라인(GCL)에 출력할 수 있다.
스윕 신호 출력부(113)는 타이밍 제어부(300)로부터 스윕 제어 신호를 수신할 수 있다. 스윕 신호 출력부(113)는 스윕 제어 신호를 기초로 스윕 신호를 스윕 라인(SWPL)에 공급할 수 있다.
발광 신호 출력부(114)는 타이밍 제어부(300)로부터 제1 및 제2 발광 제어 신호를 수신할 수 있다. 발광 신호 출력부(114)는 제1 발광 제어 신호를 기초로 PWM 발광 신호를 PWM 발광 라인(PWEL)에 공급할 수 있고, 제2 발광 제어 신호를 기초로 PAM 발광 신호를 PAM 발광 라인(PAEL)에 공급할 수 있다.
데이터 구동부(200)는 타이밍 제어부(300)로부터 디지털 비디오 데이터(DATA) 및 데이터 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 라인(DL)에 공급할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 게이트 구동부(110)의 스캔 기입 신호들에 의해 선택될 수 있고, 선택된 제1 내지 제3 화소(SP1, SP2, SP3)는 데이터 전압들을 수신할 수 있다.
타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 수신할 수 있다. 타이밍 제어부(300)는 타이밍 신호들(TS)을 기초로 게이트 제어 신호(GCS)를 생성하여 게이트 구동부(110)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(300)는 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(200)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)를 데이터 구동부(200)에 공급할 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 라인들(RDL)에 공통적으로 공급하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 라인들(GDL)에 공통적으로 공급하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 라인들(BDL)에 공통적으로 공급할 수 있다. 전원 공급부(400)는 복수의 전원 전압들을 생성하여 표시 패널(100)에 공급할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 표시 패널(100)에 공급할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 소자를 구동하기 위한 고전위 전압일 수 있다. 제3 전원 전압(VSS)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 소자를 구동하기 위한 저전위 전압일 수 있다. 초기화 전압(VINT) 및 게이트 오프 전압(VGH)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 인가될 수 있고, 게이트 온 전압(VGL) 및 게이트 오프 전압(VGH)은 게이트 구동부(110)에 인가될 수 있다.
도 2는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 2를 참조하면, 화소(SP)는 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 발광 소자(ED)를 포함할 수 있다. 제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터(T1~T7) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압을 기초로 제3 화소 구동부(PDU3)의 제8 노드(N8)에 공급되는 제어 전류를 제어할 수 있다. 제2 트랜지스터(T2)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 데이터 라인(DL)으로부터 수신된 데이터 전압을 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(T3)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 제1 노드(N1)를 초기화 전압(VINT)으로 방전시킬 수 있다. 예를 들어, 제3 트랜지스터(T3)는 직렬 접속된 제3-1 트랜지스터(T31) 및 제3-2 트랜지스터(T32)를 포함할 수 있다. 제4 트랜지스터(T4)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1) 및 제1 트랜지스터(T1)의 제2 전극인 제3 노드(N3)를 전기적으로 연결할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 직렬 접속된 제4-1 트랜지스터(T41) 및 제4-2 트랜지스터(T42)를 포함할 수 있다.
제5 트랜지스터(T5)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제1 전원 라인(VDL1) 및 제2 노드(N2)를 전기적으로 연결할 수 있다. 제6 트랜지스터(T6)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제3 노드(N3) 및 제3 화소 구동부(PDU3)의 제8 노드(N8)를 전기적으로 연결할 수 있다. 제7 트랜지스터(T7)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 게이트 오프 전압 라인(VGHL)의 게이트 오프 전압(VGH)을 스윕 라인(SWPL)에 접속된 제1 커패시터(C1)의 제2 커패시터 전극에 공급할 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 스윕 라인(SWPL) 사이에 접속될 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터(T8~T14) 및 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극인 제4 노드(N4)의 전압을 기초로 발광 소자(ED)에 흐르는 구동 전류를 제어할 수 있다. 제9 트랜지스터(T9)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극인 제5 노드(N5)에 공급할 수 있다. 제10 트랜지스터(T10)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 제4 노드(N4)를 초기화 전압(VINT)으로 방전시킬 수 있다. 예를 들어, 제10 트랜지스터(T10)는 직렬 접속된 제10-1 트랜지스터(T101) 및 제10-2 트랜지스터(T102)를 포함할 수 있다. 제11 트랜지스터(T11)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제8 트랜지스터(T8)의 게이트 전극인 제4 노드(N4) 및 제8 트랜지스터(T8)의 제2 전극인 제6 노드(N6)를 전기적으로 연결할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 직렬 접속된 제11-1 트랜지스터(T111) 및 제11-2 트랜지스터(T112)를 포함할 수 있다.
제12 트랜지스터(T12)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제2 전원 라인(VDL2) 및 제5 노드(N5)를 전기적으로 연결할 수 있다. 제13 트랜지스터(T13)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제1 전원 라인(VDL1) 및 제2 커패시터(C2)의 제2 전극인 제7 노드(N7)를 전기적으로 연결할 수 있다. 제14 트랜지스터(T14)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제2 전원 라인(VDL2) 및 제7 노드(N7)를 전기적으로 연결할 수 있다. 제2 커패시터(C2)는 제4 노드(N4) 및 제7 노드(N7) 사이에 접속될 수 있다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터(T15~T19) 및 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 게이트 전극인 제8 노드(N8)에 수신된 제어 전류를 기초로 구동 전류가 흐르는 기간을 제어할 수 있다. 제16 트랜지스터(T16)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제8 노드(N8)를 초기화 전압(VINT)으로 방전시킬 수 있다. 예를 들어, 제16 트랜지스터(T16)는 직렬 접속된 제16-1 트랜지스터(T161) 및 제16-2 트랜지스터(T162)를 포함할 수 있다. 제17 트랜지스터(T17)는 PAM 발광 라인(PAEL)의 PAM 발광 신호를 기초로 턴-온되어 제15 트랜지스터(T15)의 제2 전극 및 발광 소자(ED)의 제1 전극인 제9 노드(N9)를 전기적으로 연결할 수 있다. 제18 트랜지스터(T18)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제9 노드(N9)를 초기화 전압(VINT)으로 방전시킬 수 있다. 제19 트랜지스터(T19)는 테스트 신호 라인(TSTL)의 테스트 신호를 기초로 턴-온되어 제9 노드(N9) 및 제3 전원 라인(VSL)을 전기적으로 연결할 수 있다. 제3 커패시터(C3)는 제8 노드(N8) 및 초기화 전압 라인(VIL) 사이에 접속될 수 있다.
발광 소자(ED)는 제9 노드(N9) 및 제3 전원 라인(VSL) 사이에 접속될 수 있다.
예를 들어, 제1 내지 제19 트랜지스터(T1~T19) 각각의 제1 전극 및 제2 전극 중 하나는 소스 전극일 수 있고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터(T1~T19) 각각은 P 타입 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)으로 구현될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제19 트랜지스터(T1~T19) 각각은 N 타입 MOSFET으로 구현될 수 있다.
도 2의 화소(SP)는 제1 PAM 데이터 라인(RDL)에 접속된 제1 화소(SP1)에 해당할 수 있다. 제2 화소(SP2)가 제2 PAM 데이터 라인(GDL)에 접속되고, 제3 화소(SP3)가 제3 PAM 데이터 라인(BDL)에 접속되는 점을 제외하면, 제2 및 제3 화소(SP2, SP3)는 제1 화소(SP1)와 실질적으로 동일한 회로 구조를 가질 수 있다.
도 3은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(SP)는 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), 및 PAM 발광 라인(PAEL)에 접속될 수 있다. 제1 화소(SP1)는 데이터 라인(DL) 및 제1 PAM 데이터 라인(RDL)에 접속될 수 있다. 여기에서, 데이터 라인(DL)은 제1 데이터 라인일 수 있고, 제1 PAM 데이터 라인(RDL)은 제2 데이터 라인일 수 있다. 데이터 라인(DL)의 데이터 전압은 제1 데이터 전압일 수 있고, 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압은 제2 데이터 전압일 수 있다. 제2 화소(SP2)는 데이터 라인(DL) 및 제2 PAM 데이터 라인(GDL)에 접속될 수 있다. 제3 화소(SP3)는 데이터 라인(DL) 및 제3 PAM 데이터 라인(BDL)에 접속될 수 있다. 화소(SP)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 라인(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 라인(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 라인(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 라인(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 라인(VGHL)에 접속될 수 있다.
화소(SP)는 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 발광 소자(ED), 및 제16 트랜지스터(T16)를 포함할 수 있다.
발광 소자(ED)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류에 따라 발광할 수 있다. 발광 소자(ED)는 제8 노드(N8)와 제3 전원 라인(VSL) 사이에 배치될 수 있다. 발광 소자(ED)의 제1 전극은 제14 트랜지스터(T14)의 제2 전극인 제8 노드(N8)에 접속되고, 발광 소자(ED)의 제2 전극은 제3 전원 라인(VSL)에 접속될 수 있다. 발광 소자(ED)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(ED)는 무기 반도체로 이루어진 마이크로 발광 다이오드(Micro LED)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 데이터 라인(DL)의 데이터 전압을 기초로 제어 전류를 생성하여 제2 화소 구동부(PDU2)의 제5 노드(N5)의 전압을 제어할 수 있다. 제1 화소 구동부(PDU1)의 제어 전류는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭을 조정할 수 있다. 제1 화소 구동부(PDU1)는 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭 변조(Pulse Width Modulation)를 수행할 수 있다. 따라서, 제1 화소 구동부(PDU1)는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제8 트랜지스터(T1~T8) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)에 인가되는 데이터 전압을 기초로 제1 전극과 제2 전극 사이에 흐르는 제어 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 데이터 라인(DL)의 데이터 전압을 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)에 공급할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다.
제3 트랜지스터(T3)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극인 제3 노드(N3)를 전기적으로 연결할 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제3-1 트랜지스터(T31)와 제3-2 트랜지스터(T32)를 포함할 수 있다. 제3-1 및 제3-2 트랜지스터(T31, T32)는 제1 노드(N1)의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제3-1 트랜지스터(T31)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제3-2 트랜지스터(T32)의 제1 전극에 접속될 수 있다. 제3-2 트랜지스터(T32)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 제3-1 트랜지스터(T31)의 제2 전극에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다.
제4 트랜지스터(T4)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 스캔 초기화 라인(GIL) 및 제1 노드(N1)를 전기적으로 연결할 수 있다. 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)는 초기화 전압 라인(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 라인(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 초기화 전압(VINT)과 게이트 온 전압(VGL) 간의 차전압이 제4 트랜지스터(T4)의 문턱 전압보다 크기 때문에, 제1 노드(N1)에 초기화 전압(VINT)이 인가된 후에도 제4 트랜지스터(T4)는 안정적으로 턴-온될 수 있다. 따라서, 제4 트랜지스터(T4)가 턴-온되는 경우, 제1 노드(N1)는 제4 트랜지스터(T4)의 문턱 전압에 상관없이 초기화 전압(VINT)을 안정적으로 수신할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제4-1 트랜지스터(T41)와 제4-2 트랜지스터(T42)를 포함할 수 있다. 제4-1 및 제4-2 트랜지스터(T41, T42)는 제1 노드(N1)의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제4-1 트랜지스터(T41)의 게이트 전극은 스캔 초기화 라인(GIL)에 접속되고, 제1 전극은 제1 노드(N1)에 접속되며, 제2 전극은 제4-2 트랜지스터(T42)의 제1 전극에 접속될 수 있다. 제4-2 트랜지스터(T42)의 게이트 전극은 스캔 초기화 라인(GIL)에 접속되고, 제1 전극은 제4-1 트랜지스터(T41)의 제2 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제5 트랜지스터(T5)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제1 전원 라인(VDL1) 및 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)를 전기적으로 연결할 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 PWM 발광 라인(PWEL)에 접속되고, 제1 전극은 제1 전원 라인(VDL1)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다.
제6 트랜지스터(T6)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제1 트랜지스터(T1)의 제2 전극인 제3 노드(N3)를 제2 커패시터(C2)의 제2 커패시터 전극인 제4 노드(N4)에 전기적으로 연결할 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 PWM 발광 라인(PWEL)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 따라서, 제6 트랜지스터(T6)는 제어 전류를 제2 커패시터(C2)의 제2 커패시터 전극인 제4 노드(N4)에 공급할 수 있고, 제2 커패시터(C2)는 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)의 전압을 제어함으로써, 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭을 조정할 수 있다.
도 3을 도 2에 결부하면, 도 2의 화소(SP)는 제1 트랜지스터(T1)가 제15 트랜지스터(T15)의 게이트 전극인 제8 노드(N8)에 제어 전류를 공급할 수 있고, 제15 트랜지스터(T15)는 제8 트랜지스터(T8)에 흐르는 구동 전류의 펄스 폭을 조정할 수 있다. 도 3의 화소(SP)는 제2 커패시터(C2)의 제2 커패시터 전극에 제어 전류를 공급하여 제9 트랜지스터(T9)의 게이트 전극의 전압을 제어함으로써, 도 2의 화소(SP)보다 상대적으로 휘도 편차를 최소화할 수 있다. 따라서, 도 3의 화소(SP)는 도 2의 제15 트랜지스터(T15)를 포함하지 않을 수 있고, 듀티 산포 및 진폭 산포가 유발되는 것을 방지하여 트랜지스터의 문턱 전압 산포 마진을 개선함으로써, 휘도 편차를 최소화할 수 있다.
제7 트랜지스터(T7)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 게이트 오프 전압 라인(VGHL)의 게이트 오프 전압(VGH)을 스윕 라인(SWPL)에 접속된 제1 커패시터(C1)의 제2 커패시터 전극에 공급할 수 있다. 따라서, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 데이터 라인(DL)의 데이터 전압과 제1 트랜지스터(T1)의 문턱 전압(Vth)이 프로그래밍되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제1 커패시터(C1)에 의해 스윕 라인(SWPL)의 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 스캔 제어 라인(GCL)에 접속되고, 제1 전극은 게이트 오프 전압 라인(VGHL)에 접속되며, 제2 전극은 스윕 라인(SWPL)에 접속될 수 있다.
제8 트랜지스터(T8)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제4 노드(N4) 및 초기화 전압 라인(VIL)을 전기적으로 연결할 수 있다. 제8 트랜지스터(T8)가 턴-온되는 기간 동안 제4 노드(N4)는 초기화 전압(VINT)으로 방전될 수 있다. 스캔 제어 신호의 게이트 온 전압(VGL)은 초기화 전압(VINT)과 상이할 수 있다. 초기화 전압(VINT)과 게이트 온 전압(VGL) 간의 차전압이 제8 트랜지스터(T8)의 문턱 전압보다 크기 때문에, 제4 노드(N4)에 초기화 전압(VINT)이 인가된 후에도 제8 트랜지스터(T8)는 안정적으로 턴-온될 수 있다. 따라서, 제8 트랜지스터(T8)가 턴-온되는 경우, 제4 노드(N4)는 제8 트랜지스터(T8)의 문턱 전압에 상관없이 초기화 전압(VINT)을 안정적으로 수신할 수 있다.
제8 트랜지스터(T8)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)는 제8-1 트랜지스터(T81)와 제8-2 트랜지스터(T82)를 포함할 수 있다. 제8-1 및 제8-2 트랜지스터(T81, T82)는 제4 노드(N4)의 전압이 제8 트랜지스터(T8)를 통해 누설되는 것을 방지할 수 있다. 제8-1 트랜지스터(T81)의 게이트 전극은 스캔 제어 라인(GCL)에 접속되고, 제1 전극은 제4 노드(N4)에 접속되며, 제2 전극은 제8-2 트랜지스터(T82)의 제1 전극에 접속될 수 있다. 제8-2 트랜지스터(T82)의 게이트 전극은 스캔 제어 라인(GCL)에 접속되고, 제1 전극은 제8-1 트랜지스터(T81)의 제2 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제1 커패시터(C1)는 제1 노드(N1) 및 스윕 라인(SWPL) 사이에 접속될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극은 제1 노드(N1)에 접속되고, 제2 커패시터 전극은 스윕 라인(SWPL)에 접속될 수 있다. 제1 커패시터(C1)는 제1 노드(N1) 및 스윕 라인(SWPL) 간의 전위 차를 유지할 수 있다.
제2 화소 구동부(PDU2)는 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압을 기초로 발광 소자(ED)에 공급되는 구동 전류를 생성할 수 있다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(Pulse Amplitude Modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 제1 내지 제3 화소(SP1, SP2, SP3)의 휘도에 관계없이 동일한 PAM 데이터 전압을 수신하여 동일한 구동 전류를 생성하는 정전류 생성부일 수 있다.
제2 화소 구동부(PDU2)는 제9 내지 제15 트랜지스터(T9~T15) 및 제2 커패시터(C2)를 포함할 수 있다.
제9 트랜지스터(T9)는 게이트 전극인 제5 노드(N5)에 인가된 전압을 기초로 구동 전류가 흐르는 기간을 제어할 수 있다. 제9 트랜지스터(T9)는 제5 노드(N5)의 전압을 기초로 구동 전류가 발광 소자(ED)에 공급되는 기간을 제어할 수 있다.
제10 트랜지스터(T10)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압을 제9 트랜지스터(T9)의 제1 전극인 제6 노드(N6)에 공급할 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 제1 PAM 데이터 라인(RDL)에 접속되며, 제2 전극은 제6 노드(N6)에 접속될 수 있다.
제11 트랜지스터(T11)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)와 제9 트랜지스터(T9)의 제2 전극인 제7 노드(N7)를 전기적으로 연결할 수 있다. 따라서, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제9 트랜지스터(T9)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제11-1 트랜지스터(T111)와 제11-2 트랜지스터(T112)를 포함할 수 있다. 제11-1 및 제11-2 트랜지스터(T111, T112)는 제5 노드(N5)의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제11-1 트랜지스터(T111)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 제7 노드(N7)에 접속되며, 제2 전극은 제11-2 트랜지스터(T112)의 제1 전극에 접속될 수 있다. 제11-2 트랜지스터(T112)의 게이트 전극은 스캔 기입 라인(GWL)에 접속되고, 제1 전극은 제11-1 트랜지스터(T111)의 제2 전극에 접속되며, 제2 전극은 제5 노드(N5)에 접속될 수 있다.
제12 트랜지스터(T12)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 제5 노드(N5) 및 초기화 전압 라인(VIL)을 전기적으로 연결할 수 있다. 제12 트랜지스터(T12)가 턴-온되는 기간 동안 제5 노드(N5)는 초기화 전압(VINT)으로 방전될 수 있다. 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압(VINT)과 상이할 수 있다. 초기화 전압(VINT)과 게이트 온 전압(VGL) 간의 차전압이 제12 트랜지스터(T12)의 문턱 전압보다 크기 때문에, 제5 노드(N5)에 초기화 전압(VINT)이 인가된 후에도 제12 트랜지스터(T12)는 안정적으로 턴-온될 수 있다. 따라서, 제12 트랜지스터(T12)가 턴-온되는 경우, 제5 노드(N5)는 제12 트랜지스터(T12)의 문턱 전압에 상관없이 초기화 전압(VINT)을 안정적으로 수신할 수 있다.
제12 트랜지스터(T12)는 직렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 제12 트랜지스터(T12)는 제12-1 트랜지스터(T121)와 제12-2 트랜지스터(T122)를 포함할 수 있다. 제12-1 및 제12-2 트랜지스터(T121, T122)는 제5 노드(N5)의 전압이 제12 트랜지스터(T12)를 통해 누설되는 것을 방지할 수 있다. 제12-1 트랜지스터(T121)의 게이트 전극은 스캔 초기화 라인(GIL)에 접속되고, 제1 전극은 제5 노드(N5)에 접속되며, 제2 전극은 제12-2 트랜지스터(T122)의 제1 전극에 접속될 수 있다. 제12-2 트랜지스터(T122)의 게이트 전극은 스캔 초기화 라인(GIL)에 접속되고, 제1 전극은 제12-1 트랜지스터(T121)의 제2 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제13 트랜지스터(T13)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제9 트랜지스터(T9)의 제1 전극인 제6 노드(N6) 및 제2 전원 라인(VDL2)을 전기적으로 연결할 수 있다. 제13 트랜지스터(T13)의 게이트 전극은 PWM 발광 라인(PWEL)에 접속되고, 제1 전극은 제1 전원 라인(VDL1)에 접속되며, 제2 전극은 제6 노드(N6)에 접속될 수 있다.
제14 트랜지스터(T14)는 PAM 발광 라인(PAEL)의 PAM 발광 신호를 기초로 턴-온되어 제7 노드(N7) 및 발광 소자(ED)의 제1 전극인 제8 노드(N8)를 전기적으로 연결할 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 PAM 발광 라인(PAEL)에 접속되고, 제1 전극은 제7 노드(N7)에 접속되며, 제2 전극은 제8 노드(N8)에 접속될 수 있다.
제15 트랜지스터(T15)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 초기화 전압 라인(VIL) 및 발광 소자(ED)의 제1 전극인 제8 노드(N8)를 전기적으로 연결할 수 있다. 따라서, 제15 트랜지스터(T15)가 턴-온되는 기간 동안 제8 노드(N8)는 초기화 전압(VINT)으로 방전될 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 스캔 제어 라인(GCL)에 접속되고, 제1 전극은 제8 노드(N8)에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제2 커패시터(C2)는 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)와 제6 트랜지스터(T6)의 제2 전극인 제4 노드(N4) 사이에 접속될 수 있다. 제2 커패시터(C2)의 제1 커패시터 전극은 제5 노드(N5)에 접속되고, 제2 커패시터 전극은 제4 노드(N4)에 접속될 수 있다. 제2 커패시터(C2)의 제2 커패시터 전극은 제1 화소 구동부(PDU1)로부터 제어 전류를 수신할 수 있다. 제2 커패시터(C2)는 제4 노드(N4) 및 제5 노드(N5) 사이의 전위 차를 유지할 수 있고, 제어 전류의 변화를 기초로 제5 노드(N5)의 전압을 제어할 수 있다. 따라서, 제2 커패시터(C2)는 제5 노드(N5)의 전압을 제어함으로써, 제9 트랜지스터(T9)의 턴-온 기간을 제어할 수 있다.
제16 트랜지스터(T16)는 테스트 신호 라인(TSTL)의 테스트 신호를 기초로 턴-온되어 제8 노드(N8) 및 제3 전원 라인(VSL)을 전기적으로 연결할 수 있다. 제16 트랜지스터(T16)의 게이트 전극은 테스트 신호 라인(TSTL)에 접속되고, 제1 전극은 제8 노드(N8)에 접속되며, 제2 전극은 제3 전원 라인(VSL)에 접속될 수 있다.
제1 내지 제16 트랜지스터(T1~T16) 각각의 제1 전극과 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제16 트랜지스터(T1~T16) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 및 산화물 반도체 중 적어도 하나로 형성될 수 있다. 예를 들어, 제1 내지 제16 트랜지스터(T1~T16) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다. 다른 예를 들어, 제1 내지 제16 트랜지스터들(T1~T16) 중 일부의 트랜지스터의 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘을 포함할 수 있고, 다른 일부의 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다.
도 3은 제1 내지 제16 트랜지스터(T1~T16) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제16 트랜지스터들(T1~T16) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
도 3을 도 2에 결부하면, 도 3의 화소(SP)는 도 2의 화소(SP)보다 적은 수의 트랜지스터 및 커패시터를 포함하면서, 듀티 산포 및 진폭 산포가 유발되는 것을 방지하여 트랜지스터의 문턱 전압 산포 마진을 개선함으로써, 휘도 편차를 최소화할 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 제N 내지 제N+2 프레임 기간의 동작의 일 예를 나타내는 도면이다.
도 4를 참조하면, 제N 내지 제N+2 프레임 기간 각각은 액티브 기간(ACT)과 블랭크 기간(VB)을 포함할 수 있다. 액티브 기간(ACT)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압과 제1, 제2, 또는 제3 PAM 데이터 전압을 공급하는 어드레스 기간(ADDR)과 화소들(SP) 각각의 발광 소자(ED)가 발광하는 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)을 포함할 수 있다. 블랭크 기간(VB)은 화소들(SP)이 별다른 동작을 하지 않고 휴지(Pause)하는 기간일 수 있다.
예를 들어, 어드레스 기간(ADDR) 및 제1 발광 기간(EP1)은 약 5 수평 기간이고, 제2 내지 제n 발광 기간(EP2, EP3, EP4, EP5, …, EPn) 각각은 약 12 수평 기간일 수 있으나, 이에 한정되지 않는다. 액티브 기간(ACT)은 25 개의 발광 기간들을 포함할 수 있으나, 액티브 기간(ACT)의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)의 개수는 이에 한정되지 않는다.
화소들(SP)은 어드레스 기간(ADDR) 동안 로우 라인별로 순차적으로 데이터 전압과 제1, 제2, 또는 제3 PAM 데이터 전압을 수신할 수 있다. 예를 들어, 제1 로우 라인에 배치된 화소들(SP)로부터 마지막 로우 라인에 해당하는 제n 로우 라인에 배치된 화소들(SP)까지 순차적으로 데이터 전압과 제1, 제2, 또는 제3 PAM 데이터 전압을 수신할 수 있다.
화소들(SP)은 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 로우 라인별로 순차적으로 발광할 수 있다. 예를 들어, 제1 로우 라인에 배치된 화소들(SP)로부터 마지막 로우 라인에 배치된 화소들(SP)까지 순차적으로 발광할 수 있다.
도 5는 일 실시예에 따른 표시 장치에서, 제N 내지 제N+2 프레임 기간의 동작의 다른 예를 나타내는 도면이다.
도 5의 실시예는 제1 내지 제3 화소(SP1, SP2, SP3)가 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 동시에 발광하는 것에서 도 4의 실시예와 차이가 있을 뿐이므로, 도 5의 실시예에 대한 설명은 생략한다.
도 6은 도 3의 표시 장치에서, 제k 내지 제k+3 로우 라인들에 배치된 화소들에 인가되는 신호들을 나타내는 파형도이다.
도 6을 참조하면, 제k 로우 라인에 배치된 화소들(SP) 각각은 제k 스캔 초기화 라인, 제k 스캔 기입 라인, 제k 스캔 제어 라인, 제k 스윕 라인, 제k PWM 발광 라인, 및 제k PAM 발광 라인에 접속될 수 있다.
제k 스캔 초기화 라인은 제k 스캔 초기화 신호(GIS(k))를 공급할 수 있고, 제k 스캔 기입 라인은 제k 스캔 기입 신호(GW(k))를 공급할 수 있다. 제k 스캔 제어 라인은 제k 스캔 제어 신호(GC(k))를 공급할 수 있고, 제k 스윕 라인은 제k 스윕 신호(SWP(k))를 공급할 수 있다. 제k PWM 발광 라인은 제k PWM 발광 신호(PWEM(k))를 공급할 수 있고, 제k PAM 발광 라인은 제k PAM 발광 신호(PAEM(k))를 공급할 수 있다.
스캔 초기화 신호들(GIS(k) ~ GIS(k+3)), 스캔 기입 신호들(GW(k) ~ GW(k+3)), 스캔 제어 신호들(GC(k) ~ GC(k+3)), 스윕 신호들(SWP(k) ~ SWP(k+3)), PWM 발광 신호들(PWEM(k) ~ PWEM(k+3)), 및 PAM 발광 신호들(PAEM(k) ~ PAEM(k+3))은 1 수평 기간(1H)씩 순차적으로 쉬프트될 수 있다. 제k 스캔 기입 신호(GW(k))는 제k 스캔 초기화 신호(GIS(k))가 1 수평 기간 쉬프트된 신호일 수 있고, 제k+1 스캔 기입 신호(GW(k+1))는 제k+1 스캔 초기화 신호(GIS(k+1))가 1 수평 기간 쉬프트된 신호일 수 있다. 따라서, 제k+1 스캔 초기화 신호(GIS(k+1))와 제k 스캔 기입 신호(GW(k))는 실질적으로 동일한 시점에 출력될 수 있다.
도 7은 도 3의 표시 장치에서, 프레임 기간의 어드레스 기간 및 발광 기간들 동안 화소들에 인가되는 신호들을 나타내는 파형도이다.
도 7을 참조하면, 스캔 초기화 신호(GIS)는 화소들(SP) 각각의 제4 및 제12 트랜지스터(T4, T12)의 턴-온을 제어할 수 있다. 스캔 기입 신호(GW)는 제2, 제3, 제10, 및 제11 트랜지스터(T2, T3, T10, T11)의 턴-온을 제어할 수 있다. 스캔 제어 신호(GC)는 제7, 제8, 및 제15 트랜지스터(T7, T8, T15)의 턴-온을 제어할 수 있다. PWM 발광 신호(PWEM)는 제5, 제6, 및 제13 트랜지스터(T5, T6, T13)의 턴-온을 제어할 수 있다. PAM 발광 신호(PAEM)는 제14 트랜지스터(T14)의 턴-온을 제어할 수 있다. 스캔 초기화 신호(GIS) 및 스캔 기입 신호(GW)는 1 프레임 기간을 주기로 발생할 수 있다. 스캔 제어 신호(GC), PWM 발광 신호(PWEM), 및 PAM 발광 신호(PAEM)는 1 발광 기간을 주기로 발생할 수 있다. 따라서, 스캔 초기화 신호(GIS) 및 스캔 기입 신호(GW)는 1 프레임 기간 동안 한 번 발생할 수 있고, 스캔 제어 신호(GC), PWM 발광 신호(PWEM), 및 PAM 발광 신호(PAEM)는 1 프레임 기간 동안 발광 기간들(EP1~EPn)의 개수 만큼 발생할 수 있다.
어드레스 기간(ADDR)은 제1 내지 제3 기간(t1~t3)을 포함할 수 있다. 제1 기간(t1)은 제4 노드(N4) 및 제8 노드(N8)를 초기화하고, 제1 커패시터(C1)의 제2 커패시터 전극을 일정한 전압으로 유지하는 기간일 수 있다. 제2 기간(t2)은 제1 노드(N1) 및 제5 노드(N5)를 초기화하는 기간일 수 있다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)에 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱 전압(Vth)을 샘플링하는 기간일 수 있다. 제3 기간(t3)은 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)에 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압(VPAM)과 제9 트랜지스터(T9)의 문턱 전압(Vth)을 샘플링하는 기간일 수 있다. 제3 기간(t3)은 제2 기간(t2) 후에 진행될 수 있다. 제1 기간(t1)의 시점은 제2 기간(t2)의 시점보다 빠를 수 있고, 제1 기간(t1)의 종점은 제3 기간(t3)의 종점보다 느릴 수 있다. 따라서, 제1 기간(t1)은 제2 기간(t2) 및 제3 기간(t3)을 포함할 수 있다.
제1 발광 기간(EP1)은 제4 기간(t4) 및 제5 기간(t5)을 포함할 수 있다. 제4 기간(t4)은 제어 전류(Ic)를 제4 노드(N4)에 인가하는 기간일 수 있고, 제5 기간(t5)은 제어 전류(Ic)를 기초로 제9 트랜지스터(T9)의 턴-온 기간을 제어하고, 발광 소자(ED)에 구동 전류(Idr)를 공급하는 기간일 수 있다.
제2 내지 제n 발광 기간(EM2~EMn) 각각은 제6 내지 제8 기간(t6~t8)을 포함할 수 있다. 제6 기간(t6)은 제4 노드(N4) 및 제8 노드(N8)를 초기화하고, 제1 커패시터(C1)의 제2 커패시터 전극을 일정한 전압으로 유지하는 기간일 수 있다. 제7 기간(t7)은 제4 기간(t4)과 실질적으로 동일한 기간이고, 제8 기간(t8)은 제5 기간(t5)과 실질적으로 동일한 기간일 수 있다.
제1 내지 제n 발광 기간(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
스캔 제어 신호(GC)는 제1 기간(t1) 및 제6 기간(t6) 동안 게이트 온 전압(VGL)을 가지고, 나머지 기간 동안 게이트 오프 전압(VGH)을 가질 수 있다. 스캔 초기화 신호(GIS)는 제2 기간(t2) 동안 게이트 온 전압(VGL)을 가지고, 나머지 기간 동안 게이트 오프 전압(VGH)을 가질 수 있다. 스캔 기입 신호(GW)는 제3 기간(t3) 동안 게이트 온 전압(VGL)을 가지고, 나머지 기간 동안 게이트 오프 전압(VGH)을 가질 수 있다. 게이트 오프 전압(VGH)은 게이트 온 전압(VGL)보다 높은 레벨의 전압일 수 있다.
PWM 발광 신호(PWEM)는 제4 및 제7 기간(t4, t7) 동안 게이트 온 전압(VGL)을 가지고, 나머지 기간 동안 게이트 오프 전압(VGH)을 가질 수 있다. PAM 발광 신호(PAEM)는 제5 및 제8 기간(t5, t8) 동안 게이트 온 전압(VGL)을 가지고, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다.
스윕 신호(SWP)는 제5 및 제8 기간(t5, t8) 동안 삼각파 형태의 펄스를 가지고, 나머지 기간 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 스윕 신호(SWP)는 제5 기간(t5) 동안 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 선형적으로 감소할 수 있고, 제5 기간(t5)의 종점에서 게이트 온 전압(VGL)에서 게이트 오프 전압(VGH)으로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
도 8은 도 3의 표시 장치에서, 제1 및 제6 기간 동안 화소의 동작을 나타내는 회로도이다.
도 8을 도 3 및 도 7에 결부하면, 제7, 제8, 및 제15 트랜지스터(T7, T8, T15)는 제1 기간(t1) 및 제6 기간(t6) 동안 스캔 제어 신호(GC)를 기초로 턴-온될 수 있다. 게이트 오프 전압(VGH)은 제7 트랜지스터(T7)를 통해 제1 커패시터(C1)의 제2 커패시터 전극에 공급될 수 있다. 초기화 전압(VINT)은 제8 트랜지스터(T8)를 통해 제2 커패시터(C2)의 제2 커패시터 전극인 제4 노드(N4)에 공급될 수 있다. 초기화 전압(VINT)은 제15 트랜지스터(T15)를 통해 발광 소자(ED)의 제1 전극인 제8 노드(N8)에 공급될 수 있다.
도 9는 도 3의 표시 장치에서, 제2 기간 동안 화소의 동작을 나타내는 회로도이다.
도 9를 도 3 및 도 7에 결부하면, 제4 및 제12 트랜지스터(T4, T12)는 제2 기간(t2) 동안 스캔 초기화 신호(GIS)를 기초로 턴-온될 수 있다. 초기화 전압(VINT)은 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)에 공급될 수 있다. 초기화 전압(VINT)은 제12 트랜지스터(T12)를 통해 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)에 공급될 수 있다.
제1 기간(t1)은 제2 기간(t2)을 포함하므로, 제7, 제8, 및 제15 트랜지스터(T7, T8, T15)는 제2 기간(t2) 동안 턴-온 상태를 유지할 수 있다.
도 10은 도 3의 표시 장치에서, 제3 기간 동안 화소의 동작을 나타내는 회로도이다.
도 10을 도 3 및 도 7에 결부하면, 제2, 제3, 제10, 및 제11 트랜지스터(T2, T3, T10, T11)는 제3 기간(t3) 동안 스캔 기입 신호(GW)를 기초로 턴-온될 수 있다.
데이터 전압(Vdata)은 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)에 공급될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이의 전압(Vsg = Vdata-VINT)은 제1 트랜지스터(T1)의 문턱 전압(Vth)보다 클 수 있고, 제1 트랜지스터(T1)는 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온됨으로써, 제1 트랜지스터(T1)의 제2 전극과 게이트 전극이 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)는 다이오드로 구동할 수 있다. 제1 트랜지스터(T1)는 제1 전극과 게이트 전극 사이의 전압(Vsg)이 문턱 전압(Vth)에 도달할 때까지 턴-온될 수 있다. 따라서, 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)의 전압은 "VINT"에서 "Vdata-Vth"까지 상승할 수 있다. 예를 들어, 제1 트랜지스터(T1)가 P 타입 MOSFET으로 형성되는 경우, 제1 트랜지스터(T1)의 문턱 전압(Vth)은 0V보다 작을 수 있으나, 이에 한정되지 않는다.
제1 PAM 데이터 전압(VPAM)은 제10 트랜지스터(T10)를 통해 제9 트랜지스터(T9)의 제1 전극인 제6 노드(N6)에 공급될 수 있다. 이 경우, 제9 트랜지스터(T9)의 제1 전극과 게이트 전극 사이의 전압(Vsg = VPAM-VINT)은 제9 트랜지스터(T9)의 문턱 전압(Vth)보다 클 수 있고, 제9 트랜지스터(T9)는 턴-온될 수 있다. 제11 트랜지스터(T11)가 턴-온됨으로써, 제9 트랜지스터(T9)의 제2 전극과 게이트 전극이 전기적으로 연결될 수 있고, 제9 트랜지스터(T9)는 다이오드로 구동할 수 있다. 제9 트랜지스터(T9)는 제1 전극과 게이트 전극 사이의 전압(Vsg)이 문턱 전압(Vth)에 도달할 때까지 턴-온될 수 있다. 따라서, 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)의 전압은 "VINT"에서 "VPAM-Vth"까지 상승할 수 있다. 예를 들어, 제9 트랜지스터(T9)가 P 타입 MOSFET으로 형성되는 경우, 제9 트랜지스터(T9)의 문턱 전압(Vth)은 0V보다 작을 수 있으나, 이에 한정되지 않는다.
제1 기간(t1)은 제3 기간(t3)을 포함하므로, 제7, 제8, 및 제15 트랜지스터(T7, T8, T15)는 제3 기간(t3) 동안 턴-온 상태를 유지할 수 있다.
도 11은 도 3의 표시 장치에서, 제4, 제5, 제7 및 제8 기간 동안 화소의 동작을 나타내는 회로도이다.
도 11을 도 3 및 도 7에 결부하면, 제5, 제6, 및 제13 트랜지스터(T5, T6, T13)는 제4 기간(t4) 및 제7 기간(t7) 동안 PWM 발광 신호(PWEM)를 기초로 턴-온될 수 있고, 제14 트랜지스터(T14)는 제5 기간(t5) 및 제8 기간(t8) 동안 PAM 발광 신호(PAEM)를 기초로 턴-온될 수 있다.
제1 전원 전압(VDD1)은 제5 트랜지스터(T5)를 통해 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)에 공급될 수 있다. 제6 트랜지스터(T6)가 턴-온됨으로써, 제1 트랜지스터(T1)의 제2 전극인 제3 노드(N3)는 제2 커패시터(C2)의 제2 커패시터 전극인 제4 노드(N4)에 전기적으로 연결될 수 있다. 하지만, 제4 기간(t4)이 시작하기 전까지, 제1 노드(N1)의 전압(Vdata-Vth)은 제1 전원 전압(VDD1)과 실질적으로 동일하거나 제1 전원 전압(VDD1)보다 높을 수 있다. 따라서, 제4 기간(t4)이 시작하기 전까지, 제1 트랜지스터(T1)는 턴-오프될 수 있다.
제4 기간(t4) 동안 제1 트랜지스터(T1)에 흐르는 제어 전류(Ic)는 수학식 1과 같이 제1 트랜지스터(T1)의 문턱 전압(Vth)에 의존하지 않을 수 있다.
Figure pat00001
수학식 1에서, k"는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 제1 트랜지스터(T1)의 문턱 전압, VDD1은 제1 전원 전압, Vdata는 데이터 전압을 의미한다.
제1 트랜지스터(T1)에 인가된 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제4 노드(N4)에 인가되는 기간이 달라질 수 있다. 데이터 전압(Vdata)의 크기에 따라 제4 노드(N4)의 전압이 달라질 수 있고, 제2 커패시터(C2)는 제9 트랜지스터(T9)의 턴-온 기간을 제어할 수 있다. 따라서, 제9 트랜지스터(T9)의 턴-온 기간을 제어함으로써, 제5 기간(t5) 동안 구동 전류(Idr)가 발광 소자(ED)에 인가되는 실질적인 발광 기간을 제어할 수 있다.
스윕 신호(SWP)는 제5 기간(t5) 동안 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 선형적으로 감소할 수 있다. 스윕 신호(SWP)의 전압 변화량(ΔV1)은 제1 커패시터(C1)에 의해 제1 노드(N1)에 반영될 수 있고, 제1 노드(N1)의 전압은 "Vdata-Vth-ΔV1"일 수 있다. 따라서, 제1 노드(N1)의 전압은 제5 기간(t5) 동안 스윕 신호(SWP)의 전압 감소에 따라 선형적으로 감소할 수 있다.
제1 트랜지스터(T1)에 흐르는 제어 전류(Ic)는 제2 커패시터(C2)의 제2 커패시터 전극인 제4 노드(N4)에 공급될 수 있다. 제어 전류(Ic)의 크기가 스윕 신호(SWP)의 전압 강하에 의해 변동되는 경우, 제4 노드(N4)의 전압 변화량(ΔV2)은 제2 커패시터(C2)에 의해 제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)에 반영될 수 있다.
제9 트랜지스터(T9)의 게이트 전극인 제5 노드(N5)의 전압(VPAM-Vth)에 따라 흐르는 구동 전류(Idr)는 제14 트랜지스터(T14)에 공급될 수 있다. 제14 트랜지스터(T14)는 제5 기간(t5) 동안 턴-온됨으로써, 구동 전류(Idr)를 발광 소자(ED)에 공급할 수 있다. 구동 전류(Idr)는 수학식 2와 같이 제9 트랜지스터(T9)의 문턱전압(Vth)에 의존하지 않을 수 있다.
Figure pat00002
수학식 2에서, k'는 제9 트랜지스터(T9)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 제9 트랜지스터(T9)의 문턱 전압, VDD2는 제2 전원 전압, VPAM은 제1 PAM 데이터 전압을 의미한다.
예를 들어, 데이터 전압(Vdata)이 피크 블랙 계조의 데이터 전압인 경우, 제1 트랜지스터(T1)는 스윕 신호(SWP)의 전압 감소에 따라 제5 기간(t5) 내내 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제5 기간(t5) 내내 제4 노드(N4)로 흐를 수 있고, 제4 노드(N4)의 전압은 제5 기간(t5)의 시작과 함께 하이 레벨로 상승할 수 있다. 따라서, 제9 트랜지스터(T9)는 제5 기간(t5) 동안 턴-오프될 수 있다. 구동 전류(Idr)는 발광 소자(ED)에 인가되지 않을 수 있고, 발광 소자(ED)의 제1 전극은 초기화 전압(VINT)을 유지하므로, 발광 소자(ED)는 제5 기간(t5) 동안 발광하지 않을 수 있다.
다른 예를 들어, 데이터 전압(Vdata)이 그레이 계조의 데이터 전압인 경우, 제1 트랜지스터(T1)는 스윕 신호(SWP)의 전압 감소에 따라 제5 기간(t5)의 후반 일부 동안 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제5 기간(t5)의 후반 일부 동안 제4 노드(N4)로 흐를 수 있고, 제5 노드(N5)의 전압은 제2 커패시터(C2)에 의해 제5 기간(t5)의 후반부터 하이 레벨을 가질 수 있다. 따라서, 제9 트랜지스터(T9)는 제5 기간(t5)의 후반 일부 동안 턴-오프될 수 있다. 구동 전류(Idr)는 제5 기간(t5)의 초반 일부 동안 발광 소자(ED)에 인가될 수 있고, 제5 기간(t5)의 후반 일부 동안 발광 소자(ED)에 인가되지 않을 수 있다. 발광 소자(ED)는 제5 기간(t5)의 초반 일부 동안 발광할 수 있다.
또 다른 예를 들어, 데이터 전압(Vdata)이 피크 화이트 계조의 데이터 전압인 경우, 제1 트랜지스터(T1)는 스윕 신호(SWP)의 전압 감소에도 불구하고 제5 기간(t5) 내내 턴-오프될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제5 기간(t5) 내내 제4 노드(N4)로 흐르지 않을 수 있고, 제5 노드(N5)의 전압은 제5 기간(t5) 내내 초기화 전압(VINT)을 유지할 수 있다. 따라서, 제9 트랜지스터(T9)는 제5 기간(t5) 내내 턴-온될 수 있다. 구동 전류(Idr)는 제5 기간(t5) 내내 발광 소자(ED)에 인가될 수 있고, 발광 소자(ED)는 제5 기간(t5) 내내 발광할 수 있다.
이와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 전압(Vdata)을 조정함으로써, 발광 소자(ED)의 발광 기간을 조정할 수 있다. 따라서, 발광 소자(ED)에 인가되는 구동 전류(Idr)의 크기를 일정하게 유지하고, 발광 소자(ED)의 제1 전극에 인가되는 전압의 펄스 폭을 조정함으로써, 화소(SP)가 표시하는 계조 또는 휘도를 조정할 수 있다.
예를 들어, 데이터 전압으로 변환되는 디지털 비디오 데이터가 8 비트인 경우, 피크 블랙 계조의 데이터 전압으로 변환되는 디지털 비디오 데이터는 0이고, 피크 화이트 계조의 데이터 전압으로 변환되는 디지털 비디오 데이터는 255일 수 있다. 그레이 계조의 데이터 전압은 0과 255를 제외한 나머지 데이터일 수 있다.
또한, 제2 내지 제n 발광 기간(EP2~EPn) 각각의 제7 및 제8 기간(t7, t8) 각각은 앞서 설명한 제4 및 제5 기간(t4, t5)과 실질적으로 동일할 수 있다. 제2 내지 제n 발광 기간(EP2~EPn) 각각에서는 제4 노드(N4) 및 제8 노드(N8)를 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 데이터 전압(Vdata)에 기초하여, 제9 트랜지스터(T9)의 게이트 전극에 기입된 제1 PAM 데이터 전압(VPAM)에 따라 생성되는 구동 전류(Idr)를 발광 소자(ED)에 인가하는 기간을 조정할 수 있다.
테스트 신호 라인(TSTL)의 테스트 신호는 제N 프레임 기간의 액티브 기간(ACT) 동안 게이트 하이 전압(VGH)으로 인가되므로, 제16 트랜지스터(T16)는 제N 프레임 기간의 액티브 기간(ACT) 동안 턴-오프될 수 있다.
제2 및 제3 화소(SP2, SP3)는 제1 화소(SP1)와 실질적으로 동일하게 동작할 수 있으므로, 제2 및 제3 화소(SP2, SP3)의 동작에 대한 설명은 생략한다.
도 12는 도 3의 표시 장치의 화소를 나타내는 레이아웃 도이고, 도 13은 도 12의 A1 영역의 확대도이다. 도 14는 도 12의 A2 영역의 확대도이고, 도 15는 도 12의 A3 영역의 확대도이다. 도 16은 도 12의 선 A-A'을 따라 자른 단면도이고, 도 17은 도 12의 선 B-B'을 따라 자른 단면도이다. 도 18은 도 12의 선 C-C'을 따라 자른 단면도이고, 도 19는 도 12의 선 D-D'을 따라 자른 단면도이다. 도 20은 도 12의 선 E-E'을 따라 자른 단면도이고, 도 21은 도 12의 선 F-F'을 따라 자른 단면도이다.
도 12 내지 도 21을 참조하면, 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), 스윕 라인(SWPL), PWM 발광 라인(PWEL), PAM 발광 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 이격될 수 있다.
데이터 라인(DL), 제1 수직 전원 라인(VVDL1), 제2 수직 전원 라인(VVDL2), 및 제1 PAM 데이터 라인(RDL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 이격될 수 있다.
화소(SP)는 제1 내지 제16 트랜지스터(T1~T16), 제1 및 제2 커패시터(C1, C2), 제1 내지 제6 게이트 연결 전극(GCE1~GCE6), 제1 및 제2 데이터 연결 전극(DCE1, DCE2), 제1 내지 제5 연결 전극(CCE1~CCE5), 제1 및 제2 애노드 연결 전극(ANDE1, ANDE2), 및 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 채널(CH1)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(CCE1)에 접속될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제1 커패시터(C1)의 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 접속될 수 있다. 제1 드레인 전극(D1)은 제3-1 소스 전극(S31)과 제6 소스 전극(S6)에 접속될 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 채널(CH2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제3 컨택홀(CNT3)을 통해 제1 데이터 연결 전극(DCE1)에 접속될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1) 및 제5 드레인 전극(D5)에 접속될 수 있다.
제3 트랜지스터(T3)의 제3-1 트랜지스터(T31)는 제3-1 채널(CH31), 제3-1 게이트 전극(G31), 제3-1 소스 전극(S31), 및 제3-1 드레인 전극(D31)을 포함할 수 있다. 제3-1 채널(CH31)은 제3 방향(Z축 방향)에서 제3-1 게이트 전극(G31)과 중첩할 수 있다. 제3-1 게이트 전극(G31)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제3-1 소스 전극(S31)은 제3-1 채널(CH31)의 일 측에 배치되고, 제3-1 드레인 전극(D31)은 제3-1 채널(CH31)의 타 측에 배치될 수 있다. 제3-1 소스 전극(S31)은 제1 드레인 전극(D1) 및 제6 소스 전극(S6)에 접속될 수 있다. 제3-1 드레인 전극(D31)은 제3-2 소스 전극(S32)에 접속될 수 있다.
제3 트랜지스터(T3)의 제3-2 트랜지스터(T32)는 제3-2 채널(CH32), 제3-2 게이트 전극(G32), 제3-2 소스 전극(S32), 및 제3-2 드레인 전극(D32)을 포함할 수 있다. 제3-2 채널(CH32)은 제3 방향(Z축 방향)에서 제3-2 게이트 전극(G32)과 중첩할 수 있다. 제3-2 게이트 전극(G32)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제3-2 소스 전극(S32)은 제3-2 채널(CH32)의 일 측에 배치되고, 제3-2 드레인 전극(D32)은 제3-2 채널(CH32)의 타 측에 배치될 수 있다. 제3-2 소스 전극(S32)은 제3-1 드레인 전극(D31)에 접속될 수 있다. 제3-2 드레인 전극(D32)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(CCE1)에 접속될 수 있고, 제4-1 소스 전극(S41)에 접속될 수 있다.
제4 트랜지스터(T4)의 제4-1 트랜지스터(T41)는 제4-1 채널(CH41), 제4-1 게이트 전극(G41), 제4-1 소스 전극(S41), 및 제4-1 드레인 전극(D41)을 포함할 수 있다. 제4-1 채널(CH41)은 제3 방향(Z축 방향)에서 제4-1 게이트 전극(G41)과 중첩할 수 있다. 제4-1 게이트 전극(G41)은 제2 게이트 연결 전극(GCE2)의 일 부분일 수 있다. 제4-1 소스 전극(S41)은 제4-1 채널(CH41)의 일 측에 배치되고, 제4-1 드레인 전극(D41)은 제4-1 채널(CH41)의 타 측에 배치될 수 있다. 제4-1 소스 전극(S41)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(CCE1)에 접속될 수 있고, 제3-2 드레인 전극(D32)에 접속될 수 있다. 제4-1 드레인 전극(D41)은 제4-2 소스 전극(S42)에 접속될 수 있다. 제4-1 소스 전극(S41)은 제3 방향(Z축 방향)에서 스캔 기입 라인(GWL)과 중첩할 수 있다. 제4-1 드레인 전극(D41)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)의 제4-2 트랜지스터(T42)는 제4-2 채널(CH42), 제4-2 게이트 전극(G42), 제4-2 소스 전극(S42), 및 제4-2 드레인 전극(D42)을 포함할 수 있다. 제4-2 채널(CH42)은 제3 방향(Z축 방향)에서 제4-2 게이트 전극(G42)과 중첩할 수 있다. 제4-2 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)의 일 부분일 수 있다. 제4-2 소스 전극(S42)은 제4-2 채널(CH42)의 일 측에 배치되고, 제4-2 드레인 전극(D42)은 제4-2 채널(CH42)의 타 측에 배치될 수 있다. 제4-2 소스 전극(S42)은 제4-1 드레인 전극(D41)에 접속되고, 제4-2 드레인 전극(D42)은 제6 컨택홀(CNT6)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제4-2 소스 전극(S42)과 제4-2 드레인 전극(D42)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다. 제5 채널(CH5)은 제3 방향(Z축 방향)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제3 게이트 연결 전극(GCE3)의 일 부분일 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제18 컨택홀(CNT18)을 통해 제1 전원 라인(VDL1)에 접속될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1) 및 제2 드레인 전극(D2)에 접속될 수 있다. 제5 드레인 전극(D5)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CE2)의 연장부와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다. 제6 채널(CH6)은 제3 방향(Z축 방향)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제3 게이트 연결 전극(GCE3)의 일 부분일 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1) 및 제3-1 소스 전극(S31)에 접속될 수 있다. 제6 드레인 전극(D6)은 제20 컨택홀(CNT20)을 통해 제3 연결 전극(CCE3)에 접속될 수 있고, 제8-1 소스 전극(S81)에 접속될 수 있다. 제6 드레인 전극(D6)은 제3 방향(Z축 방향)에서 제1 전원 라인(VDL1)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함할 수 있다. 제7 채널(CH7)은 제3 방향(Z축 방향)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제4 게이트 연결 전극(GCE4)의 일 부분일 수 있다. 제7 게이트 전극(G7)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제15 컨택홀(CNT15)을 통해 게이트 오프 전압 라인(VGHL)에 접속될 수 있다. 제7 드레인 전극(D7)은 제16 컨택홀(CNT16)을 통해 스윕 라인(SWPL)에 접속될 수 있다.
제8 트랜지스터(T8)의 제8-1 트랜지스터(T81)는 제8-1 채널(CH81), 제8-1 게이트 전극(G81), 제8-1 소스 전극(S81), 및 제8-1 드레인 전극(D81)을 포함할 수 있다. 제8-1 채널(CH81)은 제3 방향(Z축 방향)에서 제8-1 게이트 전극(G81)과 중첩할 수 있다. 제8-1 게이트 전극(G81)은 제4 게이트 연결 전극(GCE4)의 일 부분일 수 있다. 제8-1 소스 전극(S81)은 제8-1 채널(CH81)의 일 측에 배치되고, 제8-1 드레인 전극(D81)은 제8-1 채널(CH81)의 타 측에 배치될 수 있다. 제8-1 소스 전극(S81)은 제6 드레인 전극(D6)에 접속될 수 있고, 제20 컨택홀(CNT20)을 통해 제3 연결 전극(CCE3)에 접속될 수 있다. 제8-1 드레인 전극(D81)은 제8-2 소스 전극(S82)에 접속될 수 있다.
제8 트랜지스터(T8)의 제8-2 트랜지스터(T82)는 제8-2 채널(CH82), 제8-2 게이트 전극(G82), 제8-2 소스 전극(S82), 및 제8-2 드레인 전극(D82)을 포함할 수 있다. 제8-2 채널(CH82)은 제3 방향(Z축 방향)에서 제8-2 게이트 전극(G82)과 중첩할 수 있다. 제8-2 게이트 전극(G82)은 제4 게이트 연결 전극(GCE4)의 일 부분일 수 있다. 제8-2 소스 전극(S82)은 제8-2 채널(CH82)의 일 측에 배치되고, 제8-2 드레인 전극(D82)은 제8-2 채널(CH82)의 타 측에 배치될 수 있다. 제8-2 소스 전극(S82)은 제8-1 드레인 전극(D81)에 접속되고, 제8-2 드레인 전극(D82)은 제25 컨택홀(CNT25)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함할 수 있다. 제9 채널(CH9)은 제3 방향(Z축 방향)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제2 커패시터(C2)의 제1 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제10 드레인 전극(D10)과 제13 드레인 전극(D13)에 접속될 수 있다. 제9 드레인 전극(D9)은 제11-1 소스 전극(S111) 및 제14 소스 전극(S14)에 접속될 수 있다.
제10 트랜지스터(T10)는 제10 채널(CH10), 제10 게이트 전극(G10), 제10 소스 전극(S10), 및 제10 드레인 전극(D10)을 포함할 수 있다. 제10 채널(CH10)은 제3 방향(Z축 방향)에서 제10 게이트 전극(G10)과 중첩할 수 있다. 제10 게이트 전극(G10)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제10 소스 전극(S10)은 제10 채널(CH10)의 일 측에 배치되고, 제10 드레인 전극(D10)은 제10 채널(CH10)의 타 측에 배치될 수 있다. 제10 소스 전극(S10)은 제13 컨택홀(CNT13)을 통해 제2 데이터 연결 전극(DCE2)에 접속될 수 있다. 제10 드레인 전극(D10)은 제9 소스 전극(D9) 및 제13 드레인 전극(D13)에 접속될 수 있다.
제11 트랜지스터(T11)의 제11-1 트랜지스터(T111)는 제11-1 채널(CH111), 제11-1 게이트 전극(G111), 제11-1 소스 전극(S111), 및 제11-1 드레인 전극(D111)을 포함할 수 있다. 제11-1 채널(CH111)은 제3 방향(Z축 방향)에서 제11-1 게이트 전극(G111)과 중첩할 수 있다. 제11-1 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제11-1 소스 전극(S111)은 제11-1 채널(CH111)의 일 측에 배치되고, 제11-1 드레인 전극(D111)은 제11-1 채널(CH111)의 타 측에 배치될 수 있다. 제11-1 소스 전극(S111)은 제9 드레인 전극(D9) 및 제14 소스 전극(S14)에 접속되고, 제11-1 드레인 전극(D111)은 제11-2 소스 전극(S112)에 접속될 수 있다.
제11 트랜지스터(T11)의 제11-2 트랜지스터(T112)는 제11-2 채널(CH112), 제11-2 게이트 전극(G112), 제11-2 소스 전극(S112), 및 제11-2 드레인 전극(D112)을 포함할 수 있다. 제11-2 채널(CH112)은 제3 방향(Z축 방향)에서 제11-2 게이트 전극(G112)과 중첩할 수 있다. 제11-2 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)의 일 부분일 수 있다. 제11-2 소스 전극(S112)은 제11-2 채널(CH112)의 일 측에 배치되고, 제11-2 드레인 전극(D112)은 제11-2 채널(CH112)의 타 측에 배치될 수 있다. 제11-2 소스 전극(S112)은 제11-1 드레인 전극(D111)에 접속될 수 있다. 제11-2 드레인 전극(D112)은 제12-1 소스 전극(S121)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 제2 연결 전극(CCE2)에 접속될 수 있다.
제12 트랜지스터(T12)의 제12-1 트랜지스터(T121)는 제12-1 채널(CH121), 제12-1 게이트 전극(G121), 제12-1 소스 전극(S121), 및 제12-1 드레인 전극(D121)을 포함할 수 있다. 제12-1 채널(CH121)은 제3 방향(Z축 방향)에서 제12-1 게이트 전극(G121)과 중첩할 수 있다. 제12-1 게이트 전극(G121)은 제2 게이트 연결 전극(GCE2)의 일 부분일 수 있다. 제12-1 소스 전극(S121)은 제12-1 채널(CH121)의 일 측에 배치되고, 제12-1 드레인 전극(D121)은 제12-1 채널(CH121)의 타 측에 배치될 수 있다. 제12-1 소스 전극(S121)은 제11-2 드레인 전극(D112)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 제2 연결 전극(CCE2)에 접속될 수 있다. 제12-1 드레인 전극(D121)은 제12-2 소스 전극(S122)에 접속될 수 있다.
제12 트랜지스터(T12)의 제12-2 트랜지스터(T122)는 제12-2 채널(CH122), 제12-2 게이트 전극(G122), 제12-2 소스 전극(S122), 및 제12-2 드레인 전극(D122)을 포함할 수 있다. 제12-2 채널(CH122)은 제3 방향(Z축 방향)에서 제12-2 게이트 전극(G122)과 중첩할 수 있다. 제12-2 게이트 전극(G122)은 제2 게이트 연결 전극(GCE2)의 일 부분일 수 있다. 제12-2 소스 전극(S122)은 제12-2 채널(CH122)의 일 측에 배치되고, 제12-2 드레인 전극(D122)은 제12-2 채널(CH122)의 타 측에 배치될 수 있다. 제12-2 소스 전극(S122)은 제12-1 드레인 전극(D121)에 접속되고, 제12-2 드레인 전극(D122)은 제6 컨택홀(CNT6)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 제12-2 소스 전극(S122) 및 제12-2 드레인 전극(D122)은 제3 방향(Z축 방향)에서 초기화 전압 라인(VIL)과 중첩할 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함할 수 있다. 제13 채널(CH13)은 제3 방향(Z축 방향)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)의 일 부분일 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제12 컨택홀(CNT12)을 통해 제2 전원 라인(VDL2)에 접속될 수 있다. 제13 드레인 전극(D13)은 제9 소스 전극(S9) 및 제10 드레인 전극(D10)에 접속될 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함할 수 있다. 제14 채널(CH14)은 제3 방향(Z축 방향)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제5 게이트 연결 전극(GCE5)의 일 부분일 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제9 드레인 전극(D9) 및 제11-1 소스 전극(S111)에 접속될 수 있다. 제14 드레인 전극(D14)은 제15 소스 전극(S15)에 접속될 수 있고, 제22 컨택홀(CNT22)을 통해 제4 연결 전극(CCE4)에 접속될 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함할 수 있다. 제15 채널(CH15)은 제3 방향(Z축 방향)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제4 게이트 연결 전극(GCE4)의 일 부분일 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제14 드레인 전극(D14)에 접속될 수 있고, 제22 컨택홀(CNT22)을 통해 제4 연결 전극(CCE4)에 접속될 수 있다. 제15 드레인 전극(D15)은 제25 컨택홀(CNT25)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제16 트랜지스터(T16)는 제16 채널(CH16), 제16 게이트 전극(G16), 제16 소스 전극(S16), 및 제16 드레인 전극(D16)을 포함할 수 있다. 제16 채널(CH16)은 제3 방향(Z축 방향)에서 제16 게이트 전극(G16)과 중첩할 수 있다. 제16 게이트 전극(G16)은 제6 게이트 연결 전극(GCE6)의 일 부분일 수 있다. 제16 소스 전극(S16)은 제16 채널(CH16)의 일 측에 배치되고, 제16 드레인 전극(D16)은 제16 채널(CH16)의 타 측에 배치될 수 있다. 제16 소스 전극(S16)은 제30 컨택홀(CNT30)을 통해 제5 연결 전극(CCE5)에 접속될 수 있다. 제16 드레인 전극(D16)은 제29 컨택홀(CNT29)을 통해 제3 전원 라인(VSL)에 접속될 수 있다.
제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제3 방향(Z축 방향)에서 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함할 수 있고, 제1 연결 전극(CCE1)은 홀을 관통하는 제1 컨택홀(CNT1)을 통해 제1 게이트 전극(G1)에 접속될 수 있다.
제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 방향(Y축 방향)으로 연장되는 연장부를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부는 PWM 발광 라인(PWEL) 및 제1 전원 라인(VDL1)과 교차할 수 있다. 제2 커패시터(CE2)의 연장부는 제17 컨택홀(CNT17)을 통해 스윕 라인(SWPL)에 접속될 수 있다.
제2 커패시터(C2)의 제1 커패시터 전극(CE3)은 제9 게이트 전극(G9)과 일체로 형성될 수 있다. 제2 커패시터(C2)의 제2 커패시터 전극(CE4)은 제3 방향(Z축 방향)에서 제2 커패시터(C2)의 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제2 커패시터 전극(CE4)은 제9 게이트 전극(G9)을 노출시키는 홀을 포함할 수 있고, 제2 연결 전극(CCE2)은 홀을 관통하는 제9 컨택홀(CNT9)을 통해 제9 게이트 전극(G9)에 접속될 수 있다.
제1 게이트 연결 전극(GCE1)은 제5 컨택홀(CNT5)을 통해 스캔 기입 라인(GWL)에 접속될 수 있다. 제2 게이트 연결 전극(GCE2)은 제7 컨택홀(CNT7)을 통해 스캔 초기화 라인(GIL)에 접속될 수 있다. 제3 게이트 연결 전극(GCE3)은 제11 컨택홀(CNT11)을 통해 PWM 발광 라인(PWEL)에 접속될 수 있다. 제4 게이트 연결 전극(GCE4)은 제24 컨택홀(CNT24)을 통해 스캔 제어 라인(GCL)에 접속될 수 있다. 제5 게이트 연결 전극(GCE5)은 제23 컨택홀(CNT23)을 통해 PAM 발광 라인(PAEL)에 접속될 수 있다. 제6 게이트 연결 전극(GCE6)은 제28 컨택홀(CNT28)을 통해 테스트 신호 라인(TSTL)에 접속될 수 있다.
제1 데이터 연결 전극(DCE1)은 제3 컨택홀(CNT3)을 통해 제2 소스 전극(S2)에 접속되고, 제4 컨택홀(CNT4)을 통해 데이터 라인(DL)에 접속될 수 있다. 제2 데이터 연결 전극(DCE2)은 제13 컨택홀(CNT13)을 통해 제10 소스 전극(S10)에 접속되고, 제14 컨택홀(CNT14)을 통해 제1 PAM 데이터 라인(RDL)에 접속될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 컨택홀(CNT1)을 통해 제1 게이트 전극(G1)에 접속되고, 제2 컨택홀(CNT2)을 통해 제3-2 드레인 전극(D32) 및 제4-1 소스 전극(S41)에 접속될 수 있다.
제2 연결 전극(CCE2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제9 컨택홀(CNT9)을 통해 제9 게이트 전극(G9)에 접속되고, 제8 컨택홀(CNT8)을 통해 제11-2 드레인 전극(D112) 및 제12-1 소스 전극(S121)에 접속될 수 있다.
제3 연결 전극(CCE3)은 제20 컨택홀(CNT20)을 통해 제6 드레인 전극(D6) 및 제8-1 소스 전극(S81)에 접속되고, 제21 컨택홀(CNT21)을 통해 제2 커패시터(C2)의 제2 커패시터 전극(CE4)에 접속될 수 있다.
제4 연결 전극(CCE4)은 제22 컨택홀(CNT22)을 통해 제14 드레인 전극(D14) 및 제15 소스 전극(S15)에 접속될 수 있고, 제26 컨택홀(CNT26)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다.
제5 연결 전극(CCE5)은 제30 컨택홀(CNT30)을 통해 제16 소스 전극(S16)에 접속될 수 있고, 제27 컨택홀(CNT27)을 통해 제1 애노드 연결 전극(ANDE1)에 접속될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 수직 전원 라인(VVDL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 수직 전원 라인(VVDL1)은 제19 컨택홀(CNT19)을 통해 제1 전원 라인(VDL1)에 접속될 수 있다.
제2 수직 전원 라인(VVDL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 수직 전원 라인(VVDL2)은 제10 컨택홀(CNT10)을 통해 제2 전원 라인(VDL2)에 접속될 수 있다.
도 16 내지 도 21에서, 표시 장치(10)는 기판(SUB), 버퍼층(BF), 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2), 층간 절연막(ILD), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 비아층(VIA3), 제3 보호층(PAS3), 및 제4 보호층(PAS4)을 포함할 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 단층의 무기막 또는 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층은 버퍼층(BF) 상에 배치될 수 있다. 액티브층은 제1 내지 제16 트랜지스터(T1~T16)의 제1 내지 제16 채널(CH1~CH16), 제1 내지 제16 소스 전극(S1~S16), 및 제1 내지 제16 드레인 전극(D1~D16)을 포함할 수 있다. 예를 들어, 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
다른 예를 들어, 제1 내지 제16 트랜지스터(T1~T16) 중 일부의 채널들, 소스 전극들, 및 드레인 전극들은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함하는 제1 액티브층에 배치될 수 있다. 제1 내지 제16 트랜지스터(T1~T16) 중 다른 일부의 채널들, 소스 전극들, 및 드레인 전극들은 산화물 반도체를 포함하는 제2 액티브층에 배치될 수 있다.
제1 내지 제16 채널(CH1~CH16) 각각은 제3 방향(Z축 방향)에서 제1 내지 제16 게이트 전극(G1~G16) 각각과 중첩할 수 있다. 제1 내지 제16 소스 전극(S1~S16)과 제1 내지 제16 드레인 전극(D1~D16)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.
제1 게이트 절연막(GI1)은 액티브층 상에 배치될 수 있다. 제1 게이트 절연막(GI1)은 제1 내지 제16 채널(CH1~CH16) 각각과 제1 내지 제16 게이트 전극(G1~G16) 각각을 절연시킬 수 있다. 제1 게이트 절연막(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제1 게이트층은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층은 제1 내지 제16 게이트 전극들(G1~G16), 제1 커패시터(C1)의 제1 커패시터 전극(CE1), 제2 커패시터(C2)의 제1 커패시터 전극(CE3), 및 제1 내지 제6 게이트 연결 전극(GCE1~GCE6)을 포함할 수 있다.
제2 게이트 절연막(GI2)은 제1 게이트층 상에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트층 및 제2 게이트층을 절연시킬 수 있다. 제2 게이트 절연막(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제2 게이트층은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제2 게이트층은 제1 커패시터(C1)의 제2 커패시터 전극(CE2) 및 제2 커패시터(C2)의 제2 커패시터 전극(CE4)을 포함할 수 있다.
층간 절연막(ILD)은 제2 게이트층 상에 배치될 수 있다. 층간 절연막(ILD)은 제1 소스 금속층 및 제2 게이트층을 절연시킬 수 있다. 층간 절연막(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제1 소스 금속층은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 소스 금속층은 초기화 전압 라인(VIL), 스캔 초기화 라인(GIL), 스캔 기입 라인(GWL), 스캔 제어 라인(GCL), PWM 발광 라인(PWEL), PAM 발광 라인(PAEL), 스윕 라인(SWPL), 테스트 신호 라인(TSTL), 제1 전원 라인(VDL1), 게이트 오프 전압 라인(VGHL), 및 제3 전원 라인(VSL)을 포함할 수 있다. 제1 소스 금속층은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제5 연결 전극(CCE1~CCE5)을 포함할 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층의 상단을 평탄화시킬 수 있다.
제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치되어 제1 소스 금속층을 보호할 수 있다. 제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제2 소스 금속층은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 소스 금속층은 데이터 라인(DL), 제1 수직 전원 라인(VVDL1), 제2 수직 전원 라인(VVDL2), 제1 PAM 데이터 라인(RDL), 및 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다.
제2 비아층(VIA2)은 제2 소스 금속층 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층의 상단을 평탄화시킬 수 있다.
제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치되어 제2 소스 금속층을 보호할 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제3 소스 금속층은 제2 보호층(PAS2) 상에 배치될 수 있다. 제3 소스 금속층은 제1 서브 전원 라인(VDL21)을 포함할 수 있다. 제1 서브 전원 라인(VDL21)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 제31 컨택홀(CNT31)을 통해 제2 수직 전원 라인(VVDL2)에 접속될 수 있다.
제3 비아층(VIA3)은 제3 소스 금속층 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층의 상단을 평탄화시킬 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치되어 제3 소스 금속층을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다.
제4 소스 금속층은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 소스 금속층은 제2 서브 전원 라인(VDL22) 및 제1 화소 전극(AND1)을 포함할 수 있다.
애노드층은 제4 소스 금속층 상에 배치될 수 있다. 애노드층은 제3 서브 전원 라인(VDL23) 및 제2 화소 전극(AND2)을 포함할 수 있다. 제3 서브 전원 라인(VDL23)과 제2 화소 전극(AND2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제4 보호층(PAS4)은 애노드층 상에 배치될 수 있다. 제4 보호층(PAS4)은 무기막을 포함할 수 있다. 예를 들어, 제4 보호층(PAS4)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함할 수 있다. 제4 보호층(PAS4)은 화소 전극(AND)의 상면 일부를 덮지 않고 노출할 수 있다.
발광 소자(ED)는 제4 보호층(PAS4)에 의해 덮이지 않은 화소 전극(AND) 상에 배치될 수 있다. 접촉 전극(CAND)은 발광 소자(ED)와 화소 전극(AND) 사이에 배치되어, 발광 소자(ED)와 화소 전극(AND)을 전기적으로 연결할 수 있다.
발광 소자(ED)는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 순차적으로 적층되는 제1 반도체층, 전자 저지층, 활성층, 초격자층, 및 제2 반도체층을 포함할 수 있다.
제1 반도체층은 접촉 전극(CAND) 상에 배치될 수 있다. 제1 반도체층은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층은 p형 Mg로 도핑된 p-GaN일 수 있다.
전자 저지층은 제1 반도체층 상에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층은 생략될 수 있다.
활성층은 전자 저지층 상에 배치될 수 있다. 활성층은 제1 반도체층과 제2 반도체층을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(Well Layer)과 배리어층(Barrier Layer)이 서로 교번하여 적층된 구조일 수도 있다.
또는, 활성층은 밴드 갭(Band Gap) 에너지가 큰 종류의 반도체 물질과 밴드 갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층이 InGaN를 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 예를 들어, 제3 화소(SP3)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 약 15%이고, 제2 화소(SP2)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 약 25%이며, 제1 화소(SP1)의 발광 소자(ED)의 활성층의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층의 인듐(In)의 함량을 조정함으로써, 제1 화소(SP1)의 발광 소자(ED)는 제1 색의 광을 방출하고, 제2 화소(SP2)의 발광 소자(ED)는 제2 색의 광을 방출하며, 제3 화소(SP3)의 발광 소자(ED)는 제3 색의 광을 방출할 수 있다.
초격자층은 활성층 상에 배치될 수 있다. 초격자층은 제2 반도체층과 활성층 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 초격자층은 생략될 수 있다.
제2 반도체층은 초격자층 상에 배치될 수 있다. 제2 반도체층은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층은 n형 Si로 도핑된 n-GaN일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 110: 게이트 구동부
200: 데이터 구동부 300: 타이밍 제어부
400: 전원 공급부 SP1, SP2, SP3: 제1 내지 제3 화소
GIL: 스캔 초기화 라인 GWL: 스캔 기입 라인
GCL: 스캔 제어 라인 PWEL: PWM 발광 라인
PAEL: PAM 발광 라인 SWPL: 스윕 라인
TSTL: 테스트 신호 라인
VDL1, VDL2, VSL: 제1 내지 제3 전원 라인
T1~T16: 제1 내지 제16 트랜지스터
C1, C2: 제1 및 제2 커패시터
ED: 발광 소자

Claims (20)

  1. 스캔 기입 라인, 스윕 라인, 및 제1 데이터 라인에 접속되고, 상기 제1 데이터 라인으로부터 수신된 제1 데이터 전압을 기초로 제어 전류를 생성하는 제1 화소 구동부;
    상기 스캔 기입 라인 및 제2 데이터 라인에 접속되고, 상기 제2 데이터 라인에서 제2 데이터 전압을 수신하여 구동 전류를 생성하고, 상기 제어 전류를 기초로 상기 구동 전류가 흐르는 기간을 제어하는 제2 화소 구동부; 및
    상기 제2 화소 구동부에 접속되어 상기 구동 전류를 수신하는 발광 소자를 포함하고,
    상기 제1 화소 구동부는,
    상기 제1 데이터 전압을 기초로 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제1 데이터 전압을 상기 제1 트랜지스터의 제1 전극에 공급하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 스윕 라인에 접속된 제2 커패시터 전극을 포함하는 제1 커패시터를 포함하며,
    상기 제2 화소 구동부는,
    상기 제어 전류를 기초로 상기 구동 전류를 생성하는 제3 트랜지스터;
    상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제2 데이터 전압을 상기 제3 트랜지스터의 제1 전극에 공급하는 제4 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 제어 전류를 수신하는 제2 커패시터 전극을 포함하는 제2 커패시터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 스윕 라인으로부터 인가되는 스윕 신호는 게이트 오프 전압에서 게이트 온 전압으로 선형적으로 감소하는 펄스를 갖는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소 구동부에 접속되는 스캔 초기화 라인 및 초기화 전압 라인을 더 포함하고,
    상기 제1 화소 구동부는,
    상기 스캔 기입 신호를 기초로 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극을 전기적으로 연결하는 제5 트랜지스터; 및
    상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제6 트랜지스터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    제5 트랜지스터는 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에서 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  5. 제3 항에 있어서,
    제6 트랜지스터는 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인 사이에서 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 화소 구동부에 접속되는 PWM 발광 라인 및 제1 전원 라인을 더 포함하고,
    상기 제1 화소 구동부는,
    상기 PWM 발광 라인으로부터 수신된 PWM 발광 신호를 기초로 상기 제1 전원 라인과 상기 제1 트랜지스터의 제1 전극을 전기적으로 연결하는 제7 트랜지스터; 및
    상기 PWM 발광 신호를 기초로 상기 제1 트랜지스터의 제2 전극 및 상기 제2 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제8 트랜지스터를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 화소 구동부에 접속되는 스캔 제어 라인 및 게이트 오프 전압 라인을 더 포함하고,
    상기 제1 화소 구동부는 상기 스캔 제어 라인으로부터 수신된 스캔 제어 신호를 기초로 상기 게이트 오프 전압 라인과 상기 제1 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제9 트랜지스터를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 화소 구동부는 상기 스캔 제어 신호를 기초로 상기 제2 커패시터의 제2 커패시터 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제10 트랜지스터를 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 화소 구동부에 접속되는 스캔 초기화 라인 및 초기화 전압 라인을 더 포함하고,
    상기 제2 화소 구동부는,
    상기 스캔 기입 신호를 기초로 상기 제3 트랜지스터의 제2 전극 및 상기 제3 트랜지스터의 게이트 전극을 전기적으로 연결하는 제11 트랜지스터; 및
    상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제3 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제12 트랜지스터를 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    제10 트랜지스터는 상기 제3 트랜지스터의 제2 전극 및 상기 제3 트랜지스터의 게이트 전극 사이에서 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  11. 제9 항에 있어서,
    제11 트랜지스터는 상기 제3 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인 사이에서 직렬로 연결된 복수의 트랜지스터를 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제2 화소 구동부에 접속되는 PWM 발광 라인, PAM 발광 라인 및 제2 전원 라인을 더 포함하고,
    상기 제2 화소 구동부는,
    상기 PWM 발광 라인으로부터 수신된 PWM 발광 신호를 기초로 상기 제2 전원 라인 및 상기 제3 트랜지스터의 제1 전극을 전기적으로 연결하는 제13 트랜지스터; 및
    상기 PAM 발광 라인으로부터 수신된 PAM 발광 신호를 기초로 상기 제3 트랜지스터의 제2 전극 및 상기 발광 소자의 제1 전극을 전기적으로 연결하는 제14 트랜지스터를 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 화소 구동부는 상기 스캔 초기화 신호를 기초로 상기 발광 소자의 제1 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제15 트랜지스터를 더 포함하는 표시 장치.
  14. 스캔 초기화 라인, 스캔 기입 라인, 스캔 제어 라인, 스윕 라인, 초기화 전압 라인, 게이트 오프 전압 라인, 및 제1 데이터 라인에 접속되고, 상기 제1 데이터 라인으로부터 수신된 제1 데이터 전압을 기초로 제어 전류를 생성하는 제1 화소 구동부;
    상기 스캔 기입 라인 및 제2 데이터 라인에 접속되고, 상기 제2 데이터 라인에서 제2 데이터 전압을 수신하여 구동 전류를 생성하고, 상기 제어 전류를 기초로 상기 구동 전류가 흐르는 기간을 제어하는 제2 화소 구동부; 및
    상기 제2 화소 구동부에 접속되어 상기 구동 전류를 수신하는 발광 소자를 포함하고,
    상기 제1 화소 구동부는,
    상기 제1 데이터 전압을 기초로 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제1 데이터 전압을 상기 제1 트랜지스터의 제1 전극에 공급하는 제2 트랜지스터;
    상기 스캔 초기화 라인으로부터 수신된 스캔 초기화 신호를 기초로 상기 제1 트랜지스터의 게이트 전극 및 상기 초기화 전압 라인을 전기적으로 연결하는 제3 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 스윕 라인에 접속된 제2 커패시터 전극을 포함하는 제1 커패시터; 및
    상기 스캔 제어 라인으로부터 수신된 스캔 제어 신호를 기초로 상기 게이트 오프 전압 라인 및 상기 제1 커패시터의 제2 커패시터 전극을 전기적으로 연결하는 제4 트랜지스터를 포함하며,
    상기 스캔 초기화 신호 및 상기 스캔 기입 신호는 1 프레임 기간을 주기로 발생하고, 상기 스캔 제어 신호는 상기 1 프레임 기간의 발광 기간들의 개수 만큼 발생하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 화소 구동부는,
    상기 제어 전류를 기초로 상기 구동 전류를 생성하는 제5 트랜지스터; 및
    상기 스캔 기입 라인으로부터 수신된 스캔 기입 신호를 기초로 상기 제2 데이터 전압을 상기 제5 트랜지스터의 제1 전극에 공급하는 제6 트랜지스터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 화소 구동부는 상기 제5 트랜지스터의 게이트 전극에 접속된 제1 커패시터 전극, 및 상기 제어 전류를 수신하는 제2 커패시터 전극을 포함하는 제2 커패시터를 더 포함하는 표시 장치.
  17. 제14 항에 있어서,
    상기 스윕 라인으로부터 인가되는 스윕 신호는 게이트 오프 전압에서 게이트 온 전압으로 선형적으로 감소하는 펄스를 상기 1 프레임 기간의 발광 기간들마다 반복적으로 갖는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되는 제1 채널, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 액티브층;
    상기 액티브층 상에 배치되고 상기 제1 채널과 중첩하는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 배치되어 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극;
    상기 제2 커패시터 전극 상에 배치되어 스윕 신호를 공급하는 스윕 라인;
    상기 제1 드레인 전극에 접속되는 제2 소스 전극, 상기 제2 소스 전극에 인접한 제2 채널, 및 상기 제2 채널에 인접한 제2 드레인 전극;
    상기 스윕 라인과 동일 층에 배치되고 상기 제2 드레인 전극에 접속된 연결 전극;
    상기 제1 커패시터 전극과 동일 층에 배치된 제3 커패시터 전극; 및
    상기 제2 커패시터 전극과 동일 층에 배치되어 상기 제3 커패시터 전극과 중첩하고, 상기 연결 전극에 접속된 제4 커패시터 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 소스 전극에 접속된 제3 드레인 전극, 상기 제3 드레인 전극에 인접한 제3 채널, 및 상기 제3 채널에 인접한 제3 소스 전극; 및
    상기 스윕 라인 상에 배치되고 상기 제3 소스 전극에 전기적으로 연결되어 제1 데이터 전압을 공급하는 제1 데이터 라인을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 커패시터 전극과 중첩하는 제4 채널, 상기 제4 채널의 일측에 배치된 제4 소스 전극, 상기 제4 채널의 타측에 배치된 제4 드레인 전극;
    상기 제4 소스 전극에 접속된 제5 드레인 전극, 상기 제5 드레인 전극에 인접한 제5 채널, 상기 제5 채널에 인접한 제6 소스 전극; 및
    상기 제1 데이터 라인과 동일 층에 배치되고 상기 제6 소스 전극에 전기적으로 연결되어 제2 데이터 전압을 공급하는 제2 데이터 라인을 더 포함하는 표시 장치.
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