CN116543691B - 一种栅极驱动电路、有源电致发光显示器及驱动方法 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路、有源电致发光显示器及驱动方法，所述栅极驱动电路包括输入级模块；输出级模块，包括级联信号单元、脉冲扫描信号单元、斜坡信号单元及使能信号单元；控制模块，包括级联反相器和保持晶体管，本发明的栅极驱动电路输出三种不同类型的波形，其中斜坡信号模块采用了放电的方式，同时对斜坡信号模块的放电薄膜晶体管进行阈值电压补偿，保持每一行像素阵列的斜坡信号线性度和放电斜率；栅极驱动电路驱动的像电路阵列，每一行的斜坡信号在下一级级联信号的反馈下，开始向该行像素提供，实现像素阵列行PWM驱动，能够提供较大的PWM脉冲宽度裕度。

Description

一种栅极驱动电路、有源电致发光显示器及驱动方法
技术领域
本发明涉及平板显示器领域，特别涉及一种栅极驱动电路、有源电致发光显示器及驱动方法。
背景技术
微型发光二极管(Micro LED)器件具有更高的亮度，更长寿命，更低功耗，更优的效率，更快的响应速度等优势被誉为下一代显示技术。薄膜晶体管(TFT)集成驱动电路是Micro LED实现大规模产业化商用化的核心技术之一。
由于Micro LED器件在低电流密度会产生色偏，影响显示效果；与AMOLED驱动对比，Micro LED需要更为复杂的驱动信号，大大增加了芯片开发和驱动成本。因此其栅极驱动电路不能照搬OLED的驱动电路，需要重新专门设计。
目前，无源驱动方案已经有了不少实现方案，无源驱动方案只能使用小尺寸的显示屏上。有源驱动方案能够使得Micro LED持续发光，CMOS或TFT可以单独控制每一个像素发光，适用于高分辨率和大尺寸的显示。
尽管现有技术中有人提出了基于PWM(脉冲脉宽调制)的Micro LED的有源驱动方案，但是对于有源数字PWM驱动方案来说，由于用分子帧的方法表示灰度，所以能够表示的灰度的数量有限，并且产生错误的轮廓问题。而对于有源模拟PWM驱动方案来说，由于斜坡控制信号是实现PWM驱动所必须的信号，且斜率设置比较小，导致所产生的PWM信号的上升时间或下降时间比较长，使得Micro LED在低灰阶的显示会产生色偏、亮度不均匀等情况。目前有源模拟PWM驱动方案使用的全局斜坡扫描信号，也就是等一帧视频信号全部写入像素电路阵列后，开启全局斜坡扫描，这就会影响像素发光时间，随着分辨率的增大，发光时间变小。由于视频数据是从第一行开始写入，直到写到最后一行像素，因此第一行像素电路会存在较长的等待时间，如果存储电容不够大，晶体管漏电电流会影响像素数据导致显示非均匀性。全局斜坡扫描信号需要开发专门具有斜坡信号模块的IC，外围驱动信号相对复杂，需要较高的成本，无法兼容AMOLED驱动芯片。
因此需要设计专用的TFT栅极驱动电路，解决全局斜坡扫描驱动方式存在问题，兼容传统AMOLED外围驱动系统，减少芯片开发成本和驱动成本。保证扫描斜率一致，提高低灰阶显示情况下的色彩及亮度均匀性的问题。
发明内容
为了克服现有技术的上述缺点与不足，本发明的目的在于提供一种栅极驱动电路及驱动方法。
本发明的另一目的在于提供一种像素驱动电路及驱动方法。
本发明的再一目的在于提供一种有源电致发光显示器。
本发明的目的通过以下技术方案实现：
一种栅极驱动电路，包括：
输入级模块，用于接收输入端信号；
输出级模块，包括用于产生第一输出端信号的级联信号单元，用于产生第二输出端信号的脉冲扫描信号单元，用于产生第三输出端信号的斜坡信号单元，用于产生第四输出端信号的使能信号单元；
控制模块，包括级联反相器和保持晶体管，用于产生第五输出端信号，控制输出级模块中脉冲扫描信号单元及级联信号单元的下拉开关信号以及上一级栅极驱动电路的第一反馈输入端信号。
进一步，所述输入级模块包括第一晶体管、第二晶体管及第三晶体管；
所述级联反相器包括第七晶体管、第八晶体管、第九晶体管、第十晶体管及第二电容；
所述保持晶体管包括第六晶体管；
具体连接为：
第一晶体管栅极连接第二晶体管的栅极及第一时钟控制信号输入端，第一晶体管的漏极连接输入端，第一晶体管的源极连接第二晶体管的漏极及第三晶体管的漏极；所述第二晶体管的源极连接第八晶体管的栅极及第十晶体管的栅极，第三晶体管的栅极连接第一输出端；第三晶体管的源极连接第二时钟控制信号输入端；
所述第六晶体管的栅极和漏极连接第一时钟控制信号输入端；第六晶体管的源极连接第七晶体管的栅极；所述第七晶体管的漏极连接高电平电源，第七晶体管的源极连接第八晶体管的漏极及第九晶体管的栅极；所述第八晶体管的源极连接低电平电源；所述第九晶体管的漏极连接高电平电源，源极连接第十晶体管的漏极，第二电容的第一极板与第五输出端连接，所述第十晶体管的源极连接低电平电源；所述第二电容的第二极板连接低电平电源。
进一步，
所述级联信号单元包括第十一晶体管、第十二晶体管及第一电容；所述第十一晶体管的栅极与第一电容的第一极板及第二晶体管的源极连接；第一电容的第二极板、第十二晶体管的漏极及第十一晶体管的源极分别与第一输出端连接，第十一晶体管的漏极与第二时钟控制信号输入端连接，第十二晶体管的栅极与第二电容的第一极板连接，第十二晶体管的源极与低电平电源连接。
进一步，
所述脉冲扫描信号单元包括第十三晶体管及第十四晶体管；
所述斜坡信号单元包括包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第三电容、第四电容及第五电容；
所述使能信号单元包括第十五晶体管及第十六晶体管；
具体连接方式为：
所述第十三晶体管的漏极连接第二时钟控制信号输入端，其源极连接第十四晶体管的漏极、第十六晶体管栅极、第十七晶体管栅极和第十八晶体管的栅极，所述第十四晶体管的源极连接低电平电源；
所述第十七晶体管漏极连接高电平电源，其源极连接第十八晶体管的漏极、第十九晶体管的栅极、第三电容的第一极板及第四电容的第一极板；所述第十八晶体管源极连接第十九晶体管的漏极、第五电容的第一极板；所述第十九晶体管的源极连接第二十晶体的漏极及第四电容第二极板；所述第二十晶体管栅极连接第一反馈端；第二十晶体管源极连接低电平电源；所述第三电容的第二极板连接第二反馈输入端信号；所述第五电容的第二极板连接低电平电源。
进一步，
第十七晶体管、第十八晶体管及第四电容构成对第十九晶体管的阈值电压补偿单元；
第三电容、第四电容构成信号耦合单元；第十九晶体管、第五电容构成放电模块及第二十晶体管构成斜坡信号放电单元。
进一步，所述控制模块还包括第二十一晶体管及第二十二晶体管，所述第二十二晶体管的栅极与第二十一晶体管的漏极连接，第二十一晶体管的源极连接高电平电源，第二十一晶体管的栅极连接第二反馈输入端，第二十二晶体管的漏极连接低电平电源，源极连接第二晶体管的源极，第六晶体管的漏极连接高电平电源VDD，栅极连接第五输出端，源极连接第七晶体管的栅极。
进一步，所述斜坡信号单元为N型晶体管、P型晶体管或N型、P型混合集成的晶体管。
一种实现栅极驱动电路的驱动方法，包括：
输入阶段：第一时钟控制信号输入端给高电平，输入端信号经过第一、第二晶体管把电荷存储在第一电容的第一极板，第十一、十三晶体管导通，第一输出端、第二输出端、第三输出端、第四输出端及第五输出端输出低电平；
输出阶段：第一时钟控制信号输入端变低电平，第二时钟控制信号输入端给高电平，第一输出端、第二输出端输出高电平；第十六晶体管导通，第四输出端输出低电平；第十七晶体管、第十八晶体管导通，第十九晶体管的栅极和第三输出端被充电到高电平，同时第十九晶体管的源极经过第十八晶体管、第十九晶体管充电至十九晶体管截止，即第十九晶体管的栅极与源极电压差为VTH，即为阈值电压锁存阶段；
第二反馈端反馈阶段：输入端信号为电平，第一时钟控制信号输入端变高电平，第二时钟控制信号输入端给低电平，第一输出端、第二输出端输出低电平、第三输出端输出高电平；下一级电路的第一输出端输出高电平，第十九晶体管的栅极经过第三、第四电容耦合作用，电压为本级电路第十五晶体管导通，第四输出端输出高电平；
第一反馈端反馈阶段：第一时钟控制信号输入端变高电平，第二时钟控制信号输入端给低电平，第一反馈输入端输入高电平，第二十晶体管导通，第五电容电荷经过第十九晶体管与二十晶体管线性放电。
进一步，通过调整第三电容与第四电容的比例控制放电电流的大小。
一种像素驱动电路，包括：
发光元件、第一像素晶体管、第二像素晶体管、第三像素晶体管、第四像素晶体管、第五像素晶体管、第六像素晶体管、第七像素晶体管、第八像素晶体管、第九像素晶体管及第一像素电容；
所述第一像素晶体管的栅极连接扫描驱动信号，第一像素晶体管的漏极连接数据信号，第一像素晶体管的源极连接第一像素电容第一极板、第二像素晶体管、第三像素晶体管和第四像素晶体管的栅极，连接点为A点；
所述第二像素晶体管的漏极连接第三像素晶体管的源极及第六像素晶体管的栅极；所述第三像素晶体管的栅极和漏极连接第六像素晶体管及第七像素晶体管的漏极，发光元件的阳极连接高电平电源；
所述第四像素晶体管的漏极连接第六像素晶体管的源极及第七像素晶体管、第八像素晶体管的栅极，连接点为B点，所述第四像素晶体管的源极连接第五像素晶体管的漏极及第七像素晶体管的源极；所述第五像素晶体管的源极连接低电平电位；所述第八像素晶体管的漏极连接发光元件的阴极，第八像素晶体管源极连接第九像素晶体管的漏极；所述第九像素晶体管的栅极连接使能信号端，源极连接低电平电位；第一像素电容的第二极板连接斜坡信号端。
一种像素驱动电路的驱动方法，包括：
数据写入阶段：栅极扫描控制线给高电平，像素电路的扫描驱动信号为高电平，第一像素晶体管导通，数据电压通过第一像素晶体管存储到第一像素电容的第一极板，数据电压小于晶体管的阈值电压，此时第二、第四、第五像素晶体管关闭；像素电路的斜坡扫描信号、使能信号为低电平；
发光阶段：像素电路的扫描驱动信号变低电平，斜坡扫描信号先变高电平，在第一像素电容的耦合作用下，A点电位被耦合至晶体管的阈值电压VTH以上，因此输出节点B点电位变为低电平状态，第八晶体管截止，使能信号变为高电平，斜坡扫描信号开始线性降低，A点电位也相应逐渐降低，当降低至晶体管的阈值电压时，B点电位升高，此时，第八晶体管导通，发光元件发光，在发光阶段，发光元件是先关断后发光的工作模式实现PWM驱动。
一种有源电致发光显示器，包括：
栅极集成驱动电路：包括若干级级联的所述的栅极驱动电路，每级栅极驱动电路包括一个输入端、两个时钟控制信号输入端、五个输出端、两个电源端及两个反馈信号输入端；所述五个输出端分别为第一输出端、第二输出端、第三输出端、第四输出端及第五输出端；所述两个反馈输出端分别为第一反馈输入端及第二反馈输入端；所述两个电源端分别为高电平电源端及低电平电源端；
像电路阵列：包括若干个如权利要求9所述的像素驱动电路，每一个像素驱动电路与对应的栅极驱动电路的第二输出端、第三输出端及第四输出端连接。
进一步：
第一级栅极驱动电路的输入信号由外围提供，此后每一级栅极驱动电路的第一输出端信号为下一级栅极驱动电路的输入信号，第二输出端信号为该行像素电路的扫描信号；所述每一级栅极驱动电路的第一反馈输入端连接下一级栅极驱动电路的第五输出端；所述每一级栅极驱动电路的第二反馈输入端连接下一级栅极驱动电路的第一输出端；所述每一级栅极驱动电路的第二输出端、第三输出端及第四输出端分别与像素电路扫描信号输入端、斜坡信号输入端及使能信号输入端连接。
与现有技术相比，本发明具有以下优点和有益效果：
1、本发明利用纯N型晶体管或纯P型晶体管实现扫描斜坡SWEEP信号产生模块，针对每一行像素电路提供每一行的斜坡扫描信号的驱动方式。
2、本发明的栅极驱动电路可以对扫描斜坡SWEEP信号产生模块的放电晶体管进行阈值电压补偿，对SWEEP信号进行斜率调整显示，保证放电斜率一致。
3、本发明的有源电致发光显示装置的像素电路的驱动方法能够采用放电式扫描式斜坡的方案，即在每一行的扫描控制信号输入之后随之就输入斜坡信号，能够实现较大的PWM脉宽，发光元件具有充裕的发光时间。
附图说明
图1是本发明有源电致发光显示器的结构示意图；
图2是本发明栅极驱动电路的电路示意图；
图3是本发明像素驱动电路的电路示意图；
图4是本发明图2的驱动时序图；
图5是本发明实施例3的结构示意图；
图6是本发明应用于显示装置的结构示意图；
图7是图6的驱动时序图。
具体实施方式
下面结合实施例，对本发明作进一步地详细说明，但本发明的实施方式不限于此。
实施例1
如图1所示，一种有源电致发光显示器，包括：
栅极集成驱动电路：包括若干级级联的栅极驱动电路，每级栅极驱动电路包括一个输入端VIN，两个时钟控制信号输入端、五个输出端、两个电源端及两个反馈信号输入端。
两个时钟控制信号输入端包括第一时钟控制信号输入端CLK1及第二时钟控制信号输入端CLK2。
五个输出端包括第一输出端COUT(N)、第二输出端OUT(N)、第三输出端SWEEP(N)、第四输出端VBA(N)及第五输出端QB(N)；
两个电源端包括高电平电源端VDD和低电平电源端VSS。
两个反馈信号输入端包括第一反馈输入端QB(N+1)及第二反馈输入端COUT(N+1)。
像电路阵列：包括若干个像素驱动电路，由N×M个像素驱动电路构成，每一个像素驱动电路的控制给信号像素电路所有的控制信号：斜坡扫描信号SWEEP(N)，扫描驱动信号SCAN(N)，发光使能信号VBA(N)都由所述的栅极驱动电路提供，分别与对应的栅极驱动电路的第二输出端、第三输出端及第四输出端连接。
级联的栅极驱动电路的具体连接如下：
第一级栅极驱动电路的输入信号由外围提供，此后每一级栅极驱动电路的第一输出端信号COUT(N)为下一级单元电路的输入端信号VIN，第二输出端信号OUT(N)为该行像电路阵列的扫描信号；所述每一级栅极驱动电路的第一反馈输入端连接下一级电路的第五输出端QB(N+1)；所述每一级栅极驱动电路的第二反馈输入端COUT(N+1)连接下一级栅极驱动电路的第一输出端OUT(N)；所述每一级单元电路的第一输出端COUT(N)为上一级单元电路的第二反馈输入端COUT(N+1)；所述每一级单元电路的第五输出端QB(N)为上一级单元电路的第一反馈输入端QB(N+1)；所述每一级单元电路的第二输出端OUT(N)、第三输出端SWEEP(N)、第四输出端VBA(N)分别连接像素单元电路扫描驱动信号SCAN、斜坡扫描信号SWEEP及发光使能信号VBA。
实施例2
如图2所示，一种栅极驱动电路，可以构成实施例1中栅极集成驱动电路。
所述栅极驱动电路包括：
输入级模块，用于接收输入端信号VIN。
输出级模块，包括用于产生第一输出端COUT(N+1)信号的级联信号单元，用于产生第二输出端OUT(N)信号的脉冲扫描信号单元，用于产生第三输出端SWEEP(N)信号的斜坡信号单元，用于产生第四输出端VBA(N)信号的使能信号单元；
控制模块，包括级联反相器和保持晶体管，用于产生第五输出端信号，控制输出级模块中脉冲扫描信号单元及级联信号单元的下拉开关信号以及上一级栅极驱动电路的第一反馈输入端QB(N+1)信号。
本实施例中，各部分具体构成如下：
所述输入级模块包括第一晶体管T1、第二晶体管T2及第三晶体管T3；第一晶体管T1栅极连接第二晶体管T 2的栅极及第一时钟控制信号输入端CLK1，漏极连接输入端VIN，源极连接第二晶体管T2的漏极及第三晶体管T3的漏极；所述第二晶体管T2的源极连接第八晶体管T8的栅极、第十晶体管T10的栅极、第四晶体管T4的漏极、第十一晶体管T11、第十三晶体管T13的栅极及第一电容C1的第一极板；第三晶体管T3的栅极连接第一电容的第二极板、第十一晶体管T11的源极、第十二晶体管T12的漏极及第一输出端COUT(N)；第三晶体管T3的源极连接第十一晶体管的漏极及第二时钟控制信号输入端CLK2。
所述控制模块包括级联反相器和保持晶体管。
级联反相器由第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10及第二电容C2构成，产生第五输出端QB(N)信号，用于控制输出模块中的级联信号单元和脉冲扫描信号单元下拉开关信号、上一级电路的第一反馈输入端。保持晶体管由第六晶体管T6组成；所述第六晶体管T6的栅极和漏极连接第一时钟控制信号输入端CLK1；第六晶体管T6的源极连接第七晶体管T7的栅极；所述第七晶体管T7的漏极连接高电平电源VDD，源极连接第八晶体管T8的漏极及第九晶体管T9的栅极；所述第八晶体管T8的源极连接低电平电源VSS；所述第九晶体管T9的漏极连接高电平电源VDD，源极连接第十晶体管T10的漏极，第十二晶体管T12、第十四晶体管T14的栅极、第二电容C2的第一极板、上一级电路的第十五晶体管的栅极和漏极及上一级电路的第二十晶体管的栅极，产生第五输出端QB(N)信号。所述第十晶体管T10的源极连接低电平电源VSS；所述第二电容C2的第二极板连接低电平电源VSS。
所述输出级模块，包括用于产生第一输出端信号的级联信号单元，用于产生第二输出端信号的脉冲扫描信号单元，用于产生第三输出端信号的斜坡信号单元，用于产生第四输出端信号的使能信号单元。
级联信号单元产生第一输出端COUT(N)连接下一级电路的输入信号端VIN、上一级电路的第二反馈输入端COUT(N+1)，包括斜坡信号单元的输入信号及上一级输入模块的复位信号；脉冲扫描信号单元产生第二输出端OUT(N)用于像素电路SCAN(N)信号，使能信号单元及斜坡信号单元的控制信号；斜坡信号单元产生第三输出端SWEEP(N)信号用于提供给像电路阵列SWEEP(N)信号，实现PWM驱动；使能信号产生第四输出端VBA(N)用于控制像电路阵列发光使能开关VBA(N)信号。
所述级联信号单元包括第十一晶体管T11、第十二晶体管T12、第一电容C1；所述第十一晶体管T11的栅极与第一电容C1的第一极板及第二晶体管T2的源极连接；第一电容C1的第二极板、第十二晶体管T12的漏极及第十一晶体管T11的源极分别与第一输出端连接，第十一晶体管T11的漏极与第二时钟控制信号CLK2连接，第十二晶体管T12的栅极与第二电容C2的第一极板连接，第十二晶体管T12的源极与低电平电源VSS连接。
所述脉冲扫描信号单元包括第十三晶体管T13、第十四晶体管T14；所述第十三晶体管T13的漏极连接第二时钟控制信号输入端CLK2，源极连接第十六晶体管T16、第十七晶体管T17和第十八晶体管T18的栅极及像素电路的第一晶体管的栅极；所述第十四晶体管T14的源极连接低电平电源VSS。
所述斜坡信号单元包含第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20、第三电容C3、第四电容C4及第五电容C5；所述第十七晶体管T17漏极连接高电平电源VDD，源极连接第十八晶体管T18的漏极、第十九晶体管T19的栅极、第三电容C3的第一极板及第四电容C4的第一极板；所述第十八晶体管T18源极连接第十九晶体管T19的漏极、第五电容C5的第一极板及像素电路第一电容的第二极板；所述第十九晶体管的源极连接第二十晶体的漏极及第四电容第二极板；所述第二十晶体管栅极连接第一反馈输入端QB(N+1)，下一级电路的第九晶体管的源极、第十晶体管的漏极，第十二、十四晶体管的栅极、第二电容的第一极板；第二十晶体管源极连接低电平电源；所述第三电容的第二极板连接第二反馈输入端信号COUT(N+1)；所述第五电容的第二极板连接低电平电源VSS。其中第十七晶体管、第十八晶体管、及第四电容构成对第十九晶体管的阈值电压补偿单元；第三电容、第四电容构成信号耦合单元；第十九晶体管、第五电容构成放电单元及第二十晶体管构成斜坡信号放电单元。
所述使能信号单元包含第十五晶体管T15及第十六晶体管T16；所述第十五晶体管T15的栅极和漏极连接第一反馈输入端QB(N+1)，源极连接第十六晶体管和第四输出端VBA(N)；所述第十六晶体T16源极连接低电平电位VSS。
图4为栅极驱动电路的时序图，其工作过程如下：
(1)输入阶段：第一时钟控制信号输入端CLK1给高电平，输入端信号VIN经过第一、第二晶体管把电荷存储在第一电容的第一极板。第十一、十三晶体管导通，第一输出端COUT(N)、第二输出端OUT(N)、第三输出端SWEEP(N)、第四输出端VBA(N)、第五输出端QB(N)输出低电平。
(2)输出阶段：第一时钟控制信号输入端CLK1变低电平，第二时钟控制信号输入端CLK2给高电平，第一输出端COUT(N)、第二输出端OUT(N)输出高电平；第十六晶体管导通，第四输出端VBA(N)输出低电平；第十七、十八晶体管导通，第十九晶体管的栅极和第三输出端SWEEP(N)被充电到高电平，同时第十九晶体管的源极经过第十八、十九晶体管充电至十九晶体管截止，即第十九晶体管的栅极与源极电压差为VTH，即为阈值电压锁存阶段。
(3)第二反馈输入端COUT(N+1)反馈阶段：输入端VIN为低电平，第一时钟控制信号输入端CLK1变高电平，第二时钟控制信号输入端CLK2给低电平，第一输出端COUT(N)、第二输出端OUT(N)输出低电平、第三输出端SWEEP输出高电平；下一级电路的第一输出端COUT(N)输出高电平，第十九晶体管的栅极经过第三、第四电容耦合作用，电压为本级电路第十五晶体管导通，第四输出端VBA输出低电平。
(4)第一反馈输入端QB(N+1)反馈阶段：第一时钟控制信号输入端CLK1变高电平，第二时钟控制信号输入端CLK2给低电平，QB1为高电平，VBA输出高电平，第二十晶体管导通，第五电容电荷经过第十九晶体管与二十晶体管线性放电，放电电流为：
其中，放电电流大小可以调节第三与第四电容值的比例。
实施例3
如图3所示，一种像素驱动电路，包括：
发光元件、第一像素晶体管T1P、第二像素晶体管T2P、第三像素晶体管T3P、第四像素晶体管T4P、第五像素晶体管T5P、第六像素晶体管T6P、第七像素晶体管T7P、第八像素晶体管T8P、第九像素晶体管T9P及第一像素电容C1P；
所述第一像素晶体管T1P的栅极连接扫描驱动信号SCAN，第一像素晶体管的漏极连接数据信号DATA，第一像素晶体管的源极连接第一像素电容第一极板、第二像素晶体管、第三像素晶体管和第四像素晶体管的栅极，连接点为A点；
所述第二像素晶体管T2P的漏极连接第三像素晶体管T3P的源极及第六像素晶体管T6P的栅极；所述第三像素晶体管的栅极和漏极连接第六像素晶体管及第七像素晶体管的漏极，发光元件的阳极连接高电平电源VDD；
所述第四像素晶体管的漏极连接第六像素晶体管的源极及第七像素晶体管、第八像素晶体管的栅极，连接点为B点，所述第四像素晶体管的源极连接第五像素晶体管的漏极及第七像素晶体管的源极；所述第五像素晶体管的源极连接低电平电位；所述第八像素晶体管的漏极连接发光元件的阴极，第八像素晶体管源极连接第九像素晶体管的漏极；所述第九像素晶体管的栅极连接使能信号端VBA，源极连接低电平电位VSS；第一像素电容的第二极板连接斜坡信号端SWEEP。
所述像素电路的工作过程如下：
(1)数据写入阶段，第N行栅极扫描控制线给高电平，像素电路第一输入端即扫描驱动信号SCAN(N)为高电平，第一像素晶体管导通，数据电压通过第一像素晶体管存储到第一像素电容的第一极板，数据电压小于晶体管的阈值电压，此时第二、第四、第五像素晶体管关闭；像素电路的第二输入端即斜坡扫描信号SWEEP(N)、第三输入端即发光使能信号VBA(N)为低电平。
(2)发光阶段：像素电路的第一输入端SCAN(N)变低电平，第二输入端SWEEP(N)先变高电平，在第一电容C1的耦合作用下，A点电位被耦合至晶体管的阈值电压VTH以上，因此输出节点B点电位变为低电平状态，第八晶体管截止。第三输入端VBA(N)变为高电平，SWEEP(N)信号开始线性降低，A点电位也相应逐渐降低，当降低至晶体管的阈值电压时，B点电位升高。此时，第八晶体管导通，发光元件发光。在发光阶段，发光元件是先关断后发光的工作模式实现PWM驱动。
本发明的栅极驱动电路输出三种不同类型的波形，其中斜坡信号模块采用了放电的方式，同时对斜坡信号模块的放电薄膜晶体管进行阈值电压补偿，保持每一行像素阵列的斜坡信号线性度和放电斜率；由所述栅极驱动电路驱动的像素阵列，每一行的斜坡信号在下一级级联信号的反馈下，开始向该行像素提供，实现像素阵列行PWM驱动，能够提供较大的PWM脉冲宽度裕度。
实施例3
如图5所示，与实施例2不同的是，控制模块还包括第二十一晶体管T21及第二十二晶体管T22，采用了反馈的连接方式，为栅极驱动电路的Q点和QB点的电位在非输出阶段更加稳定保持状态，提高电路稳定性，提高电路的可靠性。
所述控制模块，包括级联反相器和保持晶体管；级联反相器由第七晶体管、第八晶体管、第九晶体管、第十晶体管及第二电容组成，产生QB(N)信号，用于控制输出模块中的级联信号模块和脉冲扫描信号模块下拉开关信号、上一级电路的第一反馈端。保持晶体管由第六晶体管、第二十一及二十二晶体管组成；所述第六晶体管的栅极连接第二十一晶体管的漏极，第二十二晶体管的栅极以及QB点；第六晶体管的漏极高电平电源VDD；第六晶体管的源极连接第七晶体管的栅极；所述第七晶体管的漏极连接高电平电源VDD，源极连接第八晶体管的漏极及第九晶体管的栅极；所述第八晶体管的源极连接低电平电源VSS；所述第九晶体管的漏极连接高电平电源VDD，源极连接第十晶体管的漏极，第十二、十四晶体管的栅极、第二电容的第一极板、上一级电路的第十五晶体管的栅极和漏极及上一级电路的第二十晶体管的栅极，产生第五输出端QB(N)信号。所述第十晶体管的源极连接低电平电源VSS；所述第二电容的第二极板连接低电平电源VSS。
其驱动时序图及驱动方法与实施例2相同。
实施例4
如图6所示，本实施例3是有源电致发光显示器的显示装置的是一般系统结构图。该设备由像电路阵列Pixel Array、栅极扫描驱动器Gate Driver、数据信号驱动器DataSignal、时序控制器T-CON、同步信号驱动器STVD、电源驱动模块Power Module。栅极扫描驱动器Gate Driver输入端连接同步信号驱动器STVD输出的VIN、CLK1和CLK2信号，电源驱动模块Power Module的VDD和VSS；每一级输出端连接每一行像电路阵列SCAN(N)、SWEEP(N)和VBA(N)。栅极扫描驱动器具体是栅极集成驱动电路。像电路阵列每一列连接数据信号驱动器Data Signal输出的Data信号。像电路阵列电源有电源驱动模块Power Module提供，连接VDD和VSS。每一级的栅极扫描驱动器Gate Driver的COUT(N)信号连接下一级电路的VIN端，每一级的COUT(N)和QB(N)信号连接上一级电路的COUT(N)和QB(N)端作为扫描斜坡模块补偿驱动信号。像电路阵列通过栅极扫描驱动器Gate Driver输出的OUT(N)、SWEEP(N)和VBA(N)信号，实现了反相器控制的PWM信号驱动，本显示装置不需要外部提供任何控制信号，仅由栅极扫描驱动器Gate Driver为像电路阵列提供控制信号，实现了对每一行像素电路提供每一行的斜坡扫描信号，克服全局斜坡扫描的问题，保证发光时间。栅极驱动电路的内部扫描斜坡信号产生模块具有补偿功能，工作时，对放电模块的晶体管进行阈值电压补偿，能对SWEEP信号进行斜率调整，保证每一行SWEEP(N)信号线性放电斜率一致，提高低灰阶显示情况下的色彩及亮度均匀性。
图7是是实施例3具体工作过程的时序图。VIN是初始信号，CLK1和CLK2是周期一致，相位相差180°的时钟信号，由STVD模块提供。栅极集成驱动电路在这些控制信号控制下，依次每行对像电路阵列输出OUT(N)，SWEEP(N)和VBA(N)信号，同时Data信号根据每行像素电路的导通情况，输出对应的视频数据信号。具体操作步骤如下：
(1)初始信号VIN输入阶段，第一级栅极集成驱动电路在CLK1高电平，VIN信号写入第一级栅极集成驱动电路内部，CLK2低电平，因此整个栅极集成驱动电路输出低电平。
(2)OUT(1)输出阶段，当CLK1变成低电平，CLK2变成高电平，第一级栅极集成驱动电路OUT(1)输出高电平，级联信号COUT(1)信号为高电平，VBA(1)输出低电平，SWEEP(1)信号充电至高电平。此时第一行像素电路由于OUT(1)高电平，把第一行的数据信号Data(1)～Data(M)写入像素电路内部。由于VBA信号低电平，第一行像素没有发光。同时第二级栅极集成驱动电路处于级联信号输入阶段。
(3)级联信号反馈阶段，当CLK1变成低电平，CLK2变成高电平，第二级栅极集成驱动电路OUT(2)输出高电平，级联信号COUT(2)信号为高电平，VBA(2)输出低电平，SWEEP(2)信号充电至高电平，此时第二行像素电路由于OUT(2)高电平，把第二行的数据信号Data(1)～Data(M)写入像素电路内部。由于VBA(2)信号低电平，第二行像素没有发光。同时级联信号COUT(2)信号作为第三级输入信号，也作为第一级的反馈信号，第一级的SWEEP(1)信号保持高电平，VBA(1)保持低电平。
(4)QB信号反馈阶段，第三级栅极集成驱动电路OUT(3)输出高电平，级联信号COUT(3)信号为高电平，VBA(3)输出低电平，SWEEP(3)信号充电至高电平。第二级栅极集成驱动电路SWEEP(2)信号保持高电平，VBA(2)保持低电平。此时第二级的QB信号反馈到第一级，第一级的SWEEP(1)信号开始按照设定的斜率，从高电平向低电平线性放电，电压线性下降，同时VBA(1)变成高电平，第一行像电路阵列发光。
按同样的工作流程，每一级的栅极驱动电路与像电路阵列依次工作发光，实现了整个显示装置的显示。第四阶段的放电斜率可以通过调节栅极驱动电路内部电容C3与C4的比例设定。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：
输入级模块，用于接收输入端信号；
输出级模块，包括用于产生第一输出端信号的级联信号单元，用于产生第二输出端信号的脉冲扫描信号单元，用于产生第三输出端信号的斜坡信号单元，用于产生第四输出端信号的使能信号单元；
控制模块，包括级联反相器和保持晶体管，用于产生第五输出端信号，控制输出级模块中脉冲扫描信号单元及级联信号单元的下拉开关信号以及上一级栅极驱动电路的第一反馈输入端信号；
所述输入级模块包括第一晶体管、第二晶体管及第三晶体管；
所述级联反相器包括第七晶体管、第八晶体管、第九晶体管、第十晶体管及第二电容；
所述保持晶体管包括第六晶体管；
具体连接为：
第一晶体管栅极连接第二晶体管的栅极及第一时钟控制信号输入端，第一晶体管的漏极连接输入端，第一晶体管的源极连接第二晶体管的漏极及第三晶体管的漏极；所述第二晶体管的源极连接第八晶体管的栅极及第十晶体管的栅极，第三晶体管的栅极连接第一输出端；第三晶体管的源极连接第二时钟控制信号输入端；
所述第六晶体管的栅极和漏极连接第一时钟控制信号输入端；第六晶体管的源极连接第七晶体管的栅极；所述第七晶体管的漏极连接高电平电源，第七晶体管的源极连接第八晶体管的漏极及第九晶体管的栅极；所述第八晶体管的源极连接低电平电源；所述第九晶体管的漏极连接高电平电源，源极连接第十晶体管的漏极，第二电容的第一极板与第五输出端连接，所述第十晶体管的源极连接低电平电源；所述第二电容的第二极板连接低电平电源；
所述级联信号单元包括第十一晶体管、第十二晶体管及第一电容；所述第十一晶体管的栅极与第一电容的第一极板及第二晶体管的源极连接；第一电容的第二极板、第十二晶体管的漏极及第十一晶体管的源极分别与第一输出端连接，第十一晶体管的漏极与第二时钟控制信号输入端连接，第十二晶体管的栅极与第二电容的第一极板连接，第十二晶体管的源极与低电平电源连接；
所述脉冲扫描信号单元包括第十三晶体管及第十四晶体管；
所述斜坡信号单元包括包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第三电容、第四电容及第五电容；
所述使能信号单元包括第十五晶体管及第十六晶体管；
具体连接方式为：
所述第十三晶体管的漏极连接第二时钟控制信号输入端，其源极连接第十四晶体管的漏极、第十六晶体管栅极、第十七晶体管栅极和第十八晶体管的栅极，所述第十四晶体管的源极连接低电平电源；
所述第十七晶体管漏极连接高电平电源，其源极连接第十八晶体管的漏极、第十九晶体管的栅极、第三电容的第一极板及第四电容的第一极板；所述第十八晶体管源极连接第十九晶体管的漏极、第五电容的第一极板；所述第十九晶体管的源极连接第二十晶体的漏极及第四电容第二极板；所述第二十晶体管栅极连接第一反馈端；第二十晶体管源极连接低电平电源；所述第三电容的第二极板连接第二反馈输入端信号；所述第五电容的第二极板连接低电平电源。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
第十七晶体管、第十八晶体管及第四电容构成对第十九晶体管的阈值电压补偿单元；
第三电容、第四电容构成信号耦合单元；第十九晶体管、第五电容构成放电模块及第二十晶体管构成斜坡信号放电单元。
3.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述控制模块还包括第二十一晶体管及第二十二晶体管，所述第二十二晶体管的栅极与第二十一晶体管的漏极连接，第二十一晶体管的源极连接高电平电源，第二十一晶体管的栅极连接第二反馈输入端，第二十二晶体管的漏极连接低电平电源，源极连接第二晶体管的源极，第六晶体管的漏极连接高电平电源VDD，栅极连接第五输出端，源极连接第七晶体管的栅极。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述斜坡信号单元为N型晶体管、P型晶体管或N型、P型混合集成的晶体管。
5.一种如权利要求1-4任一项所述的栅极驱动电路的驱动方法，其特征在于，包括：
输入阶段：第一时钟控制信号输入端给高电平，输入端信号经过第一、第二晶体管把电荷存储在第一电容的第一极板，第十一、十三晶体管导通，第一输出端、第二输出端、第三输出端、第四输出端及第五输出端输出低电平；
输出阶段：第一时钟控制信号输入端变低电平，第二时钟控制信号输入端给高电平，第一输出端、第二输出端输出高电平；第十六晶体管导通，第四输出端输出低电平；第十七晶体管、第十八晶体管导通，第十九晶体管的栅极和第三输出端被充电到高电平，同时第十九晶体管的源极经过第十八晶体管、第十九晶体管充电至十九晶体管截止，即第十九晶体管的栅极与源极电压差为VTH，即为阈值电压锁存阶段；
第二反馈端反馈阶段：输入端信号为电平，第一时钟控制信号输入端变高电平，第二时钟控制信号输入端给低电平，第一输出端、第二输出端输出低电平、第三输出端输出高电平；下一级电路的第一输出端输出高电平，第十九晶体管的栅极经过第三、第四电容耦合作用，电压为；
本级电路第十五晶体管导通，第四输出端输出高电平；
第一反馈端反馈阶段：第一时钟控制信号输入端变高电平，第二时钟控制信号输入端给低电平，第一反馈输入端输入高电平，第二十晶体管导通，第五电容电荷经过第十九晶体管与二十晶体管线性放电。
6.根据权利要求5所述的驱动方法，其特征在于，通过调整第三电容与第四电容的比例控制放电电流的大小。
7.一种像素驱动电路，其特征在于，包括：
发光元件、第一像素晶体管、第二像素晶体管、第三像素晶体管、第四像素晶体管、第五像素晶体管、第六像素晶体管、第七像素晶体管、第八像素晶体管、第九像素晶体管及第一像素电容；
所述第一像素晶体管的栅极连接扫描驱动信号，第一像素晶体管的漏极连接数据信号，第一像素晶体管的源极连接第一像素电容第一极板、第二像素晶体管、第三像素晶体管和第四像素晶体管的栅极，连接点为A点；
所述第二像素晶体管的漏极连接第三像素晶体管的源极及第六像素晶体管的栅极；所述第三像素晶体管的栅极和漏极连接第六像素晶体管及第七像素晶体管的漏极，发光元件的阳极连接高电平电源；
所述第四像素晶体管的漏极连接第六像素晶体管的源极及第七像素晶体管、第八像素晶体管的栅极，连接点为B点，所述第四像素晶体管的源极连接第五像素晶体管的漏极及第七像素晶体管的源极；所述第五像素晶体管的源极连接低电平电位；所述第八像素晶体管的漏极连接发光元件的阴极，第八像素晶体管源极连接第九像素晶体管的漏极；所述第九像素晶体管的栅极连接使能信号端，源极连接低电平电位；第一像素电容的第二极板连接斜坡信号端。
8.一种如权利要求7所述的像素驱动电路的驱动方法，其特征在于，包括：
数据写入阶段：栅极扫描控制线给高电平，像素电路的扫描驱动信号为高电平，第一像素晶体管导通，数据电压通过第一像素晶体管存储到第一像素电容的第一极板，数据电压小于晶体管的阈值电压，此时第二、第四、第五像素晶体管关闭；像素电路的斜坡扫描信号、使能信号为低电平；
发光阶段：像素电路的扫描驱动信号变低电平，斜坡扫描信号先变高电平，在第一像素电容的耦合作用下，A 点电位被耦合至晶体管的阈值电压 VTH以上，因此输出节点 B 点电位变为低电平状态，第八晶体管截止，使能信号变为高电平，斜坡扫描信号开始线性降低，A点电位也相应逐渐降低，当降低至晶体管的阈值电压时，B 点电位升高，此时，第八晶体管导通，发光元件发光，在发光阶段，发光元件是先关断后发光的工作模式实现PWM驱动。
9.一种有源电致发光显示器，其特征在于，包括：
栅极集成驱动电路：包括若干级级联的如权利要求1-4任一项所述的栅极驱动电路，每级栅极驱动电路包括一个输入端、两个时钟控制信号输入端、五个输出端、两个电源端及两个反馈信号输入端；所述五个输出端分别为第一输出端、第二输出端、第三输出端、第四输出端及第五输出端；所述两个反馈信号输入端分别为第一反馈输入端及第二反馈输入端；所述两个电源端分别为高电平电源端及低电平电源端；
像电路阵列：包括若干个如权利要求7所述的像素驱动电路，每一个像素驱动电路与对应的栅极驱动电路的第二输出端、第三输出端及第四输出端连接。
10.根据权利要求9所述的有源电致发光显示器，其特征在于，
第一级栅极驱动电路的输入信号由外围提供，此后每一级栅极驱动电路的第一输出端信号为下一级栅极驱动电路的输入信号，第二输出端信号为该行像素电路的扫描信号；所述每一级栅极驱动电路的第一反馈输入端连接下一级栅极驱动电路的第五输出端；所述每一级栅极驱动电路的第二反馈输入端连接下一级栅极驱动电路的第一输出端；所述每一级栅极驱动电路的第二输出端、第三输出端及第四输出端分别与像素电路扫描信号输入端、斜坡信号输入端及使能信号输入端连接。
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