CN113112955B - 像素电路及其驱动方法、显示基板、显示装置 - Google Patents

像素电路及其驱动方法、显示基板、显示装置 Download PDF

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Abstract

本公开提供了一种像素电路，包括：第一重置子电路、数据写入及补偿子电路、发光控制子电路和驱动晶体管，像素电路配置有第一控制信号线、第二控制信号线和发光控制信号线，分别提供第一控制信号、第二控制信号和发光控制信号；第一重置子电路响应于处于第一电平状态的第一控制信号的控制，将第一重置电压写入至驱动晶体管的控制极；数据写入及补偿子电路响应于处于第二电平状态的第二控制信号的控制，将数据电压写入至驱动晶体管的第一极，以及响应于处于第二电平状态的发光控制信号的控制，将数据补偿电压写入至驱动晶体管的控制极；发光控制子电路响应于处于第一电平状态的发光控制信号的控制，将第一工作电压写入至驱动晶体管的第一极。

Description

像素电路及其驱动方法、显示基板、显示装置
技术领域
本发明涉及显示领域，特别涉及一种像素电路及其驱动方法、显示基板、显示装置。
背景技术
一般而言，显示面板的显示区域内设置有多类控制信号线，不同控制信号线内所加载信号的波形不同。针对每一类控制信号线，均会在显示面板的周边区域配置一个对应的驱动电路(Drive Circuit)。
目前，像素电路在工作过程中一般会经历重置阶段、数据写入及补偿阶段和发光阶段；在相关技术中，为控制各工作阶段的进行，像素电路一般至少配置有重置控制信号线、栅线和发光控制信号线3类不同的控制信号线，且重置控制信号线、栅线和发光控制信号线内分别所加载的重置控制信号、栅扫描信号和发光控制信号中任意两者的波形都不同。故，在周边区域至少配置有3个独立的驱动电路以分别为重置控制信号线、栅线和发光控制信号线提供信号。
另外，随着像素电路内部功能的增多，像素电路所配置的控制信号线类别增多，周边区域域所需设置的驱动电路个数相应增多，不利于窄边框的实现。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种像素电路及其驱动方法、显示基板、显示装置。
第一方面，本公开实施例提供了一种像素电路，包括：第一重置子电路、数据写入及补偿子电路、发光控制子电路和驱动晶体管，所述像素电路配置有第一控制信号线、第二控制信号线和发光控制信号线，所述第一控制信号线用于提供第一控制信号，所述第二控制信号线用于提供第二控制信号，所述发光控制信号线用于提供发光控制信号，所述第一控制信号与所述第二控制信号的波形相同且所述第二控制信号滞后于所述第一控制控制信号；
所述第一重置子电路，与第一重置电压端、所述驱动晶体管的控制极和所述第一控制信号线耦接，配置为响应于处于第一电平状态的所述第一控制信号的控制，将所述第一重置电压端提供的第一重置电压写入至所述驱动晶体管的控制极；
所述数据写入及补偿子电路，与数据线、所述驱动晶体管的第一极、所述驱动晶体管的第二极、所述驱动晶体管的控制极、所述第二控制信号线和所述发光控制信号线耦接，配置为响应于处于第二电平状态的所述第二控制信号的控制，将所述数据线提供的数据电压写入至所述驱动晶体管的第一极，以及响应于处于第二电平状态的所述发光控制信号的控制，将数据补偿电压写入至所述驱动晶体管的控制极，所述数据补充电压等于所述数据电压与所述驱动晶体管的阈值电压之和；
所述发光控制子电路，与第一工作电压端、所述驱动晶体管的第一极和所述发光控制信号线耦接，配置为响应于处于第一电平状态的所述发光控制信号的控制，将所述第一工作电压端提供的第一工作电压写入至所述驱动晶体管的第一极；
所述驱动晶体管的第二极与发光器件的第一端耦接，所述驱动晶体管配置为响应于所述数据补偿电压的控制，输出相应的驱动电流。
在一些实施例中，第一重置子电路包括第一晶体管，所述数据写入及补偿子电路包括第二晶体管和第三晶体管，所述发光控制子电路包括第四晶体管；
所述第一晶体管的控制极与所述第一控制信号线耦接，所述第一晶体管的第一极与所述驱动晶体管的控制极耦接，所述第一晶体管的第二极与所述第一重置电压端耦接；
所述第二晶体管的控制极与所述发光控制信号线耦接，所述第二晶体管的第一极与所述驱动晶体管的控制极耦接，所述第一晶体管的第二极与所述驱动晶体管的第二极耦接；
所述第三晶体管的控制极与所述第二控制信号线耦接，所述第三晶体管的第一极与所述驱动晶体管的第一极耦接，所述第三晶体管的第二极与所述数据线耦接；
所述第四晶体管的控制极与所述发光控制信号线耦接，所述第四晶体管的第一极与所述第一工作电压端耦接，所述第四晶体管的第二极与所述驱动晶体管的第一极耦接。
在一些实施例中，所述第一电平状态为低电平状态，所述第二电平状态为高电平状态；
所述第一晶体管为N型晶体管，所述第二晶体管为N型晶体管，所述第三晶体管为N型晶体管，所述第四晶体管为P型晶体管，所述驱动晶体管为P型晶体管。
在一些实施例中，像素电路还包括：存储电容；
所述存储电容的第一端与所述驱动晶体管的控制极耦接，所述存储电容的第二端与第一工作电压端耦接。
在一些实施例中，像素电路还包括：
防误发光子电路，设置于所述驱动晶体管的第二极与所述发光器件的第一端之间且与所述第二控制信号线耦接，配置为响应于处于第一电平状态的所述第二控制信号的控制实现所述驱动晶体管的第二极与所述发光器件的第一端之间通路，以及响应于处于第二电平状态的所述第二控制信号的控制实现所述驱动晶体管的第二极与所述发光器件的第一端之间断路。
在一些实施例中，所述防误发光子电路包括：第五晶体管；
所述第五晶体管的控制极与所述第二控制信号线耦接，所述第五晶体管的第一极与所述驱动晶体管的第二极耦接，所述第五晶体管的第二极与所述发光器件的第一端耦接。
在一些实施例中，所述第一电平状态为低电平状态，所述第二电平状态为高电平状态；
所述第五晶体管为P型晶体管。
在一些实施例中，像素电路还包括：
第二重置子电路，与第二重置电压端、所述发光器件的第一端和发光控制信号线耦接，配置为响应于处于第二电平状态的所述发光控制信号的控制，将所述第二重置电压端提供的第二重置电压写入至所述发光器件的第一端。
在一些实施例中，所述第二重置子电路包括：第六晶体管；
所述第六晶体管的控制极与所述发光控制信号线耦接，所述第六晶体管的第一极与所述发光器件的第一端耦接，所述第六晶体管的第二极与所述第二重置电压端耦接。
在一些实施例中，所述第一电平状态为低电平状态，所述第二电平状态为高电平状态；
所述第六晶体管为N型晶体管。
在一些实施例中，所述第二重置电压大于或等于第一重置电压。
第二方面，本公开实施例还提供了一种显示基板，包括：如第一方面中所提供的所述像素电路。
在一些实施例中，所述显示基板包括显示区域，所述显示区域包括多条栅线、多条数据线、多条发光控制信号线以及由多条所述栅线和多条所述数据线限定出的多个像素单元，每个像素单元对应一条栅线、一条数据线和一条发光控制信号线，所述像素单元包括所述像素电路和所述发光器件；
所述像素电路所配置的第二控制信号线，为所述像素电路所属像素单元所对应栅线；
所述像素电路所配置第一控制信号线，为所述像素电路所属像素单元所对应栅线的前一条栅线。
在一些实施例中，所述显示基板还包括周边区域，所述周边区域包括：栅极驱动电路和发光控制驱动电路；
所述栅极驱动电路配置有能够依次输出栅扫描信号的多个第一信号输出端，所述第一信号输出端与所述栅线一一对应，所述第一信号输出端与对应的所述栅线耦接；
所述发光控制驱动电路配置有能够依次输出发光控制信号的多个第二信号输出端，所述第二信号输出端与所述发光控制信号线一一对应，所述第二信号输出端与对应的所述发光控制信号线耦接。
第三方面，本公开实施例还提供了一种显示装置，包括：如第二方面中提供的所述显示基板。
第四方面，本公开实施例还提供了一种像素驱动方法，基于上述第一方面提供的像素电路，所述像素驱动方法包括：
所述第一重置子电路响应于处于第一电平状态的所述第一控制信号的控制，将所述第一重置电压端提供的第一重置电压写入至所述驱动晶体管的控制极；
所述数据写入及补偿子电路响应于处于第二电平状态的所述第二控制信号的控制，将所述数据线提供的数据电压写入至所述驱动晶体管的第一极，以及响应于处于第二电平状态的所述发光控制信号的控制，将数据补偿电压写入至所述驱动晶体管的控制极，所述数据补充电压等于所述数据电压与所述驱动晶体管的阈值电压之和；
所述发光控制子电路响应于处于第一电平状态的所述发光控制信号的控制，将所述第一工作电压端提供的第一工作电压写入至所述驱动晶体管的第一极；所述驱动晶体管配置为响应于所述数据补偿电压的控制，输出相应的驱动电流。
附图说明
图1为本公开实施例提供的一种像素电路的电路结构示意图；
图2为本公开实施例提供的另一种像素电路的电路结构示意图；
图3本公开实施例中像素电路的一种工作时序图；
图4为本公开实施例提供的又一种像素电路的电路结构示意图；
图5为本公开实施例提供的再一种像素电路的电路结构示意图；
图6为本公开实施例提供的一种显示基板的结构示意图；
图7为本公开实施例中驱动电路内一级移位寄存器的一种电路结构示意图；
图8为图7所示移位寄存器的一种工作时序图；
图9为图7所示移位寄存器的另一种工作时序图；
图10A为本公开实施例中栅极驱动电路内第一级移位寄存器的一种电路结构示意图；
图10B为图10A所示第一移位寄存器的一种工作时序图；
图11A为本公开实施例中发光控制驱动电路内的第二级移位寄存器的一种电路结构示意图；
图11B为图11A所示第二移位寄存器的一种工作时序图；
图12为本公开实施例提供的一种像素驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种像素电路及其驱动方法、显示基板、显示装置进行详细描述。
在下文中将参考附图更充分地描述示例实施例，但是示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
需要说明的是，在本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。
另外，任意控制信号均存在两种电平状态：高电平状态和低电平状态，本公开实施例中的第一电平状态和第二电平状态中之一为高电平状态，另一为低电平状态。N型晶体管响应于高电平状态的控制信号的控制而导通，响应于低电平状态的控制信号而截止；P型晶体管响应于低电平状态的控制信号的控制而导通，响应于高电平状态的控制信号而截止。
图1为本公开实施例提供的一种像素电路的电路结构示意图，如图1所示，该像素电路包括：第一重置子电路1、数据写入及补偿子电路2、发光控制子电路3和驱动晶体管DTFT，像素电路配置有第一控制信号线SC1、第二控制信号线SC2和发光控制信号线EM，第一控制信号线SC1用于提供第一控制信号，第二控制信号线SC2用于提供第二控制信号，发光控制信号线EM用于提供发光控制信号。
其中，第一控制信号与第二控制信号的波形相同且第二控制信号滞后于第一控制控制信号；即，第一控制信号线SC1和第二控制信号线SC2为同一类控制信号线，第一控制信号和第二控制信号可以由同一驱动电路的不同信号输出端所提供。
第一重置子电路1，与第一重置电压端、驱动晶体管DTFT的控制极和第一控制信号线SC1耦接，配置为响应于处于第一电平状态的第一控制信号的控制，将第一重置电压端提供的第一重置电压写入至驱动晶体管DTFT的控制极。
数据写入及补偿子电路2，与DATA、驱动晶体管DTFT的第一极、驱动晶体管DTFT的第二极、驱动晶体管DTFT的控制极、第二控制信号线SC2和发光控制信号线EM耦接，配置为响应于处于第二电平状态的第二控制信号的控制，将DATA提供的数据电压写入至驱动晶体管DTFT的第一极，以及响应于处于第二电平状态的发光控制信号的控制，将数据补偿电压写入至驱动晶体管DTFT的控制极，数据补充电压等于数据电压与驱动晶体管DTFT的阈值电压之和。
发光控制子电路3，与第一工作电压端、驱动晶体管DTFT的第一极和发光控制信号线EM耦接，配置为响应于处于第一电平状态的发光控制信号的控制，将第一工作电压端提供的第一工作电压写入至驱动晶体管DTFT的第一极。
驱动晶体管DTFT的第二极与发光器件OLED的第一端耦接，驱动晶体管DTFT配置为响应于数据补偿电压的控制，输出相应的驱动电流。
发光器件OLED的第二端与第二工作电压端耦接。本公开中的发光器件是指包括有机发光二极管(Organic Light Emitting Diode，简称OLED)、发光二极管(Light EmittingDiode，简称LED)等电流驱动型的发光元件，本公开实施例中将以发光器件为OLED为例进行示例性描述，其中发光器件OLED的第一端和第二端分别是指阳极端和阴极端。
在本公开实施例中，整个像素电路配置仅需配置两类控制信号线，其中一类控制信号线包括第一控制信号线SC1和第二控制信号线SC2，另一类控制信号线包括发光控制信号线EM，与现有技术相比，本公开的技术方案可有效减少控制信号线的种类，使得周边区域内所需设置的驱动电路数量减少，有利于窄边框的实现。
在一些实施例中，像素电路还包括：存储电容C，存储电容C的第一端与驱动晶体管DTFT的控制极耦接，存储电容C的第二端与第一工作电压端耦接。存储电容用于发光阶段以维持驱动晶体管DTFT的控制极上所加载电压的稳定性。
图2为本公开实施例提供的另一种像素电路的电路结构示意图，如图2所示，图2所示像素电路为基于图1所示像素电路的一种具体化可选实施方案，其中第一重置子电路1包括第一晶体管T1，数据写入及补偿子电路2包括第二晶体管T2和第三晶体管T3，发光控制子电路3包括第四晶体管T4。
第一晶体管T1的控制极与第一控制信号线SC1耦接，第一晶体管T1的第一极与驱动晶体管DTFT的控制极耦接，第一晶体管T1的第二极与第一重置电压端耦接。
第二晶体管T2的控制极与发光控制信号线EM耦接，第二晶体管T2的第一极与驱动晶体管DTFT的控制极耦接，第一晶体管T1的第二极与驱动晶体管DTFT的第二极耦接。
第三晶体管T3的控制极与第二控制信号线SC2耦接，第三晶体管T3的第一极与驱动晶体管DTFT的第一极耦接，第三晶体管T3的第二极与DATA耦接。
第四晶体管T4的控制极与发光控制信号线EM耦接，第四晶体管T4的第一极与第一工作电压端耦接，第四晶体管T4的第二极与驱动晶体管DTFT的第一极耦接。
下面将结合具体时序来对图2所示像素电路的工作过程进行详细描述。其中，第一电平状态为低电平状态，第二电平状态为高电平状态；第一晶体管T1为N型晶体管，第二晶体管T2为N型晶体管，第三晶体管T3为N型晶体管，第四晶体管T4为P型晶体管，驱动晶体管DTFT为P型晶体管。第一工作电压端提供第一工作电压VDD，第二工作电压提供第二工作电压VSS，第一重置电压端提供第一重置电压Vinit1。
图3本公开实施例中像素电路的一种工作时序图，如图3所示，该像素电路的工作过程包括：重置阶段t1、数据写入及补偿阶段t2和发光阶段t3。第二控制信号与第一控制信号的波形相同，第二控制信号滞后于第一控制控制信号的时长为△t。
在重置阶段t1，第一控制信号线SC1所提供第一控制信号处于高电平状态，第二控制信号线SC2提供的第二控制信号处于低电平状态，发光控制信号线EM提供的发光控制信号处于高电平状态。此时，第一晶体管T1和第二晶体管T2导通，第三晶体管T3和第四晶体管T4均截止。
第一重置电压Vinit1通过第一晶体管T1写入至N1节点，以及通过第一晶体管T1和第二晶体管T2写入至N3节点，以实现对驱动晶体管DTFT的控制极和驱动晶体管DTFT的第二极进行复位处理。
在数据写入及补偿阶段t2，第一控制信号线SC1所提供第一控制信号处于低电平状态，第二控制信号线SC2提供的第二控制信号处于高电平状态，发光控制信号线EM提供的发光控制信号处于高电平状态。此时，第二晶体管T2和第三晶体管T3导通，第一晶体管T1和第四晶体管T4均截止。
DATA提供的数据电压Vdata通过第三晶体管T3写入至N2节点，驱动晶体管DTFT输出电流，该电流通过第二晶体管T2以对N1节点进行充电，当N1节点的电压上升至Vdata+Vth时，驱动晶体管DTFT截止，充电结束。其中，Vth为驱动晶体管DTFT的阈值电压(驱动晶体管DTFT为P型晶体管，Vth取值一般为负值)。此时，驱动晶体管DTFT的控制极电压为数据补偿电压，数据补充电压等于数据电压与驱动晶体管DTFT的阈值电压之和。
在发光阶段t3，第一控制信号线SC1所提供第一控制信号处于低电平状态，第二控制信号线SC2提供的第二控制信号处于低电平状态，发光控制信号线EM提供的发光控制信号处于第电平状态。此时，第四晶体管T4导通，第一晶体管T1、第二晶体管T2和第三晶体管T3均截止。
此时，第一工作电压VDD通过第四晶体管T4写入至节点N2。驱动晶体管DTFT根据节点N1处的电压输出驱动电流I，以驱动发光器件OLED发光。其中，根据驱动晶体管DTFT的饱和驱动电流公式可得：
I＝K*(Vgs-Vth)2
＝K*(Vdata+Vth-VDD-Vth)2
＝K*(Vdata-VDD)2
其中，K为一个常量(大小与驱动晶体管DTFT的电学特性相关)，Vgs为驱动晶体管DTFT的栅源电压。
通过上式可知，驱动晶体管DTFT的驱动电流与数据电压Vdata和第一工作电压VDD相关，而与驱动晶体管DTFT的阈值电压Vth无关，从而可避免流过发光器件OLED的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件OLED的驱动电流的均匀性。另外，基于上述内容可见，本公开实施例所提供的像素电路仅需在两类不同控制信号的控制下进行重置阶段、数据写入及补偿阶段和发光阶段。
图4为本公开实施例提供的又一种像素电路的电路结构示意图，如图4所示，与图1和图2所示像素电路不同，图4所示像素电路不但包括第一重置子电路1、数据写入及补偿子电路2、发光控制子电路3和驱动晶体管DTFT，还包括防误发光子电路4。
其中，防误发光子电路4设置于驱动晶体管DTFT的第二极与发光器件OLED的第一端之间且与第二控制信号线SC2耦接，配置为响应于处于第一电平状态的第二控制信号的控制实现驱动晶体管DTFT的第二极与发光器件OLED的第一端之间通路，以及响应于处于第二电平状态的第二控制信号的控制实现驱动晶体管DTFT的第二极与发光器件OLED的第一端之间断路。在本公开实施例中，通过设置误放光电路，可有效防止驱动晶体管DTFT在数据写入及补偿阶段所输出的电流流至发光器件OLED，以使得发光器件OLED误发光。
进一步地，像素电路还包括：第二重置子电路5，第二重置子电路5与第二重置电压端、发光器件OLED的第一端和发光控制信号线EM耦接，配置为响应于处于第二电平状态的发光控制信号的控制，将第二重置电压端提供的第二重置电压写入至发光器件OLED的第一端。
图5为本公开实施例提供的再一种像素电路的电路结构示意图，如图5所示，图5所示像素电路为基于图4所示像素电路的一种具体化可选实施方案，其中第一重置子电路1、数据写入及补偿子电路2和发光控制子电路3的具体电路结构采用图2中所示。防误发光子电路4包括：第五晶体管T5，第二重置子电路5包括：第六晶体管T6。
第五晶体管T5的控制极与第二控制信号线SC2耦接，第五晶体管T5的第一极与驱动晶体管DTFT的第二极耦接，第五晶体管T5的第二极与发光器件OLED的第一端耦接。
第六晶体管T6的控制极与发光控制信号线EM耦接，第六晶体管T6的第一极与发光器件OLED的第一端耦接，第六晶体管T6的第二极与第二重置电压端耦接。
在一些实施例中，第一晶体管T1为N型晶体管，第二晶体管T2为N型晶体管，第三晶体管T3为N型晶体管，第四晶体管T4为P型晶体管，第五晶体管T5为P型晶体管，第六晶体管T6为N型晶体管，驱动晶体管DTFT为P型晶体管。第一工作电压端提供第一工作电压VDD，第二工作电压提供第二工作电压VSS，第一重置电压端提供第一重置电压Vinit1，第二重置电压端提供第二重置电压Vinit2。
以图5所示像素电路的工作时序采用图3所示工作时序为例。参见图3所示，该像素电路的工作过程包括：重置阶段、数据写入及补偿阶段和发光阶段。第二控制信号与第一控制信号的波形相同，第二控制信号滞后于第一控制控制信号的时长为△t。
在重置阶段，第一控制信号线SC1所提供第一控制信号处于高电平状态，第二控制信号线SC2提供的第二控制信号处于低电平状态，发光控制信号线EM提供的发光控制信号处于高电平状态。此时，第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6导通，第三晶体管T3和第四晶体管T4均截止。
第一重置电压Vinit1通过第一晶体管T1写入至N1节点，以及通过第一晶体管T1和第二晶体管T2写入至N3节点，以实现对驱动晶体管DTFT的控制极和驱动晶体管DTFT的第二极进行复位处理。与此同时，第二重置电压Vinit2通过第六晶体管T6写入至发光器件OLED的第一端，以对发光器件OLED的阳极端进行复位。
在数据写入及补偿阶段，第一控制信号线SC1所提供第一控制信号处于低电平状态，第二控制信号线SC2提供的第二控制信号处于高电平状态，发光控制信号线EM提供的发光控制信号处于高电平状态。此时，第二晶体管T2、第三晶体管T3和第六晶体管T6导通，第一晶体管T1、第四晶体管T4和第五晶体管T5均截止。
DATA提供的数据电压Vdata通过第三晶体管T3写入至N2节点，驱动晶体管DTFT输出电流，该电流通过第二晶体管T2以对N1节点进行充电，当N1节点的电压上升至Vdata+Vth时，驱动晶体管DTFT截止，充电结束。其中，Vth为驱动晶体管DTFT的阈值电压(驱动晶体管DTFT为P型晶体管，Vth取值一般为负值)。此时，驱动晶体管DTFT的控制极电压为数据补偿电压，数据补充电压等于数据电压与驱动晶体管DTFT的阈值电压之和。
与此同时，第二重置电压Vinit2通过第六晶体管T6写入至发光器件OLED的第一端，以持续对发光器件OLED的第一端进行复位，以防止防止第五晶体管T5处的漏电流流至发光器件OLED。
在发光阶段，第一控制信号线SC1所提供第一控制信号处于低电平状态，第二控制信号线SC2提供的第二控制信号处于低电平状态，发光控制信号线EM提供的发光控制信号处于第电平状态。此时，第四晶体管T4和第五晶体管T5均导通，第一晶体管T1、第二晶体管T2、第三晶体管T3和第六晶体管T6均截止。
此时，第一工作电压VDD通过第四晶体管T4写入至节点N2。驱动晶体管DTFT根据节点N1处的电压输出驱动电流I，该驱动电流通过第五晶体管T5流至发光器件OLED，以驱动发光器件OLED发光。其中，根据驱动晶体管DTFT的饱和驱动电流公式可得：
I＝K*(Vgs-Vth)2
＝K*(Vdata+Vth-VDD-Vth)2
＝K*(Vdata-VDD)2
其中，K为一个常量(大小与驱动晶体管DTFT的电学特性相关)，Vgs为驱动晶体管DTFT的栅源电压。
通过上式可知，驱动晶体管DTFT的驱动电流与数据电压Vdata和第一工作电压VDD相关，而与驱动晶体管DTFT的阈值电压Vth无关，从而可避免流过发光器件OLED的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件OLED的驱动电流的均匀性。另外，基于上述内容可见，本公开实施例所提供的像素电路仅需在两类不同控制信号的控制下进行重置阶段、数据写入及补偿阶段和发光阶段。
在一些实施例中，第二重置电压Vinit2大于或等于第一重置电压Vinit1。
在第二重置电压Vinit2等于第一重置电压Vinit1时，第一重置电压端和第二重置电压端可以为同一电压端，有利于减少显示区内的布线数量。
在第二重置电压Vinit2大于第一重置电压Vinit1时，有利于减小发光器件OLED在重置阶段和数据写入及补偿阶段的亮度下降值，可有效降低闪烁(flicker)风险。在上一周期的发光阶段结束之后且在本周期的发光阶段之前(即本周期的重置阶段和数据写入及补偿阶段所处时间段)，发光器件OLED并不会直接突然熄灭了，而是亮度逐渐下降；此时，发光器件OLED对应有一个亮度下降曲线，且发光器件OLED的亮度下降速度与发光器件OLED的第一端所加载电压(即第二重置电压Vinit2)相关，其中第二重置电压Vinit2越大，则发光器件OLED亮度下降越慢；若发光器件OLED在本周期的重置阶段和数据写入及补偿阶段所处时间段内下降亮度过大，则发光器件OLED会存在明显的亮暗差异，即用户会感受到发光器件OLED出现闪烁现象。针对上述技术问题，本公开实施例中通过增大第二重置电压Vinit2的电压值，以使得发光器件OLED在重置阶段和数据写入及补偿阶段所处时间段内下降速度减慢，可有效减小发光器件OLED出现闪烁风险。
需要说明的是，与图1和图2所示像素电路相比，图4和图5所示像素电路中虽然增设了防误发光子电路和第二重置子电路，但是像素电路所配置的控制信号线的种类仍为2种，即没有新增控制信号线。
基于同一发明构思，本公开实施例还提供了一种显示基板。显示基板包括：像素电路，该像素电路采用上述任一实施例所提供的像素电路。对于该像素电路的具体描述，可参见前面实施例中相应内容，此处不再赘述。针对本公开实施例所提供的像素电路，显示基板上仅需配置两个驱动电路。
图6为本公开实施例提供的一种显示基板的结构示意图，如图6所示，该显示基板包括显示区域A，显示区域A包括多条栅线GATE、多条数据线(未示出)、多条发光控制信号线EM以及由多条栅线GATE和多条数据线限定出的多个像素单元，每个像素单元对应一条栅线GATE、一条数据线和一条发光控制信号线EM，像素单元包括像素电路和发光器件。
其中，像素电路所配置的第二控制信号线，为像素电路所属像素单元所对应栅线GATE；像素电路所配置第一控制信号线，为像素电路所属像素单元所对应栅线GATE的前一条栅线GATE。
在一些实施例中，显示基板还包括显示区域B，周边区域B包括：栅极驱动电路DC1和发光控制驱动电路DC2；栅极驱动电路DC1配置有能够依次输出栅扫描信号的多个第一信号输出端OUT1，第一信号输出端OUT1与栅线GATE一一对应，第一信号输出端OUT1与对应的栅线GATE耦接，此时第一控制信号和第二控制信号均为栅扫描信号；发光控制驱动电路DC2配置有能够依次输出发光控制信号的多个第二信号输出端OUT2，第二信号输出端OUT2与发光控制信号线EM一一对应，第二信号输出端OUT2与对应的发光控制信号线EM耦接。
其中，栅极驱动电路DC1和发光控制驱动电路DC2可以采用GOA(Gate Drive OnArray)工艺形成于显示基板上，具体工艺流程此处不进行详细描述
作为一个具体示例，显示区域内设置有N行像素单元、N+1条栅线GATE和N条发光控制信号线EM；针对N+1条栅线GATE，栅极驱动电路DC1配置有N+1个第一信号输出端OUT1；针对N条发光控制信号线EM，发光控制驱动电路DC2配置有N个第二信号输出端OUT2，位于第n行的像素单元与第n+1条的栅线GATE和第n条的发光控制信号线EM均相对应。
此时，位于第n行的像素电路其所配置的第一控制信号线为第n条栅线GATE，其所配置的第二控制信号线为第n+1条栅线GATE，其所配置的发光控制信号线EM为第n条控制信号线。
在一些实施例中，栅极驱动电路DC1包括N+1个级联的第一移位寄存器SR1，每个第一移位寄存器SR1配置有1个第一信号输出端OUT1；发光控制驱动电路DC2包括N个级联的第二移位寄存器SR2，每个第二移位寄存器SR2配置有1个第二信号输出端OUT2。
图7为本公开实施例中驱动电路内一级移位寄存器的一种电路结构示意图，图8为图7所示移位寄存器的一种工作时序图，如图7和图8所示，图7所示移位寄存器为11T4C结构，即包括11个晶体管(第十一晶体管T11～第二十一晶体管T21)和4个电容(第一电容C1～第四电容C4)。
以图7所示移位寄存器内的晶体管均为P型晶体管为例，在采用图8所示工作时序时图7所移位寄存器的工作过程包括如下几个阶段：
第一阶段s1：第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的输入信号处于高电平状态。此时，第十一晶体管T11、第十二晶体管T12和第二十一晶体管T21均导通，第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20均截止。信号输出端Output维持之前的低电平状态。
第二阶段s2：第一时钟信号线CK提供的第一时钟信号处于高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的输入信号处于高电平状态。此时，第十四晶体管T14、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第二十一晶体管T21均导通，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十五晶体管T15、第十九晶体管T19和第二十晶体管T20均截止。信号输出端Output输出高电平信号。
第三阶段s3：第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的输入信号处于高电平状态。此时，第十一晶体管T11、第十二晶体管T12、第十四晶体管T14、第十七晶体管T17和第二十一晶体管T21均导通，第十三晶体管T13、第十五晶体管T15、第十六晶体管T16、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20均截止。信号输出端Output输出高电平信号。
第四阶段s4：第一时钟信号线CK提供的第一时钟信号处于高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的输入信号处于低电平状态。此时，第十四晶体管T14、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第二十一晶体管T21均导通，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十五晶体管T15、第十九晶体管T19和第二十晶体管T20均截止。信号输出端Output输出高电平信号。移位寄存器在第四阶段t4的工作过程与移位寄存器在第二阶段s2的工作过程完全相同。
第五阶段s5：第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的输入信号处于低电平状态。此时，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十五晶体管T15、第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21均导通，第十四晶体管T14、第十六晶体管T16、第十七晶体管T17和第八晶体管均截止。信号输出端Output输出低电平信号。
第六阶段s6：第一时钟信号线CK提供的第一时钟信号处高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的输入信号处于低电平状态。此时，第十三晶体管T13、第十五晶体管T15、第十六晶体管T16、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20均导通，第十一晶体管T11、第十二晶体管T12、第十四晶体管T14、第十七晶体管T17和第二十一晶体管T21均截止。信号输出端Output输出低电平信号。
此后交替进行进行上述第五阶段s5和第六阶段s6过程，直至下一周期的第一阶段s1开始(即，第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号处于高电平状态，信号输入端Input提供输入信号处于高电平状态)。节点Q1～节点Q4在各阶段的电平状态，可参见图8中所示。
移位寄存器的信号输出端Output所输出信号的脉冲宽度(简称“脉宽”，表征高电平持续的时间)，由信号输入端Input所提供的输入信号的脉冲宽度决定。一般地，信号输入端Input所提供的输入信号的上升沿与第一时钟信号的某个上升沿平齐，信号输入端Input所提供输入信号的下降升沿与某个第一时钟信号的下降沿升沿平齐，此时信号输出端Output所输出信号的脉冲宽度与信号输入端Input所提供的输入信号的脉冲宽度近似相等。也就是说，通过调整信号输入端Input所提供输入信号的脉冲宽度，即可对信号输出端Output所输出信号的脉冲宽度进行调整。
需要说明的是，当信号输入端Input所提供输入信号的脉冲宽度较宽时，移位寄存器会多次交替进行上述第二阶段s2和第三阶段s3，信号输出端Output持续输出高电平信号，即信号输出端所输出信号的脉冲宽度也较宽。
图9为图7所示移位寄存器的另一种工作时序图，如图9所示，信号输入端Input所提供输入信号的脉冲宽度处于最小值时，即信号输入端Input所提供输入信号的脉冲宽度与第一时钟信号在一个周期内处于低电平状态的时长相等。此时，移位寄存器的工作过程不包括图8中的第三阶段t3和第四阶段t4，信号输出端所输出信号的脉冲宽度处于最小值。
需要说明的是，本公开实施例中位于栅极驱动电路DC1内的第一移位寄存器SR1以及位于发光控制驱动电路DC2内的第二移位寄存器SR2，均可采用图7中所示移位寄存器，即第一移位寄存器SR1和第二移位寄存器SR2可以采用相同的电路结构。此时，可以减少不同类型移位寄存器的制作，优化工艺、提高生产效率。
作为一种具体方案，位于栅极驱动电路DC1内的第一移位寄存器SR1以及位于发光控制驱动电路DC2内的第二移位寄存器SR2，均采用图7中所示移位寄存器的电路结构，第一移位寄存器SR1采用图9所示工作时序进行工作，第二移位寄存器SR2采用图8所示工作时序进行工作。
当然，本公开实施例中位于栅极驱动电路DC1内的第一移位寄存器SR1和位于发光控制驱动电路DC2内的第二移位寄存器SR2的电路结构也可以不相同。在实际应用中，可以根据实际需要，来对第一移位寄存器SR1和第二移位寄存器SR2的电路结构分别进行设计，下面将结合一种可选实施例进行详细描述。
图10A为本公开实施例中栅极驱动电路内第一级移位寄存器的一种电路结构示意图，图10B为图10A所示第一移位寄存器的一种工作时序图，图11A为本公开实施例中发光控制驱动电路内的第二级移位寄存器的一种电路结构示意图，图11B为图11A所示第二移位寄存器的一种工作时序图，参见图10A至图11B所示，图10A所示栅极驱动电路内第一级移位寄存器为8T2C结构，即包括8个晶体管(第三十一晶体管T31～第三十八晶体管T38)和2个电容(第五电容C5～第六电容C6)；图11A所示发光控制驱动电路内的第二级移位寄存器为12T3C结构，即包括12个晶体管(第四十一晶体管～第五十二晶体管)和3个电容(第七电容C7～第九电容C9)。
参见图10B所示，图10A所示第一移位寄存器的工作过程包括：第一阶段s1、第二阶段s2、第三阶段s3和第四阶段s4。其中，第三十一晶体管T31～第三十八晶体管T38均为第P型晶体管。
在第一阶段s1，输入信号端Input提供低电平信号，第一时钟信号线CK提供低电平信号，第二时钟信号线CB提供高电平信号。此时，第三十一晶体管T31、第三十二晶体管T32、第三十三晶体管T33、第三十四晶体管T34、第三十五晶体管T35、第三十六晶体管T36、第三十八晶体管T38均导通，第三十七晶体管T37截止；上拉节点PU和下拉节点PD均处于低电平状态。高电平工作电压VGH通过第三十四晶体管T34写入至信号输出端Output，第二时钟信号线CB提供高电平信号通过第三十五晶体管T35写入至信号输出端Output，因此信号输出端Output输出高电平信号。
在第二阶段s2，输入信号端Input提供高电平信号，第一时钟信号线CK提供高电平信号，第二时钟信号线CB提供低电平信号。此时，第三十二晶体管T32、第三十五晶体管T35、第三十七晶体管T37均导通，第三十一晶体管T31、第三十三晶体管T33、第三十四晶体管T34、第三十六晶体管T36、第三十八晶体管T38均截止。上拉节点PU处于低电平状态，下拉节点PD处于高电平状态；第二时钟信号线CB提供低电平信号通过第三十五晶体管T35写入至信号输出端Output，因此信号输出端Output输出低电平信号。
需要说明的是，由于时钟信号端提供的信号由高电平转变为低电平信号，在第五电容C5的自举作用下，因此节点N3处的电压会被下拉至更低电位；此时，对于第三十八晶体管T38而言，由于其控制极处的电压VGL是大于节点N3处的电压(即相较于源极电压，此时的栅极电压VGL属于高电平)，因此第三十八晶体管T38截止。由于第三十八晶体管T38截止，因此可防止节点N3处过低的电压写入至上拉节点PU，可避免第三十一晶体管T31、第三十二晶体管T32处于高压状态，从而能提升第三十一晶体管T31、第三十二晶体管T32的使用寿命。
在第三阶段s3，输入信号端Input提供高电平信号，第一时钟信号线CK提供低电平信号，第二时钟信号线CB提供低高平信号。此时，第三十一晶体管T31、第三十三晶体管T33、第三十四晶体管T34、第三十六晶体管T36、第三十七晶体管T37、第三十八晶体管T38均导通，第三十二晶体管T32、第三十五晶体管T35均截止。上拉节点PU处于高电平状态，下拉节点PD处于低电平状态；高电平工作电压VGH通过第三十四晶体管T34写入至信号输出端Output。
在第四阶段s4，输入信号端Input提供高电平信号，第一时钟信号线CK提供时钟信号在高/低电平之间进行切换，第二时钟信号线CB提供的时钟信号在高/低电平之间进行切换。上拉节点PU始终处于高电平状态，下拉节点PD始终处于低电平状态，第三十四晶体管T34维持导通，第三十五晶体管T35维持截止，信号输出端Output维持输出高电平信号。
需要说明的是，图10B所示工作时序中是以输出低电平信号作为栅扫描信号的有效电平；本领域技术人员应该知晓的是，可以对图10A所示第一移位寄存器内晶体管的类型进行改变，并使得各信号改为高电平时段有效，即使得10A所示第一移位寄存器是以输出高电平信号作为栅扫描信号的有效电平，具体情况此处不再详细描述。
参见图11B所示，图11A所示第二移位寄存器的工作过程包括：第一阶段s1、第二阶段s2、第三阶段s3、第四阶段s4、第五阶段s5和第六阶段s6。其中，第四十一晶体管T41～第五十二晶体管T52均为第P型晶体管。
在第一阶段s1，第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的信号处于高电平状态。
具体地，第一时钟信号处于低电平状态，第四十一晶体管T41和第四十三晶体管T43均导通；第二时钟信号处于高电平状态，第四十四晶体管T44截止。
信号输入端Input提供处于高电平状态的信号通过第四十一晶体管T41写入至第一节点P1，第一节点P1处于高电平状态，第四十二晶体管T42处于截止状态；与此同时，第二节点P2通过第四十三晶体管T43进行放电，第二节点P2处于低电平状态(电压略高于VGL)；第五十二晶体管T52的栅源电压为负值，第五十二晶体管T52处于导通状态，第三节点P3通过第二节点P2进行放电，第三节点P3处于低电平状态(电压略高于第二节点P2处电压)；由于第三节点P3处于低电平状态，因此第四十五晶体管T45导通。第一阶段s1结束时，第一节点P1处于高电平状态，第二节点P2处于低电平状态，第三节点P3处于低电平状态，第四节点P4处于高电平状态。
第二时钟信号处于高电平状态，第四十七晶体管T47截止。由于第三节点P3处于低电平状态，因此第六晶体管M6导通，处于高电平状态的第二时钟信号通过第六晶体管M6写入至第六节点P6，第六节点P6处于高电平状态。与此同时，由于第一节点P1和第四节点P4均处于高电平状态，因此第四十八晶体管T48和第五十晶体管T50均截止。
由于第四十七晶体管T47和第四十八晶体管T48均截止，因此第五节点P5处于浮接状态，第五节点P5维持前一阶段(前一周期的最后一个阶段)的高电平状态，第四十九晶体管T49截止。
由于第四十九晶体管T49和第五十晶体管T50均截止，因此第一信号输出端Output处于浮接状态，第一信号输出端Output维持前一阶段(前一周期的最后一个阶段)的低电平状态，即第一信号输出端Output输出低电平信号。
第二阶段s2，第一时钟信号线CK提供的第一时钟信号处于高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的信号处于高电平状态。
具体地，第一时钟信号处于高电平状态，第四十一晶体管T41和第四十三晶体管T43均截止；第二时钟信号处于低电平状态，第四十四晶体管T44导通。
在不考虑第一输出控制电路1对第三节点P3处电压影响的情况下，由于第四十三晶体管T43截止，因此第三节点P3处于浮接状态以维持第一阶段s1时的低电平状态。
需要说明的是，在第二阶段s2的初始时刻，第二时钟信号由高电平切换为低电平，在第七电容C7的自举作用下，第四节点P4和第一节点P1处的电压被下拉，此时第四十二晶体管T42存在误导通风险。在本申请中，即便第四十二晶体管T42出现了短暂的误导通，由于在第二节点P2和第三节点P3之间设置有第五十二晶体管T52，因此处于高电平状态的第一时钟信号对第三节点P3处电压影响极小，第三节点P3处电平可始终维持于低电平状态，第四十五晶体管T45维持导通。
由于第四十四晶体管T44和第四十五晶体管T45均导通，因此第四节点P4处的电压会被高电平电压VGH会通过第四十五晶体管T45和第四十四晶体管T44来对第一节点P1和第四节点P4进行充电，以使得第一节点P1和第四节点P4处于高电平状态，处于误导通状态的第四十二晶体管T42也会立即切换至截止状态。第二阶段s2结束时，第一节点P1处于高电平状态，第二节点P2处于低电平状态，第三节点P3处于低电平状态，第四节点P4处于高电平状态。
第二时钟信号处于低电平状态，第四十七晶体管T47导通。由于第三节点P3处于低电平状态，因此第六晶体管M6导通，处于低电平状态的第二时钟信号通过第六晶体管M6写入至第六节点P6，第六节点P6处于低电平状态。由于第六节点P6处电压由高电平状态切换为低电平状态，在第八电容C8的自举作用下，第三节点P3处的电压被下拉至更低水平。需要说明的是，即便此时第四十二晶体管T42发生了误导通而使得处于高电平状态的第一时钟信号对第二节点P2和第三节点P3进行上拉，但由于第五十二晶体管T52的存在，第三节点P3处的电压整体呈现被下拉的趋势，以进一步保证在第二阶段s2过程中第三节点P3始终处于低电平状态，在第八电容C8对第三节点P3处电压进行下拉过程中，第三节点P3处电压由近似等于VGL被下拉至近似等于2VGL，此时第五十二晶体管T52的栅源电压会大于第五十二晶体管T52的阈值电压，第五十二晶体管T52由导通状态切换至截止状态。
由于第六晶体管M6和第四十七晶体管T47导通，因此处于低电平状态的第二时钟信号通过第六晶体管M6和第四十七晶体管T47写入至第五节点P5，第五节点P5处于低电平状态。与此同时，由于第一节点P1和第四节点P4均处于高电平状态，因此第四十八晶体管T48和第五十晶体管T50均截止。
由于第四十九晶体管T49处于导通状态且第五十晶体管T50处于截止状态，因此高电平电压VGH通过第四十九晶体管T49写入至第一信号输出端Output，第一信号输出端Output输出高电平信号。
第三阶段s3，第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的信号处于高电平状态。
第四十一晶体管T41～第四十五晶体管T45在第三阶段s3的工作过程与在第一阶段s1中的工作过程一致，具体可参见前面对第一阶段s1的相应描述。
第二时钟信号处于高电平状态，第四十七晶体管T47截止。由于第三节点P3处于低电平状态，因此第六晶体管M6导通，处于高电平状态的第二时钟信号通过第六晶体管M6写入至第六节点P6，第六节点P6处于高电平状态。由于第四十三晶体管T43导通，低电平电压VGL通过第四十三晶体管T43、第五十二晶体管T52写入至第三节点P3，第三节点P3仍处于低电平状态且电压近似等于VGL。与此同时，由于第一节点P1和第四节点P4均处于高电平状态，因此第四十八晶体管T48和第五十晶体管T50均截止。
由于第四十七晶体管T47和第四十八晶体管T48均截止，因此第五节点P5处于浮接状态，第五节点P5维持前一阶段(第二阶段s2)的低电平状态，第四十九晶体管T49维持导通。
由于第四十九晶体管T49处于导通状态且第五十晶体管T50处于截止状态，因此高电平电压VGH通过第四十九晶体管T49写入至第一信号输出端Output，第一信号输出端Output维持输出高电平信号。
第四阶段s4，第一时钟信号线CK提供的第一时钟信号处于高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的信号处于低电平状态。
第四十一晶体管T41～第四十五晶体管T45在第四阶段s4的工作过程与在第二阶段s2中的工作过程一致，具体可参见前面对第二阶段s2的相应描述。
第二时钟信号处于低电平状态，第四十七晶体管T47导通。由于第三节点P3处于低电平状态，因此第六晶体管M6导通，处于低电平状态的第二时钟信号通过第六晶体管M6写入至第六节点P6，第六节点P6处于低电平状态。由于第六节点P6处电压由高电平状态切换为低电平状态，在第八电容C8的自举作用下，第三节点P3处的电压被下拉至更低水平。需要说明的是，即便此时第四十二晶体管T42发生了误导通而使得处于高电平状态的第一时钟信号对第三节点P3进行上拉，但由于第五十二晶体管T52的存在，第八电容C8对第三节点P3的影响起到的主导作用，因此第三节点P3处的电压整体呈现被下拉的趋势，以进一步保证在第二阶段s2过程中第三节点P3始终处于低电平状态，在第八电容C8对第三节点P3处电压进行下拉过程中，第三节点P3处电压由近似等于VGL被下拉至近似等于2VGL。
由于第六晶体管M6和第四十七晶体管T47导通，因此处于低电平状态的第二时钟信号通过第六晶体管M6和第四十七晶体管T47写入至第五节点P5，第五节点P5处于低电平状态。与此同时，由于第一节点P1和第四节点P4均处于高电平状态，因此第四十八晶体管T48和第五十晶体管T50均截止。
由于第四十九晶体管T49处于导通状态且第五十晶体管T50处于截止状态，因此高电平电压VGH通过第四十九晶体管T49写入至第一信号输出端Output，第一信号输出端Output输出高电平信号。
第五阶段s5，第一时钟信号线CK提供的第一时钟信号处于低电平状态，第二时钟信号线CB提供的第二时钟信号处于高电平状态，信号输入端Input提供的信号处于低电平状态。
具体地，第一时钟信号处于低电平状态，第四十一晶体管T41和第四十三晶体管T43均导通；第二时钟信号处于高电平状态，第四十四晶体管T44截止。
信号输入端Input提供处于低电平状态的信号通过第四十一晶体管T41写入至第一节点P1，第一节点P1处于低电平状态，第四十二晶体管T42处于导通状态，第二节点P2通过第四十二晶体管T42和第四十三晶体管T43进行放电，第二节点P2处于低电平状态；第五十二晶体管T52的栅源电压为负值，第五十二晶体管T52处于导通状态，第三节点P3通过第二节点P2进行放电，第三节点P3处于低电平状态；由于第三节点P3处于低电平状态，因此第四十五晶体管T45导通。
第五阶段s5结束时，第一节点P1处于低电平状态，第二节点P2处于低电平状态，第三节点P3处于低电平状态，第四节点P4处于低电平状态。
第二时钟信号处于高电平状态，第四十七晶体管T47截止。由于第三节点P3处于低电平状态，因此第六晶体管M6导通，处于高电平状态的第二时钟信号通过第六晶体管M6写入至第六节点P6，第六节点P6处于高电平状态。由于第四十三晶体管T43导通，低电平电压VGL通过第四十三晶体管T43、第五十二晶体管T52写入至第三节点P3，第三节点P3仍处于低电平状态且电压近似等于VGL。
由于第一节点P1处于低电平状态，因此第四十八晶体管T48导通，高电平电压VGH通过第四十八晶体管T48写入至第五节点P5，第五节点P5处于高电平状态，第四十九晶体管T49截止。与此同时，第四节点P4处于低电平状态且电压近似等于VGL，第五十晶体管T50导通，第一信号输出端Output通过第五十晶体管T50放电，当第一信号输出端Output电压下降至VN4-Vth_M10时(即第五十晶体管T50的栅源电源等于Vth_M10时，其中VN4为第四节点P4处电压且近似等于VGL，Vth_M10为第五十晶体管T50的阈值电压且为负值)，第五十晶体管T50切换至截止状态，第一信号输出端Output输出低电平信号且电压近似等于VGL-Vth_M10。
需要说明的是，在第五阶段s5过程中，当第一信号输出端Output的电压发生上升漂移时，第五十晶体管T50的栅源电压会小于第五十晶体管T50的阈值电压，此时第五十晶体管T50会再次导通使得第一信号输出端Output的电压下降，直至第五十晶体管T50的栅源电压等于第五十晶体管T50的阈值电压时，第五十晶体管T50再次截止。
第六阶段s6，第一时钟信号线CK提供的第一时钟信号处于高电平状态，第二时钟信号线CB提供的第二时钟信号处于低电平状态，信号输入端Input提供的信号处于低电平状态。
具体地，第一时钟信号处于高电平状态，第四十一晶体管T41和第四十三晶体管T43均截止；第二时钟信号处于低电平状态，第四十四晶体管T44导通。
在第二时钟信号由高电平切换为低电平，在第七电容C7的自举作用下，第四节点P4处电压由近似等于VGL被下拉至近似等于2VGL，第一节点P1和第四节点P4均处于低电平状态。第四十二晶体管T42处于导通状态(第四十二晶体管T42正常导通)，处于高电平状态的第一时钟信号通过第四十二晶体管T42向第二节点P2进行充电，第二节点P2和第三节点P3处于高电平状态，第四十五晶体管T45截至。
第六阶段s6结束时，第一节点P1处于低电平状态，第二节点P2处于高电平状态，第三节点P3处于高电平状态，第四节点P4处于低电平状态。
第二时钟信号处于低电平状态，第四十七晶体管T47导通。由于第三节点P3处于高电平状态，因此第六晶体管M6截止。由于第一节点P1处于低电平状态，第四十八晶体管T48导通，高电平电压VGH通过第四十八晶体管T48写入至第五节点P5，第五节点P5处于高电平状态，第四十九晶体管T49截止；与此同时，由于第四十七晶体管T47导通，因此高电平电压VGH可通过第四十八晶体管T48和第四十七晶体管T47对第六节点P6进行充电，第六节点P6处于高电平状态。
对于第四节点P4，由于第二时钟信号由高电平状态切换为低电平状态，第七电容C7的自举作用下，第四节点P4处电压由近似等于VGL被下拉至近似等于2VGL，第五十晶体管T50再次导通，第一信号输出端Output通过第五十晶体管T50放电；在不考虑第五十晶体管T50阻抗的情况下，第一信号输出端Output处的电压可下降至VGL，第五十晶体管T50的栅源电压始终小于第五十晶体管T50的阈值电压，第五十晶体管T50持续导通，第一信号输出端Output输出低电平信号且电压近似等于VGL。
需要说明的是，在第六阶段s6内，当第四节点P4处电压被第七电容C7由近似等于VGL被下拉至近似等于2VGL时，第五十一晶体管T51的栅源电压大于第五十一晶体管T51的阈值电压，此时第五十一晶体管T51由导通状态切换至截止状态，可防止第四节点P4处过低的电压(近似等于VGL)写入至第一节点P1，从而能避免第四十一晶体管T41、第四十二晶体管T42处于高压状态，进而能提升第四十一晶体管T41、第四十二晶体管T42的使用寿命。
在此后过程中，移位寄存器交替执行上述第五阶段s5和第六阶段s6，直至下一周期开始。需要说明的是，在移位寄存器交替执行第五阶段s5和第六阶段s6的过程中，虽然第四节点P4处的电压由近似等于VGL与近似等于2VGL之间进行切换，但第一信号输出端Output处电压始终维持于近似等于VGL。
需要说明的是，本公开实施例中的第二控制信号线SC2提供的第二控制信号也可以由图11A所示的第二移位寄存器提供，本领域技术人员只要将图11B中Input脉冲宽度等进行调整即可，具体情况此处不再详细描述。本领域技术人员应该知晓的是，本公开实施例中栅极驱动电路内第一级移位寄存器、发光控制驱动电路内的第二级移位寄存器还可以采用其他电路结构，此处不再一一举例描述。
基于同一发明构思，本公开实施例还提供了一种显示装置，包括前述实施例所提供的显示基板。
其中，显示装置可以为电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
基于同一发明构思，本公开实施例还提供了一种像素驱动方法。图12为本公开实施例提供的一种像素驱动方法的流程图，如图12所示，该像素驱动方法基于前面实施例提供的像素电路，具体包括：
步骤S1、在重置阶段，第一重置子电路响应于处于第一电平状态的第一控制信号的控制，将第一重置电压端提供的第一重置电压写入至驱动晶体管的控制极。
步骤S2、在数据写入及补偿阶段，数据写入及补偿子电路响应于处于第二电平状态的第二控制信号的控制，将数据线提供的数据电压写入至驱动晶体管的第一极，以及响应于处于第二电平状态的发光控制信号的控制，将数据补偿电压写入至驱动晶体管的控制极。
其中，数据补充电压等于数据电压与驱动晶体管的阈值电压之和。
步骤S3、在发光阶段，发光控制子电路响应于处于第一电平状态的发光控制信号的控制，将第一工作电压端提供的第一工作电压写入至驱动晶体管的第一极；驱动晶体管配置为响应于数据补偿电压的控制，输出相应的驱动电流。
对于上述步骤S1～S3的具体描述，可参见前面实施例中相应内容，此处不再赘述。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (11)

1.一种像素电路，其特征在于，包括：第一重置子电路、数据写入及补偿子电路、发光控制子电路和驱动晶体管，所述像素电路配置有第一控制信号线、第二控制信号线和发光控制信号线，所述第一控制信号线用于提供第一控制信号，所述第二控制信号线用于提供第二控制信号，所述发光控制信号线用于提供发光控制信号，所述第一控制信号与所述第二控制信号的波形相同且所述第二控制信号滞后于所述第一控制信号；
所述第一重置子电路，与第一重置电压端、所述驱动晶体管的控制极和所述第一控制信号线耦接，配置为响应于处于第一电平状态的所述第一控制信号的控制，将所述第一重置电压端提供的第一重置电压写入至所述驱动晶体管的控制极；
所述数据写入及补偿子电路，与数据线、所述驱动晶体管的第一极、所述驱动晶体管的第二极、所述驱动晶体管的控制极、所述第二控制信号线和所述发光控制信号线耦接，配置为响应于处于第二电平状态的所述第二控制信号的控制，将所述数据线提供的数据电压写入至所述驱动晶体管的第一极，以及响应于处于第二电平状态的所述发光控制信号的控制，将数据补偿电压写入至所述驱动晶体管的控制极，所述数据补偿电压等于所述数据电压与所述驱动晶体管的阈值电压之和；
所述发光控制子电路，与第一工作电压端、所述驱动晶体管的第一极和所述发光控制信号线耦接，配置为响应于处于第一电平状态的所述发光控制信号的控制，将所述第一工作电压端提供的第一工作电压写入至所述驱动晶体管的第一极；
所述驱动晶体管的第二极与发光器件的第一端耦接，所述驱动晶体管配置为响应于所述数据补偿电压的控制，输出相应的驱动电流；
还包括：
防误发光子电路，设置于所述驱动晶体管的第二极与所述发光器件的第一端之间且与所述第二控制信号线耦接，配置为响应于处于第一电平状态的所述第二控制信号的控制实现所述驱动晶体管的第二极与所述发光器件的第一端之间通路，以及响应于处于第二电平状态的所述第二控制信号的控制实现所述驱动晶体管的第二极与所述发光器件的第一端之间断路；
第二重置子电路，与第二重置电压端、所述发光器件的第一端和发光控制信号线耦接，配置为响应于处于第二电平状态的所述发光控制信号的控制，将所述第二重置电压端提供的第二重置电压写入至所述发光器件的第一端；
所述第二重置子电路包括：第六晶体管；
所述第六晶体管的控制极与所述发光控制信号线耦接，所述第六晶体管的第一极与所述发光器件的第一端耦接，所述第六晶体管的第二极与所述第二重置电压端耦接；
所述第一电平状态为低电平状态，所述第二电平状态为高电平状态；
所述第六晶体管为N型晶体管；
所述第二重置电压大于或等于第一重置电压。
2.根据权利要求1所述的像素电路，其特征在于，第一重置子电路包括第一晶体管，所述数据写入及补偿子电路包括第二晶体管和第三晶体管，所述发光控制子电路包括第四晶体管；
所述第一晶体管的控制极与所述第一控制信号线耦接，所述第一晶体管的第一极与所述驱动晶体管的控制极耦接，所述第一晶体管的第二极与所述第一重置电压端耦接；
所述第二晶体管的控制极与所述发光控制信号线耦接，所述第二晶体管的第一极与所述驱动晶体管的控制极耦接，所述第一晶体管的第二极与所述驱动晶体管的第二极耦接；
所述第三晶体管的控制极与所述第二控制信号线耦接，所述第三晶体管的第一极与所述驱动晶体管的第一极耦接，所述第三晶体管的第二极与所述数据线耦接；
所述第四晶体管的控制极与所述发光控制信号线耦接，所述第四晶体管的第一极与所述第一工作电压端耦接，所述第四晶体管的第二极与所述驱动晶体管的第一极耦接。
3.根据权利要求2所述的像素电路，其特征在于，所述第一晶体管为N型晶体管，所述第二晶体管为N型晶体管，所述第三晶体管为N型晶体管，所述第四晶体管为P型晶体管，所述驱动晶体管为P型晶体管。
4.根据权利要求1所述像素电路，其特征在于，还包括：存储电容；
所述存储电容的第一端与所述驱动晶体管的控制极耦接，所述存储电容的第二端与第一工作电压端耦接。
5.根据权利要求1所述的像素电路，其特征在于，所述防误发光子电路包括：第五晶体管；
所述第五晶体管的控制极与所述第二控制信号线耦接，所述第五晶体管的第一极与所述驱动晶体管的第二极耦接，所述第五晶体管的第二极与所述发光器件的第一端耦接。
6.根据权利要求5所述的像素电路，其特征在于，所述第五晶体管为P型晶体管。
7.一种显示基板，其特征在于，包括：如上述权利要求1-6中任一所述的像素电路。
8.根据权利要求7所述的显示基板，其特征在于，所述显示基板包括显示区域，所述显示区域包括多条栅线、多条数据线、多条发光控制信号线以及由多条所述栅线和多条所述数据线限定出的多个像素单元，每个像素单元对应一条栅线、一条数据线和一条发光控制信号线，所述像素单元包括所述像素电路和所述发光器件；
所述像素电路所配置的第二控制信号线，为所述像素电路所属像素单元所对应栅线；
所述像素电路所配置第一控制信号线，为所述像素电路所属像素单元所对应栅线的前一条栅线。
9.根据权利要求8所述的显示基板，其特征在于，所述显示基板还包括周边区域，所述周边区域包括：栅极驱动电路和发光控制驱动电路；
所述栅极驱动电路配置有能够依次输出栅扫描信号的多个第一信号输出端，所述第一信号输出端与所述栅线一一对应，所述第一信号输出端与对应的所述栅线耦接；
所述发光控制驱动电路配置有能够依次输出发光控制信号的多个第二信号输出端，所述第二信号输出端与所述发光控制信号线一一对应，所述第二信号输出端与对应的所述发光控制信号线耦接。
10.一种显示装置，其特征在于，包括：如上述权利要求7至9中任一所述的显示基板。
11.一种像素驱动方法，其特征在于，基于上述权利要求1至6中任一所述的像素电路，所述像素驱动方法包括：
所述第一重置子电路响应于处于第一电平状态的所述第一控制信号的控制，将所述第一重置电压端提供的第一重置电压写入至所述驱动晶体管的控制极；
所述数据写入及补偿子电路响应于处于第二电平状态的所述第二控制信号的控制，将所述数据线提供的数据电压写入至所述驱动晶体管的第一极，以及响应于处于第二电平状态的所述发光控制信号的控制，将数据补偿电压写入至所述驱动晶体管的控制极，所述数据补偿电压等于所述数据电压与所述驱动晶体管的阈值电压之和；
所述发光控制子电路响应于处于第一电平状态的所述发光控制信号的控制，将所述第一工作电压端提供的第一工作电压写入至所述驱动晶体管的第一极；所述驱动晶体管配置为响应于所述数据补偿电压的控制，输出相应的驱动电流。
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